KR20220051431A - 촬상 장치 및 전자 기기 - Google Patents
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Abstract
본 발명은 고품질의 촬상 데이터를 얻을 수 있는 촬상 장치를 제공한다.
촬상 장치는 제 1 회로 및 제 2 회로를 포함한다. 제 1 회로는 광전 변환 소자, 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터, 제 7 트랜지스터, 제 1 용량 소자, 제 2 용량 소자, 및 제 3 용량 소자를 포함한다. 제 2 회로는 제 8 트랜지스터를 포함한다. 제 1 회로에 포함되는 증폭 트랜지스터(제 5 트랜지스터)의 문턱 전압의 편차를 보정할 수 있다.
촬상 장치는 제 1 회로 및 제 2 회로를 포함한다. 제 1 회로는 광전 변환 소자, 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터, 제 7 트랜지스터, 제 1 용량 소자, 제 2 용량 소자, 및 제 3 용량 소자를 포함한다. 제 2 회로는 제 8 트랜지스터를 포함한다. 제 1 회로에 포함되는 증폭 트랜지스터(제 5 트랜지스터)의 문턱 전압의 편차를 보정할 수 있다.
Description
본 발명의 일 형태는 촬상(撮像) 장치에 관한 것이다.
다만, 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 구체적으로는, 본 명세서에 개시된 본 발명의 일 형태의 기술 분야의 예에는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 촬상 장치, 이들 중 어느 것의 구동 방법, 및 이들 중 어느 것의 제조 방법이 포함된다.
본 명세서 등에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 뜻한다. 트랜지스터 및 반도체 회로는 반도체 장치의 일 형태이다. 기억 장치, 표시 장치, 촬상 장치, 또는 전자 기기는 반도체 장치를 포함하는 경우가 있다.
포토 센서를 각각 갖는 화소가 매트릭스 형태로 배치된 반도체 장치로서 CMOS(complementary metal oxide semiconductor) 이미지 센서가 알려져 있다. CMOS 이미지 센서는 촬상 소자로서 디지털 카메라 또는 휴대 전화 등의 휴대 기기에 많이 제공되어 있다.
일반적으로 CMOS 이미지 센서 등에 포함되는 트랜지스터에 적용할 수 있는 반도체 재료로서는 실리콘이 널리 알려져 있다. 다른 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어 특허문헌 1에는 산화물 반도체를 포함하고 오프 전류가 매우 낮은 트랜지스터를 화소 회로의 일부에 사용하고, CMOS 회로를 형성할 수 있는 실리콘 반도체를 포함하는 트랜지스터를 주변 회로에 사용함으로써, 고속 동작 및 저소비전력의 촬상 장치를 제작할 수 있다는 것이 개시되어 있다.
CMOS 이미지 센서는 화소마다 데이터를 출력하기 위한 증폭 트랜지스터를 포함한다. 고품질의 촬상 데이터를 얻기 위해서는 모든 화소에서 상기 트랜지스터의 전기 특성이 동일한 것이 바람직하다. 하지만, 미세화가 진행될수록 트랜지스터의 제작 공정의 난이도가 올라가고, 전기 특성의 편차를 저감하기 어렵게 된다.
전기 특성의 편차를 보정하기 위한 데이터를 용량 소자 등에 유지시킴으로써 출력 데이터를 보정할 수 있다. 그러나, 촬상마다 용량 소자에 데이터를 기록하면 전체의 촬상 시간이 길게 된다. 또한, 소비전력의 증가가 문제가 된다.
따라서, 본 발명의 일 형태의 과제는 고품질의 촬상 데이터를 얻을 수 있는 촬상 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 화소 회로에 포함되는 증폭 트랜지스터의 문턱 전압의 편차를 보정할 수 있는 촬상 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 저소비전력의 촬상 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 고속 동작하기에 적합한 촬상 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 고감도의 촬상 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 다이내믹 레인지가 넓은 촬상 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 고해상도의 촬상 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 저비용으로 형성되는 촬상 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신뢰성이 높은 촬상 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 촬상 장치 등을 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 반도체 장치 등을 제공하는 것이다.
이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서 모든 과제를 해결할 필요는 없다. 다른 과제는 명세서, 도면, 청구항 등의 기재로부터 명백해질 것이며 명세서, 도면, 청구항 등의 기재로부터 추출될 수 있다.
본 발명의 일 형태는 화소 회로에 포함되는 증폭 트랜지스터의 문턱 전압의 편차를 보정할 수 있는 촬상 장치에 관한 것이다.
본 발명의 일 형태는 제 1 회로 및 제 2 회로를 포함하는 촬상 장치이다. 제 1 회로는 광전 변환 소자, 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터, 제 7 트랜지스터, 제 1 용량 소자, 제 2 용량 소자, 및 제 3 용량 소자를 포함한다. 제 2 회로는 제 8 트랜지스터를 포함한다. 광전 변환 소자의 단자 중 하나는 제 1 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되어 있다. 제 1 트랜지스터의 소스 및 드레인 중 다른 하나는 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되어 있다. 제 1 트랜지스터의 소스 및 드레인 중 다른 하나는 제 1 용량 소자의 단자 중 하나에 전기적으로 접속되어 있다. 제 3 트랜지스터의 소스 및 드레인 중 하나는 제 1 용량 소자의 단자 중 다른 하나에 전기적으로 접속되어 있다. 제 1 용량 소자의 단자 중 다른 하나는 제 2 용량 소자의 단자 중 하나에 전기적으로 접속되어 있다. 제 4 트랜지스터의 소스 및 드레인 중 하나는 제 2 용량 소자의 단자 중 다른 하나에 전기적으로 접속되어 있다. 제 4 트랜지스터의 소스 및 드레인 중 다른 하나는 제 5 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되어 있다. 제 6 트랜지스터의 소스 및 드레인 중 하나는 제 5 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되어 있다. 제 3 용량 소자의 단자 중 하나는 제 2 용량 소자의 단자 중 다른 하나에 전기적으로 접속되어 있다. 제 3 용량 소자의 단자 중 다른 하나는 제 6 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되어 있다. 제 6 트랜지스터의 게이트는 제 3 용량 소자의 단자 중 하나에 전기적으로 접속되어 있다. 제 7 트랜지스터의 소스 및 드레인 중 하나는 제 6 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되어 있다. 제 7 트랜지스터의 소스 및 드레인 중 다른 하나는 제 8 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되어 있다.
제 2 회로는 제 9 트랜지스터를 더 포함하여도 좋다. 제 9 트랜지스터의 소스 및 드레인 중 하나는 제 8 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되어도 좋다. 제 9 트랜지스터의 게이트는 제 8 트랜지스터의 게이트에 전기적으로 접속되어도 좋다. 제 9 트랜지스터의 게이트는 제 9 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되어도 좋다.
제 3 트랜지스터의 소스 및 드레인 중 다른 하나는 광전 변환 소자의 단자 중 다른 하나에 전기적으로 접속되어도 좋다.
제 1 회로는 제 4 용량 소자를 더 포함하여도 좋다. 제 4 용량 소자의 단자 중 하나는 제 3 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되어도 좋다. 제 4 용량 소자의 단자 중 다른 하나는 제 5 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되어도 좋다.
제 1 내지 제 9 트랜지스터의 각각은 활성층에 산화물 반도체를 포함하고, 이 산화물 반도체는 In, Zn, 및 M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf임)을 포함하는 것이 바람직하다.
본 발명의 일 형태에 따르면, 고품질의 촬상 데이터를 얻을 수 있는 촬상 장치를 제공할 수 있다. 화소 회로에 포함되는 증폭 트랜지스터의 전기 특성의 편차를 보정할 수 있는 촬상 장치를 제공할 수 있다. 저소비전력의 촬상 장치를 제공할 수 있다. 고속 동작에 적합한 촬상 장치를 제공할 수 있다. 고감도의 촬상 장치를 제공할 수 있다. 다이내믹 레인지가 넓은 촬상 장치를 제공할 수 있다. 고해상도의 촬상 장치를 제공할 수 있다. 저비용으로 형성되는 촬상 장치를 제공할 수 있다. 신뢰성이 높은 촬상 장치를 제공할 수 있다. 신규 촬상 장치 등을 제공할 수 있다. 신규 반도체 장치 등을 제공할 수 있다.
이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태에서 모든 효과를 얻을 필요는 없다. 다른 효과는 명세서, 도면, 청구항 등의 기재로부터 명백해질 것이며 명세서, 도면, 청구항 등의 기재로부터 추출될 수 있다.
첨부 도면에서:
도 1은 촬상 장치의 회로를 도시한 것.
도 2는 촬상 장치의 회로를 도시한 것.
도 3은 보정 동작을 도시한 타이밍 차트.
도 4는 보정 동작을 도시한 것.
도 5는 보정 동작을 도시한 것.
도 6은 보정 동작을 도시한 것.
도 7은 보정 동작을 도시한 것.
도 8은 보정 동작을 도시한 것.
도 9의 (A) 및 (B)는 촬상 장치의 회로를 도시한 것.
도 10의 (A) 및 (B)는 회로부를 포함한 촬상 장치의 단면도.
도 11의 (A1), (A2), (A3), (B1), (B2), 및 (B3)은 만곡된 촬상 장치를 도시한 것.
도 12는 촬상 장치의 구성을 도시한 것.
도 13의 (A) 및 (B)의 각각은 글로벌 셔터 방식의 동작 및 롤링 셔터 방식의 동작을 도시한 타이밍 차트.
도 14의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 15의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 16의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 17의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 18의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 19의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 20의 (A) 내지 (D)의 각각은 트랜지스터의 채널 폭 방향의 단면을 도시한 것.
도 21의 (A) 내지 (F)의 각각은 트랜지스터의 채널 길이 방향의 단면을 도시한 것.
도 22의 (A) 내지 (C)는 반도체층을 도시한 상면도 및 단면도.
도 23의 (A) 내지 (C)는 반도체층을 도시한 상면도 및 단면도.
도 24의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 25의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 26의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 27의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 28의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 29의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 30의 (A) 내지 (D)의 각각은 트랜지스터의 채널 폭 방향의 단면을 도시한 것.
도 31의 (A) 내지 (F)의 각각은 트랜지스터의 채널 길이 방향의 단면을 도시한 것.
도 32의 (A) 및 (B)는 트랜지스터를 도시한 상면도.
도 33의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 것.
도 34의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 것.
도 35의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 것.
도 36의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 것.
도 37의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 것.
도 38의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 것.
도 39의 (A) 내지 (F)는 전자 기기를 도시한 것.
도 40은 촬상 장치의 동작을 도시한 타이밍 차트.
도 41은 촬상 장치의 동작을 도시한 타이밍 차트.
도 42는 촬상 장치가 갖는 회로를 도시한 것.
도 43은 촬상 장치를 도시한 블록도.
도 44는 모션 검출기를 도시한 회로도.
도 45는 모션 검출기의 동작을 도시한 타이밍 차트.
도 46은 문턱 전압 보정 회로를 포함한 화소를 도시한 회로도.
도 47은 모션 검출 동작을 도시한 타이밍 차트를 나타낸 것.
도 48은 촬상 장치의 외관을 나타내는 사진.
도 49는 모든 화소의 출력 분포를 도시한 것.
도 50은 화소들 사이에서의 평균 출력의 편차를 도시한 것.
도 51은 촬상 장치로 촬상한 화상을 나타낸 것.
도 52는 모든 화소의 평균 출력에서의 모션 검출 범위 △V REF를 도시한 것.
도 53은 문턱 전압 보정 동작 유무에 따른 모션 검출 동작을 도시한 것.
도 1은 촬상 장치의 회로를 도시한 것.
도 2는 촬상 장치의 회로를 도시한 것.
도 3은 보정 동작을 도시한 타이밍 차트.
도 4는 보정 동작을 도시한 것.
도 5는 보정 동작을 도시한 것.
도 6은 보정 동작을 도시한 것.
도 7은 보정 동작을 도시한 것.
도 8은 보정 동작을 도시한 것.
도 9의 (A) 및 (B)는 촬상 장치의 회로를 도시한 것.
도 10의 (A) 및 (B)는 회로부를 포함한 촬상 장치의 단면도.
도 11의 (A1), (A2), (A3), (B1), (B2), 및 (B3)은 만곡된 촬상 장치를 도시한 것.
도 12는 촬상 장치의 구성을 도시한 것.
도 13의 (A) 및 (B)의 각각은 글로벌 셔터 방식의 동작 및 롤링 셔터 방식의 동작을 도시한 타이밍 차트.
도 14의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 15의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 16의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 17의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 18의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 19의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 20의 (A) 내지 (D)의 각각은 트랜지스터의 채널 폭 방향의 단면을 도시한 것.
도 21의 (A) 내지 (F)의 각각은 트랜지스터의 채널 길이 방향의 단면을 도시한 것.
도 22의 (A) 내지 (C)는 반도체층을 도시한 상면도 및 단면도.
도 23의 (A) 내지 (C)는 반도체층을 도시한 상면도 및 단면도.
도 24의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 25의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 26의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 27의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 28의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 29의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도.
도 30의 (A) 내지 (D)의 각각은 트랜지스터의 채널 폭 방향의 단면을 도시한 것.
도 31의 (A) 내지 (F)의 각각은 트랜지스터의 채널 길이 방향의 단면을 도시한 것.
도 32의 (A) 및 (B)는 트랜지스터를 도시한 상면도.
도 33의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 것.
도 34의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 것.
도 35의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 것.
도 36의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 것.
도 37의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 것.
도 38의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 것.
도 39의 (A) 내지 (F)는 전자 기기를 도시한 것.
도 40은 촬상 장치의 동작을 도시한 타이밍 차트.
도 41은 촬상 장치의 동작을 도시한 타이밍 차트.
도 42는 촬상 장치가 갖는 회로를 도시한 것.
도 43은 촬상 장치를 도시한 블록도.
도 44는 모션 검출기를 도시한 회로도.
도 45는 모션 검출기의 동작을 도시한 타이밍 차트.
도 46은 문턱 전압 보정 회로를 포함한 화소를 도시한 회로도.
도 47은 모션 검출 동작을 도시한 타이밍 차트를 나타낸 것.
도 48은 촬상 장치의 외관을 나타내는 사진.
도 49는 모든 화소의 출력 분포를 도시한 것.
도 50은 화소들 사이에서의 평균 출력의 편차를 도시한 것.
도 51은 촬상 장치로 촬상한 화상을 나타낸 것.
도 52는 모든 화소의 평균 출력에서의 모션 검출 범위 △V REF를 도시한 것.
도 53은 문턱 전압 보정 동작 유무에 따른 모션 검출 동작을 도시한 것.
실시형태에 대하여 도면을 참조하여 자세히 설명한다. 다만, 본 발명은 아래의 설명에 한정되지 않는다. 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것을 당업자는 쉽게 이해할 수 있을 것이다. 그러므로, 본 발명은 아래의 실시형태의 기재에 한정되어 해석되어서는 안 된다. 아래에 기재된 발명의 구성에서는 동일 부분 또는 같은 기능을 갖는 부분은 다른 도면에서 동일한 부호로 나타내며, 그것의 설명은 반복하지 않는 경우가 있다. 같은 구성 요소가 다른 도면에서 다른 해칭 패턴으로 나타내어지거나, 해칭 패턴이 생략되는 경우가 있다.
예를 들어 본 명세서 등에서 "X와 Y가 접속되어 있다"라는 명시적인 기재는 X와 Y가 전기적으로 접속되어 있는 것, X와 Y가 기능적으로 접속되어 있는 것, X와 Y가 직접 접속되어 있는 것을 뜻한다. 따라서, 소정의 접속 관계 예를 들어 도면 또는 문장에 나타내어진 접속 관계에 한정되지 않고, 다른 접속 관계가 도면 또는 문장에 포함된다.
여기서, X 및 Y는 각각 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)을 나타낸다.
X 및 Y가 직접 접속되어 있는 경우의 예에는 X와 Y 사이의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 사이에 접속되어 있지 않은 경우와, X와 Y 사이의 전기적인 접속을 가능하게 하는 소자를 개재(介在)하지 않고, X와 Y가 접속되어 있는 경우가 포함된다.
예를 들어, X와 Y가 전기적으로 접속되어 있는 경우에는, X와 Y 사이의 전기적인 접속을 가능하게 하는 하나 이상의 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 사이에 접속될 수 있다. 또한, 스위치는 온 또는 오프가 되도록 제어된다. 즉, 스위치는 도통 또는 비도통(온 또는 오프)가 되어 전류를 흘릴지 여부를 결정한다. 또는, 스위치는 전류 경로를 선택 및 변경하는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되어 있는 경우에는 X와 Y가 직접 접속되어 있는 경우가 포함된다.
예를 들어, X와 Y가 기능적으로 접속되어 있는 경우에는, X와 Y 사이의 기능적인 접속을 가능하게 하는 하나 이상의 회로(예를 들어 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; D/A 변환 회로, A/D 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(승압 회로 또는 강압 회로 등) 또는 신호의 전위 레벨을 변경하는 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 전환 회로; 신호 진폭, 전류량 등을 크게 할 수 있는 회로, 오퍼레이셔널 앰프(operational amplifier), 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 기억 회로; 또는 제어 회로)가 X와 Y 사이에 접속될 수 있다. 또한, 예를 들어 X와 Y 사이에 다른 회로가 제공되더라도 X로부터 출력된 신호가 Y로 전송되는 경우에는, X와 Y는 기능적으로 접속되어 있다. X와 Y가 기능적으로 접속되어 있는 경우에는 X와 Y가 직접 접속되어 있고 X와 Y가 전기적으로 접속되어 있는 경우가 포함된다.
또한, "X와 Y가 전기적으로 접속되어 있다"라는 명시적인 기재는 X와 Y가 전기적으로 접속되어 있는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하여 접속되어 있는 경우), X와 Y가 기능적으로 접속되어 있는 것(즉, X와 Y가 다른 회로를 개재하여 기능적으로 접속되어 있는 경우), 및 X와 Y가 직접 접속되어 있는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하지 않고 접속되어 있는 경우)을 뜻한다. 즉, 본 명세서 등에서 "X와 Y가 전기적으로 접속되어 있다"라는 명시적인 기재는 "X와 Y가 접속되어 있다"라는 명시적인 기재와 마찬가지이다.
예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X에 전기적으로 접속되어 있고 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y에 전기적으로 접속되어 있는 경우와, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되어 있고 Z1의 다른 일부가 X와 직접 접속되어 있고 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되어 있고 Z2의 다른 일부가 Y와 직접 접속되어 있는 경우는 다음 표현 중 어느 것을 사용하여 표현할 수 있다.
표현에는 예를 들어 "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서대로 전기적으로 접속되어 있다", "트랜지스터의 소스(또는 제 1 단자 등)는 X에 전기적으로 접속되어 있고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y에 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속되어 있다", 및 "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y에 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 접속되어 있다"가 포함된다. 이들의 예와 같은 표현 방법을 사용하여, 회로 구성에서의 접속의 순서에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
표현의 다른 예에는 예를 들어 "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X에 전기적으로 접속되어 있고, 제 1 접속 경로는 제 2 접속 경로를 포함하지 않고, 제 2 접속 경로는 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, Z1은 제 1 접속 경로 상에 있고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y에 전기적으로 접속되어 있고, 제 3 접속 경로는 제 2 접속 경로를 포함하지 않고, Z2는 제 3 접속 경로 상에 있다"가 포함된다. "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로 상의 Z1을 통하여 X에 전기적으로 접속되어 있고, 제 1 접속 경로는 제 2 접속 경로를 포함하지 않고, 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 포함하고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로 상의 Z2를 통하여 Y에 전기적으로 접속되어 있고, 제 3 접속 경로는 제 2 접속 경로를 포함하지 않는다"라는 표현도 사용할 수 있다. 또 다른 표현의 예는 "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 전기적 경로 상의 Z1을 통하여 X에 전기적으로 접속되어 있고, 제 1 전기적 경로는 제 2 전기적 경로를 포함하지 않고, 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 경로 상의 Z2를 통하여 Y에 전기적으로 접속되어 있고, 제 3 전기적 경로는 제 4 전기적 경로를 포함하지 않고, 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 경로이다"이다. 상술한 예와 같은 표현으로 회로 구성에서의 접속 경로를 규정할 때, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 특정할 수 있다.
또한, 이들 표현은 일례이며, 상기 표현에 한정되지 않는다. 여기서, X, Y, Z1, 및 Z2 각각은 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)을 나타낸다.
회로도에서 독립된 구성 요소가 서로 전기적으로 접속되어 있을 때라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 갖는 경우가 있다. 예를 들어 배선의 일부가 전극으로서도 기능할 때, 하나의 도전막이 배선 및 전극으로서 기능한다. 따라서, 본 명세서에서 "전기적으로 접속"이라는 용어는 하나의 도전막이 복수의 구성 요소의 기능을 갖는 것도 뜻한다.
또한, "막" 및 "층"이라는 용어는 경우 또는 상황에 따라 서로 바뀔 수 있다. 예를 들어 "도전층"이라는 용어는 "도전막"이라는 용어로 바뀔 수 있는 경우가 있다. 또한, "절연막"이라는 용어는 "절연층"이라는 용어로 바뀔 수 있는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 촬상 장치에 대하여 도면을 참조하여 설명한다.
본 발명의 일 형태의 촬상 장치는 소스 폴로어에 의하여 신호 전하(데이터)를 출력하는 촬상 장치의 화소에서 소스 폴로어 증폭 트랜지스터의 문턱 전압의 편차를 보정할 수 있는 화소 회로를 포함한다.
도 1은 본 발명의 일 형태의 촬상 장치에 포함되는, 화소 회로로서 기능시킬 수 있는 회로(11), 및 기준 전류원 회로로서 기능시킬 수 있는 회로(12)의 회로도이다. 도 1 등에서 트랜지스터는 n채널 트랜지스터이지만, 본 발명의 일 형태는 이것에 한정되지 않는다. 트랜지스터는 전위의 대소 관계를 반전함으로써 도 42에 도시된 바와 같이 p채널 트랜지스터로 하여도 좋다. 또는, n채널 트랜지스터의 일부를 p채널 트랜지스터로 치환하여도 좋다.
회로(11)는 광전 변환부와 신호 생성부로 크게 나누어진다. 광전 변환부는 포토다이오드(60), 트랜지스터(51), 및 트랜지스터(52)를 포함한다. 신호 생성부는 트랜지스터(53), 트랜지스터(54), 트랜지스터(55), 트랜지스터(56), 트랜지스터(57), 용량 소자 C1, 용량 소자 C2, 용량 소자 C3, 및 용량 소자 C4를 포함한다. 또한, 용량 소자 C4는 생략할 수 있다.
회로(12)는 트랜지스터(58) 및 출력 단자(OUT)를 포함한다.
배선(31)에 접속되어 있는 회로(12)는 도 2에 도시된 구성을 가질 수 있다. 도 2에서 트랜지스터(59)가 회로(12)에 부가되어 있다. 이 회로는 커런트 미러 회로이다.
도 1의 회로(11)에서 포토다이오드(60)의 단자 중 하나는 트랜지스터(51)의 소스 및 드레인 중 하나에 전기적으로 접속되어 있다. 트랜지스터(51)의 소스 및 드레인 중 다른 하나는 트랜지스터(52)의 소스 및 드레인 중 하나에 전기적으로 접속되어 있다. 트랜지스터(51)의 소스 및 드레인 중 다른 하나는 용량 소자 C1의 단자 중 하나에 전기적으로 접속되어 있다. 트랜지스터(53)의 소스 및 드레인 중 하나는 용량 소자 C1의 단자 중 다른 하나에 전기적으로 접속되어 있다. 용량 소자 C1의 단자 중 다른 하나는 용량 소자 C2의 단자 중 하나에 전기적으로 접속되어 있다. 트랜지스터(54)의 소스 및 드레인 중 하나는 용량 소자 C2의 단자 중 다른 하나에 전기적으로 접속되어 있다. 트랜지스터(54)의 소스 및 드레인 중 다른 하나는 트랜지스터(55)의 소스 및 드레인 중 하나에 전기적으로 접속되어 있다. 트랜지스터(56)의 소스 및 드레인 중 하나는 트랜지스터(55)의 소스 및 드레인 중 하나에 전기적으로 접속되어 있다. 용량 소자 C3의 단자 중 하나는 용량 소자 C2의 단자 중 다른 하나에 전기적으로 접속되어 있다. 용량 소자 C3의 단자 중 다른 하나는 트랜지스터(56)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되어 있다. 트랜지스터(56)의 게이트는 용량 소자 C3의 단자 중 하나에 전기적으로 접속되어 있다. 트랜지스터(57)의 소스 및 드레인 중 하나는 트랜지스터(56)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되어 있다. 트랜지스터(57)의 소스 및 드레인 중 다른 하나는 트랜지스터(58)의 소스 및 드레인 중 하나에 전기적으로 접속되어 있다.
포토다이오드(60)의 단자 중 다른 하나는 배선(21)(VPD)에 전기적으로 접속되어 있다. 트랜지스터(52)의 소스 및 드레인 중 다른 하나는 배선(22)(VPR)에 전기적으로 접속되어 있다. 트랜지스터(55)의 소스 및 드레인 중 다른 하나는 배선(23)(VPI)에 전기적으로 접속되어 있다. 트랜지스터(51)의 게이트는 배선(25)(TX)에 전기적으로 접속되어 있다. 트랜지스터(52)의 게이트는 배선(26)(PR)에 전기적으로 접속되어 있다. 트랜지스터(53)의 게이트는 배선(27)(W)에 전기적으로 접속되어 있다. 트랜지스터(54)의 게이트는 배선(28)(AZ)에 전기적으로 접속되어 있다. 트랜지스터(55)의 게이트는 배선(29)(PSW)에 전기적으로 접속되어 있다. 트랜지스터(57)의 게이트는 배선(30)(SE)에 전기적으로 접속되어 있다. 트랜지스터(57)의 소스 및 드레인 중 다른 하나는 배선(31)에 전기적으로 접속되어 있다.
회로(12)에서 트랜지스터(58)의 소스 및 드레인 중 하나는 배선(31)에 전기적으로 접속되어 있고, 트랜지스터(58)의 소스 및 드레인 중 다른 하나는 배선(24)(VPO)에 전기적으로 접속되어 있다. 트랜지스터(58)의 게이트는 배선(32)(BR)에 전기적으로 접속되어 있다. 트랜지스터(58)의 소스 및 드레인 중 하나에 출력 단자(OUT)가 제공되어 있다.
여기서, 배선(21)(VPD), 배선(22)(VPR), 배선(23)(VPI), 및 배선(24)(VPO)은 전원선으로서 기능할 수 있다. 배선(25)(TX), 배선(26)(PR), 배선(27)(W), 배선(28)(AZ), 배선(29)(PSW), 배선(30)(SE), 배선(31), 및 배선(32)(BR)은 신호선으로서 기능할 수 있다.
도 1에서는 트랜지스터(53)의 소스 및 드레인 중 다른 하나는 배선(21)(VPD)에 접속되어 있지만, 트랜지스터(53)의 소스 및 드레인 중 다른 하나는 다른 고정 전위를 공급할 수 있는 배선에 접속되어 있어도 좋다.
또한, 도 1에서 용량 소자 C4의 단자 중 다른 하나는 배선(23)(VPI)에 접속되어 있지만, 용량 소자 C4의 단자 중 다른 하나는 다른 고정 전위를 공급할 수 있는 배선에 접속되어 있어도 좋다.
상기 구성에서 트랜지스터(51)의 소스 및 드레인 중 다른 하나, 트랜지스터(52)의 소스 및 드레인 중 하나, 및 용량 소자 C1의 단자 중 하나가 접속되는 노드를 FD1로 나타낸다.
트랜지스터(53)의 소스 및 드레인 중 하나, 용량 소자 C1의 단자 중 다른 하나, 용량 소자 C2의 단자 중 하나, 및 용량 소자 C4의 단자 중 하나가 접속되는 노드를 FD2로 나타낸다.
트랜지스터(54)의 소스 및 드레인 중 하나, 용량 소자 C2의 단자 중 다른 하나, 용량 소자 C3의 단자 중 하나, 및 트랜지스터(56)의 게이트가 접속되는 노드를 AG로 나타낸다.
트랜지스터(56)의 소스 및 드레인 중 다른 하나, 용량 소자 C3의 단자 중 다른 하나, 및 트랜지스터(57)의 소스 및 드레인 중 하나가 접속되는 노드를 AS로 나타낸다.
실리콘 기판을 사용하여 형성된 pn접합 또는 pin접합의 다이오드 소자를 포토다이오드(60)로서 사용할 수 있다. 또는, 비정질 실리콘막, 미결정 실리콘막 등을 사용하여 형성된 pin형 다이오드 소자를 사용하여도 좋다. 또한, 회로(11)는 포토다이오드를 포함하지만, 회로(11)는 다른 광전 변환 소자를 포함하여도 좋다. 예를 들어 다이오드 접속된 트랜지스터를 사용하여도 좋다. 또는, 광전 효과를 이용한 가변 저항 등을 실리콘, 저마늄, 셀레늄 등을 사용하여 형성하여도 좋다.
또는, 셀레늄을 포함하며 애벌란시 증배라고 불리는 현상을 이용한 광전 변환 소자를 사용하여도 좋다. 이 광전 변환 소자로는 입사광의 양에 대한 전자의 증폭량이 큰 고감도 센서를 얻을 수 있다.
셀레늄계 재료로서 비정질 셀레늄 또는 결정 셀레늄을 사용할 수 있다. 결정 셀레늄은 예를 들어 비정질 셀레늄을 성막한 후 가열 처리함으로써 얻을 수 있다. 결정 셀레늄의 결정 입자의 크기가 화소 피치보다 작으면, 화소들 사이의 특성 편차를 저감할 수 있다.
회로(11)에서 포토다이오드(60)는 수광 소자이며, 회로(11)에 입사된 빛의 양에 의거하여 전류를 생성하는 기능을 가질 수 있다. 트랜지스터(51)는 포토다이오드(60)에 의하여 실시되는 노드 FD1로의 전하의 축적을 제어하는 기능을 가질 수 있다. 트랜지스터(52)는 노드 FD1의 전위를 리셋하는 동작을 하는 기능을 가질 수 있다. 트랜지스터(53)는 노드 FD2의 전위를 리셋하는 동작을 하는 기능을 가질 수 있다. 트랜지스터(54) 및 트랜지스터(55)는 각각 트랜지스터(56)에 전류를 공급하는 기능을 가질 수 있다. 트랜지스터(56)는 노드 AG의 전위에 의거한 신호를 출력하는 동작을 하는 기능을 가질 수 있다. 트랜지스터(57)는 판독 시에 회로(11)(화소 회로)의 선택을 제어하는 동작을 하는 기능을 가질 수 있다.
회로(12)에서 트랜지스터(58)는 전류원 트랜지스터로서 기능할 수 있다. 또한, 트랜지스터(58)에 공급되는 전류에 의거한 전압 신호를 출력 단자(OUT)로부터 출력하는 기능을 가질 수 있다.
상기 구성을 갖는 본 발명의 일 형태의 촬상 장치에서는 회로(11)에 포함된 트랜지스터(56)의 문턱 전압이 회로(11)에 저장될 때 출력 신호가 보정될 수 있다.
이 보정 동작 및 보정 후의 출력 동작에 대하여 도 3의 타이밍 차트를 참조하여 자세히 설명한다. 도 3의 타이밍 차트는 배선(24)(VPO), 배선(25)(TX), 배선(26)(PR), 배선(27)(W), 배선(28)(AZ), 배선(29)(PSW), 배선(30)(SE), 배선(32)(BR), 노드 FD1, 노드 FD2, 노드 AG, 및 노드 AS의 전위를 나타낸 것이다. 또한, 각 트랜지스터는 각 트랜지스터의 게이트에 접속된 배선에 공급되는 전위에 따라 온 또는 오프된다.
설명에 사용하는 회로도에서는 트랜지스터의 도통 상태를 명료화하기 위하여 트랜지스터(56) 외의 트랜지스터를 스위치로서 기재하였다. 또한, 일부의 부호는 생략하였다. 여기서는, 배선(21)(VPD)은 저전위("GND"), 배선(22)(VPR)은 고전위("VPR"), 배선(23)(VPI)은 고전위("VPI")를 갖는다.
시각 T1에서 트랜지스터(52, 53, 54, 55, 57, 및 58)를 온으로 하고, 트랜지스터(51)를 오프로 한다. 배선(24)(VPO)의 전위를 "V α"로 높이고, 배선(32)(BR)의 전위를 "BR+V β"로 높인다. 예를 들어 GND가 0V이면, "V α"="VPI/2"로 할 수 있다. 이때, 비교적 큰 바이어스 전류가 트랜지스터(58)에 흐르고, 트랜지스터(56)의 소스 전위(노드 AS의 전위)는 트랜지스터(56)의 게이트 전위(노드 AG의 전위)-문턱 전압(V th)보다 낮게 될 수 있다(도 4의 파선으로 표시된 전류 경로 참조). 즉, 회로에서의 전위의 관계는 노드 AS<노드 AG-V th가 된다.
여기서, 노드 FD1의 전위는 배선(22)(VPR)의 전위 즉 "VPR"로 설정한다. 노드 FD2의 전위는 배선(21)(VPD)의 전위 즉 "GND"(예를 들어 0V)로 설정한다. 노드 AG의 전위는 배선(23)(VPI)의 전위 즉 "VPI"로 설정한다. 노드 AS의 전위는 배선(24)(VPO)의 전위 즉 "VPO"로 설정한다.
다음에, 시각 T2에서 트랜지스터(55)를 오프로 하여 바이어스 전류 경로를 절단하고, 노드 AG를 방전시킨다(도 5 참조). 이때, 노드 AG의 전위는 "VPI"에서 "VPO+V th"로 변화되어 방전이 종료된다.
다음에, 시각 T3에서 트랜지스터(54)를 오프로 하여 트랜지스터(56)의 문턱 전압(V th)을 용량 소자 C3에 유지시킨다(도 6 참조).
시각 T4에서 트랜지스터(57)를 오프로 한 후, 트랜지스터(55)를 온으로 하고, 트랜지스터(53)를 오프로 하고, 배선(32)(BR)의 전위를 "BR"로 설정함으로써 보정을 종료시킨다(도 7 참조).
다음에, 실제의 촬상 동작을 상정하여 노드 FD2의 전위가 V α만큼 변화되었을 때의 동작에 대하여 설명한다. 우선, 노드 FD2의 전위를 V α만큼 변화시키기 위하여 트랜지스터(52)를 오프로 하고, 노드 FD1에 배선(22)(VPR)의 전위 "VPR"가 유지된 상태에서 트랜지스터(51)를 온으로 하고, 빛이 조사된 포토다이오드(60)를 통하여 V α에 상당하는 전하를 배선(21)(VPD)에 방출시킨다. 그리고, 트랜지스터(51)를 오프로 하여 노드 FD1의 전위를 유지한다. 상기 동작을 통하여 노드 FD1의 전위를 "VPR"에서 "VPR-V α"로 변화시킬 수 있다.
노드 FD1의 전위가 "VPR"에서 "VPR-V α"로 변화되면, 노드 FD2의 전위는 "VPD(=0V)"에서 "-V α"로 변화된다. 또한, 노드 AG의 전위는 "VPO+V th"에서 "VPO-V α+V th"로 변화된다.
여기서, 트랜지스터(58)에는 배선(32)(BR)의 전위에 의거한 전류를 공급할 수 있고, 트랜지스터(57)를 온으로 하면, 트랜지스터(56)에 바이어스 전류가 공급된다. 이때, 트랜지스터(56)에 바이어스 전류를 공급하기 위한 게이트 전위와 소스 전위 사이의 차이를 "V gs'"(=V th+V gs)로 나타내면, 노드 AS의 전위는 (VPO-V α+V th)-(V th+V gs)=VPO-V α-V gs가 된다(도 8 참조). 다음 드레인 전류의 수학식(β는 상수(constant)임)은 트랜지스터(56)에 공급되는 드레인 전류(I d)가 문턱 전압(V th)에 의존하지 않는 것을 나타낸다.
[수학식 1]
따라서, 트랜지스터(56)의 문턱 전압의 편차를 포함하지 않는 신호를 출력 단자(OUT)에 출력할 수 있고, 고품질의 촬상 데이터를 얻을 수 있다. 또한, 도 1의 회로 구성에서는 포토다이오드(60)에 전달되는 빛의 강도가 높게 될수록 출력 단자(OUT)로부터 출력되는 신호는 작게 된다.
이 보정 동작은 촬상마다 실시할 필요는 없고, 한 번의 보정 동작만으로 연속적으로 촬상할 수 있다. 물론, 촬상하기 전, 촬상 후, 전원 온 시, 전원 오프 시, 또는 타이머 등을 사용한 임의의 타이밍에 이 보정 동작을 실시하여도 좋다.
본 발명의 일 형태의 촬상 장치는 도 9의 (A) 또는 (B)의 구성을 가져도 좋다. 도 9의 (A)의 회로(11)에서 광전 변환부의 포토다이오드(60)의 접속 방향은 도 1의 그것과 반대가 된다. 이 경우, 배선(21)(VPD)은 고전위를 갖고, 배선(22)(VPR)은 저전위를 갖는다. 보정 동작 및 출력 동작에 대해서는 도 1의 회로의 설명을 참조할 수 있다. 이 경우, 포토다이오드(60)에 전달되는 빛의 강도가 높게 될수록 노드 FD1의 전위는 높게 된다. 따라서, 도 9의 (A)의 회로 구성에서 포토다이오드(60)에 전달되는 빛의 강도가 높게 될수록 출력 단자(OUT)로부터 출력되는 신호는 크게 된다.
도 9의 (B)는 도 1의 회로(11)로부터 트랜지스터(52)를 생략한 것이다. 이 경우, 배선(21)(VPD)은 저전위 또는 고전위로 변화될 수 있다. FD1의 리셋 동작은 배선(21)(VPD)이 고전위를 가질 때 실시할 수 있다. 소정의 기간에 배선(21)(VPD)가 고전위를 가지면 포토다이오드(60)에 순 방향 바이어스가 인가된다. 따라서, 노드 FD1의 전위를 배선(21)(VPD)의 전위로 설정할 수 있다.
빛 검출 동작(축적 동작)을 실시하는 경우에는, 배선(21)(VPD)의 전위를 저전위로 설정한다. 배선(21)(VPD)이 저전위를 가질 때 포토다이오드(60)에 역방향 바이어스가 인가된다; 따라서, 빛의 강도에 따라 노드 FD1로부터 배선(21)(VPD)에 전하를 방출할 수 있다. 이 경우에는, 포토다이오드(60)에 전달되는 빛의 강도가 높게 될수록 노드 FD1의 전위가 낮게 된다. 따라서, 도 9의 (B)의 회로 구성에서는 포토다이오드(60)에 전달되는 빛의 강도가 높게 될수록 출력 단자(OUT)로부터 출력되는 신호는 작게 된다.
본 발명의 일 형태의 촬상 장치에 산화물 반도체를 포함하는 트랜지스터를 사용하는 것이 바람직하다. 산화물 반도체를 포함하는 트랜지스터를 회로(11)에 사용하면, 촬상의 다이내믹 레인지를 확대할 수 있다. 도 1의 회로 구성에서는 포토다이오드(60)에 들어가는 빛의 강도가 높으면, 노드 AG의 전위가 낮게 된다. 산화물 반도체를 포함한 트랜지스터는 오프 전류가 매우 낮기 때문에, 노드 AG의 전위(트랜지스터(56)의 게이트 전위)에 의거한 전류는 상기 게이트 전위가 매우 낮은 경우라도 정확하게 출력될 수 있다. 따라서, 검출할 수 있는 조도의 레인지 즉 다이내믹 레인지를 확대할 수 있다.
산화물 반도체를 포함하는 트랜지스터는 오프 전류가 낮기 때문에, 노드 FD1, 노드 FD2, 노드 AG, 및 노드 AS에 전하를 유지할 수 있는 기간을 매우 길게 할 수 있다. 따라서, 복잡한 회로 구성 및 동작 방법을 사용하지 않고, 모든 화소에서 전하의 축적 동작을 대략 동시에 실시하는 글로벌 셔터 방식을 적용할 수 있다. 따라서, 움직이는 피사체의 경우라도 변형이 작은 화상을 쉽게 얻을 수 있다. 또한, 노광 시간(전하의 축적 동작을 실시하는 기간)을 길게 할 수 있기 때문에, 이 촬상 장치는 저조도 환경에서의 촬상에도 적합하다.
노드 FD1, 노드 FD2, 노드 AG, 및 노드 AS 중 어느 것에 접속된 트랜지스터는 노이즈가 적은 트랜지스터일 필요가 있다. 후술하는 2층 또는 3층의 산화물 반도체층을 포함한 트랜지스터의 채널은 매립된 채널이며, 노이즈에 대한 매우 높은 내성을 갖는다. 따라서 이 트랜지스터를 사용함으로써 노이즈가 적은 화상을 얻을 수 있다.
상술한 본 발명의 일 형태에서, 화소 회로에 포함되는 증폭 트랜지스터(트랜지스터(56))의 문턱 전압(V th)의 편차에 의존하지 않는 출력 신호를 얻을 수 있다.
도 10의 (A)는 회로부를 포함한 촬상 장치의 단면도의 일례이다. 회로부(90)는 실리콘 기판(40)에 활성 영역을 포함한 트랜지스터(70)와, 산화물 반도체를 활성층으로서 포함한 트랜지스터(71)를 조합한 것이며, 예를 들어 인버터 회로 또는 메모리 회로를 형성할 수 있다. 또한, 회로부(92)는 실리콘 기판(40)을 사용하여 형성되는 포토다이오드(60)와, 산화물 반도체를 활성층으로서 포함한 트랜지스터(51)를 조합한 것이며, 도 1의 회로(11)의 광전 변환부의 일부에 상당한다. 또한, 파선으로 표시된 배선 및 콘택트 플러그는 다른 배선 및 콘택트 플러그와 깊이 방향에서 위치가 다른 것을 나타낸다.
도 10의 (A)에서 포토다이오드(60)와 트랜지스터(51)는 서로 중첩되도록 형성할 수 있으므로 화소의 집적도를 높일 수 있다. 즉, 촬상 장치의 해상도를 높일 수 있다. 또한, 회로부(92)의 점유 영역에서 실리콘 기판(40)에는 트랜지스터가 형성되지 않기 때문에 포토다이오드의 면적을 넓힐 수 있다. 따라서 저조도 환경에서도 노이즈가 적은 화상을 얻을 수 있다.
도 10의 (A) 및 (B)는 포토다이오드(60) 및 트랜지스터(70)는 실리콘 기판(40)을 사용하여 형성되는 구성을 도시한 것이지만, 본 발명의 일 형태는 이것에 한정되지 않는다. 예를 들어 트랜지스터(70)를 실리콘 기판(40)을 사용하여 형성하고 다른 기판을 사용하여 형성된 포토다이오드를 접착하여도 좋다. 또는, 트랜지스터(70)를 실리콘 기판(40)을 사용하지 않고 형성하고, 트랜지스터(71 및 51)와 같이 산화물 반도체를 활성층으로서 포함한 트랜지스터를 제공하여도 좋다. 또는, 도 10의 (B)에 도시된 바와 같이 트랜지스터(70 및 51)를 실리콘 기판(40)을 사용하여 형성하여도 좋다. 트랜지스터(70) 외의 소자를 실리콘 기판(40)을 사용하여 형성하여도 좋다. 예를 들어 실리콘 기판(40)을 사용하여 용량 소자, 다이오드, 또는 저항 소자를 형성하여도 좋다.
도 10의 (A)의 구성에서 트랜지스터(70) 및 포토다이오드(60)를 포함한 영역과, 트랜지스터(71 및 51)를 포함한 영역 사이에 절연층(80)이 제공된다.
트랜지스터(70)의 활성 영역 근방에 제공되는 절연층 내의 수소로 실리콘의 댕글링 본드가 종단된다. 따라서, 수소는 트랜지스터(70)의 신뢰성을 향상시키는 효과를 갖는다. 한편, 트랜지스터(51 및 71) 등의 활성층인 산화물 반도체층 근방에 제공되는 절연층 내의 수소는 산화물 반도체 내에서 캐리어의 생성을 야기한다. 그러므로 수소는 트랜지스터(51 및 71) 등의 신뢰성을 저하시킬 수 있다. 따라서, 실리콘계 반도체 재료를 포함한 트랜지스터를 포함한 하나의 층과, 산화물 반도체를 포함한 트랜지스터를 포함한 다른 층이 적층된 경우, 이들 층 사이에 수소의 확산을 방지하는 기능을 갖는 절연층(80)을 제공하는 것이 바람직하다. 절연층(80)에 의하여 하나의 층에 수소를 가둠으로써 트랜지스터(51)의 신뢰성을 향상시킬 수 있다. 또한, 하나의 층으로부터 다른 층으로의 수소의 확산을 억제함으로써 트랜지스터(51 및 71) 등의 신뢰성도 향상시킬 수 있다.
절연층(80)은 예를 들어 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄, 또는 이트리아 안정화 지르코니아(YSZ)를 사용하여 형성할 수 있다.
실리콘 기판(40)은 벌크 실리콘 기판에 한정되지 않고 SOI 기판이라도 좋다. 또한, 실리콘 기판(40)은 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인화 인듐, 질화 갈륨, 또는 유기 반도체로 구성된 기판, 또는 상기 재료의 박막이 위에 형성된 기판으로 대신할 수 있다.
트랜지스터(70)는 평면형 트랜지스터에 한정되지 않고 다양한 종류의 트랜지스터일 수 있다. 예를 들어 트랜지스터(70)는 핀(fin) 트랜지스터 또는 트라이 게이트(tri-gate) 트랜지스터일 수 있다.
또한, 트랜지스터(51)는 상황에 따라 산화물 반도체뿐만 아니라 다양한 종류의 반도체를 포함할 수 있다. 예를 들어 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인화 인듐, 질화 갈륨, 또는 유기 반도체를 포함할 수 있다.
도 11의 (A1) 및 도 11의 (B1)에 도시된 바와 같이, 촬상 장치는 만곡되어도 좋다. 도 11의 (A1)은 촬상 장치가 이점 쇄선 X1-X2의 방향으로 만곡된 상태를 도시한 것이다. 도 11의 (A2)는 도 11의 (A1)의 이점 쇄선 X1-X2로 나타내어진 부분을 도시한 단면도이다. 도 11의 (A3)은 도 11의 (A1)의 이점 쇄선 Y1-Y2로 나타내어진 부분을 도시한 단면도이다.
도 11의 (B1)은 촬상 장치를 이점 쇄선 X3-X4의 방향 및 이점 쇄선 Y3-Y4의 방향으로 만곡시킨 상태를 도시한 것이다. 도 11의 (B2)는 도 11의 (B1)의 이점 쇄선 X3-X4로 나타내어진 부분을 도시한 단면도이다. 도 11의 (B3)은 도 11의 (B1)의 이점 쇄선 Y3-Y4로 나타내어진 부분을 도시한 단면도이다.
촬상 장치를 만곡시킴으로써, 상면 만곡(field curvature) 및 비점수차를 저감할 수 있다. 따라서, 촬상 장치와의 조합에 사용되는 렌즈 등의 광학 설계를 용이하게 할 수 있다. 예를 들어 수차 보정에 사용되는 렌즈의 개수를 줄일 수 있어, 촬상 장치를 포함한 반도체 장치의 크기 또는 무게를 쉽게 저감할 수 있다. 또한, 촬상된 화상의 품질을 향상시킬 수 있다.
본 실시형태에서는 본 발명의 일 형태에 대하여 설명하였다. 본 발명의 다른 일 형태에 대해서는 다른 실시형태에서 설명한다. 다만, 본 발명의 일 형태는 그것에 한정되지 않는다. 본 발명의 일 형태가 촬상 장치에 적용된 예를 기재하였지만, 본 발명의 일 형태는 그것에 한정되지 않는다. 경우 또는 상황에 따라 본 발명의 일 형태를 촬상 장치에 반드시 적용하지 않아도 된다. 예를 들어 본 발명의 일 형태를 다른 기능을 갖는 반도체 장치에 적용하여도 좋다. 본 발명의 일 형태에서 트랜지스터의 전기 특성의 편차 또는 열화를 보정하는 기능이 제공되거나 보정 동작이 실시되는 예를 기재하였지만, 본 발명의 일 형태는 그것에 한정되지 않는다. 경우 또는 상황에 따라서는 본 발명의 일 형태는 트랜지스터의 적기 특성의 편차 또는 열화를 반드시 보정하지 않아도 된다.
본 실시형태는 다른 실시형태에 기재된 구성 중 어느 것 또는 실시예와 적절히 조합될 수 있다.
(실시형태 2)
본 실시형태에서는 화소 회로의 구동 방법의 일례에 대하여 설명한다.
실시형태 1에 기재된 화소 회로는 통상 촬상을 실시하는 제 1 동작, 및 초기 프레임의 촬상 데이터와 현 프레임의 촬상 데이터의 차분 데이터를 유지하고 이 차분 데이터에 의거한 신호를 출력할 수 있는 제 2 동작을 실시할 수 있다. 제 2 동작에서는 외부 회로에서 비교 처리 등을 실시하지 않고 차분 데이터를 출력할 수 있기 때문에, 화소 회로를 저소비전력의 방범 카메라 등에 적용할 수 있다.
도 12에 도시된 바와 같이, 본 발명의 일 형태의 촬상 장치는 매트릭스 형태로 배치된 회로(11)를 포함한 화소부(400), 회로(11)에 접속된 행 드라이버(410), 회로(11)에 접속된 회로(12)와, 회로(12)에 접속된 A/D 컨버터(420), 및 A/D 컨버터(420)에 접속된 열 드라이버(430)를 포함한다.
행 드라이버(410)에 의하여 선택된 회로(11)에서 취득된 촬상 데이터는 회로(12)를 통하여 A/D 컨버터(420)에 입력된다. A/D 컨버터(420)는 입력된 촬상 데이터를 A/D변환에 의하여 디지털 데이터로 변환한다. A/D변환된 디지털 데이터는 열 드라이버(430)에 의하여 순차적으로 외부로 추출된다. 행 드라이버(410) 및 열 드라이버(430)로서 예를 들어 디코더 및 시프트 레지스터 등의 각종 회로를 사용할 수 있다.
다음에, 도 1의 회로의 제 1 동작에 대하여 도 40의 타이밍 차트를 참조하여 설명한다.
시각 T1 내지 시각 T2에서 배선(25)(TX)을 VPR+V th보다 높은 전위로 설정하고, 배선(26)(PR)을 VPR+V th보다 높은 전위로 설정하고, 배선(27)(W)을 V th보다 높은 전위로 설정한다. 이때, 노드 FD1의 전위는 배선(22)(VPR)의 전위로 설정하고, 노드 FD2의 전위는 배선(21)(VPD)의 전위 즉 "GND"로 설정한다(리셋 동작).
시각 T2 내지 시각 T3에서 배선(25)(TX)을 VPR+V th보다 높은 전위로 설정하고, 배선(26)(PR)을 "GND"로 설정하고, 배선(27)(W)을 -VPR보다 낮은 전위로 설정한다. 여기서, 포토다이오드(60)에 조사되는 빛에 응하여 노드 FD1 및 노드 FD2의 전위는 저하된다. 시각 T3에서의 노드 FD1의 전위의 저하량을 V1로 나타내면, 노드 FD1의 전위는 VPR-V1이다. 또한, 노드 FD2의 전위는 용량 결합에 의하여 V2만큼 저하되고 GND-V2가 된다(축적 동작). 또한, 도 1의 회로 구성에서는 포토다이오드(60)에 전달되는 빛의 강도가 높게 될수록 노드 FD1 및 노드 FD2의 전위는 저하된다.
시각 T3 내지 시각 T4에서 배선(25)(TX)을 "GND"로 설정하고, 배선(26)(PR)을 "GND"로 설정하고, 배선(27)(W)을 -VPR보다 낮은 전위로 설정한 경우, 노드 FD1 및 노드 FD2의 전위는 유지된다.
시각 T4 내지 시각 T5에서 배선(30)(SE)을 VPI+V th보다 높은 전위로 설정한 경우, 노드 FD2의 전위에 따라 촬상 데이터에 의거한 신호가 출력 단자(OUT)에 출력된다(선택 동작). 시각 T1 내지 시각 T5의 동작을 통하여 제 1 동작을 실시할 수 있다.
다음에, 도 1의 회로의 제 2 동작에 대하여 도 41의 타이밍 차트를 참조하여 설명한다.
시각 T1 내지 시각 T2에서 배선(25)(TX)을 VPR+V th보다 높은 전위로 설정하고, 배선(26)(PR)을 VPR+V th보다 높은 전위로 설정하고, 배선(27)(W)을 V th보다 높은 전위로 설정한다. 이때, 노드 FD1의 전위는 배선(22)(VPR)의 전위로 설정하고, 노드 FD2의 전위는 배선(21)(VPD)의 전위 즉 "GND"로 설정한다.
시각 T2 내지 시각 T3에서 배선(25)(TX)을 VPR+V th보다 높은 전위로 설정하고, 배선(26)(PR)을 "GND"로 설정하고, 배선(27)(W)을 V th보다 높은 전위로 설정한다. 여기서, 포토다이오드(60)에 조사되는 빛에 응하여 노드 FD1의 전위는 저하된다. 시각 T3에서의 노드 FD1의 전위의 저하량을 V1로 나타내면, 노드 FD1의 전위는 VPR-V1이다. 또한, 도 1의 회로 구성에서는 포토다이오드(60)에 전달되는 빛의 강도가 높게 될수록 노드 FD1의 전위는 저하된다.
시각 T3 내지 시각 T4에서 배선(25)(TX)을 "GND"로 설정하고, 배선(26)(PR)을 "GND"로 설정하고, 배선(27)(W)을 V th보다 높은 전위로 설정하면, 노드 FD1의 전위는 유지된다.
시각 T4 내지 시각 T5에서 배선(25)(TX)을 "GND"로 설정하고, 배선(26)(PR)을 "GND"로 설정하고, 배선(27)(W)을 -VPR보다 낮은 전위로 설정한 경우, 노드 FD1 및 노드 FD2의 전위는 유지된다.
시각 T5 내지 시각 T6에서 배선(25)(TX)을 VPR+V th보다 높은 전위로 설정하고, 배선(26)(PR)을 VPR+V th보다 높은 전위로 설정하고, 배선(27)(W)을 -VPR보다 낮은 전위로 설정한 경우, 노드 FD1의 전위는 V1만큼 상승되고, 노드 FD2의 전위는 용량 결합에 의하여 V2만큼 상승된다. 여기서 V1 및 V2는 초기 프레임의 조도를 반영하는 전위이다.
시각 T6 내지 시각 T7에서 배선(25)(TX)을 VPR+V th보다 높은 전위로 설정하고, 배선(26)(PR)을 "GND"로 설정하고, 배선(27)(W)을 -VPR보다 낮은 전위로 설정한 경우, 포토다이오드(60)에 조사되는 빛에 응하여 노드 FD1 및 노드 FD2의 전위는 저하된다. 시각 T6에서의 노드 FD1의 전위의 저하량을 V1'로 나타내면, 노드 FD1의 전위는 VPR-V1'이다. 또한, 노드 FD2의 전위는 용량 결합에 의하여 V2'만큼 저하되고 VPD+V2-V2'가 된다.
시각 T7 내지 시각 T8에서 배선(25)(TX)을 "GND"로 설정하고, 배선(26)(PR)을 "GND"로 설정하고, 배선(27)(W)을 -VPR보다 낮은 전위로 설정한 경우, 노드 FD1 및 노드 FD2의 전위는 유지된다.
시각 T8 내지 시각 T9에서 배선(30)(SE)을 VPI+V th보다 높은 전위로 설정한 경우, 노드 FD2의 전위에 따라 촬상 데이터에 의거한 신호가 출력 단자(OUT)에 출력된다. 상술한 경우에서는 신호 출력시의 노드 FD2의 전위는 GND+V2-V2'이므로 GND가 예를 들어 0V일 때 전위는 V2-V2'가 된다. 여기서, V2는 초기 프레임의 조도를 반영하는 전위이고, V2'는 이후의 프레임(현 프레임)의 조도를 반영하는 전위이다. 바꿔 말하면, 초기 프레임과 현 프레임 사이의 차분을 출력하는 제 2 동작을 실시할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성 중 어느 것 또는 실시예와 적절히 조합될 수 있다.
(실시형태 3)
본 실시형태에서는 화소 회로의 구동 방법의 일례에 대하여 설명한다.
실시형태 2에 기재된 바와 같이, 화소 회로의 동작은 리셋 동작, 축적 동작, 및 선택 동작의 반복이다. 화소 매트릭스 전체를 제어하는 촬상 방법으로서는 글로벌 셔터 방식 및 롤링 셔터 방식이 알려져 있다.
도 13의 (A)는 글로벌 셔터 방식의 타이밍 차트이다. 이 타이밍 차트는 복수의 도 1의 화소 회로가 매트릭스 형태로 배치된 촬상 장치의 동작을 도시한 것이다. 특히, 이 타이밍 차트는 제 1행 내지 제 n행(n은 3 이상의 자연수임)의 화소 회로의 동작을 도시한 것이다. 이 동작에 대하여 실시형태 2에 기재된 제 1 동작을 예로 하여 설명한다.
도 13의 (A)에서 신호(501), 신호(502), 및 신호(503)는 각각 제 1행, 제 2행, 및 제 n행의 화소 회로에 접속된 배선(26)(PR)에 입력된다. 신호(504), 신호(506), 및 신호(508)는 각각 제 1행, 제 2행, 및 제 n행의 화소 회로에 접속된 배선(25)(TX)에 입력된다. 신호(505), 신호(507), 및 신호(509)는 각각 제 1행, 제 2행, 및 제 n행의 화소 회로에 접속된 배선(29)(PSW)에 입력된다.
기간(510)은 한 번의 촬상에 필요한 기간이다. 기간(511) 및 기간(520)은 각각 각 행의 화소 회로에서 동시에 리셋 동작 및 축적 동작이 실시되는 기간이다. 또한, 선택 동작은 각 행의 화소 회로에서 순차적으로 실시된다. 예를 들어, 기간(531)에서 제 1행의 화소 회로에서 선택 동작이 실시된다. 상술한 바와 같이, 글로벌 셔터 방식에서는 모든 화소 회로에서 대략 동시에 리셋 동작 및 축적 동작이 실시되고, 행마다 순차적으로 판독 동작이 실시된다.
즉, 글로벌 셔터 방식에서는 모든 화소 회로에서 대략 동시에 축적 동작이 실시되기 때문에, 모든 행의 화소 회로에서 촬상이 동시에 실시된다. 따라서, 움직이는 피사체의 경우라도 변형이 작은 화상을 얻을 수 있다.
도 13의 (B)는 롤링 셔터 방식을 사용한 경우의 타이밍 차트이다. 신호(501) 내지 신호(509)는 도 13의 (A)의 설명을 참조할 수 있다. 기간(610)은 한 번의 촬상에 필요한 기간이다. 기간(611)은 제 1행의 화소가 리셋 동작을 실시하는 기간이다. 기간(612)은 제 2행의 화소가 리셋 동작을 실시하는 기간이다. 기간(613)은 제 n행의 화소가 리셋 동작을 실시하는 기간이다. 기간(621)은 제 1행의 화소가 축적 동작을 실시하는 기간이다. 기간(622)은 제 2행의 화소가 축적 동작을 실시하는 기간이다. 기간(623)은 제 n행의 화소가 축적 동작을 실시하는 기간이다. 기간(631)은 제 1행의 화소가 선택 동작을 실시하는 기간이다. 상술한 바와 같이, 롤링 셔터 방식에서는 축적 동작이 모든 화소 회로에서 동시에 실시되지 않고 모든 행에서 순차적으로 실시되기 때문에, 모든 행의 화소 회로에서 촬상이 동시에 실시되지 않는다. 따라서, 제 1행에서의 촬상의 타이밍과 마지막 행에서의 촬상의 타이밍이 다르기 때문에, 움직이는 피사체의 경우, 변형이 큰 화상이 얻어진다.
글로벌 셔터 방식을 실현하기 위해서는 화소로부터의 신호의 판독이 순차적으로 종료될 때까지 전하 축적부(노드 FD2)의 전위를 오랫동안 유지할 필요가 있다. 산화물 반도체를 사용하여 형성되고 매우 낮은 오프 전류를 갖는 채널 형성 영역을 포함한 트랜지스터를 트랜지스터(55) 등에 사용하면, 전하 축적부(노드 FD2)의 전위를 오랫동안 유지할 수 있다. 실리콘 등을 사용하여 형성된 채널 형성 영역을 포함한 트랜지스터를 트랜지스터(55) 등에 사용하면, 오프 전류가 높기 때문에 전하 축적부(노드 FD2)의 전위를 오랫동안 유지할 수 없어 글로벌 셔터 방식을 사용하기 어렵게 된다.
상술한 바와 같이, 채널 형성 영역이 산화물 반도체를 사용하여 형성된 트랜지스터를 화소 회로에 사용함으로써 글로벌 셔터 방식을 쉽게 실현할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성 중 어느 것 또는 실시예와 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태에 사용할 수 있는 산화물 반도체를 포함한 트랜지스터에 대하여 도면을 참조하여 설명한다. 본 실시형태의 도면에서는 이해하기 쉽게 하기 위하여 일부의 요소를 확대, 축소, 또는 생략하였다.
도 14의 (A) 및 도 14의 (B)는 본 발명의 일 형태의 트랜지스터(101)의 상면도 및 단면도이다. 도 14의 (A)의 일점 쇄선 B1-B2 방향의 단면이 도 14의 (B)에 도시되었다. 도 14의 (A)의 일점 쇄선 B3-B4 방향의 단면이 도 20의 (A)에 도시되었다. 경우에 따라서는, 일점 쇄선 B1-B2 방향이 채널 길이 방향이라고 불리고, 일점 쇄선 B3-B4 방향이 채널 폭 방향이라고 불린다.
트랜지스터(101)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130); 산화물 반도체층(130)에 전기적으로 접속된 도전층(140 및 150); 산화물 반도체층(130) 및 도전층(140 및 150)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 도전층(140 및 150), 절연층(160), 및 도전층(170)과 접촉된 절연층(175); 및 절연층(175)과 접촉된 절연층(180)을 포함한다. 절연층(180)이 필요에 따라 평탄화막으로서 기능하여도 좋다.
여기서 도전층(140), 도전층(150), 절연층(160), 및 도전층(170)은 각각 소스 전극층, 드레인 전극층, 게이트 절연막, 및 게이트 전극층으로서 기능할 수 있다.
도 14의 (B)의 영역(231), 영역(232), 및 영역(233)은 각각 소스 영역, 드레인 영역, 및 채널 형성 영역으로서 기능할 수 있다. 영역(231) 및 영역(232)은 각각 도전층(140) 및 도전층(150)과 접촉된다. 예를 들어 도전층(140 및 150)에 산소와 결합되기 쉬운 도전성 재료를 사용하면 영역(231 및 232)의 저항을 저감할 수 있다.
구체적으로는 산화물 반도체층(130)이 도전층(140 및 150)과 접촉되므로 산화물 반도체층(130) 내에 산소 빈자리가 생기고, 이 산소 빈자리와, 산화물 반도체층(130) 내에 잔류 또는 외부로부터 산화물 반도체층(130) 내로 확산된 수소와의 상호 작용으로 영역(231 및 232)은 저저항의 n형 영역으로 변한다.
또한, 트랜지스터의 "소스" 및 "드레인"의 기능은 예를 들어 반대의 도전성의 트랜지스터를 사용할 때 또는 회로 동작에서 전류가 흐르는 방향이 변할 때 서로 바뀌는 경우가 있다. 따라서, 본 명세서에서는 "소스" 및 "드레인"이라는 용어는 서로 바뀔 수 있다. 또한, "전극층"이라는 용어는 "배선"으로 바뀔 수 있다.
도전층(170)은 도전층(171 및 172)의 2층을 포함하지만, 단층 또는 3층 이상의 적층이라도 좋다. 본 실시형태에 기재된 다른 트랜지스터에 대해서도 마찬가지이다.
도전층(140 및 150)은 각각 단층이지만, 2층 이상의 적층이라도 좋다. 본 실시형태에 기재된 다른 트랜지스터에 대해서도 마찬가지이다.
본 발명의 일 형태의 트랜지스터는 도 15의 (A) 및 도 15의 (B)에 도시된 구성을 가져도 좋다. 도 15의 (A)는 트랜지스터(102)의 상면도이다. 도 15의 (A)의 일점 쇄선 C1-C2 방향의 단면이 도 15의 (B)에 도시되었다. 도 15의 (A)의 일점 쇄선 C3-C4 방향의 단면이 도 20의 (B)에 도시되었다. 경우에 따라서는, 일점 쇄선 C1-C2 방향이 채널 길이 방향이라고 불리고, 일점 쇄선 C3-C4 방향이 채널 폭 방향이라고 불린다.
트랜지스터(102)는 게이트 절연막으로서 기능하는 절연층(160)의 단부가 게이트 전극층으로서 기능하는 도전층(170)의 단부와 일치되지 않는 점을 제외하고 트랜지스터(101)와 같은 구성을 갖는다. 트랜지스터(102)에서 도전층(140 및 150)의 넓은 영역이 절연층(160)으로 덮이기 때문에 도전층(170)과 도전층(140 및 150) 사이의 저항이 높아 트랜지스터(102)는 게이트 누설 전류가 낮다.
트랜지스터(101 및 102)는 각각 도전층(170)과 도전층(140 및 150)이 중첩되는 영역을 포함하는 톱 게이트 구조를 갖는다. 기생 용량을 저감하기 위하여 채널 길이 방향에서의 상기 영역의 폭은 3nm 이상 300nm 미만인 것이 바람직하다. 이 구성에서는 산화물 반도체층(130)에 오프셋 영역이 형성되지 않기 때문에, 온 전류가 높은 트랜지스터를 쉽게 형성할 수 있다.
본 발명의 일 형태에 따른 트랜지스터는 도 16의 (A) 및 도 16의 (B)에 도시된 구성을 가져도 좋다. 도 16의 (A)는 트랜지스터(103)의 상면도이다. 도 16의 (A)의 일점 쇄선 D1-D2 방향의 단면이 도 16의 (B)에 도시되었다. 도 16의 (A)의 일점 쇄선 D3-D4 방향의 단면이 도 20의 (A)에 도시되었다. 경우에 따라서는, 일점 쇄선 D1-D2 방향이 채널 길이 방향이라고 불리고, 일점 쇄선 D3-D4 방향이 채널 폭 방향이라고 불린다.
트랜지스터(103)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130);, 산화물 반도체층(130)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 산화물 반도체층(130), 절연층(160), 및 도전층(170)을 덮는 절연층(175); 절연층(175)과 접촉된 절연층(180); 절연층(175 및 180)에 형성된 개구를 통하여 산화물 반도체층(130)에 전기적으로 접속된 도전층(140 및 150)을 포함한다. 트랜지스터(103)는 필요에 따라 예를 들어 절연층(180) 및 도전층(140 및 150)과 접촉된 절연층(평탄화막)을 더 포함하여도 좋다.
여기서, 도전층(140), 도전층(150), 절연층(160), 및 도전층(170)은 각각 소스 전극층, 드레인 전극층, 게이트 절연막, 및 게이트 전극층으로서 기능할 수 있다.
도 16의 (B)의 영역(231), 영역(232), 및 영역(233)은 각각 소스 영역, 드레인 영역, 및 채널 형성 영역으로서 기능할 수 있다. 영역(231 및 232)은 절연층(175)과 접촉되어 있다. 예를 들어 절연층(175)으로서 수소가 함유된 절연 재료를 사용하면, 영역(231 및 232)의 저항을 저감할 수 있다.
구체적으로는 절연층(175)을 형성할 때까지의 공정에 의하여 영역(231 및 232)에 발생되는 산소 빈자리와, 절연층(175)으로부터 영역(231 및 232)으로 확산되는 수소와의 상호 작용에 의하여, 영역(231 및 232)은 저저항의 n형 영역으로 변한다. 또한, 수소가 함유된 절연 재료로서는 예를 들어 질화 실리콘이나 질화 알루미늄 등을 사용할 수 있다.
본 발명의 일 형태의 트랜지스터는 도 17의 (A) 및 도 17의 (B)에 도시된 구성을 가져도 좋다. 도 17의 (A)는 트랜지스터(104)의 상면도이다. 도 17의 (A)의 일점 쇄선 E1-E2 방향의 단면이 도 17의 (B)에 도시되었다. 도 17의 (A)의 일점 쇄선 E3-E4 방향의 단면이 도 20의 (A)에 도시되었다. 경우에 따라서는, 일점 쇄선 E1-E2 방향이 채널 길이 방향이라고 불리고, 일점 쇄선 E3-E4 방향이 채널 폭 방향이라고 불린다.
트랜지스터(104)는 산화물 반도체층(130)과 접촉된 도전층(140 및 150)이 산화물 반도체층(130)의 단부를 덮는 점을 제외하고 트랜지스터(103)와 같은 구성을 갖는다.
도 17의 (B)에서 영역(331 및 334)은 소스 영역으로서 기능할 수 있고, 영역(332 및 335)은 드레인 영역으로서 기능할 수 있고, 영역(333)은 채널 형성 영역으로서 기능할 수 있다.
영역(331 및 332)의 저항은 트랜지스터(101)의 영역(231 및 232)의 저항과 마찬가지로 저감할 수 있다.
영역(334 및 335)의 저항은 트랜지스터(103)의 영역(231 및 232)의 저항과 마찬가지로 저감할 수 있다. 채널 길이 방향에서의 영역(334) 및 영역(335)의 길이가 100nm 이하, 바람직하게는 50nm 이하인 경우에는, 게이트 전계에 의하여 온 전류의 현저한 저하가 방지된다. 따라서, 경우에 따라서는, 영역(334 및 335)의 저항을 저감하지 않는다.
트랜지스터(103 및 104)는 각각 도전층(170)이 도전층(140 및 150)과 중첩된 영역을 포함하지 않는 자기 정렬 구조를 갖는다. 게이트 전극층과 소스 전극층 및 드레인 전극층 사이의 기생 용량이 매우 작은 자기 정렬 구조의 트랜지스터는 고속 동작이 요구되는 용도에 적합하다.
본 발명의 일 형태의 트랜지스터는 도 18의 (A) 및 도 18의 (B)에 도시된 구성을 가져도 좋다. 도 18의 (A)는 트랜지스터(105)의 상면도이다. 도 18의 (A)의 일점 쇄선 F1-F2 방향의 단면이 도 18의 (B)에 도시되었다. 도 18의 (A)의 일점 쇄선 F3-F4 방향의 단면이 도 20의 (A)에 도시되었다. 경우에 따라서는, 일점 쇄선 F1-F2 방향이 채널 길이 방향이라고 불리고, 일점 쇄선 F3-F4 방향이 채널 폭 방향이라고 불린다.
트랜지스터(105)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130); 산화물 반도체층(130)에 전기적으로 접속된 도전층(141 및 151); 산화물 반도체층(130) 및 도전층(141 및 151)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 산화물 반도체층(130), 도전층(141 및 151), 절연층(160), 및 도전층(170)과 접촉된 절연층(175); 절연층(175)과 접촉된 절연층(180); 및 절연층(175 및 180)에 형성된 개구를 통하여 도전층(141 및 151)에 각각 전기적으로 접속된 도전층(142 및 152)을 포함한다. 트랜지스터(105)는 필요에 따라 예를 들어 절연층(180) 및 도전층(142 및 152)과 접촉된 절연층을 더 포함하여도 좋다.
여기서 도전층(141 및 151)은 산화물 반도체층(130)의 상면과 접촉되고 산화물 반도체층(130)의 측면과는 접촉되지 않는다.
트랜지스터(105)는 도전층(141 및 151)이 제공된 점, 절연층(175 및 180)에 개구가 형성된 점, 및 상기 개구를 통하여 도전층(141 및 151)과 각각 전기적으로 접속된 도전층(142 및 152)이 제공된 점을 제외하고 트랜지스터(101)와 같은 구성을 갖는다. 도전층(140)(도전층(141 및 142))은 소스 전극층으로서 기능할 수 있고, 도전층(150)(도전층(151 및 152))은 드레인 전극층으로서 기능할 수 있다.
본 발명의 일 형태의 트랜지스터는 도 19의 (A) 및 (B)에 도시된 구성을 가져도 좋다. 도 19의 (A)는 트랜지스터(106)의 상면도이다. 도 19의 (A)의 일점 쇄선 G1-G2 방향의 단면이 도 19의 (B)에 도시되었다. 도 19의 (A)의 일점 쇄선 G3-G4 방향의 단면이 도 20의 (A)에 도시되었다. 경우에 따라서는, 일점 쇄선 G1-G2 방향이 채널 길이 방향이라고 불리고, 일점 쇄선 G3-G4 방향이 채널 폭 방향이라고 불린다.
트랜지스터(106)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130); 산화물 반도체층(130)에 전기적으로 접속된 도전층(141 및 151); 산화물 반도체층(130)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 절연층(120), 산화물 반도체층(130), 도전층(141 및 151), 절연층(160), 및 도전층(170)과 접촉된 절연층(175); 절연층(175)과 접촉된 절연층(180); 절연층(175 및 180)에 형성된 개구를 통하여 도전층(141 및 151)에 각각 전기적으로 접속된 도전층(142 및 152)을 포함한다. 트랜지스터(106)는 필요에 따라 예를 들어 절연층(180) 및 도전층(142 및 152)과 접촉된 절연층(평탄화막)을 더 포함하여도 좋다.
여기서 도전층(141 및 151)은 산화물 반도체층(130)의 상면과 접촉되고 산화물 반도체층(130)의 측면과는 접촉되지 않는다.
트랜지스터(106)는 도전층(141 및 151)이 제공된 점을 제외하고 트랜지스터(103)와 같은 구성을 갖는다. 도전층(140)(도전층(141 및 142))은 소스 전극층으로서 기능할 수 있고, 도전층(150)(도전층(151 및 152))은 드레인 전극층으로서 기능할 수 있다.
트랜지스터(105 및 106)의 구성에서는 도전층(140 및 150)이 절연층(120)과 접촉되지 않는다. 이러한 구성에 의하여, 절연층(120)은 도전층(140 및 150)에 의하여 산소가 빼앗기기 어렵게 되어, 절연층(120)으로부터 산화물 반도체층(130)으로의 산소 공급이 용이하게 된다.
트랜지스터(103)의 영역(231 및 232), 트랜지스터(104 및 106)의 영역(334) 및 335)에는 산소 빈자리를 형성하여 도전율을 높이기 위한 불순물을 첨가하여도 좋다. 산화물 반도체층에 산소 빈자리를 형성하는 불순물로서는 예를 들어 다음 중 하나 이상을 사용할 수 있다: 인, 비소, 안티모니, 붕소, 알루미늄, 실리콘, 질소, 헬륨, 네온, 아르곤, 크립톤, 제논, 인듐, 플루오린, 염소, 타이타늄, 아연, 및 탄소. 상기 불순물을 첨가하는 방법으로서는, 플라스마 처리, 이온 주입, 이온 도핑, 플라스마 잠입 이온 주입 등을 사용할 수 있다.
불순물 원소로서 상기 원소가 산화물 반도체층에 첨가되면, 산화물 반도체층 내의 금속 원소와 산소 사이의 결합이 절단되어 산소 빈자리가 형성된다. 산화물 반도체층의 산소 빈자리와, 산화물 반도체층 내에 잔존 또는 나중에 산화물 반도체층 내에 첨가되는 수소와의 상호 작용에 의하여, 산화물 반도체층의 도전율을 증가시킬 수 있다.
불순물 원소의 첨가에 의하여 산소 빈자리가 형성된 산화물 반도체에 수소를 첨가하면, 산소 빈자리 사이트에 수소가 들어가고 전도대 근방에 도너 준위가 형성된다. 이 결과, 산화물 도전체를 형성할 수 있다. 여기서는, 도전체화된 산화물 반도체를 산화물 도전체라고 불린다. 또한, 산화물 도전체는 산화물 반도체와 마찬가지로 투광성을 포함한다.
산화물 도전체는 축퇴 반도체(degenerated semiconductor)이며, 전도대단(conduction band edge)과 페르미 준위가 일치 또는 실질적으로 일치한다고 추정된다. 그러므로 산화물 도전체층과, 소스 전극층 및 드레인 전극층으로서 기능하는 도전층 사이에서 옴 접촉(ohmic contact)이 이루어지기 때문에, 산화물 도전체층과, 소스 전극층 및 드레인 전극층으로서 기능하는 도전층 사이의 접촉 저항을 저감할 수 있다.
본 발명의 일 형태에 따른 트랜지스터는 도 21의 (A) 내지 도 21의 (F)에 도시된 채널 길이 방향의 단면도 및 도 20의 (C) 및 도 20의 (D)에 도시된 채널 폭 방향의 단면도에 도시된 바와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 포함하여도 좋다. 도전층(173)을 제 2 게이트 전극층(백 게이트)으로서 사용함으로써 온 전류를 증가시키거나 문턱 전압을 제어할 수 있다. 도 21의 (A) 내지 도 21의 (F)의 단면도에서 도전층(173)의 폭을 산화물 반도체층(130)의 폭보다 짧게 하여도 좋다. 또한, 도전층(173)의 폭을 도전층(170)의 폭보다 짧게 하여도 좋다.
온 전류를 증가시키기 위해서는 예를 들어 도전층(170 및 173)을 같은 전위로 하고 트랜지스터를 더블 게이트 트랜지스터로서 구동시킨다. 또한, 문턱 전압을 제어하기 위해서는 도전층(170)의 전위와 다른 정전위를 도전층(173)에 공급한다. 도전층(170 및 173)을 같은 전위로 설정하기 위해서는 예를 들어 도 20의 (D)에 도시된 바와 같이, 도전층(170 및 173)을 콘택트 홀을 통하여 전기적으로 서로 접속시키면 좋다.
도 14의 (A) 및 도 14의 (B), 도 15의 (A) 및 도 15의 (B), 도 16의 (A) 및 도 16의 (B), 도 17의 (A) 및 도 17의 (B), 도 18의 (A) 및 도 18의 (B), 및 도 19의 (A) 및 도 19의 (B)에 도시된 트랜지스터(101 내지 106)는 산화물 반도체층(130)이 단층인 예이지만, 산화물 반도체층(130)은 적층이라도 좋다. 트랜지스터(101 내지 106)의 산화물 반도체층(130)은 도 22의 (A) 내지 도 22의 (C) 또는 도 23의 (A) 내지 도 23의 (C)의 산화물 반도체층(130)으로 바뀔 수 있다.
도 22의 (A) 내지 도 22의 (C)는 2층 구조의 산화물 반도체층(130)의 상면도 및 단면도이다. 도 22의 (B)는 도 22의 (A)의 일점 쇄선 A1-A2 방향의 단면을 도시한 것이다. 도 22의 (C)는 도 22의 (A)의 일점 쇄선 A3-A4 방향의 단면을 도시한 것이다.
도 23의 (A) 내지 도 23의 (C)는 3층 구조의 산화물 반도체층(130)의 상면도 및 단면도이다. 도 23의 (B)는 도 23의 (A)의 일점 쇄선 A1-A2 방향의 단면을 도시한 것이다. 도 23의 (C)는 도 23의 (A)의 일점 쇄선 A3-A4 방향의 단면을 도시한 것이다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)으로서는 예를 들어 조성이 상이한 산화물 반도체층을 사용할 수 있다.
본 발명의 일 형태의 트랜지스터는 도 24의 (A) 및 도 24의 (B)에 도시된 구조를 가져도 좋다. 도 24의 (A)는 트랜지스터(107)의 상면도이다. 도 24의 (A)의 일점 쇄선 H1-H2 방향의 단면을 도 24의 (B)에 도시하였다. 도 24의 (A)의 일점 쇄선 H3-H4 방향의 단면을 도 30의 (A)에 도시하였다. 경우에 따라서는, 일점 쇄선 H1-H2 방향이 채널 길이 방향이라고 불리고, 일점 쇄선 H3-H4 방향이 채널 폭 방향이라고 불린다.
트랜지스터(107)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130a) 및 산화물 반도체층(130b)의 적층; 이 적층에 전기적으로 접속된 도전층(140 및 150); 상기 적층, 도전층(140 및 150)과 접촉된 산화물 반도체층(130c); 산화물 반도체층(130c)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 도전층(140 및 150), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접촉된 절연층(175); 및 절연층(175)과 접촉된 절연층(180)을 포함한다. 필요에 따라, 절연층(180)은 평탄화막으로서의 기능하여도 좋다.
트랜지스터(107)는 영역(231 및 232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a 및 130b))을 포함하고, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a 내지 130c))을 포함하고, 및 절연층(160)과 도전층(140 및 150) 사이에 산화물 반도체층의 일부(산화물 반도체층(130c))가 존재하는 점을 제외하고 트랜지스터(101)와 같은 구성을 갖는다.
본 발명의 일 형태의 트랜지스터는 도 25의 (A) 및 도 25의 (B)에 도시된 구조를 가져도 좋다. 도 25의 (A)는 트랜지스터(108)의 상면도이다. 도 25의 (A)의 일점 쇄선 I1-I2 방향의 단면을 도 25의 (B)에 도시하였다. 도 25의 (A)의 일점 쇄선 I3-I4 방향의 단면을 도 30의 (B)에 도시하였다. 경우에 따라서는, 일점 쇄선 I1-I2 방향이 채널 길이 방향이라고 불리고, 일점 쇄선 I3-I4 방향이 채널 폭 방향이라고 불린다.
트랜지스터(108)는 절연층(160) 및 산화물 반도체층(130c)의 단부가 도전층(170)의 단부와 일치되지 않는 점에서 트랜지스터(107)와 다르다.
본 발명의 일 형태의 트랜지스터는 도 26의 (A) 및 도 26의 (B)에 도시된 구조를 가져도 좋다. 도 26의 (A)는 트랜지스터(109)의 상면도이다. 도 26의 (A)의 일점 쇄선 J1-J2 방향의 단면을 도 26의 (B)에 도시하였다. 도 26의 (A)의 일점 쇄선 J3-J4 방향의 단면을 도 30의 (A)에 도시하였다. 경우에 따라서는, 일점 쇄선 J1-J2 방향이 채널 길이 방향이라고 불리고, 일점 쇄선 J3-J4 방향이 채널 폭 방향이라고 불린다.
트랜지스터(109)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130a) 및 산화물 반도체층(130b)의 적층; 이 적층과 접촉된 산화물 반도체층(130c); 산화물 반도체층(130c)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 상기 적층, 산화물 반도체층(130c), 절연층(160), 및 도전층(170)을 덮는 절연층(175); 절연층(175)과 접촉된 절연층(180); 절연층(175 및 180)에 형성된 개구를 통하여 상기 적층에 전기적으로 접속된 도전층(140 및 150)을 포함한다. 트랜지스터(109)는 필요에 따라 예를 들어 절연층(180) 및 도전층(140 및 150)과 접촉된 절연층(평탄화막)을 더 포함하여도 좋다.
트랜지스터(109)는 영역(231 및 232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a 및 130b))을 포함하고, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a 내지 130c))을 포함하는 점을 제외하고 트랜지스터(103)와 같은 구성을 갖는다.
본 발명의 일 형태의 트랜지스터는 도 27의 (A) 및 도 27의 (B)에 도시된 구성을 가져도 좋다. 도 27의 (A)는 트랜지스터(110)의 상면도이다. 도 27의 (A)의 일점 쇄선 K1-K2 방향의 단면을 도 27의 (B)에 도시하였다. 도 27의 (A)의 일점 쇄선 K3-K4 방향의 단면을 도 30의 (A)에 도시하였다. 경우에 따라서는, 일점 쇄선 K1-K2 방향이 채널 길이 방향이라고 불리고, 일점 쇄선 K3-K4 방향이 채널 폭 방향이라고 불린다.
트랜지스터(110)는 영역(231 및 232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a 및 130b))을 포함하고, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a 내지 130c))을 포함하는 점을 제외하고 트랜지스터(104)와 같은 구성을 갖는다.
본 발명의 일 형태의 트랜지스터는 도 28의 (A) 및 도 28의 (B)에 도시된 구성을 가져도 좋다. 도 28의 (A)는 트랜지스터(111)의 상면도이다. 도 28의 (A)의 일점 쇄선 L1-L2 방향의 단면을 도 28의 (B)에 도시하였다. 도 28의 (A)의 일점 쇄선 L3-L4 방향의 단면을 도 30의 (A)에 도시하였다. 경우에 따라서는, 일점 쇄선 L1-L2 방향이 채널 길이 방향이라고 불리고, 일점 쇄선 L3-L4 방향이 채널 폭 방향이라고 불린다.
트랜지스터(111)는 기판(115)과 접촉된 절연층(120); 절연층(120)과 접촉된 산화물 반도체층(130a 및 130b)의 적층; 이 적층에 전기적으로 접속된 도전층(141 및 151); 상기 적층 및 도전층(141 및 151)과 접촉된 산화물 반도체층(130c); 산화물 반도체층(130c)과 접촉된 절연층(160); 절연층(160)과 접촉된 도전층(170); 상기 적층, 도전층(141 및 151), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접촉된 절연층(175); 절연층(175)과 접촉된 절연층(180); 절연층(175 및 180)에 형성된 개구를 통하여 도전층(141 및 151)에 각각 전기적으로 접속된 도전층(142 및 152)을 포함한다. 트랜지스터(111)는 필요에 따라 예를 들어 절연층(180) 및 도전층(142 및 152)과 접촉된 절연층(평탄화막)을 더 포함하여도 좋다.
트랜지스터(111)는 영역(231 및 232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a 및 130b))을 포함하고, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a 내지 130c))을 포함하고, 및 절연층(160)과 도전층(141 및 151) 사이에 산화물 반도체층의 일부(산화물 반도체층(130c))가 존재하는 점을 제외하고 트랜지스터(105)와 같은 구성을 갖는다.
본 발명의 일 형태의 트랜지스터는 도 29의 (A) 및 도 29의 (B)에 도시된 구성을 가져도 좋다. 도 29의 (A)는 트랜지스터(112)의 상면도이다. 도 29의 (A)의 일점 쇄선 M1-M2 방향의 단면을 도 29의 (B)에 도시하였다. 도 29의 (A)의 일점 쇄선 M3-M4 방향의 단면을 도 30의 (A)에 도시하였다. 경우에 따라서는, 일점 쇄선 M1-M2 방향이 채널 길이 방향이라고 불리고, 일점 쇄선 M3-M4 방향이 채널 폭 방향이라고 불린다.
트랜지스터(112)는 영역(331, 332, 334, 및 335)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a 및 130b))을 포함하고, 영역(333)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a 내지 130c))을 포함하는 점을 제외하고 트랜지스터(106)와 같은 구성을 갖는다.
본 발명의 일 형태의 트랜지스터는 도 31의 (A) 내지 도 31의 (F)의 채널 길이 방향의 단면도 및 도 30의 (C) 및 도 30의 (D)의 채널 폭 방향의 단면도에 도시된 바와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 포함하여도 좋다. 이 도전층을 제 2 게이트 전극층(백 게이트)으로서 사용함으로써 온 전류를 증가시키거나 문턱 전압을 제어할 수 있다. 도 31의 (A) 내지 도 31의 (F)의 단면도에서 도전층(173)의 폭을 산화물 반도체층(130)의 폭보다 짧게 하여도 좋다. 또한, 도전층(173)의 폭을 도전층(170)의 폭보다 짧게 하여도 좋다.
도 32의 (A)에 도시된 바와 같이, 본 발명의 일 형태의 트랜지스터의 도전층(140)(소스 전극층) 및 도전층(150)(드레인 전극층)의 폭(W SD)은 산화물 반도체층의 폭(W OS)보다 길어도 좋다. 또한, 도 32의 (B)에 도시된 바와 같이, W SD는 W OS보다 짧아도 좋다. W OS≥W SD(W SD는 W OS 이하임)를 만족할 때, 게이트 전계가 산화물 반도체층(130) 전체에 가해지기 쉬워져 트랜지스터의 전기 특성을 향상시킬 수 있다.
본 발명의 일 형태의 트랜지스터(트랜지스터(101 내지 112) 중 어느 것)에서는 게이트 전극층으로서 기능하는 도전층(170)은 게이트 절연막으로서 기능하는 절연층(160)을 개재하여 채널 폭 방향으로 산화물 반도체층(130)을 전기적으로 둘러싼다. 이 구조에 의하여 온 전류를 증가시킬 수 있다. 이러한 트랜지스터 구조를 surrounded channel(s-channel) 구조라고 부른다.
산화물 반도체층(130a 및 130b)을 포함한 트랜지스터 및 산화물 반도체층(130a 내지 130c)을 포함한 트랜지스터에서는 산화물 반도체층(130)을 형성하는 2층 또는 3층의 적절한 재료를 선택함으로써 산화물 반도체층(130b)에 전류를 흘릴 수 있다. 산화물 반도체층(130b)에 전류가 흐르기 때문에, 전류는 계면 산란의 영향을 받기 어려워, 높은 온 전류를 얻을 수 있다. 산화물 반도체층(130b)의 두께를 증가시키면, 온 전류를 증가시킬 수 있다. 산화물 반도체층(130b)의 두께는 예를 들어 100nm 내지 200nm라도 좋다.
상술한 구조 중 어느 구조를 갖는 트랜지스터를 포함한 반도체 장치는 양호한 전기 특성을 가질 수 있다.
또한, 본 명세서에서 채널 길이란 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 가리킨다. 하나의 트랜지스터에서 모든 영역의 채널 길이가 반드시 같지 않아도 된다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널 길이는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
채널 폭이란 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 마주 보는 부분의 길이를 가리킨다. 하나의 트랜지스터에서 모든 영역의 채널 폭이 반드시 같은 값을 가지지 않아도 된다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널 폭은 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
또한, 트랜지스터 구조에 따라서는 채널이 실제로 형성된 영역에서의 채널 폭(아래에서 실효적인 채널 폭이라고 불림)이 트랜지스터의 상면도에 나타내어진 채널 폭(아래에서 외관상 채널 폭이라고 불림)과 다른 경우가 있다. 예를 들어 반도체의 측면을 덮는 게이트 전극을 갖는 트랜지스터에서는 실효적인 채널 폭이 외관상 채널 폭보다 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어 반도체의 측면을 덮는 게이트 전극을 갖는 미세한 트랜지스터에서는 반도체 측면에 형성되는 채널 영역의 비율이 증가된다. 이 경우에는, 실효적인 채널 폭이 외관상 채널 폭보다 크다.
이러한 경우에는, 실효적인 채널 폭을 측정하기 어려운 경우가 있다. 예를 들어 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는 반도체의 형상을 안다는 가정이 필요하다. 따라서 반도체의 형상을 정확히 알 수 없는 경우에는, 실효적인 채널 폭을 정확히 측정하기 어렵다.
따라서, 본 명세서에서는 외관상 채널 폭이 SCW(surrounded channel width)라고 불리는 경우가 있다. 또한, 본 명세서에서는 "채널 폭"이라는 용어는 SCW 즉 외관상 채널 폭 또는 실효적인 채널 폭을 나타내어도 좋다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상 채널 폭, SCW 등의 값은 단면 TEM 이미지 등을 얻고 분석함으로써 결정할 수 있다.
SCW는 트랜지스터의 전계 효과 이동도, 채널 폭당 전류값 등을 계산하는 데 사용되어도 좋다. 이 경우에는, 얻어진 값은 계산에 실효적인 채널 폭을 사용하여 얻어진 값과 상이한 경우가 있다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성 중 어느 것 및 실시예와 적절히 조합될 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 4에 기재된 트랜지스터의 구성 요소에 대하여 자세히 설명한다.
기판(115)은 트랜지스터 및／또는 포토다이오드에 제공된 실리콘 기판; 및 이 실리콘 기판 위에 제공된 절연층, 배선, 및 콘택트 플러그로서 기능하는 도전체 등을 포함한다. 또한, p채널 트랜지스터를 실리콘 기판을 사용하여 형성할 때, n-형 도전형의 실리콘 기판을 사용하는 것이 바람직하다. 또는, n-형 또는 i형 실리콘층을 포함한 SOI 기판을 사용하여도 좋다. 트랜지스터가 형성되는 실리콘 기판의 면은 (110)면 방위를 갖는 것이 바람직하다. (110)면에 p채널 트랜지스터를 형성함으로써 이동도를 증가시킬 수 있다.
절연층(120)은 기판(115)에 포함된 요소로부터의 불순물의 확산을 방지하는 기능에 더하여 산화물 반도체층(130)에 산소를 공급하는 기능을 가질 수 있다. 이 이유로, 절연층(120)은 산소를 함유하는 절연막인 것이 바람직하며, 화학량론적 조성에서의 산소보다 높은 함유량으로 산소를 함유하는 절연막인 것이 더 바람직하다. 절연층(120)은 산소 원자로 환산되었을 때의 산소의 방출량이 TDS 분석에서 1.0×1019atoms/cm3 이상인 것이 바람직하다. 이 TDS 분석에서 표면 온도는 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하이다. 절연층(120)은 층간 절연막으로서도 기능하고, 평탄한 표면을 가지도록 화학적 기계적 연마(CMP)와 같은 평탄화 처리를 실시하여도 좋다.
예를 들어 절연층(120)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등을 포함한 산화물 절연막; 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등을 포함한 질화 절연막; 또는 이들 중 어느 것의 혼합 재료를 사용하여 형성할 수 있다. 절연층(120)은 상술한 재료 중 어느 것의 적층이라도 좋다.
본 실시형태에서는 주로 트랜지스터의 산화물 반도체층(130)이 절연층(120) 측으로부터 산화물 반도체층(130a 내지 130c)이 순차적으로 적층된 3층 구조를 갖는 경우에 대하여 자세히 설명한다.
또한, 산화물 반도체층(130)이 단층인 경우에는, 본 실시형태에 기재된 산화물 반도체층(130b)에 상당하는 층을 사용한다.
산화물 반도체층(130)이 2층 구조를 갖는 경우에는, 산화물 반도체층(130a)에 상당하는 층 및 산화물 반도체층(130b)에 상당하는 층이 본 실시형태에 기재된 절연층(120) 측으로부터 순차적으로 적층된 적층을 사용한다. 이러한 경우, 산화물 반도체층(130a)과 산화물 반도체층(130b)은 서로 바뀔 수 있다.
산화물 반도체층(130)이 4층 이상의 적층 구조를 갖는 경우에는, 예를 들어 본 실시형태에 기재된 산화물 반도체층(130)의 3층 적층에 또 다른 산화물 반도체층이 추가된 구조를 채용할 수 있다.
산화물 반도체층(130b)에는 예를 들어 전자 친화력(진공 준위와 전도대 하단 사이의 에너지 차이)이 산화물 반도체층(130a 및 130c)의 전자 친화력보다 큰 산화물 반도체를 사용한다. 전자 친화력은 진공 준위와 가전자대 상단 사이의 에너지 차이(이온화 퍼텐셜)로부터, 전도대 하단과 가전자대 상단 사이의 에너지 차이(에너지 갭)를 뺌으로써 얻을 수 있다.
산화물 반도체층(130a 및 130c)은 각각 산화물 반도체층(130b)에 함유된 금속 원소 중 1종류 이상을 함유한다. 예를 들어 산화물 반도체층(130a 및 130c)은 전도대 하단이 산화물 반도체층(130b)의 전도대 하단보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 및 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하 진공 준위에 더 가까운 산화물 반도체를 사용하여 형성되는 것이 바람직하다.
이러한 구성에서 도전층(170)에 전계가 인가되면, 산화물 반도체층(130) 중 전도대 하단이 가장 낮은 산화물 반도체층(130b)에 채널이 형성된다.
또한, 산화물 반도체층(130a)은 산화물 반도체층(130b)에 함유된 금속 원소 중 1종류 이상을 함유하기 때문에, 산화물 반도체층(130b)이 절연층(120)과 접촉된다는 가정 하에 산화물 반도체층(130b)과 절연층(120) 사이의 계면과 비교하여 산화물 반도체층(130a 및 130b) 사이의 계면에 계면 준위가 형성되기 어렵다. 계면 준위는 채널을 형성하는 경우가 있기 때문에, 트랜지스터의 문턱 전압이 변동되는 경우가 있다. 따라서, 산화물 반도체층(130a)에 의하여, 문턱 전압 등 트랜지스터의 전기 특성의 편차를 저감할 수 있다. 또한, 상기 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 산화물 반도체층(130c)은 산화물 반도체층(130b)에 함유된 금속 원소 중 1종류 이상을 함유하기 때문에, 산화물 반도체층(130b)이 게이트 절연막과 접촉된다는 가정 하에 산화물 반도체층(130b)과 게이트 절연막(절연층(160)) 사이의 계면과 비교하여 산화물 반도체층(130b 및 130c) 사이의 계면에는 캐리어의 산란이 일어나기 어렵다. 따라서, 산화물 반도체층(130c)에 의하여, 트랜지스터의 전계 효과 이동도를 증가시킬 수 있다.
산화물 반도체층(130a 및 130c)에는 예를 들어 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf를 산화물 반도체층(130b)에 사용되는 재료보다 높은 원자수비로 함유하는 재료를 사용할 수 있다. 구체적으로는, 산화물 반도체층(130a 및 130c)의 상술한 금속 원소 중 어느 것의 원자수비는 산화물 반도체층(130b)의 재료의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상이다. 상술한 금속 원소 중 어느 것은 산소와 강하게 결합되기 때문에, 산화물 반도체층(130a 및 130c)에서의 산소 빈자리의 발생을 억제하는 기능을 갖는다. 즉 산소 빈자리는 산화물 반도체층(130b)에서보다 산화물 반도체층(130a 및 130c)에서 발생되기 어렵다.
산화물 반도체층(130a 내지 130c)의 각각에 사용할 수 있는 산화물 반도체는 적어도 In 또는 Zn을 함유하는 것이 바람직하다. In과 Zn의 양쪽 모두를 함유하는 것이 바람직하다. 이 산화물 반도체를 포함한 트랜지스터의 전기 특성의 편차를 저감하기 위하여, 산화물 반도체는 In 및 Zn에 더하여 스태빌라이저(stabilizer)를 함유하는 것이 바람직하다.
스태빌라이저의 예에는 Ga, Sn Hf, Al, 및 Zr가 포함된다. 스태빌라이저의 다른 예로서는 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu 등의 란타노이드가 포함된다.
산화물 반도체로서는 예를 들어 다음 중 어느 것을 사용할 수 있다: 산화 인듐, 산화 주석, 산화 갈륨, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, 및 In-Hf-Al-Zn 산화물.
예를 들어 In-Ga-Zn 산화물이란 In, Ga, 및 Zn을 주성분으로 함유하는 산화물을 뜻한다. In-Ga-Zn 산화물은 In, Ga, 및 Zn에 더하여 다른 금속 원소를 함유하여도 좋다. 본 명세서에서는 In-Ga-Zn 산화물을 함유한 막을 IGZO막이라고도 부른다.
InMO3(ZnO) m (m>0, m은 정수(integer)가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Y, Zr, La, Ce, 및 Nd 중에서 선택된 하나 이상의 금속 원소를 나타낸다. 또는, In2SnO5(ZnO) n (n>0, n은 정수임)으로 표기되는 재료를 사용하여도 좋다.
또한, 산화물 반도체층(130a 내지 130c) 각각이 적어도 인듐, 아연, 및 M(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속임)을 함유한 In-M-Zn 산화물일 때, 산화물 반도체층(130a)이 x 1:y 1:z 1이라는 M 및 Zn에 대한 In의 원자수비가를 갖고, 산화물 반도체층(130b)이 x 2:y 2:z 2이라는 M 및 Zn에 대한 In의 원자수비를 갖고, 및 산화물 반도체층(130c)이 x 3:y 3:z 3이라는 M 및 Zn에 대한 In의 원자수비를 가질 때, y 1/x 1 및 y 3/x 3의 각각은 y 2/x 2보다 큰 것이 바람직하다. y 1/x 1 및 y 3/x 3의 각각은 y 2/x 2의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상이다. 이때, 산화물 반도체층(130b)에서 y2가 x2 이상이면 트랜지스터는 안정된 전기 특성을 가질 수 있다. 그러나, y2가 x2의 3배 이상이면, 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y2는 x2의 3배보다 작은 것이 바람직하다.
Zn 및 O를 고려하지 않는 경우에는, 산화물 반도체층(130a 및 130c) 각각의 In의 비율 및 M의 비율은 각각 바람직하게는 50atomic% 미만 및 50atomic% 이상이고, 더 바람직하게는 25atomic% 미만 및 75atomic% 이상이다. 또한, Zn 및 O를 고려하지 않는 경우에는, 산화물 반도체층(130b)의 In의 비율 및 M의 비율은 각각 바람직하게는 25atomic% 이상, 75atomic% 미만이고, 더 바람직하게는 34atomic% 이상, 66atomic% 미만이다.
산화물 반도체층(130b)의 인듐 함유량은 산화물 반도체층(130a 및 130c)의 인듐 함유량보다 높은 것이 바람직하다. 산화물 반도체에서는 중금속의 s궤도가 주로 캐리어 이송에 기여하고, 산화물 반도체의 In의 비율이 증가되면, s궤도의 중첩이 증가되기 쉽다. 그러므로, In의 비율이 M의 비율보다 높은 산화물은 In의 비율이 M의 비율과 같거나 또는 M의 비율보다 낮은 산화물보다 높은 이동도를 갖는다. 그러므로, 산화물 반도체층(130b)에 인듐의 함유량이 높은 산화물을 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 얻을 수 있다.
산화물 반도체층(130a)의 두께는 3nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 25nm 이하이다. 산화물 반도체층(130b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 10nm 이상 150nm 이하, 더 바람직하게는 15nm 이상 100nm 이하이다. 산화물 반도체층(130c)의 두께는 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 30nm 이하, 더 바람직하게는 3nm 이상 15nm 이하이다. 또한, 산화물 반도체층(130b)은 산화물 반도체층(130a 및 130c)보다 두꺼운 것이 바람직하다.
또한, 산화물 반도체층에 채널이 형성된 트랜지스터가 안정된 전기 특성을 갖기 위해서는 산화물 반도체층의 불순물 농도를 저감함으로써 산화물 반도체층을 진성 또는 실질적으로 진성으로 하는 것이 효과적이다. "실질적으로 진성"이라는 용어는 산화물 반도체층이 1×1017/cm3 미만, 바람직하게는 1×1015/cm3 미만, 더 바람직하게는 1×1013/cm3 미만인 캐리어 밀도를 갖는 산화물 반도체의 상태를 뜻한다.
산화물 반도체층에서 수소, 질소, 탄소, 실리콘, 및 산화물 반도체층의 주성분 이외의 금속 원소는 불순물이다. 예를 들어 수소 및 질소는 도너 준위를 형성하여 캐리어 밀도를 증가시키고, 산화물 반도체층에서 실리콘은 불순물 준위를 형성한다. 이 불순물 준위는 트랩으로서 기능하고 트랜지스터의 전기 특성의 열화를 일으킬 수 있다. 따라서, 산화물 반도체층(130a 내지 130c) 및 산화물 반도체층들 사이의 계면에서 불순물 농도을 저감하는 것이 바람직하다.
산화물 반도체층을 진성 또는 실질적으로 진성으로 하기 위해서는 이차 이온 질량 분석법(SIMS)에 의하여 어림잡아지는 실리콘 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만인 영역을 갖도록 산화물 반도체층을 제어한다. 또한, 산화물 반도체층의 수소 농도가 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하인 영역을 갖도록 제어한다. 또한, 산화물 반도체층의 어느 깊이에서 또는 산화물 반도체층의 영역에서의 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하이다.
고농도의 실리콘 또는 탄소에 의하여, 산화물 반도체층의 결정성이 저하될 수 있다. 산화물 반도체층의 결정성을 저하시키지 않기 위해서는 산화물 반도체층은 예를 들어 실리콘의 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만인 영역을 갖도록 제어된다. 또한, 산화물 반도체층은 탄소 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만인 영역을 갖도록 제어된다.
고순도화된 산화물 반도체막이 채널 형성 영역에 사용된 트랜지스터는 매우 낮은 오프 전류를 나타낸다. 예를 들어 소스와 드레인 사이의 전압을 0.1V, 5V, 또는 10V 정도로 설정한 경우, 예를 들어 트랜지스터의 채널 폭당 오프 전류를 수yA/μm 내지 수zA/μm까지 낮게 할 수 있다.
트랜지스터의 게이트 절연막으로서는 실리콘을 함유한 절연막이 사용되는 경우가 많기 때문에, 상술한 이유로 채널로서 기능하는 산화물 반도체층의 영역이 본 발명의 일 형태의 트랜지스터와 같이 게이트 절연막과 접촉하지 않는 것이 바람직하다. 게이트 절연막과 산화물 반도체층 사이의 계면에 채널이 형성되는 경우, 이 계면에서 캐리어의 산란이 일어나, 트랜지스터의 전계 효과 이동도가 저감된다. 상술한 관점에서 봐도 채널로서 기능하는 산화물 반도체층의 영역은 게이트 절연막에서 떨어져 있는 것이 바람직하다.
따라서, 산화물 반도체층(130a 내지 130c)을 포함한 적층 구조를 갖는 산화물 반도체층(130)에 의하여 산화물 반도체층(130b)에 채널을 형성할 수 있어, 트랜지스터는 높은 전계 효과 이동도 및 안정된 전기 특성을 가질 수 있다.
밴드 구조에서 산화물 반도체층(130a 내지 130c)의 전도대 하단은 연속적이다. 이는 산화물 반도체층(130a 내지 130c)의 조성이 서로 가깝고 산소가 산화물 반도체층(130a 내지 130c) 사이에서 확산되기 쉽다는 점에서도 이해할 수 있다. 따라서, 산화물 반도체층(130a 내지 130c)은 다른 조성을 갖고 적층을 형성하지만, 연속적인 물성을 갖는다. 도면에서는 이 적층의 산화물 반도체층들 사이의 계면은 점선으로 나타내었다.
같은 주성분을 함유한 층이 적층된 산화물 반도체층(130)은 층의 단순한 적층 구조뿐만 아니라, 연속적인 에너지 밴드(여기서는, 특히, 전도대 하단이 연속적인 U자형을 갖는 우물 구조(U-shape well))를 갖도록 형성된다. 바꿔 말하면, 각 계면에서 트랩 중심 또는 재결합 중심 등의 결함 준위를 형성하는 불순물이 존재하지 않도록 적층 구조가 형성된다. 만약에 적층된 산화물 반도체층들 사이에 불순물이 존재하면, 에너지 밴드의 연속성이 상실되고 계면에서 캐리어가 트랩 또는 재결합에 의하여 소멸된다.
예를 들어 산화물 반도체층(130a 및 130c)에는 Ga 및 Zn에 대한 In의 원자수비가 1:3:2, 1:3:3, 1:3:4, 1:3:6, 1:4:5, 1:6:4, 또는 1:9:6인 In-Ga-Zn 산화물을 사용할 수 있고, 산화물 반도체층(130b)에는 Ga 및 Zn에 대한 In의 원자수비가 1:1:1, 2:1:3, 5:5:6, 또는 3:1:2인 In-Ga-Zn 산화물을 사용할 수 있다. 각 산화물 반도체층(130a 내지 130c)에서 이 원자수비의 각 원자의 비율은 오차로서 ±20%의 범위에서 변동된다.
산화물 반도체층(130)의 산화물 반도체층(130b)은 우물로서 기능하기 때문에, 산화물 반도체층(130b)에 채널이 형성된다. 또한, 전도대 하단이 연속적이기 때문에, 산화물 반도체층(130)은 U자형 우물이라고 부를 수도 있다. 또한, 이러한 구조를 가지도록 형성된 채널을 매립 채널(buried channel)이라고 부를 수도 있다.
또한, 산화물 반도체층(130a) 및 산화물 반도체층(130c)의 각각과, 산화 실리콘막 등의 절연층 사이의 계면 근방에는 불순물 또는 결함으로 인한 트랩 준위가 형성될 가능성이 있다. 산화물 반도체층(130a) 및 산화물 반도체층(130c)이 존재함으로써, 산화물 반도체층(130b)은 상기 트랩 준위로부터 멀리 떨어질 수 있다.
그러나, 산화물 반도체층(130b)의 전도대 하단과, 산화물 반도체층(130a 및 130c) 각각의 전도대 하단 사이의 에너지 차이가 작은 경우, 산화물 반도체층(130b)의 전자가 이 에너지 차이를 통과하여 트랩 준위에 도달할 수 있다. 전자가 트랩 준위에 트랩될 때, 절연층 계면에 음의 전하가 발생됨으로써 트랜지스터의 문턱 전압이 양의 방향으로 변동된다.
산화물 반도체층(130a 내지 130c)은 결정부를 포함하는 것이 바람직하다. 특히, c축 배향을 갖는 결정을 사용하면, 트랜지스터가 안정된 전기 특성을 가질 수 있다. 또한, c축 배향을 갖는 결정은 변형에 강하기 때문에, 이러한 결정을 사용하면, 가요성 기판을 사용한 반도체 장치의 신뢰성을 향상시킬 수 있다.
소스 전극층으로서 기능하는 도전층(140) 및 드레인 전극층으로서 기능하는 도전층(150)으로서는 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W, Ni, Mn, Nd, 및 Sc, 및 이들 금속 재료 중 어느 것의 합금 중에서 선택된 재료를 사용하여 형성된 단층 또는 적층을 사용할 수 있다. 대표적으로는 특히 산소와 결합되기 쉬운 Ti, 또는 융점이 높아 이후의 공정 온도가 비교적 높게 할 수 있는 W을 사용하는 것이 바람직하다. 상술한 재료 중 어느 것과, 저항이 낮은 Cu 또는 Cu-Mn 등의 합금의 적층을 사용할 수도 있다. 트랜지스터(105, 106, 111 및 112)에서는 예를 들어 도전층(141 및 151)에 W을 사용하고, 도전층(142 및 152)에 Ti와 Al의 적층을 사용할 수 있다.
상술한 재료는 산화물 반도체막으로부터 산소를 뽑을 수 있다. 그러므로, 상술한 재료 중 어느 것과 접촉된 산화물 반도체층의 영역에서는 산화물 반도체층으로부터 산소가 방출되고 산소 빈자리가 형성된다. 층에 약간 함유된 수소와 상기 산소 빈자리가 서로 결합됨으로써, 상기 영역은 n형 영역으로 변한다. 따라서, n형 영역은 트랜지스터의 소스 또는 드레인으로서 기능할 수 있다.
도전층(140 및 150)에 W을 사용하는 경우에는 도전층(140 및 150)에 질소를 도핑하여도 좋다. 질소를 도핑함으로써 산소를 뽑는 성질을 적절히 약하게 할 수 있고, n형화된 영역이 채널 영역으로 확대되는 것을 방지할 수 있다. 도전층(140 및 150)에 W와 n형 반도체층의 적층을 사용하고 n형 반도체층과 산화물 반도체층을 접촉시킴으로써도 n형화된 영역이 채널 영역으로 확대되는 것을 방지할 수 있다. n형 반도체층으로서는 질소가 첨가된 In-Ga-Zn 산화물, 산화 아연, 산화 인듐, 산화 주석, 산화 인듐 주석 등을 사용할 수 있다.
게이트 절연막으로서 기능하는 절연층(160)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 하나 이상을 함유한 절연막을 사용하여 형성할 수 있다. 절연층(160)은 상술한 재료 중 어느 것을 포함한 적층이라도 좋다. 절연층(160)은 La, 질소, Zr 등을 불순물로서 함유하여도 좋다.
절연층(160)의 적층 구조의 일례에 대하여 설명한다. 절연층(160)은 예를 들어 산소, 질소, 실리콘, 또는 하프늄을 포함한다. 구체적으로는 산화 하프늄 및 산화 실리콘 또는 산화 질화 실리콘을 포함하는 것이 바람직하다.
산화 하프늄 및 산화 알루미늄은 산화 실리콘 및 산화 질화 실리콘보다 높은 비유전율을 갖는다. 따라서, 산화 하프늄 또는 산화 알루미늄을 사용한 절연층(160)은 산화 실리콘을 사용한 절연층(160)보다 두께를 크게 할 수 있기 때문에, 터널 전류로 인한 누설 전류를 저감할 수 있다. 즉, 오프 전류가 낮은 트랜지스터를 제공할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄보다 높은 비유전율을 포함한다. 따라서, 오프 전류가 낮은 트랜지스터를 제공하기 위해서는 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예에는 단사정 구조 및 입방정 구조가 포함된다. 다만, 본 발명의 일 형태는 상술한 예에 한정되지 않는다.
산화물 반도체층(130)에 접촉된 절연층(120 및 160)에는 더 적은 질소 산화물을 방출하는 막을 사용하는 것이 바람직하다. 절연층(120 및 160)에는 예를 들어 더 적은 질소 산화물을 방출하는 산화 질화 실리콘막 또는 산화 질화 알루미늄막을 사용할 수 있다.
더 적은 질소 산화물을 방출하는 산화 질화 실리콘막은 TDS에서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아의 방출량이 1×1018molecules/cm3 이상 5×1019molecules/cm3 이하이다. 또한, 방출된 암모니아의 양은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 가열 처리에 의하여 방출된 암모니아의 양이다.
절연층(120 및 160)에 상술한 산화물 절연층을 사용함으로써 트랜지스터의 문턱 전압의 변동을 저감할 수 있어 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
게이트 전극층으로서 기능하는 도전층(170)에는 예를 들어 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Mn, Nd, Sc, Ta, W 등을 사용하여 형성된 도전막을 사용할 수 있다. 또는, 이들 재료 중 어느 것의 합금 또는 도전성 질화물을 사용하여도 좋다. 또는, 이들 재료, 이들 재료의 합금, 및 이들 재료의 도전성 질화물 중에서 선택된 복수의 재료의 적층을 사용하여도 좋다. 대표적으로는 텅스텐, 텅스텐과 질화 타이타늄의 적층, 텅스텐과 질화 탄탈럼의 적층 등을 사용할 수 있다. 또는, 저저항의 Cu 또는 Cu-Mn 등의 합금 또는 상술한 재료 중 어느 것과 Cu 또는 Cu-Mn 등의 합금의 적층을 사용하여도 좋다. 본 실시형태에서는 질화 탄탈럼을 도전층(171)에 사용하고, 텅스텐을 도전층(172)에 사용함으로써 도전층(170)을 형성한다.
절연층(175)으로서는 수소를 함유한 질화 실리콘막 또는 질화 알루미늄막 등을 사용할 수 있다. 실시형태 4에 기재된 트랜지스터(103, 104, 106, 109, 110 및 112)에서는 절연층(175)으로서 수소를 함유한 절연막을 사용함으로써 산화물 반도체층의 일부는 n형 도전형을 가질 수 있다. 또한, 질화 절연막은 수분 등에 대한 블로킹막으로서의 기능하고 트랜지스터의 신뢰성을 향상시킬 수 있다.
절연층(175)으로서는 산화 알루미늄막을 사용할 수도 있다. 특히 실시형태 4에 기재된 트랜지스터(101, 102, 105, 107, 108, 및 111)의 절연층(175)으로서 산화 알루미늄막을 사용하는 것이 바람직하다. 산화 알루미늄막은 수소 및 수분 등의 불순물과 산소의 양쪽 모두의 투과를 막는 높은 블로킹 효과를 갖는다. 따라서, 산화 알루미늄막은 트랜지스터의 제작 공정의 도중 및 제작 공정 후에, 수소 및 수분 등의 불순물이 산화물 반도체층(130)에 들어가는 것을 방지하고, 산소가 산화물 반도체층으로부터 방출되는 것을 방지하고, 절연층(120)으로부터 산소가 불필요하게 방출되는 것을 방지하는 효과를 갖는 보호막으로서 기능하기에 적합하다. 또한, 산화 알루미늄막에 함유된 산소를 산화물 반도체층 내로 확산시킬 수도 있다.
또한, 절연층(175) 위에는 절연층(180)이 형성되는 것이 바람직하다. 절연층(180)은 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 하나 이상을 함유한 절연막을 사용하여 형성할 수 있다. 절연층(180)은 상술한 재료의 어느 것의 적층이라도 좋다.
여기서, 절연층(180)은 절연층(120)과 같이, 화학량론적 조성에서의 산소보다 많은 산소를 함유하는 것이 바람직하다. 절연층(180)으로부터 방출된 산소를 절연층(160)을 거쳐 산화물 반도체층(130)의 채널 형성 영역으로 확산시킬 수 있기 때문에, 채널 형성 영역에 형성된 산소 빈자리를 산소로 채울 수 있다. 이런 식으로, 트랜지스터의 안정적인 전기 특성을 달성할 수 있다.
반도체 장치의 고집적화에는 트랜지스터를 미세화가 요구된다. 그러나, 트랜지스터의 미세화가 트랜지스터의 전기 특성의 열화를 일으키는 것이 알려져 있다. 특히, 채널 폭의 축소가 온 전류의 저하를 이르킨다.
본 발명의 일 형태의 트랜지스터(107 내지 112)에서 채널이 형성되는 산화물 반도체층(130b)을 덮도록 산화물 반도체층(130c)이 형성되므로, 채널 형성층은 게이트 절연막과 접촉되지 않는다. 따라서, 채널 형성층과 게이트 절연막 사이의 계면에서의 캐리어의 산란을 저감할 수 있고, 트랜지스터의 온 전류를 증가시킬 수 있다.
상술한 바와 같이, 본 발명의 일 형태의 트랜지스터에서는 산화물 반도체층(130)을 채널 폭 방향으로 전기적으로 둘러싸도록 게이트 전극층(도전층(170))이 형성되기 때문에, 산화물 반도체층(130)에는 게이트 전계가 상면에 수직인 방향으로 인가되는 것에 더하여 측면에 수직인 방향으로 인가된다. 바꿔 말하면, 채널 형성층 전체에 게이트 전계가 인가되고, 실효적인 채널 폭이 확대되기 때문에, 온 전류를 더 증가시킬 수 있다.
또한, 산화물 반도체층(130)이 2층 구조 또는 3층 구조를 갖는 본 발명의 일 형태의 트랜지스터에서는 채널이 형성되는 산화물 반도체층(130b)이 산화물 반도체층(130a) 위에 제공됨으로써 계면 준위가 형성될 가능성을 낮게 하는 효과를 얻을 수 있다. 산화물 반도체층(130)이 3층 구조를 갖는 본 발명의 일 형태의 트랜지스터에서는 산화물 반도체층(130b)이 3층 구조의 중간에 위치함으로써 위층 및 아래층으로부터 산화물 반도체층(130b)에 들어가는 불순물의 영향을 배제하는 효과도 함께 얻을 수 있다. 그러므로, 트랜지스터의 온 전류의 증가뿐만 아니라 문턱 전압의 안정화 및 S값(서브스레시홀드 값)의 저감을 달성할 수 있다. 따라서, 게이트 전압 VG가 0V일 때의 전류를 저감할 수 있고 소비전력을 저감시킬 수 있다. 또한, 트랜지스터의 문턱 전압이 안정화되기 때문에, 반도체 장치의 장기 신뢰성을 향상시킬 수 있다. 또한, 본 발명의 일 형태의 트랜지스터는 미세화에 따른 전기 특성의 열화가 저감되기 때문에, 집적도가 높은 반도체 장치에 적합하다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성 중 어느 것 및 실시예와 적절히 조합될 수 있다.
(실시형태 6)
본 실시형태에서는 실시형태 4에 기재된 트랜지스터(101, 107, 및 111)를 제작하기 위한 방법을 설명한다.
우선, 기판(115)에 포함되는 실리콘 트랜지스터의 제작 방법에 대하여 설명한다. 여기서는, p채널 트랜지스터의 제작 방법의 일례를 설명한다. 실리콘 기판으로서는 n-형 단결정 실리콘 기판을 사용하고, 표면에 절연층(필드 산화막이라고도 함)으로 분리한 소자 형성 영역을 형성한다. 소자 형성 영역은 LOCOS(local oxidation of silicon), STI(shallow trench isolation) 등에 의하여 형성할 수 있다.
여기서, 기판은 단결정 실리콘 기판에 한정되지 않는다. SOI(silicon on insulator) 기판 등도 사용할 수 있다.
다음에, 소자 형성 영역을 덮도록 게이트 절연막을 형성한다. 예를 들어 가열 처리에 의하여 소자 형성 영역의 표면을 산화시킴으로써 산화 실리콘막을 형성한다. 또한, 산화 실리콘막을 형성한 후에 질화 처리에 의하여 산화 실리콘막의 표면이 질화되어도 좋다.
다음에, 게이트 절연막을 덮도록 도전막을 형성한다. 도전막은 Ta, W, Ti, Mo, Al, Cu, Cr, Nb 등 중에서 선택된 원소 또는 이러한 원소를 주성분으로 함유하는 합금 재료 또는 화합물 재료를 사용하여 형성할 수 있다. 또는, 이들 원소 중 어느 것을 질화시킴으로써 얻은 금속 질화막을 사용할 수 있다. 또는, 인 등 불순물 원소가 도핑된 다결정 실리콘으로 대표되는 반도체 재료를 사용할 수 있다.
다음에, 도전막을 선택적으로 에칭함으로써 게이트 절연막 위에 게이트 전극층을 형성한다.
다음에, 게이트 전극층을 덮도록 산화 실리콘막 또는 질화 실리콘막 등의 절연막을 형성하고 에치 백을 실시함으로써, 게이트 전극층의 측면에 측벽을 형성한다.
다음에, 소자 형성 영역을 제외한 영역을 덮도록 레지스트 마스크를 선택적으로 형성하고, 이 레지스트 마스크 및 게이트 전극층을 마스크로서 사용하여 불순물 원소를 첨가함으로써, p+형 불순물 영역을 형성한다. 여기서는, p채널 트랜지스터를 형성하기 위하여, 불순물 원소로서 B 또는 Ga 등 p형 도전형을 부여하는 불순물 원소를 사용할 수 있다.
상술한 공정을 거쳐, 실리콘 기판에 활성 영역을 포함한 p채널 트랜지스터가 완성된다. 또한, 상기 트랜지스터 위에는 질화 실리콘막 또는 산화 알루미늄막 등의 패시베이션막이 형성되는 것이 바람직하다.
다음에, 트랜지스터가 형성되는 실리콘 기판 위에 층간 절연막을 형성하고, 콘택트 플러그 및 배선을 형성한다.
도 33의 (A) 내지 도 33의 (C) 및 도 34의 (A) 내지 도 34의 (C)를 참조하여 트랜지스터(101)의 제작 방법을 설명한다. 채널 길이 방향의 트랜지스터의 단면을 왼쪽에 나타내고, 채널 폭 방향의 트랜지스터의 단면을 오른쪽에 나타내었다. 채널 폭 방향의 단면도는 확대도이기 때문에, 왼쪽의 구성 요소와 오른쪽의 구성 요소는 외관상의 막 두께는 다르다.
산화물 반도체층(130)이 산화물 반도체층(130a 내지 130c)의 3층 구조를 갖는 경우를 일례로서 설명한다. 산화물 반도체층(130)이 2층 구조를 갖는 경우에는 산화물 반도체층(130a 및 130b)을 사용한다. 산화물 반도체층(130)이 단층 구조를 갖는 경우에는, 산화물 반도체층(130b)을 사용한다.
우선, 기판(115) 위에 절연층(120)을 형성한다. 기판(115)의 종류 및 절연층(120)의 재료에 대해서는 실시형태 5를 참조할 수 있다. 절연층(120)은 스퍼터링, CVD, 분자 빔 에피택시(MBE) 등에 의하여 형성할 수 있다.
이온 주입, 이온 도핑, 플라스마 잠입 이온 주입, 플라스마 처리 등에 의하여 절연층(120)에 산소를 첨가하여도 좋다. 산소의 첨가에 의하여, 절연층(120)은 산화물 반도체층(130)에 산소를 더 쉽게 공급할 수 있다.
기판(115)의 표면이 절연체로 형성되고 나중에 형성되는 산화물 반도체층(130)으로의 불순물 확산의 영향이 없는 경우에는, 절연층(120)을 반드시 제공할 필요는 없다.
다음에, 절연층(120) 위에, 산화물 반도체층(130a)이 되는 산화물 반도체막(130A), 산화물 반도체층(130b)이 되는 산화물 반도체막(130B), 및 산화물 반도체층(130c)이 되는 산화물 반도체막(130C)을 스퍼터링, CVD, MBE 등에 의하여 형성한다(도 33의 (A) 참조).
산화물 반도체층(130)이 적층 구조를 갖는 경우, 산화물 반도체막은 로드록 체임버를 포함한 멀티 체임버 성막 장치(multi-chamber deposition apparatus)(예를 들어 스퍼터링 장치)를 사용하여 대기에 노출시키지 않고 연속적으로 형성하는 것이 바람직하다. 산화물 반도체의 불순물로서 작용하는 물 등을 가능한 한 제거하기 위하여, 스퍼터링 장치의 각 체임버는 크라이오펌프(cryopump) 등의 흡착 진공 배기 펌프에 의하여 고진공(5×10-7Pa 내지 1×10-4Pa 정도)으로 배기할 수 있고, 체임버는 기판을 100℃ 이상, 바람직하게는 500℃ 이상으로 가열할 수 있는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩의 조합은 배기계로부터 체임버 내에 탄소 성분, 수분 등을 함유한 가스의 역류를 방지하는 데 적합하게 사용된다. 또는, 터보 분자 펌프와 크라이오펌프의 조합을 배기계로서 사용하여도 좋다.
고순도 진성 산화물 반도체를 얻기 위하여 체임버의 고진공 배기뿐만 아니라 스퍼터링 가스의 고순도화도 바람직하다. 스퍼터링 가스에 사용되는 산소 가스 또는 아르곤 가스로서 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하의 노점을 가지도록 고순도화된 가스를 사용함으로써 산화물 반도체막에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
산화물 반도체막(130A 내지 130C)에는 실시형태 5에 기재된 재료 중 어느 것을 사용할 수 있다. 성막에 스퍼터링을 사용하는 경우에는, 실시형태 5에 기재된 재료를 타깃으로서 사용할 수 있다.
다만, 실시형태 5에 자세히 기재된 바와 같이, 산화물 반도체막(130B)에는 산화물 반도체막(130A 및 130C)보다 큰 전자 친화력을 갖는 재료를 사용한다.
스퍼터링에 의하여 산화물 반도체막을 형성하는 것이 바람직하다. 스퍼터링으로서는 RF 스퍼터링, DC 스퍼터링, AC 스퍼터링 등을 사용할 수 있다.
산화물 반도체막(130C)을 형성한 후에, 제 1 가열 처리를 실시하여도 좋다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서 불활성 가스 분위기, 산화성 가스를 10ppm 이상 함유하는 분위기, 또는 감압 상태에서 실시하여도 좋다. 또는, 제 1 가열 처리는 불활성 가스 분위기에서 가열 처리를 실시하고 나서, 방출된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상 함유하는 분위기에서 다른 가열 처리를 실시하는 방식으로 실시하여도 좋다. 제 1 가열 처리는 산화물 반도체막(130A 내지 130C)의 결정성을 높이고, 절연층(120) 및 산화물 반도체막(130A 내지 130C)으로부터 물 및 수소 등의 불순물을 제거할 수 있다. 또한, 제 1 가열 처리는 나중에 설명하는 산화물 반도체층(130a 내지 130c)을 형성하기 위한 에칭 후에 실시하여도 좋다.
다음에, 산화물 반도체막(130C) 위에 도전층을 형성한다. 도전층은 예를 들어 다음과 같은 방법에 의하여 형성할 수 있다.
우선, 산화물 반도체막(130C) 위에 제 1 도전막을 형성한다. 제 1 도전막으로서는 Al, Cr, Cu, Ta, Ti, Mo, W, Ni, Mn, Nd, 및 Sc, 및 이들 금속 재료 중 어느 것의 합금 중에서 선택된 재료를 사용하여 단층 또는 적층을 형성할 수 있다.
다음에, 제 1 도전막 위에 레지스트막을 형성하고, 이 레지스트막을 전자 빔 노광, 액침(液浸) 노광, 또는 EUV 노광에 의하여 노광하고 현상하여 제 1 레지스트 마스크를 형성한다. 제 1 도전막과 레지스트막 사이에는 접착제로서 유기 도포막을 형성하는 것이 바람직하다. 또는, 나노임프린트 리소그래피에 의하여 제 1 레지스트 마스크를 형성하여도 좋다.
그리고, 제 1 레지스트 마스크를 사용하여 제 1 도전막을 선택적으로 에칭하고 제 1 레지스트 마스크를 애싱함으로써 도전층을 형성한다.
다음에, 상기 도전층을 하드 마스크로서 사용하여 산화물 반도체막(130A 내지 130C)을 선택적으로 에칭하고, 상기 도전층을 제거함으로써, 산화물 반도체층(130a 내지 130c)의 적층을 포함한 산화물 반도체층(130)을 형성한다(도 33의 (B) 참조). 상기 도전층을 형성하지 않고 제 1 레지스트 마스크를 사용하여 산화물 반도체층(130)을 형성할 수도 있다. 여기서, 산화물 반도체층(130)에 산소 이온을 주입하여도 좋다.
다음에, 산화물 반도체층(130)을 덮도록 제 2 도전막을 형성한다. 제 2 도전막은 실시형태 5에 기재된 도전층(140 및 150)에 사용할 수 있는 재료를 사용하여 형성할 수 있다. 제 2 도전막의 형성에는 스퍼터링, CVD, MBE 등을 사용할 수 있다.
그리고, 소스 영역 및 드레인 영역이 되는 부분 위에 제 2 레지스트 마스크를 형성한다. 그리고, 제 2 도전막의 일부를 에칭함으로써, 도전층(140 및 150)을 형성한다(도 33의 (C) 참조).
다음에, 산화물 반도체층(130) 및 도전층(140), 및 도전층(150) 위에 절연막(160A)을 형성한다. 절연막(160A)은 실시형태 5에 기재된 절연층(160)에 사용할 수 있는 재료를 사용하여 형성할 수 있다. 절연막(160A)의 형성에는 스퍼터링, CVD, MBE 등을 사용할 수 있다.
이 후에, 제 2 가열 처리를 실시하여도 좋다. 제 2 가열 처리는 제 1 가열 처리의 조건과 같은 조건으로 실시할 수 있다. 제 2 가열 처리에 의하여, 산소를 절연층(120)으로부터 산화물 반도체층(130) 전체에 산소를 확산시킬 수 있다. 또한, 제 2 가열 처리를 실시하지 않고 제 3 가열 처리에 의하여 상기 효과를 얻을 수도 있다.
그리고, 절연막(160A) 위에 도전층(170)이 되는 제 3 도전막(171A) 및 제 4 도전막(172A)을 형성한다. 제 3 도전막(171A) 및 제 4 도전막(172A)은 실시형태 5에 기재된 도전층(171 및 172)에 사용할 수 있는 재료를 사용하여 형성할 수 있다. 제 3 도전막(171A) 및 제 4 도전막(172A)의 형성에는 스퍼터링, CVD, MBE 등을 사용할 수 있다.
다음에, 제 4 도전막(172A) 위에 제 3 레지스트 마스크(156)를 형성한다(도 34의 (A) 참조). 제 3 레지스트 마스크(156)를 사용하여 제 3 도전막(171A), 제 4 도전막(172A), 및 절연막(160A)을 선택적으로 에칭하여, 도전층(171 및 172)을 포함한 도전층(170) 및 절연층(160)을 형성한다(도 34의 (B) 참조). 또한, 절연막(160A)이 에칭되지 않으면 트랜지스터(102)를 제작할 수 있다.
이 후, 산화물 반도체층(130), 도전층(140 및 150), 절연층(160), 및 도전층(170) 위에 절연층(175)을 형성한다. 절연층(175)의 재료에 대해서는 실시형태 5를 참조할 수 있다. 트랜지스터(101)에서는 산화 알루미늄막을 사용하는 것이 바람직하다. 절연층(175)은 스퍼터링, CVD, MBE 등에 의하여 형성할 수 있다.
다음에, 절연층(175) 위에 절연층(180)을 형성한다(도 34의 (C) 참조). 절연층(180)의 재료에 대해서는 실시형태 5를 참조할 수 있다. 절연층(180)은 스퍼터링, CVD, MBE 등에 의하여 형성할 수 있다.
이온 주입, 이온 도핑, 플라스마 잠입 이온 주입, 플라스마 처리 등에 의하여 절연층(175) 및/또는 절연층(180)에 산소를 첨가하여도 좋다. 산소의 첨가에 의하여, 절연층(175) 및/또는 절연층(180)은 산화물 반도체층(130)에 산소를 더 쉽게 공급할 수 있다.
다음에, 제 3 가열 처리를 실시하여도 좋다. 제 3 가열 처리는 제 1 가열 처리의 조건과 같은 조건으로 실시할 수 있다. 제 3 가열 처리에 의하여, 절연층(120, 175, 및 180)으로부터 과잉 산소가 방출되기 쉬워져, 산화물 반도체층(130)의 산소 빈자리를 저감할 수 있다.
다음에, 트랜지스터(107)의 제작 방법에 대하여 설명한다. 또한, 상술한 트랜지스터(102)의 제작 공정과 비슷한 공정의 자세한 설명은 생략한다.
기판(115) 위에 절연층(120)을 형성하고, 절연층(120) 위에 산화물 반도체층(130a)이 되는 산화물 반도체막(130A) 및 산화물 반도체층(130b)이 되는 산화물 반도체막(130B)을 스퍼터링, CVD, MBE 등에 의하여 형성한다(도 35의 (A) 참조).
이 후, 제 1 도전막을 산화물 반도체막(130B) 위에 형성하고, 상술한 방법과 비슷한 방법에 의하여 제 1 레지스트 마스크를 사용하여 도전층을 형성한다. 그리고, 상기 도전층을 하드 마스크로서 사용하여 산화물 반도체막(130A 및 130B)을 선택적으로 에칭하여 상기 도전층을 제거함으로써, 산화물 반도체층(130a 및 130b)의 적층을 형성한다(도 35의 (B) 참조). 하드 마스크를 형성하지 않고 제 1 레지스트 마스크를 사용하여 상기 적층을 형성할 수도 있다. 여기서, 산화물 반도체층(130a 및 130b)에 산소 이온을 주입하여도 좋다.
다음에, 상기 적층을 덮도록 제 2 도전막을 형성한다. 그리고, 소스 영역 및 드레인 영역이 되는 부분 위에 제 2 레지스트 마스크를 형성하고, 제 2 레지스트 마스크를 사용하여 제 2 도전막의 일부를 에칭함으로써, 도전층(140 및 150)을 형성한다(도 35의 (C) 참조).
이 후, 산화물 반도체층(130a 및 130b)의 적층 및 도전층(140 및 150) 위에, 산화물 반도체층(130c)이 되는 산화물 반도체막(130C)을 형성한다. 또한, 산화물 반도체막(130C) 위에, 절연막(160A), 제 3 도전막(171A), 및 제 4 도전막(172A)을 형성한다.
그리고, 제 4 도전막(172A) 위에 제 3 레지스트 마스크(156)를 형성한다(도 36의 (A) 참조). 상기 레지스트 마스크를 사용하여 제 3 도전막(171A), 제 4 도전막(172A), 절연막(160A), 및 산화물 반도체막(130C)을 선택적으로 에칭하여 도전층(171 및 172)을 포함한 도전층(170), 절연층(160), 및 산화물 반도체층(130c)을 형성한다(도 36의 (B) 참조). 또한, 절연막(160A) 및 산화물 반도체막(130C)을 제 4 레지스트 마스크를 사용하여 에칭함으로써 트랜지스터(108)를 제작할 수 있다.
다음에, 절연층(120), 산화물 반도체층(130)(산화물 반도체층(130a 내지 130c)), 도전층(140 및 150), 절연층(160), 및 도전층(170) 위에 절연층(175 및 180)을 형성한다(도 36의 (C) 참조).
상술한 공정을 거쳐, 트랜지스터(107)를 제작할 수 있다.
다음에, 트랜지스터(111)의 제작 방법에 대하여 설명한다. 또한, 상술한 트랜지스터(102)의 제작 공정과 비슷한 공정의 자세한 설명은 생략한다.
기판(115) 위에 절연층(120)을 형성하고, 절연층(120) 위에 산화물 반도체층(130a)이 되는 산화물 반도체막(130A) 및 산화물 반도체층(130b)이 되는 산화물 반도체막(130B)을 스퍼터링, CVD, MBE 등에 의하여 형성한다. 이 후, 제 1 도전막을 산화물 반도체막(130B) 위에 형성하고, 도전층(141a)을 제 1 레지스트 마스크를 사용하여 형성한다(도 37의 (A) 참조).
그리고, 도전층(141a)을 하드 마스크로서 사용하여 산화물 반도체막(130A 및 130B)을 선택적으로 에칭함으로써 산화물 반도체층(130a 및 130b) 및 도전층(141a)의 적층을 형성한다(도 37의 (B) 참조). 여기서, 산화물 반도체층(130a 및 130b)에 산소 이온을 주입하여도 좋다.
그리고, 소스 영역 및 드레인 영역이 되는 부분 위에 제 2 레지스트 마스크를 형성하고, 제 2 레지스트 마스크를 사용하여 도전층(141a)의 일부를 에칭함으로써, 도전층(141 및 151)을 형성한다(도 37의 (C) 참조).
이 후, 산화물 반도체층(130a 및 130b)의 적층 및 도전층(141 및 151) 위에 산화물 반도체층(130c)이 되는 산화물 반도체막(130C)을 형성한다. 또한, 산화물 반도체막(130C) 위에 절연막(160A), 제 3 도전막(171A), 및 제 4 도전막(172A)을 형성한다.
다음에 제 4 도전막(172A) 위에 제 3 레지스트 마스크(156)를 형성한다(도 38의 (A) 참조). 제 3 레지스트 마스크(156)를 사용하여 제 3 도전막(171A), 제 4 도전막(172A), 절연막(160A), 및 산화물 반도체막(130C)을 선택적으로 에칭함으로써 도전층(171 및 172)을 포함한 도전층(170), 절연층(160), 및 산화물 반도체층(130c)을 형성한다(도 38의 (B) 참조).
다음에, 절연층(120), 산화물 반도체층(130)(산화물 반도체층(130a 내지 130c)), 도전층(140 및 150), 절연층(160), 및 도전층(170) 위에 절연층(175 및 180)을 형성한다.
다음에, 도전층(141 및 151)에 도달되는 개구를 절연층(175 및 180)에 형성하고, 상기 개구를 덮도록 제 5 도전막을 형성한다. 이 후, 제 4 레지스트 마스크를 제 5 도전막 위에 제공하고 제 5 도전막을 상기 레지스트 마스크를 사용하여 선택적으로 에칭함으로써, 도전층(142 및 152)을 형성한다(도 38의 (C) 참조).
상술한 단계를 거쳐, 트랜지스터(111)를 제조할 수 있다.
본 실시형태에서 설명한 금속막, 반도체막, 무기 절연막 등 다양한 막은 대표적으로는 스퍼터링 또는 플라스마 CVD에 의하여 형성할 수 있지만, 이러한 막은 열 CVD 등의 다른 방법에 의하여 형성할 수 있다. 열 CVD의 예에는 MOCVD(Metal Organic Chemical Vapor Deposition) 및 ALD(Atomic Layer Deposition)이 포함된다.
열 CVD는 성막에 플라스마를 사용하지 않으므로, 플라스마 대미지로 인한 결함이 발생되지 않는 이점을 갖는다.
열 CVD에 의한 성막은 원료 가스 및 산화제를 동시에 체임버 내에 공급하고 체임버의 압력을 대기압 또는 감압으로 설정하고, 기판 근방 또는 기판 위에서 반응을 일으킴으로써 실시하여도 좋다.
ALD법에 의한 성막은 체임버의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스를 체임버에 도입하고 반응시키고, 그리고 이 가스 도입 절차를 반복함으로써 실시한다. 원료 가스와 함께 불활성 가스(예를 들어 아르곤 또는 질소)를 캐리어 가스로서 도입하여도 좋다. 예를 들어 2종류 이상의 원료 가스를 순차적으로 체임버에 공급하여도 좋다. 이 경우, 원료 가스들이 혼합되지 않도록 제 1 원료 가스의 반응 후에 불활성 가스를 도입하고, 그리고 제 2 원료 가스를 도입한다. 또는, 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배기한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착되고 반응함으로써 제 1 층이 형성되고, 그리고 도입된 제 2 원료 가스가 흡착되고 반응한다. 이 결과, 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 이 가스 도입 절차를 제어하고 원하는 두께가 될 때까지 몇 번 반복함으로써, 단차 피복성이 뛰어난 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차의 반복 횟수에 따라 조절할 수 있기 때문에, ALD는 정밀한 두께의 조절을 가능하게 하므로 미세한 FET를 제작하기에 적합하다.
상술한 실시형태에 기재된 금속막, 반도체막, 무기 절연막 등 다양한 막은 MOCVD 또는 ALD 등의 열 CVD에 의하여 형성할 수 있다. 예를 들어 In-Ga-Zn-O막을 형성하는 경우에는, 트라이메틸인듐(In(CH3)3), 트라이메틸갈륨(Ga(CH3)3), 및 다이메틸아연(Zn(CH3)2)을 사용할 수 있다. 트라이메틸인듐의 화학식은 In(CH3)3이다. 상술한 조합에 한정되지 않으며, 트라이메틸갈륨 대신에 트라이에틸갈륨(Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신 다이에틸아연(Zn(C2H5)2)을 사용할 수도 있다.
예를 들어 ALD를 사용하는 성막 장치에 의하여 산화 하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체가 함유된 액체(하프늄알콕사이드 및 테트라키스다이메틸아마이드하프늄(TDMAH, Hf[N(CH3)2]4) 및 테트라키스(에틸메틸아마이드)하프늄 등의 하프늄아마이드)를 기화시켜 얻은 원료 가스와, 산화제로서 오존(O3)의 2종의 가스를 사용한다. 또한, 테트라키스다이메틸아마이드하프늄의 화학식은 Hf[N(CH3)2]4이다. 다른 재료의 예에는 테트라키스(에틸메틸아마이드)하프늄이 포함된다.
예를 들어 ALD를 사용하는 성막 장치에 의하여 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체(예를 들어 트라이메틸알루미늄(TMA, Al(CH3)3))가 함유된 액체를 기화시켜 얻은 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 다른 재료의 예에는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
예를 들어 ALD를 사용하는 성막 장치에 의하여 산화 실리콘막을 형성하는 경우에는, 헥사클로로다이실레인을 피성막면에 흡착시키고, 산화성 가스(예를 들어 O2 또는 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어 ALD를 사용하는 성막 장치에 의하여 텅스텐막을 형성하는 경우에는, WF6 가스와 B2H6 가스를 순차적으로 도입하여 초기 텅스텐막을 형성한 후에, WF6 가스와 H2 가스를 순차적으로 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어 ALD를 사용하는 성막 장치에 의하여 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 형성하는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 도입하여 In-O층을 형성하고, Ga(CH3)3 가스와 O3 가스를 순차적으로 도입하여 GaO층을 형성하고, 그 다음에, Zn(CH3)2 가스와 O3 가스를 순차적으로 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 이들 가스를 사용하여 In-Ga-O층, In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 함유하지 않는 O3 가스를 사용하는 것이 바람직하다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성 중 어느 것 및 실시예와 적절히 조합될 수 있다.
(실시형태 7)
아래에서 본 발명의 일 형태에 사용할 수 있는 산화물 반도체막의 구조에 대하여 설명한다.
본 명세서에서, "평행"이란 용어는 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리키기 때문에 각도가 -5° 이상 5° 이하인 경우도 포함한다. "수직"이란 용어는 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 가리키기 때문에 각도가 85° 이상 95° 이하인 경우도 포함한다.
본 명세서에서 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
산화물 반도체막은 비단결정 산화물 반도체 및 단결정 산화물 반도체로 대별된다. 비단결정 산화물 반도체막은 CAAC-OS(c-axis-aligned crystalline oxide semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 뜻한다.
우선, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 복수의 c축 배향된 결정부를 갖는 산화물 반도체막 중 하나이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여, CAAC-OS막의 명시야 이미지 및 회절 패턴의 복합 해석 이미지(고분해능 TEM 이미지라고도 불림)을 관찰한다. 이 결과, 복수의 결정부를 명확히 확인할 수 있다. 한편, 고분해능 TEM 이미지에서는 결정부들의 경계, 즉 결정 입계(grain boundary)는 명확히 확인되지 않는다. 따라서, CAAC-OS막에서 결정 입계에 기인하는 전자 이동도의 저하가 발생하기 어렵다.
시료면과 실질적으로 평행한 방향에서 관찰된 CAAC-OS막의 고분해능 단면 TEM 이미지에 따르면, 결정부에서 금속 원자가 층상으로 배열된다. 각 금속 원자층은 CAAC-OS막이 형성되는 면(피형성면이라고도 부름) 또는 CAAC-OS막의 상면을 반영한 형상을 갖고, CAAC-OS막의 피형성면 또는 상면과 평행하게 제공된다.
한편, 시료면과 실질적으로 수직인 방향에서 관찰된 CAAC-OS막의 고분해능 평면 TEM 이미지에 따르면, 결정부에서 금속 원자가 삼각형 또는 육각 형으로 배열된다. 그러나, 다른 결정부들 사이에서 금속 원자의 배열에 규칙성은 없다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 실시한다. 예를 들어 InGaZnO4 결정을 포함한 CAAC-OS막을 out-of-plane법에 의하여 해석하면, 회절각(2θ)이 31° 근방일 때 피크가 자주 나타난다. 이 피크는 InGaZnO4의 결정의 (009)면에서 유래되기 때문에, CAAC-OS막의 결정이 c축 배향을 갖고, c축이 CAAC-OS막의 피형성면 또는 상면에 실질적으로 수직인 방향으로 배열되는 것을 시사한다.
또한, out-of-plane법에 의하여 InGaZnO4 결정을 갖는 CAAC-OS막을 해석하면, 31° 근방에서의 2θ의 피크에 추가하여, 36° 근방에서도 2θ의 피크가 관찰된다. 36° 근방에서의 2θ의 피크는 CAAC-OS막의 일부에 c축 배향을 갖지 않는 결정이 포함되는 것을 시사한다. CAAC-OS막에서 31° 근방에서 2θ 피크가 나타나고, 36° 근방에서 2θ의 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소 등, 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등, 산화물 반도체막에 포함된 금속 원소보다 산소에 대한 결합력이 강한 원소는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하고 결정성의 저하를 일으킨다. 또한, 철 또는 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(분자 반경)이 크기 때문에, 산화물 반도체막에 포함되면, 산화물 반도체막의 원자 배열을 흐트러지게 하고 결정성의 저하를 일으킨다. 또한, 산화물 반도체막에 함유된 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다.
CAAC-OS막은 결험 준위의 밀도가 낮은 산화물 반도체막이다. 경우에 따라서는, 산화물 반도체막의 산소 빈자리는 캐리어 트랩 또는 수소가 트랩되면 캐리어 발생원으로서 기능한다.
불순물 농도가 낮고 결함 준위의 밀도가 낮은(산소 빈자리의 개수가 적은) 상태를 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에, 캐리어 밀도가 낮다. 따라서, 이 산화물 반도체막을 포함한 트랜지스터는 음의 문턱 전압을 갖는 것이 드물다(노멀리 온인 것이 드물다). 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 이 산화물 반도체막을 포함한 트랜지스터는 전기 특성의 변동이 적고 신뢰성이 높다. 산화물 반도체막의 캐리어 트랩에 트랩된 전하는 방출되는 데 긴 시간이 걸리고, 고정 전하처럼 작용하는 경우가 있다. 따라서, 불순물 농도가 높고 결함 준위의 밀도가 높은 산화물 반도체막을 포함한 트랜지스터는 불안정한 전기 특성을 갖는 경우가 있다.
CAAC-OS막을 포함한 트랜지스터에서는 가시광 또는 자외광의 조사로 인한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 결정부가 고분해능 TEM 이미지에서 관찰되는 영역 및 결정부가 고분해능 TEM 이미지에서 명확히 관찰되지 않는 영역을 갖는다. 미결정 산화물 반도체막의 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하인 경우가 많다. 특히, 크기가 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정을 나노 결정(nc: nanocrystal)이라고 부른다. 나노 결정을 포함한 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 고분해능 TEM 이미지에서는 nc-OS막에서 결정 입계를 명확히 확인할 수 없는 경우가 있다.
nc-OS막에서 미소한 영역(예를 들어 크기가 1nm 이상 10nm 이하의 영역, 특히, 크기가 1nm 이상 3nm 이하 영역)은 주기적인 원자 배열을 갖는다. nc-OS막에서 다른 결정부들 사이에 결정 방위에 규칙성은 없다. 따라서, 막 전체의 배향성이 관찰되지 않는다. 따라서, 분석법에 따라서는 nc-OS막을 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어 결정부의 직경보다 큰 직경을 갖는 X선을 사용하는 XRD 장치를 사용하여 out-of-plane법에 의하여 nc-OS막을 구조 해석하면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 결정부의 직경보다 큰 프로브 직경(예를 들어 50nm 이상)을 갖는 전자 빔을 사용하여 얻은 nc-OS막의 제한 시야 전자 회절 패턴에서는 헤일로(halo) 패턴이 관찰된다. 한편, 프로브 직경이 결정부의 직경과 가깝거나 결정부의 직경보다 작은 전자 빔을 사용하여 얻은 nc-OS막의 나노 빔 전자 회절 패턴에서는 스폿이 보인다. 또한, nc-OS막의 나노 빔 전자 회절 패턴에서 원주형으로 분포된 스폿이 관찰되는 경우가 있다. 또한, nc-OS막의 나노 빔 전자 회절 패턴에서 복수의 스폿이 링 형상으로 보이는 경우도 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위의 밀도가 낮다. 또한, nc-OS막에서는 다른 결정부들 사이에서 결정 방위에 규칙성이 보이지 않기 때문에, nc-OS막은 CAAC-OS막보다 결함 준위의 밀도가 높다.
다음에, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은 불규칙한 원자 배열을 갖고 결정부를 갖지 않는다. 예를 들어, 비정질 산화물 반도체막은 석영과 같이 무정형 상태를 갖는다.
비정질 산화물 반도체막의 고분해능 TEM 이미지에서 결정부를 확인할 수 없다.
XRD 장치를 사용하여 out-of-plane법에 의하여 비정질 산화물 반도체막의 구조를 해석하면, 결정면을 나타내는 피크가 나타나지 않는다. 비정질 산화물 반도체막의 전자 회절 패턴에서는 헤일로 패턴이 나타난다. 또한, 비정질 산화물 반도체막의 나노 빔 전자 회절 패턴에서는 헤일로 패턴이 나타나지만, 스폿이 나타나지 않는다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막 사이의 물성을 갖는 구조를 갖져도 좋다. 이러한 구조를 갖는 산화물 반도체막을 특히, a-like OS(amorphous-like Oxide Semiconductor)막이라고 부른다.
a-like OS막의 고분해능 TEM 이미지에서는 보이드(void)가 보이는 경우가 있다. 또한, 고분해능 TEM 이미지에서 결정부가 명확히 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다. a-like OS막에서는 TEM 관찰에 사용되는 미량의 전자 빔에 의하여 결정화가 발생하고, 결정부의 성장이 보이는 경우가 있다. 한편, 양질의 nc-OS막에서는 TEM관찰에 사용되는 미량의 전자 빔에 의하여 결정화는 거의 보이지 않는다.
또한, a-like OS막 및 nc-OS막에서 결정부 크기는 고분해능 TEM 이미지를 사용하여 측정할 수 있다. 예를 들어 InGaZnO4 결정은 2개의 Ga-Zn-O층이 In-O층 사이에 포함되는 층상 구조를 갖는다. InGaZnO4 결정의 단위 셀은 3개의 In-O층과 6개의 Ga-Zn-O층의 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는다. 따라서, 이들 근접하는 층들 사이의 간격은 (009)면의 격자면 간격(d값이라고도 부름)과 동등하다. 결정 구조 해석으로부터 그 값은 0.29nm로 산출된다. 그러므로, 고분해능 TEM 이미지에서의 격자 줄무늬(lattice fringe)에 착안하여, 사이의 간격이 0.28nm 내지 0.30nm인 각 격자 줄무늬가 InGaZnO4 결정의 a-b면에 대응한다.
또한, 산화물 반도체막은 예를 들어 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, CAAC-OS막의 2개 이상을 포함한 적층막이라도 좋다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성 중 어느 것 및 실시예와 적절히 조합될 수 있다.
(실시형태 8)
본 발명의 일 형태의 촬상 장치 및 이 촬상 장치를 포함한 반도체 장치는 표시 장치, 퍼스널 컴퓨터, 또는 기록 매체가 제공된 화상 재생 장치(대표적으로는 DVD(digital versatile disc) 등의 기록 매체의 콘텐츠를 재생하고, 그 재생 화상을 표시하기 위한 디스플레이를 갖는 장치)에 사용할 수 있다. 또한, 본 발명의 일 형태의 촬상 장치 및 이 촬상 장치를 포함한 반도체 장치를 포함할 수 있는 전자 기기로서, 휴대 전화, 게임기(휴대 게임기를 포함함), 휴대 정보 단말, 전자 서적 리더, 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 오디오 재생 장치(예를 들어 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 도 39의 (A) 내지 도 39의 (F)는 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 39의 (A)는 하우징(901 및 902), 표시부(903 및 904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908), 카메라(909) 등을 포함한 휴대 게임기를 도시한 것이다. 도 39의 (A)의 휴대 게임기는 2개의 표시부(903 및 904)를 갖지만, 휴대 게임기에 포함되는 표시부의 수는 이에 한정되지 않는다. 카메라(909)에는 본 발명의 일 형태의 촬상 장치를 사용할 수 있다.
도 39의 (B)는 제 1 하우징(911), 표시부(912), 카메라(919) 등을 포함한 휴대 정보 단말을 도시한 것이다. 표시부(912)의 터치 패널 기능에 의하여 정보의 입력 및 출력이 가능하다. 카메라(919)에는 본 발명의 일 형태의 촬상 장치를 사용할 수 있다.
도 39의 (C)는 하우징(921), 셔터 버튼(922), 마이크로폰(923), 발광부(927), 렌즈(925) 등을 포함한 디지털 카메라를 도시한 것이다. 렌즈(925)의 초점 위치에는 본 발명의 일 형태의 촬상 장치를 사용할 수 있다.
도 39의 (D)는 하우징(931), 표시부(932), 리스트 밴드(933), 카메라(939) 등을 포함한 손목시계형 정보 단말을 도시한 것이다. 표시부(932)는 터치 패널이라도 좋다. 카메라(939)에는 본 발명의 일 형태의 촬상 장치를 사용할 수 있다.
도 39의 (E)는 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 연결부(946) 등을 포함한 비디오 카메라를 도시한 것이다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공된다. 제 1 하우징(941)과 제 2 하우징(942)은 연결부(946)에 의하여 서로 접속되고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 연결부(946)에 의하여 변경할 수 있다. 표시부(943)의 영상은 연결부(946)에서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라 전환되어도 좋다. 렌즈(945)의 초점 위치에는 본 발명의 일 형태의 촬상 장치를 제공할 수 있다.
도 39의 (F)는 하우징(951)에 표시부(952), 마이크로폰(957), 스피커(954), 카메라(959), 입력/출력 단자(956), 조작용 버튼(955) 등을 포함한 휴대 전화를 도시한 것이다. 카메라(959)에는 본 발명의 일 형태의 촬상 장치를 사용할 수 있다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성 중 어느 것 및 실시예와 적절히 조합될 수 있다.
(실시예)
본 실시예에서는 상술한 실시형태에서 설명된 본 발명의 일 형태의 촬상 장치를 제작하고, 이 촬상 장치의 동작 결과에 대하여 설명한다.
도 43에 이 촬상 장치의 구성의 개요를 도시하였다. 모션 검출기 및 A/D 컨버터가 배타적으로 동작함으로써, 이 촬상 장치는 모션 검출 및 통상 촬상이 가능하다. 모션 검출기의 블록도를 도 44에 도시하였고, 모션 검출 동작을 도시한 타이밍 차트를 도 45에 도시하였다. 이 모션 검출기는 콤퍼레이터에 의하여 화소 출력과 참조 전압을 열마다 비교한다. 각 화소에서 참조 프레임의 데이터는 비휘발성 아날로그 메모리에 저장되고, 참조 프레임과 현 프레임 사이의 차분 데이터를 화소에서 산출한다. 참조 프레임과 현 프레임 사이에 차분이 없을 때, 화소 출력은 기준 출력 레벨에 대응한다. 한편, 참조 프레임과 현 프레임 사이에 차분이 있는 경우, 모션 검출기는 화소 출력이 참조 전압 범위 V REF+ 내지 V REF-를 넘는 것을 검출하고, 모션 검출기는 1bit 모션 트리거를 출력한다.
도 46은 문턱 전압 보정 기능을 갖는 본 촬상 장치에서의 화소 회로의 구성을 도시한 것이다. 이 화소의 동작에 대하여 실시형태 1을 참조할 수 있다.
모션 검출 동작의 타이밍 차트를 도 47에 도시하였다. 우선, 참조 프레임에서 트랜지스터 M3을 온으로 하고 노드 FD2의 전위를 고정한 조건하에서 피사체를 노광한다. 즉, 노드 FD2의 전위는 초기화된다. 또한, 참조 프레임의 데이터는 노드 FD1의 전위 변화에 대응한다. 한편, 대상 프레임에서는 트랜지스터 M3을 오프로 하고 노드 FD2를 부유로 한 조건하에서 피사체를 노광한다. 이로써, 대상 프레임의 데이터가 참조 프레임의 데이터와 같은 경우에는, 노드 FD2의 전위는 촬상된 후 초기 전위로 되돌아가고, 화소의 출력 레벨은 기준 출력 레벨과 동일하게 된다. 한편, 대상 프레임의 데이터가 참조 프레임의 데이터와 다를 때, 노드 FD2의 전위는 차분 데이터에 의거하여 변화되고, 화소의 출력 레벨은 기준 출력 레벨과 다르다.
본 실시예에서의 촬상 장치는 CAAC-OS 트랜지스터 및 Si 트랜지스터를 사용하여 제작하였다. 표 1에 본 촬상 장치의 스펙을 열거하였고, 도 48에 본 촬상 장치의 칩 현미경 사진을 도시하였다.
| w/o V th 보상 회로 | w/ V th 보상 회로 | |
| 프로세스 기술 | 0.5μm n-ch CAAC-OS 0.18μm p-ch Si |
|
| 다이 크기 | 6.5mm×6.5mm | |
| 화소수 | 240×160 | |
| 화소 크기 | 20μm×20μm | |
| 화소 구성 | 5트랜지스터, 2용량 소자 | 7트랜지스터, 4용량 소자 |
| 충전율 | 29.75% | 28.25% |
| FPN | 1.73% | 1.45% |
| 콘트라스트 감도 | 출력값 120에서 200mV | 출력값 120에서 97.5mV |
| 전력 | I/O: 1.8V 화소, 드라이버, ADC, 아날로그: 3.3V |
|
| ADC | 8비트 싱글 슬로프 | |
도 49에 트랜지스터 M3을 통하여 노드 FD1의 전위를 변화시켰을 때의 모든 화소의 출력값(8bit A/D 변환 후의 데이터)의 그래프를 도시하였다. 도 49에서는 문턱 전압 보정 회로의 유무로 촬상 장치의 출력 값의 그래프를 비교하였다. 그래프는 각 출력값에서 문턱 전압 보정 회로를 갖는 촬상 장치의 화소 출력의 균일성이 향상된 것을 시사한다.각 출력값에서 화소들 사이의 표준 편차를 산출한 것을 도 50에 나타내었다. 문턱 전압 보정 회로를 갖는 촬상 장치에서는 화소들 사이의 편차는 예를 들어 출력값 120에서 1.39만큼 저감된다. 또한, 문턱 전압 보정 회로를 갖는 촬상 장치의 출력 게인 편차는 문턱 전압 보정 회로를 갖지 않는 촬상 장치와 비교하여 37.8%까지 증가되지만, 출력 오프셋 편차는 22.2%만큼 저감되는 것을 확인하였다. 문턱 전압 보정 회로를 갖는 촬상 장치는 화소 트랜지스터의 개수의 증가 및 용량의 편차 때문에 게인 편차가 증가될 수 있지만, 전체의 편차는 저감된다.
또한, 도 50의 화소들 사이의 편차로부터 산출한 FPN(고정 패턴 노이즈)에 따르면, 문턱 전압 보정 회로는 FPN을 16.2%만큼 저감한다.
도 51은 문턱 전압 보정 회로를 갖는 촬상 장치와 문턱 전압 보정 회로를 갖지 않는 촬상 장치의 통상 촬상 이미지를 나타낸 것이다. 문턱 전압 보정 회로를 갖는 촬상 장치의 문턱 전압 보정 동작은 CDS(상관 이중 샘플링)와 비슷한 결과를 생성하고, FPN의 제거에 효과적이다.
모션 검출기의 검출 정밀도에 대하여 문턱 전압 보정 회로의 유무로 비교한다. 화소를 어느 기준 출력 레벨로 설정함으로써, 모션 검출기의 모션 트리거를 출력하는 콤퍼레이터의 참조 전압 V REF+ 및 V REF- 중 가장 가까운 값을 측정한다. ΔV REF=V REF+-V REF-가 작을수록 모션 검출기는 작은 차이라도 검출할 수 있고, 오검출을 저감할 수 있게 된다. 결과를 도 52에 나타내었다. 예를 들어 출력값 120에서 문턱 전압 보정 회로에 의하여 ΔV REF는 200mV에서 97.5mV로 저감된다. 즉, 검출할 수 있는 참조 전압 폭이 1/2.05로 저감되었다. 이것은 검출 감도에서 2.05배의 향상을 나타낸다.
참조 프레임의 피사체가 투명 필름이고, 대상 프레임의 피사체가 문자가 인쇄된 필름인 경우의 모션 검출의 결과를 도 53에 나타내었다. 여기서, 필름에 인쇄된 문자의 색 농도가 다른 복수의 피사체를 사용하여 실험을 실시하였다. 도 53에 도시된 바와 같이, 색 농도에 아주 작은 차이가 있을 때 촬상 장치는 차이를 검출할 수 있다. 또한, 문턱 전압 보정 동작의 1시간 후, 화소들 사이의 편차량은 대략 8%이 되는 것을 확인하였다. 즉, 예를 들어 수시간에 1번의 매우 낮은 빈도로 문턱 전압 보정을 반복하면, 문턱 전압 보정의 효과를 유지할 수 있다. 이것은 CAAC-OS 트랜지스터의 오프 전류가 매우 낮아 용량 소자 C4의 전위가 유지되기 때문이다.
본 실시예에 기재된 바와 같이, 화소 회로는 문턱 전압 보정 기능을 가지면, 촬상 장치의 FPN을 16.2%만큼 저감할 수 있다. 또한, 모션 검출 감도에서 2.05배의 향상을 나타낼 수 있다. 따라서, 촬상 장치는 피사체의 색깔이 미미하게 변화된 경우라도 모션 검출할 수 있다.
또한, 본 실시예는 본 명세서에 기재된 실시형태 중 어느 것과 적절히 조합될 수 있다.
11: 회로, 12: 회로, 21: 배선, 22: 배선, 23: 배선, 24: 배선, 25: 배선, 26: 배선, 27: 배선, 28: 배선, 29: 배선, 30: 배선, 31: 배선, 32: 배선, 40: 실리콘 기판, 51: 트랜지스터, 52: 트랜지스터, 53: 트랜지스터, 54: 트랜지스터, 55: 트랜지스터, 56: 트랜지스터, 57: 트랜지스터, 58: 트랜지스터, 59: 트랜지스터, 60: 포토다이오드, 70: 트랜지스터, 71: 트랜지스터, 80: 절연층, 90: 회로부, 92: 회로부, 101: 트랜지스터, 102: 트랜지스터, 103: 트랜지스터, 104: 트랜지스터, 105: 트랜지스터, 106: 트랜지스터, 107: 트랜지스터, 108: 트랜지스터, 109: 트랜지스터, 110: 트랜지스터, 111: 트랜지스터, 112: 트랜지스터, 115: 기판, 120: 절연층, 130: 산화물 반도체층, 130a: 산화물 반도체층, 130A: 산화물 반도체막, 130b: 산화물 반도체층, 130B: 산화물 반도체막, 130c: 산화물 반도체층, 130C: 산화물 반도체막, 140: 도전층, 141: 도전층, 141a: 도전층, 142: 도전층, 150: 도전층, 151: 도전층, 152: 도전층, 156: 레지스트 마스크, 160: 절연층, 160A: 절연막, 170: 도전층, 171: 도전층, 171A: 도전막, 172: 도전층, 172A: 도전막, 173: 도전층, 175: 절연층, 180: 절연층, 231: 영역, 232: 영역, 233: 영역, 331: 영역, 332: 영역, 333: 영역, 334: 영역, 335: 영역, 400: 화소부, 410: 행 드라이버, 420: A/D 컨버터, 430: 열 드라이버, 501: 신호, 502: 신호, 503: 신호, 504: 신호, 505: 신호, 506: 신호, 507: 신호, 508: 신호, 509: 신호, 510: 기간, 511: 기간, 520: 기간, 531: 기간, 610: 기간, 611: 기간, 612: 기간, 613: 기간, 621: 기간, 622: 기간, 623: 기간, 631: 기간, 901: 하우징, 902: 하우징, 903: 표시부, 904: 표시부, 905: 마이크로폰, 906: 스피커, 907: 조작 키, 908: 스타일러스, 909: 카메라, 911: 하우징, 912: 표시부, 919: 카메라, 921: 하우징, 922: 셔터 버튼, 923: 마이크로폰, 925: 렌즈, 927: 발광부, 931: 하우징, 932: 표시부, 933: 리스트 밴드, 939: 카메라, 941: 하우징, 942: 하우징, 943: 표시부, 944: 조작 키, 945: 렌즈, 946: 접속부, 951: 하우징, 952: 표시부, 954: 스피커, 955: 버튼, 956: 입출력 단자, 957: 마이크로폰, 959: 카메라
본 출원은 2014년 8월 29일에 일본 특허청에 출원된 일련 번호 2015-009962의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
본 출원은 2014년 8월 29일에 일본 특허청에 출원된 일련 번호 2015-009962의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
Claims (2)
- 촬상 장치에 있어서,
광전 변환 소자, 제 1 트랜지스터, 제 2 트랜지스터, 제 1 용량 소자, 및 제 2 용량 소자를 포함하고,
상기 광전 변환 소자의 단자 중 하나는 상기 제 2 트랜지스터를 통하여 상기 제 1 용량 소자의 단자 중 하나에 직접 접속되고,
상기 광전 변환 소자의 단자 중 하나는 상기 제 2 트랜지스터를 통하여 상기 제 2 용량 소자의 단자 중 하나에 직접 접속되고,
상기 제 1 용량 소자의 단자 중 다른 하나는 상기 제 1 트랜지스터의 게이트에 직접 접속되고,
상기 제 2 용량 소자의 단자 중 다른 하나는 상기 제 1 트랜지스터의 소스 및 트레인 중 하나에 전기적으로 접속되는, 촬상 장치. - 촬상 장치에 있어서,
광전 변환 소자, 제 1 트랜지스터, 제 2 트랜지스터, 제 1 용량 소자, 및 제 2 용량 소자를 포함하고,
상기 광전 변환 소자의 단자 중 하나는 상기 제 2 트랜지스터를 통하여 상기 제 1 용량 소자의 단자 중 하나에 전기적으로 접속되고,
상기 광전 변환 소자의 단자 중 하나는 상기 제 2 트랜지스터를 통하여 상기 제 2 용량 소자의 단자 중 하나에 전기적으로 접속되고,
상기 제 1 용량 소자의 단자 중 다른 하나는 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 2 용량 소자의 단자 중 다른 하나는 상기 제 1 트랜지스터의 소스 및 트레인 중 하나에 전기적으로 접속되는, 촬상 장치.
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