KR20220041414A - 반도체 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title abstract description 33
- 125000006850 spacer group Chemical group 0.000 claims abstract description 276
- 239000000758 substrate Substances 0.000 claims abstract description 58
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 claims abstract description 15
- 238000002955 isolation Methods 0.000 claims description 33
- 239000003990 capacitor Substances 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 230000007423 decrease Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 171
- 239000011229 interlayer Substances 0.000 description 9
- 229910021332 silicide Inorganic materials 0.000 description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000005527 interface trap Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910008482 TiSiN Inorganic materials 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910019044 CoSix Inorganic materials 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
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Abstract
반도체 장치가 제공된다. 상기 반도체 장치는, 트렌치를 포함하는 기판, 트렌치 내에, 트렌치의 폭보다 좁은 폭을 갖는 다이렉트 컨택, 다이렉트 컨택 상에, 트렌치의 폭보다 좁은 폭을 갖는 비트 라인 구조체, 다이렉트 컨택의 측면의 전체를 따라 연장되는 제1 부분과 트렌치를 따라 연장되는 제2 부분을 포함하는 제1 스페이서, 제1 스페이서 상에, 트렌치를 채우는 제2 스페이서, 제2 스페이서 상에 L자 형상을 갖는 제3 스페이서, 및 제3 스페이서 상에, 제3 스페이서에 의해 제2 스페이서와 이격되는 에어 스페이서를 포함하고, 제1 스페이서는 제2 스페이서 및 제3 스페이서와 다른 물질을 포함하고 실리콘 산화물로 구성된다.
Description
본 발명은 반도체 장치에 관한 것이다.
반도체 장치가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 장치를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다.
한편, 반도체 메모리 장치가 고집적화됨에 따라, 기생 커패시턴스(parasitic capacitance) 및 누설 전류(leakage current)의 영향성은 점점 증가한다. 이러한 기생 커패시턴스 및 누설 전류는 반도체 장치의 동작 특성을 저하시키므로, 이들을 최소화시킬 수 있는 반도체 장치가 요구되는 실정이다.
본 발명이 해결하고자 하는 기술적 과제는 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 트렌치를 포함하는 기판, 트렌치 내에, 트렌치의 폭보다 좁은 폭을 갖는 다이렉트 컨택, 다이렉트 컨택 상에, 트렌치의 폭보다 좁은 폭을 갖는 비트 라인 구조체, 다이렉트 컨택의 측면의 전체를 따라 연장되는 제1 부분과 트렌치를 따라 연장되는 제2 부분을 포함하는 제1 스페이서, 제1 스페이서 상에, 트렌치를 채우는 제2 스페이서, 제2 스페이서 상에 L자 형상을 갖는 제3 스페이서, 및 제3 스페이서 상에, 제3 스페이서에 의해 제2 스페이서와 이격되는 에어 스페이서를 포함하고, 제1 스페이서는 제2 스페이서 및 제3 스페이서와 다른 물질을 포함하고 실리콘 산화물로 구성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 소자 분리막 및 소자 분리막에 의해 정의되고 제1 방향으로 배열되는 활성 영역을 포함하는 기판으로, 기판은 활성 영역 및 소자 분리막의 일부 내에 형성된 트렌치를 포함하는 기판, 활성 영역과 연결되고 제1 방향과 다른 제2 방향으로 배열되는 복수의 매몰 컨택, 트렌치 내에 트렌치의 촉보다 좁은 폭을 갖고 활성 영역과 연결되는 다이렉트 컨택, 다이렉트 컨택을 통해 기판과 연결되고, 서로 인접한 매몰 컨택 사이에서 활성 영역을 가로질러 제2 방향과 교차하는 제3 방향으로 연장되는 복수의 비트 라인 구조체, 및 복수의 비트 라인 구조체의 측면을 따라 제3 방향으로 연장되는 스페이서 구조체를 포함하고, 스페이서 구조체는, 각각의 다이렉트 컨택의 측면 및 트렌치를 따라 연장되는 제1 스페이서와, 제1 스페이서 상에 트렌치를 채우는 제2 스페이서와, 비트 라인 구조체의 측면을 따라 연장되는 수직부와 제2 스페이서의 상면을 따라 연장되는 수평부를 포함하는 제3 스페이서와, 제3 스페이서 상에 배치되고 제3 스페이서의 수직부에 의해 제2 스페이서와 이격되는 에어 스페이서를 포함하고, 제1 스페이서는 제2 스페이서 및 제3 스페이서와 다른 물질로 구성되고 실리콘 산화물로 구성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 게이트 트렌치를 포함하는 기판, 게이트 트렌치의 일부를 채우고 제1 방향으로 연장되는 게이트 전극, 게이트 전극의 측면에 배치되는 소오스/드레인 영역, 소오스/드레인 영역과 전기적으로 연결되고 제1 방향으로 배열된 매몰 컨택, 매몰 컨택 상의 랜딩 패드, 랜딩 패드 상에 배치되어 랜딩 패드 및 매몰 컨택과 전기적으로 연결되는 커패시터 구조체, 제1 방향으로 이격된 매몰 컨택 사이에서 제1 방향과 교차하는 제2 방향으로 연장되고, 도전 패턴과 도전 패턴 상의 캡핑 패턴을 포함하는 비트 라인 구조체, 및 비트 라인 구조체의 측면 상에 배치되고 제2 방향으로 연장되는 스페이서 구조체를 포함하고, 스페이서 구조체는, 비트 라인 구조체의 하부의 측면을 따라 연장된 제1 스페이서와 제1 스페이서 상에 배치된 제2 스페이서와, 비트 라인 구조체의 상부의 측면, 제1 스페이서의 상면 및 제2 스페이서의 상면을 따라 연장된 제3 스페이서와, 제2 스페이서 및 제3 스페이서 상에 배치되어 제3 스페이서에 의해 제2 스페이서와 이격된 에어 스페이서와, 제1 스페이서의 상면 상에 제2 스페이서 및 에어 스페이서 상에 배치된 제4 스페이서를 포함하고, 제1 스페이서는 실리콘 산화물로 구성되고, 제2 내지 제4 스페이서는 실리콘 질화물로 구성된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A를 따라서 절단한 단면도이다.
도 3a 및 도 3b는 도 2의 R 영역을 확대한 다양한 확대도들이다.
도 4는 도 1의 B-B를 따라서 절단한 단면도이다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7 내지 도 23은 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 2는 도 1의 A-A를 따라서 절단한 단면도이다.
도 3a 및 도 3b는 도 2의 R 영역을 확대한 다양한 확대도들이다.
도 4는 도 1의 B-B를 따라서 절단한 단면도이다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7 내지 도 23은 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A-A를 따라서 절단한 단면도이다. 도 3a 및 도 3b는 도 2의 R 영역을 확대한 다양한 확대도들이다. 도 4는 도 1의 B-B를 따라서 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 소자 분리막(105), 워드 라인 구조체(110), 절연 패턴(120), 비트 라인 구조체(135_1, 135_2), 다이렉트 컨택(136), 스페이서 구조체(150), 매몰 컨택(140), 층간 절연막(180) 및 커패시터 구조체(190)를 포함한다.
기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하의 설명에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
기판(100)은 활성 영역(AR)을 포함할 수 있다. 반도체 장치의 디자인 룰이 감소함에 따라, 활성 영역(AR)은 사선의 바(bar) 형태로 형성될 수 있다. 예를 들어, 도 1에 도시된 것처럼, 활성 영역(AR)은 제1 방향(DR1)으로 연장되는 바 형태일 수 있다. 활성 영역(AR)은 제1 방향(DR1)으로 배열될 수 있다. 활성 영역(AR) 중 하나의 활성 영역(AR)의 중심은 다른 하나의 활성 영역(AR)의 말단부와 인접하도록 배치될 수 있다.
활성 영역(AR)은 불순물을 포함하여 소오스 및 드레인 영역으로 기능할 수 있다. 몇몇 실시예들에서, 활성 영역(AR)의 중심은 다이렉트 컨택(136)에 의해 제1 비트 라인 구조체(135_1)와 전기적으로 연결될 수 있고, 활성 영역(AR)의 양단은 컨택 구조체(140, 145, 160)에 의해 커패시터 구조체(190)와 전기적으로 연결될 수 있다. 컨택 구조체(140, 145, 160)는 차례로 적층된 매몰 컨택(140), 실리사이드 층(145) 및 랜딩 패드(160)를 포함할 수 있다.
소자 분리막(105)은 활성 영역(AR)을 정의할 수 있다. 도면에서 소자 분리막(105)의 측면은 경사를 갖는 것으로 도시되었으나, 이는 공정 상의 특징일 뿐이며 본 발명이 이에 제한되는 것은 아니다.
소자 분리막(105)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 소자 분리막(105)은 한 종류의 절연성 물질로 이루어지는 단일막일 수도 있고, 여러 종류의 절연성 물질들의 조합으로 이루어지는 다중막일 수도 있다.
워드 라인 구조체(110)는 활성 영역(AR) 및 비트 라인 구조체(135)를 가로질러 제2 방향(DR2)을 따라 길게 연장될 수 있다. 예를 들어, 워드 라인 구조체(110)는 활성 영역(AR)을 비스듬하게 가로지르고 비트 라인 구조체(135)를 수직하게 가로지를 수 있다. 워드 라인 구조체(110)는 복수 개로 서로 평행하게 연장될 수 있다. 복수의 워드 라인 구조체(110)는 등 간격으로 서로 이격될 수 있다.
몇몇 실시예들에서, 워드 라인 구조체(110)는 기판(100) 내에 매립될 수 있다. 예를 들어, 기판(100)은 제2 방향(DR2)으로 연장되는 게이트 트렌치(110t)를 포함할 수 있다. 워드 라인 구조체(110)는 게이트 유전막(111), 제1 게이트 전극(112), 제2 게이트 전극(113) 및 게이트 캡핑 패턴(114)을 포함할 수 있다.
게이트 유전막(111)은 게이트 트렌치(110t)의 측벽 및 바닥면을 따라 연장될 수 있다. 게이트 유전막(111)은 게이트 트렌치(110t)의 적어도 일부의 프로파일을 따라 연장될 수 있다. 게이트 유전막(111)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 전극(112) 및 제2 게이트 전극(113)은 게이트 유전막(111) 상에 차례로 형성될 수 있다. 제1 게이트 전극(112) 및 제2 게이트 전극(113)은 게이트 트렌치(110t)의 적어도 일부를 채울 수 있다.
도면에서는 워드 라인 구조체(110)가 2개의 게이트 전극(112, 113)을 포함하는 다중막으로 도시되었으나, 본 발명은 이에 제한되는 것은 아니며 단일막의 게이트 전극을 포함할 수도 있다. 제1 게이트 전극(112) 및 제2 게이트 전극(113)은 예를 들어, 각각 금속, 폴리 실리콘 또는 이들의 조합일 수 있으나 이에 제한되는 것은 아니다.
게이트 캡핑 패턴(114)은 제2 게이트 전극(113) 상에 형성될 수 있다. 게이트 캡핑 패턴(114)은 제1 게이트 전극(112) 및 제2 게이트 전극(113)이 형성된 나머지의 게이트 트렌치(110t)를 채울 수 있다. 도면에서 게이트 유전막(111)은 게이트 캡핑 패턴(114)의 측벽을 따라 연장되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
게이트 캡핑 패턴(114)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
절연 패턴(120)은 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 몇몇 실시예들에서, 절연 패턴(120)은 다이렉트 컨택(136) 및 매몰 컨택(140)이 형성되지 않은 영역에서 기판(100)의 상면 및 소자 분리막(105)의 상면을 따라 연장될 수 있다.
절연 패턴(120)은 단일막일 수 있으나, 도시된 것처럼 다중막일 수도 있다. 예를 들어, 절연 패턴(120)은 기판(100) 상에 차례로 적층되는 제1 절연막(121), 제2 절연막(122) 및 제3 절연막(123)을 포함할 수 있다.
제1 절연막(121)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 제2 절연막(122)은 제1 절연막(121)과 다른 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 절연막(122)은 실리콘 질화물을 포함할 수 있다. 제3 절연막(123)은 제2 절연막(122)보다 유전 상수(dielectric constant)가 작은 물질을 포함할 수 있다. 예를 들어, 제3 절연막(123)은 실리콘 산화물을 포함할 수 있다.
비트 라인 구조체(135_1, 135_2)는 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 비트 라인 구조체(135_1, 135_2)는 활성 영역(AR) 및 워드 라인 구조체(110)를 가로질러 제3 방향(DR3)을 따라 길게 연장될 수 있다. 예를 들어, 비트 라인 구조체(135_1, 135_2)는 활성 영역(AR)을 비스듬하게 가로지르고, 워드 라인 구조체(110)를 수직하게 가로지를 수 있다. 비트 라인 구조체(135_1, 135_2)는 복수 개로 서로 평행하게 연장될 수 있다. 복수의 비트 라인 구조체(135_1, 135_2)는 등 간격으로 서로 이격될 수 있다.
비트 라인 구조체(135_1, 135_2)는 기판(100)과 중첩되는 제1 비트 라인 구조체(135_1)와 소자 분리막(105)과 중첩되는 제2 비트 라인 구조체(135_2)를 포함할 수 있다. 제1 비트 라인 구조체(135_1)는 다이렉트 컨택(136) 상에 형성될 수 있다. 제2 비트 라인 구조체(135_2)는 절연 패턴(120) 상에 형성될 수 있다.
비트 라인 구조체(135_1, 135_2)는 기판(100) 상에 차례로 배치되는 도전 패턴(130) 및 캡핑 패턴(134)을 포함할 수 있다.
도전 패턴(130)은 단일막일 수 있으나, 도시된 것처럼 다중막일 수 있다. 예를 들어, 도전 패턴(130)은 기판(100) 상에 차례로 적층된 제1 도전막(131), 제2 도전막(132) 및 제3 도전막(133)을 포함할 수 있다.
제1 도전막(131), 제2 도전막(132) 및 제3 도전막(133)은 예를 들어, 각각 폴리실리콘, TiN, TiSiN, 텅스텐, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 도전막(131)은 폴리실리콘을 포함할 수 있고, 제2 도전막(132)은 TiSiN을 포함할 수 있고, 제3 도전막(133)은 텅스텐을 포함할 수 있다.
캡핑 패턴(134)은 도전 패턴(130) 상에 형성될 수 있다. 예를 들어, 캡핑 패턴(134)은 제3 도전막(133) 상에 형성될 수 있다. 캡핑 패턴(134) 은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
다이렉트 컨택(136)은 절연 패턴(120)을 관통하여 기판(100)의 활성 영역(AR)과 비트 라인 구조체(135_1, 135_2)를 연결할 수 있다. 다이렉트 컨택(136)은 절연 패턴(120)을 제4 방향(DR4)으로 관통할 수 있다. 예를 들어, 기판(100)은 활성 영역(AR)과 소자 분리막(105) 내에 형성되는 제1 트렌치(136t)를 포함할 수 있다. 제1 트렌치(136t)는 절연 패턴(120)을 관통하여 활성 영역(AR)의 적어도 일부를 노출시킬 수 있다. 다이렉트 컨택(136)은 제1 트렌치(136t) 내에 형성되어, 활성 영역(AR)과 도전 패턴(130)을 연결할 수 있다.
몇몇 실시예들에서, 도 1에 도시된 것처럼, 제1 트렌치(136t)는 활성 영역(AR)의 중심을 노출시킬 수 있다. 이에 따라, 다이렉트 컨택(136)은 활성 영역(AR)의 중심과 중첩될 수 있다. 또한 다이렉트 컨택(136) 상에 배치되는 제1 비트 라인 구조체(135_1)는 활성 영역(AR)의 중심과 중첩될 수 있다. 몇몇 실시예들에서, 제1 트렌치(136t)의 일부는 소자 분리막(105)의 일부와 중첩될 수도 있다. 이에 따라, 제1 트렌치(136t)는 기판(100)의 일부뿐만 아니라 소자 분리막(105)의 일부를 노출시킬 수도 있다.
다이렉트 컨택(136)은 도전성 물질을 포함할 수 있다. 이에 따라, 비트 라인 구조체(135_1, 135_2)의 도전 패턴(130)은 기판(100)의 활성 영역(AR)과 전기적으로 연결될 수 있다. 도전 패턴(130) 및 다이렉트 컨택(136)과 접속되는 기판(100)의 활성 영역(AR)은 소오스 및 드레인 영역으로 기능할 수 있다.
몇몇 실시예들에서, 다이렉트 컨택(136)은 제1 도전막(131)과 동일한 물질을 포함할 수 있다. 예를 들어, 다이렉트 컨택(136)은 폴리실리콘을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이들에 제한되는 것은 아니고, 제조 공정에 따라 다이렉트 컨택(136)은 제1 도전막(131)과 다른 물질을 포함할 수도 있다.
몇몇 실시예들에서, 다이렉트 컨택(136)의 폭은 제1 트렌치(136t)의 폭보다 작을 수 있다. 예를 들어, 도 2에 도시된 것처럼, 다이렉트 컨택(136)은 제1 트렌치(136t)에 의해 노출되는 기판(100)의 일부에만 중첩될 수 있다. 다이렉트 컨택(136)은 제1 트렌치(136t)에 의해 노출되는 기판(100)의 중심부에 배치될 수 있다.
몇몇 실시예들에서, 비트 라인 구조체(135_1, 135_2)의 폭 또한 제1 트렌치(136t)의 폭보다 작을 수 있다. 예를 들어, 비트 라인 구조체(135_1, 135_2)의 폭은 다이렉트 컨택(136)의 폭과 실질적으로 동일할 수 있다.
매몰 컨택(140)은 복수의 비트 라인 구조체(135_1, 135_2) 사이의 기판(100) 상에 형성될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 매몰 컨택(140)은 워드 라인 구조체(110) 및 비트 라인 구조체(135_1, 135_2)에 의해 정의되는 영역에 개재될 수 있다. 또한, 매몰 컨택(140)은 서로 이격되는 복수의 고립 영역을 형성할 있다. 매몰 컨택(140)은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있다.
매몰 컨택(140)은 절연 패턴(120)을 관통하여 기판(100)의 활성 영역(AR)과 랜딩 패드(160)를 연결할 수 있다. 예를 들어, 기판(100)은 활성 영역(AR) 내의 컨택 리세스(140t)를 포함할 수 있다. 컨택 리세스(140t)는 절연 패턴(120)을 관통하여 활성 영역(AR)의 일부를 노출시킬 수 있다. 매몰 컨택(140)은 컨택 리세스(140t) 내에 형성되어 기판(100)의 활성 영역(AR)과 랜딩 패드(160)를 연결할 수 있다.
몇몇 실시예들에서, 컨택 리세스(140t)는 활성 영역(AR)의 양단을 노출시킬 수 있다. 이에 따라, 도 1에 도시된 것처럼, 매몰 컨택(140)은 활성 영역(AR)의 양단과 접속될 수 있다. 컨택 리세스(140t)의 일부는 소자 분리막(105)의 일부와 중첩될 수도 있다. 이에 따라, 컨택 리세스(140t)는 기판(100)의 일부뿐만 아니라 소자 분리막(105)의 일부를 노출시킬 수도 있다.
매몰 컨택(140)은 도전성 물질을 포함할 수 있다. 이에 따라, 매몰 컨택(140)은 기판(100)의 활성 영역(AR)과 전기적으로 접속될 수 있다. 매몰 컨택(140)과 접속되는 기판(100)의 활성 영역(AR)은 소오스 및 드레인 영역으로 기능할 수 있다. 매몰 컨택(140)은 예를 들어, 폴리실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
스페이서 구조체(150)는 비트 라인 구조체(135_1, 135_2)의 측면 상에 배치될 수 있다. 스페이서 구조체(150)는 비트 라인 구조체(135_1, 135_2)의 측면을 따라 연장될 수 있다. 스페이서 구조체(150)는 도 1에 도시된 바와 같이, 제3 방향(DR3)을 따라 길게 연장될 수 있다. 즉, 매몰 컨택(140)은 스페이서 구조체(150)에 의해 비트 라인 구조체(135_1, 135_2)와 이격될 수 있다.
몇몇 실시예들에서, 스페이서 구조체(150)의 일부는 기판(100) 및 소자 분리막(105)과 접촉할 수 있다. 예를 들어, 제1 트렌치(136t)가 형성된 영역에서, 스페이서 구조체(150)의 하부는 제1 트렌치(136t)를 채울 수 있다. 그러나, 제1 트렌치(136t)가 형성되지 않은 영역에서, 스페이서 구조체(150)는 절연 패턴 (120) 상에 형성될 수 있다.
스페이서 구조체(150)는 다중막일 수 있다. 예를 들어, 스페이서 구조체(150)는 제1 내지 제4 스페이서(151, 152, 153, 154) 및 에어 스페이서(150A)를 포함할 수 있다.
도 2 및 도 3a를 참조하면, 제1 스페이서(151)는 다이렉트 컨택(136)의 측면을 따라 연장되는 제1 부분(151_1)과 제1 트렌치(136t)를 따라 연장되는 제2 부분(151_2)을 포함할 수 있다. 또한 제1 스페이서(151)의 제1 부분(151_1)은 다이렉트 컨택(136)의 측면과 접할 수 있다. 제1 스페이서(151)의 제1 부분(151_1)의 상면은 제1 스페이서(151)의 제2 부분(151_2)의 상면보다 상측에 배치될 수 있다. 제1 스페이서(151)의 최상면(151u)은 제1 스페이서(151)의 제1 부분(151_1)의 상면(151u)일 수 있다.
제1 스페이서(151)는 제2 비트 라인 구조체(135_2)의 측면의 적어도 일부를 따라 연장될 수 있다. 제1 스페이서(151)는 제2 비트 라인 구조체(135_2)의 제1 도전막(131)의 측면을 따라 연장될 수 있다. 또한 제1 스페이서(151)는 제2 비트 라인 구조체(135_2)의 제1 도전막(131)의 측면과 직접 접할 수 있다.
몇몇 실시예들에서, 제1 스페이서(151)의 제1 부분(151_1)은 다이렉트 컨택(136)의 측면 전체를 따라 연장될 수 있다. 제1 스페이서(151)의 최상면(151u)은 다이렉트 컨택(136)의 상면(136u)과 실질적으로 동일 평면 상에 배치될 수 있다. 즉, 제1 스페이서(151)의 다이렉트 컨택(136)의 상면(136u)과 실질적으로 동일 평면 상에 배치될 수 있다.
제2 스페이서(152)는 제1 스페이서(151) 상에 배치될 수 있다. 제2 스페이서(152)는 제1 트렌치(136t)를 채울 수 있다. 제2 스페이서(152)는 다이렉트 컨택(136) 및 제1 스페이서(151)가 형성된 나머지의 제1 트렌치(136t)를 채울 수 있다.
제2 스페이서(152)는 다이렉트 컨택(136)의 측면을 따라 연장될 수 있다. 제2 스페이서(152)는 제2 비트 라인 구조체(135_2)의 제1 도전막(131)의 측면을 따라 연장될 수 있다.
몇몇 실시예들에서, 소자 분리막(105)의 바닥면(105b)으로부터 제2 스페이서(152)의 상면(152u)까지의 높이(h2)는 소자 분리막(105)의 바닥면(105b)으로부터 제1 스페이서(151)의 최상면(151u)까지의 높이(h1)와 실질적으로 동일하거나 작을 수 있다. 예를 들어, 소자 분리막(105)의 바닥면(105b)으로부터 제2 스페이서(152)의 상면(152u)까지의 높이(h2)는 비트 라인 구조체(135_1, 135_2)로부터 멀어질수록 소자 분리막(105)의 바닥면(105b)으로부터 제1 스페이서(151)의 최상면(151u)까지의 높이(h1)로부터 감소할 수 있다. 제2 스페이서(152)의 상면(152u)은 곡선일 수 있다.
제3 스페이서(153)는 제2 스페이서(152) 상에 배치될 수 있다. 제3 스페이서(153)는 비트 라인 구조체(135_1, 135_2)의 측면, 제1 스페이서(151)의 최상면(151u) 및 제2 스페이서(152)의 상면(152u)을 따라 연장될 수 있다. 제3 스페이서(153)는 비트 라인 구조체(135_1, 135_2)의 측면, 제1 스페이서(151)의 최상면(151u) 및 제2 스페이서(152)의 상면(152u)을 따라 컨포멀하게 형성될 수 있다.
또는 다르게 설명하면, 제3 스페이서(153)는 L자 형상을 가질 수 있다. 제3 스페이서(153)는 비트 라인 구조체(135_1, 135_2)의 측면을 따라 연장되는 수직부(153_1)와 제2 스페이서(152)의 상면(152u)을 따라 연장되는 수평부(153_2)를 포함할 수 있다. 여기에서, "L자 형상"은 수직부(153_1)와 수평부(153_2)가 90도를 이루는 경우뿐만 아니라, 수직부(153_1)와 수평부(153_2)가 90도보다 크고 180도보다 작은 각도로 만나는 경우도 포함하는 의미이다. 즉, 제3 스페이서(153)의 수직부(153_1)와 제3 스페이서(153)의 수평부(153_2) 사이의 각도는 예를 들어 직각 또는 둔각일 수 있다. 또한, 여기에서, "L자 형상 "은 꺾이는 부분이 모가진 형태뿐만 아니라 라운딩된 형태를 포함하는 의미이다.
에어 스페이서(150A)는 제3 스페이서(153) 상에 배치될 수 있다. 에어 스페이서(150A)는 제3 스페이서(153) 상에서 비트 라인 구조체(135_1, 135_2)의 측면을 따라 연장될 수 있다. 에어 스페이서(150A)는 제3 스페이서(153)의 수평부(153_2)에 의해 제2 스페이서(152)와 이격될 수 있다. 에어 스페이서(150A)는 제3 스페이서(153) 및 제4 스페이서(154)에 의해 정의될 수 있다.
에어 스페이서(150A)는 에어(air) 또는 보이드(void)로 이루어질 수 있다. 에어 스페이서(150A)는 실리콘 산화물보다 유전 상수가 작다. 따라서 몇몇 실시예들에 따른 반도체 장치의 기생 커패시턴스를 효과적으로 감소시킬 수 있다.
제4 스페이서(154)는 제1 스페이서(151)의 제2 부분(151_2) 상에 배치될 수 있다. 제4 스페이서(154)는 제1 스페이서(151)의 제2 부분(151_2) 상에서 다이렉트 컨택(136)의 측면의 적어도 일부 및 제1 비트 라인 구조체(135_1)의 측면을 따라 연장될 수 있다. 제4 스페이서(154)는 에어 스페이서(150A)에 의해 제3 스페이서(153)의 수직부(153_1)와 이격될 수 있고, 제2 스페이서(152)에 의해 제1 스페이서(151)의 제1 부분(151_1)과 이격될 수 있다.
제4 스페이서(154)는 제1 스페이서(151)의 제1 부분(151_1) 및 제2 스페이서(152) 상에 배치될 수 있다. 제2 스페이서(152)의 하부의 측면은 제1 스페이서(151)의 제1 부분(151_1)과 접할 수 있고, 제2 스페이서(152)의 상부의 측면은 제4 스페이서(154)와 접할 수 있다.
몇몇 실시예들에서, 제4 스페이서(154)의 하면은 제2 스페이서(152)의 상면(152u)보다 하측에 배치될 수 있다. 제4 스페이서(154)의 하면은 제1 스페이서(151)의 제1 부분(151_1) 및 제2 스페이서(152) 상에 배치될 수 있다. 제4 스페이서(154)의 하부의 적어도 일부는 제2 스페이서(152) 내에 만입될 수 있다.
제4 스페이서(154)는 제2 비트 라인 구조체(135_2)의 측면의 적어도 일부를 따라 연장될 수 있다. 제4 스페이서(154)는 절연 패턴(120)의 측면의 적어도 일부를 따라 연장될 수 있다.
도 2 및 도 3b를 참조하면, 몇몇 실시예들에서, 다이렉트 컨택(136)의 상면(136u)은 제1 스페이서(151)의 최상면(151u)보다 하측에 배치될 수 있다. 이에 따라, 소자 분리막(105)의 바닥면(105b)으로부터 제2 스페이서(152)의 상면(152u)까지의 높이(h2)는 비트 라인 구조체(135_1, 135_2)로부터 멀어질수록 소자 분리막(105)의 바닥면(105b)으로부터 제1 스페이서(151)의 최상면(151u)까지의 높이(h1)로부터 감소할 수 있다.
몇몇 실시예들에서 제1 스페이서(151)는 제2 내지 제4 스페이서(152, 153, 154)와 다른 물질로 구성될 수 있고, 제2 내지 제4 스페이서(152, 153, 154)는 서로 동일한 물질로 구성될 수 있다. 제1 스페이서(151)는 실리콘 산화물로 구성될 수 있고, 제2 내지 제4 스페이서(152, 153, 154)는 실리콘 질화물로 구성될 수 있다.
다이렉트 컨택(136)과 접하는 스페이서가 실리콘 질화물로 구성된 경우, 실리콘 질화물이 다이렉트 컨택(136)의 결핍 영역(depletion region)과 접촉하여 계면 트랩(interface traps)을 형성할 수 있다. 이러한 계면 트랩은 다이렉트 컨택(136)의 저항을 증가시킬 수 있고 누설 전류를 증가시킬 수 있다. 또한 반도체 장치가 고집적화됨에 따라, 기생 커패시턴스(parasitic capacitance) 및 누설 전류(leakage current)의 영향성은 점점 증가한다. 예를 들어, DRAM(Dynamic Random Access Memory)의 도전 패턴들 사이의 간격이 좁아짐에 따라, 도전 패턴들 사이의 기생 커패시턴스가 증가할 수 있다.
그러나 몇몇 실시예들에 따른 반도체 장치에서 다이렉트 컨택(136)은 실리콘 산화물로 구성된 제1 스페이서(151)와 접하므로 계면 트랩의 형성이 감소될 수 있다. 이에 따라 다이렉트 컨택(136)의 저항이 감소될 수 있고 누설 전류를 감소시킬 수 있다. 또한 몇몇 실시예들에 따른 반도체 장치는 실리콘 산화물로 구성된 제1 스페이서(151) 및 에어 스페이서(150A)에 의해 반도체 장치의 기생 커패시턴스가 더욱 효과적으로 감소될 수 있어, 동작 특성이 개선될 수 있다.
한편, 실리사이드 층(145)은 매몰 컨택(140) 상에 형성될 수 있다. 실리사이드 층(145)은 매몰 컨택(140)의 상면의 일부를 덮을 수 있으나, 도 2에 도시된 바와 같이 매몰 컨택(140)의 상면을 완전히 덮을 수 있다. 또한 도 2에 도시된 바와 달리, 매몰 컨택(140)과 랜딩 패드(160) 상에 실리사이드 층(145)이 생략될 수도 있다. 실리사이드 층(145)은 예를 들어, 코발트 실리콘(CoSix)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
랜딩 패드(160)는 실리사이드 층(145) 상에 형성될 수 있다. 랜딩 패드(160)는 실리사이드 층(145)을 통해 매몰 컨택(140)과 전기적으로 연결될 수 있다. 몇몇 실시예들에서, 랜딩 패드(160)의 상면은 비트 라인 구조체(135_1, 135_2)의 상면보다 높을 수 있다. 예를 들어, 랜딩 패드(160)는 비트 라인 구조체(135_1, 135_2)의 상면의 일부를 덮을 수 있다.
랜딩 패드(160)는 서로 이격되는 복수의 고립 영역을 형성할 수 있다. 도 1에서, 각각의 랜딩 패드(160)는 원형인 것으로 도시되었으나, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한, 도 1에서, 복수의 랜딩 패드(160)는 벌집(honeycomb) 구조로 배열되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
복수의 랜딩 패드(160)는 복수의 고립 영역을 형성하는 매몰 컨택(140)과 각각 접속될 수 있다. 예를 들어, 각각의 랜딩 패드(160)는 제2 트렌치(180t)에 의해 분리될 수 있다.
랜딩 패드(160)는 도전성 물질을 포함할 수 있다. 이에 따라, 커패시터 구조체(190)는 기판(100)의 활성 영역(AR)과 전기적으로 접속될 수 있다. 랜딩 패드(160)는 예를 들어, 텅스텐(W)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예들에서, 제2 트렌치(180t)의 일부는 비트 라인 구조체(135_1, 135_2)의 일부를 노출시킬 수 있다. 예를 들어, 제2 트렌치(180t)는 랜딩 패드(160)의 상면으로부터 연장되어 비트 라인 구조체(135_1, 135_2)의 상면보다 낮게 연장될 수 있다. 이에 따라, 복수의 랜딩 패드(160)는 비트 라인 구조체(135_1, 135_2) 및 제2 트렌치(180t)에 의해 서로 분리될 수 있다. 몇몇 실시예들에서, 제2 트렌치(180t)의 하면은 캡핑 패턴(134)의 하면보다 높게 형성될 수 있다. 이에 따라, 제2 트렌치(180t)는 캡핑 패턴(134)의 일부를 노출시킬 수 있다.
스페이서 구조체(150)는 비트 라인 구조체(135_1, 135_2)와 매몰 컨택(140) 사이에 개재될 수 있으므로, 제2 트렌치(180t)는 제3 스페이서(153), 제4 스페이서(154) 및 에어 스페이서(150A)의 상면의 적어도 일부를 노출시킬 수 있다. 예를 들어, 제2 트렌치(180t)는 에어 스페이서(150A)를 정의할 수 있다.
층간 절연막(180)은 랜딩 패드(160)의 상면의 일부 및 비트 라인 구조체(135_1, 135_2)의 일부 상에 형성될 수 있다. 층간 절연막(180)은 제1 내지 제3 막(181, 182, 183)을 포함할 수 있다.
제1 막(181)은 제2 트렌치(180t)를 따라 연장될 수 있다. 제1 막(181)은 제2 트렌치(180t)를 따라 컨포멀하게 연장될 수 있다. 제2 막(182)은 제1 막(181) 상에 제2 트렌치(180t)를 채울 수 있다. 제2 막(182)은 제1 막(181)이 형성된 나머지의 제2 트렌치(180t)를 채울 수 있다. 이에 따라 제1 및 제2 막(181, 182)은 복수의 고립 영역을 형성하는 랜딩 패드(160)의 영역을 정의할 수 있다. 제1 및 제2 막(181, 182)은 복수의 랜딩 패드(160)를 서로 분리시킬 수 있다. 몇몇 실시예들에서, 제1 및 제2 막(181, 182)은 복수의 랜딩 패드(160)의 상면과 실질적으로 동일 평면 상에 배치될 수 있다.
제3 막(183)은 제1 막(181), 제2 막(182) 및 랜딩 패드(160) 상에 배치될 수 있다. 예를 들어, 제3 막(183)은 각각의 랜딩 패드(160)의 상면의 일부를 노출시키도록 패터닝될 수 있다.
몇몇 실시예들에서, 제1 막(181)은 SiCN로 구성될 수 있고, 제2 막(182)은 SiN으로 구성될 수 있고, 제3 막(183)은 SIBN으로 구성될 수 있다. 이에 따라 층간 절연막(180)은 복수의 랜딩 패드(160)를 서로 전기적으로 분리할 수 있다.
커패시터 구조체(190)는 층간 절연막(180) 및 랜딩 패드(160) 상에 배치될 수 있다. 커패시터 구조체(190)는 층간 절연막(180)에 의해 노출된 랜딩 패드(160)의 상면의 일부와 접속될 수 있다. 결과적으로, 커패시터 구조체(190)는 랜딩 패드(160), 실리사이드 층(145) 및 매몰 컨택(140)과 접속되는 소오스 및 드레인 영역과 전기적으로 접속될 수 있다. 이에 따라, 커패시터 구조체(190)는 반도체 메모리 소자 등에서 전하를 저장할 수 있다.
예를 들어, 도 2 및 도 4에 도시된 것처럼, 커패시터 구조체(190)는 하부 전극(191), 커패시터 유전막(192) 및 상부 전극(193)을 포함할 수 있다. 커패시터 구조체(190)는 하부 전극(191) 및 상부 전극(193) 사이에 발생된 전위차를 이용하여 커패시터 유전막(192) 내에 전하를 저장할 수 있다.
하부 전극(191) 및 상부 전극(193)은 예를 들어, 도핑된 폴리실리콘, 금속 또는 금속 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 커패시터 유전막(192)은 예를 들어, 실리콘 산화물 또는 고유전율 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5를 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 막(181)은 제2 트렌치(180t) 및 랜딩 패드(160)의 상면을 따라 연장될 수 있다. 제1 막(181)은 제2 트렌치(180t) 및 랜딩 패드(160)의 상면을 따라 컨포멀하게 연장될 수 있다. 제1 막(181)의 상면은 제2 막(182)의 상면과 실질적으로 동일 평면 상에 배치될 수 있고, 제1 막(181)의 상면은 랜딩 패드(160)의 상면보다 상측에 배치될 수 있다. 제3 막(183)은 제1 및 제2 막(181, 182) 상에 배치될 수 있다.
도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6을 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 다이렉트 컨택(136)의 폭은 비트 라인 구조체(135_1, 135_2)의 폭과 다를 수 있다. 다이렉트 컨택(136)의 폭은 비트 라인 구조체(135_1, 135_2)의 폭보다 작을 수 있다.
제1 도전막(131)의 폭은 예를 들어, 비트 라인 구조체(135_1, 135_2)의 폭보다 작을 수 있다. 제1 도전막(131)의 폭은 다이렉트 컨택(136)의 폭과 실질적으로 동일할 수도 있고, 더 클 수도 있다.
도 7 내지 도 23은 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 7 내지 도 23은 도 1의 A-A를 따라서 절단한 단면도들이다.
도 7을 참조하면, 기판(100) 및 소자 분리막(105) 상에, 제1 내지 제3 프리 절연막(121p, 122p, 123p), 제1 내지 제3 프리 도전막(131p, 132p, 133p), 프리 다이렉트 컨택(136p) 및 프리 캡핑 패턴(134p)을 차례로 형성될 수 있다.
예를 들어, 기판(100) 및 소자 분리막(105) 상에, 제1 내지 제3 프리 절연막(121p, 122p, 123p) 및 제1 내지 제3 프리 도전막(131p, 132p, 133p)을 차례로 형성할 수 있다. 이어서, 기판(100) 내에, 활성 영역(도 1의 AR)의 일부를 노출시키는 제1 트렌치(136t)를 형성할 수 있다. 몇몇 실시예들에서, 제1 트렌치(136t)는 활성 영역(AR)의 중심을 노출시킬 수 있다. 이어서, 제1 트렌치(136t)를 채우는 프리 다이렉트 컨택(136p)을 형성할 수 있다. 이어서, 제1 프리 도전막(131p) 및 프리 다이렉트 컨택(136p) 상에, 제2 프리 도전막(132p) 및 제3 프리 도전막(133p) 및 프리 캡핑 패턴(134p)을 차례로 형성할 수 있다.
도 8을 참조하면, 제1 내지 제3 프리 도전막(131p, 132p, 133p), 프리 다이렉트 컨택(136p) 및 프리 캡핑 패턴(134p)이 패터닝될 수 있다.
이에 따라, 활성 영역(도 1의 AR) 및 워드 라인 구조체(도 1의 110)를 가로질러 제3 방향(도 1의 DR3)을 따라 길게 연장되는 비트 라인 구조체(135_1, 135_2)가 형성될 수 있다. 몇몇 실시예들에서, 비트 라인 구조체(135_1, 135_2)의 폭 및 다이렉트 컨택(136)의 폭은 제1 트렌치(136t)의 폭보다 작게 형성될 수 있다. 즉, 패터닝된 비트 라인 구조체(135_1, 135_2) 및 패터닝된 다이렉트 컨택(136)은 제1 트렌치(136t)를 완전히 채우지 않을 수 있다.
도 9를 참조하면, 제1 프리 스페이서막(151p)이 컨포말하게(conformally) 형성될 수 있다. 제1 프리 스페이서막(151p)은 비트 라인 구조체(135_1, 135_2)의 측면 및 상면, 다이렉트 컨택(136)의 측면, 절연 패턴(120)의 측면 및 상면, 및 제1 트렌치(136t)의 프로파일을 따라 연장될 수 있다.
제1 프리 스페이서막(151p)은 예를 들어, 실리콘 산화물로 구성될 수 있다. 예를 들어, 제1 프리 스페이서막(151p)은 원자층 증착(Atomic Layer Deposition; ALD) 공정에 의해 형성될 수 있다.
도 10을 참조하면, 제2 프리 스페이서막(152p)이 형성될 수 있다. 제2 프리 스페이서막(152p)은 제1 프리 스페이서막(151p) 상에 형성될 수 있다. 제2 프리 스페이서막(152p)은 제1 및 제2 비트 라인 구조체(135_1, 135_2)를 모두 덮을 수 있다.
예를 들어, 제2 프리 스페이서막(152p)은 제1 프리 스페이서막(151p)과 다른 물질을 포함할 수 있다. 제2 프리 스페이서막(152p)은 제1 프리 스페이서막(151p)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 제2 프리 스페이서막(152p)은 실리콘 질화물을 포함할 수 있다.
도 11을 참조하면, 제2 프리 스페이서막(152p)의 상면이 다이렉트 컨택(136)의 상면과 실질적으로 동일 평면 상에 배치되도록 에치백(etchback) 공정이 수행될 수 있다. 에치백은 예를 들어, 인산(H3PO4)을 이용하는 습식 식각 공정에 의해 수행될 수 있으나, 이에 제한되는 것은 아니다. 제2 프리 스페이서막(152p)의 상면은 제1 도전막(131)의 상면과 실질적으로 동일 평면 상에 배치될 수 있다.
도 12를 참조하면, 제1 프리 스페이서막(151p)이 일부 식각될 수 있다. 제1 프리 스페이서막(151p)은 다이렉트 컨택(136)의 상면과 실질적으로 동일 평면 상에 배치되도록 식각될 수 있다. 이에 따라 제1 프리 스페이서막(151p)의 상면은 제2 프리 스페이서막(152p)의 상면과 실질적으로 동일 평면 상에 배치될 수 있다. 또한 제1 프리 스페이서막(151p)의 상면은 제1 도전막(131)의 상면과 실질적으로 동일 평면 상에 배치될 수 있다.
도 13을 참조하면, 제3 프리 스페이서막(153p)이 컨포멀하게 형성될 수 있다. 제3 프리 스페이서막(153p)은 제2 프리 스페이서막(152p)의 상면, 제1 프리 스페이서막(151p)의 상면, 제1 및 제2 프리 스페이서막(151p, 152p)에 의해 노출된 비트 라인 구조체(135_1, 135_2)의 측면 및 상면을 따라 연장될 수 있다.
제3 프리 스페이서막(153p)은 실리콘 질화물을 포함할 수 있다.
도 14를 참조하면, 희생 스페이서막(150p)이 컨포말하게(conformally) 형성될 수 있다. 희생 스페이서막(150p)은 제3 프리 스페이서막(153p) 상에 형성될 수 있다.
제3 프리 스페이서막(153p)은 실리콘 산화물을 포함할 수 있다. 예를 들어, 제3 프리 스페이서막(153p)은 ALD 공정에 의해 형성될 수 있다.
도 15를 참조하면, 비트 라인 구조체(135_1, 135_2) 사이에 프리 컨택 리세스(140t')가 형성될 수 있다. 프리 컨택 리세스(140t')의 하면은 기판(100)의 상면과 실질적으로 동일 평면 또는 기판(100)의 상면보다 낮게 형성될 수 있다. 프리 컨택 리세스(140t')는 프리 절연 패턴(도 14의 120p), 제1 내지 제3 프리 스페이서막(도 14의 151p, 152p, 153p) 및 희생 스페이서막(150p)을 관통하여 활성 영역(AR)의 일부를 노출시킬 수 있다. 또한 비트 라인 구조체(135_1, 135_2)의 상면 상의 희생 스페이서막(150p) 및 제3 프리 스페이서막(153p)은 제거될 수 있다. 이에 따라 절연 패턴(120), 및 제3 스페이서(153)가 형성될 수 있다. 또한 제2 비트 라인 구조체(135_2)의 측면 상에 배치된 제1 스페이서(151) 및 제2 스페이서(152)가 형성될 수 있다. 몇몇 실시예들에서, 프리 컨택 리세스(140t')는 활성 영역(도 1의 AR)의 양단을 노출시킬 수 있다.
도 16을 참조하면, 제4 프리 스페이서막(154p)이 컨포말하게(conformally) 형성될 수 있다. 제4 프리 스페이서막(154p)은 컨택 리세스(140t')의 프로파일, 절연 패턴(120)의 측면 및 비트 라인 구조체(135_1, 135_1)의 측면 및 상면을 따라 연장될 수 있다.
도 17을 참조하면, 비트 라인 구조체(135_1, 135_2) 사이에 컨택 리세스(140t)가 형성될 수 있다. 컨택 리세스(140t)의 하면은 기판(100)의 상면보다 낮게 형성될 수 있다. 예를 들어, 컨택 리세스(140t)는 기판(100)은 활성 영역(도 1의 AR) 내에 형성될 수 있다. 컨택 리세스(140t)는 활성 영역(AR)의 일부를 노출시킬 수 있다. 몇몇 실시예들에서, 컨택 리세스(140t)는 활성 영역(AR)의 양단을 노출시킬 수 있다.
컨택 리세스(140t)를 형성하는 과정에서, 비트 라인 구조체(135_1, 135_2)의 상면 상의 제3 프리 스페이서막(도 10의 153p)이 제거될 수 있다. 이에 따라 제4 스페이서(154)가 형성될 수 있다. 또한, 제1 비트 라인 구조체(135_1)의 측면 상에 배치된 제1 프리 스페이서막(도 16의 151p) 및 제2 프리 스페이서막(도 16의 152p)의 일부가 제거될 수 있다. 이에 따라 제1 스페이서(151) 및 제2 스페이서(152)가 형성될 수 있다.
도 18을 참조하면, 컨택 리세스(140t) 내에 컨택 구조체(140, 145, 160)를 형성할 수 있다.
예를 들어, 도 18의 결과물을 상에 도전막이 형성될 수 있다. 이어서, 상기 도전막의 상면이 비트 라인 구조체(135_1, 135_2)의 상면보다 낮아지도록 에치백 공정을 수행할 수 있다. 이에 따라, 복수의 고립 영역을 형성하는 매몰 컨택(140)이 형성될 수 있다. 매몰 컨택(140)은 폴리실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 매몰 컨택(140) 상에 실리사이드 층(145) 및 랜딩 패드(160)가 차례로 형성될 수 있다. 몇몇 실시예에서, 랜딩 패드(160)의 상면은 비트 라인 구조체(135_1, 135_2)의 상면보다 높게 형성될 수 있다. 랜딩 패드(160)는 예를 들어, 텅스텐(W)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 19를 참조하면, 랜딩 패드(160) 내에 제3 트렌치(180t)가 형성될 수 있다. 즉, 랜딩 패드(160)는 제3 트렌치(180t)에 의해 패터닝될 수 있다. 이에 따라, 복수의 고립 영역을 형성하는 랜딩 패드(160)가 형성될 수 있다. 몇몇 실시예에서, 제3 트렌치(180t)는 복수의 랜딩 패드(160)를 벌집 구조로 배열하도록 형성될 수 있다. 이에 따라, 도 1에 도시된 것처럼, 벌집 구조로 배열된 복수의 랜딩 패드(160)가 형성될 수 있다.
몇몇 실시예에서, 제3 트렌치(180t)는 희생 스페이서막(150p)과 중첩되도록 형성될 수 있다. 이에 따라, 희생 스페이서막(150p)의 상부가 제3 트렌치(180t)에 의해 노출될 수 있다.
도 20을 참조하면, 희생 스페이서막(150p)을 제거하여 에어 스페이서(150A)를 형성한다.
예를 들어, 제3 트렌치(180t)를 형성한 후에, 습식 식각 공정을 수행할 수 있다. 상기 습식 식각 공정은 예를 들어, 불화 수소(HF) 또는 인산(H3PO4)을 이용할 수 있으나, 이에 제한되는 것은 아니다. 이에 따라, 제3 트렌치(180t)에 의해 노출된 희생 스페이서막(150p)이 제거될 수 있고, 제3 및 제4 스페이서(153, 154)에 의해 정의되는 에어 스페이서(150A)가 형성될 수 있다.
도 21을 참조하면, 제1 프리 막(181p)이 형성될 수 있다. 제1 프리막(181p)은 제3 트렌치(180t)의 프로파일 및 랜딩 패드(160)의 상면을 따라 컨포멀하게 형성될 수 있다. 제1 프리 막(181p)은 SiCN을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 22를 참조하면, 제1 막(181) 상에 제3 트렌치(180t)를 채우는 제2 막(182)이 형성될 수 있다.
예를 들어, 제1 프리 막(도 22의 181p) 상에 제3 트렌치(180t)를 채우는 제2 프리 막이 형성될 수 있다. 이어서 제1 프리 막(181p) 및 제2 프리막의 상면이 랜딩 패드(160)의 상면과 실질적으로 동일 평면 상에 배치되도록 에치백 공정이 수행될 수 있다. 이에 따라 제3 트렌치(180t)를 채우는 제1 및 제2 막(181, 182)이 형성될 수 있다.
도 23을 참조하면, 제3 막(183)이 형성될 수 있다.
예를 들어, 랜딩 패드(160), 제1 및 제2 막(181, 182) 상에 제3 프리 막이 형성될 수 있다. 제3 프리막은 랜딩 패드(160)의 상면의 적어도 일부를 노출시키도록 패터닝될 수 있다. 이에 따라 제3 막(183)이 형성될 수 있고, 층간 절연막(180)이 형성될 수 있다.
이어서 도 2를 참조하면, 커패시터 구조체(190)가 형성될 수 있다.
예를 들어, 층간 절연막(180)에 의해 노출되는 랜딩 패드(160)와 접속되는 하부 전극(191)을 형성할 수 있다. 이어서, 하부 전극(191) 상에, 커패시터 유전막(192) 및 상부 전극(193)을 차례로 형성할 수 있다. 이에 따라, 동작 특성이 개선된 반도체 장치의 제조 방법이 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
105: 소자 분리막
110: 워드 라인 구조체 120: 절연 패턴
130: 도전 패턴 135_1, 135_2: 비트 라인 구조체
136: 다이렉트 컨택 140: 매몰 컨택
150: 스페이서 구조체 150A: 에어 스페이서
151: 제1 스페이서 152: 제2 스페이서
153: 제3 스페이서 154: 제4 스페이서
180: 층간 절연막 190: 커패시터 구조체
110: 워드 라인 구조체 120: 절연 패턴
130: 도전 패턴 135_1, 135_2: 비트 라인 구조체
136: 다이렉트 컨택 140: 매몰 컨택
150: 스페이서 구조체 150A: 에어 스페이서
151: 제1 스페이서 152: 제2 스페이서
153: 제3 스페이서 154: 제4 스페이서
180: 층간 절연막 190: 커패시터 구조체
Claims (10)
- 트렌치를 포함하는 기판;
상기 트렌치 내에, 상기 트렌치의 폭보다 좁은 폭을 갖는 다이렉트 컨택;
상기 다이렉트 컨택 상에, 상기 트렌치의 폭보다 좁은 폭을 갖는 비트 라인 구조체;
상기 다이렉트 컨택의 측면의 전체를 따라 연장되는 제1 부분과 상기 트렌치를 따라 연장되는 제2 부분을 포함하는 제1 스페이서;
상기 제1 스페이서 상에, 상기 트렌치를 채우는 제2 스페이서;
상기 제2 스페이서 상에 L자 형상을 갖는 제3 스페이서; 및
상기 제3 스페이서 상에, 상기 제3 스페이서에 의해 상기 제2 스페이서와 이격되는 에어 스페이서를 포함하고,
상기 제1 스페이서는 상기 제2 스페이서 및 상기 제3 스페이서와 다른 물질을 포함하고 실리콘 산화물로 구성되는 반도체 장치. - 제 1항에 있어서,
상기 제3 스페이서는, 상기 비트 라인 구조체의 측면을 따라 연장되는 수직부와 상기 제1 스페이서의 상기 제1 부분의 상면 및 제2 스페이서의 상면을 따라 연장되는 수평부를 포함하고,
상기 에어 스페이서는 상기 제3 스페이서의 상기 수평부에 의해 상기 제2 스페이서와 이격되는 반도체 장치. - 제 1항에 있어서,
상기 제2 스페이서는 상기 제1 스페이서의 상기 제1 부분의 전체를 따라 연장되는 반도체 장치. - 제 1항에 있어서,
상기 다이렉트 컨택의 폭은 상기 비트 라인 구조체의 폭과 실질적으로 동일한 반도체 장치. - 제 1항에 있어서,
상기 다이렉트 컨택의 폭은 상기 비트 라인 구조체의 폭보다 작은 반도체 장치. - 소자 분리막 및 상기 소자 분리막에 의해 정의되고 제1 방향으로 배열되는 활성 영역을 포함하는 기판으로, 상기 기판은 상기 활성 영역 및 상기 소자 분리막의 일부 내에 형성된 트렌치를 포함하는 기판;
상기 활성 영역과 연결되고 상기 제1 방향과 다른 제2 방향으로 배열되는 복수의 매몰 컨택;
상기 트렌치 내에 상기 트렌치의 촉보다 좁은 폭을 갖고 상기 활성 영역과 연결되는 다이렉트 컨택;
상기 다이렉트 컨택을 통해 상기 기판과 연결되고, 서로 인접한 상기 매몰 컨택 사이에서 상기 활성 영역을 가로질러 상기 제2 방향과 교차하는 제3 방향으로 연장되는 복수의 비트 라인 구조체; 및
상기 복수의 비트 라인 구조체의 측면을 따라 상기 제3 방향으로 연장되는 스페이서 구조체를 포함하고,
상기 스페이서 구조체는, 각각의 상기 다이렉트 컨택의 측면 및 상기 트렌치를 따라 연장되는 제1 스페이서와, 상기 제1 스페이서 상에 상기 트렌치를 채우는 제2 스페이서와, 상기 비트 라인 구조체의 측면을 따라 연장되는 수직부와 상기 제2 스페이서의 상면을 따라 연장되는 수평부를 포함하는 제3 스페이서와, 상기 제3 스페이서 상에 배치되고 상기 제3 스페이서의 상기 수직부에 의해 상기 제2 스페이서와 이격되는 에어 스페이서를 포함하고,
상기 제1 스페이서는 상기 제2 스페이서 및 제3 스페이서와 다른 물질로 구성되고 실리콘 산화물로 구성되는 반도체 장치. - 제 6항에 있어서,
상기 소자 분리막의 바닥면으로부터 상기 제2 스페이서의 상면까지의 높이는 상기 비트 라인 구조체로부터 멀어질수록 감소하는 반도체 장치. - 제 7항에 있어서,
상기 소자 분리막의 바닥면으로부터 상기 제2 스페이서의 상면까지의 높이는 상기 기판으로부터 상기 제1 스페이서의 최상면까지의 높이와 실질적으로 같거나 작은 반도체 장치. - 게이트 트렌치를 포함하는 기판;
상기 게이트 트렌치의 일부를 채우고 제1 방향으로 연장되는 게이트 전극;
상기 게이트 전극의 측면에 배치되는 소오스/드레인 영역;
상기 소오스/드레인 영역과 전기적으로 연결되고 상기 제1 방향으로 배열된 매몰 컨택;
상기 매몰 컨택 상의 랜딩 패드;
상기 랜딩 패드 상에 배치되어 상기 랜딩 패드 및 상기 매몰 컨택과 전기적으로 연결되는 커패시터 구조체;
상기 제1 방향으로 이격된 상기 매몰 컨택 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 도전 패턴과 상기 도전 패턴 상의 캡핑 패턴을 포함하는 비트 라인 구조체; 및
상기 비트 라인 구조체의 측면 상에 배치되고 상기 제2 방향으로 연장되는 스페이서 구조체를 포함하고,
상기 스페이서 구조체는, 상기 비트 라인 구조체의 하부의 측면을 따라 연장된 제1 스페이서와 상기 제1 스페이서 상에 배치된 제2 스페이서와, 상기 비트 라인 구조체의 상부의 측면, 상기 제1 스페이서의 상면 및 상기 제2 스페이서의 상면을 따라 연장된 제3 스페이서와, 상기 제2 스페이서 및 상기 제3 스페이서 상에 배치되어 상기 제3 스페이서에 의해 상기 제2 스페이서와 이격된 에어 스페이서와, 상기 제1 스페이서의 상면 상에 상기 제2 스페이서 및 상기 에어 스페이서 상에 배치된 제4 스페이서를 포함하고,
상기 제1 스페이서는 실리콘 산화물로 구성되고,
상기 제2 내지 제4 스페이서는 실리콘 질화물로 구성되는 반도체 장치. - 제 9항에 있어서,
상기 비트 라인 구조체의 하부는 폴리 실리콘으로 구성되고,
상기 제1 스페이서는 상기 비트 라인 구조체의 하부의 측면 전체와 접하는 반도체 장치.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020200124575A KR20220041414A (ko) | 2020-09-25 | 2020-09-25 | 반도체 장치 |
US17/339,130 US11770925B2 (en) | 2020-09-25 | 2021-06-04 | Semiconductor device with trench structure to reduce parasitic capacitance and leakage current |
CN202111137185.7A CN114256268A (zh) | 2020-09-25 | 2021-09-27 | 半导体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020200124575A KR20220041414A (ko) | 2020-09-25 | 2020-09-25 | 반도체 장치 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20220041414A true KR20220041414A (ko) | 2022-04-01 |
Family
ID=80790399
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020200124575A KR20220041414A (ko) | 2020-09-25 | 2020-09-25 | 반도체 장치 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11770925B2 (ko) |
KR (1) | KR20220041414A (ko) |
CN (1) | CN114256268A (ko) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20220037170A (ko) * | 2020-09-17 | 2022-03-24 | 삼성전자주식회사 | 반도체 장치 |
US11437384B1 (en) * | 2021-04-12 | 2022-09-06 | Nanya Technology Corporation | Semiconductor memory device and method for manufacturing the same |
CN115605018A (zh) * | 2021-07-09 | 2023-01-13 | 长鑫存储技术有限公司(Cn) | 半导体存储器的制作方法及半导体存储器 |
US20230029202A1 (en) * | 2021-07-21 | 2023-01-26 | Changxin Memory Technologies, Inc. | Contact structure forming method, contact structure, and semiconductor device |
CN115942744B (zh) * | 2023-02-15 | 2023-08-04 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100363710B1 (ko) | 2000-08-23 | 2002-12-05 | 삼성전자 주식회사 | 셀프-얼라인 콘택 구조를 갖는 반도체 장치 및 그 제조방법 |
KR101645257B1 (ko) * | 2010-05-20 | 2016-08-16 | 삼성전자주식회사 | 수직 채널 트랜지스터를 구비한 반도체 소자 |
KR101902870B1 (ko) | 2012-04-10 | 2018-10-01 | 삼성전자주식회사 | Dc 구조체 갖는 반도체 소자 |
KR102421592B1 (ko) | 2015-11-03 | 2022-07-18 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
KR20180129387A (ko) | 2017-05-26 | 2018-12-05 | 에스케이하이닉스 주식회사 | 반도체장치 및 그 제조 방법 |
KR102490277B1 (ko) * | 2017-09-26 | 2023-01-18 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
KR102471722B1 (ko) * | 2018-01-03 | 2022-11-29 | 삼성전자주식회사 | 반도체 메모리 장치 |
KR102444707B1 (ko) | 2018-03-26 | 2022-09-19 | 에스케이하이닉스 주식회사 | 극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법 |
KR20200046202A (ko) | 2018-10-23 | 2020-05-07 | 삼성전자주식회사 | 반도체 장치 |
KR102679044B1 (ko) * | 2019-06-14 | 2024-06-26 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
-
2020
- 2020-09-25 KR KR1020200124575A patent/KR20220041414A/ko not_active Application Discontinuation
-
2021
- 2021-06-04 US US17/339,130 patent/US11770925B2/en active Active
- 2021-09-27 CN CN202111137185.7A patent/CN114256268A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
US20220102353A1 (en) | 2022-03-31 |
US11770925B2 (en) | 2023-09-26 |
CN114256268A (zh) | 2022-03-29 |
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