[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20220031807A - 이미지 센서 및 그 제조 방법 - Google Patents

이미지 센서 및 그 제조 방법 Download PDF

Info

Publication number
KR20220031807A
KR20220031807A KR1020200112900A KR20200112900A KR20220031807A KR 20220031807 A KR20220031807 A KR 20220031807A KR 1020200112900 A KR1020200112900 A KR 1020200112900A KR 20200112900 A KR20200112900 A KR 20200112900A KR 20220031807 A KR20220031807 A KR 20220031807A
Authority
KR
South Korea
Prior art keywords
pattern
substrate
semiconductor
insulating
device isolation
Prior art date
Application number
KR1020200112900A
Other languages
English (en)
Inventor
이은지
김현철
이태헌
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200112900A priority Critical patent/KR20220031807A/ko
Priority to US17/387,410 priority patent/US12046617B2/en
Publication of KR20220031807A publication Critical patent/KR20220031807A/ko
Priority to US18/632,810 priority patent/US20240258353A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H01L27/14605—Structural or functional details relating to the position of the pixel elements, e.g. smaller pixel elements in the center of the imager compared to pixel elements at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14685—Process for coatings or optical elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

이미지 센서는, 복수의 픽셀 영역들을 포함하는 기판, 및 상기 복수의 픽셀 영역들 사이의 상기 기판 내에 배치되는 깊은 소자분리패턴을 포함한다. 상기 깊은 소자분리패턴은 상기 기판의 적어도 일부를 관통하는 반도체 패턴, 및 상기 기판과 상기 반도체 패턴 사이에 개재되는 절연 패턴을 포함한다. 상기 반도체 패턴은 상기 절연 패턴에 인접하는 제1 반도체 패턴, 및 상기 제1 반도체 패턴을 사이에 두고 상기 절연 패턴 상에 배치되는 제2 반도체 패턴을 포함한다. 상기 절연 패턴은 상기 반도체 패턴에 인접하는 제1 부분, 및 상기 기판에 인접하는 제2 부분을 포함한다. 상기 절연 패턴의 상기 제1 부분은 상기 절연 패턴의 상기 제2 부분과 다른 물질을 포함하고, 상기 절연 패턴의 상기 제1 부분의 두께는 상기 절연 패턴의 상기 제2 부분의 두께보다 작다.

Description

이미지 센서 및 그 제조 방법{Image sensor and Method of fabricating the same}
본 발명은 이미지 센서 및 그 제조방법에 대한 것으로서, 보다 상세하게는 씨모스(CMOS) 이미지 센서 및 그 제조방법에 대한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 최근 들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다. 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수 개의 픽셀들을 구비한다. 상기 픽셀들 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다. 상기 복수 개의 픽셀들은 이들 사이에 배치되는 깊은 소자분리패턴(deep isolation pattern)에 의해 정의된다.
본 발명에 이루고자 하는 일 기술적 과제는 결함을 최소화할 수 있는 이미지 센서 및 그 제조방법을 제공하는데 있다.
본 발명에 이루고자 하는 다른 기술적 과제는 고집적화가 용이한 이미지 센서 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 이미지 센서는, 복수의 픽셀 영역들을 포함하는 기판; 및 상기 복수의 픽셀 영역들 사이의 상기 기판 내에 배치되는 깊은 소자분리패턴을 포함할 수 있다. 상기 깊은 소자분리패턴은 상기 기판의 적어도 일부를 관통하는 반도체 패턴, 및 상기 기판과 상기 반도체 패턴 사이에 개재되는 절연 패턴을 포함할 수 있다. 상기 반도체 패턴은 상기 절연 패턴에 인접하는 제1 반도체 패턴, 및 상기 제1 반도체 패턴을 사이에 두고 상기 절연 패턴 상에 배치되는 제2 반도체 패턴을 포함할 수 있다. 상기 절연 패턴은 상기 반도체 패턴에 인접하는 제1 부분, 및 상기 기판에 인접하는 제2 부분을 포함할 수 있다. 상기 절연 패턴의 상기 제1 부분은 상기 절연 패턴의 상기 제2 부분과 다른 물질을 포함할 수 있고, 상기 절연 패턴의 상기 제1 부분의 두께는 상기 절연 패턴의 상기 제2 부분의 두께보다 작을 수 있다.
본 발명에 따른 이미지 센서는, 복수의 픽셀 영역들을 포함하는 기판; 및 상기 복수의 픽셀 영역들 사이의 상기 기판 내에 배치되는 깊은 소자분리패턴을 포함할 수 있다. 상기 깊은 소자분리패턴은 상기 복수의 픽셀 영역들 사이에 배치되는 반도체 패턴; 상기 반도체 패턴 상의 매립 절연 패턴; 및 상기 복수의 픽셀 영역들의 각각과 상기 반도체 패턴 사이에 개재되고, 상기 매립 절연 패턴의 측면 상으로 연장되는 절연 패턴을 포함할 수 있다. 상기 절연 패턴은 상기 반도체 패턴 및 상기 매립 절연 패턴의 각각의 측면에 인접하는 제1 부분, 및 상기 복수의 픽셀 영역들의 각각에 인접하는 제2 부분을 포함할 수 있다. 상기 절연 패턴의 상기 제1 부분은 상기 절연 패턴의 상기 제2 부분과 다른 물질을 포함할 수 있고, 상기 절연 패턴의 상기 제1 부분의 두께는 상기 절연 패턴의 상기 제2 부분의 두께보다 작을 수 있다.
본 발명에 따른 이미지 센서의 제조방법은, 기판 내에 복수의 픽셀 영역들을 정의하는 트렌치를 형성하는 것; 상기 기판 상에 상기 트렌치의 일부를 채우는 절연막을 형성하는 것; 상기 절연막의 표면을 질화시키는 질화 공정을 수행하는 것; 및 상기 트렌치를 채우는 반도체 패턴을 형성하는 것을 포함할 수 있다. 상기 절연막은 상기 질화 공정에 의해 서로 다른 물질을 포함하는 제1 부분 및 제2 부분으로 분리될 수 있고, 상기 절연막의 상기 제1 부분은 질화물 및 산질화물 중 적어도 하나를 포함할 수 있다.
본 발명의 개념에 따르면, 깊은 소자분리패턴의 절연 패턴의 질화 처리된 제1 부분은 반도체 패턴 내에 주입된 불순물이 상기 절연 패턴의 제2 부분으로 확산되는 것을 방지할 수 있다. 이에 따라, 상기 절연 패턴 내 전자들의 트랩 사이트(trap site)의 형성이 억제될 수 있다. 또한, 상기 절연 패턴의 상기 제1 부분은 세정 공정 동안 상기 절연 패턴의 두께가 감소되는 것을 억제할 수 있다. 따라서, 이미지 센서 내 화이트 스팟 현상이 개선될 수 있다.
더하여, 상기 절연 패턴의 상기 제1 부분은 절연막의 표면을 질화시킴으로써 형성될 수 있다. 이 경우, 상기 절연막 상에 추가적인 절연막을 증착하는 경우보다, 상기 깊은 소자분리패턴의 크기 감소가 용이할 수 있다. 따라서, 이미지 센서의 집적도를 증가시키는 것이 용이할 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 3은 본 발명의 일부 실시예들에 따른 이미지 센서의 평면도이다.
도 4는 도 3의 I-I' 선을 따라 자른 단면도이다.
도 5a는 도 4의 A부분의 확대도이다.
도 5b는 도 5a의 절연 패턴 내부의 질소 농도 변화를 나타내는 그래프이다.
도 6 내지 도 13은 본 발명의 일부 실시예들에 따른 이미지 센서의 제조방법을 나타내는 도면들로, 도 3의 I-I' 선에 대응하는 단면도들이다.
도 14는 본 발명의 일부 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 15는 본 발명의 일부 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 16은 본 발명의 일부 실시예들에 따른 이미지 센서의 평면도이다.
도 17은 도 16의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 개략적으로 나타내는 블록도이다 .
도 1을 참조하면, 이미지 센서는 액티브 픽셀 센서 어레이(Active Pixel Sensor array; 1), 행 디코더(row decoder; 2), 행 드라이버(row driver; 3), 열 디코더(column decoder; 4), 타이밍 발생기(timing generator; 5), 상관 이중 샘플러(CDS: Correlated Double Sampler; 6), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 7) 및 입출력 버퍼(I/O buffer; 8)를 포함할 수 있다.
상기 액티브 픽셀 센서 어레이(1)는 2차원적으로 배열된 복수의 픽셀들을 포함할 수 있고, 광 신호를 전기적 신호로 변환할 수 있다. 상기 액티브 픽셀 센서 어레이(1)는 행 드라이버(3)로부터 제공되는, 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 상기 액티브 픽셀 센서 어레이(1)에 의해 변환된 전기적 신호는 상관 이중 샘플러(6)에 제공될 수 있다.
상기 행 드라이버(3)는, 상기 행 디코더(2)에서 디코딩된 결과에 따라, 상기 복수의 픽셀들을 구동하기 위한 다수의 구동 신호들을 상기 액티브 픽셀 센서 어레이(1)로 제공할 수 있다. 상기 복수의 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
상기 타이밍 발생기(5)는 상기 행 디코더(2) 및 상기 열 디코더(4)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상기 상관 이중 샘플러(CDS; 6)는 상기 액티브 픽셀 센서 어레이(1)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상기 상관 이중 샘플러(6)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
상기 아날로그 디지털 컨버터(ADC; 7)는 상기 상관 이중 샘플러(6)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
상기 입출력 버퍼(8)는 디지털 신호를 래치(latch)하고, 래치된 신호를 열 디코더(4)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 출력할 수 있다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 1 및 도 2를 참조하면, 상기 액티브 픽셀 센서 어레이(1)는 복수의 픽셀들(PX)을 포함할 수 있고, 상기 픽셀들(PX)은 매트릭스 형태로 배열될 수 있다. 상기 픽셀들(PX)의 각각은 전송 트랜지스터(TX)와 로직 트랜지스터들(RX, SX, DX)을 포함할 수 있다. 상기 로직 트랜지스터들은 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 드라이브 트랜지스터(DX)를 포함할 수 있다. 상기 전송 트랜지스터(TX), 상기 리셋 트랜지스터(RX), 및 상기 선택 트랜지스터(SX)는 각각 전송 게이트(TG), 리셋 게이트(RG), 및 선택 게이트(SG)를 포함할 수 있다. 상기 픽셀들(PX)의 각각은 광전 변환 소자(PD) 및 플로팅 확산 영역(FD)을 더 포함할 수 있다.
상기 광전 변환 소자(PD)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 상기 광전 변환 소자(PD)는 P형 불순물 영역과 N형 불순물 영역을 포함하는 포토다이오드일 수 있다. 상기 전송 트랜지스터(TX)는 광전 변환 소자(PD)에서 생성된 전하를 상기 플로팅 확산 영역(FD)으로 전송할 수 있다. 상기 플로팅 확산 영역(FD)은 광전 변환 소자(PD)에서 생성된 전하를 전송 받아 누적적으로 저장할 수 있다. 상기 플로팅 확산 영역(FD)에 축적된 광전하들의 양에 따라 상기 드라이브 트랜지스터(DX)가 제어될 수 있다.
상기 리셋 트랜지스터(RX)는 상기 플로팅 확산 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상기 리셋 트랜지스터(RX)의 드레인 전극은 상기 플로팅 확산 영역(FD)과 연결되고, 상기 리셋 트랜지스터(RX)의 소스 전극은 전원 전압(VDD)에 연결될 수 있다. 상기 리셋 트랜지스터(RX)가 턴 온(turn-on)되면, 상기 리셋 트랜지스터(RX)의 소스 전극에 연결된 전원 전압(VDD)이 상기 플로팅 확산 영역(FD)으로 인가될 수 있다. 따라서, 상기 리셋 트랜지스터(RX)가 턴 온되면, 상기 플로팅 확산 영역(FD)에 축적된 전하들이 배출되어 상기 플로팅 확산 영역(FD)이 리셋될 수 있다.
상기 드라이브 트랜지스터(DX)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 할 수 있다. 상기 드라이브 트랜지스터(DX)는 상기 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고, 이를 출력 라인(Vout)으로 출력할 수 있다.
상기 선택 트랜지스터(SX)는 행 단위로 읽어낼 픽셀들(PX)을 선택할 수 있다. 상기 선택 트랜지스터(SX)가 턴 온될 때, 전원 전압(VDD)이 상기 드라이브 트랜지스터(DX)의 드레인 전극으로 인가될수 있다.
도 2에서 하나의 광전 변환 소자(PD)와 4개의 트랜지스터들(TX, RX, Dx, Sx)을 구비하는 단위 픽셀(PX)을 예시하고 있지만, 본 발명에 따른 이미지 센서는 이에 한정되지 않는다. 일 예로, 상기 리셋 트랜지스터(RX), 상기 드라이브 트랜지스터(DX), 또는 상기 선택 트랜지스터(SX)는 이웃하는 픽셀들(PX)에 의해 서로 공유될 수 있다. 이에 따라, 상기 이미지 센서의 집적도가 향상될 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 이미지 센서의 평면도이다. 도 4는 도 3의 I-I' 선을 따라 자른 단면도이다. 도 5a는 도 4의 A부분의 확대도이고 , 도 5b는 도 5a의 절연 패턴(IS) 내부의 질소 농도 변화를 나타내는 그래프이다.
도 3 및 도 4를 참조하면, 이미지 센서는 광전 변환층(10), 배선층(20), 및 광 투과층(30)을 포함할 수 있다. 상기 광전 변환층(10)은 상기 배선층(20)과 상기 광 투과층(30) 사이에 배치될 수 있다.
상기 광전 변환층(10)은 기판(100)을 포함할 수 있고, 상기 기판(100)은 복수의 픽셀 영역들(PXR)을 포함할 수 있다. 상기 기판(100)은 반도체 기판 (일 예로, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, Ⅱ-Ⅵ족 화합물 반도체 기판, 또는 Ⅲ-Ⅴ족 화합물 반도체 기판) 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 기판(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 상기 복수의 픽셀 영역들(PXR)은 상기 기판(100)의 상기 제2 면(100b)에 평행한 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 서로 교차할 수 있다.
상기 광전 변환층(10)은 상기 복수의 픽셀 영역들(PXR) 사이의 상기 기판(100) 내에 배치되는 깊은 소자분리패턴(150)을 더 포함할 수 있다. 평면적 관점에서, 상기 깊은 소자분리패턴(150)은 상기 복수의 픽셀 영역들(PXR)의 각각을 둘러싸는 격자 구조일 수 있다. 상기 깊은 소자분리패턴(150)은 상기 기판(100)의 상기 제2 면(100b)에 수직한 제3 방향(D3)을 따라 상기 기판(100)의 적어도 일부를 관통할 수 있다. 일부 실시예들에 따르면, 상기 깊은 소자분리패턴(150)은 상기 기판(100)의 상기 제1 면(100a)으로부터 상기 기판(100)의 상기 제2 면(100b)을 향하여 연장될 수 있고, 상기 깊은 소자분리패턴(150)의 바닥면(150B)은 상기 기판(100)의 상기 제2 면(100b)과 실질적으로 공면을 이룰 수 있다. 상기 깊은 소자분리패턴(150)은 서로 이웃하는 픽셀 영역들(PXR) 사이의 크로스 토크(cross-talk)를 방지할 수 있다.
도 4 및 도 5a를 참조하면, 상기 깊은 소자분리패턴(150)은 상기 기판(100)의 적어도 일부를 관통하는 반도체 패턴(SP), 및 상기 반도체 패턴(SP)과 상기 기판(100) 사이에 개재되는 절연 패턴(IP)을 포함할 수 있다. 상기 반도체 패턴(SP)은 상기 복수의 픽셀 영역들(PXR) 사이에 배치될 수 있고, 상기 절연 패턴(IP)은 상기 복수의 픽셀 영역들(PXR)의 각각과 상기 반도체 패턴(SP) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 반도체 패턴(SP)의 바닥면 및 상기 절연 패턴(IP)의 바닥면은 상기 깊은 소자분리패턴(150)의 바닥면(150B)에 대응할 수 있고, 상기 기판(100)의 상기 제2 면(100b)과 실질적으로 공면을 이룰 수 있다. 일부 실시예들에 따르면, 상기 깊은 소자분리패턴(150)은 상기 반도체 패턴(SP) 상의 매립 절연 패턴(159)을 더 포함할 수 있고, 상기 절연 패턴(IP)은 상기 반도체 패턴(SP)의 측면으로부터 상기 매립 절연 패턴(159)의 측면 상으로 연장될 수 있다.
상기 반도체 패턴(SP)은 상기 절연 패턴(IP)에 인접하는 제1 반도체 패턴(155), 및 상기 제1 반도체 패턴(155)을 사이에 두고 상기 절연 패턴(IP) 상에 배치되는 제2 반도체 패턴(157)을 포함할 수 있다. 상기 제2 반도체 패턴(157)은 상기 제1 반도체 패턴(155)의 최상부면을 덮을 수 있고, 상기 절연 패턴(IP)과 접촉할 수 있다. 상기 매립 절연 패턴(159)은 상기 제2 반도체 패턴(157) 상에 배치될 수 있다. 상기 제2 반도체 패턴(157)은 상기 제1 반도체 패턴(155)과 상기 매립 절연 패턴(159) 사이로 연장되어 상기 절연 패턴(IP)과 접촉할 수 있다. 상기 제1 반도체 패턴(155) 및 상기 제2 반도체 패턴(157)의 각각은 불순물로 도핑된 반도체 물질을 포함할 수 있다. 상기 불순물은 P형 또는 N형의 도전형을 가질 수 있다. 일 예로, 상기 제1 반도체 패턴(155) 및 상기 제2 반도체 패턴(157)의 각각은 보론 도핑된 다결정 실리콘을 포함할 수 있다.
상기 절연 패턴(IP)은 상기 반도체 패턴(SP)에 인접하는 제1 부분(153), 및 상기 기판(100)에 인접하는 제2 부분(151)을 포함할 수 있다. 상기 절연 패턴(IP)의 상기 제1 부분(153)은 상기 반도체 패턴(SP)의 측면 및 상기 매립 절연 패턴(159)의 측면에 인접할 수 있다. 상기 절연 패턴(IP)의 상기 제2 부분(151)은 상기 제1 부분(153)을 사이에 두고 상기 반도체 패턴(SP)의 측면 및 상기 매립 절연 패턴(159)의 측면으로부터 이격될 수 있고, 상기 복수의 픽셀 영역들(PXR)의 각각에 인접할 수 있다. 상기 제1 반도체 패턴(155)은 상기 절연 패턴(IP)의 상기 제1 부분(153)에 인접할 수 있다. 상기 제2 반도체 패턴(157)은 상기 제1 반도체 패턴(155)의 최상부면을 덮을 수 있고, 상기 절연 패턴(IP)의 상기 제1 부분(153)과 접촉할 수 있다. 상기 매립 절연 패턴(159)은 상기 절연 패턴(IP)의 상기 제1 부분(153)과 접촉할 수 있다.
상기 절연 패턴(IP)의 상기 제1 부분(153)은 상기 절연 패턴(IP)의 상기 제2 부분(151)과 다른 물질을 포함할 수 있다. 상기 절연 패턴(IP)의 상기 제1 부분(153)은 질화물 및 산질화물 중 적어도 하나를 포함할 수 있고, 상기 절연 패턴(IP)의 상기 제2 부분(151)은 산화물을 포함할 수 있다. 일 예로, 상기 절연 패턴(IP)의 상기 제1 부분(153)은 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있고, 상기 절연 패턴(IP)의 상기 제2 부분(151)은 실리콘 산화물을 포함할 수 있다. 상기 절연 패턴(IP)의 상기 제1 부분(153)은 질소 원소를 포함할 수 있고, 상기 절연 패턴(IP)의 상기 제2 부분(151)은 질소 원소를 포함하지 않을 수 있다.
상기 절연 패턴(IP)은 상기 기판(100)의 상기 제2 면(100b)에 평행한 방향(일 예로, 상기 제2 방향(D2))에 따른 두께를 가질 수 있다. 상기 절연 패턴(IP)의 상기 제2 부분(151)의 두께(151T)는 상기 기판(100)의 내측면으로부터 상기 제2 방향(D2)으로 측정될 수 있고, 상기 절연 패턴(IP)의 상기 제1 부분(153)의 두께(153T)는 상기 제1 부분(153)과 상기 제2 부분(151) 사이의 경계로부터 상기 제2 방향(D2)으로 측정될 수 있다. 상기 절연 패턴(IP)의 상기 제1 부분(153)의 두께(153T)는 상기 절연 패턴(IP)의 상기 제2 부분(151)의 두께(151T)보다 작을 수 있다. 상기 절연 패턴(IP)의 전체 두께(151T+153T)는 약 30Å 이상 약 350Å 이하일 수 있다. 상기 절연 패턴(IP)의 상기 제1 부분(153)의 두께(153T)는 일 예로, 상기 절연 패턴(IP)의 전체 두께(151T+153T)의 약 2% 내지 약 10%일 수 있다. 일 예로, 상기 절연 패턴(IP)의 전체 두께(151T+153T)는 약 180Å일 수 있고, 상기 절연 패턴(IP)의 상기 제1 부분(153)의 두께(153T)는 약 10Å 일 수 있다.
도 5a 및 도 5b를 참조하면, 상기 절연 패턴(IP)의 상기 제1 부분(153)은 상기 반도체 패턴(SP)에 인접하는 제1 측면(S1), 및 상기 절연 패턴(IP)의 상기 제2 부분(151)에 인접하는 제2 측면(S2)을 가질 수 있다. 상기 반도체 패턴(SP) 및 상기 매립 절연 패턴(159)은 상기 절연 패턴(IP)의 상기 제1 부분(153)의 상기 제1 측면(S1)과 접촉할 수 있다. 상기 절연 패턴(IP)의 상기 제1 부분(153) 내 질소 농도는 상기 제1 측면(S1)으로부터 상기 제2 측면(S2)을 향하여 감소할 수 있다. 상기 절연 패턴(IP)의 상기 제1 부분(153) 내 질소 농도는 상기 제1 측면(S1)에 가까운 영역에서 최대가 될 수 있다.
도 3 및 도 4를 다시 참조하면, 상기 복수의 픽셀 영역들(PXR)의 각각은 광전 변환 영역(110), 및 상기 깊은 소자분리패턴(150)의 측면을 따라 연장되는 도핑 영역(120)을 포함할 수 있다. 상기 도핑 영역(120)은 상기 광전 변환 영역(110)과 상기 깊은 소자분리패턴(150) 사이에 배치될 수 있다.
상기 기판(100)은 제1 도전형을 가질 수 있고, 상기 광전 변환 영역(110)은 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 영역일 수 있다. 일 예로, 상기 제1 도전형 및 상기 제2 도전형은 각각 P형 및 N형일 수 있다. 이 경우, 상기 제2 도전형의 불순물은 인, 비소, 비스무스, 및/또는 안티몬과 같은 N형 불순물을 포함할 수 있다. 상기 광전 변환 영역(110)은 상기 기판(100)과 PN접합을 이루어 포토다이오드를 구성할 수 있다. 상기 도핑 영역(120)은 상기 제1 도전형의 불순물도 도핑된 영역일 수 있다. 상기 도핑 영역(120)은 상기 복수의 픽셀 영역들(PXR)의 각각의 측면에 존재할 수 있는 댕글링 본드들에 트랩되었던 전자들이 상기 광전 변환 영역(110)으로 이동하는 것을 방지할 수 있고, 이에 따라, 이미지 센서 내 암전류 또는 화이트 스팟 현상을 개선할 수 있다. 상기 제1 도전형의 불순물은 보론와 같은 P형 불순물을 포함할 수 있다. 일부 실시예들에 따르면, 상기 깊은 소자분리패턴(150)의 상기 반도체 패턴(SP)은 상기 제1 도전형의 불순물(일 예로, P형 불순물)로 도핑된 반도체 물질을 포함할 수 있다.
얕은 소자분리패턴(103)이 상기 기판(100)의 상기 제1 면(100a)에 인접하게 배치될 수 있다. 상기 복수의 픽셀 영역들(PXR)의 각각은 상기 얕은 소자분리패턴(103)에 의해 정의되는 활성영역들(ACT)을 포함할 수 있다. 상기 얕은 소자분리패턴(103)은 일 예로, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 4 및 도 5a를 다시 참조하면, 상기 깊은 소자분리패턴(150)은 상기 얕은 소자분리패턴(103)을 관통하여 상기 기판(100) 내로 연장될 수 있다. 상기 깊은 소자분리패턴(150)의 상기 매립 절연 패턴(159)은 상기 얕은 소자분리패턴(103) 내에 배치될 수 있다. 상기 매립 절연 패턴(159)은 상기 얕은 소자분리패턴(103)을 관통하여 상기 반도체 패턴(SP)과 접촉할 수 있다. 상기 깊은 소자분리패턴(150)의 상기 절연 패턴(IP)은 상기 얕은 소자분리패턴(103)과 상기 매립 절연 패턴(159) 사이로 연장될 수 있다. 상기 절연 패턴(IP)의 상기 제1 부분(153)은 상기 매립 절연 패턴(159)에 인접(또는 접촉)할 수 있고, 상기 절연 패턴(IP)의 상기 제2 부분(151)은 상기 얕은 소자분리패턴(103)에 인접(또는 접촉)할 수 있다.
상기 얕은 소자분리패턴(103)은 상기 기판(100)의 상기 제1 면(100a)으로부터 상기 기판(100) 내부로 연장되는 제1 트렌치(TR1) 내에 배치될 수 있다. 상기 깊은 소자분리패턴(150)은 상기 얕은 소자분리패턴(103)을 관통하고 상기 기판(100)의 상기 제2 면(100b)으로 연장되는 제2 트렌치(TR2) 내에 배치될 수 있다. 상기 제1 트렌치(TR1) 및 상기 제2 트렌치(TR2)의 각각은 상기 기판(100)의 상기 제2 면(100b)에 평행한 방향(일 예로, 상기 제2 방향(D2))에 따른 폭을 가질 수 있다. 상기 제1 트렌치(TR1)의 바닥면(TR1_B)의 폭은 상기 제2 트렌치(TR2)의 상부의 폭보다 클 수 있다. 상기 깊은 소자분리패턴(150)의 상기 절연 패턴(IP)은 상기 제1 트렌치(TR1)의 바닥면(TR1_B)의 일부를 덮을 수 있다.
도 3 및 도 4를 다시 참조하면, 도 2의 전송 트랜지스터들(TX) 및 로직 트랜지스터들(RX, SX, DX)이 상기 기판(100)의 상기 제1 면(100a) 상에 배치될 수 있다. 상기 트랜지스터들(TX, RX, SX, DX)의 각각은 각 픽셀 영역(PXR)의 대응하는 활성영역(ACT) 상에 배치될 수 있다.
상기 전송 트랜지스터(TX)는, 대응하는 활성 영역(ACT) 상의, 전송 게이트(TG) 및 플로팅 확산 영역(FD)을 포함할 수 있다. 상기 전송 게이트(TG)의 하부는 상기 기판(100) 내로 삽입될 수 있고, 상기 전송 게이트(TG)의 상부는 상기 기판(100)의 상기 제1 면(100a) 위로 돌출될 수 있다. 게이트 유전막(GI)이 상기 전송 게이트(TG)와 상기 기판(100) 사이에 개재될 수 있다. 상기 플로팅 확산 영역(FD)은 상기 전송 게이트(TG)의 일측의 상기 대응하는 활성 영역(ACT) 내에 배치될 수 있다. 상기 플로팅 확산 영역(FD)은 상기 기판(100)의 상기 제1 도전형과 다른 상기 제2 도전형의 불순물(일 예로, N형 불순물)이 도핑된 영역일 수 있다.
상기 드라이브 트랜지스터(DX)는 대응하는 활성영역(ACT) 상의 드라이브 게이트(SFG)를 포함할 수 있고, 상기 선택 트랜지스터(SX)는 대응하는 활성영역(ACT) 상의 선택 게이트(SG)를 포함할 수 있다. 상기 리셋 트랜지스터(RX)는 대응하는 활성 영역(ACT) 상의 리셋 게이트(RG)를 포함할 수 있다. 추가적인 게이트 유전막(GI)이 상기 드라이브, 선택 및 리셋 게이트들(SFG, SG, RG)의 각각과 상기 기판(100) 사이에 개재될 수 있다.
상기 배선층(20)은 상기 기판(100)의 상기 제1 면(100a) 상에 배치될 수 있다. 상기 배선층(20)은 상기 기판(100)의 상기 제1 면(100a) 상에 차례로 적층된 제1 층간 절연막(210), 제2 층간 절연막(220), 및 제3 층간 절연막(230)을 포함할 수 있다. 상기 배선층(20)은 상기 제1 층간 절연막(210) 내의 콘택 플러그들(BCP), 상기 제2 층간 절연막(220) 내의 제1 배선 패턴들(222), 및 상기 제3 층간 절연막(230) 내의 제2 배선 패턴들(232)을 더 포함할 수 있다. 상기 제1 층간 절연막(210)은 상기 기판(100)의 상기 제1 면(100a) 상에 배치되어 상기 트랜지스터들(TX, RX, SX, DX)을 덮을 수 있고, 상기 콘택 플러그들(BCP)은 상기 트랜지스터들(TX, RX, SX, DX)의 단자들에 연결될 수 있다. 상기 콘택 플러그들(BCP)은 상기 제1 배선 패턴들(222) 중 대응하는 제1 배선 패턴들(222)에 연결될 수 있고, 상기 제1 배선 패턴들(222)은 상기 제2 배선 패턴들(232) 중 대응하는 제2 배선 패턴들(232)에 연결될 수 있다. 상기 제1 및 제2 배선 패턴들(222, 232)은 상기 콘택 플러그들(BCP)을 통해 상기 트랜지스터들(TX, RX, SX, DX)에 전기적으로 연결될 수 있다. 상기 제1 내지 제3 층간 절연막(210, 220, 230)의 각각은 절연 물질을 포함할 수 있고, 상기 콘택 플러그들(BCP), 상기 제1 배선 패턴들(222), 및 상기 제2 배선 패턴들(232)은 도전 물질을 포함할 수 있다.
상기 광 투과층(30)은 상기 기판(100)의 상기 제2 면(100b) 상에 배치될 수 있다. 상기 광 투과층(30)은 상기 기판(100)의 상기 제2 면(100b) 상에 배치되는 컬러 필터 어레이(320) 및 마이크로 렌즈 어레이(330)를 포함할 수 있다. 상기 컬러 필터 어레이(320)는 상기 기판(100)의 상기 제2 면(100b)과 상기 마이크로 렌즈 어레이(330) 사이에 배치될 수 있다. 상기 광 투과층(30)은 외부에서 입사되는 광을 집광 및 필터링할 수 있고, 상기 광을 상기 광전 변환층(10)으로 제공할 수 있다.
상기 컬러 필터 어레이(320)는 상기 복수의 픽셀 영역들(PXR) 상에 각각 배치되는 복수의 컬러 필터들(320)을 포함할 수 있다. 상기 마이크로 렌즈 어레이(330)는 상기 복수의 컬러 필터들(320) 상에 각각 배치되는 복수의 마이크로 렌즈들(330)을 포함할 수 있다. 상기 복수의 마이크로 렌즈들(330)의 각각은 대응하는 픽셀 영역(PXR)의 상기 광전 변환 영역(110)과 수직적으로(일 예로, 상기 제3 방향(D3)으로) 중첩하도록 배치될 수 있다.
반사 방지막(310)이 상기 기판(100)의 상기 제2 면(100b)과 상기 컬러 필터 어레이(320) 사이에 개재될 수 있다. 상기 반사 방지막(310)은 상기 기판(100)의 상기 제2 면(100b)으로 입사되는 광이 상기 광전 변환 영역(110)에 원활히 도달할 수 있도록 상기 광의 반사를 방지할 수 있다. 제1 절연막(312)이 상기 반사 방지막(310)과 상기 컬러 필터 어레이(320) 사이에 개재될 수 있고, 제2 절연막(322)이 상기 컬러 필터 어레이(320)와 상기 마이크로 렌즈 어레이(330) 사이에 개재될 수 있다. 그리드(315)가 상기 제1 절연막(312)과 상기 컬러 필터 어레이(320) 사이에 개재될 수 있다. 상기 그리드(315)는 상기 깊은 소자분리패턴(150)과 수직적으로 중첩하도록 배치될 수 있다. 상기 그리드(315)는 상기 기판(100)의 상기 제2 면(100b)으로 입사되는 광이 상기 광전 변환 영역(110) 내로 입사되도록 상기 광을 가이드할 수 있다. 상기 그리드(315)는 일 예로, 금속을 포함할 수 있다. 상기 컬러 필터 어레이(320)는 인접하는 그리드들(315) 사이로 연장되어 상기 제1 절연막(312)과 접촉할 수 있다.
도 6 내지 도 13은 본 발명의 일부 실시예들에 따른 이미지 센서의 제조방법을 나타내는 도면들로, 도 3의 I-I' 선에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 1 내지 도 5b를 참조하여 설명한 이미지 센서와 중복되는 설명은 생략된다.
도 3 및 도 6을 참조하면, 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 갖는 기판(100)이 제공될 수 있다. 상기 기판(100)은 제1 도전형(일 예로, P형)을 가질 수 있다. 제1 트렌치(TR1)가 상기 기판(100)의 상기 제1 면(100a)에 인접하게 형성될 수 있다. 상기 제1 트렌치(TR1)를 형성하는 것은, 상기 기판(100)의 상기 제1 면(100a) 상에 제1 마스크 패턴(M1)을 형성하는 것, 및 상기 제1 마스크 패턴(M1)을 식각 마스크로 이용하여 상기 기판(100)을 식각하는 것을 포함할 수 있다. 상기 제1 트렌치(TR1)은 상기 기판(100) 내에 활성 영역들(ACT)을 정의할 수 있다.
도 3 및 도 7을 참조하면, 소자분리막(103r)이 상기 기판(100)의 상기 제1 면(100a) 상에 형성될 수 있다. 상기 소자분리막(103r)은 상기 제1 마스크 패턴(M1)을 덮을 수 있고, 상기 제1 트렌치(TR1)를 채울 수 있다. 상기 소자분리막(103r)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
제2 트렌치(TR2)가 상기 기판(100) 내에 형성될 수 있다. 상기 제2 트렌치(TR2)를 형성하는 것은, 상기 소자분리막(103r) 상에 상기 제2 트렌치(TR2)가 형성될 영역을 정의하는 제2 마스크 패턴(미도시)을 형성하는 것, 및 상기 제2 마스크 패턴을 식각 마스크로 이용하여 상기 소자분리막(103r) 및 상기 기판(100)을 식각하는 것을 포함할 수 있다. 상기 제2 트렌치(TR2)의 바닥면(TR2_B)은 상기 기판(100)의 상기 제2 면(100b)보다 높은 높이에 위치할 수 있다. 여기서, 상기 제2 트렌치(TR2)의 바닥면(TR2_B)의 높이는 상기 기판(100)의 상기 제2 면(100b)으로부터 상기 제3 방향(D3)으로 측정된 거리일 수 있다. 상기 제2 트렌치(TR2)는 상기 기판(100) 내에 복수의 픽셀 영역들(PXR)을 정의할 수 있다. 상기 복수의 픽셀 영역들(PXR)의 각각은 상기 제1 트렌치(TR1)에 의해 정의된 상기 활성 영역들(ACT)을 포함할 수 있다.
도 3 및 도 8을 참조하면, 상기 제2 트렌치(TR2)에 의해 노출된, 상기 소자분리막(103r)의 일부가 리세스될 수 있다. 이에 따라, 상기 제2 트렌치(TR2)의 상부 영역이 확장될 수 있고, 상기 제1 트렌치(TR1)의 바닥면(TR1_B)의 일부가 노출될 수 있다. 상기 소자분리막(103r)의 상기 일부를 리세스하는 것은 일 예로, 습식 식각 공정에 의해 수행될 수 있다.
도 3 및 도 9를 참조하면, 도핑 영역(120)이 상기 제2 트렌치(TR2)에 의해 노출된 상기 기판(100) 내에 형성될 수 있다. 상기 도핑 영역(120)을 형성하는 것은, 일 예로, 상기 제2 트렌치(TR2)에 의해 노출된 상기 기판(100) 내에 상기 제1 도전형의 불순물(일 예로, P형 불순물)을 주입하는 것을 포함할 수 있다.
절연막(IPr)이 상기 소자분리막(103r) 상에 형성될 수 있고, 상기 제2 트렌치(TR2)의 내면을 컨포멀하게 덮을 수 있다. 상기 절연막(IPr)은 상기 제2 트렌치(TR2)에 의해 노출된, 상기 제1 트렌치(TR1)의 바닥면(TR1_B)의 일부를 덮을 수 있다. 상기 절연막(IPr)은 산화물(일 예로, 실리콘 산화물)을 포함할 수 있다.
도 3 및 도 10을 참조하면, 상기 절연막(IPr)의 표면을 질화시키는 질화 공정이 수행될 수 있다. 상기 질화 공정은 일 예로, 이온 주입 방법 또는 플라즈마 처리 방법을 이용하여, 상기 절연막(IPr)의 표면에 질소 원소를 주입하는 것을 포함할 수 있다. 상기 질화 공정에 의해, 상기 절연막(IPr)은 서로 다른 물질을 포함하는 제1 부분(153) 및 제2 부분(151)으로 분리될 수 있다. 상기 절연막(IPr)의 상기 제1 부분(153)은 질화물 및 산질화물 중 적어도 하나를 포함할 수 있고, 상기 절연막(IPr)의 상기 제2 부분(151)은 산화물을 포함할 수 있다. 일 예로, 상기 절연막(IPr)의 상기 제1 부분(153)은 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있고, 상기 절연막(IPr)의 상기 제2 부분(151)은 실리콘 산화물을 포함할 수 있다. 상기 절연막(IPr)의 상기 제1 부분(153)은 질소 원소를 포함할 수 있고, 상기 절연막(IPr)의 상기 제2 부분(151)은 질소 원소를 포함하지 않을 수 있다. 도 5a를 참조하여 설명한 바와 같이, 상기 절연막(IPr)의 상기 제1 부분(153)은 상기 절연막(IPr)의 상기 제2 부분(151)보다 얇은 두께를 가지도록 형성될 수 있다. 더하여, 상기 질화 공정이 이온 주입 방법 또는 플라즈마 처리 방법을 이용하여 수행됨에 따라, 도 5b를 참조하여 설명한 바와 같이, 상기 절연막(IPr)의 상기 제1 부분(153) 내 질소 농도는 상기 제1 부분(153)의 표면(S1)으로부터 상기 제2 부분(151)에 가까워질수록 감소할 수 있다.
도 3 및 도 11을 참조하면, 제1 반도체 패턴(155)이 상기 제2 트렌치(TR2)의 일부를 채우도록 형성될 수 있다. 상기 제1 반도체 패턴(155)을 형성하는 것은, 일 예로, 상기 절연막(IPr) 상에 상기 제2 트렌치(TR2)의 일부를 채우는 제1 반도체 막을 형성하는 것, 및 상기 제1 반도체 막을 이방성 식각하는 것을 포함할 수 있다. 상기 이방성 식각 공정에 의해, 상기 제2 트렌치(TR2)의 상부 영역 내에서 상기 제1 반도체 막이 제거되어 상기 절연막(IPr)이 노출될 수 있다. 상기 제1 반도체 패턴(155)은 상기 기판(100) 내로 연장된, 상기 제2 트렌치(TR2)의 하부 영역 내에 국소적으로 형성될 수 있다. 상기 제1 반도체 패턴(155)을 형성하는 것은, 상기 제1 반도체 패턴(155) 내에 상기 제1 도전형의 불순물(일 예로, P형 불순물)을 주입하는 것을 더 포함할 수 있다. 상기 제1 반도체 패턴(155)이 형성된 후, 세정 공정이 상기 이방성 식각 공정의 식각 부산물을 제거하기 위해 수행될 수 있다.
상기 제1 반도체 패턴(155) 내에 주입된 상기 제1 도전형의 불순물은 후속 열처리 공정에 의해, 상기 절연막(IPr) 내부로 확산될 수 있다. 이 경우, 상기 절연막(IPr) 내로 확산된 상기 불순물은 전자들의 트랩 사이트(trap site)로 작용함으로써 이미지 센서 내 화이트 스팟 현상에 기여할 수 있다. 더하여, 상기 세정 공정 동안, 상기 제2 트렌치(TR2)의 상부 영역 내에서 상기 노출된 절연막(IPr)의 일부가 제거될 수 있고, 이에 따라, 상기 절연막(IPr)의 두께가 얇아지는 문제가 있을 수 있다. 상기 절연막(IPr)의 두께가 감소되는 경우, 이에 인가되는 전기장(electic fied) 증가로 인해 상기 화이트 스팟 현상이 촉진될 수 있다.
본 발명의 개념에 따르면, 상기 절연막(IPr)의 질화 처리된 상기 제1 부분(153)은 상기 제1 반도체 패턴(155) 내에 주입된 상기 제1 도전형의 불순물이 상기 절연막(IPr)의 상기 제2 부분(151)으로 확산되는 것을 방지할 수 있다. 이에 따라, 상기 절연막(IPr) 내 전자들의 트랩 사이트(trap site)의 형성이 억제될 수 있다. 더하여, 상기 절연막(IPr)의 질화 처리된 상기 제1 부분(153)은 상기 세정 공정 동안 상기 제2 트렌치(TR2)의 상부 영역 내에서 상기 절연막(IPr)의 두께가 감소되는 것을 억제할 수 있다. 따라서, 이미지 센서 내 화이트 스팟 현상이 개선될 수 있다.
도 3 및 도 12를 참조하면, 제2 반도체 패턴(157)이 상기 제2 트렌치(TR2)의 하부 영역을 채우도록 형성될 수 있다. 상기 제2 반도체 패턴(157)을 형성하는 것은, 일 예로, 상기 절연막(IPr) 상에 상기 제2 트렌치(TR2)를 채우는 제2 반도체 막을 형성하는 것, 및 상기 제2 반도체 막 상에 에치-백 공정을 수행하는 것을 포함할 수 있다. 상기 에치-백 공정은 상기 제2 반도체 막이 상기 제2 트렌치(TR2)의 하부 영역에 국소적으로 남을 때까지 수행될 수 있다. 상기 제2 반도체 패턴(157)은 상기 제1 반도체 패턴(155)의 최상부면을 덮을 수 있고, 상기 절연막(IPr, 즉, 상기 절연막(IPr)의 상기 제1 부분(153))과 접촉할 수 있다. 상기 제2 반도체 패턴(157)이 형성된 후, 상기 기판(100) 상에 열처리 공정이 수행될 수 있다. 이에 따라, 상기 제1 반도체 패턴(155)에 주입된 상기 제1 도전형의 불순물이 상기 제2 반도체 패턴(157) 내로 확산될 수 있다. 상기 제1 반도체 패턴(155) 및 상기 제2 반도체 패턴(157)은 반도체 패턴(SP)으로 지칭될 수 있다.
도 3 및 도 13을 참조하면, 매립 절연 패턴(159)이 상기 제2 트렌치(TR2)의 상부 영역을 채우도록 형성될 수 있다. 상기 매립 절연 패턴(159)을 형성하는 것은, 일 예로, 상기 반도체 패턴(SP)이 형성된 상기 기판(100) 상에 상기 제2 트렌치(TR2)의 잔부를 채우는 매립 절연막을 형성하는 것, 및 상기 기판(100)의 상기 제1 면(100a)이 노출될 때까지 상기 매립 절연막, 상기 절연막(IPr), 및 상기 소자분리막(103r)을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 제1 마스크 패턴(M1)은 제거될 수 있다. 상기 매립 절연막, 상기 절연막(IPr), 및 상기 소자분리막(103r)이 평탄화됨에 따라, 상기 매립 절연 패턴(159), 절연 패턴(IP), 및 얕은 소자분리패턴(103)이 각각 형성될 수 있다. 상기 매립 절연 패턴(159), 상기 절연 패턴(IP), 및 상기 반도체 패턴(SP)은 깊은 소자분리패턴(150)으로 지칭될 수 있다. 상기 깊은 소자분리패턴(150)은 상기 복수의 픽셀 영역들(PXR) 사이에 개재될 수 있다.
본 발명에 따르면, 상기 절연 패턴(IP)의 상기 제1 부분(153)은 상기 절연막(IPr)의 표면에 질소 원소를 주입함으로써 형성될 수 있다. 이 경우, 상기 절연막(IPr) 상에 추가적인 절연막을 증착하는 경우보다, 상기 깊은 소자분리패턴(150)의 크기(일 예로, 상기 제2 방향(D2)에 따른 폭)을 감소시키는 것이 용이할 수 있고, 이에 따라, 상기 복수의 픽셀 영역들(PXR)의 집적도를 증가시키는 것이 용이할 수 있다.
광전 변환 영역(110)이 상기 복수의 픽셀 영역들(PXR)의 각각 내에 형성될 수 있다. 상기 광전 변환 영역(110)을 형성하는 것은, 일 예로, 상기 기판(100) 내에 상기 제1 도전형(일 예로, P형)과 다른 제2 도전형(일 예로, N형)의 불순물을 주입하는 것을 포함할 수 있다.
박막화 공정이 상기 기판(100)의 상기 제2 면(100b) 상에 수행될 수 있고, 상기 박막화 공정에 의해 상기 기판(100) 및 상기 깊은 소자분리패턴(150)의 일부가 제거될 수 있다. 상기 박막화 공정은 일 예로, 상기 기판(100)의 상기 제2 면(100b)을 그라인딩(grinding) 또는 연마(polishing)하는 것, 및 이방성 및/또는 등방성 식각하는 것을 포함할 수 있다. 상기 박막화 공정에 의해 상기 깊은 소자분리패턴(150)의 하부가 제거될 수 있고, 상기 깊은 소자분리패턴(150)의 바닥면(150B)은 상기 기판(100)의 상기 제2 면(100b)과 실질적으로 공면을 이룰 수 있다.
트랜지스터들(TX, RX, SX, DX)이 상기 기판(100)의 상기 제1 면(100a) 상에 형성될 수 있고, 각 픽셀 영역(PXR) 상에 형성될 수 있다. 전송 트랜지스터(TX)를 형성하는 것은, 일 예로, 대응하는 활성 영역(ACT)에 불순물을 도핑하여 플로팅 확산 영역(FD)을 형성하는 것, 및 상기 대응하는 활성 영역(ACT) 상에 전송 게이트(TG)를 형성하는 것을 포함할 수 있다. 드라이브 트랜지스터(DX), 선택 트랜지스터(SX), 및 리셋 트랜지스터(RX)를 형성하는 것은, 대응하는 활성 영역(ACT)에 불순물을 도핑하여 불순물 영역을 형성하고, 상기 대응하는 활성 영역(ACT) 상에 드라이브 게이트(SFG), 선택 게이트(SG), 및 리셋 게이트(RG)를 각각 형성하는 것을 포함할 수 있다.
상술한 제조공정에 의해 광전 변환층(10)이 형성될 수 있다. 배선층(20)이 상기 기판(100)의 상기 제1 면(100a) 상에 형성될 수 있다. 구체적으로, 제1 층간 절연막(210)이 상기 기판(100)의 상기 제1 면(100a) 상에 형성될 수 있고, 상기 트랜지스터들(TX, RX, SX, DX)을 덮을 수 있다. 콘택 플러그들(BCP)이 상기 제1 층간 절연막(210) 내에 형성될 수 있고, 상기 트랜지스터들(TX, RX, SX, DX)의 단자들에 연결될 수 있다. 제2 층간 절연막(220) 및 제3 층간 절연막(230)이 상기 제1 층간 절연막(210) 상에 순차로 형성될 수 있다. 제1 배선 패턴들(222) 및 제2 배선 패턴들(232)이 상기 제2 층간 절연막(220) 및 상기 제3 층간 절연막(230) 내에 각각 형성될 수 있다. 상기 제1 및 제2 배선 패턴들(222, 232)은 상기 콘택 플러그들(BCP)을 통해 상기 트랜지스터들(TX, RX, SX, DX)에 전기적으로 연결될 수 있다.
도 3 및 도 4를 다시 참조하면, 광 투과층(30)이 상기 기판(100)의 상기 제2 면(100b) 상에 형성될 수 있다. 구체적으로, 반사 방지막(310) 및 제1 절연막(312)이 상기 기판(100)의 상기 제2 면(100b) 상에 순차로 형성될 수 있다. 그리드(315)가 상기 제1 절연막(312) 상에 형성될 수 있고, 상기 깊은 소자분리패턴(150)과 수직적으로 중첩할 수 있다. 상기 그리드(315)를 형성하는 것은, 일 예로, 상기 제1 절연막(312) 상에 금속막을 증착하는 것, 및 상기 금속막을 패터닝하는 것을 포함할 수 있다. 컬러 필터 어레이(320)가 상기 제1 절연막(312) 상에 상기 그리드(315)를 덮도록 형성될 수 있다. 상기 컬러 필터 어레이(320)는 복수의 컬러 필터들(320)을 포함할 수 있고, 상기 복수의 컬러 필터들(320)은 상기 복수의 픽셀 영역들(PXR) 상에 각각 배치될 수 있다. 제2 절연막(322)이 상기 컬러 필터 어레이(320) 상에 형성될 수 있고, 마이크로 렌즈 어레이(330)가 상기 제2 절연막(322) 상에 형성될 수 있다. 상기 마이크로 렌즈 어레이(330)는 상기 복수의 컬러 필터들(320) 상에 각각 배치되는 복수의 마이크로 렌즈들(330)을 포함할 수 있다. 상기 복수의 마이크로 렌즈들(330)의 각각은 대응하는 픽셀 영역(PXR)의 상기 광전 변환 영역(110)과 수직적으로(일 예로, 상기 제3 방향(D3)으로) 중첩하도록 형성될 수 있다.
도 14는 본 발명의 일부 실시예들에 따른 이미지 센서를 나타내는 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 5b를 참조하여 설명한 이미지 센세와 차이점을 주로 설명한다.
도 14를 참조하면, 상기 광전 변환층(10)은 복수의 픽셀 영역들(PXR)을 포함하는 기판(100), 및 상기 복수의 픽셀 영역들(PXR) 사이의 상기 기판(100) 내에 배치되는 깊은 소자분리패턴(150)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 깊은 소자분리패턴(150)은 상기 기판(100)의 제2 면(100b)으로부터 상기 기판(100)의 제1 면(100a)을 향하여 연장될 수 있고, 상기 깊은 소자분리패턴(150)의 바닥면(150B)은 상기 기판(100)의 상기 제1 면(100a)보다 높은 높이에 위치할 수 있다. 여기서, 상기 깊은 소자분리패턴(150)의 바닥면(150B)의 높이는 상기 기판(100)의 상기 제1 면(100a)으로부터 상기 제1 면(100a)에 수직한 방향(일 예로, 상기 제3 방향(D3))으로 측정된 거리일 수 있다.
상기 깊은 소자분리패턴(150)은 상기 기판(100)의 일부를 관통하는 반도체 패턴(SP), 및 상기 반도체 패턴(SP)과 상기 기판(100) 사이에 개재되는 절연 패턴(IP)을 포함할 수 있다. 상기 반도체 패턴(SP)은 상기 복수의 픽셀 영역들(PXR) 사이에 배치될 수 있고, 상기 절연 패턴(IP)은 상기 복수의 픽셀 영역들(PXR)의 각각과 상기 반도체 패턴(SP) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 절연 패턴(IP)은 상기 복수의 픽셀 영역들(PXR)의 각각과 상기 반도체 패턴(SP)의 측면 사이에 개재될 수 있고, 상기 반도체 패턴(SP)의 바닥면과 상기 기판(100) 사이로 연장될 수 있다. 상기 절연 패턴(IP)의 바닥면은 상기 깊은 소자분리패턴(150)의 바닥면(150B)에 대응할 수 있고, 상기 기판(100)의 상기 제1 면(100a)보다 높은 높이에 위치할 수 있다.
일부 실시예들에 따르면, 상기 절연 패턴(IP) 및 상기 반도체 패턴(SP)의 최상부면들은 상기 기판(100)의 상기 제2 면(100b)과 실질적으로 공면을 이룰 수 있다. 즉, 상기 절연 패턴(IP) 및 상기 반도체 패턴(SP)의 최상부면들은 상기 기판(100)의 상기 제2 면(100b)과 실질적으로 동일한 높이에 있을 수 있다. 여기서, 높이는 상기 기판(100)의 상기 제1 면(100a)으로부터 상기 제1 면(100a)에 수직한 방향(일 예로, 상기 제3 방향(D3))으로 측정된 거리일 수 있다. 다른 실시예들에 따르면, 도시된 바와 달리, 상기 깊은 소자분리패턴(150)은, 도 4를 참조하여 설명한, 상기 매립 절연 패턴(159)을 더 포함할 수 있고, 상기 절연 패턴(IP)은 상기 반도체 패턴(SP)의 측면으로부터 상기 매립 절연 패턴(159)의 측면 상으로 연장될 수도 있다.
상기 반도체 패턴(SP)은 상기 절연 패턴(IP)에 인접하는 제1 반도체 패턴(155), 및 상기 제1 반도체 패턴(155)을 사이에 두고 상기 절연 패턴(IP) 상에 배치되는 제2 반도체 패턴(157)을 포함할 수 있다. 상기 제2 반도체 패턴(157)은 상기 제1 반도체 패턴(155)의 최상부면을 덮을 수 있고, 상기 절연 패턴(IP)과 접촉할 수 있다. 상기 절연 패턴(IP)은 상기 반도체 패턴(SP)에 인접하는 제1 부분(153), 및 상기 기판(100)에 인접하는 제2 부분(151)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 절연 패턴(IP)의 상기 제1 부분(153)은 상기 반도체 패턴(SP)의 측면 및 바닥면에 인접할 수 있고, 상기 절연 패턴(IP)의 상기 제2 부분(151)은 상기 제1 부분(153)을 사이에 두고 상기 반도체 패턴(SP)의 측면 및 바닥면으로부터 이격될 수 있다.
상기 복수의 픽셀 영역들(PXR)의 각각은 광전 변환 영역(110), 및 상기 깊은 소자분리패턴(150)의 측면을 따라 연장되는 도핑 영역(120)을 포함할 수 있다. 상기 도핑 영역(120)은 상기 광전 변환 영역(110)과 상기 깊은 소자분리패턴(150) 사이에 배치될 수 있다. 일부 실시예들에 따르면, 상기 도핑 영역(120)은 상기 깊은 소자분리패턴(150)의 바닥면(150B)을 따라 연장될 수 있다.
얕은 소자분리패턴(103)이 상기 기판(100)의 상기 제1 면(100a)에 인접하게 배치될 수 있다. 일부 실시예들에 따르면, 상기 깊은 소자분리패턴(150, 즉, 상기 깊은 소자분리패턴(150)의 바닥면(150B))은 상기 얕은 소자분리패턴(103)으로부터 이격될 수 있다.
도 3의 전송 트랜지스터들(TX) 및 로직 트랜지스터들(RX, SX, DX)이 상기 기판(100)의 상기 제1 면(100a) 상에 배치될 수 있다. 배선층(20)이 상기 기판(100)의 상기 제1 면(100a) 상에 배치될 수 있고, 광 투과층(30)이 상기 기판(100)의 상기 제2 면(100b) 상에 배치될 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 이미지 센서는 도 1 내지 도 5b를 참조하여 설명한 이미지 센세와 실질적으로 동일하다.
도 15는 본 발명의 일부 실시예들에 따른 이미지 센서를 나타내는 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 5b를 참조하여 설명한 이미지 센세와 차이점을 주로 설명한다.
도 15를 참조하면, 상기 광전 변환층(10)은 복수의 픽셀 영역들(PXR)을 포함하는 기판(100), 및 상기 복수의 픽셀 영역들(PXR) 사이의 상기 기판(100) 내에 배치되는 깊은 소자분리패턴들(150)을 포함할 수 있다. 상기 깊은 소자분리패턴들(150)의 각각은 상기 기판(100)의 적어도 일부를 관통하는 반도체 패턴(SP), 상기 반도체 패턴(SP)과 상기 기판(100) 사이에 개재되는 절연 패턴(IP), 및 상기 반도체 패턴(SP) 상의 매립 절연 패턴(159)을 포함할 수 있다. 상기 깊은 소자분리패턴들(150)의 각각은 도 1 내지 도 5b를 참조하여 설명한, 상기 깊은 소자분리패턴(150)과 실질적으로 동일할 수 있다.
제1 및 제2 얕은 소자분리패턴들(103, 105)이 상기 기판(100)의 상기 제1 면(100a)에 인접하게 배치될 수 있다. 상기 복수의 픽셀 영역들(PXR)의 각각은 상기 제1 얕은 소자분리패턴(103)에 의해 정의되는 활성영역들(ACT)을 포함할 수 있고, 상기 제2 얕은 소자분리패턴(105)은 대응하는 활성영역(ACT) 내에 배치될 수 있다. 상기 깊은 소자분리패턴들(150)의 각각은 상기 제1 얕은 소자분리패턴(103)을 관통하여 상기 기판(100) 내로 연장될 수 있다. 일 예로, 상기 깊은 소자분리패턴들(150)의 각각의 상기 매립 절연 패턴(159)은 상기 제1 얕은 소자분리패턴(103) 내에 배치될 수 있다. 상기 매립 절연 패턴(159)은 상기 제1 얕은 소자분리패턴(103)을 관통하여 상기 반도체 패턴(SP)과 접촉할 수 있다. 상기 깊은 소자분리패턴들(150)의 각각의 상기 절연 패턴(IP)은 상기 제1 얕은 소자분리패턴(103)과 상기 매립 절연 패턴(159) 사이로 연장될 수 있다.
도 3의 전송 트랜지스터들(TX) 및 로직 트랜지스터들(RX, SX, DX)이 상기 기판(100)의 상기 제1 면(100a) 상에 배치될 수 있다. 상기 전송 트랜지스터(TX)는, 대응하는 활성 영역(ACT) 상의, 전송 게이트(TG) 및 제1 플로팅 확산 영역(FD1)을 포함할 수 있다. 상기 제1 플로팅 확산 영역(FD1)은 상기 전송 게이트(TG)의 일측의 상기 대응하는 활성 영역(ACT) 내에 배치될 수 있다. 제2 플로팅 확산 영역(FD2)이 상기 대응하는 활성 영역(ACT) 내에 배치될 수 있고, 상기 제2 얕은 소자분리패턴(105)이 상기 제1 플로팅 확산 영역(FD1)과 상기 제2 플로팅 확산 영역(FD2) 사이에 개재될 수 있다. 상기 제1 및 제2 플로팅 확산 영역들(FD1, FD2)은 상기 기판(100)의 상기 제1 도전형과 다른 상기 제2 도전형의 불순물(일 예로, N형 불순물)이 도핑된 영역들일 수 있다.
배선층(20)이 상기 기판(100)의 상기 제1 면(100a) 상에 배치될 수 있다. 상기 배선층(20)은 상기 기판(100)의 상기 제1 면(100a) 상에 차례로 적층된 제1 층간 절연막(210), 제2 층간 절연막(220), 및 제3 층간 절연막(230)을 포함할 수 있다. 상기 배선층(20)은 상기 제1 층간 절연막(210) 내의 제1 및 제2 콘택 플러그들(BCP1, BCP2), 상기 제2 층간 절연막(220) 내의 제1 배선 패턴들(222), 및 상기 제3 층간 절연막(230) 내의 제2 배선 패턴들(232)을 더 포함할 수 있다. 상기 제1 콘택 플러그들(BCP1)은 상기 트랜지스터들(TX, RX, SX, DX)의 단자들에 연결될 수 있다. 상기 깊은 소자분리패턴들(150) 중 하나의 상기 반도체 패턴(SP)은 상기 제2 콘택 플러그들(BCP2) 및 상기 제1 배선 패턴들(222)을 통해 상기 제2 플로팅 확산 영역(FD2)에 전기적으로 연결될 수 있다. 상기 깊은 소자분리패턴들(150) 중 다른 하나의 상기 반도체 패턴(SP)은 상기 깊은 소자분리패턴들(150) 중 상기 하나의 상기 반도체 패턴(SP)으로부터 전기적으로 분리(또는, 절연)될 수 있다.
상기 복수의 픽셀 영역들(PXR)의 각각은 제1 광전 변환 영역(110a)을 포함할 수 있다. 상기 제1 광전 변환 영역(110a)은 상기 기판(100)의 상기 제1 도전형과 다른 상기 제2 도전형의 불순물(일 예로, N형 불순물)이 도핑된 영역일 수 있다. 상기 제1 광전 변환 영역(110a)은 상기 기판(100)과 PN접합을 이루어 포토다이오드를 구성할 수 있다.
광 투과층(30)이 상기 기판(100)의 상기 제2 면(100b) 상에 배치될 수 있다. 상기 광 투과층(30)은 상기 기판(100)의 상기 제2 면(100b) 상에 배치되는 컬러 필터 어레이(320) 및 마이크로 렌즈 어레이(330)를 포함할 수 있다. 상기 컬러 필터 어레이(320)는 상기 기판(100)의 상기 제2 면(100b)과 상기 마이크로 렌즈 어레이(330) 사이에 배치될 수 있다. 상기 컬러 필터 어레이(320)는 상기 복수의 픽셀 영역들(PXR) 상에 각각 배치되는 복수의 컬러 필터들(320)을 포함할 수 있고, 상기 마이크로 렌즈 어레이(330)는 상기 복수의 컬러 필터들(320) 상에 각각 배치되는 복수의 마이크로 렌즈들(330)을 포함할 수 있다.
제1 절연막(312)이 상기 기판(100)의 상기 제2 면(100b)과 상기 컬러 필터 어레이(320) 사이에 배치될 수 있다. 차광 패턴들(314a)이 상기 복수의 컬러 필터들(320) 사이의 상기 제1 절연막(312) 상에 배치될 수 있다. 저굴절 패턴들(314b)이 상기 복수의 컬러 필터들(320) 사이에 배치될 수 있고, 상기 차광 패턴들(314a) 상에 각각 배치될 수 있다. 제3 절연막(316)이 상기 차광 패턴들(314a)의 각각과 상기 저굴절 패턴들(314b)의 각각 사이에 개재될 수 있고, 상기 복수의 컬러 필터들(320)의 각각과 상기 저굴절 패턴들(314b)의 각각 사이로 연장될 수 있다. 상기 제3 절연막(316)은 상기 복수의 컬러 필터들(320)의 각각과 상기 마이크로 렌즈 어레이(330) 사이로 연장될 수 있다.
픽셀 전극들(350)이 상기 복수의 픽셀 영역들(PXR) 상에 각각 배치될 수 있다. 상기 픽셀 전극들(350)은 상기 복수의 컬러 필터들(320) 상에 각각 배치될 수 있고, 상기 제3 절연막(316)이 상기 픽셀 전극들(350)과 상기 복수의 컬러 필터들(320) 사이에 개재될 수 있다. 전극 분리 패턴들(354)이 상기 픽셀 전극들(350) 사이에 배치될 수 있다. 제4 절연막(318)이 상기 픽셀 전극들(350)과 상기 제3 절연막(316) 사이에 배치될 수 있고, 상기 전극 분리 패턴들(354)과 상기 저굴절 패턴들(314b) 사이로 연장될 수 있다.
제2 광전 변환층(110b)이 상기 픽셀 전극들(350) 및 상기 전극 분리 패턴들(354) 상에 배치될 수 있고, 공통 전극(356)이 상기 제2 광전 변환층(110b) 상에 배치될 수 있다. 상기 제2 광전 변환층(110b)은 상기 픽셀 전극들(350)과 상기 공통 전극(356) 사이, 및 상기 전극 분리 패턴들(354)과 상기 공통 전극(356) 사이에 배치될 수 있다. 상기 픽셀 전극들(350), 상기 전극 분리 패턴들(354), 상기 제2 광전 변환층(110b), 및 상기 공통 전극(356)은 상기 컬러 필터 어레이(320)와 상기 마이크로 렌즈 어레이(330) 사이에 배치될 수 있다. 상기 제2 광전 변환층(110b)은 일 예로, 유기 광전변환층일 수 있다. 상기 제2 광전 변환층(110b)은 P형 유기 반도체 물질 및 N형 유기 반도체 물질을 포함할 수 있고, 상기 P형 유기 반도체 물질과 상기 N형 유기 반도체 물질은 PN접합을 형성할 수 있다. 또는 상기 제2 광전 변환층(110b)은 양자점(quantum dot) 또는 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 상기 픽셀 전극들(350) 및 상기 공통 전극(356)은 일 예로, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), 및/또는 유기 투명 도전 물질을 포함할 수 있다.
상기 픽셀 전극들(350)의 각각은 비아 플러그(340)에 의해 상기 깊은 소자분리패턴들(150) 중 상기 하나의 상기 반도체 패턴(SP)에 전기적으로 연결될 수 있다. 상기 비아 플러그(340)는 상기 깊은 소자분리패턴들(150) 중 상기 하나의 상기 반도체 패턴(SP)에 연결될 수 있고, 상기 제1 절연막(312), 대응하는 차광 패턴(314a), 상기 제3 절연막(316), 대응하는 저굴절 패턴(314b), 및 상기 제4 절연막(318)을 관통하여 상기 픽셀 전극들(350) 중 대응하는 픽셀 전극(350)에 연결될 수 있다. 상기 깊은 소자분리패턴들(150) 중 상기 하나의 상기 반도체 패턴(SP)은 상기 제2 콘택 플러그들(BCP2) 및 상기 제1 배선 패턴들(222)을 통해 상기 제2 플로팅 확산 영역(FD2)에 전기적으로 연결될 수 있다.
제2 절연막(322)이 상기 공통 전극(356)과 상기 마이크로 렌즈 어레이(330) 사이에 개재될 수 있다. 상기 제1 내지 제4 절연막들(312, 316, 318, 322) 및 상기 전극 분리 패턴들(354)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
상술한 차이를 제외하고, 본 실시예들에 따른 이미지 센서는 도 1 내지 도 5b를 참조하여 설명한 이미지 센세와 실질적으로 동일하다.
도 16은 본 발명의 일부 실시예들에 따른 이미지 센서의 평면도이고, 도 17은 도 16의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 5b를 참조하여 설명한 이미지 센세와 차이점을 주로 설명한다.
도 16 및 도 17을 참조하면, 이미지 센서는 픽셀 어레이 영역(AR), 광학 블랙 영역(OB), 및 패드 영역(PR)을 포함하는 기판(100), 상기 기판(100)의 제1 면(100a) 상의 배선층(20), 상기 배선층(20) 상의 베이스 기판(40), 및 상기 기판(100)의 제2 면(100b) 상의 광 투과층(30)을 포함할 수 있다. 상기 배선층(20)은 상기 기판(100)의 상기 제1 면(100a)과 상기 베이스 기판(40) 사이에 배치될 수 있다. 상기 배선층(20)은 상기 기판(100)의 상기 제1 면(100a)에 인접하는 상부 배선층(21), 및 상기 상부 배선층(21)과 상기 베이스 기판(40) 사이의 하부 배선층(23)을 포함할 수 있다. 상기 픽셀 어레이 영역(AR)은 복수의 픽셀 영역들(PXR), 및 이들 사이에 배치되는 깊은 소자분리패턴(150)을 포함할 수 있다. 상기 픽셀 어레이 영역은 도 1 내지 도 5b, 도 14, 및 도 15를 참조하여 설명한 이미지 센서와 실질적으로 동일할 수 있다. 일 예로, 상기 깊은 소자분리패턴(150)은 도 1 내지 도 5b, 도 14, 및 도 15를 참조하여 설명한, 상기 깊은 소자분리패턴(150)과 실질적으로 동일할 수 있다.
제1 연결 구조체(50), 제1 콘택(81), 및 벌크 컬러 필터(90)가 상기 기판(100)의 상기 광학 블랙 영역(OB) 상에 배치될 수 있다. 상기 제1 연결 구조체(50)는 제1 차광 패턴(51), 제1 분리 패턴(53), 및 제1 캐핑 패턴(55)을 포함할 수 있다. 상기 제1 차광 패턴(51)은 상기 기판(100)의 상기 제2 면(100b) 상에 배치될 수 있다. 상기 제1 차광 패턴(51)은 상기 제1 절연막(312)을 덮을 수 있고, 제3 트렌치(TR3) 및 제4 트렌치(TR4)의 각각의 내벽을 콘포말 하게 덮을 수 있다. 상기 제1 차광 패턴(51)은 광전 변환층(10) 및 상기 상부 배선층(21)을 관통할 수 있다. 상기 제1 차광 패턴(51)은 상기 광전 변환층(10)의 상기 깊은 소자분리패턴(150)의 상기 반도체 패턴(SP)에 연결될 수 있고, 상기 상부 배선층(21) 및 상기 하부 배선층(23) 내의 배선들에 연결될 수 있다. 이에 따라, 상기 제1 연결 구조체(50)는 상기 광전 변환층(10) 및 상기 배선층(20)을 전기적으로 연결할 수 있다. 상기 제1 차광 패턴(51)은 금속 물질(일 예로, 텅스텐)을 포함할 수 있다. 상기 제1 차광 패턴(51)은 상기 광학 블랙 영역(OB) 내로 입사되는 빛을 차단할 수 있다.
상기 제1 콘택(81)은 상기 제3 트렌치(TR3)의 잔부를 채울 수 있다. 상기 제1 콘택(81)은 금속 물질(일 예로, 알루미늄)을 포함할 수 있다. 상기 제1 콘택(81)은 상기 깊은 소자분리패턴(150)의 상기 반도체 패턴(SP)에 연결될 수 있다. 상기 제1 콘택(81)을 통해 상기 반도체 패턴(CP)에 바이어스가 인가될 수 있다. 상기 제1 분리 패턴(53)은 상기 제4 트렌치(TR4)의 잔부를 채울 수 있다. 상기 제1 분리 패턴(53)은 상기 광전 변환층(10)을 관통할 수 있고, 상기 배선층(20)의 일부를 관통할 수 있다. 상기 제1 분리 패턴(53)은 절연 물질을 포함할 수 있다. 상기 제1 캐핑 패턴(55)은 상기 제1 분리 패턴(53) 상에 배치될 수 있다. 상기 제1 캐핑 패턴(55)은 도 4의 상기 매립 절연 패턴(159)과 동일한 물질을 포함할 수 있다.
상기 벌크 컬러 필터(90)가 상기 제1 연결 구조체(50) 및 상기 제1 콘택(81) 상에 배치될 수 있다. 상기 벌크 컬러 필터(90)는 상기 제1 연결 구조체(50) 및 상기 제1 콘택(81)을 덮을 수 있다. 제1 보호막(71)이 상기 벌크 컬러 필터(90) 상에 배치되어 상기 벌크 컬러 필터(90)를 밀봉할 수 있다.
추가적인 광전 변환 영역(110') 및 더미 영역(111)이 상기 광학 블랙 영역(OB)의 대응하는 픽셀 영역들(PXR) 내에 제공될 수 있다. 상기 추가적인 광전 변환 영역(110')은 상기 기판(100)의 상기 제1 도전형과 다른 제2 도전형의 불순물(일 예로, N형 불순물)로 도핑된 영역일 수 있다. 상기 추가적인 광전 변환 영역(110')은 상기 픽셀 어레이 영역(AR)의 상기 복수의 픽셀 영역들(PXR) 내 광전 변환 영역들(110)과 유사한 구조를 가질 수 있으나, 상기 광전 변환 영역들(110)과 같은 동작(즉, 빛을 받아 전기적 신호를 발생시키는 동작)을 수행하지 않을 수 있다. 상기 더미 영역(111)은 불순물로 도핑되지 않을 수 있다.
제2 연결 구조체(60), 제2 콘택(83), 및 제2 보호막(73)이 상기 기판(100)의 상기 패드 영역(PR) 상에 배치될 수 있다. 상기 제2 연결 구조체(60)는 제2 차광 패턴(61), 제2 분리 패턴(63), 및 제2 캐핑 패턴(65)을 포함할 수 있다.
상기 제2 차광 패턴(61)은 상기 기판(100)의 상기 제2 면(100b) 상에 배치될 수 있다. 상기 제2 차광 패턴(61)은 상기 제1 절연막(312)을 덮을 수 있고, 제5 트렌치(TR5) 및 제6 트렌치(TR6)의 각각의 내벽을 콘포말 하게 덮을 수 있다. 상기 제2 차광 패턴(61)은 상기 광전 변환층(10) 및 상기 상부 배선층(21)을 관통할 수 있다. 상기 제2 차광 패턴(61)은 상기 하부 배선층(23) 내의 배선들에 연결될 수 있다. 이에 따라, 상기 제2 연결 구조체(60)는 상기 광전 변환층(10) 및 상기 배선층(20)을 전기적으로 연결할 수 있다. 상기 제2 차광 패턴(61)은 금속 물질(일 예로, 텅스텐)을 포함할 수 있다. 상기 제2 차광 패턴(61)은 상기 패드 영역(PR) 내로 입사되는 빛을 차단할 수 있다.
상기 제2 콘택(83)은 상기 제5 트렌치(TR5)의 잔부를 채울 수 있다. 상기 제2 콘택(83)은 금속 물질(일 예로, 알루미늄)을 포함할 수 있다. 상기 제2 콘택(83)은 이미지 센서와 외부 소자 사이의 전기적 연결 통로 역할을 할 수 있다. 상기 제2 분리 패턴(63)은 상기 제6 트렌치(TR6)의 잔부를 채울 수 있다. 상기 제2 분리 패턴(63)은 상기 광전 변환층(10)을 관통할 수 있고, 상기 배선층(20)의 일부를 관통할 수 있다. 상기 제2 분리 패턴(63)은 절연 물질을 포함할 수 있다. 상기 제2 캐핑 패턴(65)은 상기 제2 분리 패턴(63) 상에 배치될 수 있다. 상기 제2 캐핑 패턴(65) 도 4의 상기 매립 절연 패턴(159)과 동일한 물질을 포함할 수 있다. 상기 제2 보호막(73)은 상기 제2 연결 구조체(60)를 덮을 수 있다.
상기 제2 콘택(83)을 통해 인가된 전류는 상기 제2 차광 패턴(61), 상기 배선층(20) 내의 배선들, 및 상기 제1 차광 패턴(51)을 통해 상기 깊은 소자분리패턴(150)의 상기 반도체 패턴(SP)으로 흐를 수 있다. 상기 픽셀 어레이 영역(AR)의 상기 복수의 픽셀 영역들(PXR) 내 상기 광전 변환 영역들(110)로부터 발생한 전기적 신호는 상기 배선층(20) 내의 배선들, 상기 제2 차광 패턴(61), 및 상기 제2 콘택(83)을 통해 외부로 전송될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (10)

  1. 복수의 픽셀 영역들을 포함하는 기판; 및
    상기 복수의 픽셀 영역들 사이의 상기 기판 내에 배치되는 깊은 소자분리패턴을 포함하되,
    상기 깊은 소자분리패턴은 상기 기판의 적어도 일부를 관통하는 반도체 패턴, 및 상기 기판과 상기 반도체 패턴 사이에 개재되는 절연 패턴을 포함하고,
    상기 반도체 패턴은 상기 절연 패턴에 인접하는 제1 반도체 패턴, 및 상기 제1 반도체 패턴을 사이에 두고 상기 절연 패턴 상에 배치되는 제2 반도체 패턴을 포함하고,
    상기 절연 패턴은 상기 반도체 패턴에 인접하는 제1 부분, 및 상기 기판에 인접하는 제2 부분을 포함하고,
    상기 절연 패턴의 상기 제1 부분은 상기 절연 패턴의 상기 제2 부분과 다른 물질을 포함하고,
    상기 절연 패턴의 상기 제1 부분의 두께는 상기 절연 패턴의 상기 제2 부분의 두께보다 작은 이미지 센서.
  2. 청구항 1에 있어서,
    상기 절연 패턴의 상기 제1 부분은 질화물 및 산질화물 중 적어도 하나를 포함하는 이미지 센서.
  3. 청구항 2에 있어서,
    상기 절연 패턴의 상기 제2 부분은 산화물을 포함하는 이미지 센서.
  4. 청구항 1에 있어서,
    상기 절연 패턴의 상기 제1 부분은 질소 원소를 포함하고, 상기 절연 패턴의 상기 제2 부분은 질소 원소를 포함하지 않는 이미지 센서.
  5. 청구항 1에 있어서,
    상기 제2 반도체 패턴은 상기 제1 반도체 패턴의 최상부면을 덮고, 상기 절연 패턴의 상기 제1 부분과 접촉하는 이미지 센서,
  6. 청구항 5에 있어서,
    상기 제1 및 제2 반도체 패턴들은 P형 또는 N형 불순물로 도핑된 반도체 물질을 포함하는 이미지 센서.
  7. 청구항 1에 있어서,
    상기 복수의 픽셀 영역들의 각각은:
    광전 변환 영역; 및
    상기 깊은 소자분리패턴의 측면을 따라 연장되는 도핑 영역을 포함하고,
    상기 도핑 영역은 상기 광전 변환 영역과 상기 깊은 소자분리패턴 사이에 배치되는 이미지 센서.
  8. 청구항 7에 있어서,
    상기 도핑 영역은 제1 도전형을 갖는 불순물을 포함하고,
    상기 제1 및 제2 반도체 패턴들은 상기 제1 도전형을 갖는 불순물로 도핑된 반도체 물질을 포함하는 이미지 센서.
  9. 청구항 1에 있어서,
    상기 복수의 픽셀 영역들 사이의 상기 기판 내에 배치되는 얕은 소자분리 패턴을 더 포함하되,
    상기 깊은 소자분리패턴은, 상기 반도체 패턴 상에 배치되고 상기 얕은 소자분리패턴을 관통하는 매립 절연 패턴을 더 포함하고,
    상기 절연 패턴은 상기 얕은 소자분리패턴과 상기 매립 절연 패턴 사이로 연장되는 이미지 센서.
  10. 청구항 9에 있어서,
    상기 기판은 서로 대향하는 제1 면 및 제2 면을 가지고,
    상기 얕은 소자분리패턴은 상기 기판의 상기 제1 면으로부터 상기 기판 내부로 연장되는 제1 트렌치 내에 배치되고,
    상기 깊은 소자분리패턴은 상기 얕은 소자분리패턴을 관통하고 상기 기판의 상기 제2 면으로 연장되는 제2 트렌치 내에 배치되고,
    상기 절연 패턴은 상기 제1 트렌치의 상기 바닥면의 일부를 덮는 이미지 센서.
KR1020200112900A 2020-09-04 2020-09-04 이미지 센서 및 그 제조 방법 KR20220031807A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200112900A KR20220031807A (ko) 2020-09-04 2020-09-04 이미지 센서 및 그 제조 방법
US17/387,410 US12046617B2 (en) 2020-09-04 2021-07-28 Image sensor and method of fabricating the same
US18/632,810 US20240258353A1 (en) 2020-09-04 2024-04-11 Image sensor and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200112900A KR20220031807A (ko) 2020-09-04 2020-09-04 이미지 센서 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20220031807A true KR20220031807A (ko) 2022-03-14

Family

ID=80470073

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200112900A KR20220031807A (ko) 2020-09-04 2020-09-04 이미지 센서 및 그 제조 방법

Country Status (2)

Country Link
US (2) US12046617B2 (ko)
KR (1) KR20220031807A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12107107B2 (en) * 2021-11-18 2024-10-01 Omnivision Technologies, Inc. Dark-current inhibiting image sensor and method

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100486757B1 (ko) 2002-07-15 2005-05-03 매그나칩 반도체 유한회사 소자 격리 특성을 향상시킨 이미지센서 및 그 제조 방법
KR100672754B1 (ko) * 2004-05-10 2007-01-22 주식회사 하이닉스반도체 트렌치형 소자분리막을 구비한 반도체 소자의 제조 방법
US8035142B2 (en) 2004-07-08 2011-10-11 Micron Technology, Inc. Deuterated structures for image sensors and methods for forming the same
KR100614653B1 (ko) 2004-11-18 2006-08-22 삼성전자주식회사 백점 및 오버플로우의 문제없이 글로벌 노출이 가능한씨모스 이미지 센서 및 그 제조 방법
KR100670606B1 (ko) 2005-08-26 2007-01-17 (주)이엠엘에스아이 크로스 토크를 감소시키는 이미지 센서의 소자 분리 구조체및 그 제조방법
KR100776162B1 (ko) 2005-12-21 2007-11-12 동부일렉트로닉스 주식회사 이미지 소자의 제조방법
KR20090079105A (ko) 2008-01-16 2009-07-21 삼성전자주식회사 이미지 센서 및 그 제조 방법
KR20140147508A (ko) 2013-06-20 2014-12-30 삼성전자주식회사 이미지 센서
KR102209097B1 (ko) * 2014-02-27 2021-01-28 삼성전자주식회사 이미지 센서 및 이의 제조 방법
FR3019378A1 (fr) 2014-03-25 2015-10-02 St Microelectronics Crolles 2 Structure d'isolement entre des photodiodes
JP2019176089A (ja) 2018-03-29 2019-10-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、および電子機器
US10658410B2 (en) * 2018-08-27 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor having improved full well capacity and related method of formation
KR102599049B1 (ko) 2018-11-06 2023-11-06 삼성전자주식회사 이미지 센서
TWI837126B (zh) * 2019-05-03 2024-04-01 聯華電子股份有限公司 一種製作半導體元件的方法

Also Published As

Publication number Publication date
US20240258353A1 (en) 2024-08-01
US12046617B2 (en) 2024-07-23
US20220077204A1 (en) 2022-03-10

Similar Documents

Publication Publication Date Title
JP7479850B2 (ja) イメージセンサー
AU2010309415A1 (en) Color-optimized image sensor
US11818904B2 (en) Image sensor and method for fabricating the same
KR102652444B1 (ko) 이미지 센서
US20240258353A1 (en) Image sensor and method of fabricating the same
US20230036152A1 (en) Image sensor
US11925040B2 (en) Hybrid image sensors having optical and short-wave infrared pixels integrated therein
US20220115422A1 (en) Image sensor and method of fabricating the same
KR20230021428A (ko) 이미지 센서
EP4187605B1 (en) Image sensor and a method of fabricating the same
KR20230038001A (ko) 이미지 센서
US12148780B2 (en) Image sensor
US20240266376A1 (en) Image sensor and a method of manufacturing the same
EP4235792B1 (en) Image sensor
US20240170522A1 (en) Image sensors
US20230170376A1 (en) Image sensor and method of fabricating the same
US20230064084A1 (en) Image sensor and a method of fabricating the same
US20230170370A1 (en) Image sensor
KR20230127113A (ko) 이미지 센서
KR20230060051A (ko) 이미지 센서 및 이의 제조방법
CN116646362A (zh) 图像传感器
KR20240111235A (ko) 이미지 센서 및 그 제조 방법