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KR20220030368A - 절연막의 식각 방법, 이를 이용한 표시 장치의 제조 방법 및 표시 장치 - Google Patents

절연막의 식각 방법, 이를 이용한 표시 장치의 제조 방법 및 표시 장치 Download PDF

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KR20220030368A
KR20220030368A KR1020200109230A KR20200109230A KR20220030368A KR 20220030368 A KR20220030368 A KR 20220030368A KR 1020200109230 A KR1020200109230 A KR 1020200109230A KR 20200109230 A KR20200109230 A KR 20200109230A KR 20220030368 A KR20220030368 A KR 20220030368A
Authority
KR
South Korea
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layer
etching
insulating layer
interlayer insulating
amorphous silicon
Prior art date
Application number
KR1020200109230A
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English (en)
Inventor
김대수
정유광
조성원
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
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Priority to US17/212,812 priority patent/US11756964B2/en
Priority to CN202110571713.3A priority patent/CN114122257A/zh
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Abstract

본 개시는 절연막의 식각 방법, 이를 이용한 표시 장치의 제조 방법 및 표시 장치에 관한 것으로, 일 실시예에 의한 절연막의 식각 방법은 기판 위에 제1 게이트 절연막, 비정질규소층, 제1 층간 절연막 및 제2 층간 절연막을 순차적으로 형성하는 단계, 상기 제2 층간 절연막 위에 포토 레지스트를 도포하고, 포토 공정을 통해 상기 포토 레지스트를 패터닝하는 단계, 상기 패터닝된 포토 레지스트를 마스크로 이용하여 상기 비정질규소층의 적어도 일부가 노출될 때까지 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 식각하는 제1 식각 단계, 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 식각하는 제2 식각 단계, 상기 비정질규소층을 식각하는 제3 식각 단계, 및 상기 제1 게이트 절연막을 식각하는 제4 식각 단계를 포함하고, 상기 제2 식각 단계에서 사용되는 식각 가스는 상기 제1 식각 단계에서 사용되는 식각 가스보다 상기 비정질규소층에 대한 상기 제1 및 제2 층간 절연막의 식각 선택비가 높은 물질을 포함한다.

Description

절연막의 식각 방법, 이를 이용한 표시 장치의 제조 방법 및 표시 장치{METHOD FOR ETCHING INSULATING LAYER, METHOD FOR MANUFACTURING DISPLAY DEVICE USING THE SAME, AND DISPLAY DEVICE}
본 개시는 절연막의 식각 방법, 이를 이용한 표시 장치의 제조 방법 및 표시 장치에 관한 것이다.
유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성한다. 여기자가 여기 상태(exited state)로부터 기저 상태(ground state)로 변하면서 에너지를 방출하여 발광한다.
이러한 유기 발광 표시 장치는 자발광 소자인 유기 발광 다이오드를 포함하는 복수의 화소를 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수의 트랜지스터 및 하나 이상의 커패시터(Capacitor)가 형성되어 있다.
이러한 복수의 트랜지스터를 서로 연결하기 위해 절연막에 개구부를 형성하고, 개구부를 통해 연결되는 전극을 형성할 수 있다. 고해상도를 구현하기 위해 각 전극들 사이의 거리를 줄이면서, 전극을 형성하는 층의 개수를 늘릴 수 있다. 이에 따라 절연막에 개구부를 형성하기 위한 식각의 깊이가 깊어질 수 있으며, 식각 과정에서 불량이 발생하는 문제점이 있다.
실시예들은 적층되어 있는 복수의 절연막을 식각하여 개구부를 형성하는 과정에서 절연막의 일부가 식각되지 않거나, 절연막의 하부에 위치하는 층까지 과식각되는 것을 방지할 수 있는 표시 장치를 제공하기 위한 것이다.
일 실시예에 의한 절연막의 식각 방법은 기판 위에 제1 게이트 절연막, 비정질규소층, 제1 층간 절연막 및 제2 층간 절연막을 순차적으로 형성하는 단계, 상기 제2 층간 절연막 위에 포토 레지스트를 도포하고, 포토 공정을 통해 상기 포토 레지스트를 패터닝하는 단계, 상기 패터닝된 포토 레지스트를 마스크로 이용하여 상기 비정질규소층의 적어도 일부가 노출될 때까지 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 식각하는 제1 식각 단계, 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 식각하는 제2 식각 단계, 상기 비정질규소층을 식각하는 제3 식각 단계, 및 상기 제1 게이트 절연막을 식각하는 제4 식각 단계를 포함하고, 상기 제2 식각 단계에서 사용되는 식각 가스는 상기 제1 식각 단계에서 사용되는 식각 가스보다 상기 비정질규소층에 대한 상기 제1 및 제2 층간 절연막의 식각 선택비가 높은 물질을 포함한다.
상기 제1 식각 단계는 상기 비정질규소층의 적어도 일부가 노출될 때까지 진행할 수 있다.
상기 제2 식각 단계에서 사용되는 식각 가스는 펜타플루오로에테인(C2HF5), 아르곤(Ar) 및 수소(H2) 중 적어도 하나 이상을 포함할 수 있다.
상기 제2 식각 단계에서 상기 비정질규소층의 적어도 일부가 식각될 수 있다.
상기 제3 식각 단계에서 사용되는 식각 가스는 염소(Cl2)를 포함할 수 있다.
상기 제3 식각 단계에서 사용되는 식각 가스는 사불화탄소(CF4) 및 산소(O2) 중 적어도 하나 이상을 더 포함할 수 있다.
일 실시예에 의한 절연막의 식각 방법은 상기 제1 게이트 절연막 위에 제2 게이트 절연막을 형성하는 단계를 더 포함하고, 상기 제2 게이트 절연막은 상기 제1 게이트 절연막과 상기 비정질규소층 사이에 위치하고, 상기 제4 식각 단계에서 상기 제2 게이트 절연막을 더 식각할 수 있다.
상기 제2 식각 단계에서 상기 제1 층간 절연막과 상기 비정질규소층의 식각 선택비는 10:1일 수 있다.
상기 제3 식각 단계에서 상기 비정질규소층과 상기 제2 게이트 절연막의 식각 선택비는 3:1일 수 있다.
상기 제3 식각 단계에서 상기 제2 게이트 절연막의 적어도 일부가 식각될 수 있다.
일 실시예에 의한 절연막의 식각 방법은 상기 비정질규소층 위에 제2 게이트 절연막을 형성하는 단계를 더 포함하고, 상기 제2 게이트 절연막은 상기 비정질규소층과 상기 제1 층간 절연막 사이에 위치하고, 상기 제2 식각 단계에서 상기 제2 게이트 절연막을 더 식각할 수 있다.
상기 제2 식각 단계에서 상기 제2 게이트 절연막과 상기 비정질규소층의 식각 선택비는 10:1일 수 있다.
상기 제3 식각 단계에서 상기 비정질규소층과 상기 제1 게이트 절연막의 식각 선택비는 3:1일 수 있다.
상기 제3 식각 단계에서 상기 제1 게이트 절연막의 적어도 일부가 식각될 수 있다.
일 실시예에 의한 표시 장치의 제조 방법은 기판 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 제1 게이트 절연막을 형성하는 단계, 상기 제1 게이트 절연막 위에 제1 게이트 도전층을 형성하는 단계, 상기 제1 게이트 절연막 위에 비정질규소층을 형성하는 단계, 상기 비정질규소층 위에 제1 층간 절연막을 형성하는 단계, 상기 제1 층간 절연막 위에 제2 층간 절연막을 형성하는 단계, 상기 제2 층간 절연막, 상기 제1 층간 절연막 및 상기 제1 게이트 절연막을 식각하여 개구부를 형성하는 단계, 및 상기 제2 층간 절연막 위에 상기 개구부를 통해 상기 반도체층과 연결되는 제1 데이터 도전층을 형성하는 단계를 포함하고, 상기 개구부를 형성하는 단계는 상기 제2 층간 절연막 위에 포토 레지스트를 도포하고, 포토 공정을 통해 상기 포토 레지스트를 패터닝하는 단계, 상기 패터닝된 포토 레지스트를 마스크로 이용하여 상기 비정질규소층의 적어도 일부가 노출될 때까지 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 식각하는 제1 식각 단계, 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 식각하는 제2 식각 단계, 상기 비정질규소층을 식각하는 제3 식각 단계, 및 상기 제1 게이트 절연막을 식각하는 제4 식각 단계를 포함하고, 상기 제2 식각 단계에서 사용되는 식각 가스는 상기 제1 식각 단계에서 사용되는 식각 가스보다 상기 비정질규소층에 대한 상기 제1 및 제2 층간 절연막의 식각 선택비가 높은 물질을 포함한다.
일 실시예에 의한 표시 장치의 제조 방법은 상기 제1 게이트 도전층 위에 제2 게이트 절연막을 형성하는 단계, 및 상기 제2 게이트 절연막 위에 제2 게이트 도전층을 형성하는 단계를 더 포함하고, 상기 비정질규소층은 상기 제2 게이트 절연막 위에 위치할 수 있다.
일 실시예에 의한 표시 장치의 제조 방법은 상기 비정질규소층 위에 제2 게이트 절연막을 형성하는 단계, 및 상기 제2 게이트 절연막 위에 제2 게이트 도전층을 형성하는 단계를 더 포함하고, 상기 비정질규소층은 상기 제1 게이트 절연막 위에 위치할 수 있다.
일 실시예에 의한 표시 장치는 기판, 상기 기판 위에 위치하는 반도체층, 상기 반도체층 위에 위치하는 제1 게이트 절연막, 상기 제1 게이트 절연막 위에 위치하고, 상기 반도체층과 중첩하는 제1 게이트 도전층, 상기 제1 게이트 도전층 위에 위치하는 제2 게이트 절연막, 상기 제2 게이트 절연막 위에 위치하는 제2 게이트 도전층, 상기 제2 게이트 도전층 위에 위치하는 제1 층간 절연막, 상기 제1 층간 절연막 위에 위치하는 제2 층간 절연막, 상기 제1 게이트 절연막과 상기 제1 층간 절연막 사이에 위치하는 비정질규소층, 및 상기 제2 층간 절연막 위에 위치하고, 상기 반도체층과 연결되어 있는 제1 데이터 도전층을 포함하고, 상기 제1 게이트 절연막, 상기 제2 게이트 절연막, 상기 제1 층간 절연막, 상기 제2 층간 절연막 및 상기 비정질규소층은 상기 반도체층과 중첩하는 개구부를 포함하고, 상기 제1 데이터 도전층은 상기 개구부를 통해 상기 반도체층과 연결되어 있다.
상기 비정질규소층은 상기 제2 게이트 절연막과 상기 제1 층간 절연막 사이에 위치할 수 있다.
상기 비정질규소층은 상기 제1 게이트 절연막과 상기 제2 게이트 절연막 사이에 위치할 수 있다.
실시예들에 따르면, 복수의 절연막을 식각하여 개구부를 형성하는 과정에서 절연막이 균일하게 식각되도록 함으로써, 절연막의 일부가 식각되지 않거나 과식각되는 것을 방지할 수 있다.
도 1은 일 실시예에 의한 표시 장치를 나타낸 단면도이다.
도 2 내지 도 6은 일 실시예에 의한 절연막의 식각 방법을 순차적으로 나타낸 공정 단면도이다.
도 7은 질화규소를 포함하는 층을 식각하기 전과 식각한 후의 두께를 나타낸 도면이다.
도 8은 비정질규소를 포함하는 층을 식각하기 전과 식각한 후의 두께를 나타낸 도면이다.
도 9는 도 7 및 도 8의 표로부터 질화규소를 포함하는 층과 비정질규소를 포함하는 층의 식각 선택비를 나타낸 도면이다.
도 10은 일 실시예에 의한 절연막의 식각 방법에 의해 식각이 이루어진 절연막을 나타낸 도면이다.
도 11은 비교예에 의한 절연막의 식각 방법에 의해 식각이 이루어진 절연막을 나타낸 도면이다.
도 12는 일 실시예에 의한 표시 장치를 나타낸 단면도이다.
도 13 내지 도 17은 일 실시예에 의한 절연막의 식각 방법을 순차적으로 나타낸 공정 단면도이다.
도 18은 일 실시예에 의한 표시 장치의 회로도이다.
도 19는 일 실시예에 의한 표시 장치의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
먼저, 도 1을 참조하여 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.
도 1은 일 실시예에 의한 표시 장치를 나타낸 단면도이다. 도 1은 표시 장치에 있어서 설명의 편의를 위하여 제1 트랜지스터(Tsw) 및 제2 트랜지스터(Tdr), 제2 트랜지스터(Tdr)에 연결된 발광 다이오드(LED)를 위주로 도시하였다. 제1 트랜지스터(Tsw)는 스위칭 트랜지스터일 수 있다. 제2 트랜지스터(TR2)는 구동 트랜지스터일 수 있다.
도 1에 도시된 바와 같이, 기판(110) 위에는 제1 트랜지스터(Tsw)의 반도체(131) 및 제2 트랜지스터(Tdr)의 반도체(135)를 포함하는 반도체층이 위치할 수 있다.
기판(110)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 기판(110)은 휘거나 접힘이 가능한 가요성 재료를 포함할 수 있고, 단층 또는 다층일 수 있다.
제1 트랜지스터(Tsw)의 반도체(131)는 소스 영역(132), 채널 영역(133) 및 드레인 영역(134)을 포함할 수 있다. 제1 트랜지스터(Tsw)의 반도체(131)의 채널 영역(133)의 양측에 소스 영역(132) 및 드레인 영역(134)이 각각 위치할 수 있다. 제2 트랜지스터(Tdr)의 반도체(135)는 소스 영역(136), 채널 영역(137) 및 드레인 영역(138)을 포함할 수 있다. 제2 트랜지스터(Tdr)의 반도체(135)의 채널 영역(137)의 양측에 소스 영역(136) 및 드레인 영역(138)이 각각 위치할 수 있다. 제1 트랜지스터(Tsw)의 반도체(131) 및 제2 트랜지스터(Tdr)의 반도체(135)는 다결정 반도체 물질을 포함할 수 있다.
기판(110)과 제1 트랜지스터(Tsw)의 반도체(131) 및 제2 트랜지스터(Tdr)의 반도체(135)를 포함하는 반도체층 사이에는 버퍼층(111)이 위치할 수 있다. 버퍼층(111)은 단층 또는 다층 구조를 가질 수 있다. 버퍼층(111)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 또한, 기판(110)과 버퍼층(111) 사이에는 베리어층이 더 위치할 수 있다. 베리어층은 단층 또는 다층 구조를 가질 수 있다. 베리어층은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제1 트랜지스터(Tsw)의 반도체(131) 및 제2 트랜지스터(Tdr)의 반도체(135)를 포함하는 반도체층 위에는 제1 게이트 절연막(141)이 위치할 수 있다. 제1 게이트 절연막(141)은 단층 또는 다층 구조를 가질 수 있다. 제1 게이트 절연막(141)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제1 게이트 절연막(141) 위에는 제1 트랜지스터(Tsw)의 게이트 전극(151) 및 제2 트랜지스터(Tdr)의 하부 게이트 전극(152a)을 포함하는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층은 단층 또는 다층 구조를 가질 수 있다. 제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등의 금속 물질을 포함할 수 있다. 제1 트랜지스터(Tsw)의 게이트 전극(151)은 제1 트랜지스터(Tsw)의 채널 영역(133)과 중첩할 수 있다. 제2 트랜지스터(Tdr)의 하부 게이트 전극(152a)은 제2 트랜지스터(Tdr)의 채널 영역(137)과 중첩할 수 있다. 제1 게이트 도전층을 형성한 후 도핑 공정 또는 플라즈마 처리를 진행할 수 있다. 제1 게이트 도전층에 의해 가려진 반도체층의 부분은 도핑이나 플라즈마 처리가 되지 않고, 제1 게이트 도전층에 의해 덮여 있지 않은 반도체층의 부분은 도핑되거나 플라즈마 처리가 되어 도전체와 동일한 특성을 가질 수 있다.
제1 트랜지스터(Tsw)의 게이트 전극(151) 및 제2 트랜지스터(Tdr)의 하부 게이트 전극(152a)을 포함하는 제1 게이트 도전층 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142)은 단층 또는 다층 구조를 가질 수 있다. 제2 게이트 절연막(142)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제2 게이트 절연막(142) 위에는 비정질규소층(500)이 위치할 수 있다. 비정질규소층(500)은 기판(110) 위에 전체적으로 형성될 수 있다. 즉, 비정질규소층(500)은 제2 게이트 절연막(142)의 대부분의 영역을 덮도록 형성될 수 있다. 비정질규소층(500)은 비정질 규소 물질을 포함할 수 있다.
비정질규소층(500) 위에는 제2 트랜지스터(Tdr)의 상부 게이트 전극(152b)을 포함하는 제2 게이트 도전층이 위치할 수 있다. 제2 게이트 도전층은 단층 또는 다층 구조를 가질 수 있다. 제2 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등의 금속 물질을 포함할 수 있다. 제2 트랜지스터(Tdr)의 상부 게이트 전극(152b)은 하부 게이트 전극(152a)과 중첩할 수 있다. 상부 게이트 전극(152b)과 하부 게이트 전극(152a)이 제2 트랜지스터(Tdr)의 게이트 전극(152)을 구성한다. 제2 트랜지스터(Tdr)의 게이트 전극(152)은 반도체(135)의 채널 영역(137)과 기판(110)에 수직한 방향으로 중첩할 수 있다.
제2 트랜지스터(Tdr)의 상부 게이트 전극(152b)을 포함하는 제2 게이트 도전층 위에는 제1 층간 절연막(161)이 위치할 수 있다. 제1 층간 절연막(161)은 단층 또는 다층 구조를 가질 수 있다. 제1 층간 절연막(161)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제1 층간 절연막(161) 위에는 제2 층간 절연막(162)이 위치할 수 있다. 제2 층간 절연막(162)은 단층 또는 다층 구조를 가질 수 있다. 제2 층간 절연막(162)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다. 제2 층간 절연막(162)은 제1 개구부(1161), 제2 개구부(1162), 제3 개구부(1163) 및 제4 개구부(1164)를 포함할 수 있다.
제1 개구부(1161)는 제1 트랜지스터(Tsw)의 반도체(131)의 소스 영역(132)과 중첩할 수 있다. 제1 개구부(1161)는 제2 층간 절연막(162)뿐만 아니라 제1 층간 절연막(161), 비정질규소층(500), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)에 더 형성될 수 있다.
제2 개구부(1162)는 제1 트랜지스터(Tsw)의 반도체(131)의 드레인 영역(134)과 중첩할 수 있다. 제2 개구부(1162)는 제2 층간 절연막(162)뿐만 아니라 제1 층간 절연막(161), 비정질규소층(500), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)에 더 형성될 수 있다.
제3 개구부(1163)는 제2 트랜지스터(Tdr)의 반도체(135)의 소스 영역(136)과 중첩할 수 있다. 제3 개구부(1163)는 제2 층간 절연막(162)뿐만 아니라 제1 층간 절연막(161), 비정질규소층(500), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)에 더 형성될 수 있다.
제4 개구부(1164)는 제2 트랜지스터(Tdr)의 반도체(135)의 드레인 영역(138)과 중첩할 수 있다. 제4 개구부(1164)는 제2 층간 절연막(162)뿐만 아니라 제1 층간 절연막(161), 비정질규소층(500), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)에 더 형성될 수 있다.
제2 층간 절연막(162) 위에는 제1 트랜지스터(Tsw)의 소스 전극(171a) 및 드레인 전극(172a), 제2 트랜지스터(Tdr)의 소스 전극(173) 및 드레인 전극(174)을 포함하는 제1 데이터 도전층이 위치할 수 있다. 제1 데이터 도전층은 단층 또는 다층 구조를 가질 수 있다. 제1 데이터 도전층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)등을 포함할 수 있다.
제1 트랜지스터(Tsw)의 소스 전극(171a)은 제1 개구부(1161)를 통해 제1 트랜지스터(Tsw)의 반도체(131)의 소스 영역(132)과 연결될 수 있다. 제1 트랜지스터(Tsw)의 드레인 전극(172a)은 제2 개구부(1162)를 통해 제1 트랜지스터(Tsw)의 반도체(131)의 드레인 영역(134)과 연결될 수 있다. 제2 트랜지스터(Tdr)의 소스 전극(173)은 제3 개구부(1163)를 통해 제2 트랜지스터(Tdr)의 반도체(135)의 소스 영역(136)과 연결될 수 있다. 제2 트랜지스터(Tdr)의 드레인 전극(174)은 제4 개구부(1164)를 통해 제2 트랜지스터(Tdr)의 반도체(135)의 드레인 영역(138)과 연결될 수 있다.
제1 트랜지스터(Tsw)의 소스 전극(171a) 및 드레인 전극(172a), 제2 트랜지스터(Tdr)의 소스 전극(173) 및 드레인 전극(174)을 포함하는 제1 데이터 도전층 위에는 제3 층간 절연막(163)이 위치할 수 있다. 제3 층간 절연막(163)은 단층 또는 다층 구조를 가질 수 있다. 제3 층간 절연막(163)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다. 제3 층간 절연막(163)은 제2 트랜지스터(Tdr)의 드레인 전극(174)과 중첩하는 개구부(1165)를 포함할 수 있다.
제3 층간 절연막(163) 위에는 연결 전극(176)을 포함하는 제2 데이터 도전층이 위치할 수 있다. 제2 데이터 도전층은 단층 또는 다층 구조를 가질 수 있다. 제2 데이터 도전층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)등을 포함할 수 있다. 연결 전극(176)은 개구부(1165)를 통해 제2 트랜지스터(Tdr)의 드레인 전극(174)과 연결될 수 있다.
연결 전극(176)을 포함하는 제2 데이터 도전층 위에는 보호막(180)이 위치할 수 있다. 보호막(180)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다. 보호막(180)은 연결 전극(176)과 중첩하는 개구부(181)를 포함할 수 있다.
보호막(180) 위에는 애노드 전극(191)이 위치할 수 있다. 애노드 전극(191)은 개구부(181)를 통해 연결 전극(176)과 연결될 수 있다. 따라서, 애노드 전극(191)은 연결 전극(176)을 통해 제2 트랜지스터(Tdr)의 드레인 전극(174)과 연결될 수 있다.
애노드 전극(191) 위에는 격벽(350)이 위치할 수 있다. 격벽(350)에는 개구(351)가 형성되어 있으며, 격벽(350)의 개구(351)는 애노드 전극(191)과 중첩할 수 있다. 격벽(350)의 개구(351) 내에는 발광 소자층(370)이 위치할 수 있다. 발광 소자층(370) 및 격벽(350) 위에는 캐소드 전극(270)이 위치할 수 있다. 애노드 전극(191), 발광 소자층(370) 및 캐소드 전극(270)은 발광 다이오드(LED)를 구성할 수 있다.
다음으로, 도 2 내지 도 6을 참조하여 일 실시예에 의한 절연막의 식각 방법에 대해 설명하면 다음과 같다.
도 2 내지 도 6은 일 실시예에 의한 절연막의 식각 방법을 순차적으로 나타낸 공정 단면도이다. 도 2 내지 도 6은 도 1에 도시되어 있는 일 실시예에 의한 표시 장치의 일부 층을 도시하고 있다. 도 2 내지 도 6은 기판, 버퍼층, 반도체층, 제1 게이트 절연막, 제2 게이트 절연막, 비정질규소층, 제1 층간 절연막, 제2 층간 절연막을 도시하고 있다. 본 실시예에서는 적층된 복수의 절연막의 식각 방법을 설명하고자 하며, 절연막들 사이에 위치하는 제1 게이트 도전층, 제2 게이트 도전층 등은 생략하였다.
먼저, 도 2에 도시된 바와 같이, 기판(110) 위에 제1 게이트 절연막(141), 제2 게이트 절연막(142), 비정질규소층(500), 제1 층간 절연막(161) 및 제2 층간 절연막(162)을 순차적으로 형성할 수 있다. 기판(110)과 제1 게이트 절연막(141) 사이에는 반도체층(130)이 위치할 수 있고, 기판(110)과 반도체층(130) 사이에는 버퍼층(111)이 위치할 수 있다.
예를 들면, 제1 게이트 절연막(141)은 산화규소로 이루어질 수 있고, 약 1200Å 의 두께를 가질 수 있다. 제2 게이트 절연막(142)은 질화규소로 이루어질 수 있고, 약 1100Å 의 두께를 가질 수 있다. 비정질규소층(500)은 비정질규소로 이루어질 수 있고, 약 500Å 의 두께를 가질 수 있다. 제1 층간 절연막(161)은 다층 구조를 가질 수 있고, 산화규소로 이루어진 층이 약 6000Å 의 두께를 가질 수 있고, 질화규소로 이루어진 층이 약 2000Å 의 두께를 가질 수 있다. 이때, 질화규소로 이루어진 층이 산화규소로 이루어진 층 위에 위치할 수 있다. 제2 층간 절연막(162)은 질화규소로 이루어질 수 있고, 약 1100Å 의 두께를 가질 수 있다. 따라서, 복수의 절연막이 전체적으로 약 11900Å 의 두께를 가질 수 있다. 상기에서 설명한 절연막의 물질 및 두께는 하나의 예시에 불과하며, 다양하게 변경이 가능하다. 이처럼 여러 층이 적층되어 있는 두꺼운 절연막을 한 번에 식각할 경우 일부 영역은 식각이 되지 않고 남을 수 있고, 다른 일부 영역은 과식각되어 절연막 아래에 위치하는 층이 손상될 수 있다. 본 실시예에서는 여러 층이 적층되어 있는 절연막들 사이에 비정질규소층(500)을 형성함으로써, 전체 영역에서 균일하게 식각이 이루지도록 할 수 있으며, 이하에서 설명한다.
제2 층간 절연막(162) 위에 포토 레지스트(400)를 도포한다. 이어, 포토 레지스트(400) 위에 마스크를 대응시키고 광을 조사한 후, 현상하는 등 포토 공정을 진행하여 포토 레지스트(400)를 패터닝한다.
도 3에 도시된 바와 같이, 패터닝된 포토 레지스트(400)를 마스크로 이용하여 제2 층간 절연막(162) 및 제1 층간 절연막(161)을 식각하는 제1 식각 단계(1st etch)를 진행한다. 제1 식각 단계(1st etch)는 비정질규소층(500)의 적어도 일부가 노출될 때까지 진행할 수 있다. 이때, 식각 가스는 사불화탄소(CF4), 산소(O2) 등을 포함할 수 있다. 이러한 식각 가스는 선택비가 높지 않아 비정질규소층(500)이 노출된 이후에도 계속 진행할 경우 균일하게 식각되지 않을 수 있다. 따라서, 비정질규소층(500)의 적어도 일부가 노출되면 제1 식각 단계(1st etch)를 중단할 수 있다. 이때, 일부 영역은 제2 층간 절연막(162) 및 제1 층간 절연막(161)의 두께만큼 식각이 이루어져 비정질규소층(500)이 노출될 수 있고, 다른 일부 영역은 제2 층간 절연막(162) 및 제1 층간 절연막(161)의 두께보다 적게 식각이 이루어져 비정질규소층(500)이 노출되지 않을 수 있다. 즉, 패터닝된 포토 레지스트(400)에 의해 덮여 있지 않은 제1 층간 절연막(161) 및/또는 제2 층간 절연막(162)의 적어도 일부가 남아 있는 상태일 수 있다.
도 4에 도시된 바와 같이, 남아 있는 제1 층간 절연막(161) 및 제2 층간 절연막(162)을 식각하는 제2 식각 단계(2nd etch)를 진행한다. 제2 식각 단계(2nd etch)에서는 비정질규소층(500)의 적어도 일부가 식각될 수 있다. 도 4에서 편의상 비정질규소층(500)이 균일하게 식각되어 있는 것으로 도시되어 있으나, 실제로는 일부 영역에서는 비정질규소층(500)이 식각될 수 있고, 다른 일부 영역에서는 비정질규소층(500)이 남아 있다. 이때, 식각 가스는 펜타플루오로에테인(C2HF5), 아르곤(Ar), 수소(H2) 등을 포함할 수 있다. 이러한 식각 가스는 고선택비를 가지도록 제어할 수 있다. 제2 식각 단계(2nd etch)에서 사용되는 식각 가스는 제1 식각 단계(1st etch)에서 사용되는 식각 가스보다 비정질규소층(500)에 대한 제1 층간 절연막(161) 및 제2 층간 절연막(162)의 식각 선택비가 높은 물질을 포함할 수 있다. 예를 들면, 제2 식각 단계(2nd etch)에서 산화규소와 비정질규소의 식각 선택비는 약 10:1일 수 있다. 즉, 비정질규소에 대한 산화규소의 식각 선택비는 약 10일 수 있다. 즉, 비정질규소가 약 1만큼 식각될 때 산화규소는 약 10만큼 식각될 수 있다. 제1 층간 절연막(161)은 다층 구조를 가질 수 있고, 이때 아래쪽 층은 산화규소를 포함할 수 있다. 제1 식각 단계(1st etch)에서 제2 층간 절연막(162) 및 제1 층간 절연막(161)의 상부층이 대부분 식각되고, 제2 식각 단계(2nd etch)에서 제1 층간 절연막(161)의 하부층이 대부분 식각되고, 비정질규소층(500)의 일부가 식각될 수 있다. 제2 식각 단계(2nd etch)는 패터닝된 포토 레지스트(400)에 의해 덮여 있지 않은 제1 층간 절연막(161) 및 제2 층간 절연막(162)의 부분을 모두 제거할 때까지 진행할 수 있다. 제2 식각 단계(2nd etch)는 비정질규소층(500)에 대한 제1 층간 절연막(161) 및 제2 층간 절연막(162)의 식각 선택비가 높게 진행되므로, 비정질규소층(500)은 남아 있을 수 있다. 즉, 패터닝된 포토 레지스트(400)에 의해 덮여 있지 않은 비정질규소층(500)의 적어도 일부가 남아 있는 상태일 수 있다.
도 5에 도시된 바와 같이, 비정질규소층(500)을 식각하는 제3 식각 단계(3rd etch)를 진행한다. 제3 식각 단계(3rd etch)에서는 제2 게이트 절연막(142)의 적어도 일부가 식각될 수 있다. 이때, 식각 가스는 제1 식각 단계(1st etch)와 마찬가지로 사불화탄소(CF4), 산소(O2) 등을 포함할 수 있다. 또한, 식각 가스는 염소(Cl2)를 더 포함할 수 있다. 식각 가스가 염소(Cl2)를 더 포함함으로써, 비정질규소층(500)에 대한 제2 게이트 절연막(142)의 식각 선택비가 낮아질 수 있다. 예를 들면, 제3 식각 단계(3rd etch)에서 비정질규소와 질화규소의 선택비는 약 3:1일 수 있다. 즉, 비정질규소에 대한 질화규소의 선택비는 약 1/3일 수 있다. 즉, 비정질규소가 약 1만큼 식각될 때 질화규소는 약 1/3만큼 식각될 수 있다. 따라서, 제2 게이트 절연막(142)에 비해 비정질규소층(500)이 더 빠른 속도로 식각될 수 있다. 제3 식각 단계(3rd etch)는 패터닝된 포토 레지스트(400)에 의해 덮여 있지 않은 비정질규소층(500)을 모두 제거할 때까지 진행할 수 있다. 제3 식각 단계(3rd etch)는 비정질규소층(500)에 대한 제2 게이트 절연막(142)의 식각 선택비가 낮게 진행되므로, 제2 게이트 절연막(142)은 남아 있을 수 있다. 즉, 패터닝된 포토 레지스트(400)에 의해 덮여 있지 않은 제2 게이트 절연막(142)의 적어도 일부가 남아 있는 상태일 수 있다.
도 6에 도시된 바와 같이, 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)을 식각하는 제4 식각 단계(4th etch)를 진행한다. 제4 식각 단계(4th etch)에서는 질화규소나 산화규소를 식각할 수 있는 식각 가스를 이용할 수 있다. 제4 식각 단계(4th etch)에서는 패터닝된 포토 레지스트(400)에 의해 덮여 있지 않은 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)의 부분이 제거될 수 있다. 따라서, 반도체층(130)이 노출될 수 있다.
본 실시예에서는 제2 게이트 절연막(142)과 제1 층간 절연막(161) 사이에 비정질규소층(500)이 위치한다. 이때, 제2 식각 단계(2nd etch)에서는 비정질규소층(500)에 대한 제1 층간 절연막(161)의 식각 선택비가 높게 이루어지고, 제3 식각 단계(3rd etch)에서는 비정질규소층(500)에 대한 제2 게이트 절연막(142)의 식각 선택비가 낮게 이루어진다. 이처럼 여러 층이 적층되어 있는 두꺼운 절연막들을 식각 선택비를 조절하여 여러 식각 단계를 거쳐 식각 공정을 진행함으로써, 균일한 식각이 이루어지도록 할 수 있다. 따라서, 본 실시예에서는 절연막들 중 일부가 남거나, 절연막들 아래에 위치하는 층 예를 들면, 반도체층(130)이 손상되는 것을 방지할 수 있다.
다음으로, 도 1 내지 도 6을 다시 참조하여, 일 실시예에 의한 표시 장치를 제조하는 방법에 대해 설명하면 다음과 같다.
먼저, 기판(110) 위에 다결정 반도체 물질을 사용하여 제1 트랜지스터(Tsw)의 반도체(131) 및 제2 트랜지스터(Tdr)의 반도체(135)를 포함하는 반도체층을 형성할 수 있다. 반도체층 위에 제1 게이트 절연막(141)을 형성할 수 있다. 제1 게이트 절연막(141) 위에 금속 물질을 증착하고, 이를 패터닝하여 제1 트랜지스터(Tsw)의 게이트 전극(151) 및 제2 트랜지스터(Tdr)의 하부 게이트 전극(152a)을 포함하는 제1 게이트 도전층을 형성할 수 있다. 제1 게이트 도전층 위에 제2 게이트 절연막(142)을 형성할 수 있다. 제2 게이트 절연막(142) 위에 비정질규소층(500)을 형성할 수 있다. 비정질규소층(500) 위에 금속 물질을 증착하고, 이를 패터닝하여 제2 게이트 도전층을 형성할 수 있다. 제2 게이트 도전층 위에 제1 층간 절연막(161)을 형성할 수 있다. 제1 층간 절연막(161) 위에 제2 층간 절연막(162)을 형성할 수 있다.
이어, 제2 층간 절연막(162), 제1 층간 절연막(161), 비정질규소층(500), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)을 식각하여 제1 개구부(1161), 제2 개구부(1162), 제3 개구부(1163) 및 제4 개구부(1164)를 형성한다. 제1 개구부(1161), 제2 개구부(1162), 제3 개구부(1163) 및 제4 개구부(1164)는 제2 층간 절연막(162), 제1 층간 절연막(161), 비정질규소층(500), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)을 관통하도록 형성되며, 반도체층의 적어도 일부가 노출될 수 있다. 제1 개구부(1161)를 형성함으로써, 제1 트랜지스터(Tsw)의 반도체(131)의 소스 영역(132)이 노출될 수 있고, 제2 개구부(1162)를 형성함으로써, 제1 트랜지스터(Tsw)의 반도체(131)의 드레인 영역(134)이 노출될 수 있다. 제3 개구부(1163)를 형성함으로써, 제2 트랜지스터(Tdr)의 반도체(135)의 소스 영역(136)이 노출될 수 있고, 제4 개구부(1164)를 형성함으로써, 제2 트랜지스터(Tdr)의 반도체(135)의 드레인 영역(138)이 노출될 수 있다.
제2 층간 절연막(162), 제1 층간 절연막(161), 비정질규소층(500), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)을 식각하는 단계는 앞서 설명한 바와 같이, 4차례의 식각 단계를 포함할 수 있다. 먼저, 제2 층간 절연막(162) 위에 포토 레지스트(400)를 도포하고, 패터닝한 후, 이를 마스크로 이용하여 비정질규소층(500)의 적어도 일부가 노출될 때까지 제1 식각 단계(1st etch)를 진행할 수 있다. 이어, 제2 식각 단계(2nd etch)를 진행하여 제1 층간 절연막(161) 및 제2 층간 절연막(162)을 식각한다. 제2 식각 단계(2nd etch)에서 사용되는 식각 가스는 제1 식각 단계(1st etch)에서 사용되는 식각 가스보다 비정질규소층(500)에 대한 제1 층간 절연막(161) 및 제2 층간 절연막(162)의 식각 선택비가 높은 물질을 포함할 수 있다. 이어, 제3 식각 단계(3rd etch)를 진행하여 비정질규소층(500)을 식각한다. 제3 식각 단계(3rd etch)에서는 염소(Cl2) 가스를 식각 가스로 추가함으로써, 비정질규소층(500)에 대한 제2 게이트 절연막(142)의 식각 선택비가 낮아질 수 있다. 이어, 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)을 식각하는 제4 식각 단계(4th etch)를 진행할 수 있다. 본 실시예에서는 여러 층이 적층되어 있는 두꺼운 절연막들을 식각 선택비를 조절하여 여러 식각 단계를 거쳐 식각 공정을 진행함으로써, 균일한 식각이 이루어지도록 할 수 있다. 따라서, 본 실시예에서는 절연막들 중 일부가 남거나, 절연막들 아래에 위치하는 층 예를 들면, 반도체층(130)이 손상되는 것을 방지할 수 있다.
이어, 제2 층간 절연막(162) 위에 금속 물질을 증착하고, 이를 패터닝하여 제1 트랜지스터(Tsw)의 소스 전극(171a) 및 드레인 전극(172a), 제2 트랜지스터(Tdr)의 소스 전극(173) 및 드레인 전극(174)을 포함하는 제1 데이터 도전층을 형성할 수 있다. 제1 데이터 도전층 위에 제3 층간 절연막(163)을 형성할 수 있다. 제3 층간 절연막(163)에 개구부(1165)를 형성하고, 제3 층간 절연막(163) 위에 연결 전극(176)을 포함하는 제2 데이터 도전층을 형성할 수 있다. 제2 데이터 도전층 위에 보호막(180)을 형성할 수 있다. 보호막(180)에 개구부(181)를 형성하고, 보호막(180) 위에 애노드 전극(191)을 형성할 수 있다. 애노드 전극(191) 위에 격벽(350)을 형성하고, 격벽(350)에 개구(351)를 형성하며, 개구(351) 내에 발광 소자층(370)을 형성할 수 있다. 발광 소자층(370) 및 격벽(350) 위에 캐소드 전극(270)을 형성할 수 있다.
다음으로, 도 7 내지 도 9를 참조하여 일 실시예에 의한 절연막의 식각 방법에서 제3 식각 단계(3rd etch)에 대해 더욱 설명한다. 제3 식각 단계(3rd etch)에서 식각 가스가 염소(Cl2)를 포함함으로써, 비정질규소층(500)에 대한 제2 게이트 절연막(142)의 식각 선택비가 낮아지는 것을 실험 결과를 통해 설명한다.
도 7은 질화규소를 포함하는 층을 식각하기 전과 식각한 후의 두께를 나타낸 도면이고, 도 8은 비정질규소를 포함하는 층을 식각하기 전과 식각한 후의 두께를 나타낸 도면이며, 도 9는 도 7 및 도 8의 표로부터 질화규소를 포함하는 층과 비정질규소를 포함하는 층의 식각 선택비를 나타낸 도면이다. 도 7 및 도 8의 수치는 동일한 조건의 식각 공정에서 얻은 데이터이다.
도 7에 도시된 바와 같이, 질화규소를 포함하는 층은 식각 공정이 진행되기 전에 약 3163Å 내지 약 3894Å 의 두께를 가질 수 있다. 위치에 따라 질화규소를 포함하는 층의 두께가 상이할 수 있으며, 평균적으로 약 3517Å 의 두께를 가질 수 있다. 식각 공정이 진행되면서 질화규소를 포함하는 층의 두께는 줄어들게 된다. 질화규소를 포함하는 층은 식각 공정이 진행된 후에 약 3077Å 내지 약 3825Å 의 두께를 가질 수 있다. 위치에 따라 질화규소를 포함하는 층의 두께가 상이할 수 있으며, 평균적으로 약 3440Å 의 두께를 가질 수 있다. 식각에 의해 줄어든 두께는 약 63Å 내지 약 92Å 일 수 있다. 식각 공정에 의해 평균적으로 약 77Å 의 두께가 줄어들 수 있다.
도 8에 도시된 바와 같이, 비정질규소를 포함하는 층은 식각 공정이 진행되기 전에 약 933Å 내지 약 1016Å 의 두께를 가질 수 있다. 위치에 따라 비정질규소를 포함하는 층의 두께가 상이할 수 있으며, 평균적으로 약 965Å 의 두께를 가질 수 있다. 식각 공정이 진행되면서 비정질규소를 포함하는 층의 두께는 줄어들게 된다. 비정질규소를 포함하는 층은 식각 공정이 진행된 후에 약 647Å 내지 약 838Å 의 두께를 가질 수 있다. 위치에 따라 비정질규소를 포함하는 층의 두께가 상이할 수 있으며, 평균적으로 약 727Å 의 두께를 가질 수 있다. 식각에 의해 줄어든 두께는 약 141Å 내지 약 352Å 일 수 있다. 식각 공정에 의해 평균적으로 약 238Å 의 두께가 줄어들 수 있다.
도 9에 도시된 바와 같이, 도 7 및 도 8의 실험결과로부터 질화규소를 포함하는 층의 식각량에 대한 비정질규소를 포함하는 층의 식각량의 식각 선택비를 계산할 수 있다. 식각 선택비가 가장 작은 경우 약 2.16일 수 있고, 식각 선택비가 가장 큰 경우 약 3.88일 수 있다. 평균적으로 약 3.05의 식각 선택비를 가질 수 있다.
도 7 내지 도 9의 데이터는 염소(Cl2) 기체를 포함하는 식각 가스를 이용한 식각 공정에서의 결과로서, 식각 가스가 염소(Cl-2) 기체를 포함할 경우 식각 선택비가 낮아지는 것을 확인할 수 있다.
다음으로, 도 10 및 도 11을 참조하여 일 실시예에 의한 절연막의 식각 방법에 의해 균일하게 식각이 이루어지는 결과에 대해 비교예에 의한 절연막과 비교하여 설명한다.
도 10은 일 실시예에 의한 절연막의 식각 방법에 의해 식각이 이루어진 절연막을 나타낸 도면이고, 도 11은 비교예에 의한 절연막의 식각 방법에 의해 식각이 이루어진 절연막을 나타낸 도면이다.
도 10에 도시된 바와 같이, 일 실시예에 의한 절연막의 식각 방법에 의해 비정질규소층을 형성하고, 여러 단계에 걸쳐 식각 조건을 변경하면서 식각 공정을 진행하는 경우 균일하게 패턴을 형성할 수 있다.
도 11에 도시된 바와 같이, 비교예에 의한 절연막의 식각 방법에 의해 여러 층이 적층되어 있는 두꺼운 절연막을 한 번에 식각하는 경우 일부 영역에는 식각이 제대로 진행되지 않아 절연막이 남게 되는 부분이 발생하고, 다른 일부 영역 예를 들면, 가장자리 부분은 과식각되어 절연막의 하부에 위치하는 층이 손상될 수 있다.
일 실시예에 의한 절연막의 식각 방법에 따르면 절연막이 균일하게 식각되어, 주변의 다른 층에 미치는 영향을 줄일 수 있고, 소자 안정성을 향상시킬 수 있다.
다음으로, 도 12를 참조하여 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.
도 12에 도시된 실시예에 의한 표시 장치는 도 1에 도시된 실시예에 의한 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 비정질규소층이 제1 게이트 절연막과 제2 게이트 절연막 사이에 위치한다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 12는 일 실시예에 의한 표시 장치를 나타낸 단면도이다.
도 12에 도시된 바와 같이, 기판(110) 위에는 제1 트랜지스터(Tsw)의 반도체(131) 및 제2 트랜지스터(Tdr)의 반도체(135)를 포함하는 반도체층이 위치할 수 있다. 반도체층 위에는 제1 게이트 절연막(141)이 위치할 수 있다. 제1 게이트 절연막(141) 위에는 비정질규소층(500)이 위치할 수 있다. 비정질규소층(500) 위에는 제1 트랜지스터(Tsw)의 게이트 전극(151) 및 제2 트랜지스터(Tdr)의 하부 게이트 전극(152a)을 포함하는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142) 위에는 제2 트랜지스터(Tdr)의 상부 게이트 전극(152b)을 포함하는 제2 게이트 도전층이 위치할 수 있다. 제2 게이트 도전층 위에는 제1 층간 절연막(161)이 위치할 수 있다. 제1 층간 절연막(161) 위에는 제2 층간 절연막(162)이 위치할 수 있다. 제2 층간 절연막(162)은 제1 개구부(1161), 제2 개구부(1162), 제3 개구부(1163) 및 제4 개구부(1164)를 포함할 수 있다. 제1 개구부(1161), 제2 개구부(1162), 제3 개구부(1163) 및 제4 개구부(1164)는 제2 층간 절연막(162)뿐만 아니라 제1 층간 절연막(161), 제2 게이트 절연막(142), 비정질규소층(500) 및 제1 게이트 절연막(141)을 관통하도록 형성될 수 있다.
제2 층간 절연막(162) 위에는 제1 트랜지스터(Tsw)의 소스 전극(171a) 및 드레인 전극(172a), 제2 트랜지스터(Tdr)의 소스 전극(173) 및 드레인 전극(174)을 포함하는 제1 데이터 도전층이 위치할 수 있다. 제1 트랜지스터(Tsw)의 소스 전극(171a)은 제1 개구부(1161)를 통해 제1 트랜지스터(Tsw)의 반도체(131)의 소스 영역(132)과 연결될 수 있다. 제1 트랜지스터(Tsw)의 드레인 전극(172a)은 제2 개구부(1162)를 통해 제1 트랜지스터(Tsw)의 반도체(131)의 드레인 영역(134)과 연결될 수 있다. 제2 트랜지스터(Tdr)의 소스 전극(173)은 제3 개구부(1163)를 통해 제2 트랜지스터(Tdr)의 반도체(135)의 소스 영역(136)과 연결될 수 있다. 제2 트랜지스터(Tdr)의 드레인 전극(174)은 제4 개구부(1164)를 통해 제2 트랜지스터(Tdr)의 반도체(135)의 드레인 영역(138)과 연결될 수 있다.
제1 데이터 도전층 위에는 제3 층간 절연막(163)이 위치할 수 있다. 제3 층간 절연막(163) 위에는 연결 전극(176)을 포함하는 제2 데이터 도전층이 위치할 수 있다. 제2 데이터 도전층 위에는 보호막(180)이 위치할 수 있다. 보호막(180) 위에는 애노드 전극(191)이 위치할 수 있다. 애노드 전극(191) 위에는 격벽(350)이 위치할 수 있다. 격벽(350)에는 개구(351)가 형성되어 있으며, 격벽(350)의 개구(351)는 애노드 전극(191)과 중첩할 수 있다. 격벽(350)의 개구(351) 내에는 발광 소자층(370)이 위치할 수 있다. 발광 소자층(370) 및 격벽(350) 위에는 캐소드 전극(270)이 위치할 수 있다. 애노드 전극(191), 발광 소자층(370) 및 캐소드 전극(270)은 발광 다이오드(LED)를 구성할 수 있다.
다음으로, 도 13 내지 도 17을 참조하여 일 실시예에 의한 절연막의 식각 방법에 대해 설명하면 다음과 같다.
도 13 내지 도 17은 일 실시예에 의한 절연막의 식각 방법을 순차적으로 나타낸 공정 단면도이다. 도 13 내지 도 17은 도 12에 도시되어 있는 일 실시예에 의한 표시 장치의 일부 층을 도시하고 있다. 도 13 내지 도 17은 기판, 버퍼층, 반도체층, 제1 게이트 절연막, 비정질규소층, 제2 게이트 절연막, 제1 층간 절연막, 제2 층간 절연막을 도시하고 있다. 본 실시예에서는 적층된 복수의 절연막의 식각 방법을 설명하고자 하며, 절연막들 사이에 위치하는 제1 게이트 도전층, 제2 게이트 도전층 등은 생략하였다.
먼저, 도 13에 도시된 바와 같이, 기판(110) 위에 제1 게이트 절연막(141), 비정질규소층(500), 제2 게이트 절연막(142), 제1 층간 절연막(161) 및 제2 층간 절연막(162)을 순차적으로 형성할 수 있다. 기판(110)과 제1 게이트 절연막(141) 사이에는 반도체층(130)이 위치할 수 있고, 기판(110)과 반도체층(130) 사이에는 버퍼층(111)이 위치할 수 있다.
예를 들면, 제1 게이트 절연막(141)은 산화규소로 이루어질 수 있고, 약 1200Å 의 두께를 가질 수 있다. 비정질규소층(500)은 비정질규소로 이루어질 수 있고, 약 500Å 의 두께를 가질 수 있다. 제2 게이트 절연막(142)은 질화규소로 이루어질 수 있고, 약 1100Å 의 두께를 가질 수 있다. 제1 층간 절연막(161)은 다층 구조를 가질 수 있고, 산화규소로 이루어진 층이 약 6000Å 의 두께를 가질 수 있고, 질화규소로 이루어진 층이 약 2000Å 의 두께를 가질 수 있다. 이때, 질화규소로 이루어진 층이 산화규소로 이루어진 층 위에 위치할 수 있다. 제2 층간 절연막(162)은 질화규소로 이루어질 수 있고, 약 1100Å 의 두께를 가질 수 있다. 따라서, 복수의 절연막이 전체적으로 약 11900Å 의 두께를 가질 수 있다. 상기에서 설명한 절연막의 물질 및 두께는 하나의 예시에 불과하며, 다양하게 변경이 가능하다. 이처럼 여러 층이 적층되어 있는 두꺼운 절연막을 한 번에 식각할 경우 일부 영역은 식각이 되지 않고 남을 수 있고, 다른 일부 영역은 과식각되어 절연막 아래에 위치하는 층이 손상될 수 있다. 본 실시예에서는 여러 층이 적층되어 있는 절연막들 사이에 비정질규소층(500)을 형성함으로써, 전체 영역에서 균일하게 식각이 이루지도록 할 수 있으며, 이하에서 설명한다.
제2 층간 절연막(162) 위에 포토 레지스트(400)를 도포한다. 이어, 포토 레지스트(400) 위에 마스크를 대응시키고 광을 조사한 후, 현상하는 등 포토 공정을 진행하여 포토 레지스트(400)를 패터닝한다.
도 14에 도시된 바와 같이, 패터닝된 포토 레지스트(400)를 마스크로 이용하여 제2 층간 절연막(162), 제1 층간 절연막(161) 및 제2 게이트 절연막(142)을 식각하는 제1 식각 단계(1st etch)를 진행한다. 제1 식각 단계(1st etch)는 비정질규소층(500)의 적어도 일부가 노출될 때까지 진행할 수 있다. 이때, 식각 가스는 사불화탄소(CF4), 산소(O2) 등을 포함할 수 있다. 이러한 식각 가스는 선택비가 높지 않아 비정질규소층(500)이 노출된 이후에도 계속 진행할 경우 균일하게 식각되지 않을 수 있다. 따라서, 비정질규소층(500)의 적어도 일부가 노출되면 제1 식각 단계(1st etch)를 중단할 수 있다. 이때, 일부 영역은 제2 층간 절연막(162), 제1 층간 절연막(161) 및 제2 게이트 절연막(142)의 두께만큼 식각이 이루어져 비정질규소층(500)이 노출될 수 있고, 다른 일부 영역은 제2 층간 절연막(162), 제1 층간 절연막(161) 및 제2 게이트 절연막(142)의 두께보다 적게 식각이 이루어져 비정질규소층(500)이 노출되지 않을 수 있다. 즉, 패터닝된 포토 레지스트(400)에 의해 덮여 있지 않은 제1 층간 절연막(161), 제2 층간 절연막(162), 및/또는 제2 게이트 절연막(142)의 적어도 일부가 남아 있는 상태일 수 있다.
도 15에 도시된 바와 같이, 남아 있는 제1 층간 절연막(161), 제2 층간 절연막(162) 및 제2 게이트 절연막(142)을 식각하는 제2 식각 단계(2nd etch)를 진행한다. 제2 식각 단계(2nd etch)에서는 비정질규소층(500)의 적어도 일부가 식각될 수 있다. 도 15에서 편의상 비정질규소층(500)이 균일하게 식각되어 있는 것으로 도시되어 있으나, 실제로는 일부 영역에서는 비정질규소층(500)이 식각될 수 있고, 다른 일부 영역에서는 비정질규소층(500)이 남아 있다. 이때, 식각 가스는 펜타플루오로에테인(C2HF5), 아르곤(Ar), 수소(H2) 등을 포함할 수 있다. 이러한 식각 가스는 고선택비를 가지도록 제어할 수 있다. 제2 식각 단계(2nd etch)에서 사용되는 식각 가스는 제1 식각 단계(1st etch)에서 사용되는 식각 가스보다 비정질규소층(500)에 대한 제1 층간 절연막(161), 제2 층간 절연막(162) 및 제2 게이트 절연막(142)의 식각 선택비가 높은 물질을 포함할 수 있다. 제2 식각 단계(2nd etch)는 패터닝된 포토 레지스트(400)에 의해 덮여 있지 않은 제1 층간 절연막(161), 제2 층간 절연막(162) 및 제2 게이트 절연막(142)의 부분을 모두 제거할 때까지 진행할 수 있다. 제2 식각 단계(2nd etch)는 비정질규소층(500)에 대한 제1 층간 절연막(161), 제2 층간 절연막(162) 및 제2 게이트 절연막(142)의 식각 선택비가 높게 진행되므로, 비정질규소층(500)은 남아 있을 수 있다. 즉, 패터닝된 포토 레지스트(400)에 의해 덮여 있지 않은 비정질규소층(500)의 적어도 일부가 남아 있는 상태일 수 있다.
도 16에 도시된 바와 같이, 비정질규소층(500)을 식각하는 제3 식각 단계(3rd etch)를 진행한다. 제3 식각 단계(3rd etch)에서는 제1 게이트 절연막(141)의 적어도 일부가 식각될 수 있다. 이때, 식각 가스는 제1 식각 단계(1st etch)와 마찬가지로 사불화탄소(CF4), 산소(O2) 등을 포함할 수 있다. 또한, 식각 가스는 염소(Cl2)를 더 포함할 수 있다. 식각 가스가 염소(Cl2)를 더 포함함으로써, 비정질규소층(500)에 대한 제1 게이트 절연막(141)의 식각 선택비가 낮아질 수 있다. 따라서, 제1 게이트 절연막(141)에 비해 비정질규소층(500)이 더 빠른 속도로 식각될 수 있다. 제3 식각 단계(3rd etch)는 패터닝된 포토 레지스트(400)에 의해 덮여 있지 않은 비정질규소층(500)을 모두 제거할 때까지 진행할 수 있다. 제3 식각 단계(3rd etch)는 비정질규소층(500)에 대한 제1 게이트 절연막(141)의 식각 선택비가 낮게 진행되므로, 제1 게이트 절연막(141)은 남아 있을 수 있다. 즉, 패터닝된 포토 레지스트(400)에 의해 덮여 있지 않은 제1 게이트 절연막(141)의 적어도 일부가 남아 있는 상태일 수 있다.
도 17에 도시된 바와 같이, 제1 게이트 절연막(141)을 식각하는 제4 식각 단계(4th etch)를 진행한다. 제4 식각 단계(4th etch)에서는 질화규소나 산화규소를 식각할 수 있는 식각 가스를 이용할 수 있다. 제4 식각 단계(4th etch)에서는 패터닝된 포토 레지스트(400)에 의해 덮여 있지 않은 제1 게이트 절연막(141)의 부분이 제거될 수 있다. 따라서, 반도체층(130)이 노출될 수 있다.
본 실시예에서는 제1 게이트 절연막(141)과 제2 게이트 절연막(142) 사이에 비정질규소층(500)이 위치한다. 이때, 제2 식각 단계(2nd etch)에서는 비정질규소층(500)에 대한 제2 게이트 절연막(142)의 식각 선택비가 높게 이루어지고, 제3 식각 단계(3rd etch)에서는 비정질규소층(500)에 대한 제1 게이트 절연막(141)의 식각 선택비가 낮게 이루어진다. 이처럼 여러 층이 적층되어 있는 두꺼운 절연막들을 식각 선택비를 조절하여 여러 식각 단계를 거쳐 식각 공정을 진행함으로써, 균일한 식각이 이루어지도록 할 수 있다. 따라서, 본 실시예에서는 절연막들 중 일부가 남거나, 절연막들 아래에 위치하는 층 예를 들면, 반도체층(130)이 손상되는 것을 방지할 수 있다.
다음으로, 도 12 내지 도 17을 다시 참조하여, 일 실시예에 의한 표시 장치를 제조하는 방법에 대해 설명하면 다음과 같다.
먼저, 기판(110) 위에 다결정 반도체 물질을 사용하여 제1 트랜지스터(Tsw)의 반도체(131) 및 제2 트랜지스터(Tdr)의 반도체(135)를 포함하는 반도체층을 형성할 수 있다. 반도체층 위에 제1 게이트 절연막(141)을 형성할 수 있다. 제1 게이트 절연막(141) 위에 비정질규소층(500)을 형성할 수 있다. 비정질규소층(500) 위에 금속 물질을 증착하고, 이를 패터닝하여 제1 트랜지스터(Tsw)의 게이트 전극(151) 및 제2 트랜지스터(Tdr)의 하부 게이트 전극(152a)을 포함하는 제1 게이트 도전층을 형성할 수 있다. 제1 게이트 도전층 위에 제2 게이트 절연막(142)을 형성할 수 있다. 제2 게이트 절연막(142) 위에 금속 물질을 증착하고, 이를 패터닝하여 제2 게이트 도전층을 형성할 수 있다. 제2 게이트 도전층 위에 제1 층간 절연막(161)을 형성할 수 있다. 제1 층간 절연막(161) 위에 제2 층간 절연막(162)을 형성할 수 있다.
이어, 제2 층간 절연막(162), 제1 층간 절연막(161), 제2 게이트 절연막(142), 비정질규소층(500) 및 제1 게이트 절연막(141)을 식각하여 제1 개구부(1161), 제2 개구부(1162), 제3 개구부(1163) 및 제4 개구부(1164)를 형성한다. 제1 개구부(1161), 제2 개구부(1162), 제3 개구부(1163) 및 제4 개구부(1164)는 제2 층간 절연막(162), 제1 층간 절연막(161), 제2 게이트 절연막(142), 비정질규소층(500) 및 제1 게이트 절연막(141)을 관통하도록 형성되며, 반도체층의 적어도 일부가 노출될 수 있다. 제1 개구부(1161)를 형성함으로써, 제1 트랜지스터(Tsw)의 반도체(131)의 소스 영역(132)이 노출될 수 있고, 제2 개구부(1162)를 형성함으로써, 제1 트랜지스터(Tsw)의 반도체(131)의 드레인 영역(134)이 노출될 수 있다. 제3 개구부(1163)를 형성함으로써, 제2 트랜지스터(Tdr)의 반도체(135)의 소스 영역(136)이 노출될 수 있고, 제4 개구부(1164)를 형성함으로써, 제2 트랜지스터(Tdr)의 반도체(135)의 드레인 영역(138)이 노출될 수 있다.
제2 층간 절연막(162), 제1 층간 절연막(161), 비정질규소층(500), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)을 식각하는 단계는 앞서 설명한 바와 같이, 4차례의 식각 단계를 포함할 수 있다. 먼저, 제2 층간 절연막(162) 위에 포토 레지스트(400)를 도포하고, 패터닝한 후, 이를 마스크로 이용하여 비정질규소층(500)의 적어도 일부가 노출될 때까지 제1 식각 단계(1st etch)를 진행할 수 있다. 이어, 제2 식각 단계(2nd etch)를 진행하여 제1 층간 절연막(161), 제2 층간 절연막(162) 및 제2 게이트 절연막(142)을 식각한다. 제2 식각 단계(2nd etch)에서 사용되는 식각 가스는 제1 식각 단계(1st etch)에서 사용되는 식각 가스보다 비정질규소층(500)에 대한 제1 층간 절연막(161), 제2 층간 절연막(162) 및 제2 게이트 절연막(142)의 식각 선택비가 높은 물질을 포함할 수 있다. 이어, 제3 식각 단계(3rd etch)를 진행하여 비정질규소층(500)을 식각한다. 제3 식각 단계(3rd etch)에서는 염소(Cl2) 가스를 식각 가스로 추가함으로써, 비정질규소층(500)에 대한 제1 게이트 절연막(141)의 식각 선택비가 낮아질 수 있다. 이어, 제1 게이트 절연막(141)을 식각하는 제4 식각 단계(4th etch)를 진행할 수 있다. 본 실시예에서는 여러 층이 적층되어 있는 두꺼운 절연막들을 식각 선택비를 조절하여 여러 식각 단계를 거쳐 식각 공정을 진행함으로써, 균일한 식각이 이루어지도록 할 수 있다. 따라서, 본 실시예에서는 절연막들 중 일부가 남거나, 절연막들 아래에 위치하는 층 예를 들면, 반도체층(130)이 손상되는 것을 방지할 수 있다.
이어, 제2 층간 절연막(162) 위에 금속 물질을 증착하고, 이를 패터닝하여 제1 트랜지스터(Tsw)의 소스 전극(171a) 및 드레인 전극(172a), 제2 트랜지스터(Tdr)의 소스 전극(173) 및 드레인 전극(174)을 포함하는 제1 데이터 도전층을 형성할 수 있다. 제1 데이터 도전층 위에 제3 층간 절연막(163)을 형성할 수 있다. 제3 층간 절연막(163)에 개구부(1165)를 형성하고, 제3 층간 절연막(163) 위에 연결 전극(176)을 포함하는 제2 데이터 도전층을 형성할 수 있다. 제2 데이터 도전층 위에 보호막(180)을 형성할 수 있다. 보호막(180)에 개구부(181)를 형성하고, 보호막(180) 위에 애노드 전극(191)을 형성할 수 있다. 애노드 전극(191) 위에 격벽(350)을 형성하고, 격벽(350)에 개구(351)를 형성하며, 개구(351) 내에 발광 소자층(370)을 형성할 수 있다. 발광 소자층(370) 및 격벽(350) 위에 캐소드 전극(270)을 형성할 수 있다.
앞서 설명한 일 실시예에 의한 표시 장치의 구조는 다양한 회로도에 적용이 가능하다. 이하에서는 도 18을 참조하여 일 실시예에 의한 표시 장치의 회로도에 대하여 설명한다.
도 18은 일 실시예에 의한 표시 장치의 회로도이다.
도 18에 도시된 바와 같이, 일 실시예에 의한 표시 장치의 하나의 화소(PX)는 여러 신호선들에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 유지 커패시터(Cst), 그리고 발광 다이오드(LED)를 포함한다.
일 실시예에 의한 표시 장치는 영상이 표시되는 표시 영역을 포함하고, 표시 영역에는 이러한 화소(PX)가 다양한 형태로 배열되어 있다.
복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 구동 트랜지스터(T1)를 포함하며, 스캔선(Sn)에 연결되어 있는 스위칭 트랜지스터, 즉, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함하고, 그 외의 트랜지스터는 발광 다이오드(LED)를 동작시키는데 필요한 동작을 하기 위한 트랜지스터(이하 보상 트랜지스터라 함)다. 이러한 보상 트랜지스터(T4, T5, T6, T7)는 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함할 수 있다.
복수의 신호선은 스캔선(Sn), 전단 스캔선(Sn-1), 발광 제어선(155), 바이패스 제어선(154), 데이터선(171), 구동 전압선(172), 초기화 전압선(127) 및 공통 전압선(741)을 포함할 수 있다. 바이패스 제어선(154)은 전단 스캔선(Sn-1)의 일부이거나 전기적으로 연결되어 있을 수 있다. 또는 바이패스 제어선(154)은 스캔선(Sn)의 일부이거나 전기적으로 연결되어 있을 수 있다.
스캔선(Sn)은 게이트 구동부에 연결되어 스캔 신호를 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 전달한다. 전단 스캔선(Sn-1)은 게이트 구동부에 연결되어 전단에 위치하는 화소(PX)에 인가되는 전단 스캔 신호를 제4 트랜지스터(T4)에 전달한다. 발광 제어선(155)은 발광 제어부에 연결되어 있으며, 발광 다이오드(LED)가 발광하는 시간을 제어하는 발광 제어 신호를 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 전달한다. 바이패스 제어선(154)은 바이패스 신호를 제7 트랜지스터(T7)에 전달한다.
데이터선(171)은 데이터 구동부에서 생성되는 데이터 전압을 전달하는 배선으로 데이터 전압에 따라서 발광 다이오드(LED)가 발광하는 휘도가 변한다. 구동 전압선(172)은 구동 전압을 인가한다. 초기화 전압선(127)은 구동 트랜지스터(T1)를 초기화하는 초기화 전압을 전달한다. 공통 전압선(741)은 공통 전압을 인가한다. 구동 전압선(172), 초기화 전압선(127) 및 공통 전압선(741)에 인가되는 전압은 각각 일정한 전압이 인가될 수 있다.
이하에서는 복수의 트랜지스터에 대하여 살펴본다.
구동 트랜지스터(T1)는 인가되는 데이터 전압에 따라서 출력되는 전류의 크기를 조절하는 트랜지스터이다. 출력되는 구동 전류(Id)가 발광 다이오드(LED)에 인가되어 발광 다이오드(LED)의 밝기를 데이터 전압에 따라서 조절한다. 이를 위하여 구동 트랜지스터(T1)의 제1 전극(S1)은 구동 전압을 인가 받을 수 있도록 배치된다. 제1 전극(S1)은 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제1 전극(S1)은 제2 트랜지스터(T2)의 제2 전극(D2)과도 연결되어 데이터 전압도 인가 받는다. 구동 트랜지스터(T1)의 제2 전극(D1, 출력 전극)은 발광 다이오드(LED)를 향하여 전류를 출력할 수 있도록 배치된다. 구동 트랜지스터(T1)의 제2 전극(D1)은 제6 트랜지스터(T6)를 경유하여 발광 다이오드(LED)의 애노드와 연결되어 있다. 한편, 게이트 전극(G1)은 유지 커패시터(Cst)의 일 전극(제2 유지 전극(E2))과 연결되어 있다. 이에 유지 커패시터(Cst)에 저장된 전압에 따라서 게이트 전극(G1)의 전압이 변하고 그에 따라 구동 트랜지스터(T1)가 출력하는 구동 전류(Id)가 변경된다.
제2 트랜지스터(T2)는 데이터 전압을 화소(PX) 내로 받아들이는 트랜지스터이다. 게이트 전극(G2)은 스캔선(Sn)과 연결되어 있고, 제1 전극(S2)은 데이터선(171)과 연결되어 있다. 제2 트랜지스터(T2)의 제2 전극(D2)은 구동 트랜지스터(T1)의 제1 전극(S1)과 연결되어 있다. 스캔선(Sn)을 통해 전달되는 스캔 신호에 따라 제2 트랜지스터(T2)가 켜지면, 데이터선(171)을 통해 전달되는 데이터 전압이 구동 트랜지스터(T1)의 제1 전극(S1)으로 전달된다.
제3 트랜지스터(T3)는 데이터 전압이 구동 트랜지스터(T1)를 거쳐 변화된 보상 전압이 유지 커패시터(Cst)의 제2 유지 전극(E2)에 전달되도록 하는 트랜지스터이다. 게이트 전극(G3)이 스캔선(Sn)과 연결되어 있고, 제1 전극(S3)이 구동 트랜지스터(T1)의 제2 전극(D1)과 연결되어 있다. 제3 트랜지스터(T3)의 제2 전극(D3)은 유지 커패시터(Cst)의 제2 유지 전극(E2) 및 구동 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있다. 제3 트랜지스터(T3)는 스캔선(Sn)을 통해 전달받은 스캔 신호에 따라 켜져서 구동 트랜지스터(T1)의 게이트 전극(G1)과 제2 전극(D1)을 연결시키고, 구동 트랜지스터(T1)의 제2 전극(D1)과 유지 커패시터(Cst)의 제2 유지 전극(E2)도 연결시킨다.
제4 트랜지스터(T4)는 구동 트랜지스터(T1)의 게이트 전극(G1) 및 유지 커패시터(Cst)의 제2 유지 전극(E2)을 초기화시키는 역할을 한다. 게이트 전극(G4)은 전단 스캔선(Sn-1)과 연결되어 있고, 제1 전극(S4)은 초기화 전압선(127)과 연결되어 있다. 제4 트랜지스터(T4)의 제2 전극(D4)은 제3 트랜지스터(T3)의 제2 전극(D3)을 경유하여 유지 커패시터(Cst)의 제2 유지 전극(E2) 및 구동 트랜지스터(T1)의 게이트 전극(G1)에 연결되어 있다. 제4 트랜지스터(T4)는 전단 스캔선(Sn-1)을 통해 전달받은 전단 스캔 신호에 따라 초기화 전압을 구동 트랜지스터(T1)의 게이트 전극(G1) 및 유지 커패시터(Cst)의 제2 유지 전극(E2)에 전달한다. 이에 따라 구동 트랜지스터(T1)의 게이트 전극(G1)의 게이트 전압 및 유지 커패시터(Cst)가 초기화된다. 초기화 전압은 저전압값을 가져 구동 트랜지스터(T1)를 턴 온 시킬 수 있는 전압일 수 있다.
제5 트랜지스터(T5)는 구동 전압을 구동 트랜지스터(T1)에 전달시키는 역할을 한다. 게이트 전극(G5)은 발광 제어선(155)과 연결되어 있고, 제1 전극(S5)은 구동 전압선(172)과 연결되어 있다. 제5 트랜지스터(T5)의 제2 전극(D5)은 구동 트랜지스터(T1)의 제1 전극(S1)과 연결되어 있다.
제6 트랜지스터(T6)는 구동 트랜지스터(T1)에서 출력되는 구동 전류(Id)를 발광 다이오드(LED)로 전달하는 역할을 한다. 게이트 전극(G6)은 발광 제어선(155)과 연결되어 있고, 제1 전극(S6)은 구동 트랜지스터(T1)의 제2 전극(D1)과 연결되어 있다. 제6 트랜지스터(T6)의 제2 전극(D6)은 발광 다이오드(LED)의 애노드와 연결되어 있다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어선(155)을 통해 전달받은 발광 제어 신호에 따라 동시에 켜지며, 제5 트랜지스터(T5)를 통하여 구동 전압이 구동 트랜지스터(T1)의 제1 전극(S1)에 인가되면, 구동 트랜지스터(T1)의 게이트 전극(G1)의 전압(즉, 유지 커패시터(Cst)의 제2 유지 전극(E2)의 전압)에 따라서 구동 트랜지스터(T1)가 구동 전류(Id)를 출력한다. 출력된 구동 전류(Id)는 제6 트랜지스터(T6)를 통하여 발광 다이오드(LED)에 전달된다. 발광 다이오드(LED)에 전류(Iled)가 흐르게 되면서 발광 다이오드(LED)가 빛을 방출한다.
제7 트랜지스터(T7)는 발광 다이오드(LED)의 애노드를 초기화시키는 역할을 한다. 게이트 전극(G7)은 바이패스 제어선(154)과 연결되어 있고, 제1 전극(S7)은 발광 다이오드(LED)의 애노드와 연결되어 있고, 제2 전극(D7)은 초기화 전압선(127)과 연결되어 있다. 바이패스 제어선(154)은 전단 스캔선(Sn-1)에 연결되어 있을 수 있으며, 바이패스 신호는 전단 스캔 신호와 동일한 타이밍의 신호가 인가된다. 바이패스 제어선(154)은 전단 스캔선(Sn-1)에 연결되지 않고 전단 스캔 신호와 별개의 신호를 전달할 수도 있다. 바이패스 신호(GB)에 따라 제7 트랜지스터(T7)가 턴 온 되면 초기화 전압이 발광 다이오드(LED)의 애노드로 인가되어 초기화된다.
유지 커패시터(Cst)의 제1 유지 전극(E1)은 구동 전압선(172)과 연결되어 있으며, 제2 유지 전극(E2)은 구동 트랜지스터(T1)의 게이트 전극(G1), 제3 트랜지스터(T3)의 제2 전극(D3) 및 제4 트랜지스터(T4)의 제2 전극(D4)과 연결되어 있다. 그 결과 제2 유지 전극(E2)은 구동 트랜지스터(T1)의 게이트 전극(G1)의 전압을 결정하며, 제3 트랜지스터(T3)의 제2 전극(D3)을 통하여 데이터 전압을 인가 받거나, 제4 트랜지스터(T4)의 제2 전극(D4)을 통하여 초기화 전압을 인가 받는다.
한편, 발광 다이오드(LED)의 애노드는 제6 트랜지스터(T6)의 제2 전극(D6) 및 제7 트랜지스터(T7)의 제1 전극(S7)과 연결되어 있으며, 캐소드는 공통 전압을 전달하는 공통 전압선(741)과 연결되어 있다.
상기에서 하나의 화소가 7개의 트랜지스터(T1 내지 T7)와 1개의 유지 커패시터(Cst)를 포함하는 것으로 설명하였으나 이에 한정되는 것은 아니며, 트랜지스터의 수와 커패시터의 수, 그리고 이들의 연결 관계는 다양하게 변경될 수 있다.
다음으로, 도 19를 참조하여 일 실시예에 의한 표시 장치의 다른 회로도에 대하여 설명한다.
도 19는 일 실시예에 의한 표시 장치의 회로도이다.
도 19에 도시된 바와 같이, 하나의 화소는 발광 다이오드(LED)를 제어하기 위한 제2 트랜지스터(TR2)와, 제2 트랜지스터(TR2)를 스위칭하는 제1 트랜지스터(TR1) 및 구동 전압선(172)에 연결된 유지 커패시터(Cst)를 포함할 수 있다. 제1 트랜지스터(TR1)는 스위칭 트랜지스터일 수 있고, 제2 트랜지스터(TR2)는 구동 트랜지스터일 수 있다.
제1 트랜지스터(TR1)는 게이트 전극, 소스 전극, 및 드레인 전극을 포함할 수 있다. 제1 트랜지스터(TR1)의 게이트 전극은 스캔 배선(Sn)에 연결될 수 있고, 소스 전극은 데이터 배선(Dm)에 연결될 수 있다. 제1 트랜지스터(TR1)의 드레인 전극은 제2 트랜지스터(TR2)의 게이트 전극에 연결될 수 있다. 제1 트랜지스터(TR1)는 스캔 배선(Sn)에 인가되는 주사 신호에 따라 데이터 배선(Dm)에 인가되는 데이터 신호를 제2 트랜지스터(TR2)에 전달할 수 있다.
제2 트랜지스터(TR2)는 게이트 전극과, 소스 전극 및 드레인 전극을 포함할 수 있다. 제2 트랜지스터(TR2)의 게이트 전극은 제1 트랜지스터(TR1)에 연결될 수 있고, 소스 전극은 구동 전압선(172)에 연결될 수 있으며, 드레인 전극은 발광 다이오드(LED)에 연결될 수 있다.
발광 다이오드(LED)는 발광층과, 발광층을 사이에 두고 서로 대향하는 애노드 전극 및 캐소드 전극을 포함할 수 있다. 애노드 전극은 제2 트랜지스터(TR2)의 드레인 전극에 연결될 수 있다. 캐소드 전극은 공통 전압선(741)에 연결되어 공통 전압이 인가될 수 있다. 발광층은 제2 트랜지스터(TR2)의 출력 신호에 따라 발광함으로써 광을 출사하거나 출사하지 않음으로써 영상을 표시할 수 있다.
유지 커패시터(Cst)는 제2 트랜지스터(TR2)의 게이트 전극과 소스 전극 사이에 연결되며, 제2 트랜지스터(TR2)의 게이트 전극에 입력되는 데이터 신호를 충전하고 유지할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판
111: 버퍼층
130: 반도체층
131: 제1 트랜지스터의 반도체
135: 제2 트랜지스터의 반도체
141: 제1 게이트 절연막
142: 제2 게이트 절연막
151: 제1 트랜지스터의 게이트 전극
152: 제2 트랜지스터의 게이트 전극
161: 제1 층간 절연막
162: 제2 층간 절연막
163: 제3 층간 절연막
400: 포토 레지스트
500: 비정질규소층
1161: 제1 개구부
1162: 제2 개구부
1163: 제3 개구부
1164: 제4 개구부

Claims (20)

  1. 기판 위에 제1 게이트 절연막, 비정질규소층, 제1 층간 절연막 및 제2 층간 절연막을 순차적으로 형성하는 단계,
    상기 제2 층간 절연막 위에 포토 레지스트를 도포하고, 포토 공정을 통해 상기 포토 레지스트를 패터닝하는 단계,
    상기 패터닝된 포토 레지스트를 마스크로 이용하여 상기 비정질규소층의 적어도 일부가 노출될 때까지 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 식각하는 제1 식각 단계,
    상기 제2 층간 절연막 및 상기 제1 층간 절연막을 식각하는 제2 식각 단계,
    상기 비정질규소층을 식각하는 제3 식각 단계, 및
    상기 제1 게이트 절연막을 식각하는 제4 식각 단계를 포함하고,
    상기 제2 식각 단계에서 사용되는 식각 가스는 상기 제1 식각 단계에서 사용되는 식각 가스보다 상기 비정질규소층에 대한 상기 제1 및 제2 층간 절연막의 식각 선택비가 높은 물질을 포함하는 절연막의 식각 방법.
  2. 제1항에서,
    상기 제1 식각 단계는 상기 비정질규소층의 적어도 일부가 노출될 때까지 진행하는 절연막의 식각 방법.
  3. 제1항에서,
    상기 제2 식각 단계에서 사용되는 식각 가스는 펜타플루오로에테인(C2HF5), 아르곤(Ar) 및 수소(H2) 중 적어도 하나 이상을 포함하는 절연막의 식각 방법.
  4. 제1항에서,
    상기 제2 식각 단계에서 상기 비정질규소층의 적어도 일부가 식각되는 절연막의 식각 방법.
  5. 제1항에서,
    상기 제3 식각 단계에서 사용되는 식각 가스는 염소(Cl2)를 포함하는 절연막의 식각 방법.
  6. 제1항에서,
    상기 제3 식각 단계에서 사용되는 식각 가스는 사불화탄소(CF4) 및 산소(O2) 중 적어도 하나 이상을 더 포함하는 절연막의 식각 방법.
  7. 제1항에서,
    상기 제1 게이트 절연막 위에 제2 게이트 절연막을 형성하는 단계를 더 포함하고,
    상기 제2 게이트 절연막은 상기 제1 게이트 절연막과 상기 비정질규소층 사이에 위치하고,
    상기 제4 식각 단계에서 상기 제2 게이트 절연막을 더 식각하는 절연막의 식각 방법.
  8. 제7항에서,
    상기 제2 식각 단계에서 상기 제1 층간 절연막과 상기 비정질규소층의 식각 선택비는 10:1인 절연막의 식각 방법.
  9. 제7항에서,
    상기 제3 식각 단계에서 상기 비정질규소층과 상기 제2 게이트 절연막의 식각 선택비는 3:1인 절연막의 식각 방법.
  10. 제7항에서,
    상기 제3 식각 단계에서 상기 제2 게이트 절연막의 적어도 일부가 식각되는 절연막의 식각 방법.
  11. 제1항에서,
    상기 비정질규소층 위에 제2 게이트 절연막을 형성하는 단계를 더 포함하고,
    상기 제2 게이트 절연막은 상기 비정질규소층과 상기 제1 층간 절연막 사이에 위치하고,
    상기 제2 식각 단계에서 상기 제2 게이트 절연막을 더 식각하는 절연막의 식각 방법.
  12. 제11항에서,
    상기 제2 식각 단계에서 상기 제2 게이트 절연막과 상기 비정질규소층의 식각 선택비는 10:1인 절연막의 식각 방법.
  13. 제11항에서,
    상기 제3 식각 단계에서 상기 비정질규소층과 상기 제1 게이트 절연막의 식각 선택비는 3:1인 절연막의 식각 방법.
  14. 제11항에서,
    상기 제3 식각 단계에서 상기 제1 게이트 절연막의 적어도 일부가 식각되는 절연막의 식각 방법.
  15. 기판 위에 반도체층을 형성하는 단계,
    상기 반도체층 위에 제1 게이트 절연막을 형성하는 단계,
    상기 제1 게이트 절연막 위에 제1 게이트 도전층을 형성하는 단계,
    상기 제1 게이트 절연막 위에 비정질규소층을 형성하는 단계,
    상기 비정질규소층 위에 제1 층간 절연막을 형성하는 단계,
    상기 제1 층간 절연막 위에 제2 층간 절연막을 형성하는 단계,
    상기 제2 층간 절연막, 상기 제1 층간 절연막 및 상기 제1 게이트 절연막을 식각하여 개구부를 형성하는 단계, 및
    상기 제2 층간 절연막 위에 상기 개구부를 통해 상기 반도체층과 연결되는 제1 데이터 도전층을 형성하는 단계를 포함하고,
    상기 개구부를 형성하는 단계는,
    상기 제2 층간 절연막 위에 포토 레지스트를 도포하고, 포토 공정을 통해 상기 포토 레지스트를 패터닝하는 단계,
    상기 패터닝된 포토 레지스트를 마스크로 이용하여 상기 비정질규소층의 적어도 일부가 노출될 때까지 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 식각하는 제1 식각 단계,
    상기 제2 층간 절연막 및 상기 제1 층간 절연막을 식각하는 제2 식각 단계,
    상기 비정질규소층을 식각하는 제3 식각 단계, 및
    상기 제1 게이트 절연막을 식각하는 제4 식각 단계를 포함하고,
    상기 제2 식각 단계에서 사용되는 식각 가스는 상기 제1 식각 단계에서 사용되는 식각 가스보다 상기 비정질규소층에 대한 상기 제1 및 제2 층간 절연막의 식각 선택비가 높은 물질을 포함하는 표시 장치의 제조 방법.
  16. 제15항에서,
    상기 제1 게이트 도전층 위에 제2 게이트 절연막을 형성하는 단계, 및
    상기 제2 게이트 절연막 위에 제2 게이트 도전층을 형성하는 단계를 더 포함하고,
    상기 비정질규소층은 상기 제2 게이트 절연막 위에 위치하는 표시 장치의 제조 방법.
  17. 제15항에서,
    상기 비정질규소층 위에 제2 게이트 절연막을 형성하는 단계, 및
    상기 제2 게이트 절연막 위에 제2 게이트 도전층을 형성하는 단계를 더 포함하고,
    상기 비정질규소층은 상기 제1 게이트 절연막 위에 위치하는 표시 장치의 제조 방법.
  18. 기판,
    상기 기판 위에 위치하는 반도체층,
    상기 반도체층 위에 위치하는 제1 게이트 절연막,
    상기 제1 게이트 절연막 위에 위치하고, 상기 반도체층과 중첩하는 제1 게이트 도전층,
    상기 제1 게이트 도전층 위에 위치하는 제2 게이트 절연막,
    상기 제2 게이트 절연막 위에 위치하는 제2 게이트 도전층,
    상기 제2 게이트 도전층 위에 위치하는 제1 층간 절연막,
    상기 제1 층간 절연막 위에 위치하는 제2 층간 절연막,
    상기 제1 게이트 절연막과 상기 제1 층간 절연막 사이에 위치하는 비정질규소층, 및
    상기 제2 층간 절연막 위에 위치하고, 상기 반도체층과 연결되어 있는 제1 데이터 도전층을 포함하고,
    상기 제1 게이트 절연막, 상기 제2 게이트 절연막, 상기 제1 층간 절연막, 상기 제2 층간 절연막 및 상기 비정질규소층은 상기 반도체층과 중첩하는 개구부를 포함하고, 상기 제1 데이터 도전층은 상기 개구부를 통해 상기 반도체층과 연결되어 있는 표시 장치.
  19. 제18항에서,
    상기 비정질규소층은 상기 제2 게이트 절연막과 상기 제1 층간 절연막 사이에 위치하는 표시 장치.
  20. 제18항에서,
    상기 비정질규소층은 상기 제1 게이트 절연막과 상기 제2 게이트 절연막 사이에 위치하는 표시 장치.
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