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KR20220014500A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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KR20220014500A
KR20220014500A KR1020200094161A KR20200094161A KR20220014500A KR 20220014500 A KR20220014500 A KR 20220014500A KR 1020200094161 A KR1020200094161 A KR 1020200094161A KR 20200094161 A KR20200094161 A KR 20200094161A KR 20220014500 A KR20220014500 A KR 20220014500A
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KR
South Korea
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isolation layer
device isolation
storage contact
bit line
trench
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Application number
KR1020200094161A
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마진원
구자민
문대영
김규완
김봉현
김영석
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삼성전자주식회사
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Publication date
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Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 반도체 장치는, 소자 분리막 및 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판, 기판 상에 형성된 비트 라인 구조체, 비트 라인 구조체의 적어도 일측 상에, 소자 분리막 및 활성 영역 내에 형성되는 트렌치로, 트렌치는 소자 분리막 내에 형성된 제1 부분과 활성 영역 내에 형성된 제2 부분을 포함하고, 제1 부분의 바닥면은 제2 부분의 바닥면보다 상측에 배치되는 트렌치, 트렌치를 채우고, 단결정인 스토리지 컨택, 및 스토리지 컨택과 전기적으로 연결되는 정보 저장 소자를 포함한다.

Description

반도체 장치 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 소자를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다.
고도로 스케일링(scaling)된 반도체 소자에서, 복수의 배선 라인과 이들 사이에 개재되는 복수의 매몰 컨택(Buried Contact: BC)을 형성하는 공정이 점차 복잡해지고 어려워지고 있다.
본 발명이 해결하고자 하는 기술적 과제는 스토리지 컨택 상에 레이저를 조사하여 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 스토리지 컨택 상에 레이저를 조사하여 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 소자 분리막 및 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판, 기판 상에 형성된 비트 라인 구조체, 비트 라인 구조체의 적어도 일측 상에, 소자 분리막 및 활성 영역 내에 형성되는 트렌치로, 트렌치는 소자 분리막 내에 형성된 제1 부분과 활성 영역 내에 형성된 제2 부분을 포함하고, 제1 부분의 바닥면은 제2 부분의 바닥면보다 상측에 배치되는 트렌치, 트렌치를 채우고, 단결정인 스토리지 컨택, 및 스토리지 컨택과 전기적으로 연결되는 정보 저장 소자를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 내에 형성되고 서로 이웃하는 제1 소자 분리막과 제2 소자 분리막, 제1 소자 분리막 내에 형성된 제1 부분과, 제1 소자 분리막과 제2 소자 분리막 사이의 기판 내에 형성된 제2 부분을 포함하는 트렌치로, 제1 부분의 바닥면은 제2 부분의 바닥면보다 상측에 배치되고, 제1 부분의 바닥면과 제2 부분의 바닥면을 연결하는 연결 측벽은 제1 소자 분리막에 의해 정의되는 트렌치, 및 트렌치를 채우는 스토리지 컨택을 포함하고, 기판과 스토리지 컨택은 단결정 실리콘을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 소자 분리막을 포함하는 기판 상에, 비트 라인 구조체를 형성하고, 비트 라인 구조체의 적어도 일측에, 소자 분리막 및 기판 내에 트렌치를 형성하되, 트렌치는 소자 분리막 내에 형성된 제1 부분과 기판 내에 형성된 제2 부분을 포함하고, 제1 부분의 바닥면은 제2 부분의 바닥면보다 상측에 배치되고, 트렌치 내에 스토리지 컨택을 형성하고, 스토리지 컨택에 레이저를 조사하여 스토리지 컨택이 재결정되고, 스토리지 컨택 상에 랜딩 패드를 형성하는 것을 포함하되, 스토리지 컨택은 단결정이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 2는 도 1의 I - I' 선을 따라서 절단한 단면도이다.
도 3은 몇몇 다른 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4 내지 도 12는 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13은 몇몇 실시예들에 따른 반도체 장치에 레이저를 조사하는 것을 설명하기 위한 도면이다.
도 14는 몇몇 다른 실시예들에 따른 반도체 장치에 레이저를 조사하는 것을 설명하기 위한 도면이다.
도 15는 몇몇 실시예들에 따른 반도체 장치의 저항을 설명하기 위한 그래프이다.
도 16은 몇몇 실시예들에 따른 반도체 장치의 도펀트의 농도를 설명하기 위한 그래프이다.
도 17은 몇몇 실시예들에 따른 반도체 장치의 도펀트의 농도를 설명하기 위한 그래프이다.
몇몇 실시예들에 따른 반도체 장치에 관한 도면에서, 예시적으로 DRAM(Dynamic Random Access Memory)이 도시되었지만, 이에 제한되는 것은 아니다.
도 1은 몇몇 실시예들에 따른 반도체 장치의 개략적인 레이아웃도이다. 도 2는 도 1의 I - I' 선을 따라서 절단한 단면도이다.
도 1을 참조하면, 몇몇 실시예들에 따른 반도체 장치는 복수의 활성 영역(ACT)을 포함할 수 있다. 활성 영역(ACT)은 기판(도 2의 100) 내에 형성된 소자 분리막(도 2의 110)에 의해 정의될 수 있다. 활성 영역(ACT)은 제1 방향(DR1)으로 연장될 수 있다.
반도체 장치의 디자인 룰의 감소에 따라, 도시된 바와 같이 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다.
활성 영역(ACT) 상에서, 활성 영역(ACT)을 가로질러 복수의 게이트 전극이 배치될 수 있다. 복수의 게이트 전극은 서로 간에 평행하게 제2 방향(DR2)으로 연장될 수 있다. 복수의 게이트 전극은 예를 들어, 복수의 워드 라인(Word Line: WL)일 수 있다.
워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제3 방향(DR3)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 서로 간에 평행하게 제3 방향(DR3) 연장될 수 있다.
비트 라인(BL)은 동일한 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
몇몇 실시예들에 따른 반도체 장치는 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(Direct Contact: DC), 매몰 컨택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다.
다이렉트 컨택(DC)은 활성 영역(ACT)의 중앙 부분에 배치될 수 있다. 다이렉트 컨택(DC)은 활성 영역(ACT)을 비트 라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다.
매몰 컨택(BC)은 활성 영역(ACT)의 양 끝단 부분에 배치될 수 있다. 매몰 컨택(BC)은 인접하는 워드 라인(WL) 사이와, 인접하는 비트 라인(BL) 사이에 있는 활성 영역(ACT) 및 소자 분리막(도 2의 110)과 중첩되도록 형성될 수 있다. 매몰 컨택(BC)은 복수개의 비트 라인(BL) 중 서로 이웃하는 2개의 비트 라인(BL) 사이에 배치될 수 있다. 매몰 컨택(BC)은 활성 영역(ACT)을 정보 저장 소자의 하부 전극(도 2의 171)에 연결시키는 컨택을 의미할 수 있다.
랜딩 패드(LP)는 활성 영역(ACT)의 양 끝단에 인접하여 매몰 컨택(BC)과 일부 오버랩되게 배치될 수 있다. 랜딩 패드(LP)는 활성 영역(ACT)과 매몰 컨택(BC) 사이에 배치될 수도 있고, 매몰 컨택(BC)과 정보 저장 소자의 하부 전극(도 2의 171) 사이에 배치될 수도 있다. 랜딩 패드(LP)는 매몰 컨택(BC)과 활성 영역(ACT)의 접촉 면적을 증가시킬 수 있고, 이로 인해 활성 영역(ACT)과 정보 저장 소자의 하부 전극(도 2의 171) 사이의 컨택 저항이 감소될 수 있다.
워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제3 방향(DR3)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 서로 간에 평행하게 제3 방향(DR3) 연장될 수 있다.
비트 라인(BL)은 동일한 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
도 1 및 도 2를 참조하면, 몇몇 실시예들에 따른 반도체 장치는 기판(100), 소자 분리막(110), 절연 패턴(120), 워드 라인(WL), 비트 라인 구조체(135_1, 135_2), 비트 라인 컨택(136), 스토리지 컨택(140), 스페이서 구조체(150), 스토리지 패드(160), 층간 절연막(180) 및 정보 저장 소자(170)를 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 이하의 설명에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
소자 분리막(110)은 기판(100) 내에 형성될 수 있다. 소자 분리막(110)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 소자 분리막(110)은 기판(100) 내에서 활성 영역(ACT)을 정의할 수 있다. 소자 분리막(110)은 서로 이웃하는 제1 소자 분리막(110_1)과 제2 소자 분리막(110_2)을 포함할 수 있다.
소자 분리막(110)에 의해 정의된 활성 영역(ACT)은 도 1에서 도시된 것과 같이 단축과 장축을 포함하는 긴 아일랜드 형성을 가질 수 있다. 활성 영역(ACT)은 소자 분리막(110) 내에 형성되는 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 또한, 활성 영역(ACT)은 소자 분리막(110) 상에 형성되는 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 즉, 활성 영역(ACT)은 제2 방향(DR2) 및 제3 방향(DR3)에 대해 소정의 각도를 갖는 제1 방향(DR1)으로 연장될 수 있다.
소자 분리막(110)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 2에서 소자 분리막(110)은 하나의 절연막으로 형성되는 것으로 도시되었지만, 이는 설명의 편의를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
절연 패턴(120)은 기판(100) 및 제2 소자 분리막(110_2) 상에 형성될 수 있다. 절연 패턴(120)은 비트 라인 구조체(135_1, 135_2) 및 스토리지 컨택(140)이 형성되지 않은 영역에서 기판(100)의 상면 및 제2 소자 분리막(110_2)의 상면을 따라 연장될 수 있다. 절연 패턴(120)은 제2 소자 분리막(110_2)과 중첩되는 영역과 제2 소자 분리막(110_2)과 중첩되지 않는 영역을 포함할 수 있다.
절연 패턴(120)은 단일막일 수 있으나, 도 2에 도시된 것처럼, 제1 절연막(121) 및 제2 절연막(122)을 포함하는 다중막일 수 있다. 제1 절연막(121)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 제2 절연막(122)은 제1 절연막(121)과 다른 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 절연막(122)은 실리콘 질화물을 포함할 수 있다.
비트 라인 구조체(135_1, 135_2)는 기판(100), 소자 분리막(110) 및 절연 패턴(120) 상에 배치될 수 있다. 비트 라인 구조체(135_1, 15_2)는 제1 비트 라인 구조체(135_1)와 제2 비트 라인 구조체(135_2)를 포함할 수 있다. 제1 비트 라인 구조체(135_1)와 제2 비트 라인 구조체(135_2)는 제2 방향(DR2)으로 서로 교대로 배치될 수 있다. 즉, 제2 비트 라인 구조체(135_2)는 제2 방향(DR2)으로 서로 인접하는 제1 비트 라인 구조체(135_1) 사이에 배치될 수 있다.
제1 비트 라인 구조체(135_1)는 비트 라인 컨택(136) 상에 배치될 수 있다. 제2 비트 라인 구조체(135_2)는 제2 소자 분리막(110_2) 상의 절연 패턴(120) 상에 배치될 수 있다.
비트 라인 구조체(135_1, 135_2)는 활성 영역(ACT) 및 워드 라인(WL)을 가로질러 제3 방향(DR3)을 따라 길게 연장될 수 있다. 예를 들어, 비트 라인 구조체(135_1, 135_2)는 활성 영역(ACT)을 비스듬하게 가로지르고, 워드 라인(WL)을 수직하게 가로지를 수 있다. 비트 라인 구조체(135_1, 135_2)는 복수 개로 서로 평행하게 연장될 수 있다. 또한, 비트 라인 구조체(135_1, 135_2)는 동일한 간격으로 서로 이격될 수 있다.
비트 라인 구조체(135_1, 135_2)는 기판(100) 상에 배치된 비트 라인(130) 및 비트 라인(130) 상에 배치된 캡핑 패턴(134)을 포함할 수 있다.
후술할 비트 라인 컨택(136) 상에 배치된 제1 비트 라인(130_1)은 순차적으로 적층된 제2 도전막(132) 및 제3 도전막(133)을 포함할 수 있다. 절연 패턴(120) 상에 배치된 제2 비트 라인(130_2)은 순차적으로 적층된 제1 도전막(131), 제2 도전막(132) 및 제3 도전막(133)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 비트 라인(130)은 단일막일 수 있다.
제1 도전막(131), 제2 도전막(132) 및 제3 도전막(133) 각각은 예를 들어, 각각 폴리실리콘, TiN, TiSiN, 텅스텐, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 도전막(131)은 폴리실리콘을 포함할 수 있고, 제2 도전막(132)은 TiSiN을 포함할 수 있고, 제3 도전막(133)은 텅스텐을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
캡핑 패턴(134)은 비트 라인(130) 상에 배치될 수 있다. 즉, 캡핑 패턴(134)은 제3 도전막(133) 상에 배치될 수 있다. 캡핑 패턴(134)은 실리콘 질화물을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
비트 라인 컨택(136)은 서로 이웃하는 제1 소자 분리막(110_1) 사이에 배치될 수 있다. 제1 비트 라인 구조체(135_1)는 서로 이웃하는 제1 소자 분리막(110_1) 사이의 활성 영역(ACT) 상에 배치될 수 있다. 제1 비트 라인 구조체(135_1)는 비트 라인 컨택(136) 상에 배치될 수 있고, 비트 라인 컨택(136)을 통해 활성 영역(ACT)과 전기적으로 연결될 수 있다.
비트 라인 컨택(136)은 절연 패턴(120)을 제4 방향(DR4)으로 관통하여 기판(100)의 활성 영역(ACT)과 비트 라인 구조체(153_1, 135_2)를 연결할 수 있다. 예를 들어, 기판(100)은 활성 영역(ACT) 및 소자 분리막(110) 내에 형성되는 제1 트렌치(136t)를 포함할 수 있다. 제1 트렌치(136t)는 절연 패턴(120)을 관통하여 활성 영역(ACT)의 일부를 노출시킬 수 있다. 비트 라인 컨택(136)은 제1 트렌치(136t) 내에 형성되어 기판(100)의 활성 영역(ACT)과 비트 라인(130)을 연결할 수 있다. 비트 라인 컨택(136)은 도 1의 다이렉트 컨택(DC)에 대응될 수 있다.
몇몇 실시예에서, 도 2에 도시된 것처럼, 제1 트렌치(136t)는 활성 영역(ACT)의 중심을 노출시킬 수 있다. 이에 따라, 비트 라인 컨택(136)은 활성 영역(ACT)의 중심과 접속될 수 있다. 제1 트렌치(136t)의 일부는 소자 분리막(110)의 일부와 중첩될 수도 있다. 이에 따라, 제1 트렌치(136t)는 기판(100)의 일부뿐만 아니라 소자 분리막(110)의 일부를 노출시킬 수도 있다.
비트 라인 컨택(136)은 도전성 물질을 포함할 수 있다. 비트 라인 구조체(135_1, 135_2)의 비트 라인(130)은 기판(100)의 활성 영역(ACT)과 전기적으로 연결될 수 있다. 비트 라인 컨택(136)과 연결되는 기판(100)의 활성 영역(ACT)은 소오스 및 드레인 영역으로 기능할 수 있다.
몇몇 실시예에서, 비트 라인 컨택(136)은 제1 도전막(131)과 동일한 물질을 포함할 수 있다. 예를 들어, 비트 라인 컨택(136)은 폴리실리콘을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제조 공정에 따라 비트 라인 컨택(136)은 제1 도전막(131)과 다른 물질을 포함할 수 있다.
스페이서 구조체(150)는 비트 라인 구조체(135_1, 135_2)의 측벽을 따라 연장될 수 있다. 예를 들어, 스페이서 구조체(150)는 제3 방향(DR3)으로 연장될 수 있다.
몇몇 실시예에서, 스페이서 구조체(150)의 일부는 제1 트렌치(136t) 내에 배치될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 스페이서 구조체(150)의 하부는 비트 라인 컨택(136)의 측벽을 따라 연장될 수 있다. 비트 라인 컨택(136)의 하부는 제1 트렌치(136t)의 일부를 채울 수 있고, 스페이서 구조체(150)의 하부는 제1 트렌치(136t)의 다른 일부를 채울 수 있다. 비트 라인 컨택(136)이 배치되지 않는 비트 라인 구조체(135_1, 135_2)의 영역에서, 스페이서 구조체(150)는 절연 패턴(120)상에 배치될 수 있다.
스페이서 구조체(150)는 여러 종류의 절연성 물질들의 조합으로 이루어지는 다중막일 수 있다. 스페이서 구조체(150)는 도 2에 도시된 바와 같이 예를 들어, 제1 내지 제4 스페이서(151, 153, 154, 155)를 포함할 수 있다. 예를 들어, 제1 내지 제4 스페이서(151, 153, 154, 155)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN), 에어(air), 및 이들의 조합 중 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
비트 라인 구조체(135_1, 135_2)의 적어도 일측에 제2 트렌치(140t)가 배치될 수 있다. 제2 트렌치(140t)는 서로 이웃하는 제1 비트 라인 구조체(135_1)와 제2 비트 라인 구조체(135_2) 사이에 배치될 수 있다.
제2 트렌치(140t)는 기판(100) 내부로 연장되도록 형성될 수 있다. 제2 트렌치(140t)는 절연 패턴(120)을 제4 방향(DR4)으로 관통하여 소자 분리막(110)의 일부 및 기판(100)의 활성 영역(ACT)의 일부를 노출시킬 수 있다.
또한, 제2 트렌치(140t)는 절연 패턴(120)의 하면의 일부를 노출시킬 수 있다. 제2 트렌치(140t)는 제2 소자 분리막(110_2)과 제4 방향(DR4)으로 중첩되지 않는 절연 패턴(120)의 하면을 노출시킬 수 있다.
제2 트렌치(140t)는 소자 분리막(110) 내에 형성되는 제1 부분(140t_1), 기판(100) 내에 형성되는 제2 부분(140t_2)을 포함할 수 있다. 제2 트렌치(140t)의 제1 부분(140t_1)은 제1 소자 분리막(110_1) 상에 배치될 수 있고, 제2 트렌치(140t)의 제2 부분(140t_2)은 서로 이웃하는 제1 소자 분리막(110_1)과 제2 소자 분리막(110_2) 사이의 기판(100) 상에 배치될 수 있다. 다르게 표현하면, 제2 트렌치(140t)의 제1 부분(140t_1)은 소자 분리막(110)과 제4 방향(DR4)으로 중첩되는 부분을 의미할 수 있고, 제2 트렌치(140t)의 제2 부분(140t_2)은 기판(100)과 제4 방향(DR4)으로 중첩되는 부분을 의미할 수 있다.
제2 트렌치(140t)의 하면은 단차를 가질 수 있다. 구체적으로, 제1 부분(140t_1)의 바닥면(140t_1_b)은 제2 부분(140t_2)의 바닥면(140t_2_b)보다 상측에 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 부분(140t_1)의 바닥면(140t_1_b)은 제2 부분(140t_2)의 바닥면(140t_2_b)과 동일 평면 상에 형성될 수 있다.
제2 부분(140t_2)의 바닥면(140t_2_b)은 비트 라인 컨택(136)의 상면(136u)보다 상측에 배치될 수 있다.
제1 부분(140t_1)의 바닥면(140t_1_b)과 제2 부분(140t_2)의 바닥면(140t_2_b)을 연결하는 연결 측벽은 제1 비트 라인 구조체(135_1)의 적어도 일부가 배치된 제1 소자 분리막(110_1)에 의해 정의될 수 있다.
스토리지 컨택(140)은 제1 비트 라인 구조체(135_1)와 제2 비트 라인 구조체(135_2) 사이에 배치될 수 있다. 스토리지 컨택(140)은 제2 트렌치(140t) 내에 배치될 수 있다. 여기서, 스토리지 컨택(140)은 도 1의 매몰 컨택(BC)에 대응될 수 있다.
스토리지 컨택(140)은 소자 분리막(110) 및 기판(100)의 활성 영역(ACT) 상에 배치될 수 있다. 스토리지 컨택(140)은 제1 소자 분리막(110_1)의 일부와 제4 방향(DR4)으로 중첩될 수 있고, 서로 이웃하는 제1 소자 분리막(110_1)과 제2 소자 분리막(110_2) 사이의 기판(100)의 활성 영역(ACT)과 제4 방향(DR4)으로 중첩될 수 있다. 스토리지 컨택(140)과 접하는 기판(100)의 활성 영역(ACT)은 소오스 및 드레인 영역으로 기능할 수 있다.
스토리지 컨택(140)은 비트 라인 컨택(136) 및 비트 라인(130)과 이격될 수 있다. 스토리지 컨택(140)은 절연 패턴(120) 및 스페이서 구조체(150)에 의해 비트 라인 컨택(136) 및 비트 라인(130)과 전기적으로 절연될 수 있다.
스토리지 컨택(140)의 상면(140u)은 비트 라인 컨택(136)의 상면(136_u)보다 상측에 배치될 수 있다.
스토리지 컨택(140)은 도전성 물질을 포함할 수 있다. 스토리지 컨택(140)은 예를 들어, 단결정 실리콘을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한 스토리지 컨택(140)은 기판(100)의 활성 영역(ACT)과 동일한 결정 방향을 가질 수 있다. 이하, 도 4 내지 도 12를 참조하여 자세히 설명한다.
스토리지 패드(160)는 스토리지 컨택(140) 상에 배치될 수 있다. 스토리지 패드(160)는 스토리지 컨택(140)과 전기적으로 연결될 수 있다. 여기에서, 스토리지 패드(160)는 도 1의 랜딩 패드(LP)에 대응될 수 있다.
스토리지 패드(160)는 비트 라인 구조체(135_1, 135_2)의 상면의 일부와 중첩될 수도 있고, 비트 라인 구조체(135_1, 135_2)의 상면과 중첩되지 않을 수도 있다.
스토리지 패드(160)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
층간 절연막(180)은 스토리지 패드(160) 및 비트 라인 구조체(135_1, 135_2) 상에 배치될 수 있다. 또한, 층간 절연막(180)은 제3 트렌치(180t)를 채울 수 있다. 이에 따라 복수의 스토리지 패드(160)는 비트 라인 구조체((135_1, 135_2) 및 층간 절연막(180)에 의해 서로 분리될 수 있다. 몇몇 실시예에서, 층간 절연막(180)의 상면은 스토리지 패드(160)의 상면보다 높게 형성될 수 있다. 또한, 층간 절연막(180)은 스토리지 패드(160)의 상면의 적어도 일부를 노출시킬 수 있다.
층간 절연막(180)은 절연성 물질을 포함할 수 있다. 층간 절연막(180)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 이들의 조합 중 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
정보 저장 소자(170)는 층간 절연막(180) 및 스토리지 패드(160) 상에 배치될 수 있다. 정보 저장 소자(170)는 층간 절연막(180)에 의해 노출된 스토리지 패드(160)의 상면의 일부와 연결될 수 있다. 결과적으로, 정보 저장 소자(170)는 스토리지 패드(160) 및 스토리지 컨택(140)을 통해 기판(100)의 활성 영역(ACT)에 형성된 소오스 및 드레인 영역과 전기적으로 연결될 수 있다.
정보 저장 소자(170)는 예를 들어, 커패시터를 포함할 수 있지만, 이에 제한되는 것은 아니다. 정보 저장 소자(170)는 하부 전극(171)과, 커패시터 절연막(172)과, 상부 전극(173)을 포함한다.
하부 전극(171)은 예를 들어, 실린더 형상을 가질 수 있다. 좀 더 구체적으로, 하부 전극(171)은 기판(100)의 두께 방향으로 연장되는 측벽부(171s)와, 기판(100)의 상면과 나란한 바닥부(171b)를 포함할 수 있다. 하부 전극의 바닥부(171b)는 하부 전극의 측벽부(171s)를 연결할 수 있다.
예를 들어, 정보 저장 소자(170)는 하부 전극(171), 커패시터 절연막(172) 및 상부 전극(173)을 포함할 수 있다. 커패시터 절연막(172)은 하부 전극(171)과 상부 전극(173) 사이에 개재될 수 있다. 정보 저장 소자(170)는 하부 전극(171)과 상부 전극(173) 사이에서 발생된 전위차를 이용하여 커패시터 절연막(172)에 전하를 저장할 수 있다.
커패시터 절연막(192)은 하부 전극(191) 상에 형성된다. 커패시터 절연막(192)은 하부 전극(191)의 프로파일을 따라 형성될 수 있다. 커패시터 절연막(192)은 하부 전극(191)의 외측벽 및 내측벽을 따라 형성될 수 있다.
상부 전극(173)은 커패시터 절연막(172) 상에 형성된다. 상부 전극(173)은 하부 전극(171)의 외측벽을 감쌀 수 있다. 또한, 상부 전극(173)의 일부는 하부 전극의 측벽부(171s) 사이에 개재될 수 있다.
하부 전극(171)은 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
커패시터 절연막(172)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
상부 전극(173)은 예를 들어, 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 금속 실리사이드 중 적어도 하나를 포함할 수 있다.
도 3은 몇몇 다른 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 3을 참조하면, 몇몇 다른 실시예들에 따른 반도체 장치에서, 하부 전극(171)은 기판(100)의 두께 방향으로 길게 연장되는 필라 형태를 가질 수 있다. 즉, 하부 전극(171)은 제4 방향(DR4)으로 길게 연장될 수 있다.
커패시터 절연막(172)은 하부 전극(171)의 외측벽을 따라 형성될 수 있다. 상부 전극(173)은 하부 전극(171)의 외측벽을 감싸지만, 하부 전극(171)의 내부로 개재되지 않는다.
도 4 내지 도 12는 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 참고로, 도 3 내지 도 12는 도 1의 I - I' 선을 따라서 절단한 중간 단계 도면들이다.
도 4를 참조하면, 기판(100) 내에 소자 분리막(110)이 형성되고, 소자 분리막(110)에 의해 활성 영역(도 1의 ACT)가 정의될 수 있다. 기판(100)에는 제2 방향(DR2)으로 연장되고, 제3 방향(DR3)으로 서로 이격된 복수의 워드 라인(도 1의 WL)이 형성될 수 있다.
이어서, 기판(100) 및 소자 분리막(110) 상에, 프리(pre) 셀 절연막(120p)이 형성될 수 있다. 프리 셀 절연막(120p)은 제1 프리 셀 절연막(121p) 및 제2 프리 셀 절연막(122p)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 비트 라인 컨택(136)이 형성되는 영역에서, 제1 프리 도전막(131p) 및 프리 셀 절연막(120p)을 제거하여, 제1 트렌치(136t)가 형성될 수 있다. 제1 트렌치(136t)를 채우는 프리 비트 라인 컨택(136p)이 형성될 수 있다.
프리 비트 라인 컨택(136p) 및 제1 프리 도전막(131p) 상에, 제2 프리 도전막(132p) 및 제3 프리 도전막(133p)이 순차적으로 형성될 수 있다. 이를 통해, 제1 내지 제3 프리 도전막(131p, 132p, 133p)을 포함하는 프리 배선 도전막(130p)이 프리 셀 절연막(120p) 상에 형성될 수 있다.
이어서, 프리 배선 도전막(130p) 상에, 프리 배선 캡핑 패턴(134p)이 형성될 수 있다.
도 5를 참조하면, 프리 배선 도전막(130p) 및 프리 배선 캡핑 패턴(134p)을 패터닝하여, 기판(100) 및 프리 셀 절연막(120p) 상에서 제3 방향(DR3)으로 연장되는 복수의 비트 라인(130) 및 캡핑 패턴(134)이 형성된다.
즉, 기판(100) 및 프리 셀 절연막(120p) 상에서, 제3 방향(DR3)으로 연장되는 비트 라인 구조체(135_1, 135_2)가 형성될 수 있다.
또한, 제1 트렌치(136t) 내부에 형성된 프리 비트 라인 컨택(146p)을 패터닝하여, 비트 라인(130)과 기판(100) 사이에, 비트 라인 컨택(136)이 형성될 수 있다.
도 6을 참조하면, 제2 프리 절연막(122p)의 상면, 제1 트렌치(136t)의 측벽, 비트 라인 컨택(136)의 측벽, 비트 라인 구조체(135_1, 135_2)의 측벽 및 상면 상에 제1 프리 스페이서막(151p)이 형성될 수 있다. 제1 프리 스페이서막(151p)은 컨포말하게(conformally) 형성될 수 있다.
이어서, 제1 트렌치(136t)의 내부를 채우도록 제4 스페이서(155)가 형성될 수 있다. 이 경우, 제4 스페이서(155)의 상면은 제2 프리 절연막(122p)의 상면 상에 형성된 제1 프리 스페이서막(151p)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 7을 참조하면, 비트 라인 컨택(136)의 측벽 및 비트 라인 구조체(135_1, 135_2)의 측벽을 따라 제2 스페이서(153) 및 제3 스페이서(154)가 형성될 수 있다.
제2 스페이서(153) 및 제3 스페이서(154)는 제1 프리 스페이서막(151p) 상에 순차적으로 적층될 수 있다. 비트 라인 컨택(136)이 형성되는 영역에서, 제2 스페이서(153) 및 제3 스페이서(154)는 제4 스페이서(155)와 제4 방향(DR4)으로 오버랩되도록 형성될 수 있다. 이에 따라 스페이서 구조체(150)가 형성될 수 있다.
도 8을 참조하면, 기판(100) 내에 제2 트렌치(140t)가 형성될 수 있다.
제2 트렌치(140t)는 제1 프리 절연막(121p) 및 제2 프리 절연막(122p)을 관통하여 형성될 수 있다. 제2 트렌치(140t)는 제4 스페이서(155)의 측벽의 일부, 소자 분리막(110)의 일부 및 기판(100)의 활성 영역(ACT)의 일부를 노출시킬 수 있다. 또한, 제2 트렌치(140t)는 절연 패턴(120)의 하면의 일부를 노출시킬 수 있다.
도 9를 참조하면, 제2 트렌치(140t) 내에 프리 스토리지 컨택(140p)이 형성될 수 있다. 프리 스토리지 컨택(140p)은 기판(100)의 상면(100u)으로부터 제1 두께(t1)를 가질 수 있다.
프리 스토리지 컨택(140p)은 예를 들어, 폴리실리콘을 포함할 수 있다. 프리 스토리지 컨택(140p)에는 인(P) 또는 비소(As) 등과 같은 불순물이 도핑될 수 있다.
프리 스토리지 컨택(140p)은 심(seam) 또는 보이드(void)와 같은 결함(146)을 포함할 수 있다.
도 10을 참조하면, 프리 스토리지 컨택(140p) 상에 레이저(156)가 조사될 수 있다. 레이저(156)는 프리 스토리지 컨택(140p)에만 선택적으로 흡수될 수 있다. 레이저(156)는 프리 스토리지 컨택(140p)에는 흡수되나 주변 영역에는 흡수되지 않는 파장을 가질 수 있다. 이에 따라 주변 영역은 레이저(156) 조사에 영향을 받지 않을 수 있다.
즉, 몇몇 실시예들에 따른 반도체 장치의 제조 방법에서, 레이저(156)는 프리 스토리지 컨택(140p)을 구성하는 물질의 밴드갭에 해당되는 파장 이상을 가질 수 있다. 또한 레이저(156)는 프리 스토리지 컨택(140p) 이외의 실리콘 질화막, 실리콘 산화막 등에 흡수되지 않도록 1136.7nm 이하의 파장을 가질 수 있다.
예를 들어, 프리 스토리지 컨택(140p)이 폴리실리콘을 포함하는 경우, 레이저(156)의 파장은 254.6nm 이상이고 1136.7nm 이하일 수 있다. 레이저(156)는 예를 들어, Yb:YAG(Ytterbium:Yttrium-Aluminum-Garnet)(λ=511 nm) 또는 Nd:YAG(Neodymium:Yttrium- Aluminum-Garnet)(λ=532 nm)일 수 있다.
레이저(156)가 조사된 프리 스토리지 컨택(140p)은 녹은 뒤 급속히 냉각(quenching)되어 단결정화될 수 있다. 이에 따라 단결정 실리콘을 포함하는 스토리지 컨택(140)이 형성될 수 있다. 스토리지 컨택(140)은 기판(100)의 활성 영역(ACT)과 동일한 결정 방향을 가질 수 있다.
여기서, 단결정은 실질적으로 결정경계(grain boundary)가 존재하지 않고, 결정의 배향(orientation)이 일정한 상태를 의미할 수 있다. 단결정은 비록 국소적으로(locally) 결정 입계가 존재하거나 배향이 다른 부분이 존재함에도 불구하고 가상적으로(virtually) 해당 층 또는 부분이 단결정인 것을 의미한다. 일 예로, 실질적으로 단결정인 층은 다수의 소각 입계(low angle grain boundary)를 포함할 수 있다.
또한 프리 스토리지 컨택(140p) 내의 결함(146)이 제거될 수 있다.
반도체 장치가 고집적화됨과 동시에 반도체 장치의 사이즈 역시 감소하고 있다. 이에 따라 스토리지 컨택(140)의 사이즈는 감소하고 있으며, 종횡비가 증가하고 있다.
스토리지 컨택(140)은 공정의 용이성 등에 의해 폴리실리콘을 이용하여 형성될 수 있다. 이 때, 스토리지 컨택(140)의 고종횡비에 의해 폴리실리콘 내에 심(seam) 또는 보이드(void)와 같은 결함(146)이 형성될 수 있다. 또한 제2 비트 라인 구조체(135_2)와 기판(100)의 활성 영역(ACT)이 제4 방향(DR4)으로 교차하는 영역에 의해 폴리실리콘은 결함(146)이 형성될 수 있다.
이러한 결함(146)은 스토리지 컨택(140)의 지름이 감소하고 또한 도핑된 실리콘의 농도가 증가할수록 심화될 수 있다. 이에 따라 반도체 장치의 동작 특정이 저하될 수 있다.
그러나, 몇몇 실시예들에 따른 반도체 장치에서, 스토리지 컨택(140)은 레이저 조사에 의해 내부의 결함(146)이 제거될 수 있다. 이에 따라, 스토리지 컨택(140)과 정보 저장 소자(170) 등과의 접촉 면적이 증가할 수 있고, 기판(100)과 정보 저장 소자(170) 사이의 전기적 저항이 감소될 수 있다.
또한 스토리지 컨택(140)은 단결정 실리콘을 포함할 수 있다. 스토리지 컨택(140)은 기판(100)의 결정 방향과 동일한 결정 방향을 가질 수 있다. 이에 따라 스토리지 컨택(140)의 결정경계가 존재하지 않으므로 또는 스토리지 컨택(140)의 결정경계가 감소되어 도펀트의 이동도(mobility)가 증가될 수 있다. 따라서 반도체 장치의 동작 시간(tRDL)이 개선될 수 있다.
도 11을 참조하면, 스토리지 컨택(140)이 형성될 수 있다. 몇몇 실시예들에 따른 반도체 장치에서 스토리지 컨택(140)은 기판(100)의 상면으로부터 제2 두께(t2)를 가질 수 있다. 제2 두께(t2)는 제1 두께(t1)보다 작을 수 있다. 예를 들어, 제1 두께(t1)는 제2 두께(t2)의 약 1/3배 클 수 있다.
프리 스토리지 컨택(140p)에 포함된 실리콘은 레이저(156)가 조사된 경우, 액체가 되고 서로 뭉치려 하는 경향을 가질 수 있다. 이에 따라 프리 스토리지 컨택(140p)의 하부가 들뜰 수 있다.
하지만, 프리 스토리지 컨택(140p)을 형성하고자 하는 스토리지 컨택(140)의 제2 두께(t2)보다 두꺼운 제1 두께(t1)로 형성할 경우, 프리 스토리지 컨택(140p)의 하부보다 높은 온도를 갖는 녹은 프리 스토리지 컨택(140p)의 상부는 하부로 이동할 수 있다. 이에 따라 스토리지 컨택(140)의 들뜸을 개선 또는 방지할 수 있다.
도 12를 참조하면, 스토리지 패드(160)가 형성될 수 있다. 스토리지 패드(160)는 스토리지 컨택(140) 및 캡핑 패턴(134)을 덮도록 형성될 수 있다.
이어서, 도 2를 참조하면, 스토리지 패드(160)를 패터닝하여, 제3 트렌치(180t)를 형성할 수 있다. 제3 트렌치(180t)는 비트 라인 구조체(135_1, 135_2)의 일부 및 스페이서 구조체(150)의 일부를 식각하여 형성될 수 있다.
이어서, 스토리지 패드(160)의 상면 상에 층간 절연막(180)이 형성될 수 있다. 또한 제3 트렌치(180t)를 채우도록 층간 절연막(180)이 형성될 수 있다.
이어서, 층간 절연막(180)을 패터닝하여 스토리지 패드(160)의 상면의 일부를 노출시킬 수 있다.
이어서, 층간 절연막(180) 상에 정보 저장 소자(170)가 형성될 수 있다. 정보 저장 소자(170)는 층간 절연막(180) 상에 노출된 스토리지 패드(160)의 상면과 연결될 수 있다.
도 13은 몇몇 실시예들에 따른 반도체 장치에 레이저를 조사하는 것을 설명하기 위한 도면이다. 도 13은 도 10의 단계를 설명하기 위한 도면이다.
도 13을 참조하면, 웨이퍼(10)는 칩 영역(12)과 스크라이브 레인 영역(14)을 포함할 수 있다. 웨이퍼(10)는 예를 들어, 도 10에 도시된 기판(100)일 수 있다.
칩 영역(12)에는 반도체 칩이 형성될 수 있다. 칩 영역(12)에는 도 10에 도시된 반도체 장치가 형성될 수 있다.
스크라이브 레인 영역(14)은 칩 영역(12)을 둘러쌀 수 있다. 예를 들어, 스크라이브 레인 영역(14)은 일정한 폭을 갖는 직선의 레인 형태일 수 있다. 칩 영역(12)은 스크라이브 레인 영역(14)을 따라 수행되는 다이 소잉(die sawing) 공정에 의해, 서로 분리될 수 있다.
도 10 및 도 13을 참조하면, 레이저(156)는 샷(shot) 방식으로 조사될 수 있다. 레이저(156)는 샷 단위로 조사될 수 있다. 레이저(156)의 샷의 면적(156s)은 웨이퍼(10)의 전체 면적의 일부에 해당될 수 있다.
반도체 장치에 레이저(156)를 조사하는 것은 레이저 마스크(20)를 이용할 수 있다. 레이저 마스크(20)는 웨이퍼(10)의 적어도 일부를 노출시키는 개구부(20o)를 포함할 수 있다. 레이저(156)는 개구부(20o)에 의해 노출된 반도체 장치에 조사될 수 있다. 개구부(20o)의 면적은 샷의 면적(156s)보다 작을 수 있다. 즉, 레이저 마스크(20)를 이용하여, 샷의 면적(156s)보다 작은 특정 영역 또는 특정 칩 상에 레이저(156)가 조사될 수 있다.
한편, 레이저 마스크(20)를 이동하여 웨이퍼(10)의 전체 면적 또는 샷의 면적(156s)보다 넓은 면적에 레이저(156)가 조사될 수 있다. 웨이퍼(10)에 제1 레이저 샷을 조사한 후, 레이저 마스크(20)를 이동하여 제2 레이저 샷을 조사할 수 있다. 레이저(156) 샷을 모두 이용하고 레이저(156)를 효율적으로 조사를 위해서, 제1 레이저 샷과 제2 레이저 샷의 엣지가 중첩될 수 있다. 이 경우, 레이저(156)가 중첩되어 조사될 경우, 반도체 장치에 불량이 발생할 수 있다.
하지만, 몇몇 실시예들에 따른 반도체 장치의 제조 방법에서 레이저 마스크(20)의 개구부(20o)의 엣지는 스크라이브 레인 영역(14) 상에 배치될 수 있다. 따라서 레이저 마스크(20)의 위치를 이동하여, 개구부(20o)에 의해 노출된 웨이퍼(10)에 레이저(156)가 조사될 경우, 칩 영역(12)에 레이저(156)가 중첩되지 않을 수 있다. 이에 따라 반도체 장치의 불량을 감소 또는 개선시킬 수 있다.
도 14는 몇몇 다른 실시예들에 따른 반도체 장치에 레이저를 조사하는 것을 설명하기 위한 도면이다. 도 14는 도 10의 단계를 설명하기 위한 도면이다. 설명의 편의상, 도 10 및 도 13을 참조하여 설명한 것과 다른 점을 중심으로 설명한다.
도 14를 참조하면, 웨이퍼(10)는 더미 영역(16)을 포함할 수 있다. 더미 영역(16)은 셀로 사용되지 않는 영역을 의미할 수 있다. 더미 영역(16)은 예를 들어, TEG(Test Element Group) 영역, 정렬 키(alignment key) 등을 포함할 수 있다.
레이저 마스크(20)의 개구부(20o)의 엣지는 더미 영역(16) 상에 배치될 수 있다. 따라서 칩 영역(12)에 레이저가 중첩되지 않을 수 있고, 반도체 장치의 불량을 감소 또는 개선시킬 수 있다.
도 15는 몇몇 실시예들에 따른 반도체 장치의 저항을 설명하기 위한 그래프이다.
도 15에서, X축의 (A), (B) 및 (C)는 디자인 룰이 상이한 반도체 장치를 나타내고, (D)는 (C)와 디자인 룰이 동일한 반도체 장치를 나타낸다. (C)는 (B)의 디자인 룰보다 작을 수 있고, (B)는 (A)보다 디자인 룰이 작을 수 있다. (C)와 (D)는 동일한 디자인 룰을 가지며, (C)는 레이저가 조사되지 않은 스토리지 컨택을 포함하는 반도체 장치이고, (D)는 몇몇 실시예들에 따라 레이저가 조사된 스토리지 컨택을 포함하는 반도체 장치일 수 있다. 반도체 장치(A) 내지 (D)는 스토리지 컨택 내 주입된 도펀트의 농도는 모두 동일하다. Y축은 반도체 장치의 저항을 나타낸다.
도 15를 참조하면, 반도체 장치(B)의 스토리지 컨택의 저항(R2)은 반도체 장치(C)의 스토리지 컨택의 저항(R3)보다 크고, 반도체 장치(D)의 스토리지 컨택의 저항(R4)은 반도체 장치(C)의 스토리지 컨택의 저항(R3)보다 크다. 즉, 디자인 룰이 감소함에 따라 반도체 장치의 스토리지 컨택의 저항이 커진다.
이에 반해, 몇몇 실시예들에 따라 레이저가 조사된 스토리지 컨택을 포함하는 반도체 장치(D)의 스토리지 컨택의 저항(R1)은 동일한 디자인 룰을 갖는 반도체 장치(C)의 스토리지 컨택의 저항(R4)보다 작다. 또한, 반도체 장치(D)의 스토리지 컨택의 저항(R1)은 가장 큰 디자인 룰을 갖는 반도체 장치(A)의 스토리지 컨택의 저항(R2)보다 작다.
따라서 몇몇 실시예들에 따라 레이저가 조사된 스토리지 컨택은 저항이 감소될 수 있다.
도 16 및 도 17은 몇몇 실시예들에 따른 반도체 장치의 도펀트의 농도를 설명하기 위한 그래프이다.
도 16a 및 도 17a는 레이저가 조사되지 않은 스토리지 컨택 내 도펀트의 농도를 나타내는 그래프이다. 도 16b 및 도 17b는 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 따라 레이저가 조사된 스토리지 컨택 내 도펀트의 농도를 나타내는 그래프이다.
도 2를 참조하면, 도 16에서 X축은 스토리지 컨택(140)의 상면(160u)으로부터 기판(100)을 향하는 방향으로의 위치(P1)를 나타낸다. 도 17에서 X축은 스토리지 컨택(140) 내 제2 방향(DR2)으로의 위치(P2)를 나타낸다. 도 16 및 도 17에서 Y축은 도펀트 농도를 나타낸다. 거리와 도펀트의 단위는 상대적인 크기만을 보여주는 임의 단위(arbitrary unit: a.u.)이다.
도 16a를 참조하면, 스토리지 컨택(140) 내 스토리지 컨택(140)의 상면(160u)으로부터 기판(100)을 향하는 방향으로의 도펀트의 농도 편차는 제1 농도(C1)다. 도펀트의 농도는 예를 들어, 스토리지 컨택(140) 내에 형성된 결함에 의해 감소될 수 있다.
도 16b를 참조하면, 스토리지 컨택(140) 내 스토리지 컨택(140)의 상면(160u)으로부터 기판(100)을 향하는 방향으로의 도펀트의 농도 편차는 제2 농도(C2)다. 제1 농도(C1)는 제2 농도(C2)보다 크다. 즉, 몇몇 실시예들에 따른 반도체 장치의 스토리지 컨택(140)은 레이저가 조사되어 스토리지 컨택(140) 내의 결함이 제거될 수 있다. 이에 따라 도펀트의 농도가 보다 균일할 수 있다.
도 17a를 참조하면, 스토리지 컨택(140) 내 제2 방향(DR2)으로의 도펀트의 농도 편차는 제3 농도(C1)다. 도 17b를 참조하면, 스토리지 컨택(140) 내 도펀트의 농도 편차는 제4 농도(C4)다. 제3 농도(C3)는 제4 농도(C4)보다 크다.
즉, 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 따라 레이저가 조사된 스토리지 컨택(140)은 녹은 뒤 급속히 냉각되어 단결정화되고, 기판(100)의 활성 영역(도 1의 ACT)과 동일한 결정 방향을 가질 수 있다. 이에 따라 도펀트가 활성화(activation)될 수 있고, 스토리지 컨택(140) 내에 도펀트가 보다 균일하게 분포될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 웨이퍼 20: 레이저 마스크
100: 기판 110: 소자 분리막
120: 절연 패턴 130: 비트 라인
135_1, 135_2: 비트 라인 구조체 136: 비트 라인 컨택
140: 스토리지 컨택 150: 스페이서 구조체
160: 스토리지 패드 170: 층간 절연막
170: 정보 저장 소자

Claims (10)

  1. 소자 분리막 및 상기 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판;
    상기 기판 상에 형성된 비트 라인 구조체;
    상기 비트 라인 구조체의 적어도 일측 상에, 상기 소자 분리막 및 상기 활성 영역 내에 형성되는 트렌치로, 상기 트렌치는 상기 소자 분리막 내에 형성된 제1 부분과 상기 활성 영역 내에 형성된 제2 부분을 포함하고, 상기 제1 부분의 바닥면은 상기 제2 부분의 바닥면보다 상측에 배치되는 트렌치;
    상기 트렌치를 채우고, 단결정인 스토리지 컨택; 및
    상기 스토리지 컨택과 전기적으로 연결되는 정보 저장 소자를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 스토리지 컨택은 상기 활성 영역과 결정 방향이 동일한 반도체 장치.
  3. 제 1항에 있어서,
    상기 비트 라인 구조체는,
    상기 스토리지 컨택을 사이에 두고 상기 활성 영역 상에 배치되는 제1 비트 라인 구조체와, 상기 소자 분리막 상에 배치되는 제2 비트 라인 구조체를 포함하고,
    상기 소자 분리막은 서로 이웃하는 제1 소자 분리막과 제2 소자 분리막을 포함하고,
    상기 제2 비트 라인 구조체는 상기 제2 소자 분리막 상에 배치되고,
    상기 트렌치의 제1 부분은 상기 제1 소자 분리막 내에 형성되고, 상기 트렌치의 제2 부분은 상기 제1 소자 분리막과 상기 제2 소자 분리막 사이의 상기 활성 영역 내에 형성되는 반도체 장치.
  4. 기판;
    상기 기판 내에 형성되고 서로 이웃하는 제1 소자 분리막과 제2 소자 분리막;
    상기 제1 소자 분리막 내에 형성된 제1 부분과, 상기 제1 소자 분리막과 상기 제2 소자 분리막 사이의 상기 기판 내에 형성된 제2 부분을 포함하는 트렌치로, 상기 제1 부분의 바닥면은 상기 제2 부분의 바닥면보다 상측에 배치되고, 상기 제1 부분의 바닥면과 상기 제2 부분의 바닥면을 연결하는 연결 측벽은 상기 제1 소자 분리막에 의해 정의되는 트렌치; 및
    상기 트렌치를 채우는 스토리지 컨택을 포함하고,
    상기 기판과 상기 스토리지 컨택은 단결정 실리콘을 포함하는 반도체 장치.
  5. 소자 분리막을 포함하는 기판 상에, 비트 라인 구조체를 형성하고,
    상기 비트 라인 구조체의 적어도 일측에, 상기 소자 분리막 및 상기 기판 내에 트렌치를 형성하되, 상기 트렌치는 상기 소자 분리막 내에 형성된 제1 부분과 상기 기판 내에 형성된 제2 부분을 포함하고, 상기 제1 부분의 바닥면은 상기 제2 부분의 바닥면보다 상측에 배치되고,
    상기 트렌치 내에 스토리지 컨택을 형성하고,
    상기 스토리지 컨택에 레이저를 조사하여 상기 스토리지 컨택이 재결정되고,
    상기 스토리지 컨택 상에 랜딩 패드를 형성하는 것을 포함하되,
    상기 스토리지 컨택은 단결정인 반도체 장치의 제조 방법.
  6. 제 5항에 있어서,
    상기 스토리지 컨택은 상기 기판과 결정 방향이 동일한 반도체 장치의 제조 방법.
  7. 제 5항에 있어서,
    상기 레이저의 파장은, 상기 스토리지 컨택을 구성하는 물질의 밴드갭에 해당되는 파장 이상이고 1136.7nm 이하인 반도체 장치의 제조 방법.
  8. 제 5항에 있어서,
    상기 스토리지 컨택에 레이저를 조사하기 전의 상기 스토리지 컨택의 상면은, 상기 스토리지 컨택에 레이저를 조사한 후의 상기 스토리지 컨택의 상면보다 상측에 배치되는 반도체 장지의 제조 방법.
  9. 제 5항에 있어서,
    상기 기판은 복수의 칩 영역과 상기 복수의 칩 영역 사이의 스크라이브 레인 영역을 포함하고,
    상기 스토리지 컨택에 레이저를 조사하는 것은,
    상기 기판 상에, 상기 복수의 칩 영역 중 적어도 일부를 노출시키는 개구부를 포함하는 레이저 마스크를 형성하고,
    상기 개구부에 의해 노출된 상기 칩 영역에 상기 레이저를 조사하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 개구부의 엣지는 상기 스크라이브 레인 영역 상에 배치되는 반도체 장치의 제조 방법.
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