[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20210153808A - 디스플레이 장치 및 그 제조방법 - Google Patents

디스플레이 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20210153808A
KR20210153808A KR1020200070461A KR20200070461A KR20210153808A KR 20210153808 A KR20210153808 A KR 20210153808A KR 1020200070461 A KR1020200070461 A KR 1020200070461A KR 20200070461 A KR20200070461 A KR 20200070461A KR 20210153808 A KR20210153808 A KR 20210153808A
Authority
KR
South Korea
Prior art keywords
region
layer
electrode
active layer
mask process
Prior art date
Application number
KR1020200070461A
Other languages
English (en)
Inventor
최혜림
박준석
김명화
김태상
문연건
박근철
손상우
임준형
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200070461A priority Critical patent/KR20210153808A/ko
Priority to US17/152,249 priority patent/US11723244B2/en
Priority to CN202110422889.2A priority patent/CN113782567A/zh
Publication of KR20210153808A publication Critical patent/KR20210153808A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H01L27/3276—
    • H01L27/1225—
    • H01L27/124—
    • H01L27/1288—
    • H01L27/3248—
    • H01L27/3272—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H10K71/16—Deposition of organic active material using physical vapour deposition [PVD], e.g. vacuum deposition or sputtering
    • H10K71/166—Deposition of organic active material using physical vapour deposition [PVD], e.g. vacuum deposition or sputtering using selective deposition, e.g. using a mask
    • H01L2227/323—

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명은 공정 효율화 및 설계공간 확보가 가능한 디스플레이 장치 및 그 제조방법을 위하여, 제1영역과 제2영역을 포함하는 기판, 상기 제1영역 상에 위치하며, 제1채널영역과, 상기 제1채널영역의 일측에 위치한 제1소스영역과, 상기 제1채널영역의 타측에 위치한 제1드레인영역과, 상기 제1소스영역으로부터 상기 제2영역 방향으로 연장되는 제1연장영역을 포함하는, 제1활성층, 상기 제1활성층 상부에 상기 제1채널영역과 중첩하여 위치한 제1게이트전극, 상기 제1활성층 상에 상기 제1소스영역과 중첩하여 위치하며, 상기 제1연장영역을 따라 연장되는, 구동전압라인, 상기 제1드레인영역 상에 위치한 제1연결전극 및 상기 제1게이트전극 상부에 위치하며, 상기 제1연결전극에 연결된 화소전극;을 구비하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치 및 그 제조방법{Display apparatus and manufacturing the same}
본 발명의 실시예들은 디스플레이 장치 및 그 제조방법에 관한 것으로서, 더 상세하게는 공정 효율화 및 설계공간 확보가 가능한 디스플레이 장치 및 그 제조방법에 관한 것이다.
디스플레이 장치들 중, 유기발광 디스플레이 장치는 시야각이 넓고 컨트라스트가 우수할 뿐만 아니라 응답속도가 빠르다는 장점을 가지고 있어 차세대 디스플레이 장치로서 주목을 받고 있다.
일반적으로 유기발광 디스플레이 장치는 기판 상에 박막트랜지스터 및 유기발광소자들을 형성하고, 유기발광소자들이 스스로 빛을 발광하여 작동한다. 이러한 유기발광 디스플레이 장치는 휴대폰 등과 같은 소형 제품의 디스플레이부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이부로 사용되기도 한다.
한편, 이와 같은 디스플레이 장치는 구동을 위한 박막트랜지스터(Thin Film Transistor, TFT), 커패시터 등을 포함한다. 여기서, 박막트랜지스터는 채널영역, 소스영역 및 드레인영역을 포함하는 활성층(active layer)과, 게이트절연층에 의해 활성층과 전기적으로 절연되는 게이트전극을 포함할 수 있다.
그러나 이러한 종래의 디스플레이 장치 및 그 제조방법에는, 다수의 마스크 공정이 요구되어 공정의 효율성이 떨어지고, 다수의 구성이 구비됨에 따라 설계공간이 부족하다는 문제점이 존재하였다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 공정 효율화 및 설계공간 확보가 가능한 디스플레이 장치 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 제1영역과 제2영역을 포함하는 기판, 상기 제1영역 상에 위치하며, 제1채널영역과, 상기 제1채널영역의 일측에 위치한 제1소스영역과, 상기 제1채널영역의 타측에 위치한 제1드레인영역과, 상기 제1소스영역으로부터 상기 제2영역 방향으로 연장되는 제1연장영역을 포함하는, 제1활성층, 상기 제1활성층 상부에 상기 제1채널영역과 중첩하여 위치한 제1게이트전극, 상기 제1활성층 상에 상기 제1소스영역과 중첩하여 위치하며, 상기 제1연장영역을 따라 연장되는, 구동전압라인, 상기 제1드레인영역 상에 위치한 제1연결전극 및 상기 제1게이트전극 상부에 위치하며, 상기 제1연결전극에 연결된 화소전극을 구비하는, 디스플레이 장치가 제공된다.
본 실시예에 따르면, 상기 제1영역 상에 위치하며, 제2채널영역과, 상기 제2채널영역의 일측에 위치한 제2소스영역과, 상기 제2채널영역의 타측에 위치한 제2드레인영역과, 상기 제2소스영역으로부터 상기 제1영역 방향으로 연장되는 제2연장영역을 포함하는, 제2활성층, 상기 제2활성층 상부에 상기 제2채널영역과 중첩하여 위치한 제2게이트전극, 상기 제2활성층 상에 상기 제2소스영역과 중첩하여 위치하며, 상기 제2연장영역을 따라 연장되는, 데이터라인, 상기 제2드레인영역 상에 위치한 제2연결전극 및 상기 제2연결전극과 상기 제1게이트전극을 전기적으로 연결하는 브릿지전극을 더 구비할 수 있다.
본 실시예에 따르면, 상기 제2영역 상에 위치하며, 제3채널영역과, 상기 제3채널영역의 일측에 위치한 제3소스영역과, 상기 제3채널영역의 타측에 위치한 제3드레인영역과, 상기 제3소스영역으로부터 상기 제1영역 방향으로 연장되며 상기 제1연장영역과 일체(一體)인 제3연장영역을 포함하는, 제3활성층, 상기 제3활성층 상부에 상기 제3채널영역과 중첩하여 위치한 제3게이트전극;을 더 구비하고, 상기 구동전압라인은, 상기 제1연장영역으로부터 상기 제3연장영역까지 연장되고, 상기 제3소스영역과 중첩할 수 있다.
본 실시예에 따르면, 상기 제2영역 상에 위치하며, 제4채널영역과, 상기 제4채널영역의 일측에 위치한 제4소스영역과, 상기 제4채널영역의 타측에 위치한 제4드레인영역과, 상기 제4소스영역으로부터 상기 제1영역 방향으로 연장되며 상기 제2연장영역과 일체(一體)인 제4연장영역을 포함하는, 제4활성층, 상기 제4활성층 상부에 상기 제4채널영역과 중첩하여 위치한 제4게이트전극을 더 구비하고, 상기 데이터라인은, 상기 제2연장영역으로부터 상기 제4연장영역까지 연장되고, 상기 제4소스영역과 중첩할 수 있다.
본 실시예에 따르면, 상기 제1게이트전극과 중첩하는 영역에서 상기 제1활성층과 상기 제1게이트전극 사이에 개재되고, 상기 제2게이트전극과 중첩하는 영역에서 상기 제2활성층과 상기 제2게이트전극 사이에 개재되는, 게이트절연층을 더 구비할 수 있다.
본 실시예에 따르면, 상기 브릿지전극은 상기 화소전극과 동일한 물질을 포함하고, 상기 화소전극의 층상구조와 동일한 층상구조를 가질 수 있다.
본 실시예에 따르면, 상기 구동전압라인, 상기 데이터라인, 상기 제1연결전극 및 상기 제2연결전극은 동일한 물질을 포함하며, 동일한 층상구조를 가질 수 있다.
본 실시예에 따르면, 상기 제1활성층 및 상기 제2활성층은 산화물 반도체를 포함할 수 있다.
본 실시예에 따르면, 상기 제1활성층 하부에 아일랜드 형상의 BML(Bottom metal layer)을 더 구비할 수 있다.
본 실시예에 따르면, 상기 BML은, 상기 화소전극의 하면으로부터 상기 BML의 일부를 노출시키는 컨택홀을 통해 상기 화소전극과 연결될 수 있다.
본 실시예에 따르면, 상기 화소전극 상에 위치한 대향전극과, 상기 화소전극과 상기 대향전극 사이에 위치하며 발광층을 포함하는 중간층을 더 구비할 수 있다.
본 발명의 다른 관점에 따르면, 제1영역과 제2영역을 포함하는 기판 상에 제1도전층을 형성하고, 상기 제1도전층을 아일랜드 형상의 BML(Bottom metal layer)로 패터닝하는, 제1마스크 공정, 상기 제1마스크 공정의 결과물 상에 반도체층과 제2도전층을 순차적으로 형성하고, 상기 제1영역에서 상기 반도체층을 제1활성층 및 제2활성층으로 패터닝하고, 상기 제2도전층을 구동전압라인, 데이터라인, 제1연결전극 및 제2연결전극으로 패터닝하는, 제2마스크 공정, 상기 제2마스크 공정의 결과물 상에 제1절연층과 제3도전층을 순차적으로 형성하고, 상기 제1영역에서 상기 제1절연층을 게이트절연층으로 패터닝하고, 상기 제3도전층을 제1게이트전극 및 제2게이트전극으로 패터닝하는, 제3마스크 공정, 상기 제3마스크 공정의 결과물 상에 제2절연층을 형성하고, 복수개의 컨택홀들을 제2절연층에 형성하는, 제4마스크 공정을 포함하고, 상기 제1영역의 상기 제1활성층은, 제1채널영역과, 상기 제1채널영역의 일측에 위치한 제1소스영역과, 상기 제1채널영역의 타측에 위치한 제1드레인영역과, 상기 제1소스영역으로부터 상기 제2영역 방향으로 연장되는 제1연장영역을 포함하고, 상기 제1영역의 상기 제2활성층은, 제2채널영역과, 상기 제2채널영역의 일측에 위치한 제2소스영역과, 상기 제2채널영역의 타측에 위치한 제2드레인영역과, 상기 제2소스영역으로부터 상기 제1영역 방향으로 연장되는 제2연장영역을 포함하는, 디스플레이 장치 제조방법이 제공된다.
본 실시예에 따르면, 상기 제2마스크 공정은, 상기 제2영역에서 상기 반도체층을 제3활성층 및 제4활성층으로 패터닝하고, 상기 제2도전층을 구동전압라인, 데이터라인, 제3연결전극 및 제4연결전극으로 패터닝하는 것을 포함하고, 상기 제3마스크 공정은, 상기 제2영역에서 상기 제3도전층을 제3게이트전극 및 제4게이트전극으로 패터닝하는 것을 포함하고, 상기 제2영역의 상기 제3활성층은, 제3채널영역과, 상기 제3채널영역의 일측에 위치한 제3소스영역과, 상기 제3채널영역의 타측에 위치한 제3드레인영역과, 상기 제3소스영역으로부터 상기 제1영역 방향으로 연장되며 상기 제1연장영역과 일체(一體)인 제3연장영역을 포함하고, 상기 제2영역의 상기 제4활성층은, 제4채널영역과, 상기 제4채널영역의 일측에 위치한 제4소스영역과, 상기 제4채널영역의 타측에 위치한 제4드레인영역과, 상기 제4소스영역으로부터 상기 제1영역 방향으로 연장되며 상기 제2연장영역과 일체(一體)인 제4연장영역을 포함하고, 상기 구동전압라인은, 상기 제1연장영역으로부터 상기 제3연장영역까지 연장되고, 상기 제3소스영역과 중첩하고, 상기 데이터라인은, 상기 제2연장영역으로부터 상기 제4연장영역까지 연장되고, 상기 제4소스영역과 중첩할 수 있다.
본 실시예에 따르면, 상기 제2마스크 공정의 제2마스크는, 전투과영역, 반투과영역 및 비투과영역을 포함하는 하프톤(half-tone) 마스크일 수 있다.
본 실시예에 따르면, 상기 제2마스크 공정은, 상기 제1도전층 상에 제1감광막을 형성하고, 상기 제2마스크를 이용하여 상기 제1감광막을 패터닝하여 제1감광막패턴을 형성하는 단계;를 포함하고, 상기 제1감광막패턴은, 상기 제2마스크가 상기 제2도전층 상부에 배치 시, 상기 제2마스크의 전투과영역과 중첩하는 비코팅영역에는 제1감광막이 위치하지 않고, 상기 제2마스크의 반투과영역과 중첩하는 반코팅영역에는 상기 제1감광막이 최초로 형성된 두께보다 얇게 위치하고, 상기 제2마스크의 비투과영역에 중첩하는 전코팅영역에는 상기 제1감광막이 최초로 형성된 두께로 위치할 수 있다.
본 실시예에 따르면, 상기 제2마스크 공정은, 상기 비코팅영역에 위치한 반도체층 및 제1도전층을 제거하는 단계, 상기 제1감광막패턴의 전면에 대하여 상기 반코팅영역에 위치한 제1감광막의 두께만큼 애싱(ashing)하는 단계 및 선택적 식각을 이용하여 상기 반코팅영역에 위치한 제1도전층을 제거하는 단계를 더 포함할 수 있다.
본 실시예에 따르면, 상기 제4마스크 공정의 결과물 상에 제4도전층을 형성하고, 상기 제4도전층을 화소전극 및 브릿지전극으로 패터닝하는, 제5마스크 공정을 더 포함하고, 상기 브릿지전극은 상기 제2연결전극과 상기 제1게이트전극을 전기적으로 연결할 수 있다.
본 실시예에 따르면, 상기 제4마스크 공정은, 상기 제1게이트전극의 일부를 노출시키는 제1컨택홀과, 상기 제1연결전극의 일부를 노출시키는 제2컨택홀과, 상기 제2연결전극의 일부를 노출시키는 제3컨택홀을 제2절연층에 형성하는 것을 포함할 수 있다.
본 실시예에 따르면, 상기 제4마스크 공정은, 상기 BML의 일부를 노출시키는 제4컨택홀을 상기 제2절연층에 형성하는 것을 더 포함하고, 상기 BML은 상기 제4컨택홀을 통해 상기 화소전극과 연결될 수 있다.
본 실시예에 따르면, 상기 제5마스크 공정의 결과물 상에 화소정의막층을 형성하고, 상기 화소정의막층을 발광영역과 비발광영역을 정의하는 화소정의막으로 패터닝하는, 제6마스크 공정을 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 공정 효율화 및 설계공간 확보가 가능한 디스플레이 장치 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 구성도이다.
도 2는 도 1의 디스플레이 장치가 포함하는 화소회로를 개략적으로 도시하는 등가 회로도이다.
도 3은 도 1의 디스플레이 장치가 포함하는 화소회로에 대하여 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 도시하는 배치도이다.
도 4는 도 3의 P1 내지 P2 및 P4 내지 P7을 따라 취한 단면도이다.
도 5는 도 3 의 P1 내지 P2, P3 및 P6 내지 P7을 따라 취한 단면도이다.
도 6은 도 1의 디스플레이 장치가 포함하는 BML의 연결구조를 개략적으로 도시하는 단면도이다.
도 7은 도 1의 디스플레이 장치의 제조 공정을 개략적으로 도시하는 흐름도이다.
도 8 내지 도 17은 도 1의 디스플레이 장치의 제조 공정의 일부를 개략적으로 도시하는 단면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 구성도이다.
본 발명의 일 실시예에 따른 디스플레이 장치는 빛을 방출하는 표시영역과 빛을 방출하지 않는 비표시영역을 갖는다. 이는 기판(100)이 표시영역과 비표시영역을 구비한 것으로 이해할 수 있다.
한편, 이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 디스플레이 장치는 이에 제한되지 않는다. 다른 실시예들로서, 디스플레이 장치는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display), 양자점 발광 디스플레이 장치(Quantum dot Light Emitting Display) 등과 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치에 구비된 표시소자가 갖는 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함하거나, 유기물과 무기물과 양자점을 포함할 수도 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디스플레이 장치는 제어부(10), 데이터 드라이버(20) 및 스캔 드라이버(30)를 구비할 수 있다.
데이터 드라이버(20)는 화소들에 데이터신호를 제공할 수 있고, 스캔 드라이버(30)는 화소들에 스캔신호를 제공할 수 있다. 표시영역에는 데이터 드라이버(20)와 연결되어 x축 방향으로 연장된 데이터라인(DL)들과 스캔 드라이버(30)와 연결되어 y축 방향으로 연장된 스캔라인(SL)들이 교차하는 지점들에 화소들이 위치할 수 있다. 또한, 화소들 각각에는 화소회로가 위치할 수 있다.
이때, "화소(Pixel)"는 각각 서로 다른 색을 발광하는 부화소(Sub-Pixel)를 의미할 수 있다. 각 화소는 표시소자를 포함하여 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 각 화소는 스캔라인(SL) 및 데이터라인(DL)에 연결된 화소회로 및 화소회로에 연결된 표시소자로서 유기발광다이오드(OLED)를 포함할 수 있다.
이하에서는, 화소들이 포함하는 제1화소에서 제1화소회로 및 제1화소회로에 연결된 발광다이오드가 위치하는 영역을 "제1영역(PX1)"이라 지칭하고, 제1화소와 이웃하는 제2화소에서 제2화소회로 및 제2화소회로에 연결된 발광다이오드가 위치하는 영역을 "제2영역(PX2)"이라 지칭한다. 한편, 도 1에는 제1영역(PX1) 및 제2영역(PX2)이 예시적으로 표시되어 있다.
도 2는 도 1의 디스플레이 장치가 포함하는 화소회로를 개략적으로 도시하는 등가 회로도이다.
화소회로(PC)는 복수의 박막트랜지스터들 및 커패시터(Capacitor)를 포함할 수 있다. 일 실시예로, 도 2에 도시된 바와 같이 화소회로(PC)는 제1박막트랜지스터(TFT1), 제2박막트랜지스터(TFT2) 및 커패시터(Cst)를 포함할 수 있다. 이때, 제1박막트랜지스터(TFT1)는 구동 박막트랜지스터(Driving TFT)이고, 제2박막트랜지스터(TFT2)는 스위칭 박막트랜지스터(Switching TFT)일 수 있다. 제2박막트랜지스터(TFT2)는 스캔라인(SL) 및 데이터라인(DL)에 연결되며, 스캔라인(SL)을 통해 입력되는 스캔신호(SLn)에 따라 데이터라인(DL)을 통해 입력된 데이터신호(DLm)를 제1박막트랜지스터(TFT1)로 전달할 수 있다.
커패시터(Cst)는 제2박막트랜지스터(TFT2) 및 구동전압라인(PL)에 전기적으로 연결되며, 구동전압라인(PL)에 인가되는 제1전압(ELVDD)과 제2박막트랜지스터(TFT2)에 인가되는 제2전압의 차이에 해당하는 전압을 저장할 수 있다.
제1박막트랜지스터(TFT1)는 구동전압라인(PL)과 커패시터(Cst)에 연결되며, 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압라인(PL)으로부터 유기발광다이오드(OLED)로 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)의 대향전극(예를 들어, 캐소드)은 공통전압(ELVSS)에 연결되어 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출함으로써 화상을 표시할 수 있다.
한편, 도 2에는 본 발명의 일 실시예로 박막트랜지스터들(TFT1, TFT2)이 P형(P-type)인 경우가 도시되어 있으나 이에 한정되지 않는다. 예컨대, 화소회로가 포함하는 복수의 박막트랜지스터들의 일부 또는 전부는 N형(N-type) 또는 P형(P-type)일 수 있다. 즉, 복수의 박막트랜지스터들은 불순물이 도핑되지 않은 채널영역과, 채널영역의 양 옆의 불순물이 도핑되어 형성된 소스영역과 드레인영역을 포함할 수 있고, 불순물은 박막트랜지스터의 종류에 따라 달라지며 N형 불순물 또는 P형 불순물을 포함할 수 있다.
또한, 도 2에는 본 발명의 일 실시예로서 화소회로가 2개의 박막트랜지스터들(TFT1, TFT2) 및 1개의 커패시터(Cst)를 포함하는 경우가 도시되어 있으나 이에 한정되지 않는다. 박막트랜지스터의 개수 및 커패시터의 개수는 화소회로의 설계에 따라 다양하게 변경될 수 있음은 물론이다. 예컨대, 화소회로는 3개 이상의 박막트랜지스터들 및/또는 2개 이상의 커패시터들을 포함할 수 있다. 구체적인 예로, 화소회로는 7개의 박막트랜지스터들 및 1개의 커패시터를 포함할 수도 있다. 다만, 이하 설명의 편의를 위해, 화소회로가 2개의 박막트랜지스터 및 1개의 커패시터를 포함하는 경우에 대해 설명하도록 한다.
도 3은 도 1의 디스플레이 장치가 포함하는 화소회로에 대하여 박막트랜지스터들(TFT1, TFT2) 및 커패시터(Cst) 등의 위치를 개략적으로 도시하는 배치도이고, 도 4는 도 3의 P1 내지 P2 및 P4 내지 P7을 따라 취한 단면도이고, 도 5는 도 3 의 P1 내지 P2, P3 및 P6 내지 P7을 따라 취한 단면도이다.
참고적으로, 도 3에는 편의상 BML(Bottom metal layer,300)이 생략되어 도시되어 있다. 즉, 도 3에는 도시되어 있지 않지만 BML(300) 및 BML(300)과의 연결구성이 다른 구성들과 중첩하여 위치할 수 있다. 또한, 도 3에서 해칭(Hatching)이 있는 부분은 화소정의막(110)으로 덮인 영역이 도시된 것이고, 해칭이 없는 부분은 화소정의막(110)이 갖는 개구부를 통해 화소전극(210)이 노출된 영역이 도시된 것으로 이해할 수 있다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디스플레이 장치는 복수의 영역들을 포함하는 기판(100)을 구비하고, 기판(100) 상에 다층 구조로 박막트랜지스터들(TFT1, TFT2), 커패시터(Cst), 구동전압라인(PL), 데이터라인(DL), 표시소자(200), 화소정의막(110) 등이 위치할 수 있다.
기판(100)은 글라스재, 금속재, 세라믹재 또는 플렉서블이나 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 예컨대 폴리에테르술폰(Polyethersulphone), 폴리아크릴레이트(Polyacrylate), 폴리에테르이미드(Polyetherimide), 폴리에틸렌 나프탈레이트(Polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(Polyethylene terephthalate), 폴리페닐렌 설파이드(Polyphenylene sulfide), 폴리아릴레이트(Polyarylate), 폴리이미드(Polyimide), 폴리카보네이트(Polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(Cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 기판(100)은 상술한 물질들로 구성된 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 (실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등의) 무기물을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다.
도 4 내지 도 5를 참조하면, 기판(100) 상에는 버퍼층(101)이 위치할 수 있다. 버퍼층(101)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등과 같은 무기물을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다. 또한, 버퍼층(101)은 표시영역 및 비표시영역에 연장되어 형성될 수 있다. 이러한 버퍼층(101)은 기판(100)의 상면의 평활성을 높이거나, 기판(100)의 외측 등으로부터의 불순물 또는 습기가 활성층으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다.
한편, 일 실시예로, 기판(100) 상에는 하부금속층인 BML(300)이 위치할 수 있다. BML(300)은 제1박막트랜지스터(TFT1)의 제1활성층(121-1)의 하부에 아일랜드 형상(Isolated shape)으로 위치할 수 있다. 이때, 버퍼층(101)은 BML(300)을 덮으며 기판(100) 상에 위치할 수 있다. BML(300)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있다. 하부금속층(BML)은 전술한 물질의 단일층 또는 다층으로 구비될 수 있다. 물질을 포함할 수 있다.
한편, BML(300)은 화소전극(210)의 하면으로부터 BML(300)의 일부를 노출시키는 컨택홀을 통해 상기 화소전극(210)과 연결될 수 있으며, 이에 대한 상세한 설명은 도 6을 참조하여 후술한다.
화소회로는 기판(100) 상의 표시영역에서 버퍼층(101) 상에 위치할 수 있다. 화소회로는 제1박막트랜지스터(TFT1), 제2박막트랜지스터(TFT2), 커패시터(Cst), 구동전압라인(PL) 및 데이터라인(DL)을 포함할 수 있다. 표시소자가 화소회로와 전기적으로 연결된다는 것은, 표시소자(200)가 포함하는 화소전극(210)이 제1박막트랜지스터(TFT1)에 전기적으로 연결되는 것으로 이해할 수 있다.
본 발명의 일 실시예에 따른 디스플레이 장치는, 제1영역(PX1)에 구동 박막트랜지스터(Driving TFT)인 제1박막트랜지스터(TFT1) 및 스위칭 박막트랜지스터(Switching TFT)인 제2박막트랜지스터(TFT2)를 구비할 수 있다.
제1박막트랜지스터(TFT1)는 제1활성층(121-1) 및 제1게이트전극(123-1)을 포함할 수 있다. 이때, 제1활성층(121-1)은 제1채널영역(C1)과, 제1채널영역(C1)의 일측에 위치한 제1소스영역(S1)과, 제1채널영역(C1)의 타측에 위치한 제1드레인영역(D1)과, 제1소스영역(S1)으로부터 제2영역(PX2) 방향으로 연장되는 제1연장영역(E1)을 포함할 수 있다. 제1게이트전극(123-1)은 제1활성층(121-1) 상부에 제1채널영역(C1)과 중첩하여 위치할 수 있다. 또한, 제1게이트전극(123-1)은 표시소자(200)가 갖는 화소전극(210)과 연결될 수 있다. 한편, 구동전압라인(PL)의 일단(125-1)은 제1활성층(121-1) 상에 제1소스영역(S1)과 중첩하여 위치하며, 제1활성층(121-1)의 제1연장영역(E1)을 따라 연장될 수 있다. 제1연결전극(127-1)은 제1활성층(121-1) 상에 제1드레인영역(D1)과 중첩하여 위치할 수 있다. 즉, 제1박막트랜지스터(TFT1)의 소스전극 자리에는 구동전압라인(PL)의 일단(125-1)이 위치하고, 제1박막트랜지스터(TFT1)의 드레인전극 자리에는 제1연결전극(127-1)이 위치할 수 있다.
제2박막트랜지스터(TFT2)는 제2활성층(121-2) 및 제2게이트전극(123-2)을 포함할 수 있다. 이때, 제2활성층(121-2)은 제2채널영역(C2)과, 제2채널영역(C2)의 일측에 위치한 제2소스영역(S2)과, 제2채널영역(C2)의 타측에 위치한 제2드레인영역(D2)과, 제2소스영역(S2)으로부터 제2영역(PX2) 방향으로 연장되는 제1연장영역(E1)을 포함할 수 있다. 제2게이트전극(123-2)은 제2활성층(121-2) 상부에 제2채널영역(C2)과 중첩하여 위치할 수 있다. 한편, 데이터라인(DL)의 일단(125-2)은 제1활성층(121-2) 상에 제2소스영역(S2)과 중첩하여 위치하며, 제2활성층(121-2)의 제2연장영역(E2)을 따라 연장될 수 있다. 제2연결전극(127-2)은 제2활성층(121-2)의 제2드레인영역(D2) 상에 위치할 수 있다. 즉, 제2박막트랜지스터(TFT2)의 소스전극 자리에는 데이터라인(DL)의 일단(125-2)이 위치하고, 제2박막트랜지스터(TFT2)의 드레인전극 자리에는 제2연결전극(127-2)이 위치할 수 있다.
제1박막트랜지스터(TFT1)와 제2박막트랜지스터(TFT2)는 전기적으로 연결될 수 있다. 이를 위해 디스플레이 장치는 제2박막트랜지스터(TFT2)의 제2연결전극(127-2)과 제1박막트랜지스터(TFT1)의 제1게이트전극(123-1)을 전기적으로 연결하는 브릿지전극(215)을 더 구비할 수 있다. 이때, 브릿지전극(215)은 화소전극(210)과 동일한 물질을 포함하고, 화소전극(210)의 층상구조와 동일한 층상구조를 가질 수 있다. 즉, 브릿지전극(215)은 화소전극(210)이 형성될 때 화소전극(210)과 동일한 물질로 하나의 공정 단계에서 형성될 수 있다.
한편, 본 발명의 일 실시예에 따른 디스플레이 장치는, 제2영역(PX2)에 구동 박막트랜지스터(Driving TFT)로서 제1박막트랜지스터(TFT1)와 동일한 구조를 갖는 제3박막트랜지스터(TFT3) 및 스위칭 박막트랜지스터(Switching TFT)로서 제2박막트랜지스터(TFT2)와 동일한 구조를 갖는 제4박막트랜지스터(TFT4)를 더 구비할 수 있다.
제3박막트랜지스터(TFT3)는 제3활성층, 제3게이트전극, 제3연결전극 및 구동전압라인(PL)의 일단을 포함할 수 있다. 제3활성층은 제3채널영역과, 제3채널영역의 일측에 위치한 제3소스영역과, 제3채널영역의 타측에 위치한 제3드레인영역과, 제3소스영역으로부터 제1영역(PX1) 방향으로 연장되며 제1연장영역(E1)과 일체(一體)인 제3연장영역을 포함할 수 있다. 즉, 제1영역(PX1)에 위치한 제1박막트랜지스터(TFT1)의 제1활성층(121-1)과 제2영역(PX2)에 위치한 제3박막트랜지스터(TFT3)의 제3활성층은, 제1활성층(121-1)의 끝단부터 제3활성층의 끝단까지 연장되어 일체로 형성된다.
또한, 구동전압라인(PL)은 제1영역(PX1)에 위치한 제1박막트랜지스터(TFT1)의 제1활성층(121-1)의 제1연장영역으로부터 제2영역(PX2)에 위치한 제3박막트랜지스터(TFT3)의 제3활성층의 제3연장영역까지 연장되고, 제3소스영역과 중첩한다. 즉, 구동전압라인(PL)은 제1영역(PX1)에서의 끝단부터 제2영역(PX2)에서의 끝단까지 연장되어 일체로 형성된다.
제4박막트랜지스터(TFT4)는 제4활성층, 제4게이트전극, 제4연결전극 및 데이터라인(DL)의 일단을 포함할 수 있다. 제4활성층은 제4채널영역과, 제4채널영역의 일측에 위치한 제4소스영역과, 제4채널영역의 타측에 위치한 제4드레인영역과, 제4소스영역으로부터 제1영역(PX1) 방향으로 연장되며 제2연장영역(E2)과 일체(一體)인 제3연장영역을 포함할 수 있다. 즉, 제1영역(PX1)에 위치한 제2박막트랜지스터(TFT2)의 제2활성층(121-2)과 제2영역(PX2)에 위치한 제4박막트랜지스터(TFT4)의 제4활성층은, 제2활성층(121-2)의 끝단부터 제4활성층의 끝단까지 연장되어 일체로 형성된다.
또한, 데이터라인(DL)은 제1영역(PX1)에 위치한 제2박막트랜지스터(TFT2)의 제2활성층(121-2)의 제2연장영역으로부터 제2영역(PX2)에 위치한 제4박막트랜지스터(TFT4)의 제4활성층의 제4연장영역까지 연장되고, 제4소스영역과 중첩한다. 즉, 구동전압라인(PL)은 제1영역(PX1)에서의 끝단부터 제2영역(PX2)에서의 끝단까지 연장되어 일체로 형성된다.
상술한 바와 같이 본 발명의 일 실시예에 따른 디스플레이 장치는, 제1영역(PX1) 및 제2영역(PX2) 각각에 위치한 구동 박막트랜지스터의 활성층이 일체로 형성되고, 제1영역(PX1) 및 제2영역(PX2) 각각에 위치한 스위칭 박막트랜지스터의 활성층이 일체로 형성되고, 활성층 상에 위치한 구동전압라인(PL) 및 데이터라인(DL)도 제1영역(PX1) 및 제2영역(PX2)에 걸쳐서 일체로 형성될 수 있다. 이에 따라 활성층과 구동전압라인(PL)을 또는 활성층과 데이터라인(DL)을 1개의 마스크 공정만 적용하여 형성하는 것이 가능한 바, 공정의 효율을 향상시키는 효과가 있다. 다만, 소스영역 상의 전극과 드레인영역 상의 전극은, 활성층 상의 도전층만 패터닝하여 활성층의 일부를 노출시킴으로써 분리시킬 수 있다. 이를 위해 선택적 식각 공정을 이용할 수 있으며 이에 대한 상세한 설명은 후술한다.
한편, 제1활성층(121-1) 및 제2활성층(121-2)은 IGZO 등의 산화물 반도체를 포함할 수 있다. 다만, 이에 한정되는 것은 아니고 비정질실리콘, 다결정실리콘 또는 유기반도체물질을 포함하는 것도 가능하다.
게이트전극들(123-1, 123-2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 다양한 도전성 물질을 포함할 수 있으며 다양한 층상구조를 가질 수 있다. 예컨대 게이트전극들은 Mo층과 Al층을 포함하거나, Mo/Al/Mo의 다층구조를 가질 수 있다.
일 실시예로, 구동전압라인(PL), 데이터라인(DL) 및 연결전극들(127-1, 127-2)은 동일층 상에 위치할 수 있다. 즉, 구동전압라인(PL), 데이터라인(DL) 및 연결전극들(127-1, 127-2)은 동일한 물질을 포함하고, 동일한 층상구조를 가질 수 있으며, 하나의 공정에서 동시에 형성될 수 있다. 구체적으로, 도 3 내지 도 6에 도시된 바와 같이, 구동전압라인(PL)의 일단(125-1)은 제1박막트랜지스터(TFT1)의 소스전극 자리인 제1소스영역(S1) 상에 위치하고, 데이터라인(DL)의 일단(125-2)은 제2박막트랜지스터(TFT2)의 소스전극 자리인 제2소스영역(S2) 상에 위치하고, 제1연결전극(127-1)은 제1박막트랜지스터(TFT1)의 드레인전극 자리인 제1드레인영역(D1) 상에 위치하고, 제2연결전극(127-2)은 제2박막트랜지스터(TFT2)의 드레인전극 자리인 제2드레인영역(D2) 상에 위치한다. 이에 따라, 구동전압라인(PL)의 일단(125-1) 및 데이터라인(DL)의 일단(125-2)이 평면도 상에서 별도의 면적을 차지하지 않고, 제1박막트랜지스터(TFT1) 또는 제2박막트랜지스터(TFT2)와 중첩하여 위치하게 되어 보다 넓은 설계공간을 확보할 수 있다.
이에 따라 구동전압라인(PL), 데이터라인(DL) 및 연결전극들(127-1, 127-2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 다양한 도전성 물질을 포함하며 다양한 층상구조를 가질 수 있다. 예컨대 구동전압라인(PL), 데이터라인(DL) 및 연결전극들(127-1, 127-2)은 Ti층과 Al층을 포함하거나, Ti/Al/Ti의 다층구조를 가질 수 있다.
한편, 활성층들(121-1, 121-2)과 게이트전극들(123-1, 123-2)과의 절연성을 확보하기 위해, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 게이트절연층(103)이 활성층들(121-1, 121-2)과 게이트전극들(123-1, 123-2) 사이에 개재될 수 있다. 아울러 게이트전극들(123-1, 123-2)의 상부에는 소정의 유전율을 갖는 층으로서 제1층간절연층(105)이 위치할 수 있으며, 제1층간절연층(105)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 절연층일 수 있다. 구동전압라인(PL), 데이터라인(DL) 및 연결전극들(127-1, 127-2)은 제1층간절연층(105) 상에 위치할 수 있다. 한편, 이와 같이 무기물을 포함하는 절연층(막)은 CVD(Chemical vapor deposition) 또는 ALD(Atomic layer deposition) 등을 통해 형성될 수 있다. 이는 후술하는 실시예들 및 그 변형예들에 있어서도 마찬가지로 적용될 수 있다.
일 실시예로, 게이트절연층(103)은 게이트전극들(123-1, 123-2)과 중첩하는 영역에서 활성층들(121-1, 121-2)과 게이트전극들(123-1, 123-2) 사이에 개재될 수 있다. 즉, 게이트절연층(103)은 게이트전극들(123-1, 123-2)이 위치하는 영역과 동일한 영역에만 위치하고, 게이트전극들(123-1, 123-2)이 위치하는 영역을 제외한 나머지 영역에서는 식각될 수 있다. 이에 따라 게이트절연층(103)과 게이트전극들(123-1, 123-2)을 1개의 마스크 공정만 이용하여 1번에 식각하여 형성하는 것이 가능한 바, 공정의 효율을 향상시키는 효과가 있다.
커패시터(Cst)는 상부전극(CE1)과 하부전극(CE2)을 가지며, 상부전극(CE1)과 하부전극(CE2)은 층간절연층을 사이에 두고 중첩하며 커패시턴스를 형성할 수 있다. 이 경우, 층간절연층은 커패시터(Cst)의 유전체층 역할을 할 수 있다.
일 실시예로, 커패시터(Cst)의 상부전극(CE1)은 박막트랜지스터들(TFT1, TFT2)의 게이트전극들(123-1, 123-2)과 동일한 층에 위치할 수 있다. 즉, 상부전극(CE1)은 게이트전극들(123-1, 123-2)과 동일한 물질을 포함하며 게이트전극들(123-1, 123-2)의 층상구조와 동일한 층상구조를 가질 수 있다. 이 경우, 게이트전극들(123-1, 123-2)과 마찬가지로 상부전극(CE1)의 하부에는 게이트절연층(103)이 상부전극(CE1)과 동일한 면적으로 상부전극(CE1)과 중첩하여 위치하고, 게이트절연층(103)이 유전체층 역할을 할 수 있다.
또한, 커패시터(Cst)의 하부전극(CE2)은 박막트랜지스터들(TFT1, TFT2)의 연결전극들(127-1, 127-2)과 동일한 층에 위치할 수 있다. 즉, 하부전극(CE2)은 연결전극들(127-1, 127-2)과 동일한 물질을 포함하며 연결전극들(127-1, 127-2)의 층상구조와 동일한 층상구조를 가질 수 있다. 이 경우, 커패시터(Cst)의 하부전극(CE2)은 박막트랜지스터들(TFT1, TFT2) 중 어느 하나의 드레인영역 상의 연결전극과 일체(一體)일 수 있다.
한편, 커패시터(Cst)의 하부전극(CE2)은 연결전극들(127-1, 127-2)뿐만 아니라, 구동전압라인(PL) 및 데이터라인(DL)과도 동일한 층에 위치할 수 있다. 즉, 커패시터(Cst)의 하부전극(CE2), 연결전극들(127-1, 127-2), 구동전압라인(PL) 및 데이터라인(DL)이 동일한 층에 위치하는 경우, 이들은 동일한 물질을 포함하며 동일한 층상구조를 가질 수 있다. 이 경우, 하부전극(CE2)의 하부에는 제1활성층(121-1) 또는 제2활성층(121-2)이 하부전극(CE2)과 동일한 면적으로 하부전극(CE2)과 중첩하여 위치할 수 있다.
박막트랜지스터들(TFT1, TFT2) 상에는 평탄화층(109)이 위치할 수 있다. 박막트랜지스터들(TFT1, TFT2) 상부에 표시소자의 일례로 유기발광소자가 위치할 경우, 평탄화층(109)은 박막트랜지스터들(TFT1, TFT2)를 덮는 보호막 상부를 대체로 평탄화하는 역할을 할 수 있다. 이러한 평탄화층(109)은 예컨대 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(Hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다. 도 3 내지 도 5에는 평탄화층(109)이 단층으로 도시되어 있으나, 다층일 수도 있으며, 다양한 변형이 가능하다.
기판(100)의 표시영역 내에 있어서, 평탄화층(109) 상에는 표시소자(200)가 위치할 수 있다. 표시소자(200)는 예컨대 화소전극(210), 대향전극(230) 및 그 사이에 개재되며 발광층을 포함하는 중간층(220)을 갖는 유기발광소자일 수 있다.
화소전극(210)은 도 3 및 5에 도시된 것과 같이 평탄화층(109) 등에 형성된 개구부를 통해 제1박막트랜지스터(TFT1)의 제1연결전극(127-1)과 컨택하여 제1박막트랜지스터(TFT1)와 전기적으로 연결된다. 이러한 화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예들에서, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등을 포함하는 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나 이상을 포함할 수 있다. 일부 실시예들에서, 화소전극(210)은 ITO/Ag/ITO로 적층된 구조를 가질 수 있다.
평탄화층(109) 상부에는 화소정의막(110)이 위치할 수 있다. 화소정의막(110)은 각 부화소들에 대응하는 개구를 가짐으로써 발광영역과 비발광영역을 정의하는 역할을 할 수 있다. 이때, 개구는 화소전극(210)의 중앙부의 적어도 일부가 노출되도록 형성된다. 또한, 화소정의막(110)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230)과의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 이와 같은 화소정의막(110)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다.
표시소자(200)가 갖는 중간층(220)은 저분자 또는 고분자 물질을 포함할 수 있다.
중간층(220)이 저분자 물질을 포함할 경우, 중간층(220)은 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N'-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법 등으로 형성될 수 있다.
중간층(220)이 고분자 물질을 포함할 경우, 중간층(220)은 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(220)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등의 방법으로 형성할 수 있다. 물론 중간층(220)은 상술한 예시로 한정되지 않고, 다양한 구조를 가질 수 있음은 물론이다. 또한, 중간층(220)은 복수개의 화소전극(210)들에 걸쳐서 일체(一體)인 층을 포함할 수도 있고, 복수개의 화소전극(210)들 각각에 대응하도록(기판(100)과 수직인 방향에서 바라볼 시 중첩하도록) 패터닝된 층을 포함할 수도 있다.
표시소자(200)가 갖는 대향전극(230)은 표시영역 상부에 위치한다. 구체적인 예로, 대향전극(230)은 표시영역의 전면을 덮도록 일체의 층을 포함하며 표시영역 상부에 배치될 수 있다. 즉, 대향전극(230)은 복수개의 표시소자(200)들에 있어서 일체(一體)로 형성되어 복수개의 화소전극(210)들에 대응할 수 있다. 이때, 대향전극(230)은 표시영역을 덮되, 표시영역 외측의 비표시영역의 일부에까지 연장되어 형성될 수 있다. 구체적인 다른 예로, 대향전극(230)은 복수개의 화소전극(210)들 각각에 대응하도록(기판(100)과 수직인 방향에서 바라볼 시 중첩하도록) 패터닝된 층을 포함하며 표시영역 상부에 배치될 수 있다.
대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막을 포함할 수 있다. 또한, 금속 박막 외에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(Transparent conductive oxide)막을 더 포함할 수 있다.
한편, 디스플레이 장치는 표시소자(200)를 덮도록 위치하여, 표시소자(200)를 보호할 수 있는 봉지층(미도시)을 더 포함할 수 있다. 봉지층은 표시소자(200)가 외부로부터의 수분이나 산소 등에 의해 손상되는 것을 방지하는 역할을 할 수 있다. 봉지층은 표시영역(DA)을 덮으며 비표시영역(NDA)의 적어도 일부에까지 연장되어 형성될 수 있다. 이러한 봉지층은 제1무기봉지층, 유기봉지층 및 제2무기봉지층을 포함할 수 있다.
도 6은 도 1의 디스플레이 장치가 포함하는 BML의 연결구조를 개략적으로 도시하는 단면도이다.
도 6에 도시된 바와 같이, BML(300)은 제1박막트랜지스터(TFT1)의 제1활성층(121-1)의 하부에 이격되어 위치한다. BML(300)은 화소전극(210)의 하면으로부터 BML(300)의 일부를 노출시키는 컨택홀을 통해 상기 화소전극(210)과 연결될 수 있다. 이를 통해 BML(300)에는 정전압 또는 신호가 인가되어, 정전기 방전에 의한 화소회로의 손상을 방지할 수 있으며, 제1박막트랜지스터(TFT1)의 신뢰도를 향상시킬 수 있다.
도 7은 도 1의 디스플레이 장치의 제조 공정을 개략적으로 도시하는 흐름도이다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디스플레이 장치 제조방법은 제1마스크 공정(S10) 내지 제6마스크 공정(S60)을 포함할 수 있다. 즉, 6개의 마스크를 순차적으로 적용하는 공정들을 수행하여 디스플레이 장치를 제조한다.
이하, 도 8 내지 도 17을 참조하여 각 마스크 공정들에 대하여 상세히 설명하되 전술한 내용과 중복되는 내용은 생략한다.
구체적으로, 도 8을 참조하여 제1마스크 공정(S10)을 설명하고, 도 9 내지 도 12를 참조하여 제2마스크 공정(S20)을 설명하고, 도 13을 참조하여, 제3마스크 공정(S30)을 설명하고, 도 14를 참조하여, 제4마스크 공정(S40)을 설명하고, 도 15를 참조하여 제5마스크 공정(S50)을 설명하고, 도 16을 참조하여 제6마스크 공정(S60)을 설명하고, 도 17을 참조하여 표시소자(200)가 갖는 중간층(220) 및 대향전극(230)을 형성하는 단계를 설명한다.
도 8 내지 도 17에는 제1영역(PX1)에서 취한 단면도들이 도시되어 있으나, 본 실시예에 따른 디스플레이 장치 제조방법은 복수의 영역들(예컨대, PX1 및 PX2)에 대하여 동시에 수행하는 것도 가능하다. 예컨대, 복수의 영역들을 포함하는 기판(100) 전면에 대하여 물질층을 형성하고, 형성된 물질층을 영역들 각각에 대하여 동시에 패터닝할 수 있다.
한편, 일 실시예로, 제1마스크 공정(S10) 내지 제6마스크 공정(S60) 각각에서 이용되는 제1마스크 내지 제6마스크는 하나 이상의 개구(개방된 영역)를 갖는 프레임과 패턴을 따라 하나 이상의 개구부가 형성된 마스크를 포함하는 마스크 조립체를 의미할 수 있다. 또한, 필요에 따라(예를 들어, 제2마스크 공정(S20)) 하프톤(Half-tone) 마스크가 적용될 수 있음은 물론이다.
도 8은 제1마스크 공정(S10)의 결과물을 도시하는 공정도이다.
제1마스크 공정(S10)은, 기판(100) 상에 제1도전층을 형성하는 단계와, 제1마스크를 이용하여 기판(100) 상의 제1도전층을 아일랜드 형상(Isolated shape)의 BML(300)로 패터닝하는 단계를 포함할 수 있다. BML(300)이 패터닝된 영역은 이후 공정들에서 구동 박막트랜지스터가 배치되는 영역일 수 있다. 또한, 도 8에 도시된 바와 같이 기판(100) 상에 BML(300)을 패터닝하고, 형성된 BML(300) 상에 버퍼층(101)을 형성할 수 있다.
도 9 내지 도 12는 제2마스크 공정(S20)을 도시하는 공정도들이다.
제2마스크 공정(S20)은 제1마스크 공정의 결과물 상에 반도체층(121m)과 제2도전층(125m)을 순차적으로 형성하는 단계와, 반도체층(121m)을 제1활성층 및 제2활성층(121-2)으로 패터닝하고, 제2도전층(125m)을 구동전압라인(PL), 데이터라인(DL), 제1연결전극(127-1) 및 제2연결전극(127-2)으로 패터닝하는 단계를 포함할 수 있다.
일 실시예로, 제2마스크 공정(S20)에서 이용하는 제2마스크는 영역별로 단차를 갖는 감광막을 형성할 수 있는 하프톤(Half-tone) 마스크일 수 있다. 하프톤 마스크는 전투과영역, 반투과영역 및 비투과영역을 포함할 수 있다. 전투과영역은 마스크에 조사되는 광의 전부를 투과시키는 영역이고, 반투과영역은 마스크에 조사되는 광의 일부만 투과시키는 영역이고, 비투과영역은 마스크에 조사되는 광의 전부를 차단하는 영역이다. 기판(100) 전면에 균일한 두꼐로 형성된 감광막을 하프톤 마스크를 이용하여 패터닝하면, 하프톤 마스크가 감광막 상부에 감광막과 중첩하여 배치되었을 때, 하프톤 마스크의 전투과영역과 중첩하는 영역은 감광막이 전부 제거된 비코팅영역(A3)이 되고, 하프톤 마스크의 반투과영역과 중첩하는 영역은 감광막의 일부만 제거된 반코팅영역(A2)이 되고, 하프톤 마스크의 비투과영역과 중첩하는 영역은 감광막이 제거되지 않은 전코팅영역(A1)이 된다.
예컨대, 하프톤 마스크는 석영(Qz)과 같은 투명 기판 상에 소정 패턴으로 형성될 수 있다. 이때, 비투과영역은 석영 기판 상에 Cr또는 CrO2 등의 재료로 패턴닝하여 형성되고, 반투과부(M13)는 Cr, Si, Mo, Ta, Al 가운데 적어도 하나 이상의 물질을 이용하여, 그 조성 성분의 비 또는 두께를 조절함으로써 조사되는 광의 광투과율을 조절할 수 있다.
구체적으로, 제2마스크 공정(S20)의 반도체층(121m) 및 제2도전층(125m)을 패터닝하는 단계는, 제2도전층(125m) 상에 제1감광막(400)을 형성하는 단계와, 제2마스크를 이용하여 제1감광막(400)을 패터닝하여 제1감광막패턴을 형성하는 단계와, 제1감광막패턴의 비코팅영역(A3)에 위치한 반도체층(121m) 및 제2도전층(125m)을 제거하는 단계와, 제1감광막패턴의 전면에 대하여 제1감광막패턴의 반코팅영역(A2)에 위치한 제1감광막(400)의 두께만큼 애싱(Ashing)하는 단계와, 선택적 식각을 이용하여 제1감광막패턴의 반코팅영역(A2)에 위치한 제2도전층(125m)을 제거하는 단계, 전면에 대하여 제1감광막(400)을 제거하는 단계를 포함할 수 있다.
이때, 제1감광막(400)은 빛을 조사하면 화학 변화를 일으키는 재료(포토레지스트)를 포함할 수 있다. 예컨대, 제1감광막(400)은 네가티브형(Negative type) 포토레지스트로서 방향족 비스아지드(Bis-azide), 메타크릴산 에스텔(Methacrylic acid ester), 계피산 에스텔 등을 포함할 수 있고, 포지티브형(Positive type) 포토레지스트로서 폴리메타크릴산 메틸, 나프트키논디아지드, 폴리브텐-1-슬폰 등을 포함할 수 있으나, 상술한 예시로 한정되는 것은 아니다.
도 9에 도시된 바와 같이, 제1감광막패턴은 제2마스크가 제2도전층(125m) 상부에 배치 시, 제2마스크의 전투과영역과 중첩하는 비코팅영역(A3)에는 전투과영역에 조사된 광의 전부가 투과하여 제1감광막(400)이 전부 제거됨으로써 제2도전층(125m)을 노출시키는 개구가 형성되고, 제2마스크의 반투과영역과 중첩하는 반코팅영역(A2)에는 반투과영역에 조사된 광의 일부가 투과하여 제1감광막(400)의 일부가 제거됨으로써 제1감광막(400)이 최초로 형성된 두께보다 얇은 두꼐의 제1감광막(400)이 위치하고, 제2마스크의 비투과영역에 중첩하는 전코팅영역(A1)에는 비투과영역에 조사된 광이 전부 차단되어 제1감광막(400)이 제거되지 않고 최초로 형성된 두께의 제1감광막(400)이 위치한다.
이어 도 10에 도시된 바와 같이, 제1감광막패턴의 비코팅영역(A3)에 위치한 반도체층(121m) 및 제2도전층(125m)이 제거될 수 있다. 이와 같은 제거 공정에는 포토리지스트를 이용한 건식 식각 공정, 습식 식각 공정 등이 적용될 수 있으나 상술한 예시로 한정되지 않고 임의의 패터닝 공정을 적용할 수 있다. 이는 본 발명의 디스플레이 장치 제조방법이 포함하는 다른 패터닝 공정에서도 동일하게 적용될 수 있다.
이어 도 11에 도시된 바와 같이, 애싱(Ashing) 공정을 수행하여 제1감광막패턴의 전면에 대하여 제1감광막패턴의 반코팅영역(A2)에 위치한 제1감광막(400)을 제거할 수 있다. 도 11을 참조하면, 애싱 공정 이후, 전코팅영역(A1)에는 제1감광막(400)의 일부가 남아있고, 반코팅영역(A2)에는 제1감광막(400)이 전부 제거되었음을 확인할 수 있다. 이를 통해 반코팅영역(A2)에 위치한 제2도전층(125m)이 노출되게 된다.
예컨대, 애싱 공정은 산소가스를 공급하면서 고주파(Radio frequency)나 마이크로웨이브(Microwave)를 인가하여 플라즈마를 발생시키고, 그 플라즈마의 이온이나 라디칼 성분이 포토레지스트와 화학반응을 일으킴과 아울러 그 이온들이 감광막(포토레지스트) 상에 충돌하면서 감광막을 제거하는 방식이 적용될 수 있으나 이에 한정되는 것은 아니다.
이어 도 12에 도시된 바와 같이, 애싱 공정에 의해 노출된 반코팅영역(A2)에 위치한 제2도전층(125m)을 선택적 식각 공정으로 제거할 수 있다. 이때, 선택적 식각 공정은, 포토리지스트를 이용한 건식 식각 공정, 습식 식각 공정 등이 적용될 수 있으나 이에 한정되지 않으며, 제2도전층(125m)과 반도체층(121m)에 대하여 사전 설정된 식각비를 만족하는 물질을 사용하는 공정과 같이 식각대상층의 선택성을 개선시킨 임의의 식각 공정을 포함한다.
상술한 과정을 통해 활성층들(121-1, 121-2), 구동전압라인(PL), 데이터라인(DL) 및 연결전극들(127-1, 127-2)의 패터닝이 완료되면, 전면에 대하여 제1감광막(400)을 제거한다. 제1감광막(400)을 제거하는 공정은 리프트 오프(Lift off) 공정 또는 스트립(Strip) 공정을 이용할 수 있으나 이에 한정되는 것은 아니다.
한편, 도 12에는 도시되어 있지 않지만, 커패시터(Cst)의 하부전극(CE2)이 구동전압라인(PL), 데이터라인(DL) 및 연결전극들(127-1, 127-2)과 동일한 층에 위치하는 경우, 하부전극(CE2)은 제2마스크 공정(S20)에서 함께 형성될 수 있으며, 구동전압라인(PL), 데이터라인(DL) 및 연결전극들(127-1, 127-2)과 마찬가지로 하부전극(CE2)의 하부에는 하부전극(CE2)의 면적과 동일한 면적의 활성층이 위치하게 된다.
도 13은 제3마스크 공정(S30)의 결과물을 도시하는 공정도이다.
제3마스크 공정(S30)은, 제2마스크 공정(S20)의 결과물 상에 제1절연층과 제3도전층을 순차적으로 형성하는 단계와, 제3마스크를 이용하여 제1절연층을 게이트절연층(103)으로 패터닝하고 제3도전층을 게이트전극들(123-1, 123-2)로 패터닝하는 단계를 포함할 수 있다.
예컨대, 제3마스크 공정(S30)은 제2마스크 공정(S20)의 결과물 전면에 대하여 제1절연층과 제3도전층을 순차적으로 형성하고, 제3도전층 상에 제2감광막(미도시)을 형성한 후에 제2마스크를 이용하여 제2감광막패턴을 형성하고, 식각 공정을 수행하여 게이트절연층(103)과 게이트전극들(123-1, 123-2)이 배치될 영역을 제외한 영역들에 위치하는 제1절연층과 제3도전층을 제거한다. 이때, 게이트절연층(103)과 게이트전극들(123-1, 123-2)에 대한 식각 공정은 별도로 수행하지 않고, 한 번의 식각 공정을 수행하여 게이트절연층(103)과 게이트전극들(123-1, 123-2)을 동시에 식각한다. 이에 따라 게이트전극들(123-1, 123-2)이 위치하지 않는 영역의 제1절연층은 식각되어 제거되는 바, 게이트절연층(103)은 게이트전극들(123-1, 123-2)과 중첩하는 영역에만 위치하게 된다.
한편, 도 13에는 도시되어 있지 않지만, 커패시터(Cst)의 상부전극(CE1)이 게이트전극들(123-1, 123-2)과 동일한 층에 위치하는 경우, 상부전극(CE1)은 제3마스크 공정(S30)에서 함께 형성될 수 있으며, 게이트전극들(123-1, 123-2)과 마찬가지로 상부전극(CE1)의 하부에는 상부전극(CE1)의 면적과 동일한 면적의 게이트절연층(103)이 위치하게 된다.
도 14는 제4마스크 공정(S40)의 결과물을 도시하는 공정도이다.
제4마스크 공정(S40)은, 제3마스크 공정(S30)의 결과물 상에 제2절연층을 형성하는 단계와, 제4마스크를 이용하여 복수개의 컨택홀들을 제2절연층에 형성하는 단계를 포함할 수 있다.
예컨대, 제4마스크 공정(S40)에서는 제3마스크 공정(S30)의 결과물 상에 제4마스크를 이용하여 복수개의 컨택홀들이 형성될 위치에서만 제2절연층이 노출되도록 감광막 패턴을 형성하고, 제2절연층이 노출된 영역들에 대하여 제2절연층에 컨택홀들을 형성할 수 있다. 한편, 제2절연층의 상부 또는 하부에는 추가적인 층(예를 들어, 절연층, 보호층, 평탄화층 등)이 배치될 수 있으며, 이 경우 제2절연층에 형성된 컨택홀들은 추가적인 층에 연장되어 형성된다.
이때, 복수개의 컨택홀들은 제1게이트전극(123-1)의 일부를 노출시키는 제1컨택홀과, 제1연결전극(127-1)의 일부를 노출시키는 제2컨택홀과, 제2연결전극(127-2)의 일부를 노출시키는 제3컨택홀과, BML(300)의 일부를 노출시키는 제4컨택홀을 포함할 수 있다.
도 15는 제5마스크 공정(S50)의 결과물을 도시하는 공정도이다.
제5마스크 공정(S50)은, 제4마스크 공정(S40)의 결과물 상에 제4도전층을 형성하는 단계와, 제4도전층을 화소전극(210) 및 브릿지전극(215)으로 패터닝하는 단계를 포함할 수 있다.
예컨대, 제5마스크 공정(S50)에서는 제4마스크 공정(S40)의 결과물 상에 제5마스크를 이용하여 화소전극(210) 및 브릿지전극(215)이 형성될 영역에서만 제4마스크 공정(S40)의 결과물의 상면이 노출되도록 감광막 패턴을 형성하고, 그 노출된 영역들에 대하여 전극물질을 배치하여 화소전극(210) 및 브릿지전극(215)을 형성할 수 있다.
화소전극(210)은 제4마스크 공정(S40)에서 형성된 제2컨택홀을 통해 제1연결전극(127-1)과 연결될 수 있고, 브릿지전극(215)은 제4마스크 공정(S40)에서 형성된 제1컨택홀 및 제3컨택홀을 통해 제1게이트전극(123-1) 및 제2연결전극(127-2)과 연결될 수 있다. 이를 통해 제1박막트랜지스터(TFT1)와 화소전극(210)은 전기적으로 연결될 수 있고, 제1박막트랜지스터(TFT1)와 제2박막트랜지스터(TFT2)는 브릿지전극(215)을 통해 전기적으로 연결될 수 있다.
한편, 제5마스크 공정(S50)에서 전극물질은 제4컨택홀에도 배치될 수 있다. 이 경우, BML은 제4컨택홀을 통해 화소전극(210)과 연결될 수 있다.
도 16은 제6마스크 공정(S60)의 결과물을 도시하는 공정도이다.
제6마스크 공정(S60)은 제5마스크 공정(S50)의 결과물 상에 화소정의막층을 형성하는 단계와, 화소정의막층을 발광영역과 비발광영역을 정의하는 화소정의막(110)으로 패터닝하는 단계를 포함할 수 있다.
예컨대, 제6마스크 공정(S60)에서는 제5마스크 공정(S50)의 결과물 상에 제6마스크를 이용하여 화소정의막(110)의 개구부가 형성될 영역에만 감광막이 위치하도록 감광막 패턴을 형성하고, 감광막이 위치하는 영역을 제외한 영역에 화소정의막물질을 배치하여, 화소전극(210)의 일부를 노출시키는 개구부를 갖는 화소정의막(110)을 형성할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
10 : 제어부 125-2 : 데이터라인의 일단
20 : 데이터 드라이버 127-2 : 제2연결전극
30 : 스캔 드라이버 200 : 표시소자
100 : 기판 210 : 화소전극
101 : 버퍼층 215 : 브릿지전극
103 : 게이트절연층 220 : 중간층
105 : 제1층간절연층 230 : 대향전극
107 : 제2층간절연층 300 : BML
109 : 평탄화층 400 : 제1감광막
110 : 화소정의막 121m : 반도체층
121-1 : 제1활성층 125m : 제2도전층
123-1 : 제1게이트전극 TFT1 : 제1박막트랜지스터
125-1 : 구동전압라인의 일단 TFT2 : 제2박막트랜지스터
127-1 : 제1연결전극 A1 : 전코팅영역
121-2 : 제2활성층 A2 : 반코팅영역
123-2 : 제2게이트전극 A3 : 비코팅영역

Claims (20)

  1. 제1화소회로가 위치한 제1영역과 제2화소회로가 위치한 제2영역을 포함하는 기판;
    상기 제1영역 상에 위치하며, 제1채널영역과, 상기 제1채널영역의 일측에 위치한 제1소스영역과, 상기 제1채널영역의 타측에 위치한 제1드레인영역과, 상기 제1소스영역으로부터 상기 제2영역 방향으로 연장되는 제1연장영역을 포함하는, 제1활성층;
    상기 제1활성층 상부에 상기 제1채널영역과 중첩하여 위치한 제1게이트전극;
    상기 제1활성층 상에 상기 제1소스영역과 중첩하여 위치하며, 상기 제1연장영역을 따라 연장되는, 구동전압라인;
    상기 제1드레인영역 상에 위치한 제1연결전극; 및
    상기 제1게이트전극 상부에 위치하며, 상기 제1연결전극에 연결된 화소전극;을 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1영역 상에 위치하며, 제2채널영역과, 상기 제2채널영역의 일측에 위치한 제2소스영역과, 상기 제2채널영역의 타측에 위치한 제2드레인영역과, 상기 제2소스영역으로부터 상기 제1영역 방향으로 연장되는 제2연장영역을 포함하는, 제2활성층;
    상기 제2활성층 상부에 상기 제2채널영역과 중첩하여 위치한 제2게이트전극;
    상기 제2활성층 상에 상기 제2소스영역과 중첩하여 위치하며, 상기 제2연장영역을 따라 연장되는, 데이터라인;
    상기 제2드레인영역 상에 위치한 제2연결전극; 및
    상기 제2연결전극과 상기 제1게이트전극을 전기적으로 연결하는 브릿지전극;을 더 구비하는, 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제2영역 상에 위치하며, 제3채널영역과, 상기 제3채널영역의 일측에 위치한 제3소스영역과, 상기 제3채널영역의 타측에 위치한 제3드레인영역과, 상기 제3소스영역으로부터 상기 제1영역 방향으로 연장되며 상기 제1연장영역과 일체(一體)인 제3연장영역을 포함하는, 제3활성층;
    상기 제3활성층 상부에 상기 제3채널영역과 중첩하여 위치한 제3게이트전극;을 더 구비하고,
    상기 구동전압라인은, 상기 제1연장영역으로부터 상기 제3연장영역까지 연장되고, 상기 제3소스영역과 중첩하는, 디스플레이 장치.
  4. 제3항에 있어서,
    상기 제2영역 상에 위치하며, 제4채널영역과, 상기 제4채널영역의 일측에 위치한 제4소스영역과, 상기 제4채널영역의 타측에 위치한 제4드레인영역과, 상기 제4소스영역으로부터 상기 제1영역 방향으로 연장되며 상기 제2연장영역과 일체(一體)인 제4연장영역을 포함하는, 제4활성층;
    상기 제4활성층 상부에 상기 제4채널영역과 중첩하여 위치한 제4게이트전극;을 더 구비하고,
    상기 데이터라인은, 상기 제2연장영역으로부터 상기 제4연장영역까지 연장되고, 상기 제4소스영역과 중첩하는, 디스플레이 장치.
  5. 제2항에 있어서,
    상기 제1게이트전극과 중첩하는 영역에서 상기 제1활성층과 상기 제1게이트전극 사이에 개재되고, 상기 제2게이트전극과 중첩하는 영역에서 상기 제2활성층과 상기 제2게이트전극 사이에 개재되는, 게이트절연층;을 더 구비하는, 디스플레이 장치.
  6. 제2항에 있어서,
    상기 브릿지전극은 상기 화소전극과 동일한 물질을 포함하고, 상기 화소전극의 층상구조와 동일한 층상구조를 갖는, 디스플레이 장치.
  7. 제2항에 있어서,
    상기 구동전압라인, 상기 데이터라인, 상기 제1연결전극 및 상기 제2연결전극은 동일한 물질을 포함하며, 동일한 층상구조를 갖는, 디스플레이 장치.
  8. 제2항에 있어서,
    상기 제1활성층 및 상기 제2활성층은 산화물 반도체를 포함하는, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제1활성층 하부에 아일랜드 형상의 BML(Bottom metal layer)을 더 구비하는, 디스플레이 장치.
  10. 제9항에 있어서,
    상기 BML은, 상기 화소전극의 하면으로부터 상기 BML의 일부를 노출시키는 컨택홀을 통해 상기 화소전극과 연결된, 디스플레이 장치.
  11. 제10항에 있어서,
    상기 화소전극 상에 위치한 대향전극과, 상기 화소전극과 상기 대향전극 사이에 위치하며 발광층을 포함하는 중간층을 더 구비하는, 디스플레이 장치.
  12. 제1영역과 제2영역을 포함하는 기판 상에 제1도전층을 형성하고, 상기 제1도전층을 아일랜드 형상의 BML(Bottom metal layer)로 패터닝하는, 제1마스크 공정;
    상기 제1마스크 공정의 결과물 상에 반도체층과 제2도전층을 순차적으로 형성하고, 상기 제1영역에서 상기 반도체층을 제1활성층 및 제2활성층으로 패터닝하고, 상기 제2도전층을 구동전압라인, 데이터라인, 제1연결전극 및 제2연결전극으로 패터닝하는, 제2마스크 공정;
    상기 제2마스크 공정의 결과물 상에 제1절연층과 제3도전층을 순차적으로 형성하고, 상기 제1영역에서 상기 제1절연층을 게이트절연층으로 패터닝하고, 상기 제3도전층을 제1게이트전극 및 제2게이트전극으로 패터닝하는, 제3마스크 공정;
    상기 제3마스크 공정의 결과물 상에 제2절연층을 형성하고, 복수개의 컨택홀들을 제2절연층에 형성하는, 제4마스크 공정;을 포함하고,
    상기 제1영역의 상기 제1활성층은, 제1채널영역과, 상기 제1채널영역의 일측에 위치한 제1소스영역과, 상기 제1채널영역의 타측에 위치한 제1드레인영역과, 상기 제1소스영역으로부터 상기 제2영역 방향으로 연장되는 제1연장영역을 포함하고,
    상기 제1영역의 상기 제2활성층은, 제2채널영역과, 상기 제2채널영역의 일측에 위치한 제2소스영역과, 상기 제2채널영역의 타측에 위치한 제2드레인영역과, 상기 제2소스영역으로부터 상기 제1영역 방향으로 연장되는 제2연장영역을 포함하는, 디스플레이 장치 제조방법.
  13. 제12항에 있어서,
    상기 제2마스크 공정은, 상기 제2영역에서 상기 반도체층을 제3활성층 및 제4활성층으로 패터닝하고, 상기 제2도전층을 구동전압라인, 데이터라인, 제3연결전극 및 제4연결전극으로 패터닝하는 것을 포함하고,
    상기 제3마스크 공정은, 상기 제2영역에서 상기 제3도전층을 제3게이트전극 및 제4게이트전극으로 패터닝하는 것을 포함하고,
    상기 제2영역의 상기 제3활성층은, 제3채널영역과, 상기 제3채널영역의 일측에 위치한 제3소스영역과, 상기 제3채널영역의 타측에 위치한 제3드레인영역과, 상기 제3소스영역으로부터 상기 제1영역 방향으로 연장되며 상기 제1연장영역과 일체(一體)인 제3연장영역을 포함하고,
    상기 제2영역의 상기 제4활성층은, 제4채널영역과, 상기 제4채널영역의 일측에 위치한 제4소스영역과, 상기 제4채널영역의 타측에 위치한 제4드레인영역과, 상기 제4소스영역으로부터 상기 제1영역 방향으로 연장되며 상기 제2연장영역과 일체(一體)인 제4연장영역을 포함하고,
    상기 구동전압라인은, 상기 제1연장영역으로부터 상기 제3연장영역까지 연장되고, 상기 제3소스영역과 중첩하고,
    상기 데이터라인은, 상기 제2연장영역으로부터 상기 제4연장영역까지 연장되고, 상기 제4소스영역과 중첩하는, 디스플레이 장치 제조방법.
  14. 제12항에 있어서,
    상기 제2마스크 공정의 제2마스크는, 전투과영역, 반투과영역 및 비투과영역을 포함하는 하프톤(half-tone) 마스크인, 디스플레이 장치 제조방법.
  15. 제14항에 있어서,
    상기 제2마스크 공정은,
    상기 제1도전층 상에 제1감광막을 형성하고, 상기 제2마스크를 이용하여 상기 제1감광막을 패터닝하여 제1감광막패턴을 형성하는 단계;를 포함하고,
    상기 제1감광막패턴은, 상기 제2마스크가 상기 제2도전층 상부에 배치 시, 상기 제2마스크의 전투과영역과 중첩하는 비코팅영역에는 제1감광막이 위치하지 않고, 상기 제2마스크의 반투과영역과 중첩하는 반코팅영역에는 상기 제1감광막이 최초로 형성된 두께보다 얇게 위치하고, 상기 제2마스크의 비투과영역에 중첩하는 전코팅영역에는 상기 제1감광막이 최초로 형성된 두께로 위치한, 디스플레이 장치 제조방법.
  16. 제15항에 있어서,
    상기 제2마스크 공정은,
    상기 비코팅영역에 위치한 반도체층 및 제1도전층을 제거하는 단계;
    상기 제1감광막패턴의 전면에 대하여 상기 반코팅영역에 위치한 제1감광막의 두께만큼 애싱(ashing)하는 단계; 및
    선택적 식각을 이용하여 상기 반코팅영역에 위치한 제1도전층을 제거하는 단계;를 더 포함하는, 디스플레이 장치 제조방법.
  17. 제12항에 있어서,
    상기 제4마스크 공정의 결과물 상에 제4도전층을 형성하고, 상기 제4도전층을 화소전극 및 브릿지전극으로 패터닝하는, 제5마스크 공정;을 더 포함하고,
    상기 브릿지전극은 상기 제2연결전극과 상기 제1게이트전극을 전기적으로 연결하는, 디스플레이 장치 제조방법.
  18. 제17항에 있어서,
    상기 제4마스크 공정은,
    상기 제1게이트전극의 일부를 노출시키는 제1컨택홀과, 상기 제1연결전극의 일부를 노출시키는 제2컨택홀과, 상기 제2연결전극의 일부를 노출시키는 제3컨택홀을 제2절연층에 형성하는 것을 포함하는, 디스플레이 장치 제조방법.
  19. 제18항에 있어서,
    상기 제4마스크 공정은, 상기 BML의 일부를 노출시키는 제4컨택홀을 상기 제2절연층에 형성하는 것을 더 포함하고,
    상기 BML은 상기 제4컨택홀을 통해 상기 화소전극과 연결된, 디스플레이 장치 제조방법.
  20. 제19항에 있어서,
    상기 제5마스크 공정의 결과물 상에 화소정의막층을 형성하고, 상기 화소정의막층을 발광영역과 비발광영역을 정의하는 화소정의막으로 패터닝하는, 제6마스크 공정;을 더 포함하는, 디스플레이 장치 제조방법.
KR1020200070461A 2020-06-10 2020-06-10 디스플레이 장치 및 그 제조방법 KR20210153808A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200070461A KR20210153808A (ko) 2020-06-10 2020-06-10 디스플레이 장치 및 그 제조방법
US17/152,249 US11723244B2 (en) 2020-06-10 2021-01-19 Display device and method of manufacturing the same
CN202110422889.2A CN113782567A (zh) 2020-06-10 2021-04-16 显示装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200070461A KR20210153808A (ko) 2020-06-10 2020-06-10 디스플레이 장치 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20210153808A true KR20210153808A (ko) 2021-12-20

Family

ID=78824097

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200070461A KR20210153808A (ko) 2020-06-10 2020-06-10 디스플레이 장치 및 그 제조방법

Country Status (3)

Country Link
US (1) US11723244B2 (ko)
KR (1) KR20210153808A (ko)
CN (1) CN113782567A (ko)

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101080353B1 (ko) * 2004-07-02 2011-11-07 삼성전자주식회사 박막 트랜지스터 표시판
KR101074788B1 (ko) 2009-01-30 2011-10-20 삼성모바일디스플레이주식회사 평판 표시 장치 및 이의 제조 방법
KR101117725B1 (ko) 2009-11-11 2012-03-07 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 이의 제조 방법
KR101108175B1 (ko) 2010-06-09 2012-01-31 삼성모바일디스플레이주식회사 박막 트랜지스터, 이를 포함하는 디스플레이 장치용 어레이 기판 및 그 제조 방법
KR102230943B1 (ko) * 2014-08-14 2021-03-24 엘지디스플레이 주식회사 광흡수층을 포함하는 유기발광 표시장치 및 이를 제조하는 방법
KR102367215B1 (ko) * 2015-08-31 2022-02-24 엘지디스플레이 주식회사 유기발광표시장치
TWI602306B (zh) * 2016-07-05 2017-10-11 Innolux Corp 陣列基板結構與顯示裝置
KR20180010655A (ko) 2016-07-22 2018-01-31 (주)아이씨티컴퍼니 박막트랜지스터를 이용한 평판표시장치 제조방법
KR102618961B1 (ko) * 2016-09-30 2024-01-02 삼성디스플레이 주식회사 트랜지스터 기판, 표시 장치, 및 트랜지스터 기판 제조 방법
KR102699551B1 (ko) * 2016-10-27 2024-08-26 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20210076695A (ko) * 2019-12-16 2021-06-24 엘지디스플레이 주식회사 트랜지스터 어레이 기판 및 이를 포함하는 전자장치

Also Published As

Publication number Publication date
CN113782567A (zh) 2021-12-10
US20210391406A1 (en) 2021-12-16
US11723244B2 (en) 2023-08-08

Similar Documents

Publication Publication Date Title
KR102483958B1 (ko) 표시 장치
KR102749498B1 (ko) 표시 장치
US12035544B2 (en) Organic light-emitting display apparatus having a conductive layer with an undercut structure and method of manufacturing the same
US10050095B2 (en) Transparent organic light-emitting diode display with capacitor overlapping light transmitting region
US10128322B2 (en) Organic light-emitting display device including conductive layer and manufacturing method thereof
US8461591B2 (en) Organic light emitting display apparatus and method of manufacturing the same
US7510891B2 (en) Organic light emitting display device and method of manufacturing the same
KR102458680B1 (ko) 유기발광 표시장치 및 그 제조방법
KR20180055024A (ko) 디스플레이 장치
KR20200145952A (ko) 표시 장치
EP3316312B1 (en) Display device having emitting areas
KR20220006159A (ko) 디스플레이 장치
US11495650B2 (en) Display apparatus
US12082446B2 (en) Display apparatus and method of manufacturing the same
KR20210135386A (ko) 디스플레이 장치 및 그 제조 방법
KR20210062780A (ko) 디스플레이 장치 및 그 제조방법
KR20220111814A (ko) 표시장치
KR20210113526A (ko) 마스크의 제조 방법, 이에 따라 제조된 마스크 및 이를 이용한 표시 장치의 제조 방법
KR20210153808A (ko) 디스플레이 장치 및 그 제조방법
KR20210102526A (ko) 디스플레이 장치 및 그 제조방법
KR20150030063A (ko) 초고해상도 유기발광 다이오드 표시장치 및 그 제조 방법
US20230371317A1 (en) Display apparatus
US20240324363A1 (en) Display apparatus
US20240324304A1 (en) Display apparatus and method of manufacturing the same
KR20230166019A (ko) 디스플레이 장치 및 그 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20200610

PG1501 Laying open of application