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KR20210143586A - 복수의 자성 금속 입자들을 포함하는 다층 테이프 및 전자 어셈블리 - Google Patents

복수의 자성 금속 입자들을 포함하는 다층 테이프 및 전자 어셈블리 Download PDF

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KR20210143586A
KR20210143586A KR1020200060566A KR20200060566A KR20210143586A KR 20210143586 A KR20210143586 A KR 20210143586A KR 1020200060566 A KR1020200060566 A KR 1020200060566A KR 20200060566 A KR20200060566 A KR 20200060566A KR 20210143586 A KR20210143586 A KR 20210143586A
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KR
South Korea
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layer
emi
metal particles
magnetic metal
electronic assembly
Prior art date
Application number
KR1020200060566A
Other languages
English (en)
Inventor
공지웅
노태훈
서정주
김진배
Original Assignee
쓰리엠 이노베이티브 프로퍼티즈 캄파니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to CN202180035491.1A priority patent/CN115605555A/zh
Priority to PCT/IB2021/053460 priority patent/WO2021234478A1/en
Priority to US17/925,377 priority patent/US20230200035A1/en
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Abstract

본 발명의 일 실시예에 따른 다층 테이프는, 에폭시를 포함하는 접착층; 및 상기 접착층 상에 배치되고, 열 경화성 에폭시 레진 및 상기 열 경화성 에폭시 레진에 분산된 복수의 자성 금속 입자들을 포함하는 EMI(Electromagnetic Interference) 흡수층을 포함하고, 상기 자성 금속 입자들은 철을 포함하고, 상기 EMI 흡수층의 총 중량 대비 상기 복수의 자성 금속 입자들의 총 중량의 비율은 약 40% 보다 크고, 상기 접착층이 경화된 후의 상기 접착층과 상기 EMI 흡수층의 박리 강도는 상기 접착층이 경화되기 전의 상기 접착층과 상기 EMI 흡수층의 박리 강도보다 약 5 배 이상 클 수 있다.

Description

복수의 자성 금속 입자들을 포함하는 다층 테이프 및 전자 어셈블리 {MULTILAYER TAPE INCLUDING PLURALITY OF MAGNETIC METAL PARTICLES AND ELECTRONIC ASSEMBLY INCLUDING THE SAME}
본 발명은 복수의 자성 금속 입자들을 포함하는 다층 테이프 및 전자 어셈블리에 관한 것이다.
전자 제품에서는 일반적으로 전자기파가 발생한다. 전자기파란 전기장과 자기장이 합성된 파동이 공간으로 퍼져 나가는 것을 지칭한다.
전자기파를 구성하는 전기장은 도체를 이용하면 쉽게 차폐될 수 있다. 예컨대 전기장은, 건물의 지붕이나, 벽면, 바닥 등을 땅에 접지시키거나 접지된 알루미늄 같은 차폐 물질을 이용하면 차폐될 수 있다.
다만, 전자기파를 구성하는 자기장의 경우 투자율이 높은 특수 소재를 사용하여야만이 차폐가 가능하다. 이러한 자기장은 인체에 특히 유해하며, 산업 및 가정용 기기에 노이즈 또는 오동작을 유발할 수 있다.
따라서, 세계 각국에서는 이러한 전자기파의 유해성을 인식하여 전자파 장애(EMI)와 전자파 내성(EMS) 규격을 정하여 실시함으로써 전자기파에 의한 기기의 오동작 방지 및 유해 환경으로부터 사용자들을 보호하기 위하여 노력하고 있다.
본 발명의 실시예들은 상기와 같은 배경에서 발명된 것으로서, 종래 기술에 비해 우수한 전자기파 차폐 효과를 갖도록 복수의 자성 금속 입자들을 포함하는 멀티 테이프 및 전자 어셈블리를 제공하는 것이다.
다만, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 것으로 제한되지 않으며, 언급되지 않은 또 다른 해결하고자 하는 과제는 아래의 기재로부터 본 발명이 속하는 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 다층 테이프는, 에폭시를 포함하는 접착층; 및 상기 접착층 상에 배치되고, 열 경화성 에폭시 레진 및 상기 열 경화성 에폭시 레진에 분산된 복수의 자성 금속 입자들을 포함하는 EMI(Electromagnetic Interference) 흡수층을 포함하고, 상기 자성 금속 입자들은 철을 포함하고, 상기 EMI 흡수층의 총 중량 대비 상기 복수의 자성 금속 입자들의 총 중량의 비율은 약 40% 보다 크고, 상기 접착층이 경화된 후의 상기 접착층과 상기 EMI 흡수층의 박리 강도는 상기 접착층이 경화되기 전의 상기 접착층과 상기 EMI 흡수층의 박리 강도보다 약 5 배 이상 클 수 있다.
본 발명의 다른 실시예에 따른 전자 어셈블리는, 전기 전도성 연결부(trace) 및 제1 에지 표면을 포함하는 회로 기판; 상기 회로 기판 상에 실장되고, 상기 전기 전도성 연결부에 전기적으로 연결되고, 상기 제1 에지 표면으로부터 공간적으로 이격된 모서리(lateral edge)를 포함하는 전자 소자; 상기 전자 소자 상에 배치되고, 상기 전자 소자를 실질적으로(substantially) 감싸고(surrounding), 편평한 상면을 갖는 보호층; 및 접착층을 통해 상기 보호층 상에 배치되고 상기 보호층에 본딩된 EMI(Electromagnetic Interference) 흡수층을 포함하고, 상기 제1 에지 표면은 보호층의 주된 상면(major top surface)과 주된 하면(major bottom surface)을 연결하고, 상기 보호층의 평균 두께는 상기 전자 소자의 높이와 같거나 크고, 상기 보호층은 상기 보호층의 주된 상면과 주된 하면을 연결하는 제2 에지 표면을 포함하고, 상기 EMI 흡수층은 레진, 및 상기 레진에 분산된 복수의 자성 금속 입자들을 포함하고, 상기 EMI 흡수층과 상기 보호층은 상기 EMI 흡수층의 주된 상면과 상기 보호층의 주된 하면을 연결하는 결합된 제3 에지 표면을 포함하고, 상기 제1 에지 표면, 상기 제2 에지 표면 및 상기 제3 에지 표면은 서로 간에 실질적으로 정렬되어서 실질적으로 평면인(planar) 결합 에지 표면을 형성할 수 있다.
본 발명의 또 다른 실시예에 따른 전자 어셈블리는, 복수의 전기 전도성 연결부들을 포함하는 회로 기판; 상기 회로 기판 상에 실장되고, 상기 복수의 전기 전도성 연결부들에 전기적으로 연결된 복수의 이격된(spaced apart) 반도체 집적 회로들; 상기 반도체 집적 회로들 상에 배치되고, 상기 반도체 집적 회로들을 실질적으로 감싸고, 편평한 상면을 갖는 보호층; 및 접착층을 통해 상기 보호층 상에 배치되고 상기 보호층에 본딩된 EMI 보호층을 포함하고, 상기 EMI 보호층은 레진, 및 상기 레진에 분산된 복수의 자성 금속 입자들을 포함하고, 상기 자성 금속 입자들은 철, 실리콘 및 알루미늄을 포함하고, 상기 EMI 흡수층의 총 중량 대비 상기 복수의 자성 금속 입자들의 총 중량의 비율은 약 40% 보다 클 수 있다.
본 발명의 실시예에 의하면, 복수의 자성 금속 입자들을 포함하는 EMI 흡수층에 의해 다층 테이프의 EMI 차폐 효율이 증대되는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 다층 테이프(multilayer tape)에 대한 개략적인 단면도를 나타낸다.
도 2는 도 1의 다층 테이프를 포함하는 반도체 어셈블리에 대한 개략적인 단면도를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 전자 어셈블리(electronic assembly)에 대한 개략적인 단면도를 나타낸다.
도 4는 본 발명의 다른 실시예에 따른 전자 어셈블리에 대한 개략적인 단면도를 나타낸다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 다층 테이프(multilayer tape)에 대한 개략적인 단면도를 나타낸다.
도 1을 참조하면, 다층 테이프(100)는 EMI(electromagnetic interference) 흡수층(50)과 접착층(60)을 포함할 수 있다. 실시예에 따라, 다층 테이프(100)는 선택적으로 언급되지 않은 다양한 구성을 포함할 수 있다. 즉, 도 1에 도시된 다층 테이프(100)의 단면도는 예시적인 것에 불과하다.
접착층(60)은, EMI 흡수층(60)과 다른 구성을 접착시키기 위하여, 접착제로서의 역할을 수행하는 구성으로, 접착층(60)은 에폭시(에폭시 레진)를 포함할 수 있다. 예컨대, 도 2에 도시된 바와 같이, 접착층(60)은 EMI 흡수층(50)과 반도체 웨이퍼(도 2의 80)를 접착시킬 수 있으며, 도 3에 도시된 바와 같이, 접착층(60)은 EMI 흡수층(50)과 보호층(도 3의 40)을 접착시킬 수 있다.
접착층(60)이 경화(curing)됨으로써, 접착층(60)과 EMI 흡수층(50) 사이의 박리 강도(peel strength)는 접착층(60)이 경화되기 이전보다 약 5 배 이상 증가할 수 있다. 또는, 실시예에 따라, 접착층(60)과 EMI 흡수층(50) 사이의 박리 강도는 접착층(60)이 경화되기 이전보다 약 10 배, 20 배 또는 40 배 이상 증가할 수 있다.
EMI 흡수층(50)은 전자 어셈블리에 포함된 전자 소자로부터 방사되는 또는 외부로부터 전자 소자를 향해 방사되는 전자파를 차폐시키는 구성으로, EMI 흡수층(50)은 접착층(60) 상에 배치될 수 있다.
EMI 흡수층(50)은 복수의 자성 금속 입자(51)와 레진(52)을 포함할 수 있다. EMI 차폐의 효과를 증대시키기 위하여, 복수의 자성 금속 입자(51)는 각각이 EMI 흡수층(50)에 포함된 레진(52) 내의 곳곳에 분산되어 위치하도록 구성될 수 있다. 여기서, 레진(52)은 열 경화성 에폭시 레진(thermoset epoxy resin)일 수 있다.
일 실시예에 따라, EMI 흡수층(50)의 총 중량 대비 복수의 자성 금속 입자(51)의 총 중량의 비율은 약 40% 보다 클 수 있다. 즉, EMI 흡수층(50) 내에서 복수의 자성 금속 입자(51)가 차지하는 중량의 비율은 약 40% 보다 클 수 있다.
다른 실시예에 따라, EMI 흡수층(50)의 총 중량 대비 복수의 자성 금속 입자(51)의 총 중량의 비율은 약 50% 보다 클 수 있고, 약 60% 보다 클 수 있고, 또는 약 80% 보다 클 수 있다,
EMI 흡수층(50)의 평균 두께(t)는 약 10 미크론(micron)과 약 100 미크론 사이일 수 있다.
자성 금속 입자(51)는 전자파를 흡수시키기 위한 물질을 포함할 수 있다.
일 실시예에 따라, 자성 금속 입자(51)는 철을 포함할 수 있다.
다른 실시예에 따라, 자성 금속 입자(51)는 철, 실리콘 및 알루미늄을 포함할 수 있다.
또 다른 실시예에 따라, 자성 금속 입자(51)는 철, 및 니켈, 크롬(chromium), 아연, 마그네슘, 코발트, 몰리브덴(molybdenum), 바나듐(vanadium), 붕소(boron) 및 니오븀(niobium) 중에서 하나 이상을 포함할 수 있다.
또 다른 실시예에 따라, 자성 금속 입자(51)는 철, 및 니켈-아연 페라이트(nickel-zinc ferrite), 마그네슘-아연 페라이트(magnesium-zinc ferrite) 및 철-실리콘-크롬 합금(iron-silicon-chromium alloy) 중에서 하나 이상을 포함할 수 있다.
도 2는 도 1의 다층 테이프를 포함하는 반도체 어셈블리에 대한 개략적인 단면도를 나타낸다.
도 2를 참조하면, 반도체 어셈블리(300)는 EMI 흡수층(50), 접착층(60) 및 반도체 웨이퍼(80)를 포함할 수 있다.
도 2에 도시된 EMI 흡수층(50)은 도 1에 도시된 EMI 흡수층(50)과 실질적으로 동일한 기능을 수행할 수 있다. 따라서, 도 2에 도시된 EMI 흡수층(50)에 대한 설명은 도 1에 도시된 EMI 흡수층(50)에 대한 설명을 준용하기로 한다.
또한, 도 1에 도시된 접착층(60)에 대한 설명 중에서 도 2를 통해 설명한 내용과 배치되지 않은 내용은, 도 2에 도시된 접착층(60)에 대한 설명에 준용하기로 한다.
접착층(60)은 EMI 흡수층(50)와 반도체 웨이퍼(80) 사이에 배치되어, EMI 흡수층(50)과 반도체 웨이퍼(80)를 접착시킬 수 있다.
이를 위해, 접착층(60)은 반도체 웨이퍼(80)의 주된 표면(81) 상에 배치되어, 반도체 웨이퍼(80)의 주된 표면(81)에 본딩(bonding)될 수 있다.
반도체 웨이퍼(80)는 전자 소자(도 3의 30)를 만드는데 사용되는 원형의 판으로 접착층(60) 상에 배치될 수 있다. 반도체 웨이퍼(80)는, 접착층(60)을 이용하여 EMI 흡수층(50)과 접착됨으로써, EMI 흡수층(50) 상에 배치될 수 있다.
반도체 웨이퍼(80)는 전자 소자(도 3의 30)를 만드는데 사용되는 판을 형성하는 물질을 포함할 수 있다. 예컨대, 반도체 웨이퍼(80)는 실리콘(Si), 탄화 규소(Silicon carbide, SiC), 게르마늄 도핑된 실리콘(Germanium-doped silicon, SiGe), 게르마늄(Germanium, Ge), 갈륨 비소(Gallium arsenide, GaAs), 인화 인듐(Indium phosphide, InP), 인화 갈륨(Gallium phosphide, GaP), 질화 갈륨(Gallium nitride, GaN), 질화 알루미늄(Aluminium nitride, AlN) 및 질화 인듐 갈륨(Indium gallium nitride, InGaN) 중에서 하나 이상을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 전자 어셈블리(electronic assembly)에 대한 개략적인 단면도를 나타낸다.
도 3을 참조하면, 전자 어셈블리(200)는 회로 기판(10), 연결부(trace)(20), 전자 소자(30), 보호층(40), EMI 흡수층(50), 접착층(60) 및 금속층(90)을 포함할 수 있다. 실시예에 따라, 전자 어셈블리(200)는 선택적으로 언급되지 않은 다양한 구성을 포함할 수 있다. 즉, 도 3에 도시된 전자 어셈블리(200)의 단면도는 예시적인 것에 불과하다.
회로 기판(10)은 다양한 종류의 구성들이 실장될 수 있도록 마련된 구성으로, 실시예에 따라 기판(10)으로 지칭될 수 있다. 실시예에 따라, 회로 기판(10)은 인쇄 회로 기판(printed circuit board) 등을 포함할 수 있다.
회로 기판(10)에는 주된 상면(12)과 주된 하면(13) 및 이들을 연결시키는 측면으로써 제1 에지 표면(11)이 마련될 수 있다.
연결부(20)는 전기 전도성을 갖는 구성으로서, 실시예에 따라 전기 전도성 연결부로 지칭될 수 있다. 연결부(20)는 회로 기판(10) 내부 또는 전술한 회로 기판(10)의 표면(11 내지 13) 상에 적어도 한 개가 포함 내지 배치될 수 있다. 회로 기판(10)에 배치(실장)되는 구성들은 회로 기판(10)에 포함 내지 배치되는 이러한 연결부(20)를 통해 서로 간에 신호를 주고받을 수 있다.
전자 소자(30)는 다양한 기능을 수행하도록 고안된 구성이다. 예컨대 전자 소자(30)는 반도체 집적 회로(semi-conductor integrated circuit, 반도체 IC) 또는 CMOS 이미지 센서 등을 포함할 수 있다.
전자 소자(30)는 연결부(20)에 전기적으로 연결되며(21), 회로 기판(10)의 주된 상면(12)에 배치(실장)될 수 있다. 전자 소자(30)는 자신의 모서리(lateral edge)(31)와 회로 기판(10)의 제1 에지 표면(11) 사이에 공간이 존재하도록, 즉 공간 상에서 이격되도록 배치될 수 있다. 만약 회로 기판(10)의 주된 상면(12)에 복수 개의 전자 소자(30)가 배치되는 경우, 복수의 전자 소자(30) 각각은 서로 간에 공간이 존재하도록, 즉 복수의 전자 소자(30) 각각은 공간 상에서 서로 이격되도록 배치될 수 있다.
회로 기판(10)의 주된 상면(12)에 전자 소자(30)가 배치된 경우, 보호층(40)은 회로 기판(10)의 주된 상면(12)에 배치된 전자 소자(30)를 실질적으로(substantially) 커버(cover)하도록 전자 소자(30) 상에 배치될 수 있다. 여기서, 보호층(40)이 전자 소자(30)를 '커버하도록 배치된다(즉, 캡슐화하도록(encapsulate) 배치된다)'는 것은, 보호층(40)이 전자 소자(30)의 표면 중 회로 기판(10)과 맞닿는 표면을 제외한 나머지 표면 중 일부 또는 전부를 감싸도록(surrounding) 배치된다는 것을 의미할 수 있다.
보호층(40)에는 주된 상면(42), 주된 하면(43) 및 이들을 연결시키는 측면으로써 제2 에지 표면(41)이 마련될 수 있다.
보호층(40)의 주된 상면(42)은 실질적으로 편평할 수 있다. 회로 기판(10)에 복수 개의 전자 소자(30)가 배치되는 경우, 전자 소자(30)의 종류가 다름에 따라, 전자 소자(30) 각각의 높이는 서로 상이할 수 있다. 이러한 경우, 보호층(40)이 복수의 전자 소자(30)를 실질적으로 커버하도록 배치됨으로써, 복수의 전자 소자(30)의 높이에 관계없이 접착층(60)은 편평한 표면(즉, 편평한 보호층(40)의 상면)에 배치될 수 있다.
일 실시예에 따라, 보호층(40)은 에폭시 몰딩 화합물(epoxy molding compound, EMC)을 포함할 수 있다.
접착층(60)은 보호층(40) 상에 배치되어 보호층(40)과 EMI 흡수층(50)을 접착시킬 수 있다.
EMI 흡수층(50)은 접착층(60) 상에 배치되어 전자 소자(30)로부터 방사되는 또는 외부로부터 전자 소자(30)를 향해 방사되는 전자파를 차폐시키는 구성이다.
EMI 흡수층(50)과 접착층(60)을 포함하는 다층 테이프(100)에는 주된 상면(52), 주된 하면(61) 및 이들을 연결시키는 제3 에지 표면(51)이 마련될 수 있다.
접착층(60), EMI 흡수층(50) 및 이들을 포함하는 다층 테이프(100)의 기능은 도 1 및 도 2에서 설명한 바와 실질적으로 동일하므로, 그에 대한 설명은 생략하기로 한다.
금속층(90)은 전자 소자(30)로부터 방사되는 또는 외부로부터 전자 소자(30)를 향해 방사되는 전기장을 차폐시키는 구성이다. 금속층(90)은 EMI 흡수층(50) 상에 배치되고, 구체적으로 EMI 흡수층(50)의 주된 상면(52) 및 결합 에지 표면(70)을 커버(cover)하도록 배치될 수 있다.
금속층(90)은 전도성 잉크(conductive ink)를 포함할 수 있다. 여기서 전도성 잉크는, 은, 금, 팔라듐(palladium), 구리(copper), 인듐(indium), 아연(zinc), 티타늄(titanium), 철, 크롬(chrome), 알루미늄, 주석(tin), 코발트, 백금(platinum) 및 니켈 입자(nickel particle) 중에서 적어도 하나 이상의 종류를 각각 복수 개 포함하도록 구성될 수 있다.
결합 에지 표면(70)은 회로 기판(10)의 제1 에지 표면(11), 보호층(40)의 제2 에지 표면(41), 및 EMI 흡수층(50)과 접착층(60)을 포함하는 다층 테이프(100)의 제3 에지 표면(51)이 서로 간에 실질적으로 정렬됨으로써 형성되는, 실질적으로 편평한 가상의 '면(plane)'을 지칭할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 전자 어셈블리에 대한 개략적인 단면도를 나타낸다.
도 4를 참조하면, 전자 어셈블리(200)는 회로 기판(10), 연결부(20), 전자 소자(30), 보호층(40'), 접착층(60) 및 EMI 흡수층(50)을 포함할 수 있다.
도 4에 도시된 회로 기판(10), 연결부(20) 및 EMI 흡수층(50)은 도 3에 도시된 회로 기판(10), 연결부(20) 및 EMI 흡수층(50)과 실질적으로 동일한 기능을 수행할 수 있다. 따라서, 도 4에 도시된 회로 기판(10), 연결부(20) 및 EMI 흡수층(50)에 대한 설명은 도 3에 도시된 회로 기판(10), 연결부(20) 및 EMI 흡수층(50)에 대한 설명을 준용하기로 한다.
또한, 도 3에 도시된 전자 소자(30), 보호층(40) 및 접착층(60)에 대한 설명 중에서 도 4를 통해 설명한 내용과 배치되지 않은 내용은, 도 4에 도시된 전자 소자(30), 보호층(40') 및 접착층(60)에 대한 설명에 준용하기로 한다.
보호층(40')은 복수의 전자 소자(30) 중에서 적어도 일부의 전자 소자를 커버(cover)하도록 전자 소자(30) 상에 배치될 수 있다. 즉, 보호층(40')은 복수의 전자 소자(30) 중에서 일부의 전자 소자(30a)를 제외하고 커버하도록 전자 소자(30) 상에 배치될 수 있다.
여기서, 보호층(40')이 '적어도 일부의 전자 소자를 커버하도록 배치된다(즉, 캡슐화하도록 배치된다)'는 것의 의미는, 보호층(40')이 복수의 전자 소자(30) 중에서 하나 이상의 전자 소자(30a)의 표면 중에서 회로 기판(10)과 맞닿는 표면을 제외한 나머지 표면 중 적어도 일부(32)를 감싸지 않도록 배치된다는 것을 의미할 수 있다. 도 4를 통해 알 수 있는 바와 같이, 보호층(40')의 평균 두께와 복수의 전자 소자(30) 중에서 높이가 가장 높은 전자 소자(30a)의 높이가 실질적으로 동일함에 따라, 보호층(40')은 전자 소자(30a)의 상면(32)을 커버하도록(감싸도록) 배치되지 못할 수 있다. 다만, 이와 같은 경우에도, 복수의 전자 소자(30) 중에서 높이가 가장 높은 전자 소자(30a)의 높이는 보호층(40')의 평균 두께보다 클 수는 없다.
접착층(60)은 보호층(40')의 상면에 부착될 수 있다. 다만, 보호층(40')의 평균 두께와 복수의 전자 소자(30) 중에서 높이가 가장 높은 전자 소자(30a)의 높이가 실질적으로 동일함에 따라, 보호층(40')이 전자 소자(30a)의 상면(32)을 감싸도록 배치되지 못하는 경우, 접착층(60)은 보호층(40')의 상면 및 전자 소자(30a)의 상면(32)에 부착될 수 있다.
하기는 본 발명의 실시예들의 나열이다.
항목 1은, 에폭시를 포함하는 접착층; 및 상기 접착층 상에 배치되고, 열 경화성 에폭시 레진 및 상기 열 경화성 에폭시 레진에 분산된 복수의 자성 금속 입자들을 포함하는 EMI(Electromagnetic Interference) 흡수층을 포함하고, 상기 자성 금속 입자들은 철을 포함하고, 상기 EMI 흡수층의 총 중량 대비 상기 복수의 자성 금속 입자들의 총 중량의 비율은 약 40% 보다 크고, 상기 접착층이 경화된 후의 상기 접착층과 상기 EMI 흡수층의 박리 강도는 상기 접착층이 경화되기 전의 상기 접착층과 상기 EMI 흡수층의 박리 강도보다 약 5 배 이상 큰, 다층 테이프이다.
항목 2는, 상기 EMI 흡수층의 총 중량 대비 상기 복수의 자성 금속 입자들의 총 중량의 비율은 약 50% 보다 큰, 다층 테이프이다.
항목 3은, 상기 EMI 흡수층의 총 중량 대비 상기 복수의 자성 금속 입자들의 총 중량의 비율은 약 60% 보다 큰, 다층 테이프이다.
항목 4는, 상기 EMI 흡수층의 총 중량 대비 상기 복수의 자성 금속 입자들의 총 중량의 비율은 약 80% 보다 큰, 다층 테이프이다.
항목 5는, 상기 접착층이 경화된 후의 상기 접착층과 상기 EMI 흡수층의 박리 강도는 상기 접착층이 경화되기 전의 상기 접착층과 상기 EMI 흡수층의 박리 강도보다 약 10 배 이상 큰, 다층 테이프이다.
항목 6은, 상기 접착층이 경화된 후의 상기 접착층과 상기 EMI 흡수층의 박리 강도는 상기 접착층이 경화되기 전의 상기 접착층과 상기 EMI 흡수층의 박리 강도보다 약 20 배 이상 큰, 다층 테이프이다.
항목 7은, 상기 자성 금속 입자들은 실리콘과 알루미늄을 더 포함하는, 다층 테이프이다.
항목 8은, 상기 자성 금속 입자들은 니켈, 크롬(chromium), 아연, 마그네슘, 코발트, 몰리브덴(molybdenum), 바나듐(vanadium), 붕소(boron) 및 니오븀(niobium) 중에서 하나 이상을 더 포함하는, 다층 테이프이다.
항목 9는, 상기 자성 금속 입자들은 니켈-아연 페라이트(nickel-zinc ferrite), 마그네슘-아연 페라이트(magnesium-zinc ferrite) 및 철-실리콘-크롬 합금(iron-silicon-chromium alloy) 중에서 하나 이상을 더 포함하는, 다층 테이프이다.
항목 10은, 반도체 웨이퍼; 및 상기 반도체 웨이퍼의 주 표면 상에 배치되고 본딩(bonding)된 다층 테이프를 포함하는, 반도체 어셈블리이다.
항목 11은, 상기 반도체 웨이퍼는 실리콘(Si), 탄화 규소(Silicon carbide, SiC), 게르마늄 도핑된 실리콘(Germanium-doped silicon, SiGe), 게르마늄(Germanium, Ge), 갈륨 비소(Gallium arsenide, GaAs), 인화 인듐(Indium phosphide, InP), 인화 갈륨(Gallium phosphide, GaP), 질화 갈륨(Gallium nitride, GaN), 질화 알루미늄(Aluminium nitride, AlN) 및 질화 인듐 갈륨(Indium gallium nitride, InGaN) 중에서 하나 이상을 포함하는, 반도체 어셈블리이다.
항목 12는, 전기 전도성 연결부(trace) 및 제1 에지 표면을 포함하는 회로 기판; 상기 회로 기판 상에 실장되고, 상기 전기 전도성 연결부에 전기적으로 연결되고, 상기 제1 에지 표면으로부터 공간적으로 이격된 모서리(lateral edge)를 포함하는 전자 소자; 상기 전자 소자 상에 배치되고, 상기 전자 소자를 실질적으로(substantially) 감싸고(surrounding), 편평한 상면을 갖는 보호층; 및 접착층을 통해 상기 보호층 상에 배치되고 상기 보호층에 본딩된 EMI(Electromagnetic Interference) 흡수층을 포함하고, 상기 제1 에지 표면은 보호층의 주된 상면(major top surface)과 주된 하면(major bottom surface)을 연결하고, 상기 보호층의 평균 두께는 상기 전자 소자의 높이와 같거나 크고, 상기 보호층은 상기 보호층의 주된 상면과 주된 하면을 연결하는 제2 에지 표면을 포함하고, 상기 EMI 흡수층은 레진, 및 상기 레진에 분산된 복수의 자성 금속 입자들을 포함하고, 상기 EMI 흡수층과 상기 보호층은 상기 EMI 흡수층의 주된 상면과 상기 보호층의 주된 하면을 연결하는 결합된 제3 에지 표면을 포함하고, 상기 제1 에지 표면, 상기 제2 에지 표면 및 상기 제3 에지 표면은 서로 간에 실질적으로 정렬되어서 실질적으로 평면인(planar) 결합 에지 표면을 형성하는, 전자 어셈블리이다.
항목 13은, 상기 회로 기판의 주된 상면을 따라 배열되고, 상기 회로 기판에 실장된 복수의 전자 소자들을 포함하고, 상기 회로 기판은 복수의 전기 전도성 연결부를 포함하고, 상기 전자 소자들은 상기 전기 전도성 연결부들에 전기적으로 연결되고, 상기 전기 소자들 각각은 상기 제1 에지 표면으로부터 공간적으로 이격된 모서리를 포함하는, 전자 어셈블리이다.
항목 14는, 상기 보호층은 상기 전자 소자들 각각 상에 배치되고, 상기 전자 소자들 각각을 실질적으로 감싸고, 상기 보호층의 평균 두께는 상기 복수의 전자 소자들의 높이와 같거나 큰, 전자 어셈블리이다.
항목 15는, 상기 EMI 흡수층의 총 중량 대비 상기 복수의 자성 금속 입자들의 총 중량의 비율은 약 40% 보다 큰, 전자 어셈블리이다.
항목 16은, 상기 EMI 흡수층의 총 중량 대비 상기 복수의 자성 금속 입자들의 총 중량의 비율은 약 80% 보다 큰, 전자 어셈블리이다.
항목 17은, 상기 EMI 흡수층 상에 배치되는 금속층을 더 포함하고, 상기 금속층은 상기 EMI 흡수층의 주된 상면 및 상기 실질적으로 평면인 결합 에지 표면을 커버하는(cover), 전자 어셈블리이다.
항목 18은, 상기 금속층은 은, 금, 팔라듐(palladium), 구리(copper), 인듐(indium), 아연(zinc), 티타늄(titanium), 철, 크롬(chrome), 알루미늄, 주석(tin), 코발트, 백금(platinum) 및 니켈 입자 중에서 적어도 하나 이상의 종류를 각각 복수 개 포함하는 전도성 잉크를 포함하는, 전자 어셈블리이다.
항목 19는, 복수의 전기 전도성 연결부들을 포함하는 회로 기판; 상기 회로 기판 상에 실장되고, 상기 복수의 전기 전도성 연결부들에 전기적으로 연결된 복수의 이격된(spaced apart) 반도체 집적 회로들; 상기 반도체 집적 회로들 상에 배치되고, 상기 반도체 집적 회로들을 실질적으로 감싸고, 편평한 상면을 갖는 보호층; 및 접착층을 통해 상기 보호층 상에 배치되고, 상기 보호층에 본딩된 EMI 보호층을 포함하고, 상기 EMI 보호층은 레진, 및 상기 레진에 분산된 복수의 자성 금속 입자들을 포함하고, 상기 자성 금속 입자들은 철, 실리콘 및 알루미늄을 포함하고, 상기 EMI 흡수층의 총 중량 대비 상기 복수의 자성 금속 입자들의 총 중량의 비율은 약 40% 보다 큰, 전자 어셈블리이다.
항목 20은, 상기 EMI 흡수층의 총 중량 대비 상기 복수의 자성 금속 입자들의 총 중량의 비율은 약 80% 보다 큰, 전자 어셈블리이다.
항목 21은, 상기 복수의 전기 전도성 연결부들 내의 전기 전도성 연결부들은 서로 전기적으로 격리된, 전자 어셈블리이다.
항목 22는, 상기 반도체 집적 회로들 각각은 서로 다른 전기 전도성 연결부와 전기적으로 연결된, 전자 어셈블리이다.
항목 23은, 상기 복수의 연결부들 중에서 적어도 둘 이상의 전기 전도성 연결부들은 동일한 반도체 집적 회로에 전기적으로 연결된, 전자 어셈블리이다.
항목 24는, 상기 보호층은 에폭시 몰딩 화합물(epoxy molding compound, EMC)을 포함하는, 전자 어셈블리이다.
항목 25는, 상기 보호층은 상기 복수의 이격된 반도체 집적 회로들 내의 각 반도체 집적 회로를 실질적으로 감싸는, 전자 어셈블리이다.
항목 26은, 상기 보호층은 각 반도체 집적 회로를 실질적으로 캡슐화(encapsulate)하는, 전자 어셈블리이다.
항목 27는, 상기 보호층은, 상기 회로 기판과 마주하는 적어도 하나의 반도체 집적 회로의 하면을 제외하고, 각 반도체 집적 회로를 실질적으로 캡슐화하는, 전자 어셈블리이다.
항목 28는, 상기 보호층은, 적어도 하나의 반도체 집적 회로의 상면을 제외하고, 상기 복수의 이격된 반도체 집적 회로들 내의 반도체 집적 회로들을 캡슐화하는, 전자 어셈블리이다.
항목 29은, 상기 EMI 흡수층의 평균 두께는 약 10 미크론(micron)과 약 100 미크론 사이인, 전자 어셈블리이다.
항목 30은, 상기 EMI 보호층의 주된 상면에서 상기 회로 기판의 주된 하면까지 뻗은(extend) 실질적으로 평면인 에지 표면을 포함하는, 전자 어셈블리이다.
항목 31은, 상기 EMI 흡수층 상에 배치되는 금속층을 더 포함하고, 상기 금속층은 상기 EMI 흡수층의 주된 상면 및 상기 실질적으로 평면인 에지 표면을 덮는(cover), 전자 어셈블리이다.
본 발명에 첨부된 블록도의 각 블록과 흐름도의 각 단계의 조합들은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수도 있다. 이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 인코딩 프로세서에 탑재될 수 있으므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 인코딩 프로세서를 통해 수행되는 그 인스트럭션들이 블록도의 각 블록 또는 흐름도의 각 단계에서 설명된 기능들을 수행하는 수단을 생성하게 된다. 이들 컴퓨터 프로그램 인스트럭션들은 특정 방법으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 메모리에 저장되는 것도 가능하므로, 그 컴퓨터 이용가능 또는 컴퓨터 판독 가능 메모리에 저장된 인스트럭션들은 블록도의 각 블록 또는 흐름도 각 단계에서 설명된 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다. 컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 블록도의 각 블록 및 흐름도의 각 단계에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다.
또한, 각 블록 또는 각 단계는 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또, 몇 가지 대체 실시예들에서는 블록들 또는 단계들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대, 잇달아 도시되어 있는 두 개의 블록들 또는 단계들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 블록들 또는 단계들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 품질에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 다층 테이프
200: 전자 어셈블리
300: 반도체 어셈블리
10: 회로 기판
20: 연결부
30: 전자 소자
40: 보호층
50: EMI 흡수층
60: 접착층
70: 결합 에지 표면
80: 반도체 웨이퍼
90: 금속층

Claims (31)

  1. 에폭시를 포함하는 접착층; 및
    상기 접착층 상에 배치되고, 열 경화성 에폭시 레진 및 상기 열 경화성 에폭시 레진에 분산된 복수의 자성 금속 입자들을 포함하는 EMI(Electromagnetic Interference) 흡수층을 포함하고,
    상기 자성 금속 입자들은 철을 포함하고,
    상기 EMI 흡수층의 총 중량 대비 상기 복수의 자성 금속 입자들의 총 중량의 비율은 약 40% 보다 크고,
    상기 접착층이 경화된 후의 상기 접착층과 상기 EMI 흡수층의 박리 강도(peel strength)는 상기 접착층이 경화되기 전의 상기 접착층과 상기 EMI 흡수층의 박리 강도보다 약 5 배 이상 큰
    다층 테이프.
  2. 제1 항에 있어서,
    상기 EMI 흡수층의 총 중량 대비 상기 복수의 자성 금속 입자들의 총 중량의 비율은 약 50% 보다 큰
    다층 테이프.
  3. 제1 항에 있어서,
    상기 EMI 흡수층의 총 중량 대비 상기 복수의 자성 금속 입자들의 총 중량의 비율은 약 60% 보다 큰
    다층 테이프.
  4. 제1 항에 있어서,
    상기 EMI 흡수층의 총 중량 대비 상기 복수의 자성 금속 입자들의 총 중량의 비율은 약 80% 보다 큰
    다층 테이프.
  5. 제1 항에 있어서,
    상기 접착층이 경화된 후의 상기 접착층과 상기 EMI 흡수층의 박리 강도는 상기 접착층이 경화되기 전의 상기 접착층과 상기 EMI 흡수층의 박리 강도보다 약 10 배 이상 큰
    다층 테이프.
  6. 제1 항에 있어서,
    상기 접착층이 경화된 후의 상기 접착층과 상기 EMI 흡수층의 박리 강도는 상기 접착층이 경화되기 전의 상기 접착층과 상기 EMI 흡수층의 박리 강도보다 약 20 배 이상 큰
    다층 테이프.
  7. 제1 항에 있어서,
    상기 자성 금속 입자들은 실리콘과 알루미늄을 더 포함하는
    다층 테이프.
  8. 제1 항에 있어서,
    상기 자성 금속 입자들은 니켈, 크롬(chromium), 아연, 마그네슘, 코발트, 몰리브덴(molybdenum), 바나듐(vanadium), 붕소(boron) 및 니오븀(niobium) 중에서 하나 이상을 더 포함하는
    다층 테이프.
  9. 제1 항에 있어서,
    상기 자성 금속 입자들은 니켈-아연 페라이트(nickel-zinc ferrite), 마그네슘-아연 페라이트(magnesium-zinc ferrite) 및 철-실리콘-크롬 합금(iron-silicon-chromium alloy) 중에서 하나 이상을 더 포함하는
    다층 테이프.
  10. 반도체 웨이퍼; 및
    상기 반도체 웨이퍼의 주된 표면 상에 배치되고 본딩(bonding)된 제1 항의 다층 테이프를 포함하는
    반도체 어셈블리.
  11. 제10 항에 있어서,
    상기 반도체 웨이퍼는 실리콘(Si), 탄화 규소(Silicon carbide, SiC), 게르마늄 도핑된 실리콘(Germanium-doped silicon, SiGe), 게르마늄(Germanium, Ge), 갈륨 비소(Gallium arsenide, GaAs), 인화 인듐(Indium phosphide, InP), 인화 갈륨(Gallium phosphide, GaP), 질화 갈륨(Gallium nitride, GaN), 질화 알루미늄(Aluminium nitride, AlN) 및 질화 인듐 갈륨(Indium gallium nitride, InGaN) 중에서 하나 이상을 포함하는
    반도체 어셈블리.
  12. 전기 전도성 연결부(trace) 및 제1 에지 표면을 포함하는 회로 기판;
    상기 회로 기판 상에 실장되고, 상기 전기 전도성 연결부에 전기적으로 연결되고, 상기 제1 에지 표면으로부터 공간적으로 이격된 모서리(lateral edge)를 포함하는 전자 소자;
    상기 전자 소자 상에 배치되고, 상기 전자 소자를 실질적으로(substantially) 감싸고(surrounding), 편평한 상면을 갖는 보호층; 및
    접착층을 통해 상기 보호층 상에 배치되고, 상기 보호층에 본딩된 EMI(Electromagnetic Interference) 흡수층을 포함하고,
    상기 제1 에지 표면은 보호층의 주된 상면(major top surface)과 주된 하면(major bottom surface)을 연결하고,
    상기 보호층의 평균 두께는 상기 전자 소자의 높이와 같거나 크고,
    상기 보호층은 상기 보호층의 주된 상면과 주된 하면을 연결하는 제2 에지 표면을 포함하고,
    상기 EMI 흡수층은 레진, 및 상기 레진에 분산된 복수의 자성 금속 입자들을 포함하고,
    상기 EMI 흡수층과 상기 보호층은 상기 EMI 흡수층의 주된 상면과 상기 보호층의 주된 하면을 연결하는 결합된 제3 에지 표면을 포함하고,
    상기 제1 에지 표면, 상기 제2 에지 표면 및 상기 제3 에지 표면은 서로 간에 실질적으로 정렬되어 실질적으로 평면인(planar) 결합 에지 표면을 형성하는
    전자 어셈블리.
  13. 제12 항에 있어서,
    상기 회로 기판의 주된 상면을 따라 배열되고, 상기 회로 기판에 실장된 복수의 전자 소자들을 포함하고,
    상기 회로 기판은 복수의 전기 전도성 연결부를 포함하고,
    상기 전자 소자들은 상기 전기 전도성 연결부들에 전기적으로 연결되고,
    상기 전기 소자들 각각은 상기 제1 에지 표면으로부터 공간적으로 이격된 모서리를 포함하는
    전자 어셈블리.
  14. 제13 항에 있어서,
    상기 보호층은 상기 전자 소자들 각각 상에 배치되고, 상기 전자 소자들 각각을 실질적으로 감싸고,
    상기 보호층의 평균 두께는 상기 복수의 전자 소자들의 높이와 같거나 큰
    전자 어셈블리.
  15. 제12 항에 있어서,
    상기 EMI 흡수층의 총 중량 대비 상기 복수의 자성 금속 입자들의 총 중량의 비율은 약 40% 보다 큰
    전자 어셈블리.
  16. 제12 항에 있어서,
    상기 EMI 흡수층의 총 중량 대비 상기 복수의 자성 금속 입자들의 총 중량의 비율은 약 80% 보다 큰
    전자 어셈블리.
  17. 제12 항에 있어서,
    상기 EMI 흡수층 상에 배치되는 금속층을 더 포함하고,
    상기 금속층은 상기 EMI 흡수층의 주된 상면 및 상기 실질적으로 평면인 결합 에지 표면을 커버하는(cover)
    전자 어셈블리.
  18. 제17 항에 있어서,
    상기 금속층은 은, 금, 팔라듐(palladium), 구리(copper), 인듐(indium), 아연(zinc), 티타늄(titanium), 철, 크롬(chrome), 알루미늄, 주석(tin), 코발트, 백금(platinum) 및 니켈 입자 중에서 적어도 하나 이상의 종류를 각각 복수 개 포함하는 전도성 잉크를 포함하는
    전자 어셈블리.
  19. 복수의 전기 전도성 연결부들을 포함하는 회로 기판;
    상기 회로 기판 상에 실장되고, 상기 복수의 전기 전도성 연결부들에 전기적으로 연결된 복수의 이격된(spaced apart) 반도체 집적 회로들;
    상기 반도체 집적 회로들 상에 배치되고, 상기 반도체 집적 회로들을 실질적으로 감싸고, 편평한 상면을 갖는 보호층; 및
    접착층을 통해 상기 보호층 상에 배치되고, 상기 보호층에 본딩된 EMI 보호층을 포함하고,
    상기 EMI 보호층은 레진, 및 상기 레진에 분산된 복수의 자성 금속 입자들을 포함하고,
    상기 자성 금속 입자들은 철, 실리콘 및 알루미늄을 포함하고,
    상기 EMI 흡수층의 총 중량 대비 상기 복수의 자성 금속 입자들의 총 중량의 비율은 약 40% 보다 큰
    전자 어셈블리.
  20. 제19 항에 있어서,
    상기 EMI 흡수층의 총 중량 대비 상기 복수의 자성 금속 입자들의 총 중량의 비율은 약 80% 보다 큰
    전자 어셈블리.
  21. 제19 항에 있어서,
    상기 복수의 전기 전도성 연결부들 내의 전기 전도성 연결부들은 서로 전기적으로 격리된
    전자 어셈블리.
  22. 제19 항에 있어서,
    상기 반도체 집적 회로들 각각은 서로 다른 전기 전도성 연결부와 전기적으로 연결된
    전자 어셈블리.
  23. 제19 항에 있어서,
    상기 복수의 연결부들 중에서 적어도 둘 이상의 전기 전도성 연결부들은 동일한 반도체 집적 회로에 전기적으로 연결된
    전자 어셈블리.
  24. 제19 항에 있어서,
    상기 보호층은 에폭시 몰딩 화합물(epoxy molding compound, EMC)을 포함하는
    전자 어셈블리.
  25. 제19 항에 있어서,
    상기 보호층은 상기 복수의 이격된 반도체 집적 회로들 내의 각 반도체 집적 회로를 실질적으로 감싸는
    전자 어셈블리.
  26. 제17 항에 있어서,
    상기 보호층은 각 반도체 집적 회로를 실질적으로 캡슐화(encapsulate)하는
    전자 어셈블리.
  27. 제19 항에 있어서,
    상기 보호층은, 상기 회로 기판과 마주하는 적어도 하나의 반도체 집적 회로의 하면을 제외하고, 각 반도체 집적 회로를 실질적으로 캡슐화하는
    전자 어셈블리.
  28. 제19 항에 있어서,
    상기 보호층은, 적어도 하나의 반도체 집적 회로의 상면을 제외하고, 상기 복수의 이격된 반도체 집적 회로들 내의 반도체 집적 회로들을 캡슐화하는
    전자 어셈블리.
  29. 제19 항에 있어서,
    상기 EMI 흡수층의 평균 두께는 약 10 미크론(micron)과 약 100 미크론 사이인
    전자 어셈블리.
  30. 제19 항에 있어서,
    상기 EMI 보호층의 주된 상면에서 상기 회로 기판의 주된 하면까지 뻗은(extend) 실질적으로 평면인 에지 표면을 포함하는
    전자 어셈블리.
  31. 제30 항에 있어서,
    상기 EMI 흡수층 상에 배치되는 금속층을 더 포함하고,
    상기 금속층은 상기 EMI 흡수층의 주된 상면 및 상기 실질적으로 평면인 에지 표면을 덮는(cover)
    전자 어셈블리.
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