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KR20210132278A - 표시 장치 - Google Patents

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Publication number
KR20210132278A
KR20210132278A KR1020200050090A KR20200050090A KR20210132278A KR 20210132278 A KR20210132278 A KR 20210132278A KR 1020200050090 A KR1020200050090 A KR 1020200050090A KR 20200050090 A KR20200050090 A KR 20200050090A KR 20210132278 A KR20210132278 A KR 20210132278A
Authority
KR
South Korea
Prior art keywords
electrode
transistor
light emitting
disposed
line
Prior art date
Application number
KR1020200050090A
Other languages
English (en)
Inventor
이현욱
송명훈
이정현
이태희
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200050090A priority Critical patent/KR20210132278A/ko
Priority to CN202080100116.6A priority patent/CN115443430A/zh
Priority to PCT/KR2020/008927 priority patent/WO2021215585A1/ko
Priority to US17/996,780 priority patent/US20230155059A1/en
Publication of KR20210132278A publication Critical patent/KR20210132278A/ko

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Abstract

표시 장치가 제공된다. 표시 장치는 제1 기판, 제1 기판 상에 배치된 반도체층, 반도체층 상에 배치되고 스캔 라인과 센싱 라인, 및 게이트 전극들을 포함하는 제1 게이트 도전층, 제1 게이트 도전층 상에 배치되고, 제1 데이터 라인과 제2 데이터 라인, 및 트랜지스터들의 일 전극과 타 전극들을 포함하는 제1 데이터 도전층, 제1 데이터 도전층 상에 배치되고, 제1 전압 배선 및 제2 전압 배선을 포함하는 제2 데이터 도전층, 제2 데이터 도전층 상에 배치된 제1 전극 및 제2 전극, 및 양 단부가 각각 제1 전극과 제2 전극 상에 배치된 발광 소자들을 포함하고, 제1 전극 및 제1 전압 배선과 전기적으로 연결된 제1 트랜지스터 및 제2 전극 및 제1 데이터 라인과 전기적으로 연결된 제2 트랜지스터를 포함한다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
형광물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 제조 공정에서 정렬 신호를 인가하는 별도의 트랜지스터를 포함하여 공정 수를 감소할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 배치되고, 복수의 액티브층을 포함하는 반도체층, 상기 반도체층 상에 배치되고, 제1 방향으로 연장된 스캔 라인과 센싱 라인, 및 상기 반도체층과 부분적으로 중첩하도록 배치된 복수의 게이트 전극들을 포함하는 제1 게이트 도전층, 상기 제1 게이트 도전층 상에 배치되고, 제2 방향으로 연장되어 서로 이격된 제1 데이터 라인과 제2 데이터 라인, 및 복수의 트랜지스터들의 일 전극 및 타 전극들을 포함하는 제1 데이터 도전층, 상기 제1 데이터 도전층 상에 배치되고, 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에서 상기 제2 방향으로 연장된 제1 전압 배선 및 제2 전압 배선을 포함하는 제2 데이터 도전층, 상기 제2 데이터 도전층 상에 배치되고 상기 제2 방향으로 연장된 제1 전극 및 상기 제1 전극과 상기 이격되어 상기 제2 방향으로 연장된 제2 전극 및 양 단부가 각각 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하고, 상기 트랜지스터는 일 전극이 상기 제1 전극과 전기적으로 연결되고 타 전극이 상기 제1 전압 배선과 전기적으로 연결된 제1 트랜지스터 및 일 전극이 상기 제2 전극과 전기적으로 연결되고 타 전극이 상기 제1 데이터 라인과 전기적으로 연결된 제2 트랜지스터를 포함한다.
상기 트랜지스터는 일 전극이 상기 제1 트랜지스터의 게이트 전극과 전기적으로 연결되고 타 전극이 상기 제2 데이터 라인과 전기적으로 연결되며 게이트 전극이 상기 스캔 라인과 전기적으로 연결된 제3 트랜지스터를 더 포함할 수 있다.
상기 제1 데이터 도전층은 상기 제1 데이터 라인의 일 측에 배치되어 상기 제2 방향으로 연장된 초기화 전압 배선을 더 포함하고, 상기 트랜지스터는 일 전극이 상기 제1 전극과 전기적으로 연결되고 타 전극이 상기 초기화 전압 배선과 전기적으로 연결된 제4 트랜지스터를 더 포함할 수 있다.
상기 제1 게이트 도전층은 상기 센싱 라인의 일 측에 배치되어 상기 제2 방향으로 연장된 정렬 신호 라인을 더 포함하고, 상기 제2 트랜지스터는 게이트 전극이 상기 정렬 신호 라인과 전기적으로 연결될 수 있다.
상기 제2 트랜지스터와 상기 제4 트랜지스터는 각각 게이트 전극이 상기 센싱 라인과 전기적으로 연결될 수 있다.
상기 제1 게이트 도전층은 상기 제1 데이터 도전층과 상기 초기화 전압 배선과 중첩하도록 배치되어 상기 초기화 전압 배선 및 상기 제2 트랜지스터의 드레인 전극과 전기적으로 연결된 도전 패턴을 더 포함할 수 있다.
상기 제2 전극은 상기 제2 전압 배선과 전기적으로 연결될 수 있다.
상기 제2 데이터 도전층은 상기 제1 트랜지스터의 일 전극 및 상기 제1 전극과 접촉하는 제1 전극 도전 패턴 및 상기 제2 트랜지스터의 일 전극 및 상기 제2 전극과 접촉하는 제2 전극 도전 패턴을 더 포함할 수 있다.
상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극을 더 포함하고, 상기 제3 전극은 상기 제2 전압 배선과 전기적으로 연결되며, 상기 발광 소자는 상기 제1 전극과 상기 제3 전극 상에 배치된 제1 발광 소자 및 상기 제3 전극과 상기 제2 전극 상에 배치된 제2 발광 소자를 포함할 수 있다.
상기 반도체층과 상기 제1 게이트 도전층 사이에 배치된 제1 게이트 절연층, 상기 제1 게이트 도전층과 상기 제1 데이터 도전층 사이에 배치된 제1 보호층, 상기 제1 데이터 도전층과 상기 제2 데이터 도전층 사이에 배치된 제1 층간 절연층, 상기 제2 데이터 도전층과 상기 제1 전극 및 상기 제2 전극 사이에 배치된 제1 평탄화층 및 상기 제1 전극과 상기 제2 전극을 부분적으로 덮는 제1 절연층을 더 포함하고, 상기 발광 소자는 상기 제1 절연층 상에 배치될 수 있다.
상기 제1 전극 상에 배치되어 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극 및 상기 제2 전극 상에 배치되어 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극을 더 포함할 수 있다.
상기 제1 전극은 상기 제1 방향 및 상기 제2 방향과 다른 방향으로 연장된 절곡부, 상기 제2 방향으로 연장되며 상기 절곡부보다 더 큰 폭을 갖는 확장부 및 상기 절곡부와 상기 확장부를 연결하며 상기 제2 방향으로 연장된 연장부를 포함하고, 상기 발광 소자의 일 단부는 상기 제1 전극의 상기 확장부 상에 배치될 수 있다.
상기 제2 전극은 상기 제1 전극과 대칭적 구조를 갖고, 상기 발광 소자의 타 단부는 상기 제2 전극의 확장부 상에 배치될 수 있다.
상기 제1 전극과 상기 제2 전극의 확장부들 사이의 간격은 상기 제1 전극과 상기 제2 전극의 연결부들 사이의 간격보다 작고, 상기 제1 전극 및 상기 제2 전극의 절곡부들은 이들 사이의 최단 간격이 상기 확장부들 사이의 간격보다 크되 상기 연결부들 사이의 간격보다 작을 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 제1 전원 전압이 인가되는 제1 전압 배선 및 제2 전원 전압이 인가되는 제2 전압 배선, 서로 다른 데이터 신호를 인가하는 제1 데이터 라인 및 제2 데이터 라인, 일 단이 상기 제1 전압 배선에 전기적으로 연결되고 타 단이 상기 제2 전압 배선에 연결된 발광 다이오드, 일 전극이 상기 발광 다이오드의 상기 일 단에 전기적으로 연결되고타 전극이 상기 제1 전압 배선에 전기적으로 연결된 제1 트랜지스터, 일 전극이 상기 발광 다이오드의 상기 타 단에 전기적으로 연결되고, 타 전극이 상기 제2 데이터 라인에 전기적으로 연결된 제2 트랜지스터, 일 전극이 상기 제1 트랜지스터의 게이트 전극에 연결되고 타 전극이 상기 제1 데이터 라인에 전기적으로 연결된 제3 트랜지스터 및 상기 제1 트랜지스터의 게이트 전극과 일 전극에 전기적으로 연결되는 스토리지 커패시터를 포함한다.
스캔 신호가 인가되며 상기 제3 트랜지스터의 게이트 전극과 전기적으로 연결되는 스캔 라인, 정렬 신호가 인가되며 상기 제2 트랜지스터의 게이트 전극과 전기적으로 연결되는 정렬 신호 라인 및 센싱 신호가 인가되는 센싱 라인을 더 포함하고, 게이트 전극이 상기 센싱 라인에 전기적으로 연결되고 일 전극이 상기 발광 다이오드의 상기 일 단에 전기적으로 연결되며 타 전극이 초기화 전압이 인가되는 초기화 전압 배선에 연결되는 제4 트랜지스터를 더 포함할 수 있다.
표시 장치의 제조 모드에서, 상기 제2 트랜지스터 및 상기 제4 트랜지스터는 각각 상기 정렬 신호 라인과 상기 센싱 라인에서 인가된 신호에 의해 턴-온되고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 턴-오프될 수 있다.
상기 제조 모드에서, 상기 발광 다이오드의 일 단에는 상기 초기화 전압 배선으로 인가되어 상기 제4 트랜지스터를 통해 제1 정렬 전압이 전달되고, 상기 발광 다이오드의 타 단에는 상기 제2 데이터 라인으로 인가되어 상기 제2 트랜지스터를 통해 제2 정렬 전압이 전달될 수 있다.
표시 장치의 구동 모드에서 상기 발광 다이오드의 일 단에는 상기 제1 전원 전압이 상기 제1 트랜지스터를 통해 전달되고, 상기 발광 다이오드의 타 단에는 상기 제2 전원 전압이 상기 제2 전압 배선을 통해 전달될 수 있다.
상기 발광 다이오드는 서로 직렬로 연결된 제1 발광 다이오드 및 제2 발광 다이오드를 포함하고, 상기 제조 모드에서, 상기 제1 발광 다이오드의 일 단에는 상기 초기화 전압 배선으로 인가되어 상기 제4 트랜지스터를 통해 상기 제1 정렬 전압이 전달되고, 상기 제2 발광 다이오드의 일 단에는 상기 제2 데이터 라인으로 인가되어 상기 제2 트랜지스터를 통해 제3 정렬 전압이 전달되며, 상기 제1 발광 다이오드 및 상기 제2 발광 다이오드의 타 단에는 상기 제2 전압 배선을 통해 상기 제2 정렬 전압이 전달될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 발광 다이오드의 일 단에 연결되어 제조 공정 중 정렬 신호를 인가할 수 있는 트랜지스터를 포함한다. 상기 트랜지스터는 발광 다이오드의 발광 중에는 실질적으로 신호를 전달하지 않거나 턴-오프될 수 있고, 제조 공정 시에 턴-온되어 발광 다이오드의 발광 소자를 정렬하기 위한 정렬 신호를 인가할 수 있다. 이에 따라, 표시 장치는 각 화소별로 분리된 전극들을 포함하여 발광 소자의 정렬 후에 수행되는 각 전극의 단선 공정이 생략되어 제조 공정 수가 감축될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 3은 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소에 배치된 배선들을 나타내는 개략적인 평면도이다.
도 5는 일 실시예에 따른 표시 장치의 일 서브 화소에 포함된 복수의 도전층들을 나타내는 레이아웃도이다.
도 6은 일 실시예에 따른 표시 장치의 일 화소에 포함된 복수의 도전층들을 나타내는 레이아웃도이다.
도 7은 일 실시예에 따른 표시 장치의 일 화소에 포함된 복수의 전극들과 뱅크들을 나타내는 개략적인 평면도이다.
도 8은 도 7의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다.
도 9는 도 8의 Q4-Q4'선 및 Q5-Q5'선을 따라 자른 단면도이다.
도 10은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 개략적인 단면도이다.
도 11은 일 실시예에 따른 발광 소자의 개략도이다.
도 12 및 도 13은 일 실시예에 따른 표시 장치의 제조 공정 중 일부 단계를 나타내는 단면도들이다.
도 14는 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계를 나타내는 개략적인 회로도이다.
도 15는 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계를 나타내는 단면도이다.
도 16은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 개략적인 평면도이다.
도 17은 도 16의 일 서브 화소의 등가회로도이다.
도 18은 도 17의 표시 장치의 제조 공정 중 일 단계를 나타내는 단면도이다.
도 19는 도 17의 표시 장치의 제조 공정 중 일 단계를 나타내는 개략적인 회로도이다.
도 20은 다른 실시예에 따른 표시 장치의 일 서브 화소에 포함된 복수의 도전층들을 나타내는 레이아웃도이다.
도 21은 도 20의 일 서브 화소의 등가회로도이다.
도 22 및 도 23은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 개략적인 단면도들이다.
도 24는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 25는 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 26은 도 25의 QX-QX' 선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 장치(10)를 기준으로 상부 방향, 즉 제3 방향(DR3)의 일 방향을 가리키고, “하부”, “바텀”, “하면”은 제3 방향(DR3)의 타 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 제1 방향(DR1)의 일 방향, “우”는 제1 방향(DR1)의 타 방향, “상”은 제2 방향(DR2)의 일 방향, “하”는 제2 방향(DR2)의 타 방향을 가리킨다.
도 1를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(30)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 복수의 배선은 스캔 라인(SCL), 센싱 라인(SSL), 정렬 신호 라인(ASL), 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL) 등을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다.
스캔 라인(SCL)과 센싱 라인(SSL), 및 정렬 신호 라인(ASL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)과 센싱 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 표시 영역(DPA)의 제1 방향(DR1) 일 측에 배치될 수 있지만, 이에 제한되지 않는다. 스캔 구동부(SDR)는 신호 연결 배선(CWL)과 연결되고, 신호 연결 배선(CWL)의 적어도 일 단부는 비표시 영역(NDA) 상에서 패드(WPD_CW)를 형성하여 외부 장치와 연결될 수 있다. 정렬 신호 라인(ASL)은 제2 방향(DR2)으로 연장된 부분을 더 포함하고, 정렬 신호 라인(ASL)의 제2 방향(DR2)으로 연장된 부분은 비표시 영역(NDA)의 패드 영역(PDA) 상에서 패드(WPD_AS)와 연결될 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로써 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
데이터 라인(DTL)과 초기화 전압 배선(VIL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 초기화 전압 배선(VIL)은 제2 방향(DR2)으로 연장된 부분에 더하여 이로부터 제1 방향(DR1)으로 분지된 부분을 더 포함할 수 있다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)도 제2 방향(DR2)으로 연장되는 부분과, 이와 연결되어 제1 방향(DR1)으로 연장되는 부분을 포함할 수 있다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 메쉬(Mesh) 구조를 가질 수 있으나 이에 제한되는 것은 아니다. 도면에 도시되지 않았으나, 표시 장치(10)의 각 화소(PX)들은 적어도 하나의 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)에 접속될 수 있다.
데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 표시 영역(DPA)의 제2 방향(DR2) 일 측에 패드 영역(PDA)에 배치되고, 초기화 전압 배선(VIL)의 배선 패드(WPD_Vint, 이하, '초기화 전압 패드'), 제1 전압 배선(VDL)의 배선 패드(WPD_VDD, 이하 제1 전원 패드') 및 제2 전압 배선(VSL)의 배선 패드(WPD_VSS, 이하, '제2 전원 패드')는 표시 영역(DPA)의 제2 방향(DR2) 타 측에 위치하는 패드 영역(PDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 초기화 전압 패드(WPD_Vint), 제1 전원 패드(WPD_VDD) 및 제2 전원 패드(WPD_VSS)가 모두 동일한 영역, 예컨대 표시 영역(DPA)의 상측에 위치한 비표시 영역(NDA)에 배치될 수도 있다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(PXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(PXn)는 화소 구동 회로가 4개의 트랜지스터와 1개의 커패시터를 포함하는 4T1C 구조일 수 있다. 이하에서는 4T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(PXn)는 발광 다이오드(EL) 이외에, 4개의 트랜지스터(T1, T2, T3, T4)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VDL)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VSL)에 연결될 수 있다. 또한, 발광 다이오드(EL)의 타 단은 제2 트랜지스터(T2)의 소스 전극에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VDL)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제3 트랜지스터(T3)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VDL)에 연결될 수 있다.
제2 트랜지스터(T2)는 정렬 신호 라인(ASL)의 신호에 의해 턴-온되어 데이터 라인(DTL; DTLk, DTLk+1)에 인가된 전압을 발광 다이오드(EL)의 제2 전극에 전달할 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 정렬 신호 라인(ASL)에 연결되고, 소스 전극은 발광 다이오드(EL)의 제2 전극에 연결되며, 드레인 전극은 해당 서브 화소(PXn)와 다른 타이밍(Timing)의 제k+1 데이터 라인(DTLk+1, k는 1 이상의 정수)에 연결될 수 있다. 제2 트랜지스터(T2)는 표시 장치(10)의 제조 공정 중, 후술하는 제4 트랜지스터(T4)와 동일한 타이밍에 턴-온될 수 있다. 제2 트랜지스터(T2)는 제4 트랜지스터(T4)와 동시에 턴-온되어 제k+1 데이터 라인(DTLk+1)으로 인가되는 전기 신호를 발광 다이오드(EL)의 타 단에 전달할 수 있다. 다만, 표시 장치(10)의 구동 중에는 정렬 신호 라인(ASL)에 신호가 인가되지 않고, 턴-오프 상태를 유지하여 제k+1 데이터 라인(DTLk+1)으로 인가되는 전기 신호를 발광 다이오드(EL)의 타 단에 전달하지 않을 수 있다.
제3 트랜지스터(T3)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL; DTLk, DTLk+1)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SCL)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 제k 데이터 라인(DTLk, k는 1 이상의 정수)에 연결될 수 있다.
제4 트랜지스터(T4)는 센싱 라인(SSL)의 센싱 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제4 트랜지스터(T4)의 게이트 전극은 센싱 라인(SSL)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3, T4)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
트랜지스터(T1, T2, T3, T4)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 각 트랜지스터(T1, T2, T3, T4)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3, T4)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 일 화소(PX)의 구조에 대하여 상세히 설명하기로 한다.
도 4는 일 실시예에 따른 표시 장치의 일 화소에 배치된 배선들을 나타내는 개략적인 평면도이다. 도 4에서는 표시 장치(10)의 각 화소(PX)에 배치되는 복수의 배선들과 제2 뱅크(45)의 개략적인 형상을 도시하며 각 서브 화소(PXn)의 발광 영역(EMA)에 배치된 부재들과 그 하부에 배치된 몇몇 도전층들은 생략하여 도시하고 있다. 이하의 각 도면들에, 제1 방향(DR1)의 양 측은 각각 좌측과 우측으로, 제2 방향(DR2)의 양 측은 각각 상측과 하측으로 지칭될 수 있다.
도 4를 참조하면, 표시 장치(10)의 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(도 7의 '30')가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(30)가 배치되지 않고, 발광 소자(30)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(30)가 배치된 영역을 포함하여, 발광 소자(30)와 인접한 영역으로 발광 소자(30)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역은 발광 소자(30)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(30)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
또한, 각 서브 화소(PXn)는 비발광 영역에 배치된 절단부 영역(CBA)을 포함할 수 있다. 절단부 영역(CBA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 절단부 영역(CBA)은 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 표시 장치(10)의 표시 영역(DPA)에는 복수의 발광 영역(EMA)과 절단부 영역(CBA)들이 배열될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 절단부 영역(CBA)들은 각각 제1 방향(DR1)으로 반복 배열되되, 발광 영역(EMA)과 절단부 영역(CBA)은 제2 방향(DR2)으로 교대 배열될 수 있다. 또한, 절단부 영역(CBA)들의 제1 방향(DR1)으로 이격된 간격은 발광 영역(EMA)의 제1 방향(DR1)으로 이격된 간격보다 작을 수 있다. 후술할 바와 같이, 절단부 영역(CBA)들 및 발광 영역(EMA)들 사이에는 제2 뱅크(45)가 배치되고, 이들 사이의 간격은 제2 뱅크(45)의 폭에 따라 달라질 수 있다. 절단부 영역(CBA)에는 발광 소자(30)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(21, 22) 일부가 배치될 수 있다. 각 서브 화소(PXn)마다 배치되는 전극(21, 22)들은 절단부 영역(CBA)에서 서로 분리되어 배치될 수 있다.
제2 뱅크(45)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제2 뱅크(45)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제2 뱅크(45)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 절단부 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제2 뱅크(45)의 제2 방향(DR2)으로 연장된 부분은 발광 영역(EMA) 사이에 배치된 부분이 절단부 영역(CBA) 사이에 배치된 부분보다 큰 폭을 가질 수 있다. 이에 따라, 절단부 영역(CBA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다. 제2 뱅크(45)에 대한 보다 자세한 설명은 후술하기로 한다.
표시 장치(10)의 각 화소(PX) 및 서브 화소(PXn)에는 복수의 배선들이 배치된다. 예를 들어, 표시 장치(10)는 제1 방향(DR1)으로 연장되어 배치된 스캔 라인(SCL), 센싱 라인(SSL) 및 정렬 신호 라인(ASL)에 더하여, 몇몇 서브 화소(PXn)에 걸쳐 배치된 초기화 전압 분배 라인(IDL)을 포함한다. 또한, 표시 장치(10)는 제2 방향(DR2)으로 연장되어 배치된 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)을 포함한다.
스캔 라인(SCL)은 제1 방향(DR1)으로 연장되어, 제1 방향(DR1)으로 배열된 복수의 서브 화소(PXn)들에 걸쳐 배치된다. 또한, 복수의 스캔 라인(SCL)들은 표시 영역(DPA) 전면에 걸쳐 서로 제2 방향(DR2)으로 이격 배치된다. 스캔 라인(SCL)은 각 화소(PX) 또는 서브 화소(PXn)의 중심을 기준으로 상측에 배치될 수 있다. 스캔 라인(SCL)은 제3 트랜지스터(T3)의 게이트 전극과 전기적으로 연결될 수 있고, 제3 트랜지스터(T3)에 스캔 신호를 인가할 수 있다.
이와 유사하게, 센싱 라인(SSL)은 제1 방향(DR1)으로 연장되어, 제1 방향(DR1)으로 배열된 복수의 서브 화소(PXn)들에 걸쳐 배치된다. 또한, 복수의 센싱 라인(SSL)들은 표시 영역(DPA) 전면에 걸쳐 서로 제2 방향(DR2)으로 이격 배치된다. 센싱 라인(SSL)은 각 화소(PX) 또는 서브 화소(PXn)의 중심을 기준으로 하측에 배치될 수 있다. 센싱 라인(SSL)은 제4 트랜지스터(T4)의 게이트 전극에 전기적으로 연결될 수 있고, 제4 트랜지스터(T4)에 센싱 신호, 또는 정렬 신호를 인가할 수 있다.
정렬 신호 라인(ASL)도 제1 방향(DR1)으로 연장되어, 제1 방향(DR1)으로 배열된 복수의 서브 화소(PXn)들에 걸쳐 배치된다. 복수의 정렬 신호 라인(ASL)들은 표시 영역(DPA) 전면에 걸쳐 서로 제2 방향(DR2)으로 이격 배치된다. 정렬 신호 라인(ASL)은 각 화소(PX) 또는 서브 화소(PXn)의 센싱 라인(SSL)의 하측에 배치될 수 있다. 정렬 신호 라인(ASL)은 제2 트랜지스터(T2)의 게이트 전극에 전기적으로 연결될 수 있고, 제2 트랜지스터(T2)에 정렬 신호를 인가할 수 있다.
초기화 전압 분배 라인(IDL)은 각 화소(PX)마다 배치되어 3개의 서브 화소(PXn)에 걸쳐 배치될 수 있다. 초기화 전압 분배 라인(IDL)은 센싱 라인(SSL)의 상측에 배치되어 제1 방향(DR1)으로 연장된 형상을 가질 수 있다. 초기화 전압 분배 라인(IDL)은 초기화 전압 배선(VIL)과 전기적으로 연결되어 각 화소(PX)마다 인가되는 초기화 전압(Vint)을 각 서브 화소(PXn)로 전달할 수 있다. 일 예로, 초기화 전압 분배 라인(IDL)은 초기화 전압 배선(VIL)과 컨택홀(도 5의 'CT11')을 통해 직접 접촉할 수 있다. 초기화 전압 분배 라인(IDL)은 각 서브 화소(PXn)의 제4 트랜지스터(T4)의 드레인 전극과 전기적으로 연결될 수 있다. 초기화 전압 분배 라인(IDL)은 초기화 전압 배선(VIL)으로부터 인가되는 초기화 전압을 제4 트랜지스터(T4)에 인가할 수 있다.
스캔 라인(SCL), 센싱 라인(SSL), 정렬 신호 라인(ASL) 및 초기화 전압 분배 라인(IDL)은 후술하는 제1 게이트 도전층으로 이루어질 수 있다. 제1 게이트 도전층은 상기 라인들에 더하여 더 많은 도전층들을 더 포함할 수 있다.
데이터 라인(DTL)은 제2 방향(DR2)으로 연장되어, 제2 방향(DR2)으로 배열된 복수의 서브 화소(PXn)들에 걸쳐 배치된다. 또한, 복수의 데이터 라인(DTL)들은 표시 영역(DPA) 전면에 걸쳐 서로 제1 방향(DR1)으로 이격 배치된다. 데이터 라인(DTL)은 각 서브 화소(PXn)의 우측에 배치될 수 있다. 어느 한 서브 화소(PXn)에 데이터 신호를 전달하는 데이터 라인(DTL)은 제1 방향(DR1)으로 이웃하는 다른 서브 화소(PXn)의 우측에 배치되고, 해당 서브 화소(PXn)의 우측에 배치된 데이터 라인(DTL)은 다른 서브 화소(PXn)에 데이터 신호를 전달할 수 있다. 즉, 데이터 라인(DTL)은 접속된 서브 화소(PXn)가 차지하는 영역에 배치되지 않을 수도 있다. 다만, 이에 제한되지 않는다. 데이터 라인(DTL)은 제3 트랜지스터(T3)의 드레인 전극과 전기적으로 연결될 수 있고, 제3 트랜지스터(T3)에 데이터 신호를 인가할 수 있다.
초기화 전압 배선(VIL)은 제2 방향(DR2)으로 연장되어, 제2 방향(DR2)으로 배열된 복수의 화소(PX)들에 걸쳐 배치된다. 또한, 복수의 초기화 전압 배선(VIL)들은 표시 영역(DPA) 전면에 걸쳐 서로 제1 방향(DR1)으로 이격 배치된다. 초기화 전압 배선(VIL)은 3개의 서브 화소(PXn) 또는 하나의 화소(PX)마다 각각 배치될 수 있다. 일 예로, 초기화 전압 배선(VIL)은 어느 한 서브 화소(PXn)에 접속된 데이터 라인(DTL)의 좌측에 배치될 수 있다. 도면에서는 제2 서브 화소(PX2)에 접속된 데이터 라인(DTL)으로써, 제1 서브 화소(PX1)가 차지하는 영역에 배치된 데이터 라인(DTL)의 좌측에 초기화 전압 배선(VIL)이 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 초기화 전압 배선(VIL)은 초기화 전압 분배 라인(IDL)과 전기적으로 연결되어 각 서브 화소(PXn)에 초기화 전압을 전달할 수 있다. 초기화 전압 배선(VIL)은 제4 트랜지스터(T4)의 드레인 전극과 전기적으로 연결될 수 있고, 제4 트랜지스터(T4)에 초기화 전압을 인가할 수 있다.
데이터 라인(DTL) 및 초기화 전압 배선(VIL)은 후술하는 제1 데이터 도전층으로 이루어질 수 있다. 제1 데이터 도전층은 상기 라인 및 배선에 더하여 더 많은 도전층들을 더 포함할 수 있다.
제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 제2 방향(DR2)으로 연장되어 제2 방향(DR2)으로 이웃하는 복수의 서브 화소(PXn)에 걸쳐 배치될 수 있다. 또한, 복수의 제1 전압 배선(VDL)들과 제2 전압 배선(VSL)들은 표시 영역(DPA) 전면에 걸쳐 서로 제1 방향(DR1)으로 이격 배치된다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 평면 상 복수의 데이터 라인(DTL)들 사이에 배치될 수 있다. 제1 전압 배선(VDL)은 각 서브 화소(PXn)의 중심을 기준으로 좌측에 배치되고, 제2 전압 배선(VSL)은 우측에 배치될 수 있다. 다만, 제1 전압 배선(VDL)은 제2 방향(DR2)으로 연장되다가 일부분이 절곡될 수 있다. 예를 들어, 제1 전압 배선(VDL)은 각 서브 화소(PXn)의 상측으로부터 하측으로 연장되어 배치된 부분에 더하여 제2 전압 배선(VSL)을 향해 절곡된 부분을 포함할 수 있다. 이에 따라, 각 서브 화소(PXn)에 배치되는 제1 전압 배선(VDL)과 제2 전압 배선(VSL)들 사이의 간격은 부분적으로 달라질 수 있다.
제1 전압 배선(VDL)은 제1 트랜지스터(T1)의 드레인 전극과 전기적으로 연결될 수 있고, 제1 트랜지스터(T1)에 제1 전원 전압을 인가할 수 있다. 제2 전압 배선(VSL)은 발광 다이오드(EL)의 제2 전극과 전기적으로 연결되어 발광 소자에 제2 전원 전압을 인가할 수 있다. 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)은 후술하는 제2 데이터 도전층으로 이루어질 수 있다.
도 5는 일 실시예에 따른 표시 장치의 일 서브 화소에 포함된 복수의 도전층들을 나타내는 레이아웃도이다. 도 6은 일 실시예에 따른 표시 장치의 일 화소에 포함된 복수의 도전층들을 나타내는 레이아웃도이다. 도 7은 일 실시예에 따른 표시 장치의 일 화소에 포함된 복수의 전극들과 뱅크들을 나타내는 개략적인 평면도이다. 도 8은 도 7의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다. 도 9는 도 8의 Q4-Q4'선 및 Q5-Q5'선을 따라 자른 단면도이다.
도 5에서는 각 서브 화소(PXn)에 배치된 회로 소자층으로써, 제1 서브 화소(PX1)에 배치된 도전층들과 이에 접속된 배선들 및 트랜지스터들의 레이아웃도를 도시하고 있으며, 도 6에서는 하나의 화소(PX)에 배치된 도전층들과 이에 접속된 배선들 및 트랜지스터들의 레이아웃도를 도시하고 있다. 도 5 및 도 6에서는 제1 전압 배선(VDL)과 제2 전압 배선(VSL)을 생략하여 도시하고 있다. 도 6에 도시된 서브 화소(PXn)들은 이들이 차지하는 영역을 구분하여 도시한 것이 아니고, 각 서브 화소(PXn)에 배치된 발광 다이오드(EL)에 연결된 회로 소자층들을 구분하여 도시하고 있다.
또한, 도 7에서는 각 화소(PX)에 배치된 표시 소자층으로, 발광 다이오드(EL)를 이루는 각 전극(21, 22)들과 발광 소자(30)에 더하여, 복수의 뱅크(40, 45)들 및 접촉 전극(26, 27)의 배치를 도시하고 있다. 도 8에서는 제1 트랜지스터(T1)에 더하여 발광 소자(30)의 양 단부를 가로지르는 단면을 도시하고 있고, 도 9에서는 제2 내지 제4 트랜지스터(T2, T3, T4)의 단면을 도시하고 있다.
도 4에 결부하여 도 5 내지 도 9를 참조하면, 표시 장치(10)는 회로 소자층과 표시 소자층을 포함할 수 있다. 표시 소자층은 발광 다이오드(EL)의 발광 소자(30)를 포함하여 제1 전극(21) 및 제2 전극(22)이 배치된 층이고, 회로 소자층은 발광 다이오드(EL)를 구동하기 위한 화소 회로 소자들을 포함하여 복수의 배선들이 배치된 층일 수 있다. 예를 들어, 회로 소자층은 스캔 라인(SCL), 센싱 라인(SSL), 정렬 신호 라인(ASL), 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)에 더하여, 각 트랜지스터(T1, T2, T3, T4)들을 포함할 수 있다.
구체적으로, 표시 장치(10)는 회로 소자층 및 표시 소자층들이 배치되는 제1 기판(11)을 포함한다. 제1 기판(11)은 절연 기판일 수 있으며, 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(11)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
차광층(BML)은 제1 기판(11) 상에 배치될 수 있다. 차광층(BML)은 표시 장치(10)의 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 중첩하도록 배치된다. 차광층(BML1)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 일 예로, 차광층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 차광층(BML)은 생략될 수 있고, 다른 트랜지스터(T1, T2, T3, T4)들의 액티브층과 중첩하도록 배치될 수도 있다.
버퍼층(12)은 차광층(BML)을 포함하여 제1 기판(11) 상에 전면적으로 배치될 수 있다. 버퍼층(12)은 투습에 취약한 제1 기판(11)을 통해 침투하는 수분으로부터 각 트랜지스터(T1, T2, T3, T4)들을 보호하기 위해 제1 기판(11) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(12)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(12)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
반도체층은 버퍼층(12) 상에 배치된다. 반도체층은 각 트랜지스터(T1, T2, T3, T4)들의 액티브층(ACT1, ACT2, ACT3, ACT4)들을 포함할 수 있다. 제1 트랜지스터(T1)의 제1 액티브층(ACT1)은 각 서브 화소(PXn)의 중심과 인접하여 그 하측에 배치될 수 있다. 제3 트랜지스터(T3)의 제3 액티브층(ACT3)은 각 서브 화소(PXn)의 중심을 기준으로 상측에 배치되고, 제4 트랜지스터(T4)의 제4 액티브층(ACT4)은 제1 액티브층(ACT1)의 하측에 배치될 수 있다. 제2 트랜지스터(T2)의 제2 액티브층(ACT2)은 제4 액티브층(ACT4)의 우측에 배치될 수 있다.
한편, 예시적인 실시예에서, 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 각 액티브층(ACT1, ACT2, ACT3, ACT4)들은 복수의 도체화 영역(ACTa, ACTb) 및 이들 사이의 채널 영역(ACTc)을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
다른 예시적인 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT1, ACT2, ACT3, ACT4)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다. 다만, 이에 제한되지 않는다.
제1 게이트 절연층(13)은 반도체층 및 버퍼층(12)상에 배치된다. 제1 게이트 절연층(13)은 반도체층을 포함하여, 버퍼층(12) 상에 배치될 수 있다. 제1 게이트 절연층(13)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(13)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(13) 상에 배치된다. 제1 게이트 도전층은 각 트랜지스터(T1, T2, T3, T4)들의 게이트 전극(G1, G2, G3, G4)들, 스캔 라인(SCL), 센싱 라인(SSL), 정렬 신호 라인(ASL), 초기화 전압 분배 라인(IDL), 및 스토리지 커패시터의 제1 용량 전극(CSE1)을 포함할 수 있다. 스캔 라인(SCL), 센싱 라인(SSL), 정렬 신호 라인(ASL) 및 초기화 전압 분배 라인(IDL)에 대한 설명은 상술한 바와 동일하므로, 이하에서는 복수의 게이트 전극들과 제1 용량 전극(CSE1)에 대하여 설명하기로 한다.
제1 게이트 도전층의 게이트 전극(G1, G2, G3, G4)들은 각각 트랜지스터(T1, T2, T3, T4)들의 액티브층과 부분적으로 중첩하도록 배치될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 제1 게이트 전극(G1)은 부분적으로 제1 액티브층(ACT1)과 중첩하도록 배치될 수 있다. 제1 게이트 전극(G1)은 후술하는 스토리지 커패시터의 제1 용량 전극(CSE1)과 연결되어 일체화될 수 있다.
제2 트랜지스터(T2)의 제2 게이트 전극(G2)은 부분적으로 제2 액티브층(ACT2)과 중첩하도록 배치되고, 제3 트랜지스터(T3)의 제3 게이트 전극(G3)은 부분적으로 제3 액티브층(ACT3)과 중첩하도록 배치되며, 제4 트랜지스터(T4)의 제4 게이트 전극(G4)은 부분적으로 제4 액티브층(ACT4)과 중첩하도록 배치된다. 제2 게이트 전극(G2)은 정렬 신호 라인(ASL)과 전기적으로 연결되고, 제2 트랜지스터(T2)는 표시 장치(10)의 제조 공정 중 정렬 신호가 인가될 수 있다. 제3 게이트 전극(G3)은 스캔 라인(SCL)과 전기적으로 연결되고 제3 트랜지스터(T3)는 스캔 신호가 인가될 수 있다. 제4 게이트 전극(G4)은 센싱 라인(SSL)과 전기적으로 연결되고 제4 트랜지스터(T4)는 센싱 신호, 또는 정렬 신호가 게이트 전극에 인가될 수 있다.
스토리지 커패시터(Cst)의 제1 용량 전극(CSE1)은 스캔 라인(SCL)과 센싱 라인(SSL) 사이에 배치된다. 제1 용량 전극(CSE1)은 제1 트랜지스터(T1)의 제1 게이트 전극(G1) 및 제3 트랜지스터(T3)의 소스 전극과 전기적으로 연결될 수 있다. 일 예로, 제1 용량 전극(CSE1)은 제1 게이트 전극(G1)과 일체화되어 형성될 수 있고, 제3 트랜지스터(T3)의 소스 전극과 컨택홀(CT7)을 통해 연결될 수 있다.
일 실시예에서, 제1 게이트 도전층은 데이터 라인(DTL) 및 초기화 전압 배선(VIL)과 두께 방향으로 중첩하는 제4 도전 패턴(DP4)을 더 포함할 수 있다. 후술할 바와 같이 제2 트랜지스터(T2)는 드레인 전극이 데이터 라인(DTL)과 연결될 수 있는데, 몇몇 서브 화소(PXn)는 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 데이터 라인(DTL) 사이에 초기화 전압 배선(VIL)이 배치될 수 있다. 데이터 라인(DTL)과 초기화 전압 배선(VIL)은 동일한 층에 배치되는 제1 데이터 도전층으로 이루어질 수 있으므로, 데이터 라인(DTL)과 제2 트랜지스터(T2)의 드레인 전극을 연결하는 브릿지(Bridge) 전극이 더 필요할 수 있다. 일 실시예에 따르면, 제1 게이트 도전층에 배치된 제4 도전 패턴(DP4)은 어느 한 서브 화소, 예컨대 제1 서브 화소(PX1)에 배치된 제2 트랜지스터(T2)의 드레인 전극과 제2 서브 화소(PX2)에 접속된 데이터 라인(DTL)을 상호 연결하는 브릿지 전극을 포함할 수 있다. 제4 도전 패턴(DP4)은 초기화 전압 배선(VIL) 및 데이터 라인(DTL)과 두께 방향으로 중첩하도록 배치되며 제2 트랜지스터(T2)의 드레인 전극과 연결될 수 있다. 예를 들어, 제4 도전 패턴(DP4)은 그 상부에 배치된 절연층을 관통하는 컨택홀(CT12)을 통해 데이터 라인(DTL) 및 제2 트랜지스터(T2)의 드레인 전극(D2)과 접촉할 수 있다. 제4 도전 패턴(DP4)은 각 서브 화소(PXn)마다 배치되지 않고, 초기화 전압 배선(VIL)이 배치된 서브 화소(PXn) 마다 배치될 수 있다. 다만, 이에 제한되지 않는다.
제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 보호층(15)은 제1 게이트 도전층 상에 배치된다. 제1 보호층(15)은 제1 게이트 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제1 보호층(15)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 데이터 도전층은 제1 보호층(15) 상에 배치된다. 제1 데이터 도전층은 각 트랜지스터(T1, T2, T3, T4)들의 소스 전극과 드레인 전극들, 데이터 라인(DTL), 초기화 전압 배선(VIL), 스토리지 커패시터의 제2 용량 전극(CSE2)에 더하여 복수의 도전 패턴(DP1, DP2, DP3, DP4)들을 포함할 수 있다. 데이터 라인(DTL)과 초기화 전압 배선(VIL)에 대한 설명은 상술한 바와 동일하므로, 이하에서는 복수의 소스 전극들, 드레인 전극들, 제2 용량 전극(CSE2) 및 도전 패턴들에 대하여 설명하기로 한다.
제1 트랜지스터(T1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 제1 액티브층(ACT1)과 부분적으로 중첩하도록 배치된다. 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 제1 보호층(15) 및 제1 게이트 절연층(13)을 관통하는 컨택홀(CT1)을 통해 제1 액티브층(ACT1)에 각각 접촉할 수 있다. 또한, 제1 소스 전극(S1)은 제1 보호층(15), 제1 게이트 절연층(13) 및 버퍼층(12)을 관통하는 컨택홀(CT5)을 통해 차광층(BML)과 접촉할 수 있다. 제1 드레인 전극(D1)은 제1 전압 배선(VDL)과 전기적으로 연결될 수 있고, 제1 소스 전극(S1)은 발광 다이오드(EL)의 제1 전극(21)과 연결되는 스토리지 커패시터의 제2 용량 전극(CSE2)과 연결될 수 있다. 일 예로, 제1 드레인 전극(D1)은 제1 전압 배선(VDL)과 컨택홀을 통해 직접 접촉할 수 있고, 제1 소스 전극(S1)은 제2 용량 전극(CSE2)과 일체화되어 연결될 수 있다. 제1 트랜지스터(T1)는 제3 트랜지스터(T3)에서 전달된 데이터 신호에 턴-온되어 제1 전원 전압을 제1 전극(21)에 전달할 수 있다.
제2 트랜지스터(T2)의 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 제2 액티브층(ACT2)과 부분적으로 중첩하도록 배치된다. 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 제1 보호층(15) 및 제1 게이트 절연층(13)을 관통하는 컨택홀(CT2)을 통해 제2 액티브층(ACT2)에 각각 접촉할 수 있다. 제2 드레인 전극(D2)은 데이터 라인(DTL)과 일체화되어 연결될 수 있고, 제2 소스 전극(S2)은 후술하는 발광 다이오드(EL)의 제2 전극(22)과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않고, 상술한 바와 같이 제2 드레인 전극(D2)은 제4 도전 패턴(DP4)을 통해 데이터 라인(DTL)과 전기적으로 연결될 수도 있다. 제2 소스 전극(S2)은 그 상부에 배치된 절연층들을 관통하는 컨택홀(CTA)을 통해 제2 전극(22)과 직접 접촉할 수 있다. 제2 트랜지스터(T2)는 정렬 신호 라인(ASL)의 신호에 턴-온되어 데이터 라인(DTL)으로 인가되는 신호를 제2 전극(22)에 전달할 수 있다.
제3 트랜지스터(T3)의 제3 소스 전극(S3) 및 제3 드레인 전극(D3)은 제3 액티브층(ACT3)과 부분적으로 중첩하도록 배치된다. 제3 소스 전극(S3) 및 제3 드레인 전극(D3)은 제1 보호층(15) 및 제1 게이트 절연층(13)을 관통하는 컨택홀(CT3)을 통해 제3 액티브층(ACT3)에 각각 접촉할 수 있다. 제3 드레인 전극(D3)은 데이터 라인(DTL)과 일체화되어 연결될 수 있고, 제3 소스 전극(S3)은 제1 보호층(15)을 관통하는 컨택홀(CT7)을 통해 제1 용량 전극(CSE1)과 접촉할 수 있다. 제3 트랜지스터(T3)는 스캔 신호에 턴-온되어 데이터 라인(DTL)으로부터 인가되는 데이터 신호를 제1 트랜지스터(T1)의 제1 게이트 전극(G1)에 전달할 수 있다.
한편, 제2 트랜지스터(T2)와 제3 트랜지스터(T3)는 각각 데이터 라인(DTL)과 연결되나, 이들은 서로 다른 신호 라인에 연결되어 각 서브 화소(PXn)의 제2 트랜지스터(T2)와 제3 트랜지스터(T3)는 동시에 턴-온되지 않을 수 있다. 제2 트랜지스터(T2)는 정렬 신호 라인(ASL)의 신호에 의해 턴-온되고, 제3 트랜지스터(T3)는 스캔 라인(SCL)의 신호에 의해 턴-온될 수 있다. 또한, 제2 트랜지스터(T2)는 표시 장치(10)의 제조 공정 중에만 턴-온되므로, 표시 장치(10)의 구동 중 제1 트랜지스터(T1)에 데이터 신호를 전달하기 위해 제3 트랜지스터(T3)가 턴-온 되더라도, 제2 트랜지스터(T2)는 턴-오프 상태이므로 제2 전극(22)에는 제2 트랜지스터(T2)를 통한 신호가 전달되지 않는다. 후술할 바와 같이, 제2 전극(22)은 제2 전압 배선(VSL)과 연결되어 제2 전원 전압이 인가되고, 발광 소자(30)의 발광 중에는 제2 트랜지스터(T2)를 통한 전기 신호가 전달되지 않고, 제2 전원 전압만이 전달될 수 있다.
표시 장치(10)는 제조 공정 중 제2 트랜지스터(T2)와 제4 트랜지스터(T4)를 동시에 턴-온시켜 제1 전극(21)과 제2 전극(22)에 정렬 신호를 전달할 수 있다. 표시 장치(10)는 제조 공정 중 정렬 신호 라인(ASL)과 센싱 라인(SSL)에 각각 신호를 인가하여 제2 트랜지스터(T2)와 제4 트랜지스터(T4)를 동시에 턴-온 시킬 수 있으면서, 표시 장치(10)의 구동 중에는 정렬 신호 라인(ASL)에 신호를 인가하지 않아 제2 트랜지스터(T2)는 턴-오프 상태를 유지할 수 있다. 즉, 제2 트랜지스터(T2)는 표시 장치(10)의 제조 공정에서만 턴-온되고 구동 중에는 턴-오프 될 수 있다.
제4 트랜지스터(T4)의 제4 소스 전극(S4) 및 제4 드레인 전극(D4)은 제4 액티브층(ACT4)과 부분적으로 중첩하도록 배치된다. 제4 소스 전극(S4) 및 제4 드레인 전극(D4)은 제1 보호층(15) 및 제1 게이트 절연층(13)을 관통하는 컨택홀(CT4)을 통해 제4 액티브층(ACT4)에 각각 접촉할 수 있다. 제4 드레인 전극(D4)은 제1 보호층(15)을 관통하는 컨택홀(CT9)을 통해 초기화 전압 분배 라인(IDL)과 접촉하고, 제4 소스 전극(S4)은 스토리지 커패시터의 제2 용량 전극(CSE2)과 연결될 수 있다. 일 예로, 제4 소스 전극(S4)은 제2 용량 전극(CSE2)과 일체화되어 연결될 수 있다. 또한, 초기화 전압 분배 라인(IDL)은 제1 보호층(15)을 관통하는 컨택홀(CT11)을 통해 초기화 전압 배선(VIL)과 연결되어 초기화 전압이 인가될 수 있고, 제4 드레인 전극(D4)은 초기화 전압이 전달될 수 있다. 제4 트랜지스터(T4)는 센싱 신호에 턴-온되어 제2 용량 전극(CSE2)을 통해 발광 다이오드(EL)의 제1 전극(21)에 초기화 전압을 전달할 수 있다.
스토리지 커패시터(Cst)의 제2 용량 전극(CSE2)은 제1 용량 전극(CSE1)과 중첩하도록 배치된다. 제2 용량 전극(CSE2)은 제1 트랜지스터(T1)의 제1 소스 전극(S1) 및 제4 트랜지스터(T4)의 제4 트랜지스터(T4)의 제4 소스 전극(S4)과 일체화되어 연결될 수 있다. 또한, 후술할 바와 같이 제2 용량 전극(CSE2)은 그 상부에 배치된 절연층들을 관통하는 전극 컨택홀(CTD)을 통해 발광 다이오드(EL)의 제1 전극(21)과 전기적으로 연결될 수 있다. 도면에서는 제2 용량 전극(CSE2)이 제1 전극(21)과 직접 접촉하는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 제2 용량 전극(CSE2)은 그 상부에 배치된 도전층으로 이루어진 전극을 통해 제1 전극(21)과 전기적으로 연결될 수 있다.
제1 도전 패턴(DP1)은 스캔 라인(SCL) 및 제3 게이트 전극(G3)과 중첩하도록 배치된다. 제1 도전 패턴(DP1)은 제1 보호층(15)을 관통하는 컨택홀(CT6)을 통해 스캔 라인(SCL) 및 제3 게이트 전극(G3)과 접촉할 수 있다. 제3 게이트 전극(G3)은 제1 도전 패턴(DP1)을 통해 스캔 라인(SCL)과 전기적으로 연결될 수 있다. 제2 도전 패턴(DP2)은 센싱 라인(SSL) 및 제4 게이트 전극(G4)과 중첩하도록 배치된다. 제2 도전 패턴(DP2)은 제1 보호층(15)을 관통하는 컨택홀(CT8)을 통해 센싱 라인(SSL) 및 제4 게이트 전극(G4)과 접촉할 수 있다. 제4 게이트 전극(G4)은 제2 도전 패턴(DP2)을 통해 센싱 라인(SSL)과 전기적으로 연결될 수 있다. 제3 도전 패턴(DP3)은 정렬 신호 라인(ASL) 및 제2 게이트 전극(G2)과 중첩하도록 배치된다. 제3 도전 패턴(DP3)은 제1 보호층(15)을 관통하는 컨택홀(CT10)을 통해 정렬 신호 라인(ASL) 및 제2 게이트 전극(G2)과 접촉할 수 있다. 제2 게이트 전극(G2)은 제3 도전 패턴(DP3)을 통해 정렬 신호 라인(ASL)과 전기적으로 연결될 수 있다.
제1 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(17)은 제1 데이터 도전층 상에 배치된다. 제1 층간 절연층(17)은 제1 데이터 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제1 층간 절연층(17)은 제1 데이터 도전층을 덮으며 제1 데이터 도전층을 보호하는 기능을 수행할 수 있다. 제1 층간 절연층(17)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제2 데이터 도전층은 제1 층간 절연층(17) 상에 배치된다. 제2 데이터 도전층은 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)을 포함한다. 다만, 이에 제한되는 것은 아니고, 제2 데이터 도전층은 복수의 도전 패턴들을 더 포함할 수도 있다. 제1 전압 배선(VDL)은 제1 층간 절연층(17)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 드레인 전극(D1)과 전기적으로 연결될 수 있다. 제1 전압 배선(VDL)으로 인가되는 제1 전원 전압은 제1 트랜지스터(T1)를 통해 발광 다이오드(EL)의 제1 전극(21)으로 전달될 수 있다. 제2 전압 배선(VSL)은 발광 다이오드(EL)의 제2 전극(22)과 전기적으로 연결될 수 있고, 제2 전원 전압을 제2 전극(22)에 전달할 수 있다. 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)에 대한 설명은 상술한 바와 동일하므로, 자세한 설명은 생략하기로 한다.
제2 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 평탄화층(19)은 제2 데이터 도전층 상에 배치된다. 제1 평탄화층(19)은 유기 절연 물질, 예를 들어 폴리 이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제1 평탄화층(19) 상에는 복수의 제1 뱅크(40)들, 복수의 전극(21, 22)들, 발광 소자(30), 제2 뱅크(45) 및 복수의 접촉 전극(26, 27)들이 배치된다. 또한, 제1 평탄화층(19) 상에는 복수의 절연층(51, 52, 53, 54)들이 더 배치될 수 있다.
복수의 제1 뱅크(40)들은 제1 평탄화층(19) 상에 직접 배치될 수 있다. 복수의 제1 뱅크(40)들은 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되지 않도록 발광 영역(EMA) 내에 배치될 수 있다. 또한, 복수의 제1 뱅크(40)들은 제1 방향(DR1)으로 서로 이격되어 배치되고, 이들 사이에 발광 소자(30)가 배치되는 영역을 형성할 수 있다. 복수의 제1 뱅크(40)들은 각 서브 화소(PXn)마다 배치되어 표시 장치(10)의 표시 영역(DPA)에서 선형의 패턴을 형성할 수 있다. 도면에서는 2개의 제1 뱅크(40)들이 도시되어 있으나, 이에 제한되지 않는다. 후술하는 전극(21, 22)의 수에 따라 더 많은 수의 제1 뱅크(40)들이 더 배치될 수도 있다.
제1 뱅크(40)는 제1 평탄화층(19)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(40)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(30)에서 방출된 광은 제1 뱅크(40)의 경사진 측면을 향해 진행될 수 있다. 제1 뱅크(40) 상에 배치되는 전극(21, 22)들은 반사율이 높은 재료를 포함할 수 있고, 발광 소자(30)에서 방출된 광은 제1 뱅크(40)의 측면에 배치된 전극(21, 22)에서 반사되어 제1 평탄화층(19)의 상부 방향으로 출사될 수 있다. 즉, 제1 뱅크(40)는 발광 소자(30)가 배치되는 영역을 제공함과 동시에 발광 소자(30)에서 방출된 광을 상부 방향으로 반사시키는 반사격벽의 기능을 수행할 수도 있다. 제1 뱅크(40)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제1 뱅크(40)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 예시적인 실시예에서 제1 뱅크(40)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(21, 22)은 제1 뱅크(40)와 제1 평탄화층(19) 상에 배치된다. 복수의 전극(21, 22)은 제1 전극(21) 및 제2 전극(22)을 포함할 수 있다. 제1 전극(21) 및 제2 전극(22)은 제2 방향(DR2)으로 연장되고, 이들은 서로 제1 방향(DR1)으로 이격되도록 배치될 수 있다.
제1 전극(21)과 제2 전극(22)은 각각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 절단부 영역(CBA)에서 다른 전극(21, 22)들과 분리될 수 있다. 몇몇 실시예에서, 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 발광 영역(EMA)들 사이에는 절단부 영역(CBA)이 배치되고, 제1 전극(21) 및 제2 전극(22)은 절단부 영역(CBA)에서 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)에 배치된 다른 제1 전극(21) 및 제2 전극(22)과 분리될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 전극(21, 22)들은 각 서브 화소(PXn) 마다 분리되지 않고 제2 방향(DR2)으로 이웃하는 서브 화소(PXn) 넘어 연장되어 배치되거나, 제1 전극(21) 또는 제2 전극(22) 중 어느 한 전극만 분리될 수도 있다.
제1 전극(21)은 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)와 전기적으로 연결되고, 제2 전극(22)은 제2 전압 배선(VSL) 및 제2 트랜지스터(T2)와 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(21)은 제1 평탄화층(19) 및 제1 층간 절연층(17)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 소스 전극(S1) 또는 제2 용량 전극(CSE2)과 접촉할 수 있다. 제2 전극(22)은 제1 평탄화층(19) 및 제1 층간 절연층(17)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VSL)과 연결되고, 제3 전극 컨택홀(CTA)을 통해 제2 소스 전극(S2)과 접촉할 수 있다. 일 예로, 제1 전극(21)과 제2 전극(22)은 제2 뱅크(45)의 제1 방향(DR1)으로 연장된 부분과 중첩하고, 각 전극(21, 22)과 제2 뱅크(45)가 중첩된 영역에서 제1 전극 컨택홀(CTD)과 제2 전극 컨택홀(CTS)이 형성될 수 있다. 제3 전극 컨택홀(CTA)은 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 제2 전극(22)이 제1 평탄화층(19) 상에 배치된 부분에 형성될 수 있다. 다만, 이에 제한되지 않는다. 제3 전극 컨택홀(CTA)은 제2 트랜지스터(T2)와 제2 전극(22)이 전기적으로 연결될 수 있다면 그 위치는 다양하게 변형될 수 있다. 또한, 제1 전극(21)과 제2 전극(22)은 각각 제2 데이터 도전층에 배치된 전극 도전 패턴과 접촉할 수 있고, 상기 전극 도전 패턴의 배치에 따라 전극 컨택홀(CTD, CTS, CTA)의 위치는 달라질 수 있다. 예를 들어, 각 전극 컨택홀(CTD, CTS, CTA)들 모두 발광 영역(EMA) 내에 형성될 수도 있다.
도면에서는 각 서브 화소(PXn)마다 하나의 제1 전극(21)과 제2 전극(22)이 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 각 서브 화소(PXn)마다 배치되는 제1 전극(21)과 제2 전극(22)의 수는 더 많을 수 있다. 또한, 각 서브 화소(PXn)에 배치된 제1 전극(21)과 제2 전극(22)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있으며, 제1 전극(21)과 제2 전극(22)은 다양한 구조로 배치될 수 있다. 예를 들어, 제1 전극(21)과 제2 전극(22)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다.
제1 전극(21) 및 제2 전극(22)은 각각 제1 뱅크(40)들 상에 배치될 수 있다. 몇몇 실시예에서, 제1 전극(21)과 제2 전극(22)은 각각 제1 뱅크(40)보다 큰 폭을 갖도록 형성될 수 있다. 예를 들어, 제1 전극(21)과 제2 전극(22)은 각각 제1 뱅크(40)의 외면을 덮도록 배치될 수 있다. 제1 뱅크(40)의 측면 상에는 제1 전극(21)과 제2 전극(22)이 각각 배치되고, 제1 전극(21)과 제2 전극(22) 사이의 간격은 제1 뱅크(40) 사이의 간격보다 좁을 수 있다. 또한, 제1 전극(21)과 제2 전극(22)은 적어도 일부 영역이 제1 평탄화층(19) 상에 직접 배치될 수 있다.
각 전극(21, 22)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 각 전극(21, 22)은 발광 소자(30)에서 방출되어 제1 뱅크(BNL1)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(21, 22)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(21, 22)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(21, 22)은 ITO/은(Ag)/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
복수의 전극(21, 22)들은 발광 소자(30)들과 전기적으로 연결되고, 발광 소자(30)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 예를 들어, 복수의 전극(21, 22)들은 후술하는 접촉 전극(26, 27)을 통해 발광 소자(30)와 전기적으로 연결되고, 전극(21, 22)들로 인가된 전기 신호를 접촉 전극(26, 27)을 통해 발광 소자(30)에 전달할 수 있다.
예시적인 실시예에서, 제1 전극(21)과 제2 전극(22) 중 어느 하나는 발광 소자(30)의 애노드(Anode) 전극과 전기적으로 연결되고, 다른 하나는 발광 소자(30)의 캐소드(Cathode) 전극과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
또한, 각 전극(21, 22)은 발광 소자(30)를 정렬하기 위해 서브 화소(PXn) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(30)는 제1 전극(21)과 제2 전극(22) 상에 형성된 전계에 의해 제1 전극(21)과 제2 전극(22) 사이에 배치될 수 있다. 예시적인 실시예에서, 표시 장치(10)의 발광 소자(30)는 잉크젯 프린팅 공정을 통해 전극(21, 22)들 상에 분사될 수 있다. 전극(21, 22) 상에 발광 소자(30)를 포함하는 잉크가 분사되면, 전극(21, 22)에 정렬 신호를 인가하여 전계를 생성한다. 잉크 내에 분산된 발광 소자(30)는 전극(21, 22) 상에 생성된 전계에 의해 유전영동힘을 받아 전극(21, 22) 상에 정렬될 수 있다.
제1 절연층(51)은 제1 평탄화층(19), 제1 전극(21) 및 제2 전극(22) 상에 배치된다. 제1 절연층(51)은 제1 전극(21) 및 제2 전극(22) 사이 영역을 포함하여 이들을 부분적으로 덮도록 배치된다. 예를 들어, 제1 절연층(51)은 제1 전극(21)과 제2 전극(22)의 상면을 대부분 덮되, 제1 전극(21)과 제2 전극(22)의 일부가 노출되도록 배치될 수 있다. 다시 말해, 제1 절연층(51)은 실질적으로 제1 평탄화층(19) 상에 전면적으로 형성되되, 제1 전극(21)과 제2 전극(22)을 부분적으로 노출하는 개구부(미도시)를 포함할 수 있다.
예시적인 실시예에서, 제1 절연층(51)은 제1 전극(21)과 제2 전극(22) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 다만, 이에 제한되지 않는다. 제1 절연층(51)은 발광 소자(30)가 배치되도록 평탄한 상면을 형성할 수 있다.
제1 절연층(51)은 제1 전극(21)과 제2 전극(22)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(51) 상에 배치되는 발광 소자(30)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다. 다만, 제1 절연층(51)의 형상 및 구조는 이에 제한되지 않는다.
제2 뱅크(45)는 제1 절연층(51) 상에 배치될 수 있다. 제2 뱅크(45)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제2 뱅크(45)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 일 실시예에 따르면 제2 뱅크(45)는 제1 뱅크(40)보다 더 큰 높이를 갖도록 형성될 수 있다. 제2 뱅크(45)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하는 기능을 수행할 수 있다. 제2 뱅크(45)는 서로 다른 서브 화소(PXn)마다 다른 발광 소자(30)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다.
또한, 제2 뱅크(45)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 절단부 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제1 전극(21)과 제2 전극(22)은 제2 방향(DR2)으로 연장되어 제2 뱅크(45)의 제1 방향(DR1)으로 연장된 부분을 가로질러 배치될 수 있다. 제2 뱅크(45)의 제2 방향(DR2)으로 연장된 부분은 발광 영역(EMA) 사이에 배치된 부분은 절단부 영역(CBA) 사이에 배치된 부분보다 큰 폭을 가질 수 있다. 이에 따라, 절단부 영역(CBA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다. 제2 뱅크(45)는 제1 뱅크(40)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 다만, 이에 제한되는 것은 아니다.
발광 소자(30)는 제1 절연층(51) 상에 배치될 수 있다. 복수의 발광 소자(30)들은 각 전극(21, 22)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(30)들이 이격된 간격은 특별히 제한되지 않는다. 또한, 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(21, 22)들이 연장된 방향과 발광 소자(30)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)는 각 전극(21, 22)들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
발광 소자(30)는 서로 다른 물질을 포함하는 발광층(36)을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 표시 장치(10)는 서로 다른 파장대의 광을 방출하는 발광 소자(30)들을 포함할 수 있다. 이에 따라 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에서는 각각 제1 색, 제2 색 및 제3 색의 광이 출사될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 각 서브 화소(PXn)들은 동일한 종류의 발광 소자(30)를 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
또한, 발광 소자(30)는 제1 뱅크(40)들 사이에서 양 단부가 각 전극(21, 22) 상에 배치될 수 있다. 예를 들어, 발광 소자(30)는 일 단부가 제1 전극(21) 상에 놓이고, 타 단부가 제2 전극(22) 상에 놓이도록 배치될 수 있다. 발광 소자(30)의 연장된 길이는 제1 전극(21)과 제2 전극(22) 사이의 간격보다 길고, 발광 소자(30)의 양 단부가 각각 제1 전극(21)과 제2 전극(22) 상에 배치될 수 있다.
발광 소자(30)는 제1 기판(11) 또는 제1 평탄화층(19)의 상면에 수직한 방향으로 복수의 층들이 배치될 수 있다. 표시 장치(10)의 발광 소자(30)는 연장된 일 방향이 제1 평탄화층(19)과 평행하도록 배치되고, 발광 소자(30)에 포함된 복수의 반도체층들은 제1 평탄화층(19)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(30)가 다른 구조를 갖는 경우, 복수의 층들은 제1 평탄화층(19)에 수직한 방향으로 배치될 수도 있다.
또한, 발광 소자(30)의 양 단부는 각각 접촉 전극(26, 27)들과 접촉할 수 있다. 일 실시예에 따르면, 발광 소자(30)는 연장된 일 방향측 단부면에는 절연막(38)이 형성되지 않고 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 접촉 전극(26, 27)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 절연막(38) 중 적어도 일부 영역이 제거되고, 절연막(38)이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(26, 27)과 직접 접촉할 수도 있다.
제2 절연층(52)은 발광 소자(30) 상에 부분적으로 배치될 수 있다. 일 예로, 제2 절연층(52)은 발광 소자(30)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(30)의 일 단부 및 타 단부는 덮지 않도록 배치된다. 후술하는 접촉 전극(26, 27)들은 제2 절연층(52)이 덮지 않는 발광 소자(30)의 양 단부와 접촉할 수 있다. 제2 절연층(52) 중 발광 소자(30) 상에 배치된 부분은 평면상 제1 절연층(51) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(52)은 발광 소자(30)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(30)를 고정시킬 수 있다.
제2 절연층(52) 상에는 복수의 접촉 전극(26, 27)들과 제3 절연층(53)이 배치될 수 있다.
복수의 접촉 전극(26, 27)들은 일 방향으로 연장된 형상을 가질 수 있다. 접촉 전극(26, 27)의 제1 접촉 전극(26)과 제2 접촉 전극(27)은 각각 제1 전극(21)과 제2 전극(22) 중 일부 상에 배치될 수 있다. 제1 접촉 전극(26)은 제1 전극(21) 상에 배치되고, 제2 접촉 전극(27)은 제2 전극(22) 상에 배치되며, 제1 접촉 전극(26)과 제2 접촉 전극(27)은 각각 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(26)과 제2 접촉 전극(27)은 서로 제1 방향(DR1)으로 이격될 수 있으며, 이들은 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 스트라이프형 패턴을 형성할 수 있다.
몇몇 실시예에서, 제1 접촉 전극(26)과 제2 접촉 전극(27)은 일 방향으로 측정된 폭이 각각 제1 전극(21)과 제2 전극(22)의 상기 일 방향으로 측정된 폭과 같거나 더 작을 수 있다. 제1 접촉 전극(26)과 제2 접촉 전극(27)은 각각 발광 소자(30)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 전극(21)과 제2 전극(22)의 상면 일부를 덮도록 배치될 수 있다.
복수의 접촉 전극(26, 27)들은 각각 발광 소자(30) 및 전극(21, 22)들과 접촉할 수 있다. 발광 소자(30)는 연장된 방향의 양 단부면에는 반도체층이 노출되고, 제1 접촉 전극(26)과 제2 접촉 전극(27)은 상기 반도체층이 노출된 단부면에서 발광 소자(30)와 접촉할 수 있다. 발광 소자(30)의 일 단부는 제1 접촉 전극(26)을 통해 제1 전극(21)과 전기적으로 연결되고, 타 단부는 제2 접촉 전극(27)을 통해 제2 전극(22)과 전기적으로 연결될 수 있다.
도면에서는 하나의 서브 화소(PXn)에 하나의 제1 접촉 전극(26)과 제2 접촉 전극(27)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(26)과 제2 접촉 전극(27)의 개수는 각 서브 화소(PXn)에 배치된 제1 전극(21)과 제2 전극(22)의 수에 따라 달라질 수 있다.
제3 절연층(53)은 제1 접촉 전극(26) 상에 배치된다. 제3 절연층(53)은 제1 접촉 전극(26)과 제2 접촉 전극(27)을 전기적으로 상호 절연시킬 수 있다. 제3 절연층(53)은 제1 접촉 전극(26)을 덮도록 배치되되, 발광 소자(30)가 제2 접촉 전극(27)과 접촉할 수 있도록 발광 소자(30)의 타 단부 상에는 배치되지 않을 수 있다. 제3 절연층(53)은 제2 절연층(52)의 상면에서 제1 접촉 전극(26) 및 제2 절연층(52)과 부분적으로 접촉할 수 있다. 제3 절연층(53)의 제2 전극(22)이 배치된 방향의 측면은 제2 절연층(52)의 일 측면과 정렬될 수 있다. 또한, 제3 절연층(53)은 비발광 영역, 예컨대 제1 평탄화층(19) 상에 배치된 제1 절연층(51) 상에도 배치될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 접촉 전극(27)은 제2 전극(22), 제2 절연층(52) 및 제3 절연층(53) 상에 배치된다. 제2 접촉 전극(27)은 발광 소자(30)의 타 단부 및 제2 전극(22)의 노출된 상면과 접촉할 수 있다. 발광 소자(30)의 타 단부는 제2 접촉 전극(27)을 통해 제2 전극(22)과 전기적으로 연결될 수 있다.
제2 접촉 전극(27)은 부분적으로 제2 절연층(52), 제3 절연층(53), 제2 전극(22) 및 발광 소자(30)와 접촉할 수 있다. 제1 접촉 전극(26)과 제2 접촉 전극(27)은 제2 절연층(52)과 제3 절연층(53)에 의해 상호 비접촉될 수 있다. 다만, 이에 제한되지 않으며, 경우에 따라 제3 절연층(53)은 생략될 수 있다.
접촉 전극(26, 27)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(26, 27)은 투명성 전도성 물질을 포함하고, 발광 소자(30)에서 방출된 광은 접촉 전극(26, 27)을 투과하여 전극(21, 22)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
제4 절연층(54)은 제1 기판(11) 상에 전면적으로 배치될 수 있다. 제4 절연층(54)은 제1 기판(11) 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
제1 절연층(51), 제2 절연층(52), 제3 절연층(53) 및 제4 절연층(54) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(51), 제2 절연층(52), 제3 절연층(53) 및 제4 절연층(54)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
한편, 제1 전극(21) 및 제2 전극(22)은 표시 장치(10)의 구동 중에는 발광 소자(30)에 구동 신호를 전달하여 발광 소자(30)가 광을 방출할 수 있다. 표시 장치(10)의 구동 중 또는 구동 모드에서, 제1 전극(21)은 제1 트랜지스터(T1)를 통해 제1 전원 전압이 전달되고, 제2 전극(22)은 제2 전압 배선(VSL)을 통해 제2 전원 전압이 전달된다. 또한, 제1 트랜지스터(T1)의 제1 게이트 전극(G1)에는 제3 트랜지스터(T3)를 통해 데이터 신호가 인가되고, 제1 소스 전극(S1) 또는 제1 전극(21)에는 제4 트랜지스터(T4)를 통해 초기화 전압이 전달될 수 있다.
표시 장치(10)의 제조 공정 중에는 제1 전극(21)과 제2 전극(22)에 정렬 신호가 인가된다. 제1 전극(21)과 제2 전극(22)에 정렬 신호가 인가되면 전극(21, 22)들 사이의 전압 차이에 의해 전극(21, 22) 상부에 전계가 생성될 수 있다. 표시 장치(10)의 제조 공정 중 또는 제조 모드에서, 발광 소자(30)는 잉크 내에 분산된 상태로 전극(21, 22) 상에 분사될 수 있고, 상기 전계에 의해 유전영동힘을 받은 발광 소자(30)는 배향 방향 및 위치가 변하면서 양 단부가 전극(21, 22) 상에 놓이도록 배치될 수 있다. 즉, 제1 전극(21)과 제2 전극(22)은 표시 장치(10)의 구동 시 또는 제조 공정에 따라 서로 다른 전기 신호가 전달될 수 있다.
표시 장치(10)의 제조 공정에서 각 전극(21, 22)들이 분리된 상태로 형성되고 이들에 연결된 제1 트랜지스터(T1)와 제2 전압 배선(VSL)을 통해 정렬 신호를 인가할 경우, 정렬 전압에 따른 제1 트랜지스터(T1)의 손상이나 제2 전압 배선(VSL)을 통해 인가된 신호의 전압 강하가 발생할 수 있다. 이를 방지하기 위해, 복수의 화소(PX) 또는 서브 화소(PXn)에 배치된 각 전극(21, 22)들을 연결된 상태로 형성한 뒤 별도의 패드를 통해 각 전극(21, 22)에 정렬 신호를 인가할 수 있다. 다만, 각 서브 화소(PXn)마다 발광 소자(30)들을 개별적으로 발광하기 위해, 각 전극(21, 22)들을 서브 화소(PXn)마다 분리하는 공정이 필요할 수 있다.
일 실시예에 따른 표시 장치(10)는 발광 소자(30)의 구동을 위한 구동 신호가 인가되는 트랜지스터와 달리, 발광 소자(30)의 정렬을 위한 정렬 신호가 인가되는 트랜지스터를 더 포함할 수 있다. 표시 장치(10)의 제2 트랜지스터(T2)와 제4 트랜지스터(T4)는 각각 제2 전극(22) 및 제1 전극(21)에 전기적으로 연결되고, 표시 장치(10)의 제조 공정 중, 발광 소자(30)의 정렬을 위한 정렬 신호는 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)를 통해 인가될 수 있다. 제2 트랜지스터(T2)와 제4 트랜지스터(T4)는 각각 게이트 전극이 정렬 신호 라인(ASL) 또는 센싱 라인(SSL)에 연결되고, 이들은 동일한 타이밍에 턴-온될 수 있다. 표시 장치(10)는 제조 공정 중 제2 트랜지스터(T2)와 제4 트랜지스터(T4)를 턴-온 시켜 데이터 라인(DTL)과 초기화 전압 배선(VIL)을 통해 제1 전극(21)과 제2 전극(22)에 정렬 신호를 인가할 수 있다.
특히, 제2 트랜지스터(T2)는 표시 장치(10)의 구동 시에는 실질적으로 제2 전극(22)에 신호를 전달하지 않는 트랜지스터일 수 있다. 제4 트랜지스터(T4)는 해당 서브 화소(PXn)의 구동 시 턴-온되어 초기화 전압을 전달하지만, 제2 트랜지스터(T2)는 해당 서브 화소(PXn)의 구동 시 턴-오프상태를 유지하거나, 턴-온 되더라도 전기 신호를 전달하지 않을 수 있다. 정렬 신호 라인(ASL)으로 인가되는 신호는 패드 영역(PDA)에 배치된 패드(WPD_AS)를 통해 인가될 수 있고, 표시 장치(10)의 구동 중에는 상기 신호가 인가되지 않을 수 있다. 정렬 신호 라인(ASL)은 제조 공정 중 사용된 이후, 구동 중에는 플로팅(Floating) 배선으로 남을 수 있다. 제2 트랜지스터(T2)의 제2 드레인 전극(D2)이 데이터 라인(DTL)에 연결되더라도, 정렬 신호 라인(ASL)의 신호에 의해 턴-온되지 않으므로, 발광 소자(30)의 구동 시에는 제2 트랜지스터(T2)에 의한 신호가 전달되지 않을 수 있다.
또한, 제2 전극(22)에 연결된 제2 트랜지스터(T2)는 해당 서브 화소(PXn)를 발광시키는 데이터 신호가 인가되는 데이터 라인(DTL)과 다른 타이밍에 데이터 신호가 인가되는 데이터 라인(DTL)과 연결된다. 제2 트랜지스터(T2)가 표시 장치(10)의 구동 중 턴-온 되더라도 해당 서브 화소(PXn)를 발광시키기 위한 신호가 인가되지 않을 수 있다. 이에 따라, 제2 트랜지스터(T2)는 표시 장치(10)의 제조 공정 중에는 제2 전극(22)에 정렬 신호를 인가할 수 있으나, 표시 장치(10)의 구동 중에는 제2 전극(22)에 전기 신호를 전달하지 않을 수 있다.
다만, 이에 제한되지 않으며, 표시 장치(10)는 정렬 신호 라인(ASL)이 생략되고, 제2 트랜지스터(T2)는 센싱 라인(SSL)에 연결될 수 있다. 제2 트랜지스터(T2)와 제4 트랜지스터(T4)가 센싱 라인(SSL)에 의해 동시에 턴-온될 수 있으나, 표시 장치(10)의 구동 중 제2 트랜지스터(T2)가 턴-온되더라도 각 서브 화소(PXn)의 발광 시 주는 영향은 적을 수 있다.
표시 장치(10)는 제2 트랜지스터(T2)를 포함하여 각 전극(21, 22)들을 분리된 상태로 형성할 수 있어 발광 소자(30)의 정렬 후 전극(21, 22)의 추가적인 분리 공정이 생략될 수 있다. 또한, 표시 장치(10)의 구동 모드에는 실질적으로 전기 신호를 전달하지 않는 제2 트랜지스터(T2)를 포함하여 이를 통한 정렬 신호 인가가 가능하므로, 표시 장치(10)의 제조 모드에서 구동 트랜지스터인 제1 트랜지스터(T1)가 정렬 신호에 의해 손상되는 것을 방지할 수 있다.
도 10은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 개략적인 단면도이다.
도 10을 참조하면, 표시 장치(10)는 제3 절연층(53)이 생략될 수 있다. 제2 접촉 전극(27)은 일부분이 제2 절연층(52) 상에 직접 배치될 수 있고, 제1 접촉 전극(26)과 제2 접촉 전극(27)은 제2 절연층(52) 상에서 서로 이격될 수 있다. 일 실시예에 따르면, 표시 장치(10)는 제3 절연층(53)이 생략되더라도 제2 절연층(52)이 유기 절연 물질을 포함하여 발광 소자(30)를 고정시키는 기능을 수행할 수 있다. 또한, 제1 접촉 전극(26)과 제2 접촉 전극(27)은 패터닝 공정을 통해 동시에 형성될 수 있다. 도 10의 실시예는 제3 절연층(53)이 더 생략된 점을 제외하고는 도 8의 실시예와 동일하다. 이하, 중복되는 설명은 생략하기로 한다.
도 11은 일 실시예에 따른 발광 소자의 개략도이다.
발광 소자(30)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(30)는 마이크로 미터(Micro-meter) 또는 나노 미터(Nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(30)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(30)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(30)는 원통형 또는 로드형(Rod)일 수 있다. 다만, 발광 소자(30)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(30)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(30)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(30)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 11을 참조하면, 발광 소자(30)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 일 예로, 발광 소자(30)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 일 예로, 발광 소자(30)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(30)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(30)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 11에서는 발광 소자(30)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(30)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(30)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(30)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(37)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(38)은 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(30)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(30)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(30)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(30)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 발광층(36)이 발광 소자(30)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광층(36)을 포함하여 발광 소자(30)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 몇몇 실시예에서, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(30)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(30)가 잉크 내에서 인접한 다른 발광 소자(30)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(30)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(30)의 직경은 30nm 내지 700nm의 범위를 갖고, 발광 소자(30)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(30)들은 발광층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(30)의 직경은 500nm 내외의 범위를 가질 수 있다.
이하, 다른 도면들을 더 참조하여 일 실시예에 따른 표시 장치(10)의 제 조 공정에 대하여 설명하기로 한다.
일 실시예에 따른 표시 장치(10)의 제조 방법은 전극(21, 22) 상에 발광 소자(30)를 포함하는 잉크를 분사하고, 전극(21, 22)에 정렬 신호를 인가하여 발광 소자(30)를 전극(21, 22) 상에 안착시키는 단계를 포함할 수 있다. 표시 장치(10)의 구동 시와 달리, 제1 전극(21)과 제2 전극(22)에 인가되는 정렬 신호는 제2 트랜지스터(T2)와 제4 트랜지스터(T4)를 통해 전달될 수 있다. 이들은 각각 게이트 전극이 정렬 신호 라인(ASL) 또는 센싱 라인(SSL)과 연결되고, 이들은 동시에 턴-온될 수 있다. 데이터 라인(DTL)과 초기화 전압 배선(VIL)으로 인가되는 정렬 신호는 턴-온된 제2 트랜지스터(T2)와 제4 트랜지스터(T4)를 통해 각각 제2 전극(22)과 제1 전극(21)으로 전달될 수 있다. 이하, 다른 도면들을 더 참조하여 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 12 및 도 13은 일 실시예에 따른 표시 장치의 제조 공정 중 일부 단계를 나타내는 단면도들이다.
먼저, 도 12를 참조하면, 복수의 전극(21, 22)들, 그 상에 배치되는 제1 절연층(51) 및 제2 뱅크(45)를 형성한다. 제1 전극(21)과 제2 전극(22)은 각각 제2 방향(DR2)으로 연장되어 배치된다. 각 전극(21, 22)들은 각 서브 화소(PXn)의 발광 영역(EMA)에서 제2 방향(DR2)으로 연장되되, 다른 전극(21, 22)들과 절단부 영역(CBA)에서 분리될 수 있다. 제1 절연층(51), 제1 뱅크(40)와 제2 뱅크(45)의 배치 및 형상에 대한 설명은 상술한 바와 동일하다.
이어, 도 13을 참조하면, 제2 뱅크(45)가 둘러싸는 발광 영역(EMA) 내에 배치된 전극(21, 22)들 상에 발광 소자(30)가 분산된 잉크(미도시)를 분사한다. 예시적인 실시예에서, 발광 소자(30)는 잉크 내에 분산된 상태로 준비되고 잉크젯 프린팅 장치를 이용한 프린팅 공정으로 전극(21, 22)들 상에 분사될 수 있다. 잉크젯 프린팅 장치를 통해 분사된 잉크는 제2 뱅크(45)가 둘러싸는 영역 내에 안착될 수 있다. 발광 소자(30)는 일 방향으로 연장된 형상을 갖고, 일 단부가 향하는 배향 방향을 가질 수 있다. 도면에 도시된 바와 같이, 잉크에 분산된 복수의 발광 소자(30)들은 배향 방향이 일정하지 않고 무작위의 방향을 가질 수 있다. 몇몇 발광 소자(30)들은 전극(21, 22)들 사이 영역 이외의 영역으로 전극(21, 22)과 제2 뱅크(45) 사이, 또는 전극(21, 22) 상부에 놓일 수도 있다.
이러한 발광 소자(30)들을 전극(21, 22) 상에 정렬하기 위해 각 전극(21, 22)에 정렬 신호를 인가하여 전극(21, 22) 상에 전계를 생성한다. 잉크에 분산된 발광 소자(30)들은 상기 전계에 의해 위치 및 배향 방향이 변하면서 양 단부가 전극(21, 22) 상에 놓이도록 배치될 수 있다.
도 14는 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계를 나타내는 개략적인 회로도이다. 도 15는 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계를 나타내는 단면도이다.
도 14 및 도 15를 참조하면, 각 서브 화소(PXn)의 제2 트랜지스터(T2)와 제4 트랜지스터(T4)를 통해 제1 전극(21)과 제2 전극(22)에 정렬 전압(ASN1, ASN2)을 인가하여 전극(21, 22) 상에 전계(E)를 생성한다. 일 실시예에 따르면, 표시 장치(10)의 제조 공정 중 정렬 신호 라인(ASL)과 센싱 라인(SSL)을 통해 신호를 인가하여 제2 트랜지스터(T2)와 제4 트랜지스터(T4)를 동일한 타이밍에 턴-온시키고, 데이터 라인(DTL)과 초기화 전압 배선(VIL)을 통해 정렬 전압(ASN1, ASN2)을 인가한다. 제4 트랜지스터(T4)는 초기화 전압 배선(VIL) 또는 초기화 전압 분배 라인(IDL)을 통해 인가된 제1 정렬 전압(ASN1)을 제1 전극(21)에 전달하고, 제2 트랜지스터(T2)는 데이터 라인(DTL)을 통해 인가된 제2 정렬 전압(ASN2)을 제2 전극(22)에 전달할 수 있다. 제1 전극(21)과 제2 전극(22) 상에는 인가된 정렬 전압(ASN1, ASN2)들 간 전압 차이에 의해 전계(E)가 생성될 수 있고, 발광 소자(30)들은 전계(E)에 의해 위치 및 배향 방향이 변하면서 전극(21, 22)들 상에 배치될 수 있다.
잉크에 분산된 발광 소자(30)는 복수의 반도체층들이 극성을 가짐에 따라 소자 내 쌍극자 모멘트(Dipole moment)를 가질 수 있다. 쌍극자 모멘트를 갖는 발광 소자(30)는 전계(E)의 세기 또는 방향 등에 따라 유전영동힘(Dielectrophoretic force)을 받을 수 있고, 양 단부가 각각 전극(21, 22) 상에 놓이도록 이동할 수 있다.
표시 장치(10)는 구동 트랜지스터인 제1 트랜지스터(T1)가 아닌 다른 트랜지스터를 이용하여 각 전극(21, 22)들에 정렬 신호를 인가할 수 있다. 표시 장치(10)는 구동 중 실질적으로 신호를 전달하지 않는 제2 트랜지스터(T2)가 제4 트랜지스터(T4)와 동일한 타이밍에 동시에 턴-온될 수 있다. 제4 트랜지스터(T4)는 제1 전극(21)과 전기적으로 연결되고 제2 트랜지스터(T2)는 제2 전극(22)과 전기적으로 연결되므로, 표시 장치(10)의 제조 공정 중 제2 트랜지스터(T2)와 제4 트랜지스터(T4)를 통해 제1 전극(21)과 제2 전극(22)에 정렬 전압(ASN1, ASN2)을 전달할 수 있다. 정렬 신호 라인(ASL)과 센싱 라인(SSL)을 통해 제2 트랜지스터(T2)와 제4 트랜지스터(T4)를 동시에 턴-온시키고, 초기화 전압 배선(VIL)과 데이터 라인(DTL)을 통해 정렬 전압(ASN1, ASN2)을 인가하여 제1 전극(21)과 제2 전극(22) 상에 발광 소자(30)를 정렬시킬 수 있다.
제4 트랜지스터(T4)를 통해 전달된 제1 정렬 전압(ASN1)은 제2 트랜지스터(T2)를 통해 전달된 제2 정렬 전압(ASN2)과 서로 다를 수 있다. 몇몇 실시예에서, 제2 트랜지스터(T2)를 통해 전달된 제2 정렬 전압(ASN2)은 교류 전압(AC) 또는 직류 전압(DC)이고, 제4 트랜지스터(T4)를 통해 전달된 제1 정렬 전압(ASN1)은 접지(Ground) 전압일 수 있다. 즉, 제1 전극(21)은 접지(Ground)되고, 제2 전극(22)에 교류 또는 직류 전압이 전달되면 이들 사이의 전압 차이에 의해 전계(E)가 생성될 수 있다. 다만, 이에 제한되지 않고 제1 전극(21)과 제2 전극(22)에 인가된 정렬 신호는 서로 반대일 수 있고, 경우에 따라 각각 교류 전압 또는 직류 전압이 인가될 수도 있다.
이어, 도면으로 도시하지 않았으나, 잉크를 제거한 뒤, 발광 소자(30) 상에 배치되는 제2 절연층(52), 제3 절연층(53), 제1 접촉 전극(26), 제2 접촉 전극(27) 및 제4 절연층(54)을 형성한다. 이들의 배치 및 형상에 대한 설명은 상술한 바와 동일하다. 이상의 공정을 통해 복수의 발광 소자(30)를 포함하는 표시 장치(10)를 제조할 수 있다.
일 실시예에 따른 표시 장치(10)는 구동 시와 제조 공정 중 제1 전극(21)과 제2 전극(22)에 신호를 인가하는 트랜지스터가 다를 수 있다. 특히, 제조 공정 중 구동 트랜지스터가 아닌 다른 트랜지스터를 통해 정렬 신호를 인가할 수 있어 각 서브 화소(PXn)마다 개별적으로 정렬 신호를 인가하는 것이 가능하다. 이에 따라, 복수의 전극(21, 22)들이 각 서브 화소(PXn)마다 분리된 상태로 형성되더라도 정렬 신호를 인가할 수 있고, 발광 소자(30)의 정렬 후 각 전극(21, 22)들을 서브 화소(PXn)마다 분리하는 공정이 생략될 수 있는 이점이 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예에 대하여 설명하기로 한다.
도 16은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 개략적인 평면도이다. 도 17은 도 16의 일 서브 화소의 등가회로도이다. 도 16에서는 제1 서브 화소(PX1)의 표시 소자층만을 개략적으로 도시하고 있다.
도 16 및 도 17을 참조하면, 일 실시예에 따른 표시 장치(10)는 각 서브 화소(PXn)마다 배치된 더 많은 수의 전극(21_1, 22_1, 23_1)들을 포함할 수 있다. 표시 장치(10)는 각 서브 화소(PXn)마다 배치된 제3 전극(23_1)을 더 포함하고, 제2 전극(22_1)과 제3 전극(23_1) 사이에도 발광 소자(30)들이 배치될 수 있다. 본 실시예는 각 서브 화소(PXn)마다 배치된 제3 전극(23_1)을 더 포함하는 점에서 도 7의 실시예와 차이가 있다. 이하, 중복된 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
표시 장치(10)의 각 서브 화소(PXn)는 제2 전극(22_1)과 제1 방향(DR1)으로 이격되어 제2 방향(DR2)으로 연장된 제3 전극(23_1)을 더 포함한다. 제3 전극(23_1)의 형상은 실질적으로 제1 전극(21_1) 및 제2 전극(22_1)과 동일하다. 각 서브 화소(PXn)의 발광 영역(EMA)에는 더 많은 수의 제1 뱅크(40)들이 배치되고, 각 전극(21_1, 22_1, 23_1)들은 적어도 일부분이 제1 뱅크(40) 상에 배치될 수 있다.
복수의 발광 소자(30; 30A, 30B)들은 제1 전극(21_1)과 제2 전극(22_1) 상에 배치된 제1 발광 소자(30A) 및 제2 전극(22_1)과 제3 전극(23_1) 상에 배치된 제2 발광 소자(30B)를 포함할 수 있다. 제1 발광 소자(30A)는 일 단부는 제1 전극(21_1) 상에 배치되고 타 단부는 제2 전극(22_1) 상에 배치된다. 제2 발광 소자(30B)는 일 단부는 제3 전극(23_1) 상에 배치되고 타 단부는 제2 전극(22_1) 상에 배치된다. 제1 발광 소자(30A)와 제2 발광 소자(30B)는 상기 일 단부가 향하는 방향이 반대 방향일 수 있다. 표시 장치(10)의 제조 공정 중, 제1 전극(21_1)과 제3 전극(23_1)에 동일한 정렬 신호가 인가되고, 제2 전극(22_1)에 다른 정렬 신호가 인가될 경우, 이들 사이의 전압 차이에 의해 발광 소자(30)들의 일 단부가 향하는 방향이 달라질 수 있다.
또한, 표시 장치(10)는 더 많은 수의 전극(21_1, 22_1, 23_1)들을 포함함에 따라, 더 많은 수의 접촉 전극(26_1, 27_1, 28_1)들을 포함할 수 있다.
예시적인 실시예에서, 접촉 전극(26_1, 27_1, 28_1)은 제1 전극(21_1) 상에 배치된 제1 접촉 전극(26_1), 제2 전극(22_1)의 일 측 상에 배치된 제2 접촉 전극(27_1) 및 제2 전극(22_1)의 타 측과 제3 전극(23_1) 상에 배치되며 제2 접촉 전극(27_1)을 둘러싸는 제3 접촉 전극(28_1)을 포함할 수 있다.
제1 접촉 전극(26_1)은 제1 발광 소자(30A)의 일 단부가 배치된 제1 전극(21_1) 상에 배치되어 제1 발광 소자(30A)의 일 단부와 접촉할 수 있다. 제2 접촉 전극(27_1)은 제2 발광 소자(30B)의 타 단부가 배치된 제2 전극(22_1) 상에 배치되어 제2 발광 소자(30B)의 타 단부와 접촉할 수 있다. 제1 접촉 전극(26_1)과 제2 접촉 전극(27_1)은 각각 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)이 형성된 전극(21_1, 22_1)들과 접촉할 수 있다. 제1 접촉 전극(26_1)은 제1 전극 컨택홀(CTD)을 통해 제1 트랜지스터(T1)와 전기적으로 연결된 제1 전극(21_1)과 접촉하고, 제2 접촉 전극(27_1)은 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VSL)과 전기적으로 연결된 제2 전극(22_1)과 접촉할 수 있다. 제1 접촉 전극(26_1)과 제2 접촉 전극(27_1)은 제1 트랜지스터(T1) 또는 제2 전압 배선(VSL)으로부터 인가된 전기 신호를 발광 소자(30)들에 전달할 수 있다.
각 서브 화소(PXn)는 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)이 형성되지 않은 제3 전극(23_1)을 포함할 수 있다. 제3 전극(23_1)은 표시 장치(10)의 구동 시에는 제1 트랜지스터(T1) 또는 제2 전압 배선(VSL)으로부터 직접 전기 신호가 인가되지 않는 플로팅(Floating) 상태일 수 있다. 다만, 제3 전극(23_1) 상에는 제3 접촉 전극(28_1)이 배치되고, 발광 소자(30)로 전달된 전기 신호는 제3 접촉 전극(28_1)을 통해 흐를 수 있다.
제3 접촉 전극(28_1)은 제3 전극(23_1) 상에 배치되며, 제2 접촉 전극(27_1)을 둘러싸도록 배치될 수 있다. 제3 접촉 전극(28_1)은 제2 방향(DR2)으로 연장된 부분들과 이들을 연결하며 제1 방향(DR1)으로 연장된 부분을 포함하여 제2 접촉 전극(27_1)을 둘러쌀 수 있다. 제3 접촉 전극(28_1)의 제2 방향(DR2)으로 연장된 부분들은 제3 전극(23_1)의 일 측과 제2 전극(22_1)의 타 측 상에 배치되어 발광 소자(30)와 접촉할 수 있다. 예를 들어, 제3 접촉 전극(28_1) 중 제2 전극(22_1) 상에 배치된 부분은 제1 발광 소자(30A)의 타 단부와 접촉하고, 제3 전극(23_1) 상에 배치된 부분은 제2 발광 소자(30B)의 일 단부와 접촉할 수 있다. 제3 접촉 전극(28_1)의 제1 방향(DR1)으로 연장된 부분은 제2 전극 컨택홀(CTS)이 형성된 제2 전극(22_1)과 중첩할 수 있으나, 이들 사이에는 다른 절연층(미도시)이 배치되어 이들은 서로 직접 연결되지 않을 수 있다.
제1 접촉 전극(26_1)으로부터 제1 발광 소자(30A)의 일 단부로 전달된 전기 신호는 제1 발광 소자(30A)의 타 단부와 접촉하는 제3 접촉 전극(28_1)으로 전달된다. 제3 접촉 전극(28_1)은 상기 전기 신호를 제2 발광 소자(30B)의 일 단부로 전달하고, 이는 제2 접촉 전극(27_1)을 통해 제2 전극(22_1)으로 전달될 수 있다. 이에 따라, 발광 소자(30)의 발광을 위해 제1 트랜지스터(T1) 및 제2 전압 배선(VSL)으로부터 전달된 전기 신호는 제1 전극(21_1) 및 제2 전극(22_1)으로만 전달되고, 각 서브 화소(PXn)에 배치된 발광 다이오드(EL)들로써, 제1 발광 소자(30A)를 포함한 제1 발광 다이오드(ELA)와 제2 발광 소자(30B)를 포함한 제2 발광 다이오드(ELB)는 제3 전극(23_1) 및 제3 접촉 전극(28_1)을 통해 직렬로 연결될 수 있다.
한편, 표시 장치(10)의 제조 공정을 위한 정렬 신호는 제1 전극(21_1), 제2 전극(22_1) 및 제3 전극(23_1)에 각각 전달될 수 있다. 제1 전극(21_1)은 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)와 전기적으로 연결될 수 있다. 다만, 일 실시예에 따르면 제2 전극(22_1)은 제2 전압 배선(VSL)과 전기적으로 연결되고, 제3 전극(23_1)은 제3 전극 컨택홀(CTA)을 통해 제2 트랜지스터(T2)와 전기적으로 연결될 수 있다. 본 실시예는 제2 트랜지스터(T2)가 제3 전극(23_1)과 연결되어 제1 발광 다이오드(ELA)와 제2 발광 다이오드(ELB) 사이에 연결된 점에서 다른 실시예와 차이가 있다. 제2 트랜지스터(T2)는 제1 발광 다이오드(ELA)와 제2 발광 다이오드(ELB)가 직렬로 연결된 제3 전극(23_1)과 전기적으로 연결될 수 있다. 표시 장치(10)의 제조 공정 중, 제1 전극(21_1)과 제3 전극(23_1)은 각각 제4 트랜지스터(T4) 및 제2 트랜지스터(T2)를 통해 정렬 신호가 인가되고, 제2 전극(22_1)은 제2 전압 배선(VSL)을 통해 정렬 신호가 인가될 수 있다. 제2 전극(22_1)에 인가된 정렬 신호와 제1 전극(21_1)과 제3 전극(23_1)에 인가되는 정렬 신호가 전압 차이를 가질 경우, 이들 사이에 전계(E)가 생성되어 발광 소자(30; 30A, 30B)들이 정렬될 수 있다.
도 18은 도 17의 표시 장치의 제조 공정 중 일 단계를 나타내는 단면도이다. 도 19는 도 17의 표시 장치의 제조 공정 중 일 단계를 나타내는 개략적인 회로도이다.
도 18 및 도 19를 참조하면, 각 전극(21_1, 22_1, 23_1)들 상에 발광 소자(30)가 분산된 잉크가 분사되면, 제2 트랜지스터(T2), 제4 트랜지스터(T4) 및 제2 전압 배선(VSL)을 통해 정렬 전압(ASN1, ASN2, ASN3)이 인가될 수 있다. 제2 트랜지스터(T2)와 제4 트랜지스터(T4)는 각각 정렬 신호 라인(ASL)과 센싱 라인(SSL)을 통해 인가된 신호에 의해 턴-온되어 각각 제3 전극(23_1)과 제1 전극(21_1)에 정렬 전압을 전달할 수 있다. 또한, 제2 전압 배선(VSL)에도 정렬 전압이 인가되어 제2 전극(22_1)에 이를 전달할 수 있다. 예시적인 실시예에서, 제1 전극(21_1)과 제3 전극(23_1)에 인가되는 제1 정렬 전압(ASN1)과 제3 정렬 전압(ASN3)은 동일한 전압이고 제2 전극(22_1)에 인가되는 제2 정렬 전압(ASN2)은 이들과 다른 전압이며, 제1 전극(21_1)과 제2 전극(22_1) 사이 및 제2 전극(22_1)과 제3 전극(23_1) 사이에는 정렬 신호의 전압 차에 의한 전계(E)가 생성될 수 있다. 일 예로, 제1 전극(21_1)과 제3 전극(23_1)에는 교류 전압(AC)이 인가되고, 제2 전극(22_1)에는 직류 전압(DC)이 인가될 수 있다. 제1 전극(21_1) 및 제3 전극(23_1)과 제2 전극(22_1) 간의 전압 차이는 이들 사이에 전계(E)를 생성하고, 발광 소자(30)들은 전계에 의해 전극(21_1, 22_1, 23_1) 상에 정렬될 수 있다. 다만, 이에 제한되지 않으며, 각 전극(21_1, 22_1, 23_1)들에 인가되는 정렬 전압(ASN1, ASN2, ASN3)의 종류는 그 반대가 되거나 서로 달라질 수 있다.
본 실시예에 따른 표시 장치(10)는 더 많은 수의 전극(21_1, 22_1, 23_1)들을 포함하여 각 서브 화소(PXn) 당 배치되는 발광 소자(30)의 개수를 증가시킬 수 있다. 또한, 제1 발광 소자(30A)와 제2 발광 소자(30B)가 직렬로 연결됨에 따라 어느 한 발광 소자가 단락되더라도 다른 발광 소자를 통해 전류가 흐를 수 있어 서브 화소(PXn)의 불량률이 감소할 수 있다. 또한, 표시 장치(10)의 제조 공정 중 정렬 신호 인가를 위한 제2 트랜지스터(T2)는 제2 전압 배선(VSL)과 다른 전극에 연결됨으로써 전극(21_1, 22_1, 23_1)들 각각에 정렬 신호를 인가할 수 있다.
도 20은 다른 실시예에 따른 표시 장치의 일 서브 화소에 포함된 복수의 도전층들을 나타내는 레이아웃도이다. 도 21은 도 20의 일 서브 화소의 등가회로도이다. 도 20에서는 제2 서브 화소(PX2)에 배치된 회로 소자층들 중, 차광층, 반도체층, 제1 게이트 도전층 및 제1 데이터 도전층의 레이아웃도를 도시하고 있다.
도 20 및 도 21을 참조하면, 표시 장치(10)는 정렬 신호 라인(ASL)이 생략되고, 제2 트랜지스터(T2)의 제2 게이트 전극(G2)이 센싱 라인(SSL_2)과 전기적으로 연결될 수 있다. 센싱 라인(SSL_2)은 표시 장치(10)의 제조 공정 중 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)를 턴-온 시키기 위한 신호가 인가될 수 있고, 본 실시예는 제2 트랜지스터(T2)의 제2 게이트 전극(G2)이 센싱 라인(SSL_2)과 연결된 점에서 도 5 및 도 6의 실시예와 차이가 있다. 이하 중복된 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
제3 도전 패턴(DP3)은 그 하부에 배치된 제1 보호층(15)을 관통하는 컨택홀(CT10)을 통해 센싱 라인(SSL_2)과 제2 게이트 전극(G2)과 접촉할 수 있다. 제2 게이트 전극(G2)은 제3 도전 패턴(DP3)을 통해 센싱 라인(SSL_2)과 전기적으로 연결되고, 센싱 라인(SSL_2)에서 인가된 신호에 의해 제2 트랜지스터(T2)가 턴-온될 수 있다.
도 3 및 도 5의 실시예와 달리, 제2 트랜지스터(T2)와 제3 트랜지스터(T3)는 각각 데이터 라인(DTL)과 연결되나, 이들은 서로 다른 신호 라인에 연결되어 각 서브 화소(PXn)의 제2 트랜지스터(T2)와 제3 트랜지스터(T3)는 동시에 턴-온되지 않을 수 있다. 제2 트랜지스터(T2)는 센싱 라인(SSL)의 신호에 의해 턴-온되고, 제3 트랜지스터(T3)는 스캔 라인(SCL)의 신호에 의해 턴-온될 수 있다. 또한, 해당 서브 화소(PXn)의 제2 트랜지스터(T2)와 제3 트랜지스터(T3)는 서로 다른 타이밍의 데이터 라인(DTL)들에 연결된다. 예를 들어, 제3 트랜지스터(T3)는 해당 서브 화소(PXn)의 제1 데이터 라인(DTL1)에 연결되고 제2 트랜지스터(T2)는 다른 서브 화소(PXn)의 제2 데이터 라인(DTL2)에 연결될 수 있다. 센싱 신호에 의해 제2 트랜지스터(T2)가 턴-온되더라도, 제2 트랜지스터(T2)를 통해 전달될 수 있는 데이터 신호는 해당 서브 화소(PXn)를 발광하기 위한 데이터 신호와 다른 타이밍에 전달되는 신호일 수 있다. 이에 따라, 제2 트랜지스터(T2)가 턴-온되더라도 해당 서브 화소(PXn)의 발광 시에는 신호를 전달하지 않을 수 있다.
나아가, 제2 트랜지스터(T2)는 발광 다이오드(EL)의 일 전극에 초기화 전압을 전달하는 제4 트랜지스터(T4)와 동시에 턴-온되므로 그 구동 시간이 짧을 수 있다. 제2 트랜지스터(T2)가 턴-온되어 다른 타이밍의 데이터 신호가 제2 전극(22)으로 전달되더라도, 해당 서브 화소(PXn)의 발광에 영향이 적을 수 있다. 본 실시예에 따른 표시 장치(10)는 정렬 신호 라인(ASL)이 생략되고 하나의 배선, 예를 들어 센싱 라인(SSL_2)으로 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)를 동시에 턴-온시킬 수 있어, 각 서브 화소(PXn)에 배치되는 배선 수를 줄일 수 있는 이점이 있다.도 22 및 도 23은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 개략적인 단면도들이다.
도 22 및 도 23을 참조하면, 표시 장치(10)는 제2 데이터 도전층에 배치된 복수의 전극 도전 패턴(CDP1_3, CDP2_3)들을 더 포함할 수 있다. 전극 도전 패턴(CDP1_3, CDP2_3)은 제2 용량 전극(CSE2) 또는 제1 트랜지스터(T1)의 제1 소스 전극(S1) 및 제1 전극(21)과 접촉하는 제1 전극 도전 패턴(CDP1_3)과, 제2 트랜지스터(T2)의 제2 소스 전극(S2) 및 제2 전극(22)과 접촉하는 제2 전극 도전 패턴(CDP2_3)을 포함할 수 있다. 제1 전극(21)과 제2 전극(22)은 각각 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)와 전기적으로 연결되되, 제2 데이터 도전층에 배치된 전극 도전 패턴(CDP1_3, CDP2_3)을 통해 연결될 수 있다. 본 실시예는 제2 데이터 도전층에 배치된 전극 도전 패턴들을 더 포함하는 점에서 도 8 및 도 9의 실시예와 차이가 있다. 이하, 중복된 설명은 생략하기로 한다.
한편, 제1 전극(21)과 제2 전극(22)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있다. 몇몇 실시예에서, 표시 장치(10)의 전극(21, 22)들은 서로 다른 폭을 갖고 연장된 부분과 다른 방향으로 연장된 부분을 포함한 형상을 가질 수도 있다.
도 24는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 24를 참조하면, 일 실시예에 따른 표시 장치(10)의 전극(21_4, 22_4)은 제2 방향(DR2)으로 연장되되, 다른 부분보다 큰 폭을 갖는 확장부(RE-E), 제1 방향(DR1) 및 제2 방향(DR2)으로부터 기울어진 방향으로 연장된 절곡부(RE-B1, RE-B2)들, 및 절곡부(RE-B1, RE-B2)들과 확장부(RE-E)를 연결하는 연결부(RE-C1, RE-C2)들을 포함할 수 있다. 각 전극(21_4, 22_4)들은 전반적으로 제2 방향(DR2)으로 연장된 형상을 갖되, 부분적으로 더 큰 폭을 갖거나 제2 방향(DR2)으로부터 기울어진 방향으로 절곡된 형상을 가질 수 있다. 제1 전극(21_4)과 제2 전극(22_4)은 이들 사이에 배치된 제1 절연층(51)을 기준으로 대칭적 구조로 배치될 수 있다. 이하, 제1 전극(21_4)의 형상을 중심으로 설명하기로 한다.
제1 전극(21_4)은 다른 부분들보다 큰 폭을 갖는 확장부(RE-E)를 포함할 수 있다. 확장부(RE-E)는 서브 화소(PXn)의 발광 영역(EMA) 내에서 제1 뱅크(40)들 상에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 제1 전극(21_4)과 제2 전극(22_4)의 확장부(RE-E)들 사이에는 제1 절연층(51)이 배치되고, 그 상에는 발광 소자(30)들이 배치될 수 있다. 또한, 제1 접촉 전극(26_4)과 제2 접촉 전극(27_4)은 각 전극(21_4, 22_4)의 확장부(RE-E) 상에 배치되되, 그 폭은 확장부(RE-E)의 폭보다 작을 수 있다.
확장부(RE-E)들의 제2 방향(DR2) 양 측에는 각각 연결부(RE-C1, RE-C2)들이 연결될 수 있다. 확장부(RE-E)의 제2 방향(DR2) 일 측에는 제1 연결부(RE-C1)가 배치되고, 타 측에는 제2 연결부(RE-C2)가 배치된다. 연결부(RE-C1, RE-C2)들은 확장부(RE-E)와 연결되어 각 서브 화소(PXn)의 발광 영역(EMA)과 제2 뱅크(45)에 걸쳐 배치될 수 있다.
제1 연결부(RE-C1)와 제2 연결부(RE-C2)는 그 폭이 확장부(RE-E)의 폭보다 작을 수 있다. 각 연결부(RE-C1, RE-C2)들은 제2 방향(DR2)으로 연장된 일 변이 확장부(RE-E)의 제2 방향(DR2)으로 연장된 일 변과 동일 선 상에서 연결될 수 있다. 예를 들어, 확장부(RE-E)와 연결부(RE-C1, RE-C2)의 양 변들 중, 발광 영역(EMA)의 중심을 기준으로 외측에 위치한 일 변들이 서로 연장되어 연결될 수 있다. 이에 따라, 제1 전극(21_4)과 제2 전극(22_4)의 확장부(RE-E)들 사이의 간격(DE1)은 연결부(RE-C1, RE-C2)들 사이의 간격(DE2)보다 작을 수 있다.
절곡부(RE-B1, RE-B2)들은 연결부(RE-C1, RE-C2)들과 연결된다. 절곡부(RE-B1, RE-B2)는 제1 연결부(RE-C1)와 연결되어 제2 뱅크(45)와 절단부 영역(CBA)에 걸쳐 배치된 제1 절곡부(RE-B1), 및 제2 연결부(RE-C2)와 연결되어 제2 뱅크(45)와 다른 서브 화소(PXn)의 절단부 영역(CBA)에 걸쳐 배치된 제2 절곡부(RE-B2)를 포함할 수 있다. 절곡부(RE-B1, RE-B2)들은 연결부(RE-C1, RE-C2)들과 연결되어 제2 방향(DR2)으로부터 기울어진 방향, 예를 들어 서브 화소(PXn)의 중심을 향해 절곡될 수 있다. 이에 따라, 제1 전극(21_4)과 제2 전극(22_4)의 절곡부(RE-B1, RE-B2)들 사이의 최단 간격(DE3)은 연결부(RE-C1, RE-C2)들 사이의 간격(DE2)보다 작을 수 있다. 다만, 절곡부(RE-B1, RE-B2)들 사이의 최단 간격(DE3)은 확장부(RE-E)들 사이의 간격(DE1)보다 클 수 있다.
제1 연결부(RE-C1)와 제1 절곡부(RE-B1)가 연결된 부분에는 그 폭이 비교적 넓은 컨택부(RE-P)가 형성될 수 있다. 컨택부(RE-P)는 제2 뱅크(45)와 중첩되어 제1 전극(21_4)과 제2 전극(22_4)의 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)이 형성될 수 있다.
또한, 제1 절곡부(RE-B1)의 일 단부에는 제1 전극(21_4)과 제2 전극(22_4)들이 절단부 영역(CBA)에서 분리되어 남은 단편부(RE-D)가 형성될 수 있다. 단편부(RE-D)는 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 전극(21_4, 22_4)들이 절단부 영역(CBA)에서 단선되고 남는 부분일 수 있다.
도 24의 실시예는 제1 전극(21_4)과 제2 전극(22_4)이 확장부(RE-E), 연결부(RE-C1, RE-C2) 및 절곡부(RE-B1, RE-B2)들을 포함하며 서브 화소(PXn)의 중심을 기준으로 대칭적으로 배치된 점에서 도 2의 실시예와 차이가 있다. 다만, 이에 제한되지 않으며, 경우에 따라 제1 전극(21_4)과 제2 전극(22_4)은 서로 다른 형상을 가질 수 있다.
도 25는 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 26은 도 25의 QX-QX' 선을 따라 자른 단면도이다.
도 25 및 도 26을 참조하면, 표시 장치(10)는 각 서브 화소(PXn)마다 복수의 제1 전극(21_5)들 및 제2 전극(22_5)들을 포함할 수 있다. 제1 전극(21_5)들은 도 24의 실시예와 동일한 형상을 갖고, 복수의 제1 전극(21_5)들, 예컨대 2개의 제1 전극(21_5)들이 서브 화소(PXn)의 중심을 기준으로 대칭적으로 배치될 수 있다. 제2 전극(22_5)들은 도 7의 실시예와 동일한 형상을 갖고 제1 전극(21_5)들 사이에 복수개, 예를 들어 2개 배치될 수 있다. 제1 전극(21_5)과 제2 전극(22_5) 사이의 간격은 제1 전극(21_5)의 부분에 따라 달라질 수 있다. 예를 들어, 확장부(RE-E)와 제2 전극(22_5) 사이의 간격(DE1)은 연결부(RE-C1, RE-C2) 및 절곡부(RE-B1, RE-B2)와 제2 전극(22_5) 사이의 간격(DE2, DE3)보다 작을 수 있다. 연결부(RE-C1, RE-C2)와 제2 전극(22_5) 사이의 간격(DE2)은 절곡부(RE-B1, RE-B2)와 제2 전극(22_5) 사이의 간격(DE3)보다 클 수 있다. 다만, 이에 제한되지 않는다. 각 전극(21_5, 22_5)의 형상은 도 7 및 도 24를 참조하여 상술한 바와 동일하므로, 이에 대한 자세한 설명은 생략하기로 한다.
한편, 제1 전극(21_5)들과 제2 전극(22_5)들의 배치에 따라 각 서브 화소(PXn)에 배치되는 제1 뱅크(40; 41_5, 42_5)들, 및 접촉 전극(26_5, 27_5, 28_5)들의 배치 및 형상이 달라질 수 있다.
제1 뱅크(40)는 서로 다른 폭을 갖는 제1 서브 뱅크(41_5) 및 제2 서브 뱅크(42_5)를 포함할 수 있다. 제1 서브 뱅크(41_5)와 제2 서브 뱅크(42_5)는 각각 제2 방향(DR2)으로 연장되되, 제1 방향(DR1)으로 측정된 폭이 다를 수 있다. 제1 서브 뱅크(41_5)는 제2 서브 뱅크(42_5)보다 큰 폭을 가짐에 따라, 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)의 경계에 걸쳐 배치될 수 있다. 예를 들어, 제1 서브 뱅크(41_5)는 각 서브 화소(PXn)의 발광 영역(EMA)을 포함하여 이들 사이의 경계에도 배치될 수 있다. 이에 따라, 제2 뱅크(45_5)의 제2 방향(DR2)으로 연장된 부분 중 일부는 제1 서브 뱅크(41_5) 상에 배치될 수 있다. 하나의 서브 화소(PXn)에는 2개의 제1 서브 뱅크(41_5)들이 부분적으로 배치될 수 있다. 제1 서브 뱅크(41_5)들 사이에는 하나의 제2 서브 뱅크(42_5)가 배치될 수 있다.
제2 서브 뱅크(42_5)는 서브 화소(PXn)의 발광 영역(EMA)의 중심부에서 제2 방향(DR2)으로 연장될 수 있다. 제2 서브 뱅크(42_5)는 제1 서브 뱅크(41_5)보다 작은 폭을 갖고 이들 사이에서 이격 배치될 수 있다.
제1 서브 뱅크(41_5)들 상에는 제1 전극(21_5)의 확장부(RE-E)들과 제2 뱅크(45_5)가 배치될 수 있다. 제1 서브 뱅크(41_5) 상에는 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)의 제1 전극(21_5) 확장부(RE-E)들 배치될 수 있다. 즉, 하나의 제1 서브 뱅크(41_5) 상에는 2개의 제1 전극(21_5) 확장부(RE-E)들이 이 배치된다. 제2 서브 뱅크(42_5) 상에는 2개의 제2 전극(22_5)들이 배치될 수 있다. 제2 전극(22_5)들은 제2 서브 뱅크(42_5)의 제2 방향(DR2)으로 연장된 양 변 상에 배치되고, 제2 서브 뱅크(42_5) 상에서 서로 이격될 수 있다.
제1 전극(21_5)들 중 어느 한 제1 전극(21_5)은 컨택부(RE-P)를 포함하여 제1 전극 컨택홀(CTD)이 형성되고, 다른 제1 전극(21_5)은 컨택부(RE-P)가 형성되지 않을 수 있다. 이와 유사하게, 제2 전극(22_5) 중 어느 한 전극은 컨택부(RE-P)가 형성되어 제2 전극 컨택홀(CTS)이 형성되고, 다른 제2 전극(22_5)은 컨택부(RE-P)가 형성되지 않을 수 있다. 제1 및 제2 전극 컨택홀(CTD, CTS)을 통해 제1 트랜지스터(T1) 또는 제2 전압 배선(VSL)과 연결된 전극(21_5, 22_5)들은 전기 신호가 전달되고, 다른 전극(21_5, 22_5)들은 접촉 전극(26_5, 27_5, 28_5)을 통해 전기 신호가 전달될 수 있다.
발광 소자(30)들은 제1 절연층(51) 상에서 양 단부가 제1 전극(21_5)의 확장부(RE-E)와 제2 전극(22_5) 상에 배치된다. 발광 소자(30)의 양 단부 중 제2 반도체층(32)이 배치된 일 단부는 각각 제1 전극(21_5) 상에 배치될 수 있다. 이에 따라, 서브 화소(PXn)의 중심을 기준으로 좌측에 배치된 전극(21_5, 22_5)들 사이의 제1 발광 소자(30A)들과 우측에 배치된 전극(21_5, 22_5)들 사이의 제2 발광 소자(30B)들은 일 단부가 향하는 방향이 반대 방향일 수 있다.
표시 장치(10)는 더 많은 수의 전극(21_5, 22_5)들을 포함함에 따라, 더 많은 수의 접촉 전극(26_5, 27_5, 28_5)들을 포함할 수 있다.
예시적인 실시예에서, 접촉 전극(26_5, 27_5, 28_5)은 어느 한 제1 전극(21_5) 상에 배치된 제1 접촉 전극(26_5), 어느 한 제2 전극(22_5) 상에 배치된 제2 접촉 전극(27_5) 및 다른 제1 전극(21_5)과 제2 전극(22_5) 상에 배치되며 제2 접촉 전극(27_5)을 둘러싸는 제3 접촉 전극(28_5)을 포함할 수 있다.
제1 접촉 전극(26_5)은 어느 한 제1 전극(21_5) 상에 배치된다. 예를 들어, 제1 접촉 전극(26_5)은 제1 발광 소자(30A)의 일 단부가 배치된 제1 전극(21_5)의 확장부(RE-E) 상에 배치된다. 제1 접촉 전극(26_5)은 제1 전극(21_5)의 확장부(RE-E)와 제1 발광 소자(30A)의 일 단부와 각각 접촉할 수 있다. 제2 접촉 전극(27_5)은 어느 한 제2 전극(22_5) 상에 배치된다. 예를 들어, 제2 접촉 전극(27_5)은 제2 발광 소자(30B)의 타 단부가 배치된 제2 전극(22_5) 상에 배치된다. 제2 접촉 전극(27_5)은 제2 전극(22_5)과 제2 발광 소자(30B)의 타 단부와 각각 접촉할 수 있다. 제1 접촉 전극(26_5)과 제2 접촉 전극(27_5)은 각각 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)이 형성된 전극(21_5, 22_5)들과 접촉할 수 있다. 제1 접촉 전극(26_5)은 제1 전극 컨택홀(CTD)을 통해 제1 트랜지스터(T1)와 전기적으로 연결된 제1 전극(21_5)과 접촉하고, 제2 접촉 전극(27_5)은 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VSL)과 전기적으로 연결된 제2 전극(22_5)과 접촉할 수 있다. 제1 접촉 전극(26_5)과 제2 접촉 전극(27_5)은 제1 트랜지스터(T1) 또는 제2 전압 배선(VSL)으로부터 인가된 전기 신호를 발광 소자(30)들에 전달할 수 있다. 제1 접촉 전극(26_5)과 제2 접촉 전극(27_5)은 상술한 바와 실질적으로 동일하다.
각 서브 화소(PXn)에는 전극 컨택홀(CTD, CTS)이 형성되지 않은 전극(21_5, 22_5)들이 더 배치된다. 이들은 실질적으로 제1 트랜지스터(T1) 또는 제2 전압 배선(VSL)으로부터 직접 전기 신호가 인가되지 않는 플로팅(Floating) 상태일 수 있다. 다만, 전극 컨택홀(CTD, CTS)이 형성되지 않은 전극(21_5, 22_5)들 상에는 제3 접촉 전극(28_5)이 배치되고, 발광 소자(30)로 전달된 전기 신호는 제3 접촉 전극(28_5)을 통해 흐를 수 있다.
제3 접촉 전극(28_5)은 전극 컨택홀(CTD, CTS)이 형성되지 않은 제1 전극(21_5)과 제2 전극(22_5) 상에 배치되며, 제2 접촉 전극(27_5)을 둘러싸도록 배치될 수 있다. 제3 접촉 전극(28_5)은 제2 방향(DR2)으로 연장된 부분들과 이들을 연결하며 제1 방향(DR1)으로 연장된 부분을 포함하여 제2 접촉 전극(27_5)을 둘러쌀 수 있다. 제3 접촉 전극(28_5)의 제2 방향(DR2)으로 연장된 부분들은 각각 전극 컨택홀(CTD, CTS)이 형성되지 않은 제1 전극(21_5)과 제2 전극(22_5) 상에 배치되어 발광 소자(30)와 접촉할 수 있다. 예를 들어, 제3 접촉 전극(28_5) 중 제2 전극(22_5) 상에 배치된 부분은 제1 발광 소자(30A)의 타 단부와 접촉하고, 제1 전극(21_5) 상에 배치된 부분은 제2 발광 소자(30B)의 일 단부와 접촉할 수 있다. 제3 접촉 전극(28_5)의 제1 방향(DR1)으로 연장된 부분은 제2 전극 컨택홀(CTS)이 형성된 제2 전극(22_5)과 중첩할 수 있으나, 이들 사이에는 다른 절연층(미도시)이 배치되어 이들은 서로 직접 연결되지 않을 수 있다. 이에 따라, 도 16의 실시예와 같이 제1 발광 소자(30A)와 제2 발광 소자(30B)는 제3 접촉 전극(28_5)을 통해 직렬로 연결될 수 있다.
본 실시예의 경우, 제2 트랜지스터(T2)는 제1 및 제2 전극 컨택홀(CTD, CTS)들이 형성되지 않은 제1 전극(21_5)과 제2 전극(22_5)에 각각 연결될 수 있다. 표시 장치(10)의 제조 공정 중, 제1 전극 컨택홀(CTD)을 통해 제4 트랜지스터(T4)와 연결된 제1 전극(21_5)과, 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VSL)과 연결된 제2 전극(22_5)에는 동일한 종류의 정렬 신호가 인가되고, 그 이외의 전극(21_5, 22_5)들로 제2 트랜지스터(T2)와 연결된 전극에는 다른 정렬 신호가 인가될 수 있다. 이에 따라, 이들 사이에는 정렬 신호의 전압 차에 의한 전계가 생성되고, 발광 소자(30)들이 정렬될 수 있다. 이에 대한 자세한 설명은 상술한 바와 동일하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
21: 제1 전극 22: 제2 전극
26: 제1 접촉 전극 27: 제2 접촉 전극
28: 제3 접촉 전극
30: 발광 소자
40: 제1 뱅크 45: 제2 뱅크
41: 제1 서브 뱅크 42: 제2 서브 뱅크
51: 제1 절연층 52: 제2 절연층
53: 제3 절연층 54: 제4 절연층

Claims (20)

  1. 제1 기판;
    상기 제1 기판 상에 배치되고, 복수의 액티브층을 포함하는 반도체층;
    상기 반도체층 상에 배치되고, 제1 방향으로 연장된 스캔 라인과 센싱 라인, 및 상기 반도체층과 부분적으로 중첩하도록 배치된 복수의 게이트 전극들을 포함하는 제1 게이트 도전층;
    상기 제1 게이트 도전층 상에 배치되고, 제2 방향으로 연장되어 서로 이격된 제1 데이터 라인과 제2 데이터 라인, 및 복수의 트랜지스터들의 일 전극 및 타 전극들을 포함하는 제1 데이터 도전층;
    상기 제1 데이터 도전층 상에 배치되고, 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에서 상기 제2 방향으로 연장된 제1 전압 배선 및 제2 전압 배선을 포함하는 제2 데이터 도전층;
    상기 제2 데이터 도전층 상에 배치되고 상기 제2 방향으로 연장된 제1 전극 및 상기 제1 전극과 상기 이격되어 상기 제2 방향으로 연장된 제2 전극; 및
    양 단부가 각각 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하고,
    상기 트랜지스터는 일 전극이 상기 제1 전극과 전기적으로 연결되고 타 전극이 상기 제1 전압 배선과 전기적으로 연결된 제1 트랜지스터 및 일 전극이 상기 제2 전극과 전기적으로 연결되고 타 전극이 상기 제1 데이터 라인과 전기적으로 연결된 제2 트랜지스터를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 트랜지스터는 일 전극이 상기 제1 트랜지스터의 게이트 전극과 전기적으로 연결되고 타 전극이 상기 제2 데이터 라인과 전기적으로 연결되며 게이트 전극이 상기 스캔 라인과 전기적으로 연결된 제3 트랜지스터를 더 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 데이터 도전층은 상기 제1 데이터 라인의 일 측에 배치되어 상기 제2 방향으로 연장된 초기화 전압 배선을 더 포함하고,
    상기 트랜지스터는 일 전극이 상기 제1 전극과 전기적으로 연결되고 타 전극이 상기 초기화 전압 배선과 전기적으로 연결된 제4 트랜지스터를 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 게이트 도전층은 상기 센싱 라인의 일 측에 배치되어 상기 제2 방향으로 연장된 정렬 신호 라인을 더 포함하고,
    상기 제2 트랜지스터는 게이트 전극이 상기 정렬 신호 라인과 전기적으로 연결된 표시 장치.
  5. 제3 항에 있어서,
    상기 제2 트랜지스터와 상기 제4 트랜지스터는 각각 게이트 전극이 상기 센싱 라인과 전기적으로 연결된 표시 장치.
  6. 제3 항에 있어서,
    상기 제1 게이트 도전층은 상기 제1 데이터 도전층과 상기 초기화 전압 배선과 중첩하도록 배치되어 상기 초기화 전압 배선 및 상기 제2 트랜지스터의 드레인 전극과 전기적으로 연결된 도전 패턴을 더 포함하는 표시 장치.
  7. 제1 항에 있어서,
    상기 제2 전극은 상기 제2 전압 배선과 전기적으로 연결된 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 데이터 도전층은 상기 제1 트랜지스터의 일 전극 및 상기 제1 전극과 접촉하는 제1 전극 도전 패턴 및 상기 제2 트랜지스터의 일 전극 및 상기 제2 전극과 접촉하는 제2 전극 도전 패턴을 더 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극을 더 포함하고,
    상기 제3 전극은 상기 제2 전압 배선과 전기적으로 연결되며,
    상기 발광 소자는 상기 제1 전극과 상기 제3 전극 상에 배치된 제1 발광 소자 및 상기 제3 전극과 상기 제2 전극 상에 배치된 제2 발광 소자를 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 반도체층과 상기 제1 게이트 도전층 사이에 배치된 제1 게이트 절연층;
    상기 제1 게이트 도전층과 상기 제1 데이터 도전층 사이에 배치된 제1 보호층;
    상기 제1 데이터 도전층과 상기 제2 데이터 도전층 사이에 배치된 제1 층간 절연층;
    상기 제2 데이터 도전층과 상기 제1 전극 및 상기 제2 전극 사이에 배치된 제1 평탄화층; 및
    상기 제1 전극과 상기 제2 전극을 부분적으로 덮는 제1 절연층을 더 포함하고,
    상기 발광 소자는 상기 제1 절연층 상에 배치된 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 전극 상에 배치되어 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극 및 상기 제2 전극 상에 배치되어 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극을 더 포함하는 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 전극은 상기 제1 방향 및 상기 제2 방향과 다른 방향으로 연장된 절곡부, 상기 제2 방향으로 연장되며 상기 절곡부보다 더 큰 폭을 갖는 확장부 및 상기 절곡부와 상기 확장부를 연결하며 상기 제2 방향으로 연장된 연장부를 포함하고,
    상기 발광 소자의 일 단부는 상기 제1 전극의 상기 확장부 상에 배치된 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 전극은 상기 제1 전극과 대칭적 구조를 갖고, 상기 발광 소자의 타 단부는 상기 제2 전극의 확장부 상에 배치된 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 전극과 상기 제2 전극의 확장부들 사이의 간격은 상기 제1 전극과 상기 제2 전극의 연결부들 사이의 간격보다 작고,
    상기 제1 전극 및 상기 제2 전극의 절곡부들은 이들 사이의 최단 간격이 상기 확장부들 사이의 간격보다 크되 상기 연결부들 사이의 간격보다 작은 표시 장치.
  15. 제1 전원 전압이 인가되는 제1 전압 배선 및 제2 전원 전압이 인가되는 제2 전압 배선;
    서로 다른 데이터 신호를 인가하는 제1 데이터 라인 및 제2 데이터 라인;
    일 단이 상기 제1 전압 배선에 전기적으로 연결되고 타 단이 상기 제2 전압 배선에 연결된 발광 다이오드;
    일 전극이 상기 발광 다이오드의 상기 일 단에 전기적으로 연결되고타 전극이 상기 제1 전압 배선에 전기적으로 연결된 제1 트랜지스터;
    일 전극이 상기 발광 다이오드의 상기 타 단에 전기적으로 연결되고, 타 전극이 상기 제2 데이터 라인에 전기적으로 연결된 제2 트랜지스터;
    일 전극이 상기 제1 트랜지스터의 게이트 전극에 연결되고 타 전극이 상기 제1 데이터 라인에 전기적으로 연결된 제3 트랜지스터; 및
    상기 제1 트랜지스터의 게이트 전극과 일 전극에 전기적으로 연결되는 스토리지 커패시터를 포함하는 표시 장치.
  16. 제15 항에 있어서,
    스캔 신호가 인가되며 상기 제3 트랜지스터의 게이트 전극과 전기적으로 연결되는 스캔 라인;
    정렬 신호가 인가되며 상기 제2 트랜지스터의 게이트 전극과 전기적으로 연결되는 정렬 신호 라인; 및
    센싱 신호가 인가되는 센싱 라인을 더 포함하고,
    게이트 전극이 상기 센싱 라인에 전기적으로 연결되고 일 전극이 상기 발광 다이오드의 상기 일 단에 전기적으로 연결되며 타 전극이 초기화 전압이 인가되는 초기화 전압 배선에 연결되는 제4 트랜지스터를 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    표시 장치의 제조 모드에서, 상기 제2 트랜지스터 및 상기 제4 트랜지스터는 각각 상기 정렬 신호 라인과 상기 센싱 라인에서 인가된 신호에 의해 턴-온되고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 턴-오프되는 표시 장치.
  18. 제17 항에 있어서,
    상기 제조 모드에서, 상기 발광 다이오드의 일 단에는 상기 초기화 전압 배선으로 인가되어 상기 제4 트랜지스터를 통해 제1 정렬 전압이 전달되고,
    상기 발광 다이오드의 타 단에는 상기 제2 데이터 라인으로 인가되어 상기 제2 트랜지스터를 통해 제2 정렬 전압이 전달되는 표시 장치.
  19. 제18 항에 있어서,
    표시 장치의 구동 모드에서 상기 발광 다이오드의 일 단에는 상기 제1 전원 전압이 상기 제1 트랜지스터를 통해 전달되고, 상기 발광 다이오드의 타 단에는 상기 제2 전원 전압이 상기 제2 전압 배선을 통해 전달되는 표시 장치.
  20. 제17 항에 있어서,
    상기 발광 다이오드는 서로 직렬로 연결된 제1 발광 다이오드 및 제2 발광 다이오드를 포함하고,
    상기 제조 모드에서,
    상기 제1 발광 다이오드의 일 단에는 상기 초기화 전압 배선으로 인가되어 상기 제4 트랜지스터를 통해 상기 제1 정렬 전압이 전달되고,
    상기 제2 발광 다이오드의 일 단에는 상기 제2 데이터 라인으로 인가되어 상기 제2 트랜지스터를 통해 제3 정렬 전압이 전달되며,
    상기 제1 발광 다이오드 및 상기 제2 발광 다이오드의 타 단에는 상기 제2 전압 배선을 통해 상기 제3 정렬 전압이 전달되는 표시 장치.
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