KR20210113692A - 텍스처링된 실리콘 반도체 프로세싱 챔버 컴포넌트들 - Google Patents
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Abstract
표면 상에 힐록-형상 또는 피라미드-형상 구조들을 갖는 반도체 프로세싱 챔버의 텍스처링된 실리콘 컴포넌트들, 및 이러한 실리콘 컴포넌트들을 텍스처링하는 방법. 실리콘 컴포넌트는 폴리머 접착력을 개선하기 위해 실리콘 컴포넌트의 표면적을 증가시키기 위해 힐록-형상 구조들을 형성하도록 화학적 수단을 사용하여 선택적으로 텍스처링될 수 있다.
Description
본 개시는 반도체 웨이퍼의 플라즈마 프로세싱을 위한 플라즈마 프로세싱 챔버들에 관한 것이다. 보다 구체적으로, 본 개시는 반도체 프로세싱 챔버들에서 실리콘 부품을 텍스처링하기 (texture) 위해 이방성 에칭을 사용하는 방법에 관한 것이다.
플라즈마 프로세싱은 반도체 디바이스들을 형성하는데 사용된다. 플라즈마 프로세싱 동안, 플라즈마 프로세싱 챔버의 컴포넌트들은 플라즈마에 의해 부식될 수도 있다. 일부 플라즈마 프로세싱 챔버들은 모든 실리콘 컴포넌트들을 갖는다. 고 종횡비 피처들을 갖는 웨이퍼들의 반도체 프로세싱은 두꺼운 패시베이션 층들의 증착을 필요로 한다. 따라서 이러한 프로세스들은 무거운 폴리머 증착 및 에칭 프로세스들이다. 그 결과, 폴리머는 프로세싱 챔버의 컴포넌트들 상에 증착되지만 폴리머의 두께가 증가함에 따라 폴리머의 접착력이 보다 불량해지기 때문에, 폴리머는 챔버 컴포넌트들에 잘 접착되지 않는다. 이 불량한 접착력은 폴리머 플레이킹 (flaking) 을 발생시키고, 이는 오염뿐만 아니라 아크 (arcing) 를 유발한다.
폴리머 접착력은 폴리머가 접착하려고 하는 표면의 조도 (roughness) 와 함께 개선된다는 것이 공지되었다. 그러나, 실리콘이 매우 취성인 (brittle) 재료이기 때문에, 실리콘 컴포넌트들은 기계적 수단을 사용하여 조면화될 (roughen) 수 없다. 기계적 수단을 사용하여 실리콘을 조면화하는 것은 실리콘의 표면 아래 (sub-surface) 손상을 유발하고, 이는 프로세싱 챔버에서 플레이킹 및 입자 문제들을 유발할 수 있다. 통상적으로, 이러한 표면 아래 손상을 제거하기 위해 산 에칭이 이어서 수행된다. 그러나, 이러한 산 에칭은 실제로 기계적 수단에 의해 생성된 모든 조도를 세척하거나 (wash out) 제거하거나 평활화한다. 따라서, 폴리머 접착력을 개선하기 위해 실리콘 표면들을 텍스처링하기 위해 비기계적 수단을 사용할 수 있는 것이 바람직할 것이다.
관련 출원들
본 출원은 2019년 2월 6일에 출원된 미국 특허 가출원 번호 제 62/801,804 호, 2019년 4월 18일에 출원된 미국 특허 가출원 번호 제 62/835,907 호, 및 2019년 8월 13일에 출원된 미국 특허 가출원 번호 제 62/866,100 호의 우선권 및 이익을 주장하고, 이들 모두는 모든 목적들을 위해 참조로서 본 명세서에 인용된다.
일 실시 예에 따라, 반도체 프로세싱 챔버의 컴포넌트가 제공된다. 컴포넌트는 실리콘을 포함하는 재료로 형성되고, 컴포넌트는 복수의 힐록 (hillock)-형상 구조들을 포함하는 텍스처링된 (textured) 외측 표면을 갖는다.
또 다른 실시 예에 따라, 반도체 프로세싱 챔버에서 사용하기 위해 구성된 컴포넌트가 제공된다. 컴포넌트는 표면적을 갖는 텍스처링된 표면을 포함하는 다결정 (multi-crystalline) 실리콘 바디를 포함한다. 텍스처링된 표면은 범프들 또는 피트들 (pits) 을 갖는 영역을 포함한다.
또 다른 실시 예에 따라, 반도체 프로세싱 챔버의 실리콘 컴포넌트를 텍스처링하기 위한 방법이 제공된다. 외측 표면을 갖는 실리콘 컴포넌트가 제공된다. 외측 표면은 외측 표면 상에 힐록-형상 구조들을 생성하도록 텍스처링된다.
또 다른 실시 예에 따라, 반도체 프로세싱 챔버에서 사용하기 위한 다결정 실리콘 컴포넌트를 제조하기 위한 방법이 제공된다. 표면을 갖는 다결정 실리콘 바디가 제공된다. 다결정 실리콘 바디의 표면은 표면적을 갖는 텍스처링된 표면을 형성하도록 텍스처링된다. 텍스처링된 표면은 범프들 또는 피트들을 갖는 영역을 포함하고, 범프들 또는 피트들은 적어도 500 ㎚의 높이를 갖는다.
본 개시는 유사한 참조 번호들이 유사한 엘리먼트들을 참조하는 첨부된 도면들의 도면들에, 제한이 아니라 예로서 예시된다.
도 1은 일 실시 예에 따른 플라즈마 프로세싱 챔버의 개략도이다.
도 2a는 반도체 프로세싱 챔버의 실리콘 컴포넌트 상의 힐록-형상 피라미드 구조들을 도시한다.
도 2b는 반도체 프로세싱 챔버의 실리콘 컴포넌트 상의 역 힐록 (inverted hillock)-형상 피라미드 구조의 측단면도이다.
도 3은 반도체 프로세싱 챔버의 실리콘 함유 컴포넌트를 텍스처링하기 위한 방법의 실시 예의 고 레벨 플로우차트이다.
도 4는 또 다른 실시 예에 따른 반도체 프로세싱 챔버의 실리콘 함유 컴포넌트를 텍스처링하기 위한 방법의 고 레벨 플로우차트이다.
도 5는 반도체 프로세싱 챔버의 실리콘 함유 컴포넌트를 텍스처링하기 위한 방법의 또 다른 실시 예의 고 레벨 플로우차트이다.
도 6은 또 다른 실시 예에 따른 반도체 프로세싱 챔버의 실리콘 함유 컴포넌트를 텍스처링하기 위한 방법의 고 레벨 플로우차트이다.
도 7은 일 실시 예에 따른 다결정 실리콘 바디의 텍스처링된 표면의 확대된 이미지이다.
도 8은 다결정 실리콘 바디의 표면을 텍스처링하기 위한 방법의 실시 예의 고 레벨 플로우차트이다.
도 1은 일 실시 예에 따른 플라즈마 프로세싱 챔버의 개략도이다.
도 2a는 반도체 프로세싱 챔버의 실리콘 컴포넌트 상의 힐록-형상 피라미드 구조들을 도시한다.
도 2b는 반도체 프로세싱 챔버의 실리콘 컴포넌트 상의 역 힐록 (inverted hillock)-형상 피라미드 구조의 측단면도이다.
도 3은 반도체 프로세싱 챔버의 실리콘 함유 컴포넌트를 텍스처링하기 위한 방법의 실시 예의 고 레벨 플로우차트이다.
도 4는 또 다른 실시 예에 따른 반도체 프로세싱 챔버의 실리콘 함유 컴포넌트를 텍스처링하기 위한 방법의 고 레벨 플로우차트이다.
도 5는 반도체 프로세싱 챔버의 실리콘 함유 컴포넌트를 텍스처링하기 위한 방법의 또 다른 실시 예의 고 레벨 플로우차트이다.
도 6은 또 다른 실시 예에 따른 반도체 프로세싱 챔버의 실리콘 함유 컴포넌트를 텍스처링하기 위한 방법의 고 레벨 플로우차트이다.
도 7은 일 실시 예에 따른 다결정 실리콘 바디의 텍스처링된 표면의 확대된 이미지이다.
도 8은 다결정 실리콘 바디의 표면을 텍스처링하기 위한 방법의 실시 예의 고 레벨 플로우차트이다.
본 개시는 첨부한 도면들에 예시된 바와 같이 개시의 일부 바람직한 실시 예들을 참조하여 이제 상세히 기술될 것이다. 이하의 기술 (description) 에서, 본 개시의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시된다. 그러나, 본 개시가 이들 구체적인 상세들의 일부 또는 전부 없이 실시될 수도 있다는 것이 당업자들에게 명백할 것이다. 다른 예들에서, 공지된 프로세스 단계들 및/또는 구조들은 본 개시를 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다.
도 1은 반도체 웨이퍼를 프로세싱하기 위해 사용될 수도 있는 플라즈마 프로세싱 반응기 (100) 의 실시 예의 개략도이다. 하나 이상의 실시 예들에서, 플라즈마 프로세싱 챔버 (100) 가 챔버 벽 (152) 에 의해 인클로징된 (enclosed) 에칭 챔버 (149) 내에, 가스 유입구를 제공하는 가스 분배 플레이트 (106) 및 정전 척 (electrostatic chuck; ESC) (108) 을 포함한다. 에칭 챔버 (149) 내에서, 웨이퍼 (103) 가 웨이퍼 지지부인 ESC (108) 위에 위치된다. 에지 링 (109) 이 ESC (108) 를 둘러싼다. ESC 소스 (148) 가 ESC (108) 에 바이어스를 제공할 수도 있다. 가스 소스 (110) 가 가스 분배 플레이트 (106) 를 통해 에칭 챔버 (149) 에 연결된다. 이 실시 예에서, 가스 소스는 산소 함유 컴포넌트 소스 (114), 불소 함유 컴포넌트 소스 (116), 및 하나 이상의 기타 가스 소스들 (118) 을 포함한다. ESC 온도 제어기 (150) 가 ESC (108) 에 연결된다.
무선 주파수 (Radio Frequency; RF) 소스 (130) 가 이 실시 예에서 ESC (108) 및 가스 분배 플레이트 (106) 인, 하부 전극 및/또는 상부 전극에 RF 전력을 제공한다. 일 예시적인 실시 예에서, 400 ㎑ (kilohertz), 60 ㎒ (megahertz), 2 ㎒, 13.56 ㎒, 및/또는 27 ㎒ 전력 소스들이 RF 소스 (130) 및 ESC 소스 (148) 를 구성한다. 이 실시 예에서, 상부 전극은 접지된다. 이 실시 예에서, 일 생성기가 주파수 각각에 제공된다. 다른 실시 예들에서, 생성기들은 개별적인 RF 소스들일 수도 있고, 또는 개별적인 RF 생성기들이 상이한 전극들에 연결될 수도 있다. 예를 들어, 상부 전극은 상이한 RF 소스들에 연결된 내측 전극 및 외측 전극을 가질 수도 있다. RF 소스들 및 전극들의 다른 구성들이 다른 실시 예들에서 사용될 수도 있다. 다른 실시 예들에서, 전극은 유도 코일일 수도 있다.
제어기 (135) 가 RF 소스 (130), ESC 소스 (148), 배기 펌프 (120), 및 가스 소스 (110) 에 제어 가능하게 연결된다. 고 플로우 라이너 (104) 는 가스 소스로부터 가스를 한정하고 (confine) 가스의 제어된 플로우로 하여금 가스 소스 (110) 로부터 배기 펌프 (120) 로 통과하게 하는 슬롯들 (102) 을 갖는, 에칭 챔버 (149) 내의 라이너이다.
상기 논의된 바와 같이, 고 종횡비 반도체 프로세스들은 무거운 폴리머 증착 및 에칭 프로세스들을 수반할 수 있다. 일부 플라즈마 프로세싱 챔버들은 모든 실리콘 컴포넌트들을 갖고, 이러한 실리콘 챔버 컴포넌트들은 통상적으로 손상 깊이를 제거하기 위해 최종 혼합된 산 에칭 (Mixed Acid Etching; MAE) 프로세스를 사용하여 연마된/랩핑된 (lapped)/폴리싱된 표면 마감재로 제조된다. 그러나, 표면들을 평활화하기 위한 에칭은 이들 표면 마감재들이 충분한 고 주파수 조도 (roughness) 피처들을 갖지 않아서 무거운 폴리머 증착 프로세스들이 챔버 표면들에 불량한 폴리머 접착력과 관련된 문제들을 갖고, 따라서 폴리머 플레이킹 (flaking) 및 입자 생성을 발생시키기 때문에 실제로 비생산적이다. 상기 주지된 바와 같이, 이러한 폴리머 플레이킹은 또한 바람직하지 않은 아크 및 오염을 발생시킨다. 물리적 수단을 사용한 단결정 실리콘 표면들의 텍스처링은 이들 물리적 수단들에 의해 유발된 손상의 깊이가 MAE 프로세스에 의해 제거되어야 할 수도 있고, 접착에 필요한 텍스처를 세척할 (wash out) 것이기 때문에 어렵다.
실리콘 챔버 표면들 상의 폴리머 접착력은 접착을 위한 표면적이 증가되어 박리를 보다 어렵게 하여, 증가된 표면 조도와 함께 개선된다. 그러나, 실리콘은 상기 주지된 바와 같이, 실리콘의 매우 취성인 특성으로 인해 기계적으로 조면화되거나 (roughen) 텍스처링될 (textured) 수 없다. 따라서, 실리콘 표면들을 텍스처링하기 위한 화학적 수단이 보다 실용적이다.
프로세싱 챔버 (100) 의 일 실시 예에 따라, 상부 전극 (106) (샤워헤드) 은 단결정 (1-0-0 결정 배향) 실리콘으로 형성되고, 본 명세서에 기술된 방법들을 사용하여, 도 2a에 도시된 바와 같이 표면 상에 힐록 (hillock)-형상 구조들 (200) 을 갖도록 텍스처링될 수 있다. 유사하게, 고 플로우 라이너 (104) 및 에지 링 (109) 과 같은 다른 챔버 컴포넌트들이 또한 실리콘을 포함하는 재료로 형성되고, 본 명세서에 기술된 방법들을 사용하여 텍스처링될 수 있다. 다른 실시 예들에서, 1-0-0 결정 배향을 갖는 실리콘 재료로 형성된 챔버 컴포넌트가 본 명세서에 기술된 방법들을 사용하여 텍스처링된다. 이론적으로, 다른 결정 배향들 (1-1-1 제외) 을 갖는 실리콘이 본 명세서에 기술된 방법들을 사용하여 텍스처링될 수 있다는 것이 이해될 것이다.
일 실시 예에 따라, 단결정 실리콘의 이방성 에칭이 표면적을 증가시키기 위해 플라즈마 프로세싱 챔버 (100) 내의 컴포넌트들의 실리콘 표면들을 텍스처링하기 위한, 균일한 피라미드-형상 또는 힐록-형상 구조들을 생성하도록 사용될 수 있다. 구조들은 일반적으로 4면 구조들이다. 텍스처링은 힐록들 또는 피라미드들의 형상, 힐록들 또는 피라미드들의 높이 (피크 투 밸리 (peak to valley)), 및 힐록들 또는 피라미드들의 반사율이 텍스처링에 사용된 화학 물질 및 다른 프로세싱 조건들을 맞춤으로써 선택될 수 있다는 점에서 튜닝 가능하다. 발생되는 텍스처는 화학 물질에 대한 노출 시간뿐만 아니라 화학 에칭에 사용된 특정한 화학 물질 및 프로세스 조건들과 관련되고 이에 종속된다.
표면의 반사율은 표면으로부터 반사된 입사광의 백분율로서 측정되고, 통상적으로 정반사 및 확산 반사율 모두의 측정을 포함한다는 것이 이해될 것이다. 이는 통상적으로 적분 구 (integrating sphere) 에 커플링된 분광 광도계를 사용하여 측정된다. 본 명세서에 기술된 실시 예들에 따라, 힐록들 또는 피라미드들의 평균 반사율은 통상적으로 400 내지 800 ㎚의 광에서 약 5 내지 30 ％의 범위이다.
일부 실시 예들에 따라, 본 명세서에 기술된 텍스처링 프로세스들은 약 50 내지 100 ℃의 온도 범위에서 수행된다. 특정한 실시 예에서, 실리콘 챔버 부품은 IPA의 비등점에 가까운, 약 80 ℃의 온도에서 텍스처링된다. 일부 실시 예들에서, IPA는 텍스처링 프로세스 동안 보충되어야 한다는 것에 주의할 것이다. 특정한 IPA-기반 화학 물질에 따라, 텍스처링 프로세스는 1 내지 60 분 동안 KOH (1 내지 10 wt％) 및 IPA (1 내지 19 wt％) 를 사용하여 약 50 내지 100 ℃의 온도 범위에서 수행된다. 대안적으로, 이하에 보다 상세히 언급된 바와 같이, 비-IPA-기반 화학 물질들은 또한 실리콘 챔버 부품을 텍스처링하기 위해 사용될 수 있다. 상기 주어진 파라미터들은 캘리포니아 프레몬트 소재의 Lam Research Corporation에 의해 제조된 Flex® 제품군의 제품들과 같은 플라즈마 반도체 프로세싱 챔버의 실리콘 컴포넌트들에 대한 텍스처링 프로세스들에 기초한다.
텍스처링은 챔버 (100) 내에서, 에지 링 (109), 가스 분배 플레이트 (106), 및 고 플로우 라이너 (104) 와 같은 실리콘 부품의 선택적인 패터닝 또는 우선적인 에칭을 위해 사용될 수 있다. 이러한 선택적인 패터닝 또는 우선적인 에칭은 마스크를 사용하여 달성될 수 있다. 예를 들어, 상이한 영역들은 상이한 높이들 또는 상이한 밀도들 또는 상이한 표면 조도를 갖는 힐록들을 생성하도록 패터닝되고 마스킹될 수 있다. 일부 실시 예들에서, 텍스처링된 표면은 추가 텍스처링을 생성하기 위한 마스크로서 사용될 수 있다.
플라즈마 프로세싱 챔버 (100) 의 일 특정한 실시 예에서, 상부 전극 (샤워헤드) (106) 은 단결정 실리콘으로 형성되고, 접착력을 국부적으로 개선하기 위해 중앙 부분에서 증가된 표면 조도를 갖도록 선택적으로 텍스처링된다. 이는 일부 경우들에서, 프로세스의 불균일성들 및 후속하는 폴리머 증착과 에칭으로 인한 접착 선택도를 제공할 수 있다. 다른 실시 예들에서, 실리콘 컴포넌트는 에지 링 또는 고 플로우 라이너이고, 컴포넌트는 선택적으로 텍스처링될 수도 있고 그렇지 않을 수도 있다.
힐록들의 피크로부터 밸리까지 평균 높이는 약 500 ㎚ 내지 20 ㎛의 범위일 수 있다. 일부 실시 예들에서, 힐록의 높이는 힐록들의 평균 높이보다 20 ％까지 보다 낮거나 보다 높을 수 있다. 일부 실시 예들에 따라, 힐록-형상 또는 피라미드-형상 구조들의 높이들은 증착된 폴리머들의 접착력을 개선하기 위해 폴리머 두께와 실질적으로 유사하다. 단결정 실리콘에 더하여, 폴리실리콘, 다결정 (multi-crystalline) 실리콘, 도핑된 실리콘, 및 실리콘 옥사이드 (SiO2) 가 또한 본 명세서에 기술된 방법들을 사용하여 텍스처링될 수 있다.
포타슘 하이드록사이드 (KOH) 및 소듐 하이드록사이드 (NaOH) 기반 화학 물질들이 피라미드-형상 또는 힐록-형상 구조들을 생성하도록, 바람직하게 상승된 온도들에서 실리콘 챔버 부품을 텍스처링하기 위해 사용될 수 있다. 피라미드-형상 또는 힐록-형상 구조들은 실리콘 표면의 증가된 고 주파수 조도를 발생시키고, 이는 폴리머 접착력을 개선하여 플레이킹을 감소시키거나 제거하는 것을 돕는다. 발생되는 실리콘 컴포넌트의 텍스처링된 외측 표면은 약 0.2 내지 2 ㎛ 범위의 표면 조도를 가질 수 있다. 일부 실시 예들에 따라, 챔버 부품의 표면적은 본 명세서에 기술된 실시 예들에 따른 텍스처링 후에 1000 ％까지 증가된다.
실리콘을 에칭하기 위해 KOH만을 사용하는 것은 등방성 에칭을 발생시키고, 힐록-형상 구조들을 갖는 목표된 텍스처를 발생시키지 않을 것이라는 것이 주의될 것이다. KOH 내 유기 알코올 또는 계면 활성제와 같은 첨가제의 존재는 실리콘 표면들 상에 실질적으로 균일한 피라미드들 또는 힐록들을 생성하기 위해 사용될 수 있다. 특정한 실시 예에 따라, 첨가제는 이소프로필 알코올 (IPA) 이다. 따라서, 일부 실시 예들에 따라, KOH + IPA 용액이 피라미드-형상 또는 힐록-형상 구조들을 생성하도록 사용될 수 있다. 그러나, IPA는 휘발성 재료일 수 있다. 따라서, 다른 실시 예들에서, 탈이온수, 계면 활성제들 및 다른 IPA-프리 첨가제들을 포함하는 다른 첨가제들이 텍스처링된 표면을 생성하도록 대신 사용될 수 있다.
도 3을 참조하면, 반도체 프로세싱 챔버의 실리콘 컴포넌트를 텍스처링하기 위한 방법 (300) 의 실시 예가 기술된다. 방법 (300) 은 단계 310에서 반도체 프로세싱 챔버의 실리콘 컴포넌트를 제공하는 것으로 시작된다. 실리콘 컴포넌트는 외측 표면을 갖는다. 일부 실시 예들에 따라, 실리콘 컴포넌트는 단결정 실리콘으로 형성된다. 다른 실시 예들에서, 실리콘 컴포넌트는 폴리실리콘 또는 도핑된 실리콘이다. 단계 320에서, 실리콘 컴포넌트는 실리콘 컴포넌트의 외측 표면 상에 힐록-형상 구조들을 생성하도록 화학적으로 에칭된다. 일 실시 예에 따라, 실리콘 컴포넌트는 실리콘 표면을 이방성으로 에칭하기 위해 KOH-기반 화학 물질들을 사용하여 화학적으로 에칭된다. 또 다른 실시 예에서, 실리콘 컴포넌트는 실리콘 표면을 이방성으로 에칭하기 위해 NaOH-기반 화학 물질들을 사용하여 화학적으로 에칭된다.
단계 330에서, 목표된다면, 옥사이드 층이 훨씬 보다 우수한 폴리머 접착력을 허용하도록 실리콘 컴포넌트의 외측 표면 상에 형성될 수 있다. 옥사이드 층의 두께는 바람직하게 약 10 ㎚ 내지 100 ㎛의 범위이다. 일 실시 예에 따라, 외측 층은 옥사이드 층을 형성하도록 인 시츄로 (in-situ) 열적으로 산화될 수 있다. 또 다른 실시 예에 따라, 실리콘 옥사이드 (SiO2) 층이 접착력을 개선하도록 표면 상에 형성된다. SiO2는 또한 인 시츄로, CVD (Chemical Vapor Deposition) 에 의해 증착될 수 있다. 대안적인 실시 예에서, SiCl4 + O2 또는 O2 플라즈마는 옥사이드 층을 형성하도록 CVD 또는 PECVD (Plasma Enhanced CVD) 에 의해 증착될 수 있다. 또 다른 실시 예들에서, 다른 폴리머들이 추가 폴리머 접착을 촉진하기 위해 외측 표면 상에 층을 형성하도록 증착될 수 있다.
단계 340에서, 반도체 웨이퍼들을 프로세싱하기 위한 반도체 프로세싱 챔버의 사용의 결과로서 힐록-형상 구조들이 부식된 후, 실리콘 컴포넌트의 외측 표면이 재가공될 (refurbish) 수 있다. 예를 들어, 피라미드들 또는 힐록들의 높이가 500 ㎚보다 낮아지면, 표면적을 증가시키고 컴포넌트의 수명을 연장하기 위해 재가공 프로세스가 수행될 수도 있다. 일부 실시 예들에서, 실리콘 컴포넌트의 외측 표면은 외측 표면을 화학적으로 재에칭함으로써 재가공된다. 다른 실시 예들에서, 실리콘 컴포넌트의 외측 표면은 템플릿-보조된 방법에 의해 재가공되거나, 실리콘 컴포넌트의 표면 모폴로지를 튜닝하거나 재생하기 (regenerate) 위해 에칭 마스크 템플릿으로서 기존의 부식된 힐록-형상 텍스처링된 실리콘 표면들을 사용함으로써 재가공된다. 단계 350에서, 목표된다면, 옥사이드 층이 단계 330과 유사하게 훨씬 보다 우수한 폴리머 접착력을 허용하도록 재가공된 실리콘 컴포넌트의 외측 표면 상에 형성될 수 있다. 일부 실시 예들에서, 330 및 350의 옥사이드 층 형성 단계들은 생략될 수 있다.
도 4는 반도체 프로세싱 챔버의 실리콘 컴포넌트를 선택적으로 텍스처링하기 위한 방법 (400) 의 또 다른 실시 예의 플로우차트이다. 단계 410에서, 반도체 챔버의 실리콘 함유 컴포넌트가 제공된다. 이어서 실리콘 함유 컴포넌트의 외측 표면은 표면적을 증가시키기 위해 컴포넌트의 적어도 일부에서 선택적으로 텍스처링된다. 외측 표면은 먼저 단계 420에서 실리콘 컴포넌트의 외측 표면을 패터닝하고 마스킹하고, 이어서 실리콘 컴포넌트의 외측 표면 상에 힐록-형상 구조들을 선택적으로 형성하도록 단계 430에서 화학적 에칭 또는 기계적 에칭을 함으로써 선택적으로 텍스처링될 수 있다.
또 다른 실시 예에 따라, 피라미드-형상 또는 힐록-형상 구조들 대신, 역 힐록 (inverted hillock)-형상 또는 역 피라미드 구조들이 폴리머 접착력을 개선하기 위해 실리콘 표면들의 표면적을 증가시키도록 플라즈마 프로세싱 챔버 (100) 의 실리콘 표면들 상에 생성될 수 있다. 도 2b에 도시된 바와 같이, 이들 역 피라미드들 (210) 은 피라미드-형상 또는 힐록-형상 구조들과 유사하고, 단지 뒤집힌다. 일부 실시 예들에 따라, 역 피라미드들 (210) 은 포토리소그래피 레이저 프로세스들, 등을 수반하는 기법들을 사용하여 생성될 수 있다.
실리콘 표면들 상의 이러한 역 피라미드들을 텍스처링하는 보다 간단한 방법은 Cu(NO3)2/HF/H2O2/H2O 혼합물, 바람직하게 약 15 분 동안 약 50 ℃에서 결정질 실리콘의 마스크리스 (maskless) Cu-나노입자들 (NPs) 보조된 이방성 에칭의 사용을 수반한다. 이 실시 예에 따라, 텍스처링 후, 역 피라미드들은 이어서 잔류 Cu-NP들을 제거하기 위해 적어도 약 20 분 동안 초음파 처리 배스 (sonication bath) 에서 농축된 질산을 사용하여 세정될 수 있다. 상기 주어진 파라미터들은 캘리포니아 프레몬트 소재의 Lam Research Corporation에 의해 제조된 Flex® 제품군의 제품들과 같은 플라즈마 반도체 프로세싱 챔버의 실리콘 컴포넌트들에 대한 텍스처링 프로세스들에 기초한다.
텍스처링은 챔버 (100) 내에서, 에지 링 (109), 가스 분배 플레이트 (106), 및 고 플로우 라이너 (104) 와 같은 실리콘 부품의 선택적인 패터닝 또는 우선적인 에칭을 위해 사용될 수 있다. 이러한 선택적인 패터닝 또는 우선적인 에칭은 마스크를 사용하여 달성될 수 있다. 예를 들어, 상이한 영역들은 상이한 높이들 또는 상이한 밀도들 또는 상이한 표면 조도를 갖는 역 힐록들을 생성하도록 패터닝되고 마스킹될 수 있다. 일부 실시 예들에서, 텍스처링 자체는 추가 텍스처링을 생성하기 위한 마스크로서 사용될 수 있다.
플라즈마 프로세싱 챔버 (100) 의 일 특정한 실시 예에서, 상부 전극 (샤워헤드) (106) 은 단결정 실리콘으로 형성되고, 접착력에 대한 제어를 국부적으로 갖기 위해 중앙 부분에서 증가된 표면 조도를 갖도록 선택적으로 텍스처링된다. 이는 일부 경우들에서, 프로세스의 불균일성들 및 후속하는 폴리머 증착과 에칭으로 인한 접착 선택도를 제공할 수 있다. 다른 실시 예들에서, 실리콘 컴포넌트는 에지 링 또는 고 플로우 라이너이고, 컴포넌트는 선택적으로 텍스처링될 수도 있고 그렇지 않을 수도 있다.
역 피라미드 구조들의 텍스처링은 또한 힐록들 또는 피라미드들의 형상, 힐록들 또는 피라미드들의 높이 (피크 투 밸리), 및 힐록들 또는 피라미드들의 반사율이 텍스처링에 사용된 화학 물질 및 다른 프로세싱 조건들을 맞춤으로써 선택될 수 있다는 점에서 튜닝 가능하다. 역 피라미드들의 모폴로지는 Cu(NO3)2/HF/H2O2/H2O 혼합물의 농도뿐만 아니라 에칭 시간, 에칭 온도를 맞춤으로써 제어될 수 있다. 일부 실시 예들에 따라, 역 피라미드 구조들을 생성하기 위한 텍스처링 프로세스들은 약 40 내지 70 ℃의 온도 범위에서 수행된다.
일 실시 예에 따라, Cu(NO3)2/HF/H2O2/H2O 혼합물을 사용하여 텍스처링하기 전에, 1-0-0 결정 배향을 갖는 결정질 실리콘은 유기 오염 물질들을 제거하기 위해 아세톤에서 린싱되고 이어서 탈이온수를 사용하여 린싱될 수 있다.
도 5를 참조하면, 반도체 프로세싱 챔버의 실리콘 컴포넌트를 텍스처링하기 위한 방법 (500) 의 실시 예가 기술된다. 방법 (500) 은 단계 510에서 반도체 프로세싱 챔버의 실리콘 컴포넌트를 제공하는 것으로 시작된다. 실리콘 컴포넌트는 외측 표면을 갖는다. 일부 실시 예들에 따라, 실리콘 컴포넌트는 단결정 실리콘으로 형성된다. 다른 실시 예들에서, 실리콘 컴포넌트는 폴리실리콘 또는 도핑된 실리콘이다. 단계 520에서, 결정질 실리콘 컴포넌트는 유기 오염 물질들을 제거하기 위해 아세톤에서 린싱될 수 있고 이어서 단계 530에서 탈이온수로 린싱될 수 있다.
단계 540에서, 실리콘 컴포넌트는 실리콘 컴포넌트의 외측 표면 상에 역 힐록-형상 구조들을 생성하도록 화학적으로 에칭된다. 일 실시 예에 따라, 실리콘 컴포넌트는 실리콘 표면을 이방성으로 에칭하기 위해 마스크리스 Cu-나노입자들 (NPs) 을 사용하여 화학적으로 에칭된다. Cu(NO3)2/HF/H2O2/H2O 혼합물은 바람직하게 약 50 ℃의 온도에서 그리고 약 15 분 동안 실리콘 표면을 텍스처링하도록 사용될 수 있다.
단계 550에서, 목표된다면, 옥사이드 층이 훨씬 보다 우수한 폴리머 접착력을 허용하도록 실리콘 컴포넌트의 외측 표면 상에 형성될 수 있다. 옥사이드 층의 두께는 바람직하게 약 10 ㎚ 내지 100 ㎛의 범위이다. 일 실시 예에 따라, 외측 층은 옥사이드 층을 형성하도록 인 시츄로 열적으로 산화될 수 있다. 또 다른 실시 예에 따라, 실리콘 옥사이드 (SiO2) 층이 접착력을 개선하도록 표면 상에 형성된다. SiO2는 또한 인 시츄로, CVD에 의해 증착될 수 있다. 대안적인 실시 예에서, SiCl4 + O2 또는 O2 플라즈마는 옥사이드 층을 형성하도록 CVD 또는 PECVD에 의해 증착될 수 있다. 또 다른 실시 예들에서, 다른 폴리머들이 추가 폴리머 접착을 촉진하기 위해 외측 표면 상에 층을 형성하도록 증착될 수 있다.
단계 560에서, 반도체 웨이퍼들을 프로세싱하기 위한 반도체 프로세싱 챔버의 사용의 결과로서 역 힐록-형상 구조들이 부식된 후, 실리콘 컴포넌트의 외측 표면이 재가공될 수 있다. 예를 들어, 역 피라미드들 또는 역 힐록들의 높이가 약 500 ㎚보다 낮아지면, 표면적을 증가시키고 컴포넌트의 수명을 연장하기 위해 재가공 프로세스가 수행될 수도 있다. 일부 실시 예들에서, 실리콘 컴포넌트의 외측 표면은 외측 표면을 화학적으로 재에칭함으로써 재가공된다. 다른 실시 예들에서, 실리콘 컴포넌트의 외측 표면은 템플릿-보조된 방법에 의해 재가공되거나, 실리콘 컴포넌트의 표면 모폴로지를 튜닝하거나 재생성하기 위해 에칭 마스크 템플릿으로서 기존의 부식된 역 힐록-형상 텍스처링된 실리콘 표면들을 사용함으로써 재가공된다.
단계 570에서, 목표된다면, 옥사이드 층이 단계 550과 유사하게 훨씬 보다 우수한 폴리머 접착력을 허용하도록 재가공된 실리콘 컴포넌트의 외측 표면 상에 형성될 수 있다. 일부 실시 예들에서, 570의 옥사이드 층 형성 단계는 생략될 수 있다.
도 6은 반도체 프로세싱 챔버의 실리콘 컴포넌트를 선택적으로 텍스처링하기 위한 방법 (600) 의 또 다른 실시 예의 플로우차트이다. 단계 610에서, 반도체 챔버의 실리콘 함유 컴포넌트가 제공된다. 이어서 실리콘 함유 컴포넌트의 외측 표면은 표면적을 증가시키기 위해 컴포넌트의 적어도 일부에서 선택적으로 텍스처링된다. 외측 표면은 먼저 단계 620에서 실리콘 컴포넌트의 외측 표면을 패터닝하고 마스킹하고, 이어서 실리콘 컴포넌트의 외측 표면 상에 역 힐록-형상 구조들을 선택적으로 형성하도록 단계 630에서 화학적 에칭 또는 기계적 에칭을 함으로써 선택적으로 텍스처링될 수 있다.
또 다른 실시 예에 따라, 반도체 챔버 (100) 의 상부 외측 전극 (116) 및 고 플로우 라이너 (104) 는 다결정 실리콘으로 형성된다. 다결정 실리콘 바디가 캐스팅된다 (cast). 캐스팅된 다결정 실리콘 바디는 범프들을 포함하는 힐록-형상 구조들을 형성하도록 텍스처링되는 외측 표면을 갖는다. 이 실시 예에서, 범프들은 적어도 500 ㎚의 높이를 갖고, 범프들의 영역은 다결정 실리콘 바디의 텍스처링된 표면의 전체 면적의 적어도 90 ％에 걸쳐 형성된다. 다양한 실시 예들에서, 다결정 실리콘 바디의 텍스처링된 표면은 다결정 실리콘 바디의 전체 표면이다.
일 실시 예에서, MAE 프로세스는 각각 4:1:6의 몰 비로 질산, 플루오르화수소산 및 아세트산의 혼합물을 사용한다. 실리콘 바디의 표면은 텍스처링된 표면을 에칭하고 생성하도록 혼합된 산에 노출된다.
도 7은 실리콘 바디의 텍스처링된 표면 (704) 의 확대된 이미지이다. 실리콘 바디의 텍스처링된 표면 (704) 은 제 1 결정질 입자 (708) 및 제 2 결정질 입자 (712) 를 갖는다. 점선들 (716) 로 나타낸 입자 경계가 제 1 결정질 입자 (708) 와 제 2 결정질 입자 (712) 사이에 있다. 텍스처링은 도 7에 도시된 바와 같이, 제 1 결정질 입자 (708) 의 입자 표면의 텍스처로 하여금 제 2 결정질 입자 (712) 의 입자 표면의 텍스처와 상이하게 한다. 이론에 얽매이지 않고, 상이한 결정질 입자들 (708, 712) 은 상이한 배향들을 갖는다. 에칭은 결정 배향에 따라 이방성이다. 따라서, 상이한 결정질 입자들 (708, 712) 은 상이한 텍스처들을 갖는다. 그러나, 이 실시 예의 텍스처링은 범프들을 포함하는 힐록-형상 구조들의 텍스처링된 표면들을 갖는 상이한 입자 표면들을 발생시킨다. 이 실시 예에서, 범프들은 적어도 500 ㎚의 높이를 갖고, 범프들의 영역은 다결정 실리콘 바디의 텍스처링된 표면의 면적의 적어도 90 ％에 걸쳐 형성된다. 따라서, 상이한 입자 표면들의 텍스처들이 상이하지만, 상이한 입자 구조들의 특정한 특성들은 예를 들어, 문턱값 범위 내의 범프 높이 및 면적 백분율을 가짐으로써 균일하다.
일부 실시 예들에 따라, 본 명세서에 기술된 텍스처링 프로세스들은 약 5 내지 80 ℃의 온도 범위에서 수행된다. 다른 실시 예들에서, 온도 범위는 약 25 ℃ 내지 100 ℃이다. 텍스처링은 에지 링 (109), 가스 분배 플레이트 (106), 상부 외측 전극 (116), 및 고 플로우 라이너 (104) 와 같은, 반도체 프로세싱 챔버 (100) 내에서 사용하기 위해 구성된 다결정 실리콘 부품에 사용될 수 있다. 일부 실시 예들에서, 텍스처링은 60 초 내지 100 초 동안 수행될 수도 있다.
힐록들의 피크로부터 밸리까지 평균 높이는 약 500 ㎚ 내지 20 ㎛의 범위일 수 있다. 일부 실시 예들에서, 힐록의 높이는 힐록들의 평균 높이보다 20 ％까지 보다 낮거나 보다 높을 수 있다. 일부 실시 예들에 따라, 힐록-형상 구조들의 높이들은 증착된 폴리머들의 접착력을 개선하는 것을 돕도록 폴리머 두께와 실질적으로 유사하다.
일부 실시 예들에 따라, 챔버 부품의 표면적은 본 명세서에 기술된 실시 예들에 따른 텍스처링 후에 1000 ％까지 증가된다.
도 8을 참조하면, 반도체 프로세싱 챔버 (100) 에서 사용하기 위해 구성된 다결정 실리콘 컴포넌트 바디를 텍스처링하기 위한 방법의 실시 예가 기술된다. 방법은 반도체 프로세싱 챔버의 다결정 실리콘 컴포넌트 바디를 제공하는 것으로 시작된다 (단계 804). 이 실시 예에서, 다결정 실리콘 컴포넌트 바디는 캐스팅에 의해 형성된 상부 외측 전극 (116) 이다. 다결정 실리콘 컴포넌트 바디는 외측 표면을 갖는다. 다결정 실리콘 컴포넌트 바디는 다결정 실리콘 컴포넌트 바디의 외측 표면 상에 범프들 또는 피트들 (pits) 을 생성하도록 화학적으로 에칭된다 (단계 808). 이들 범프들 또는 피트들은 힐록-형상 구조들일 수 있고, 피트들은 역 힐록-형상 구조들이다. 일 실시 예에 따라, 다결정 실리콘 컴포넌트 바디는 각각 4:1:6의 몰 비로 질산, 플루오르화수소산 및 아세트산의 혼합된 산을 사용하여 화학적으로 에칭된다. 다결정 실리콘 컴포넌트 바디는 반도체 프로세싱 챔버 (100) 내에서 사용된다 (단계 812). 반도체 프로세싱 챔버 (100) 내의 사용은 힐록-형상 구조들로 하여금 부식되게 한다. 예를 들어, 힐록들의 높이는 500 ㎚보다 낮아질 수도 있다. 이에 더하여, 증착물들이 다결정 실리콘 컴포넌트 바디의 외측 표면의 부품 상에 축적될 수도 있다. 사용된 다결정 실리콘 컴포넌트 바디의 외측 표면은 표면적을 증가시키고 컴포넌트의 수명을 연장하기 위해 재가공된다 (단계 816). 이 실시 예에서, 실리콘 컴포넌트의 외측 표면은 다결정 실리콘 컴포넌트 바디의 표면을 폴리싱함으로써 재가공된다. 폴리싱은 사용 동안 표면 상에 증착된 오염 물질들을 제거하고, 다결정 실리콘 컴포넌트 바디의 표면을 평활화한다. 폴리싱은 다결정 실리콘 컴포넌트 바디의 표면의 0.5 ㎜ 내지 2 ㎜를 제거할 수도 있다. 이어서 다결정 실리콘 컴포넌트 바디의 표면은 새로운 범프들 또는 피트들 (예를 들어, 힐록-형상 구조들) 을 생성하도록 상기 에칭 레시피를 사용함으로써 화학적으로 재에칭된다 (단계 820). 이어서 다결정 실리콘 컴포넌트는 반도체 프로세싱 챔버 (100) 에서 다시 사용될 수 있다.
또 다른 실시 예에 따라, 힐록-형상 구조들이 범프들을 형성하는 대신, 힐록-형상 구조들은 피트들 또는 디봇들 (divots) 을 형성한다. 다양한 실시 예들에서, 상이한 비들의 MAE가 사용될 수도 있다. 4:1:6의 몰 비로 질산, 플루오르화수소산 및 아세트산의 혼합된 산을 사용하는 MAE 프로세스 대신, 다른 실시 예들은 다른 비들로 질산, 플루오르화수소산 및 아세트산의 혼합된 산을 사용하는 MAE를 가질 수도 있고, 아세트산의 몰 농도는 플루오르화수소산의 몰 농도의 적어도 2 배이고, 아세트산의 몰 농도는 질산의 몰 농도보다 크다. 이러한 에칭 프로세스는 범프들 또는 피트들이 특정한 범위 내의 높이들 및 면적들을 갖는다는 점에서 입자 경계들에 걸쳐 균일한 텍스처를 제공할 것이라는 것이 예기치 않게 발견되었다. 텍스처링은 상이한 다결정 입자들에 대해 상이하지만, 문턱값 내에서는 균일하다. 다른 실시 예들에서, 텍스처링에 의해 제공된 범프들 또는 피트들이 특정한 범위 내에 있도록 입자 경계들에 걸쳐 균일한 텍스처를 제공하기 위해 다른 이방성 에칭 프로세스들이 사용될 수도 있다.
다양한 실시 예들에서, 다결정 실리콘 컴포넌트 바디는 캐스팅된다. 이러한 캐스팅은 실리콘을 단결정 구조로 형성하는 대신, 실리콘을 용융시키고, 실리콘을 몰드 내에 붓고, 벌크 다결정 실리콘 바디를 형성하기 위해 실리콘을 냉각함으로써 수행될 수도 있다.
본 발명의 몇몇 실시 예들만이 상세히 기술되었지만, 본 발명은 본 발명의 정신 또는 범위로부터 벗어나지 않고 많은 다른 형태들로 구현될 수도 있다는 것이 인식되어야 한다. 전술한 모든 것들을 고려하여, 본 실시 예들은 예시적이며 제한적이지 않고, 본 발명은 본 명세서에 제공된 상세들로 제한되지 않고 첨부된 청구항들의 범위 및 등가물들 내에서 수정될 수도 있다는 것이 자명할 것이다.
Claims (37)
- 반도체 프로세싱 챔버의 컴포넌트에 있어서, 상기 컴포넌트는 실리콘을 포함하는 재료로 형성되며 상기 컴포넌트는 복수의 힐록 (hillock)-형상 구조들을 포함하는 텍스처링된 (textured) 외측 표면을 포함하는, 컴포넌트.
- 제 1 항에 있어서,
상기 컴포넌트는 전극, 에지 링, 및 라이너 중 적어도 하나인, 컴포넌트. - 제 1 항에 있어서,
상기 재료는 단결정 실리콘, 도핑된 실리콘, 폴리실리콘, 및 다결정 (multi-crystalline) 실리콘 중 하나인, 컴포넌트. - 제 1 항에 있어서,
상기 복수의 힐록-형상 구조들의 평균 높이는 약 500 ㎚ 내지 20 ㎛의 범위인, 컴포넌트. - 제 1 항에 있어서,
상기 텍스처링된 외측 표면은 약 0.2 내지 2 ㎛ 범위의 표면 조도 (roughness) 를 갖는, 컴포넌트. - 제 1 항에 있어서,
상기 복수의 힐록-형상 구조들의 평균 반사율은 400 내지 800 ㎚의 광에서 약 5 내지 30 ％의 범위인, 컴포넌트. - 제 1 항에 있어서,
상기 복수의 힐록-형상 구조들은 역 힐록 (inverted hillock)-형상 구조들인, 컴포넌트. - 반도체 프로세싱 챔버에서 사용하기 위해 구성된 컴포넌트에 있어서, 표면적을 갖는 텍스처링된 표면을 포함하는 다결정 실리콘 바디를 포함하고, 상기 텍스처링된 표면은 복수의 범프들 또는 피트들 (pits) 을 갖는 영역을 포함하는, 컴포넌트.
- 제 8 항에 있어서,
상기 텍스처링된 표면은 제 1 입자 표면 및 제 2 입자 표면을 포함하는 복수의 입자 표면들을 포함하고, 상기 제 1 입자 표면은 상기 제 2 입자 표면의 텍스처와 상이한 텍스처를 갖는, 컴포넌트. - 제 8 항에 있어서,
상기 다결정 실리콘 바디는 캐스팅된 다결정 실리콘 바디인, 컴포넌트. - 제 8 항에 있어서,
상기 다결정 실리콘 바디는 벌크 다결정 실리콘 바디인, 컴포넌트. - 제 8 항에 있어서,
상기 컴포넌트는 전극, 에지 링, 또는 라이너 중 적어도 하나인, 컴포넌트. - 제 8 항에 있어서,
상기 복수의 범프들 또는 피트들의 평균 높이는 약 500 ㎚ 내지 20 ㎛의 범위인, 컴포넌트. - 제 8 항에 있어서,
상기 복수의 범프들 또는 피트들을 갖는 상기 영역은 상기 텍스처링된 표면의 전체 표면적의 적어도 90 ％에 걸쳐 형성되는, 컴포넌트. - 반도체 프로세싱 챔버의 실리콘 컴포넌트를 텍스처링하기 위한 방법에 있어서,
외측 표면을 갖는 실리콘 컴포넌트를 제공하는 단계; 및
상기 외측 표면 상에 복수의 힐록-형상 구조들을 생성하도록 상기 외측 표면을 텍스처링하는 단계를 포함하는, 실리콘 컴포넌트 텍스처링 방법. - 제 15 항에 있어서,
상기 실리콘 컴포넌트는 선택적으로 텍스처링되는, 실리콘 컴포넌트 텍스처링 방법. - 제 15 항에 있어서,
상기 텍스처링은 상기 외측 표면을 화학적으로 에칭함으로써 달성되는, 실리콘 컴포넌트 텍스처링 방법. - 제 17 항에 있어서,
상기 화학적으로 에칭하는 것은 포타슘 하이드록사이드를 포함하는 용액을 사용하여 수행되는, 실리콘 컴포넌트 텍스처링 방법. - 제 17 항에 있어서,
상기 화학적으로 에칭하는 것은 소듐 하이드록사이드를 포함하는 용액을 사용하여 수행되는, 실리콘 컴포넌트 텍스처링 방법. - 제 17 항에 있어서,
상기 화학적으로 에칭하는 것은 질산, 아세트산 및 플루오르화수소산을 포함하는 산 혼합물을 사용하여 수행되는, 실리콘 컴포넌트 텍스처링 방법. - 제 15 항에 있어서,
상기 실리콘 컴포넌트는 단결정 실리콘, 도핑된 실리콘, 폴리실리콘, 및 다결정 실리콘 중 하나를 포함하는, 실리콘 컴포넌트 텍스처링 방법. - 제 15 항에 있어서,
상기 복수의 힐록-형상 구조들은 약 500 ㎚ 내지 20 ㎛ 범위의 제 1 평균 높이를 갖는, 실리콘 컴포넌트 텍스처링 방법. - 제 22 항에 있어서,
상기 복수의 힐록-형상 구조들이 부식되고 제 2 평균 높이를 가진 후 상기 외측 표면을 재가공하는 (refurbish) 단계를 더 포함하고, 상기 재가공하는 단계는 제 3 평균 높이를 갖도록 상기 복수의 힐록-형상 구조들 중 하나 이상을 재생하기 (regenerate) 위해 상기 외측 표면을 재에칭하는 것을 포함하고, 상기 제 2 평균 높이는 상기 제 1 평균 높이 및 상기 제 3 평균 높이보다 작은, 실리콘 컴포넌트 텍스처링 방법. - 제 15 항에 있어서,
상기 외측 표면을 텍스처링한 후 상기 외측 표면 상에 옥사이드 층을 형성하는 단계를 더 포함하는, 실리콘 컴포넌트 텍스처링 방법. - 제 15 항에 있어서,
상기 텍스처링하는 단계는 소프트 마스크 또는 하드 마스크를 사용하는 패터닝에 이어서 상기 외측 표면을 에칭함으로써 달성되는, 실리콘 컴포넌트 텍스처링 방법. - 제 15 항에 있어서,
상기 텍스처링하는 단계는 추가 텍스처링을 생성하기 위해 마스크로서 사용될 수 있는 텍스처링된 표면을 생성하는, 실리콘 컴포넌트 텍스처링 방법. - 제 15 항에 있어서,
상기 복수의 힐록-형상 구조들은 역 힐록-형상 구조들인, 실리콘 컴포넌트 텍스처링 방법. - 제 27 항에 있어서,
상기 텍스처링하는 단계는 상기 외측 표면을 화학적으로 에칭함으로써 달성되고, 상기 화학적으로 에칭하는 것은 Cu(NO3)2/HF/H2O2/H2O를 포함하는 용액을 사용하여 수행되는, 실리콘 컴포넌트 텍스처링 방법. - 반도체 프로세싱 챔버에서 사용하기 위한 다결정 실리콘 컴포넌트를 제조하기 위한 방법에 있어서,
표면을 갖는 다결정 실리콘 바디를 제공하는 단계; 및
표면적을 갖는 텍스처링된 표면을 형성하기 위해 상기 다결정 실리콘 바디의 상기 표면을 텍스처링하는 단계로서, 상기 텍스처링된 표면은 복수의 범프들 또는 피트들을 갖는 영역을 포함하고, 상기 복수의 범프들 또는 피트들은 적어도 500 ㎚의 높이를 갖는, 상기 표면 텍스처링 단계를 포함하는, 다결정 실리콘 컴포넌트 제조 방법. - 제 29 항에 있어서,
상기 텍스처링하는 단계는 상기 표면을 이방성으로 에칭하는 단계를 포함하는, 다결정 실리콘 컴포넌트 제조 방법. - 제 29 항에 있어서,
상기 표면을 이방성으로 에칭하는 단계는 상기 표면을 혼합된 산에 노출하는 단계를 포함하는, 다결정 실리콘 컴포넌트 제조 방법. - 제 29 항에 있어서,
상기 다결정 실리콘 바디를 제공하는 단계는 상기 다결정 실리콘 바디를 캐스팅하는 단계를 포함하는, 다결정 실리콘 컴포넌트 제조 방법. - 제 29 항에 있어서,
상기 다결정 실리콘 바디를 제공하는 단계는 사용된 다결정 실리콘 바디를 폴리싱하는 단계를 포함하는, 다결정 실리콘 컴포넌트 제조 방법. - 제 29 항에 있어서,
상기 텍스처링하는 단계는 질산, 플루오르화수소산, 및 아세트산의 혼합물에 상기 표면을 노출시키는 단계를 포함하는, 다결정 실리콘 컴포넌트 제조 방법. - 제 34 항에 있어서,
상기 플루오르화수소산은 몰 농도를 갖고 상기 아세트산은 몰 농도를 갖고, 그리고 상기 아세트산의 상기 몰 농도는 상기 플루오르화수소산의 상기 몰 농도의 적어도 2 배인, 다결정 실리콘 컴포넌트 제조 방법. - 제 34 항에 있어서,
상기 질산은 몰 농도를 갖고 상기 아세트산은 몰 농도를 갖고, 그리고 상기 아세트산의 상기 몰 농도는 상기 질산의 상기 몰 농도보다 큰, 다결정 실리콘 컴포넌트 제조 방법. - 제 29 항에 있어서,
상기 복수의 범프들 또는 피트들을 갖는 상기 영역은 상기 표면적의 전체 면적의 적어도 90 ％에 걸쳐 형성되는, 다결정 실리콘 컴포넌트 제조 방법.
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