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KR20210035449A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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KR20210035449A
KR20210035449A KR1020190117246A KR20190117246A KR20210035449A KR 20210035449 A KR20210035449 A KR 20210035449A KR 1020190117246 A KR1020190117246 A KR 1020190117246A KR 20190117246 A KR20190117246 A KR 20190117246A KR 20210035449 A KR20210035449 A KR 20210035449A
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KR
South Korea
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silicon liner
layer
pattern
active
liner layer
Prior art date
Application number
KR1020190117246A
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윤성미
임동현
김주엽
위주형
이남훈
정천형
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삼성전자주식회사
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Publication date
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Priority to US16/850,223 priority patent/US11296089B2/en
Priority to DE102020111096.0A priority patent/DE102020111096A1/de
Priority to CN202010945220.7A priority patent/CN112635465A/zh
Publication of KR20210035449A publication Critical patent/KR20210035449A/ko
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Abstract

반도체 소자는, 기판으로부터 돌출되는 액티브 패턴들이 구비될 수 있다. 상기 액티브 패턴들 및 기판 표면을 따라 결정질의 실리콘 라이너막이 구비될 수 있다. 상기 실리콘 라이너막 상에 절연막이 구비될 수 있다. 상기 절연막 상에, 상기 액티브 패턴들 사이의 트렌치를 채우는 소자 분리막 패턴이 구비될 수 있다. 상기 실리콘 라이너막 상에 게이트 구조물 및 상기 게이트 구조물 양 측의 실리콘 라이너막 및 액티브 패턴 상부에 각각 구비되는 불순물 영역을 포함하는 트랜지스터를 포함할 수 있다.

Description

반도체 소자 및 이의 제조 방법{A SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 액티브 패턴을 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
최근의 반도체 소자가 고집적화됨에 따라. 액티브 패턴들의 상부면 면적이 감소되고 있으며 상기 액티브 패턴들 사이의 간격도 좁아지고 있다. 상기 액티브 패턴들은 결함을 갖지 않고, 상기 액티브 패턴 상에 트랜지스터 및 콘택 플러그가 형성될 수 있도록 충분한 면적을 갖는 것이 요구되고 있다.
본 발명의 과제는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 과제는 반도체 소자를 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 기판으로부터 돌출되는 액티브 패턴들이 구비될 수 있다. 상기 액티브 패턴들 및 기판 표면을 따라 결정질의 실리콘 라이너막이 구비될 수 있다. 상기 실리콘 라이너막 상에 절연막이 구비될 수 있다. 상기 절연막 상에, 상기 액티브 패턴들 사이의 트렌치를 채우는 소자 분리막 패턴이 구비될 수 있다. 상기 실리콘 라이너막 상에 게이트 구조물 및 상기 게이트 구조물 양 측의 실리콘 라이너막 및 액티브 패턴 상부에 각각 구비되는 불순물 영역을 포함하는 트랜지스터를 포함할 수 있다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 기판으로부터 돌출되는 액티브 패턴들이 구비된다. 상기 액티브 패턴들 및 기판 상에 상기 액티브 패턴들 및 기판 표면을 덮는 결정질의 실리콘 라이너막이 구비된다. 상기 실리콘 라이너막 상에 상기 액티브 패턴들 사이의 트렌치를 채우는 소자 분리막 패턴이 구비된다. 상기 실리콘 라이너막 상에 구비되는 게이트 구조물 및 상기 게이트 구조물 양 측의 실리콘 라이너막 및 액티브 패턴 상부에 각각 구비되는 제1 및 제2 불순물 영역을 포함하는 트랜지스터가 구비된다. 상기 실리콘 라이너막, 소자 분리 패턴 및 게이트 구조물을 덮는 제1 층간 절연막이 구비된다. 상기 제1 층간 절연막을 관통하여 상기 제1 및 제2 불순물 영역들과 각각 접촉하는 제1 및 제2 콘택 플러그가 구비된다. 상기 제1 콘택 플러그와 전기적으로 연결되는 비트 라인이 구비된다. 상기 제2 콘택 플러그와 전기적으로 연결되는 커패시터를 포함된다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 기판으로부터 돌출되는 액티브 패턴들이 구비된다. 상기 액티브 패턴들 및 기판 표면을 따라 결정질의 실리콘 라이너막이 구비된다. 상기 실리콘 라이너막 상에 절연막이 구비된다. 상기 액티브 패턴 사이의 트렌치 내부의 상기 절연막 상에 저지막 패턴이 구비된다. 상기 저지막 패턴 상에, 상기 트렌치를 채우는 소자 분리막 패턴이 구비된다. 상기 실리콘 라이너막 상에 구비되는 게이트 구조물 및 상기 게이트 구조물 양 측의 실리콘 라이너막 및 액티브 패턴 상부에 각각 구비되는 불순물 영역을 포함하는 트랜지스터가 구비된다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자의 제조 방법으로, 기판의 일부분을 식각하여 상기 기판으로부터 돌출되는 액티브 패턴들을 형성한다. 상기 액티브 패턴들 및 기판 표면을 따라 결정질의 제1 실리콘 라이너막을 형성한다. 상기 제1 실리콘 라이너막을 산화시켜, 상기 제1 실리콘 라이너막보다 얇은 제2 실리콘 라이너막 및 상기 제2 실리콘 라이너막 상에 절연막을 형성한다. 상기 절연막 상에 상기 액티브 패턴들 사이의 트렌치를 채우는 소자 분리막을 형성한다. 상기 제2 실리콘 라이너막 상에 구비되는 게이트 구조물 및 상기 게이트 구조물 양 측의 제2 실리콘 라이너막 및 액티브 패턴 상부에 각각 구비되는 불순물 영역을 포함하는 트랜지스터를 형성한다.
설명한 것과 같이, 본 발명에 따른 액티브 구조물은 기판이 식각되어 형성된 제1 액티브 패턴 상에 결정질의 라이너막이 구비된다. 또한, 상기 결정질의 라이너막 상에 절연막이 포함될 수 있다. 상기 결정질의 라이너막은 표면 러프니스가 우수하고 결함을 포함하지 않을 수 있다. 따라서, 상기 액티브 구조물에 형성되는 반도체 소자는 고성능을 가질 수 있다. 또한, 상기 제1 액티브 패턴의 상부면 면적이 감소되지 않음에 따라, 상기 액티브 구조물 상에 트랜지스터 및 콘택 플러그들을 용이하게 형성될 수 있다.
도 1 내지 도 10 및 도 12 내지 도 24는 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도, 평면도 및 사시도들이다.
도 11은 상기 반도체 소자를 제조하는데 사용되는 장비를 나타낸다.
도 25 내지 도 27은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도 및 사시도들이다.
도 28 내지 도 30은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도 및 사시도들이다.
도 31 내지 도 35는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 36 및 도 37은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
이하에서, 상기 기판 상부면과 평행하고, 서로 수직한 2개의 방향을 각각 제1 방향 및 제2 방향이라 한다. 또한, 상기 제1 방향에 대해 사선 방향을 제3 방향이라 하고, 상기 제3 방향과 수직한 방향을 제4 방향이라 한다. 상기 제3 및 제4 방향은 상기 기판 상부면과 평행할 수 있다.
도 1 내지 도 10 및 도 12 내지 도 24는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도, 평면도 및 사시도들이다. 도 11은 상기 반도체 소자를 제조하는데 사용되는 장비를 나타낸다.
도 1, 7, 12 및 23은 평면도들이고, 도 2 내지 5, 8 내지 10, 13, 14, 16 내지 19, 21, 22 및 24는 단면도이고, 도 6, 10,15 및 20은 사시도이다. 구체적으로, 도 2, 4, 8, 13, 16 및 18은 도 1의 I-I' 부위를 절단한 단면도이고, 도 3, 5, 9, 14, 17, 19, 21 및 24는 도 1의 II-II' 부위를 절단한 단면도이고, 도 22는 도 1의 III-III' 부위를 절단한 단면도이다. 또한, 사시도들은 하나의 액티브 패턴 부위를 나타내고, 상기 액티브 패턴의 측벽에 형성되는 막들에 대해서만 도시하였다.
상기 반도체 소자는 디램 소자일 수 있다.
도 1 내지 도 3을 참조하면, 기판(100)이 마련된다. 상기 기판(100)은 단결정 반도체 물질을 포함할 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 기판(100)은 단결정 실리콘일 수 있다.
상기 기판(100) 상에 하드 마스크 패턴(도시안됨)을 형성하고, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판(100)을 식각한다. 따라서, 상기 기판(100)으로부터 돌출되는 제1 액티브 패턴들(102)이 형성될 수 있다. 상기 제1 액티브 패턴들(102) 사이에는 트렌치(104)가 형성될 수 있다. 예시적인 실시예에서, 디램 소자를 형성하기 위한 제1 액티브 패턴들(102)이 형성될 수 있다. 이 후, 상기 하드 마스크 패턴을 제거할 수 있다.
이하에서, 상기 기판(100) 및 제1 액티브 패턴(102)은 서로 다른 구성 요소로 설명하지만, 상기 제1 액티브 패턴(102)은 상기 기판(100)이 식각되어 형성된 것이므로 물성적으로 서로 동일한 반도체 물질일 수 있다. 또한, 상기 기판(100) 및 제1 액티브 패턴(102)은 동일한 하나의 몸체일 수 있다.
상기 제1 액티브 패턴들(102)은 고립된 형상을 가지면서 규칙적으로 배치될 수 있다. 상기 트렌치(104)의 측벽은 상기 제1 액티브 패턴들(102)의 측벽에 대응되고, 상기 트렌치(104)의 저면은 상기 기판(100) 표면과 대응될 수 있다.
예시적인 실시예에서, 상기 제1 액티브 패턴(102)은 상기 제3 방향으로 연장되는 형상을 가질 수 있다. 즉, 상기 제1 액티브 패턴들(102)은 상기 제3 방향으로 더 긴 길이를 갖고, 상기 제4 방향으로 더 짧은 길이를 가질 수 있다. 따라서, 상기 제1 액티브 패턴(102)은 상기 제3 방향이 장축 방향이 되고, 상기 제4 방향이 단축 방향이 될 수 있다.
상기 공정을 수행하면, 상기 기판(100) 표면 및 상기 제1 액티브 패턴(102)의 표면이 노출될 수 있다. 이 때, 상기 기판(100) 표면 및 제1 액티브 패턴(102)의 표면의 적어도 일부분은 불규칙하게 산화될 수 있다. 즉, 상기 기판(100) 표면 및 제1 액티브 패턴(102)의 표면에는 자연 산화막(106)이 형성될 수 있다.
도 4 내지 도 6을 참조하면, 상기 기판(100) 및 제1 액티브 패턴(102) 상에 형성된 자연 산화막(106)을 제거한다. 상기 자연 산화막(106)의 제거 공정은 건식 식각 공정 또는 습식 식각 공정을 포함할 수 있다.
예시적인 실시예에서, 상기 자연 산화막(106)을 제거하기 위하여, 먼저 식각 소오스 가스를 상기 기판(100) 및 제1 액티브 패턴(102) 표면 상에 유입하는 제1 공정을 수행할 수 있다. 따라서, 상기 식각 소오스 가스의 적어도 일부는 상기 기판(100) 및 제1 액티브 패턴(102) 표면과 접촉될 수 있다. 예시적인 실시예에서, 상기 식각 소오스 가스는 Ar, NH3 및 NF3를 사용할 수 있다.
이 후, 상기 기판(100) 및 제1 액티브 패턴(102)에 열 및 압력을 가하는 제2 공정을 수행할 수 있다. 상기 제1 및 제2 공정을 통해 상기 자연 산화막(106)이 제거될 수 있다.
예시적인 실시예에서, 상기 식각 소오스 가스가 유입되는 제1 공정과 상기 열 및 압력을 가하는 제2 공정은 서로 다른 식각 챔버에서 수행될 수 있다. 즉, 상기 제1 공정은 제1 식각 챔버 내에서 수행될 수 있고, 상기 제2 공정은 제2 식각 챔버 내에서 수행될 수 있다. 상기 제1 공정 및 제2 공정은 인시튜로 수행될 수 있고, 상기 제1 공정 및 제2 공정들 사이에는 진공 브레이크가 발생되지 않을 수 있다.
상기 제1 공정은 실온에서 수행될 수 있으며, 예를들어, 5℃ 내지 30℃의 온도에서 수행될 수 있다. 또한, 상기 제1 공정은 0.5Torr 내지 10Torr의 압력 범위 내에서 수행될 수 있다.
상기 제2 공정은 100℃ 내지 200℃의 온도에서 수행될 수 있으며, 1Torr 내지 20Torr의 압력 범위 내에서 수행될 수 있다.
도 7 내지 도 10을 참조하면, 상기 자연 산화막(106)이 제거된 상태의 상기 기판(100) 및 제1 액티브 패턴(102) 상에 결정질의 반도체 라이너를 형성한다.
예시적인 실시예에서, 상기 반도체 라이너는 결정질의 실리콘 라이너일 수 있다. 이하에서는 상기 반도체 라이너를 제1 실리콘 라이너라고 하면서 설명한다.
상기 제1 실리콘 라이너(110)는 상기 기판(100) 및 제1 액티브 패턴(102)의 표면으로부터 결정 성장하여 형성된 막일 수 있다. 따라서, 상기 제1 실리콘 라이너(110)는 상기 기판(100) 및 제1 액티브 패턴(102)과 실질적으로 동일한 결정 구조를 가질 수 있다.
상기 제1 실리콘 라이너는 상기 제1 액티브 패턴들 및 기판 표면 전체를 덮는 형상을 가질 수 있다. 즉, 상기 기판 및 제1 액티브 패턴에 별도의 블록킹막이 형성되지 않으므로, 상기 제1 실리콘 라이너는 상기 기판 및 제1 액티브 패턴 전체 표면에서 결정 성장하여 형성될 수 있다.
상기 제1 실리콘 라이너(110)는 비정질로 형성되는 것이 아니라 증착시에 이미 결정질로 형성되므로, 후속 공정에서 별도의 결정화 과정이 수행되지 않는다. 따라서, 비정질 실리콘이 불균일하게 부분 결정화되면서 실리콘막의 표면 러프니스(roughness)가 불량해지는 문제가 발생되지 않을 수 있다.
또한, 후속 공정에서 상기 제1 실리콘 라이너(110)의 표면이 균일하게 산화될 수 있다.
한편, 상기 제1 실리콘 라이너(110)를 형성할 때, 상기 기판(100) 및 제1 액티브 패턴(102)의 표면 상에 상기 자연 산화막(106)이 존재하는 경우에는 상기 제1 실리콘 라이너(110)는 결정 결함을 가질 수 있다. 그러므로, 상기 제1 실리콘 라이너(110)를 형성할 때, 상기 기판(100) 및 제1 액티브 패턴(102)의 표면 상에는 상기 자연 산화막(106)이 존재하지 않아야 한다. 따라서, 상기 제1 실리콘 라이너(110)를 형성하는 공정은 상기 자연 산화막(106)을 제거하는 공정은 인시튜로 수행될 수 있고, 상기 공정들은 진공 브레이크 없이 수행될 수 있다.
상기 결정질의 제1 실리콘 라이너(110)를 형성하기 위하여, 고온 및 고압으로 증착 공정을 수행할 수 있고, 이 때 실리콘 소오스 가스의 분압이 높아지도록 공정 조건을 조절할 수 있다.
구체적으로, 상기 제1 실리콘 라이너(110)를 형성하는 공정은 50Torr 내지 500 Torr의 압력으로 수행될 수 있다. 공정 온도는 400℃ 내지 800℃일 수 있다. 또한, 상기 실리콘 소오스 가스는 예를들어, 모노 실란(mono silane), 다이 실란(disilane), 디클로로 실란(DCS) 등을 들 수 있다. 상기 실리콘 소오스 가스는 30sccm 내지 150sccm의 유량으로 유입될 수 있다.
상기 실리콘 소오스 가스는 탄소를 포함하지 않을 수 있다. 또한, 상기 증착 공정에서는 탄소를 포함하는 실리콘 시드막의 형성 공정이 생략될 수 있다. 따라서, 상기 제1 실리콘 라이너(110) 내에 탄소가 포함되지 않을 수 있다. 이로인해, 상기 탄소가 제1 실리콘 라이너에 포함됨으로써 발생되는 결함을 억제할 수 있다.
상기 온도 및 압력 조건을 만족하기 위하여, 상기 제1 실리콘 라이너(110)를 형성하기 위한 증착 챔버 내의 용적은 20L 이하이며, 예를들어 상기 용적은 5L 내지 20L일 수 있다. 또한, 상기 증착 공정에서, 상기 증착 챔버 내에 질소 가스를 100sccm 이상 유입될 수 있고, 예를들어, 상기 질소 가스는 100sccm 내지 10000sccm으로 유입할 수 있다.
상기 공정을 수행하면, 결정 결함이 없고, 상기 기판(100) 및 제1 액티브 패턴(102)과 실질적으로 동일한 결정 구조를 갖는 상기 제1 실리콘 라이너(110)를 형성할 수 있다.
예시적인 실시예에서, 상기 제1 실리콘 라이너(110)는 상기 제1 액티브 패턴(102)의 표면 및 기판(100) 표면에서 균일하게 성장될 수 있다. 그러므로, 상기 제1 실리콘 라이너(110)는 상기 제1 액티브 패턴(102)의 각 측벽 및 상부 표면과 상기 기판(100) 상부면 상에서 균일한 두께를 가지면서 컨포멀하게 형성될 수 있다.
상기 제1 실리콘 라이너(110)는 후속의 제1 절연막 형성 공정 시에 상기 제1 액티브 패턴(102)의 표면이 산화되지 않을 정도의 두께를 가질 수 있다. 또한, 상기 제1 실리콘 라이너(110)는 상기 트렌치 내부를 완전하게 채우지 않도록 형성될 수 있다. 따라서, 상기 제1 실리콘 라이너(110)는 적어도 상기 트렌치(104)의 최소 폭의 1/2보다 얇은 두께를 가지면서 형성될 수 있다. 예시적인 실시예에서, 상기 제1 실리콘 라이너(110)는 약 30Å 내지 100Å의 두께로 형성될 수 있다.
도 11은 자연 산화막의 식각 공정 및 제1 실리콘 라이너의 증착 공정이 수행되는 장비의 일 예를 나타낸다.
도 11을 참조하면, 상기 식각 공정이 수행되는 제1 식각 챔버(20a) 및 제2 식각 챔버(20b)와 상기 증착 공정이 수행되는 증착 챔버(22)가 구비되고, 상기 제1 및 제2 식각 챔버(20a, 20b) 및 증착 챔버(22)는 이송 챔버(16)와 각각 연결될 수 있다. 상기 이송 챔버(16) 내에는 기판을 이송할 수 있는 이송 부재들(18)이 포함될 수 있다.
상기 이송 챔버(16)에 의해 진공이 유지된 상태에서 상기 제1 식각 챔버(20a), 제2 식각 챔버(20b) 및 증착 챔버(22)로 상기 기판(100)을 순차적으로 이송할 수 있다. 상기 이송 챔버(16)는 로드락 챔버(14)와 연결될 수 있다. 상기 로드락 챔버(14)에는 이송부(12) 및 기판을 수납하는 카세트나 풉이 장착되는 로드 포트(10)와 연결될 수 있다.
이하에서, 상기 장비를 사용하여 상기 자연 산화막의 식각 공정 및 제1 실리콘 라이너의 증착 공정을 수행하는 것에 대해 간단히 설명한다.
먼저, 도 4 내지 6을 참조로 설명한 식각을 수행하기 위하여, 상기 기판을 상기 제1 식각 챔버(20a)에 로딩하고, 상기 제1 식각 챔버(20a) 내에 상기 식각 소오스 가스를 유입한다. 이 후, 상기 기판을 상기 이송 챔버(16)를 통해 상기 제2 식각 챔버(20b)로 이송한다. 상기 제2 식각 챔버(20b) 내의 온도 및 압력을 조절함으로써 상기 기판 및 제1 액티브 패턴 상의 자연 산화막을 제거할 수 있다.
이 후, 도 7 내지 10을 참조로 설명한 증착 공정을 수행하기 위하여, 상기 이송 챔버(16)를 통해 상기 기판을 상기 증착 챔버(22) 내의 척 상에 로딩한다. 상기 증착 챔버(22) 내에서 상기 제1 실리콘 라이너를 형성할 수 있다.
설명한 것과 같이, 상기 식각 공정 및 증착 공정에서 진공이 유지됨으로써, 상기 기판이 챔버들 간을 이동하는 중에 상기 제1 액티브 패턴(102)의 표면이 산화되지 않을 수 있다. 따라서, 상기 제1 액티브 패턴(102)의 표면에 자연 산화막이 형성됨으로써 발생되는 결정 결함 또는 파티클 흡착 등의 불량이 감소될 수 있다.
도 12 내지 도 15를 참조하면, 상기 제1 실리콘 라이너(110) 상에 제1 절연막(112)을 형성하기 위한 증착 공정을 수행한다. 상기 제1 절연막(112)은 실리콘 산화물을 포함할 수 있다. 상기 제1 절연막(112)의 형성 공정은 화학 기상 증착 공정 또는 원자층 적층 공정 등을 포함할 수 있다.
상기 제1 절연막(112)의 형성 공정을 수행할 때, 열 및 산소 소오스에 의해 상기 제1 실리콘 라이너(110)의 표면이 산화될 수 있다. 이에 따라, 제1 실리콘 라이너(110)는 상기 제1 실리콘 라이너(110)보다 얇은 두께의 제2 실리콘 라이너(110a)로 형성될 수 있다.
즉, 상기 증착 공정을 수행하면, 상기 제2 실리콘 라이너(110a) 상에 컨포멀하게 상기 제1 절연막(112)이 형성될 수 있다. 이 때, 상기 제1 절연막(112)은 상기 제1 실리콘 라이너(110)의 표면이 산화되어 형성된 산화막과 상기 증착 공정에 의해 형성된 산화막을 포함할 수 있다.
상기 제1 실리콘 라이너(110)는 결정질을 갖고, 상기 제1 실리콘 라이너의 표면에는 자연 산화막이 존재하지 않는다. 따라서, 상기 제1 실리콘 라이너(110)의 표면은 균일하게 산화되고, 이에 따라 상기 산화 공정이 수행된 이 후에 상기 제2 실리콘 라이너(110a)의 표면의 러프니스가 매우 양호할 수 있다. 또한, 상기 제2 실리콘 라이너(110a)의 불균일한 산화에 따른 결정 결함 등이 거의 발생되지 않을 수 있다.
상기 제1 실리콘 라이너(110)는 후속 공정들에서 상기 제1 액티브 패턴(102)이 산화되지 않도록 하기 위한 막으로써 제공될 수 있다. 따라서, 상기 제1 절연막(112)을 형성할 때, 상기 제1 액티브 패턴(102)은 산화되지 않을 수 있다. 상기 제1 액티브 패턴(102)이 산화에 의해 소모되지 않으므로, 예를들어 상기 제1 액티브 패턴(102)의 상부면 면적이 감소되지 않을 수 있다.
예시적인 실시예에서, 상기 제1 절연막(112)의 두께는 상기 제2 실리콘 라이너(110a)의 두께보다 더 두꺼울 수 있다.
상기 제2 실리콘 라이너(110a)는 상기 제1 액티브 패턴들(102) 및 기판(100) 표면 전체를 덮는 형상을 가질 수 있다. 예시적인 실시예에서, 상기 제2 실리콘 라이너막(110a)은 상기 제1 액티브 패턴(102) 및 기판 표면으로부터 균일한 두께를 가질 수 있다.
일부 실시예에서, 상기 제1 절연막(112)을 형성할 때 상기 제1 실리콘 라이너(110)가 모두 산화될 수 있고, 이 경우 상기 제1 실리콘 라이너(110)가 소모되어 상기 제1 액티브 패턴(102) 상에 상기 제1 절연막(112)이 형성될 수 있다.
도 16 및 도 17을 참조하면, 상기 제1 절연막(112) 상에 컨포멀하게 저지막(114)을 형성한다. 이 후, 상기 저지막(114) 상에 상기 트렌치(104) 내부를 완전하게 채우는 소자 분리막(116)이 형성될 수 있다.
예시적인 실시예에서, 상기 저지막(114)은 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다. 상기 소자 분리막(116)은 실리콘 산화물을 포함할 수 있다.
상기 저지막(114) 및 소자 분리막(116)의 형성 공정은 화학 기상 증착 공정 또는 원자층 적층 공정 등을 포함할 수 있다.
일부 예시적인 실시예에서, 상기 저지막(114)이 형성되지 않을 수도있다. 이 경우, 상기 제1 절연막(112) 상에 소자 분리막(116)만 형성될 수 있다. 이 때, 상기 제1 절연막(112) 및 소자 분리막(116)은 동일한 증착 공정을 통해 형성될 수 있다.
도 18 및 도 19를 참조하면, 상기 저지막(114)이 노출되도록 상기 소자 분리막(116)을 평탄화할 수 있다. 따라서, 상기 트렌치(104) 내부에 소자 분리 패턴(116a)을 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다. 이 후, 노출된 상기 저지막(114)을 식각하여 저지막 패턴(114a)을 형성한다.
따라서, 상기 트렌치(104) 내부에는 제2 실리콘 라이너(110a), 제1 절연막(112), 저지막 패턴(114a) 및 소자 분리 패턴(116a)이 형성될 수 있다. 또한, 상기 제1 액티브 패턴(102) 상부면에는 제2 실리콘 라이너(110a) 및 제1 절연막(112)이 형성될 수 있다.
상기 공정을 수행하면, 상기 제1 액티브 패턴(102) 및 제2 실리콘 라이너(110a)는 액티브 영역으로 제공될 수 있다. 또한, 상기 트렌치(104) 내부에 형성되는 상기 제1 절연막(112), 저지막 패턴(114a) 및 소자 분리 패턴(116a)은 필드 영역으로 제공될 수 있다. 상기 필드 영역을 형성하는 공정 중에, 상기 제1 액티브 패턴(102)의 상부면 면적 및 부피가 감소되지 않아서 충분한 면적의 액티브 영역이 제공될 수 있다.
도 20을 참조하면, 상기 제1 액티브 패턴(102), 제2 실리콘 라이너(110a), 제1 절연막(112), 저지막 패턴(114a) 및 소자 분리 패턴(116a)을 식각하여 상기 제1 방향으로 연장되는 게이트 트렌치(120)를 형성한다.
상기 게이트 트렌치(120)의 저면은 상기 소자 분리 패턴(116a)의 저면보다 높게 위치할 수 있다.
예시적인 실시예에서, 상기 필드 영역에 위치하는 게이트 트렌치(120)는 상기 액티브 영역에 위치하는 게이트 트렌치(120)의 저면보다 더 낮을 수 있다. 따라서, 상기 게이트 트렌치(120) 저면에는 상기 제1 액티브 패턴 및 소자 분리 패턴이 노출되고, 상기 게이트 트렌치 내의 상기 제1 액티브 패턴(102)은 상기 게이트 트렌치(120) 내의 상기 소자 분리 패턴(116a)보다 돌출되는 형상을 가질 수 있다. 또한, 상기 게이트 트렌치(120) 의 상기 제1 방향의 측벽에는 상기 제1 액티브 패턴(102) 및 제2 실리콘 라이너(110a)가 노출될 수 있다.
도 21 및 도 22를 참조하면, 상기 게이트 트렌치(120) 내부에 게이트 구조물(130)을 형성한다.
상기 게이트 구조물(130)은 게이트 절연막 패턴(130a), 게이트 전극(130b) 및 캡핑막 패턴(130c)을 포함할 수 있다.
상기 게이트 절연막 패턴(130a)은 상기 게이트 트렌치(120) 내의 제1 액티브 패턴(102) 및 제2 실리콘 라이너(110a)의 표면을 따라 형성될 수 있다. 상기 게이트 전극(130b)은 상기 게이트 절연막 패턴(130a)과 접하면서 상기 게이트 트렌치(120) 내에 구비될 수 있다. 예시적인 실시예에서, 상기 게이트 전극(130b)은 금속 물질을 포함할 수 있다. 상기 게이트 전극(130b)은 베리어 금속막 및 금속막의 적층 구조를 가질 수 있으며, 예를들어, 텅스텐 질화물, 텅스텐 등을 포함할 수 있다. 일부 예시적인 실시예에서, 상기 게이트 전극(130b)은 폴리실리콘 물질을 포함할 수도 있다.
또한, 상기 캡핑막 패턴(130c)은 상기 게이트 전극(130b) 상에서 상기 게이트 트렌치(120)를 채우도록 형성될 수 있다. 상기 캡핑막 패턴(130c)은 질화물을 포함할 수 있으며, 예를들어 실리콘 질화물을 포함할 수 있다.
상기 게이트 구조물(130)의 양 측의 제1 액티브 패턴(102) 및 제2 실리콘 라이너(110a)의 상부에는 소스/드레인으로 제공되는 제1 및 제2 불순물 영역(132a, 132b)을 형성할 수 있다.
도 22 및 도 24를 참조하면, 상기 게이트 구조물(130), 제1 액티브 패턴(102), 제2 실리콘 라이너(110a), 제1 절연막(112), 저지막 패턴(114a) 및 소자 분리 패턴(116a) 상에 제1 층간 절연막(140)을 형성할 수 있다. 상기 제1 층간 절연막(140)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 제1 층간 절연막(140), 제1 절연막(112) 및 제2 실리콘 라이너(110a)를 관통하여 상기 제1 불순물 영역(132a)과 접촉하는 제1 콘택 플러그(142)를 형성할 수 있다. 상기 제1 콘택 플러그(142) 및 제1 층간 절연막(140) 상에 비트 라인(144)을 형성할 수 있다. 상기 비트 라인(144)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 비트 라인(144)은 상기 제1 콘택 플러그(142) 상부면과 접하도록 형성될 수 있다. 상기 비트 라인(144) 상에는 하드 마스크 패턴(도시안됨)이 형성될 수 있다. 상기 비트 라인(144) 및 하드 마스크 패턴 측벽에는 스페이서(도시안됨)가 형성될 수 있다.
상기 제1 층간 절연막(140) 상에 상기 비트 라인(144)을 덮는 제2 층간 절연막(146)을 형성한다.
상기 제2 층간 절연막(146), 제1 층간 절연막(140), 제1 절연막(112) 및 제2 실리콘 라이너(110a)를 관통하여 상기 제2 불순물 영역(132b)과 접촉하는 제2 콘택 플러그(148)를 형성할 수 있다. 상기 제2 콘택 플러그(148)는 상기 비트 라인(144)과 쇼트되지 않도록 형성될 수 있다.
설명한 것과 같이, 상기 공정들을 수행하는 동안 상기 제1 액티브 패턴(102)의 표면 산화가 거의 발생되지 않을 수 있다. 따라서, 상기 제1 액티브 패턴(102)의 상부면 면적이 감소되지 않을 수 있다. 그러므로, 제1 및 제2 콘택 플러그(142, 148)가 상기 제1 액티브 패턴(102)에 충분한 마진을 가지면서 형성될 수 있다. 또한, 상기 제1 액티브 패턴(102)의 상부면 면적이 확보됨으로써, 상기 제1 및 제2 콘택 플러그(142, 148)의 저항이 감소될 수 있다.
상기 제2 콘택 플러그(148)와 접하여 커패시터(150)를 형성할 수 있다. 상기 커패시터(150)는 하부 전극(150a), 유전막(150b) 및 상부 전극(150c)을 포함할 수 있다.
한편, 상기 반도체 소자는 다음과 같은 구조적 특징을 가질 수 있다. 상기 반도체 소자의 구조적 특징은 전술한 제조 방법을 형성하는 공정에서 대부분 설명되었다. 따라서, 이하에서는 반복되는 설명은 생략하고 중요한 부분에 대해서만 도면을 참조하여 기술하도록 한다.
도 20 내지 도 24를 참조하면, 기판(100)에 제1 액티브 패턴들(102)이 구비될 수 있다. 상기 제1 액티브 패턴들(102) 사이에는 트렌치(104)가 형성될 수 있다.
상기 제1 액티브 패턴(102) 상에는 상기 제1 액티브 패턴(102)의 표면을 덮는 제2 실리콘 라이너(110a)가 구비될 수 있다. 상기 제2 실리콘 라이너(110a)는 상기 제1 액티브 패턴(102)의 표면 상에 컨포멀하게 형성될 수 있다. 상기 제2 실리콘 라이너(110a)는 상기 액티브 패턴들 및 기판 표면 전체를 덮을 수 있다.
상기 제2 실리콘 라이너(110a)는 결정질의 실리콘을 포함할 수 있다.
상기 제2 실리콘 라이너(110a) 상에는 제1 절연막(112)이 구비될 수 있다. 상기 제1 절연막(112)은 실리콘 산화물을 포함할 수 있다. 상기 제1 절연막(112)은 실리콘 라이너의 표면이 산화되어 형성된 것 일 수 있다.
예시적인 실시예에서, 상기 제1 절연막(112)의 두께는 상기 제2 실리콘 라이너(110a)의 두께보다 더 두꺼울 수 있다.
상기 제1 절연막(112) 상에, 상기 트렌치(104) 내부를 채우는 저지막 패턴(114a) 및 소자 분리 패턴(116a)이 구비될 수 있다.
상기 제1 액티브 패턴(102), 제2 실리콘 라이너(110a), 제1 절연막(112), 저지막 패턴(114a) 및 소자 분리 패턴(116a)의 일부분에는 상기 제1 방향으로 연장되는 게이트 트렌치(120)가 포함될 수 있다.
상기 게이트 트렌치(120) 내부에는 게이트 구조물(130)이 구비될 수 있다. 상기 게이트 구조물(130)은 게이트 절연막 패턴(130a), 게이트 전극(130b) 및 캡핑막 패턴(130c)을 포함할 수 있다.
예시적인 실시예에서, 상기 필드 영역에 위치하는 게이트 트렌치(120)는 상기 액티브 영역에 위치하는 게이트 트렌치(120)의 저면보다 더 낮을 수 있다.
따라서, 상기 게이트 트렌치(120) 내에서 상기 제1 방향의 양 측에는 상기 제1 액티브 패턴(102) 및 제2 실리콘 라이너(110a)가 노출될 수 있다.
즉, 상기 게이트 절연막 패턴(130a)은 상기 게이트 트렌치(120) 내에 노출되는 제1 액티브 패턴(102) 및 제2 실리콘 라이너(110a)와 접촉할 수 있다. 이 때, 상기 제2 실리콘 라이너(110a)의 표면의 러프니스가 매우 양호하고 결정 결함이 거의 없기 때문에, 상기 게이트 절연막 패턴(130a) 내에는 결정 결함이 거의 없을 수 있다. 따라서, 상기 게이트 절연막 패턴(130a)에 의해 기인하는 트랜지스터의 누설 전류가 감소될 수 있다.
상기 게이트 구조물(130)의 양 측의 제1 액티브 패턴(102) 및 제2 실리콘 라이너(110a)의 상부에는 소스/드레인으로 제공되는 제1 및 제2 불순물 영역(132a, 132b)이 구비될 수 있다.
상기 게이트 구조물(130) 상기 제1 액티브 패턴(102), 제2 실리콘 라이너(110a), 제1 절연막(112), 저지막 패턴(114a) 및 소자 분리 패턴(116a) 상에 제1 층간 절연막(140)이 구비된다.
상기 제1 층간 절연막(140), 제1 절연막(112) 및 제2 실리콘 라이너(110a)를 관통하여 상기 제1 불순물 영역(132a)과 접촉하는 제1 콘택 플러그(142)가 구비될 수 있다. 상기 제1 콘택 플러그(142) 및 제1 층간 절연막(140) 상에 비트 라인(144)이 구비될 수 있다.
상기 제1 층간 절연막(140) 상에 상기 비트 라인(144)을 덮는 제2 층간 절연막(146)이 구비될 수 있다.
상기 제2 층간 절연막(146), 제1 층간 절연막(140), 제1 절연막(112) 및 제2 실리콘 라이너(110a)를 관통하여 상기 제2 불순물 영역(132b)과 접촉하는 제2 콘택 플러그(148)가 구비될 수 있다.
상기 제2 콘택 플러그(148)와 접하여 커패시터(150)가 구비될 수 있다.
따라서, 상기 제1 액티브 패턴(102) 상에 제1 및 제2 콘택 플러그(142, 148)가 형성될 수 있고, 상기 제1 액티브 패턴(102)은 상기 제1 및 제2 콘택 플러그(142, 148)를 형성하기 위한 면적이 충분히 확보될 수 있다.
또한, 상기 게이트 절연막 패턴(130a) 내에는 결정 결함이 감소되어, 상기 게이트 절연막 패턴(130a)에 의해 기인하는 트랜지스터의 누설 전류가 감소될 수 있다. 따라서, 상기 트랜지스터의 신뢰성 불량이 감소될 수 있다.
도 25 내지 도 27은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도 및 사시도들이다. 도 25는 평면도이고, 도 26 및 도 27은 하나의 액티브 패턴 부위를 나타내고, 상기 액티브 패턴의 측벽에 형성되는 막들에 대해서만 도시하였다.
이하에서 설명하는 방법은 제1 실리콘 라이너를 형성하는 공정을 제외하고는 도 1 내지 도 24를 참조로 설명한 반도체 소자의 제조 방법과 실질적으로 동일할 수 있다.
먼저, 도 1 내지 도 6을 참조로 설명한 공정을 동일하게 수행할 수 있다. 따라서, 상기 기판(100) 및 제1 액티브 패턴(102) 표면 상에 형성된 자연 산화막(106)이 제거될 수 있다.
도 25 및 도 26을 참조하면, 자연 산화막(106)이 제거된 상기 기판(100) 및 제1 액티브 패턴(102) 상에 결정질의 제1 실리콘 라이너(210)를 형성한다.
상기 제1 실리콘 라이너(210)는 상기 기판(100) 및 제1 액티브 패턴(102)의 표면으로부터 결정 성장을 통해 형성할 수 있다. 이 때, 상기 제1 액티브 패턴(102)의 각 표면에 따라 상기 결정 성장 속도가 다를 수 있다.
예시적인 실시예에서, 상기 제1 실리콘 라이너(210)는 상기 제1 액티브 패턴의 장축 방향(즉, 제3 방향) 및 단축 방향(즉, 제4 방향)의 측벽 표면에서 성장 속도가 다를 수 있다. 일 예로, 상기 제1 액티브 패턴(102)의 제3 방향의 측벽 상의 제1 실리콘 라이너(210)의 성장 속도는 상기 제1 액티브 패턴(102)의 제4 방향의 측벽 상의 제1 실리콘 라이너(210)의 성장 속도보다 더 빠를 수 있다. 따라서, 상기 제1 액티브 패턴(102)의 제3 방향의 측벽 상의 제1 실리콘 라이너(210)의 제1 두께(d1)는 상기 제1 액티브 패턴(102)의 제4 방향의 측벽 상의 제1 실리콘 라이너(210)의 제2 두께(d2)보다 더 두꺼울 수 있다.
상기 제1 실리콘 라이너(210)의 성장 속도는 상기 제1 실리콘 라이너(210)의 증착 공정 시의 온도 및 압력을 조절함으로써 변경할 수 있다. 또한, 상기 제1 실리콘 라이너(210)의 성장 속도는 이 전에 상기 자연 산화막의 제거 공정 조건에 따라서도 일부 변경될 수 있다.
예시적인 실시예에서, 상기 자연 산화막을 제거하기 위한 공정은 도 4 내지 도 6에 도시된 것과 동일할 수 있다. 즉, 상기 제1 공정은 실온에서 수행될 수 있으며, 예를들어, 5℃ 내지 30℃의 온도에서 수행될 수 있다. 또한, 상기 제1 공정은 0.5Torr 내지 10Torr의 압력 범위 내에서 수행될 수 있다. 상기 제2 공정은 100℃ 내지 200℃의 온도 및 1Torr내지 20Torr의 압력 범위 내에서 수행될 수 있다. 상기 공정 조건에 의해 상기 자연 산화막을 제거한 경우, 상기 증착 공정은 400℃내지 490℃의 온도 및 50Torr 내지 150Torr의 압력으로 공정을 수행할 수 있다.
도 27을 참조하면, 상기 제1 실리콘 라이너(210) 상에 제1 절연막(112)을 형성하기 위한 증착 공정을 수행한다. 상기 증착 공정을 수행할 때 상기 제1 실리콘 라이너(210)가 산화되어 제1 실리콘 라이너(210)의 두께가 감소됨으로써 제2 실리콘 라이너(210a)가 형성될 수 있다. 또한, 상기 제2 실리콘 라이너(210a) 상에 상기 제1 절연막(112)이 형성될 수 있다.
이 때, 상기 제1 실리콘 라이너(210)는 균일한 두께만큼 산화되므로, 상기 제2 실리콘 라이너(210a)는 상기 제1 액티브 패턴(102)의 장축 및 단축의 측벽 상에서 두께가 다를 수 있다. 즉, 상기 제1 액티브 패턴(102)의 제3 방향의 측벽상의 제2 실리콘 라이너(210a)의 제3 두께(d3)는 상기 제1 액티브 패턴의 제4 방향의 측벽상의 제2 실리콘 라이너(210a)의 제4 두께(d4)보다 더 두꺼울 수 있다.
또한, 상기 제1 절연막(112)은 상기 제2 실리콘 라이너(210a)보다 더 두꺼울 수 있다.
이 후, 도 16 내지 도 24를 참조로 설명한 것과 실질적으로 동일한 공정을 수행할 수 있다. 따라서, 상기 제3 방향으로 면적이 충분히 확보되는 액티브 영역을 형성할 수 있다.
한편, 상기 반도체 소자는 도 23 및 도 24를 참조로 설명한 반도체 소자와 동일한 구조를 가질 수 있다. 다만, 상기 제2 실리콘 라이너(210a)에서, 상기 제1 액티브 패턴(102)의 제3 방향의 측벽상의 제2 실리콘 라이너(210a)의 제3 두께(d3)는 상기 제1 액티브 패턴(102)의 제4 방향의 측벽상의 제2 실리콘 라이너(210a)의 제4 두께(d4)보다 더 두꺼울 수 있다. 따라서, 상기 제1 액티브 패턴(102) 상에 제1 및 제2 콘택 플러그(142, 148)를 형성하기 위한 면적이 충분히 확보될 수 있다.
도 28 내지 도 30은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도 및 사시도들이다. 도 28은 평면도이고, 도 29 및 도 30은 하나의 액티브 패턴 부위를 나타내고, 상기 액티브 패턴의 측벽에 형성되는 막들에 대해서만 도시하였다.
이하에서 설명하는 방법은 제1 실리콘 라이너를 형성하는 공정을 제외하고는 도 1 내지 도 24를 참조로 설명한 반도체 소자의 제조 방법과 실질적으로 동일할 수 있다.
먼저, 도 1 내지 도 6을 참조로 설명한 공정을 동일하게 수행할 수 있다. 따라서, 상기 기판(100) 및 제1 액티브 패턴(102) 표면상에 형성된 자연 산화막(106)을 제거할 수 있다.
도 28 및 29를 참조하면, 자연 산화막이 제거된 상기 기판(100) 및 제1 액티브 패턴(102) 상에 결정질의 제1 실리콘 라이너(310)를 형성한다.
예시적인 실시예에서, 상기 제1 액티브 패턴(102)의 제3 방향의 측벽 상의 제1 실리콘 라이너(310)의 성장 속도는 상기 제1 액티브 패턴(102)의 제4 방향의 측벽 상의 제1 실리콘 라이너(310)의 성장 속도보다 더 느릴 수 있다. 따라서, 상기 제1 액티브 패턴(102)의 제3 방향의 측벽상의 제1 실리콘 라이너(310)의 제1 두께(d1)는 상기 제1 액티브 패턴(102)의 제4 방향의 측벽상의 제1 실리콘 라이너(310)의 제2 두께(d2)보다 더 얇을 수 있다.
상기 제1 실리콘 라이너(310)의 성장 속도는 상기 제1 실리콘 라이너(310)의 증착 공정 시의 온도 및 압력을 조절함으로써 변경할 수 있다. 또한, 상기 제1 실리콘 라이너(310)의 성장 속도는 이 전에 상기 자연 산화막의 제거 공정 조건에 따라서도 일부 변경될 수 있다.
예시적인 실시예에서, 상기 자연 산화막을 제거하기 위한 공정은 도 4 내지 도 6에 도시된 것과 동일할 수 있다. 상기 공정 조건에 의해 상기 자연 산화막을 제거한 경우, 상기 증착 공정은 490℃내지 700℃의 온도 및 50Torr 내지 150Torr의 압력으로 공정을 수행할 수 있다.
도 30을 참조하면, 상기 제1 실리콘 라이너(310) 상에 제1 절연막(112)을 형성하기 위한 증착 공정을 수행한다. 상기 증착 공정을 수행할 때 상기 제1 실리콘 라이너(310)가 산화되어 제1 실리콘 라이너(310)의 두께가 감소됨으로써 제2 실리콘 라이너(310a)가 형성될 수 있다. 또한, 상기 제2 실리콘 라이너(310a) 상에 상기 제1 절연막(112)이 형성될 수 있다.
이 때, 상기 제1 실리콘 라이너(310)는 균일한 두께만큼 산화되므로, 상기 제2 실리콘 라이너(310a)는 상기 제1 액티브 패턴(102)의 장축 및 단축의 측벽 상에서 두께가 다를 수 있다. 즉, 상기 제1 액티브 패턴(102)의 제3 방향의 측벽상의 제2 실리콘 라이너(310a)의 제3 두께(d3)는 상기 제1 액티브 패턴(102)의 제4 방향의 측벽상의 제2 실리콘 라이너(310b)의 제4 두께(d4)보다 더 얇을 수 있다.
또한, 상기 제1 절연막(112)은 상기 제2 실리콘 라이너(310b)보다 더 두꺼울 수 있다.
이 후, 도 16 내지 도 24를 참조로 설명한 것과 실질적으로 동일한 공정을 수행할 수 있다. 따라서, 상기 제4 방향으로 면적이 충분히 확보되는 액티브 영역을 형성할 수 있다.
한편, 상기 반도체 소자는 도 23 및 도 24를 참조로 설명한 반도체 소자와 동일한 구조를 가질 수 있다. 다만, 상기 제1 액티브 패턴(102)의 제3 방향의 측벽상의 제2 실리콘 라이너(310a)의 제3 두께(d3)는 상기 제1 액티브 패턴(102)의 제4 방향의 측벽상의 제2 실리콘 라이너(310a)의 제4 두께(d4)보다 더 얇을 수 있다. 따라서, 상기 제1 액티브 패턴(102)은 상기 트랜지스터 및 제1 및 제2 콘택 플러그(142, 148)를 형성하기 위한 충분한 면적을 가질 수 있다.
도 31 내지 도 35는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
상기 반도체 소자는 핀 전계효과 트랜지스터일 수 있다.
도 31을 참조하면, 기판(100) 상에 하드 마스크 패턴(도시안됨)을 형성하고, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판(100)을 식각한다. 따라서, 상기 기판(100)으로부터 돌출되는 제1 액티브 패턴들(402)이 형성될 수 있다.
예시적인 실시예에서, 상기 제1 액티브 패턴들(402)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제1 액티브 패턴들(402)은 상기 제1 방향으로 서로 이격되게 배치될 수 있다. 상기 제1 액티브 패턴들(402) 사이에는 트렌치(404)가 형성될 수 있다.
도 32를 참조하면, 상기 제1 액티브 패턴(402) 및 기판(100)에 대해 도 4 내지 도 10을 참조로 설명한 것과 동일한 공정을 수행한다. 따라서, 상기 제1 액티브 패턴들(402) 및 기판(100) 표면 상에 제1 실리콘 라이너(406)를 형성한다.
도 33을 참조하면, 상기 제1 실리콘 라이너(406) 상에, 상기 트렌치(404) 내부를 완전하게 채우는 소자 분리막(410)을 형성하기 위한 증착 공정이 수행될 수 있다.
상기 소자 분리막(410)을 형성하는 증착 공정을 수행하면, 상기 제1 실리콘 라이너(406)의 표면이 산화됨으로써 상기 제1 실리콘 라이너(406)의 두께가 감소되어 제2 실리콘 라이너(406a)가 형성될 수 있다. 즉, 상기 제2 실리콘 라이너(406a) 상에 소자 분리막(410)이 형성될 수 있다.
이와 같이, 상기 소자 분리막(410)은 상기 제1 실리콘 라이너(406)의 표면이 산화되어 형성된 산화막 및 증착 공정에 의해 형성된 산화막을 포함할 수 있다. 상기 소자 분리막(410)에 포함된 산화막들은 실질적으로 동일한 실리콘 산화물일 수 있다.
도 34를 참조하면, 상기 제2 실리콘 라이너(406a)의 상부면이 노출되도록 소자 분리막(410)을 평탄화할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다.
이 후, 상기 제1 액티브 패턴(402)의 상부 측벽에 형성된 제2 실리콘 라이너(406a)가 노출되도록 상기 소자 분리막(410)의 일부를 식각한다. 따라서, 상기 트렌치(404) 하부를 채우는 소자 분리 패턴(410a)을 형성한다. 즉, 상기 소자 분리 패턴(410a) 상으로 상기 제2 실리콘 라이너(406a)가 노출될 수 있다.
도 35를 참조하면, 노출된 제2 실리콘 라이너(406a)의 표면 및 소자 분리 패턴(410a) 상에 게이트 구조물(420)을 형성한다. 상기 게이트 구조물(420)은 게이트 절연막 패턴(420a), 게이트 전극(420b) 및 캡핑막 패턴(420c)을 포함할 수 있다.
상기 게이트 구조물(420)의 양 측의 제1 액티브 패턴(402) 및 제2 실리콘 라이너(406a)의 상부에는 소스/드레인으로 제공되는 제1 및 제2 불순물 영역을 형성할 수 있다.
도시하지는 않았지만, 상기 제1 및 제2 불순물 영역 및 상기 게이트 전극(420b)과 각각 접촉하는 콘택 플러그들을 형성할 수 있다.
상기 제2 실리콘 라이너(406a)가 구비됨으로써, 상기 제1 액티브 패턴(402)의 면적이 감소되지 않으므로 트랜지스터 및 콘택 플러그들을 형성하기 위한 면적이 충분히 확보될 수 있다. 또한, 상기 반도체 소자에서, 상기 게이트 절연막 패턴(420a)은 상기 제2 실리콘 라이너(406a) 상에 형성될 수 있다. 따라서, 상기 게이트 절연막 패턴(420a) 내에는 결정 결함이 감소되어, 상기 게이트 절연막 패턴(420a)에 의해 기인하는 트랜지스터의 누설 전류가 감소될 수 있다. 따라서, 상기 트랜지스터의 신뢰성 불량이 감소될 수 있다.
도 36 및 도 37은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 36을 참조하면, 기판(100) 상에 하드 마스크 패턴(도시안됨)을 형성하고, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판(100)을 식각한다. 따라서, 상기 기판(100)으로부터 돌출되는 제1 액티브 패턴들(102)이 형성될 수 있다. 예시적인 실시예에서, 각각의 제1 액티브 패턴들(102)은 상기 제1 방향을 길이 방향으로 하는 고립된 형상을 가질 수 있다.
이 후, 도 4 내지 도 10을 참조로 설명한 공정을 동일하게 수행한다. 따라서, 상기 제1 액티브 패턴들(102) 및 기판(100) 표면 상에 제1 실리콘 라이너를 형성한다.
계속하여, 상기 제1 실리콘 라이너 상에, 상기 트렌치(404) 내부를 완전하게 채우는 소자 분리막(450)을 형성하기 위한 증착 공정이 수행될 수 있다. 상기 소자 분리막(450)을 형성하면, 상기 제1 실리콘 라이너의 표면이 산화됨으로써 상기 제1 실리콘 라이너의 두께가 감소되어 제2 실리콘 라이너(110a)가 형성될 수 있다. 즉, 상기 제2 실리콘 라이너(110a) 상에 소자 분리막(450)이 형성될 수 있다.
도 37을 참조하면, 상기 제2 실리콘 라이너(110a)의 상부면이 노출되도록 소자 분리막(450)을 평탄화할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다.
상기 제2 실리콘 라이너(110a) 상에 게이트 구조물(460)을 형성한다. 상기 게이트 구조물(460)은 게이트 절연막 패턴(460a), 게이트 전극(460b) 및 캡핑막 패턴(460c)을 포함할 수 있다.
예시적인 실시예에서, 상기 게이트 구조물(460)은 상기 제1 액티브 패턴(102)을 가로지르면서 상기 제2 실리콘 라이너(110a) 및 소자 분리막 (450a)상에 형성될 수 있다.
상기 게이트 구조물(460)의 양 측의 제2 실리콘 라이너(110a)의 상부에는 소스/드레인으로 제공되는 제1 및 제2 불순물 영역(462a, 462b)을 형성할 수 있다. 도시하지는 않았지만, 상기 제1 및 제2 불순물 영역(462a, 462b) 및 상기 게이트 전극(460b)과 각각 접촉하는 콘택 플러그들을 형성할 수 있다.
이와 같이, 상기 제2 실리콘 라이너(110a) 상에 플레너 트랜지스터가 형성될 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 액티브 영역의 면적이 충분히 확보될 수 있다. 또한, 상기 액티브 영역 상에 우수한 특성을 갖는 반도체 소자가 제조될 수 있다.
100 : 기판 102 : 제1 액티브 패턴
104 : 트렌치 110 : 제1 실리콘 라이너
110a : 제2 실리콘 라이너 112 : 제1 절연막
114a : 저지막 패턴 116a : 소자 분리 패턴
120 : 게이트 트렌치 130 : 게이트 구조물
132a, 132b : 제1 및 제2 불순물 영역
140 : 제1 층간 절연막 142 : 제1 콘택 플러그
144 : 비트 라인 146 : 제2 층간 절연막
148 : 제2 콘택 플러그 150 : 커패시터

Claims (20)

  1. 기판으로부터 돌출되는 액티브 패턴들;
    상기 액티브 패턴들 및 기판 표면을 따라 구비되는 결정질의 실리콘 라이너막;
    상기 실리콘 라이너막 상에 구비되는 절연막;
    상기 절연막 상에, 상기 액티브 패턴들 사이의 트렌치를 채우는 소자 분리막 패턴; 및
    상기 실리콘 라이너막 상에 구비되는 게이트 구조물 및 상기 게이트 구조물 양 측의 실리콘 라이너막 및 액티브 패턴 상부에 각각 구비되는 불순물 영역을 포함하는 트랜지스터를 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 실리콘 라이너막은 상기 액티브 패턴들 및 기판과 실질적으로 동일한 결정 구조를 갖는 반도체 소자.
  3. 제1항에 있어서, 상기 절연막의 두께는 실리콘 라이너막의 두께보다 두꺼운 반도체 소자.
  4. 제1항에 있어서, 상기 실리콘 라이너막은 상기 액티브 패턴들 및 기판 표면 전체를 덮는 형상을 갖는 반도체 소자.
  5. 제1항에 있어서, 상기 게이트 구조물은 게이트 절연막 패턴, 게이트 전극 및 캡핑막 패턴을 포함하고, 상기 게이트 절연막 패턴은 상기 실리콘 라이너막의 적어도 일부분과 접촉하는 반도체 소자.
  6. 제1항에 있어서, 상기 액티브 패턴, 실리콘 라이너막 및 소자 분리막 패턴의 일부분에는 제1 방향으로 연장되는 게이트 트렌치가 구비되고, 상기 게이트 트렌치 내부에 상기 게이트 구조물이 구비되는 반도체 소자.
  7. 제6항에 있어서, 상기 게이트 트렌치에 의해 상기 제1 액티브 패턴 실리콘 라이너막이 노출되고, 상기 게이트 구조물의 일부분은 상기 게이트 트렌치에 의해 노출되는 실리콘 라이너막과 접하는 반도체 소자.
  8. 제1항에 있어서, 상기 실리콘 라이너막은 상기 액티브 패턴들 및 기판 표면 상에서 균일한 두께를 갖는 반도체 소자.
  9. 제1항에 있어서, 상기 액티브 패턴은 일 방향으로 연장되는 고립된 형상을 갖고, 상기 액티브 패턴은 상기 액티브 패턴의 연장 방향인 장축 방향으로 길이가 더 길고 상기 장축 방향과 수직하는 단축 방향으로 길이가 더 짧은 형상을 갖는 반도체 소자.
  10. 제9항에 있어서, 상기 실리콘 라이너막은 상기 액티브 패턴의 장축 방향의 측벽에서의 제1 두께가 상기 액티브 패턴의 단축 방향의 측벽에서의 제2 두께보다 더 두꺼운 반도체 소자.
  11. 제9항에 있어서, 상기 실리콘 라이너막은 상기 액티브 패턴의 장축 방향의 측벽에서의 제1 두께가 상기 액티브 패턴의 단축 방향의 측벽에서의 제2 두께보다 더 얇은 반도체 소자.
  12. 제1항에 있어서, 상기 절연막 및 소자 분리막 사이에 저지막 패턴이 더 포함되는 반도체 소자.
  13. 제1항에 있어서,
    상기 실리콘 라이너막, 소자 분리 패턴 및 게이트 구조물을 덮는 제1 층간 절연막; 및
    상기 제1 층간 절연막을 관통하여 상기 불순물 영역들과 접촉하는 콘택 플러그를 더 포함하는 반도체 소자.
  14. 기판으로부터 돌출되는 액티브 패턴들;
    상기 액티브 패턴들 및 기판 상에 구비되어 상기 액티브 패턴들 및 기판 표면을 덮는 결정질의 실리콘 라이너막;
    상기 실리콘 라이너막 상에 구비되고, 상기 액티브 패턴들 사이의 트렌치를 채우는 소자 분리막 패턴;
    상기 실리콘 라이너막 상에 구비되는 게이트 구조물 및 상기 게이트 구조물 양 측의 실리콘 라이너막 및 액티브 패턴 상부에 각각 구비되는 제1 및 제2 불순물 영역을 포함하는 트랜지스터;
    상기 실리콘 라이너막, 소자 분리 패턴 및 게이트 구조물을 덮는 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하여 상기 제1 및 제2 불순물 영역들과 각각 접촉하는 제1 및 제2 콘택 플러그;
    상기 제1 콘택 플러그와 전기적으로 연결되는 비트 라인; 및
    상기 제2 콘택 플러그와 전기적으로 연결되는 커패시터를 포함하는 반도체 소자.
  15. 제14항에 있어서, 상기 실리콘 라이너막은 상기 액티브 패턴들 및 기판 표면 상에서 균일한 두께를 갖는 반도체 소자.
  16. 제14항에 있어서, 상기 액티브 패턴은 일 방향으로 연장되는 고립된 형상을 갖고, 상기 액티브 패턴은 상기 액티브 패턴의 연장 방향인 장축 방향으로 길이가 더 길고 상기 장축 방향과 수직하는 단축 방향으로 길이가 더 짧은 형상을 갖고,
    상기 실리콘 라이너막은 상기 액티브 패턴의 장축 방향의 측벽에서의 제1 두께와 상기 액티브 패턴의 단축 방향의 측벽에서의 제2 두께는 서로 다른 반도체 소자.
  17. 기판의 일부분을 식각하여 상기 기판으로부터 돌출되는 액티브 패턴들을 형성하고;
    상기 액티브 패턴들 및 기판 표면을 따라 결정질의 제1 실리콘 라이너막을 형성하고;
    상기 제1 실리콘 라이너막을 산화시켜, 상기 제1 실리콘 라이너막보다 얇은 제2 실리콘 라이너막 및 상기 제2 실리콘 라이너막 상에 절연막을 형성하고;
    상기 절연막 상에 상기 액티브 패턴들 사이의 트렌치를 채우는 소자 분리막을 형성하고; 그리고,
    상기 제2 실리콘 라이너막 상에 구비되는 게이트 구조물 및 상기 게이트 구조물 양 측의 제2 실리콘 라이너막 및 액티브 패턴 상부에 각각 구비되는 불순물 영역을 포함하는 트랜지스터를 형성하는 것을 포함하는 반도체 소자의 제조 방법
  18. 제17항에 있어서, 상기 제1 실리콘 라이너막을 형성하기 이 전에, 상기 액티브 패턴 및 기판 표면 상의 자연 산화막을 제거하는 공정을 더 포함하는 반도체 소자의 제조 방법.
  19. 제17항에 있어서, 상기 제1 실리콘 라이너막을 형성하는 공정은 50Torr 내지 500 Torr의 압력 및 450℃ 내지 800℃의 온도에서 수행되는 반도체 소자의 제조 방법.
  20. 제17항에 있어서, 상기 제1 실리콘 라이너막을 형성하는 공정에서, 실리콘 소오스 가스는 모노 실란(mono silane), 다이 실란(disilane), 또는 디클로로 실란(DCS)을 포함하는 반도체 소자의 제조 방법.
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