KR100771538B1 - 낮은 저항의 텅스텐-폴리사이드 게이트 및 리세스채널을갖는 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명의 낮은 저항의 텅스텐-폴리사이드 게이트 및 리세스채널을 갖는 반도체소자의 제조방법은, 반도체기판의 활성영역에 리세스채널을 위한 트랜치를 형성하는 단계와, 트랜치를 갖는 반도체기판 위에 게이트절연막을 형성하는 단계와, 트랜치가 매립되도록 전면에 게이트도전막을 형성하는 단계와, 게이트도전막 위에 실리콘-리치 비정질 금속실리사이드막을 형성하는 단계와, 실리콘-리치 비정질 금속실리사이드막에 대한 산화공정으로 게이트도전막 위에 비정질 금속실리사이드막 및 실리콘산화막이 순차적으로 배치되는 구조를 형성하는 단계와, 실리콘산화막을 제거하여 비정질 금속실리사이드막을 노출시키는 단계와, 노출된 비정질 금속실리사이드막 위에 게이트 하드마스크막을 형성하는 단계와, 게이트절연막, 게이트도전막, 비정질 금속실리사이드막 및 게이트 하드마스크막에 대한 패터닝을 수행하여 게이트스택을 형성하는 단계와, 그리고 비정질 금속실리사이드막을 결정화된 금속실리사이드막으로 만드는 결정화를 수행하는 단계를 포함한다.
텅스텐-폴리사이드 게이트, 리세스채널, 실리콘-리치 텅스텐실리사이드막, 워드라인 저항, 플라즈마 산화
Description
도 1 내지 도 8은 종래의 텅스텐-폴리사이드 게이트 및 리세스채널을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 9 내지 도 18은 본 발명에 따른 낮은 저항의 텅스텐-폴리사이드 게이트 및 리세스채널을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 낮은 저항의 텅스텐-폴리사이드 게이트 및 리세스채널을 갖는 반도체소자의 제조방법에 관한 것이다.
현재 집적회로 반도체소자의 디자인 룰(design rule)이 70㎚ 이하 레벨로 급격히 감소함에 따라 셀 트랜지스터의 게이트 저항이 매우 증가하고, 또한 채널길이도 급격하게 감소하고 있다. 그 결과 게이트 저항 및 문턱전압을 구현함에 있어서 플래너(planar) 트랜지스터 구조로는 한계를 나타내고 있으며, 따라서 최근에는 디자인 룰의 증가 없이 채널길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히 제한된 게이트 선폭을 유지하면서 채널의 길이를 보다 확장시켜 주는 구조로서, 반도체기판을 리세스하고 이러한 리세스 영역을 게이트 구조로 채택하여 유효채널길이(effective channel length)를 보다 연장시키는 리세스채널을 갖는 반도체소자에 대한 연구가 활발하게 이루어지고 있다. 또한 이와 함께 기존에 사용되었던 텅스텐-폴리사이드 게이트를 리세스채널을 갖는 반도체소자에 대해서도 계속적으로 적용하고자 하는 여러 가지 시도들이 이루어지고 있다.
도 1 내지 도 8은 종래의 텅스텐-폴리사이드 게이트 및 리세스채널을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1에 도시된 바와 같이, 반도체기판(100) 위에 트랜치 소자분리용 하드마스크막(110')을 형성한다. 이 하드마스크막(110')은 패드산화막(111') 및 패드질화막(112')이 순차적으로 적층되는 구조로 이루어진다. 다음에 도 2에 도시된 바와 같이, 통상의 패터닝 방법을 사용하여 반도체기판(100)의 소자분리영역 표면을 노출시키는 하드마스크막패턴(110)을 형성한다. 하드마스크막패턴(110)은 패드산화막패턴(111) 및 패드질화막패턴(112)이 순차적으로 적층되는 구조를 갖는다. 이어서 하드마스크막패턴(110)을 식각저지층으로 한 식각으로 반도체기판(100)의 노출부분을 일정 깊이로 식각하여, 활성영역(101)을 한정하는 소자분리용 트랜치(120)를 형성한다.
다음에 도 3에 도시된 바와 같이, 전면에 매립절연막을 증착한 후 평탄화를 수행하여 트랜치 소자분리막(122)을 형성한다. 그리고 하드마스크막패턴(도 2의 110)을 제거한다. 다음에 도 4에 도시된 바와 같이, 전면에 버퍼산화막(114)을 형성한 후 통상의 문턱전압조절 및 웰/채널 형성을 위한 불순물이온주입을 수행한다. 이후 버퍼산화막(114)을 제거한다. 다음에 도 5에 도시된 바와 같이, 반도체기판(100) 위에 산화막(131) 및 폴리실리콘막(132)으로 이루어진 하드마스크막(130)을 형성한다. 다음에 라인형태의 포토레지스트막패턴(미도시)을 이용한 하드마스크막(130)에 대한 패터닝을 수행하여 반도체기판(100)의 리세스영역을 노출시키는 하드마스크막패턴(미도시)을 형성한다. 그리고 이 하드마스크막패턴을 식각저지층으로 한 식각으로 반도체기판(100)을 일정 깊이 식각하여, 도 6에 도시된 바와 같이, 리세스채널을 위한 트랜치(140)를 형성한다. 그리고 하드마스크막패턴은 제거한다.
다음에 도 7에 도시된 바와 같이, 전면에 게이트산화막(150)을 형성하고, 이어서 리세스채널을 위한 트랜치(140)가 매립되도록 전면에 폴리실리콘막(161), 실리콘-리치(silicon-rich) 텅스텐실리사이드막(162) 및 게이트하드마스크막(163)을 순차적으로 적층한다. 다음에 도 8에 도시된 바와 같이, 통상의 게이트 패터닝방법을 사용하여 게이트하드마스크막(163), 실리콘-리치 텅스텐실리사이드막(162), 폴리실리콘막(161) 및 게이트산화막(150)을 패터닝하여 게이트스택(160)을 형성한다. 다음에 게이트 재산화(re-oxidation)공정을 수행하여 폴리실리콘막(161) 및 실리콘-리치 비정질 텅스텐실리사이드막(162)의 측벽에 측벽산화막(170)을 형성한다. 이 게이트 재산화공정은, 통상적으로 대략 800℃ 이상의 고온에서 진행되므로, 비정질 텅스텐실리사이드막(162) 및 폴리실리콘막(161)이 결정화되어 텅스텐-폴리사이드 게이트 구조가 형성된다.
이와 같은 종래의 제조방법에 있어서, 실리콘-리치 텅스텐실리사이드막(162) 증착공정은 WF6 및 사일렌(silane; SiH4) 가스를 소스가스로 한 화학기상증착(CVD; Chemical Vapor Deposition)방법을 사용하여 수행한다. 실리콘-리치 텅스텐실리사이드막 대신에 텅스텐-리치 텅스텐실리사이드막으로 형성할 수도 있는데, 이 경우에는 워드라인 저항감소를 유도할 수 있다. 구체적으로 챔버 내로 유입되는 WF6 가스 유량을 증대시키게 되면 텅스텐-리치(W-rich) 텅스텐실리사이드막이 형성되는데, 이때 후속 열처리에 의해 최종 결정화된 텅스텐실리사이드막 두께는 최초 증착된 비정질 텅스텐실리사이드막 두께에 비하여 상대적으로 크게 나타난다. 그 이유는, 결정화를 통해 결정화된 텅스텐실리사이드막을 형성하는 과정에서 비정질 텅스텐실리사이드막 내에 존재하는 잉여 텅스텐(Excess W)원자들이 하부에 존재하는 폴리실리콘과 반응하여 추가적인 텅스텐실리사이드막을 생성시키기 때문이다. 따라서 이 경우 게이트스택 내에 포함되는 텅스텐실리사이드막의 면적증가를 통한 워드라인 저항감소를 유도할 수 있다. 그러나 다량의 WF6 가스의 사용으로 인하여 비정질 텅스텐실리사이드막 내에 플로린(F) 성분의 함량이 증가되고, 이에 따라 게이트절연막의 전기적 두께가 증가하고, GOI(Gate Oxide Integrity) 특성저하 등의 문제점을 유발하여 실제 적용할 수 없는 실정이다.
따라서 현재는 앞서 언급한 바와 같이, 비정질 텅스텐실리사이드막을 CVD방법으로 증착하는데 있어서, 사일렌 가스의 유량을 상대적으로 크게 함으로써 실리 콘-리치 비정질 텅스텐실리사이드막(170)을 증착하고 있는 것이다. 그러나 이 방법은, 텅스텐-리치 텅스텐실리사이드막을 증착하는 경우와는 반대로, 잉여 실리콘 원자들이 폴리실리콘막(160) 위에 추가적인 실리콘층을 형성함으로써 최종 결정화된 텅스텐실리사이드막의 두께가 최초 증착된 비정질 텅스텐실리사이드막의 두께보다 상대적으로 감소되며, 이는 워드라인의 저항을 증가시키는 또 하나의 원인으로 작용하고 있다. 실리콘-리치 텅스텐실리사이드막 증착시 두께를 두껍게 할 수도 있지만, 이는 게이트 패터닝공정, 층간절연막 갭필(gap fill)공정, 랜딩플러그컨택 자기정렬컨택공정과 같은 후속공정에서의 마진(margin)을 현격하게 감소시키기 때문에 70㎚ 이하의 소자에 대해서는 실질적으로 적용할 수 없다.
본 발명이 이루고자 하는 기술적 과제는, 텅스텐-폴리사이드 게이트 구조를 형성하기 위해 텅스텐실리사이드막을 실리콘-리치로 증착하면서 실리콘-리치 텅스텐실리사이드막을 결정화시키는 과정에서 워드라인 저항이 증가되지 않도록 하는 낮은 저항의 텅스텐-폴리사이드 게이트 및 리세스채널을 갖는 반도체소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체소자의 제조방법은, 반도체기판의 활성영역에 리세스채널을 위한 트랜치를 형성하는 단계; 상기 트랜치를 갖는 반도체기판 위에 게이트절연막을 형성하는 단계; 상기 트랜치가 매립되도록 전면에 게이트도전막을 형성하는 단계; 상기 게이트도전막 위 에 실리콘-리치 비정질 금속실리사이드막을 형성하는 단계; 상기 실리콘-리치 비정질 금속실리사이드막에 대한 산화공정으로 상기 게이트도전막 위에 비정질 금속실리사이드막 및 실리콘산화막이 순차적으로 배치되는 구조를 형성하는 단계; 상기 실리콘산화막을 제거하여 상기 비정질 금속실리사이드막을 노출시키는 단계; 상기 노출된 비정질 금속실리사이드막 위에 게이트 하드마스크막을 형성하는 단계; 상기 게이트절연막, 게이트도전막, 비정질 금속실리사이드막 및 게이트 하드마스크막에 대한 패터닝을 수행하여 게이트스택을 형성하는 단계; 및 상기 비정질 금속실리사이드막을 결정화된 금속실리사이드막으로 만드는 결정화를 수행하는 단계를 포함하는 것을 특징으로 한다.
상기 리세스채널을 위한 트랜치는 1000-1500Å의 깊이를 갖도록 할 수 있다.
상기 게이트도전막은 폴리실리콘막으로 형성하고, 상기 실리콘-리치 금속실리사이드막은 1200-1500Å 두께의 실리콘-리치 텅스텐실리사이드막으로 형성할 수 있다.
상기 실리콘-리치 비정질 금속실리사이드막에 대한 산화공정은 저온 플라즈마 산화방법을 사용하여 수행할 수 있다.
상기 플라즈마 산화방법을 이용한 상기 실리콘-리치 비정질 금속실리사이드막에 대한 산화공정은 상기 실리콘-리치 비정질 금속실리사이드막에 대한 결정화가 억제되는 온도에서 수행하는 것이 바람직하다.
이 경우, 상기 플라즈마 산화방법을 이용한 상기 실리콘-리치 비정질 금속실리사이드막에 대한 산화공정은 400-500℃의 온도에서 수행할 수 있다.
상기 플라즈마 산화방법을 이용한 상기 실리콘-리치 비정질 금속실리사이드막에 대한 산화공정은, 혼합비가 200:2:1인 Ar/H2/O2의 가스를 사용하여 50-200mTorr의 압력 및 1-5kW의 파워 조건에서 수행할 수 있다.
상기 실리콘산화막은 200-400Å 두께로 형성할 수 있다.
상기 실리콘산화막을 제거하는 단계는 습식식각방법을 사용하여 수행할 수 있다.
상기 결정화를 수행하는 단계는, 게이트 재산화 공정을 통해 수행할 수 있다.
이 경우, 상기 게이트 재산화 공정은 800℃ 이상의 온도에서 수행할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체소자의 제조방법은, 반도체기판 위에 게이트절연막, 폴리실리콘막 및 실리콘-리치 비정질 텅스텐실리사이드막을 순차적으로 형성하는 단계; 상기 실리콘-리치 비정질 텅스텐실리사이드막에 대한 산화공정으로 실리콘 성분을 산화시켜 상기 폴리실리콘막 위에 비정질 텅스텐실리사이드막 및 실리콘산화막이 순차적으로 배치되는 구조를 형성하는 단계; 상기 실리콘산화막을 제거하여 상기 비정질 텅스텐실리사이드막 표면을 노출시키는 단계; 상기 노출된 비정질 텅스텐실리사이드막 위에 게이트 하드마스크막을 형성하는 단계; 상기 게이트절연막, 폴리실리콘막, 비정질 텅스텐실리사이드막 및 게이트 하드마스크막에 대한 패터닝을 수행하여 게이트스택을 형성 하는 단계; 및 상기 비정질 텅스텐실리사이드막을 결정화된 텅스텐실리사이드막으로 만드는 결정화를 수행하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 9 내지 도 18은 본 발명에 따른 낮은 저항의 텅스텐-폴리사이드 게이트 및 리세스채널을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 9를 참조하면, 반도체기판(200) 위에 패드산화막(211') 및 패드질화막(212')을 순차적으로 적층하여 소자분리용 트랜치를 형성하기 위한 하드마스크막(210')을 형성한다. 패드산화막(211')은 대략 50-150Å의 두께로 형성한다. 그리고 패드질화막(212')은 대략 500-1000Å의 두께로 형성한다.
다음에 도 10을 참조하면, 통상의 패터닝 방법을 사용하여 반도체기판(200)의 소자분리영역을 노출시키는 하드마스크막패턴(210)을 형성한다. 하드마스크막패턴(210)은 패드산화막패턴(211) 및 패드질화막패턴(212)이 순차적으로 적층되는 구조로 이루어진다. 이어서 하드마스크막패턴(210)을 식각저지층으로 한 식각으로 반도체기판(200)의 노출부분을 일정 깊이로 식각하여, 활성영역(201)을 한정하는 소자분리용 트랜치(220)를 형성한다. 트랜치(220)의 깊이는 대략 2000-3000Å이 되도록 한다.
다음에 도 11을 참조하면, 트랜치(220) 내부가 매립되도록 전면에 매립절연막을 증착한 후 평탄화, 예컨대 화학적기계적평탄화(CMP)를 수행하여 트랜치 소자분리막(222)을 형성한다. 평탄화는 하드마스크막패턴(도 11의 210) 표면이 노출되도록 수행한다. 경우에 따라서, 매립절연막을 형성하기 전에, 트랜치(220)상에 측벽산화막, 라이너질화막 및 라이너산화막을 순차적으로 형성할 수 있다. 트랜치 소자분리막(220)을 형성한 후에는 하드마스크막패턴(도 11의 210)을 제거한다.
다음에 도 12를 참조하면, 전면에 이온주입을 위한 버퍼산화막(214)을 형성한다. 그리고, 도면에서 화살표로 나타낸 바와 같이, 통상의 문턱전압조절을 위한 불순물이온주입과, 웰 및 채널 형성을 위한 불순물이온주입을 수행한다. 경우에 따라서 상기 불순물이온주입은 후속 단계에서 수행할 수도 있다. 불순물이온주입을 수행한 후에는 버퍼산화막(214)을 제거한다.
다음에 도 13을 참조하면, 반도체기판(200) 위에 산화막(231) 및 폴리실리콘막(232)으로 이루어진 하드마스크막(230)을 형성한다. 이 하드마스크막(230)은 리세스채널용 트랜치 형성을 위한 것이다. 경우에 따라서는 폴리실리콘막(232) 대신 다른 막을 사용할 수도 있다. 산화막(231)은 대략 50-100Å의 두께로 형성한다. 폴리실리콘막(232)은 대략 500-1000Å의 두께로 형성한다.
다음에 도 14를 참조하면, 라인형태의 포토레지스트막패턴(미도시)을 이용하여 반도체기판(200) 표면중에서 리세스채널용 트랜치가 형성될 표면을 노출시키는 하드마스크막패턴(미도시)을 형성한다. 그리고 이 하드마스크막패턴을 식각저지층으로 한 식각으로 반도체기판(200)을 일정 깊이 식각하여 리세스채널을 위한 트랜 치(240)를 형성한다. 그리고 하드마스크막패턴은 제거한다. 리세스채널을 위한 트랜치(240)는 대략 1000-1500Å의 깊이를 갖도록 한다.
다음에 도 15를 참조하면, 리세스채널을 위한 트랜치(240)가 형성된 반도체기판(200) 표면에 게이트산화막(250)을 형성한다. 게이트산화막(250)은 대략 30-50Å의 두께로 형성한다. 다음에 리세스채널을 위한 트랜치(240)가 매립되도록 전면에 불순물이 도핑된 폴리실리콘막(261)을 형성한다. 다음에 폴리실리콘막(261) 위에 화학기상증착(CVD) 방법을 이용하여 실리콘-리치 비정질 텅스텐실리사이드막(262')을 형성한다. 구체적으로 WF6 가스 및 사일렌(Silane; SiH4) 가스를 소스가스로 사용한 화학기상증착을 수행하되, 사일렌 가스의 공급유량을 상대적으로 크게 하여 텅스텐(W) 성분보다는 실리콘(Si) 성분이 많은 실리콘-리치 비정질 텅스텐실리사이드막(262')을 형성한다. 실리콘-리치 비정질 텅스텐실리사이드막(262')의 두께는 기존의 실리콘-리치 비정질 텅스텐실리사이드막 두께보다 대략 100-200Å 더 큰 두께, 예컨대 대략 1200-1500Å의 두께가 되도록 한다.
다음에 도 16을 참조하면, 실리콘-리치 비정질 텅스텐실리사이드막(도 15의 262')에 대한 산화공정을 수행한다. 이 산화공정은 저온 플라즈마 산화방법을 사용하여 수행한다. 이때 플라즈마 산화가 수행되는 온도는, 후속의 게이트 패터닝공정의 용이를 위해, 실리콘-리치 비정질 텅스텐실리사이드막(262')에 대한 결정화가 억제되는 온도, 예컨대 대략 400-500℃의 온도가 되도록 한다. 또한 플라즈마 산화방법을 이용한 실리콘-리치 비정질 텅스텐실리사이드막(262')에 대한 산화공정은, Ar/H2/O2의 가스를 사용하여 50-200mTorr의 압력 및 1-5kW의 파워 조건에서 수행한다. 이와 같은 저온 플라즈마 산화에 의해, 실리콘-리치 비정질 텅스텐실리사이드막(262')의 잉여 실리콘(excess Si)이 산화되며, 이 과정에서 실리콘-리치 비정질 텅스텐실리사이드막(262')은 실리콘과 텅스텐 함량이 비슷한 비정질 텅스텐실리사이드막(262)으로 되고, 이와 함께 비정질 텅스텐실리사이드막(262) 위에는 실리콘산화막(280)이 형성된다. 이 실리콘산화막(280)의 두께는 대략 200-400Å이 되도록 한다. 실리콘-리치 비정질 텅스텐실리사이드막(도 15의 262')이 비정질 텅스텐실리사이드막(262)으로 되는 과정에서, 잉여 실리콘이 산화되는 정도에 비례하여 그 두께가 감소하지만, 감소된 두께에 상응하는 두께만큼 실리콘-리치 비정질 텅스텐실리사이드막(262')을 더 두껍게 형성하였기 때문에, 비정질 텅스텐실리사이드막(262)의 두께를 원하는 두께가 되도록 할 수 있다.
다음에 도 17을 참조하면, 비정질 텅스텐실리사이드막(262) 상부의 실리콘산화막(280)을 제거한다. 실리콘산화막(280)의 제거는 습식식각방법을 사용하여 수행할 수 있다. 다음에 비정질 텅스텐실리사이드막(262) 위에 게이트 하드마스크막(263)을 형성한다. 이 게이트 하드마스크막(263)은 대략 2000-2500Å 두께의 질화막으로 형성할 수 있다.
다음에 도 18을 참조하면, 게이트 하드마스크막(263), 비정질 텅스텐실리사이드막(262), 폴리실리콘막(261) 및 게이트산화막(250)에 대한 통상의 게이트 패터닝을 수행하여 게이트스택(260)을 형성한다. 다음에 게이트 재산화(re-oxidation) 공정을 수행하여 폴리실리콘막(261) 및 비정질 텅스텐실리사이드막(262)의 측벽에 측벽산화막(270)을 형성한다. 이 게이트 재산화공정은, 통상적으로 대략 800℃ 이상의 고온에서 진행되므로, 비정질 텅스텐실리사이드막(262) 및 폴리실리콘막(261)이 결정화되어 텅스텐-폴리사이드 게이트 구조가 형성된다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법에 따르면, 폴리실리콘막 위에 실리콘-리치 비정질 텅스텐실리사이드막을 형성하되, 기존의 두께보다 두껍게 형성한 후에, 산화공정을 통해 실리콘-리치 비정질 텅스텐실리사이드막의 잉여 실리콘을 산화시킴으로써, 기존보다 두꺼운 텅스텐실리사이드막을 형성할 수 있으며, 그 결과 워드라인의 저항을 보다 더 감소시킬 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (12)
- 반도체기판의 활성영역에 리세스채널을 위한 트랜치를 형성하는 단계;상기 트랜치를 갖는 반도체기판 위에 게이트절연막을 형성하는 단계;상기 트랜치가 매립되도록 전면에 게이트도전막을 형성하는 단계;상기 게이트도전막 위에 실리콘-리치 비정질 금속실리사이드막을 형성하는 단계;상기 실리콘-리치 비정질 금속실리사이드막에 대한 산화공정을 결정화가 억제되는 온도에서 수행하여 상기 게이트도전막 위에 비정질 금속실리사이드막 및 실리콘산화막이 순차적으로 배치되는 구조를 형성하는 단계;상기 실리콘산화막을 제거하여 상기 비정질 금속실리사이드막을 노출시키는 단계;상기 노출된 비정질 금속실리사이드막 위에 게이트 하드마스크막을 형성하는 단계;상기 게이트절연막, 게이트도전막, 비정질 금속실리사이드막 및 게이트 하드마스크막에 대한 패터닝을 수행하여 게이트스택을 형성하는 단계; 및상기 비정질 금속실리사이드막을 결정화된 금속실리사이드막으로 만드는 결정화를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서,상기 리세스채널을 위한 트랜치는 1000-1500Å의 깊이를 갖도록 하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.
- 제1항에 있어서,상기 게이트도전막은 폴리실리콘막으로 형성하고, 상기 실리콘-리치 금속실리사이드막은 1200-1500Å 두께의 실리콘-리치 텅스텐실리사이드막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서,상기 실리콘-리치 비정질 금속실리사이드막에 대한 산화공정은 저온 플라즈마 산화방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
- 삭제
- 제4항에 있어서,상기 플라즈마 산화방법을 이용한 상기 실리콘-리치 비정질 금속실리사이드막에 대한 산화공정은 400-500℃의 온도에서 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제4항에 있어서,상기 플라즈마 산화방법을 이용한 상기 실리콘-리치 비정질 금속실리사이드막에 대한 산화공정은, 혼합비가 200:2:1인 Ar/H2/O2의 가스를 사용하여 50-200mTorr의 압력 및 1-5kW의 파워 조건에서 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서,상기 실리콘산화막은 200-400Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서,상기 실리콘산화막을 제거하는 단계는 습식식각방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서,상기 결정화를 수행하는 단계는, 게이트 재산화 공정을 통해 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제10항에 있어서,상기 게이트 재산화 공정은 800℃ 이상의 온도에서 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
- 반도체기판 위에 게이트절연막, 폴리실리콘막 및 실리콘-리치 비정질 텅스텐실리사이드막을 순차적으로 형성하는 단계;상기 실리콘-리치 비정질 텅스텐실리사이드막에 대해 결정화가 억제되는 온도에서의 산화공정으로 실리콘 성분을 산화시켜 상기 폴리실리콘막 위에 비정질 텅스텐실리사이드막 및 실리콘산화막이 순차적으로 배치되는 구조를 형성하는 단계;상기 실리콘산화막을 제거하여 상기 비정질 텅스텐실리사이드막 표면을 노출시키는 단계;상기 노출된 비정질 텅스텐실리사이드막 위에 게이트 하드마스크막을 형성하는 단계;상기 게이트절연막, 폴리실리콘막, 비정질 텅스텐실리사이드막 및 게이트 하드마스크막에 대한 패터닝을 수행하여 게이트스택을 형성하는 단계; 및상기 비정질 텅스텐실리사이드막을 결정화된 텅스텐실리사이드막으로 만드는 결정화를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
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|---|---|---|---|---|
| US10490773B2 (en) | 2015-05-12 | 2019-11-26 | Samsung Display Co., Ltd. | Organic light-emitting display device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10107034A (ja) | 1996-09-21 | 1998-04-24 | United Microelectron Corp | ワードラインの製造方法 |
| KR20040001931A (ko) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 텅스텐 실리사이드 게이트 제조 방법 |
| KR20050010213A (ko) * | 2003-07-18 | 2005-01-27 | 주식회사 하이닉스반도체 | 텅스텐폴리사이드 게이트전극의 형성 방법 |
-
2005
- 2005-12-14 KR KR1020050123498A patent/KR100771538B1/ko not_active IP Right Cessation
Patent Citations (3)
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|---|---|---|---|---|
| JPH10107034A (ja) | 1996-09-21 | 1998-04-24 | United Microelectron Corp | ワードラインの製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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