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KR20200123204A - 픽셀 크기가 축소된 마이크로디스플레이를 위한 3d 픽셀 회로 및 그 형성 방법 - Google Patents

픽셀 크기가 축소된 마이크로디스플레이를 위한 3d 픽셀 회로 및 그 형성 방법 Download PDF

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KR20200123204A
KR20200123204A KR1020207027113A KR20207027113A KR20200123204A KR 20200123204 A KR20200123204 A KR 20200123204A KR 1020207027113 A KR1020207027113 A KR 1020207027113A KR 20207027113 A KR20207027113 A KR 20207027113A KR 20200123204 A KR20200123204 A KR 20200123204A
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silicon
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이호르 와시크
Original Assignee
이매진 코퍼레이션
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Publication date
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Abstract

상부 실리콘 층 상의 픽셀을 구동하기 위한 고전압 디바이스, 및 하부 실리콘 층 상의 저전압 회로[예를 들어, 매트릭스 어드레싱(matrix addressing) 회로, 데이터 저장 회로 및 균일도 보상(uniformity compensation) 회로]를 포함하는 수직 적층형(vertically stacked) 픽셀 회로가 제공된다. 상기 상부 실리콘 층 및 상기 하부 실리콘 층 상의 회로는 실리콘 관통 전극(through-silicon via)을 통해 전기적으로 연결된다. 이러한 고유한 배열은, 픽셀 구동을 위한 상기 고전압 디바이스가 상기 하부 실리콘 층 내 더 많은 수의 저전압 디바이스의 상단에 물리적으로 위치하여, 전체 픽셀 방출 영역의 실질적인 축소가 이루어질 수 있도록 한다. 상기 수직 적층형 픽셀 회로는, 특히 유기 발광 다이오드 마이크로디스플레이에 적합하다.

Description

픽셀 크기가 축소된 마이크로디스플레이를 위한 3D 픽셀 회로 및 그 형성 방법
본 출원은 2018 년 2 월 20 일에 출원된 미국 가출원 번호 62/632,920 에 대해 우선권을 주장하며, 그 전체 개시 내용은 본원에 참조로서 포함된다.
본 발명은 일반적인 디스플레이에 관한 것으로, 더 자세하게는, 초소형 픽셀 크기를 가지는 유기 발광 다이오드(OLED) 마이크로디스플레이에 관한 것이다.
사용자 경험(User Experience, UX)을 향상시키기 위하여, 가상 현실(VR)과 같은 애플리케이션을 위한 초소형 픽셀 크기를 가지는 디스플레이를 구축하는 것에 대한 관심이 증가하고 있다. 기존 헤드 마운트 디스플레이(Head-mounted display, HMD) 시스템의 일반적인 문제는, 수렴-조절 불일치(Vergence Accommodation Conflict, VAC)로 인하여 야기되는 장시간 사용 후의 사용자 불편함이다. VAC를 극복하기 위하여 제안된 다양한 해결책 중에서 가장 포괄적인 것은 라이트 필드 디스플레이(light field display)일 것이다.
라이트 필드 접근법에서, 각 픽셀은, 각각 지향성 광(directional light)을 방출하는 다수의 서브 픽셀을 포함한다. 특정 시야각에서, 서브 픽셀 중 하나(또는 극소수)만이 해당 방향에서 볼 때의 이미지 인지 해상도(perceived resolution)에 기여한다. 결과적으로, 라이트 필드 디스플레이에 필요한 해상도는 트루 뎁스(true depth) 인식에 필요한 방향 수만큼 증가한다.
특정 픽셀 해상도에 적합한 지향성 방출(directional emission)이 이루어지기 위해서는, 매우 작은 서브 픽셀 영역만이 필요하도록, 충분히 많은 수의 서브 픽셀이 픽셀 영역에 맞아야 한다. 일부 애플리케이션은, 2 ㎛ x 2 ㎛ 정도로 작은 서브 픽셀 영역을 필요로 한다.
종래의 실리콘 백플레인(backplane) 기술을 사용할 경우, 최소 서브 픽셀 영역이 약 4 ㎛ x 4 ㎛ (16 ㎛2 의 면적)로 제한된다. 이는 주로, 유기 발광 다이오드(OLED)를 작동하는 데 필요한 픽셀 회로에서 5V 초과의 트랜지스터를 사용하기 때문이다. 또한, 프레임 주기 동안의 구동 레벨을 저장하기 위한 픽셀 셀에 사용되는 커패시터는, 셀 영역의 최대 50%까지 차지할 수 있다. 픽셀 트랜지스터와 저장 커패시터에 요구되는 최소 치수는, 5V 초과의 작동을 지원하는 데 필요한 파괴 전계(breakdown field)에 의해 고정되기 때문에, 픽셀 트랜지스터와 저장 커패시터 모두 스케일링을 통해 축소될 수 없다.
전술된 바와 같이, OLED 픽셀 회로를 축소시키는 데 있어서의 제한 요인은, 종래의 평면 실리콘 칩 상에 실장되는 컴포넌트에 필요한 영역이다. 따라서, 한 변이 몇 마이크론에 불과한 픽셀을 갖는 OLED 기반 마이크로디스플레이는, 기존의 평면 실리콘 칩 제조 기술을 사용하여 제조할 수 없다.
본 발명은, 적어도 상기의 문제점 및/또는 단점을 해결하고 적어도 후술하는 이점을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예는, 수직 적층형(vertically stacked) 회로로서, 적어도 하나의 저전압 트랜지스터를 포함하는 하부 영역; 및 상기 하부 영역의 위에 배치되고 적어도 하나의 고전압 트랜지스터를 포함하는 상부 영역;을 포함하되, 상기 상부 영역 및 상기 하부 영역은 단일의 전기 접속부를 통하여 전기적으로 연결되는 회로이다.
본 발명의 다른 실시예는, 수직 적층형 픽셀 회로로서, 적어도 하나의 저전압 트랜지스터를 포함하는 하부 영역; 및 상기 하부 영역의 위에 배치되고, 적어도 하나의 유기 발광 다이오드(OLED) 및 상기 적어도 하나의 OLED를 구동하도록 구성된 픽셀 구동 회로를 포함하는 상부 영역;을 포함하되, 상기 상부 영역 및 상기 하부 영역은 단일의 전기 접속부를 통하여 전기적으로 연결되는 픽셀 회로이다.
본 발명의 다른 실시예는, 수직 적층형 픽셀 회로를 형성하는 방법으로서, 제1 실리콘 기판을 제공하는 단계; 상기 제1 실리콘 기판 상에 적어도 저전압 회로 및 적어도 하나의 비아(via)를 형성하는 단계; 제2 실리콘 기판을 제공하는 단계; 상기 제2 실리콘 기판 상에 고전압 회로 및 적어도 하나의 비아를 형성하는 단계; 상기 제1 실리콘 기판의 상단에 상기 제2 실리콘 기판을 부착하되, 상기 제2 실리콘 기판 상의 상기 적어도 하나의 비아는, 실리콘 관통 전극(through-silicon via)을 형성하도록 상기 제1 실리콘 기판 상의 상기 적어도 하나의 비아와 정렬되고, 상기 저전압 회로 및 상기 고전압 회로는 상기 실리콘 관통 전극을 통해 전기적으로 연결되는 단계; 및 상기 제2 실리콘 기판 상에 적어도 하나의 유기 발광 다이오드를 제조하는 단계;를 포함하는 방법이다.
마이크로디스플레이용 픽셀 크기의 축소를 제한하는 요인 중 하나는, 마이크로디스플레이의 컴포넌트가 종래의 평면 실리콘 칩 기술을 사용하여 제조된다는 것이다.
본 발명은, 표준 실리콘 웨이퍼 제조 시의 평면 공정에 이용되는 2차원 조립 공정이 아닌, 3차원(3D) 조립 공정을 사용하여 픽셀 회로를 구성함으로써 이러한 제한을 극복하는 방법을 제공하는 효과가 있다. 본 발명의 3 차원(3D) 픽셀 회로는 종래의 픽셀 회로보다 적은 물리적 공간을 필요로 한다. 따라서, 본 발명은, 종래의 마이크로디스플레이보다 더 높은 픽셀 밀도를 갖는 유기 발광 다이오드(OLED) 기반 마이크로디스플레이의 제조를 가능하게 하는 효과가 있다.
본 발명은 다음 도면을 참조하여 상세하게 설명될 것이며, 도면 상에서 동일한 참조 번호는 동일한 요소를 지칭한다:
도 1은 종래의 실리콘 제조 공정을 사용하여 형성된 상이한 크기의 픽셀 회로의 개략도이다.
도 2는 본 발명의 예시적인 실시예에 따른, 수직 적층형(vertically stacked) 픽셀 회로의 개략도이다.
도 3은 본 발명의 예시적인 실시예에 따른, 도 2의 수직 적층형 픽셀 회로의 회로도이다.
도 4는 본 발명의 예시적인 실시예에 따른, 도 2 및 도 3의 픽셀 회로에 대한 동작 신호 값을 나타내는 그래프이다.
도 5는 본 발명의 예시적인 실시예에 따른, 도 2 및 도 3의 픽셀 회로를 이용하는 유기발광 다이오드(OLED) 마이크로디스플레이 제조 방법의 흐름도이다.
본 발명의 시스템 및 방법의 다양한 실시예에 대한 다음의 상세한 설명에서, 하나 이상의 실시예의 다양한 양태의 완전한 이해를 제공하기 위하여 다수의 구체적인 세부 사항이 설명된다. 그러나, 상기 하나 이상의 실시예는 이러한 구체적인 세부 사항의 일부 또는 전부 없이도 실행될 수 있다. 다른 예에서, 실시예의 양태를 불필요하게 모호하게 하지 않도록, 잘 알려진 방법, 절차 및/또는 구성 요소는 상세하게 설명되지 않았다.
바람직한 실시예가 개시되어 있지만, 본 발명의 시스템 및 방법의 또 다른 실시예는, 예시적인 실시예를 도시하고 설명하는 다음의 상세한 설명으로부터 통상의 기술자에게 명백해질 것이다. 다음의 개시 내용은, 본 발명의 사상 및 범위를 벗어나지 않고, 다양하고 명백한 양태에서 수정이 가능하다는 사실이 이해될 것이다. 또한, 본 발명의 특정 실시예에 대한 참조 또는 비참조는 본 발명의 범위를 한정하는 것으로 해석되어서는 안 된다.
도 1은 종래의 실리콘 제조 공정을 사용하여 형성된 상이한 크기의 픽셀 회로(100, 102, 104)의 개략도이다. 각 픽셀 회로는 5 개의 트랜지스터와 1 개의 커패시터(106)를 포함한다. 픽셀 회로(100, 102, 104)의 물리적 치수는 각각 15 ㎛ x 5 ㎛, 9.6 ㎛ x 3.2 ㎛ 및 8.1 ㎛ x 2.7 ㎛이다.
픽셀 회로(100, 102, 104)를 위한 픽셀 영역의 점진적인 축소는, 주로 저장 커패시터(106)의 영역을 축소시킴으로써 이루어진다. 8.1 ㎛ x 2.7 ㎛ 크기의 픽셀 회로(104)에서, 저장 커패시터(106)의 크기는 해당 크기의 픽셀에 허용되는 최소값이다. 종래의 제조 기술을 사용할 경우, 픽셀 크기를 추가적으로 축소하는 것이 불가능하지는 않으나 어렵다.
본 발명은, 유기 발광 다이오드(OLED) 마이크로디스플레이가 2 ㎛ x 2 ㎛ (4 ㎛2 의 면적) 이하의 작은 서브 픽셀 영역을 포함하는 픽셀을 가질 수 있도록 한다. 어레이(array) 내 각 픽셀은 픽셀 회로와 OLED 재료의 영역을 포함하며, 여기서 픽셀 회로와 OLED 재료는 3D 실리콘 어셈블리 공정을 통해 기판에 집적된다.
3D 픽셀은, 상부 실리콘 층 상에 OLED를 구동하기 위한 단일의 고전압 디바이스와, 하부 실리콘 층 상에 위치한 저전압 디바이스들 및 트렌치 커패시터를 포함하는 그룹 사이로 분리되도록 제조된다. 이러한 고유한 배열은, 크기가 큰 고전압 디바이스가 하부 실리콘 층 내 더 많은 수의 저전압 디바이스의 상단에 물리적으로 위치하여 전체 픽셀 방출 영역의 실질적인 축소가 이루어질 수 있도록 한다. 이러한 회로 구성으로, DRAM 제조 공정과 같은 진보한 실리콘 기술을 이용하여 하부 실리콘 층 기능을 구현할 수 있으며, 이는 수직 트렌치 커패시터를 데이터 저장에 사용할 수 있어 픽셀 영역 치수를 더욱 줄일 수 있다는 이점도 있다. 본 명세서에서 사용되는 용어 "고전압 디바이스" 또는 "고전압 트랜지스터"는 약 3 볼트 초과의 전압에서 작동하도록 설계된 디바이스 또는 트랜지스터를 의미하고, 용어 "저전압 디바이스"또는 "저전압 트랜지스터"는 약 3V 이하의 전압에서 작동하도록 설계된 디바이스 또는 트랜지스터를 의미한다.
도 2는 본 발명의 예시적인 실시예에 따른 수직 적층형 픽셀 회로(200)의 개략도이고, 도 3은 본 발명의 예시적인 실시예에 따른 수직 적층형 픽셀 회로(200)의 회로도이다.
픽셀 회로(200)는, 상부 실리콘 층(203) 상에 제조된 상부 영역(202) 및 하부 실리콘 층(205) 상에 제조된 하부 영역(204)을 포함한다. 상부 영역(202)은 고전압 구동 트랜지스터(206), 적절하게는 5 볼트 구동 트랜지스터, 및 OLED(208)를 포함한다. 상부 영역(202)을 구성하는 디바이스는, 바람직하게는 박형화(thinning)된 실리콘 웨이퍼 상에 제조되되, 상기 박형화된 실리콘 웨이퍼는, 하부 영역(204)의 회로에 대한 전기적 연결을 가능하게 하기 위한 실리콘 관통 전극(though-silicon via, TSV)(214)를 각 픽셀에 포함한다.
하부 영역(204)은, 하부 실리콘 층(205) 상에 제조되며 매트릭스 어드레싱(matrix addressing) 회로, 데이터 저장 회로 및 균일도 보상(uniformity compensation) 회로를 포함하는 저전압 픽셀 선택 서브 회로이다. 데이터 저장 회로는, 바람직하게는 저장 커패시터(210), 적절하게는 트렌치 커패시터를 포함한다. 매트릭스 어드레싱 회로는, 바람직하게는 선택 스위치(212), 적절하게는 스위칭 트랜지스터를 포함한다. 균일도 보상 회로는 바람직하게는, 서로 다른 픽셀들 사이의 구동 트랜지스터(206) 및/또는 OLED(208)의 프로세스 또는 노화 관련 변화에도 불구하고 픽셀간 동일한 밝기 성능을 보장하도록 입력 데이터에 로컬 보정 신호를 생성하기 위해 사용되는 저전압 트랜지스터(미도시)를 포함한다. 하부 영역(204)을 구성하는 모든 디바이스는 상부 영역(202)보다 낮은 전압, 적절하게는 약 1V 에서 작동하고, 바람직하게는 고밀도 스케일 실리콘 공정(high-density scaled-silicon process)을 사용하여 제조된다.
따라서, 픽셀 회로(200)는, 상부 영역(202)의 구동 트랜지스터(206)(예를 들어, 5 볼트 트랜지스터)와 하부 영역(204)의 저전압(예를 들어, 1 볼트) 디바이스 그룹으로 분리되며, 각 픽셀의 상부 영역 및 하부 영역(202, 204)를 전기적으로 연결하는 데 필요한 단일 연결 지점(TSV(214))만을 가진다. 이러한 설계에서는 하부 영역(204)이 저전압에서 작동하기 때문에, 쉽게 크기가 조절될 수 있고 DRAM 칩에서 일반적으로 사용되는 트렌치 구조를 사용하여 매우 작은 영역에 하부 영역(204)의 저장 커패시터(210)가 실장될 수 있다. 픽셀 회로(200)는, 2 ㎛ x 2 ㎛ (4 ㎛2 의 면적) 이하의 작은 서브 픽셀 영역을 포함하는 픽셀을 갖는 OLED 마이크로디스플레이를 구현하는데 특히 적합하며, 각 서브 픽셀은 각각의 픽셀 회로(200)로 구현된다.
도 4는 픽셀 회로(200)에 대한 동작 신호 값을 나타내는 그래프이다. "V애노드"는 OLED의 애노드(Anode) 쪽의 전압을 나타내고, "V캐소드"는 OLED의 캐소드(Cathode) 쪽의 전압을 나타내며, "IOLED"는 OLED를 통과하는 전류를 나타내고, "VOLED"는 OLED 양단에 걸친 전압을 나타내며, "V드라이브"는 구동 트랜지스터(206)의 게이트에 인가되는 전압을 나타낸다.
도 5는 본 발명의 예시적인 실시예에 따른, 3D 픽셀 회로(200)를 이용하는 OLED 마이크로디스플레이 제조 방법의 흐름도이다. 상부 영역(204) 및 하부 영역(202)은, 실리콘 제조 공정을 사용하여 별도로 제조된다.
하부 영역(202)과 관련하여, 단계(300)에서 실리콘 웨이퍼(305)가 제공된다. 단계(310)에서, 복수의 하부 영역(202)을 위한 CMOS 디바이스는, 각각의 완성된 픽셀 회로(200) 내에 TSV(214)를 가능하게 할 상단 비아(via)가 개방된 실리콘 웨이퍼 상에 제조된다.
상부 영역(204)과 관련하여, 단계(320)에서 실리콘 웨이퍼(325)가 제공된다. 단계(330)에서, 복수의 상부 영역(204)을 위한 CMOS 디바이스는, 각각의 완성된 픽셀 회로(200) 내에 TSV(214)를 가능하게 할 상단 비아가 개방된 실리콘 웨이퍼 상에 제조된다. 단계(340)에서, TSV(214)를 가능하게 하기 위해, 실리콘 웨이퍼는 그 두께를, 바람직하게는 20㎛ 미만으로 축소시키도록(실리콘 웨이퍼의 박형화) 기계적으로 연마된다.
단계(350)에서, 하부 영역(202)을 포함하는 실리콘 웨이퍼와 상부 영역(204)을 포함하는 실리콘 웨이퍼가 정렬되고 접합된다. 실리콘 웨이퍼는 바람직하게는, TSV(214)에 사용되는 초미세 피치(ultra-fine pitch) Cu-to-Cu 금속을 접합하기 위한 저온 열압착 공정을 사용하여 접합된다. 3D 웨이퍼 접합을 위해서 당 업계에 알려진 특수 인-시츄(in-situ) 정렬 카메라가 웨이퍼 정렬에 사용될 수 있다. 단계(360)에서, OLED는 상부 영역(204) 상에 제조된다. OLED는, OLED 제조를 위해 당 업계에 알려진 증착 기술을 사용하여 제조된다. 이후, 단계(370)에서, 결합된 웨이퍼는, 디스플레이 패키지로 조립될 다수의 OLED 디스플레이 패널을 생성하도록 다이싱(dicing)된다.
전술한 실시예 및 이점은 단지 예시일 뿐이며, 본 발명을 제한하는 것으로 해석되어서는 안 된다. 본 발명의 설명은 예시적인 것이며, 청구의 범위를 제한하려는 것이 아니다. 다양한 대안, 수정 및 변형이 통상의 기술자에게 명백할 것이다. 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경이 이루어질 수 있다.

Claims (26)

  1. 수직 적층형(vertically stacked) 회로로서,
    적어도 하나의 저전압 트랜지스터를 포함하는 하부 영역; 및
    상기 하부 영역의 위에 배치되고 적어도 하나의 고전압 트랜지스터를 포함하는 상부 영역;
    을 포함하되,
    상기 상부 영역 및 상기 하부 영역은 전기 접속부를 통하여 전기적으로 연결되는, 회로.
  2. 제1항에 있어서,
    상기 고전압 트랜지스터는, 3 볼트 초과의 전압에서 작동하도록 설계된 트랜지스터를 포함하는, 회로.
  3. 제1항에 있어서,
    상기 하부 영역 및 상기 상부 영역이, 각각의 실리콘 층 상에 형성되는, 회로.
  4. 제3항에 있어서,
    상기 전기 접속부는 실리콘 관통 전극(through-silicon via)을 포함하는, 회로.
  5. 제1항에 있어서,
    상기 상부 영역은 적어도 하나의 유기 발광 다이오드(OLED)를 더 포함하는, 회로.
  6. 제1항에 있어서,
    상기 회로의 길이 및 폭이 4 ㎛ x 4 ㎛ 미만인, 회로.
  7. 수직 적층형 픽셀 회로로서,
    적어도 하나의 저전압 트랜지스터를 포함하는 하부 영역; 및
    상기 하부 영역의 위에 배치되고, 적어도 하나의 유기 발광 다이오드(OLED) 및 상기 적어도 하나의 OLED를 구동하도록 구성된 픽셀 구동 회로를 포함하는 상부 영역;
    을 포함하되,
    상기 상부 영역 및 상기 하부 영역은 전기 접속부를 통하여 전기적으로 연결되는, 픽셀 회로.
  8. 제7항에 있어서,
    상기 하부 영역은 매트릭스 어드레싱(matrix addressing) 회로, 데이터 저장 회로 및 균일도 보상(uniformity compensation) 회로를 포함하는, 픽셀 회로.
  9. 제7항에 있어서,
    상기 픽셀 구동 회로는 적어도 하나의 고전압 트랜지스터를 포함하는, 픽셀 회로.
  10. 제8항에 있어서,
    상기 매트릭스 어드레싱 회로는 선택 스위치(selection switch)를 포함하고, 상기 데이터 저장 회로는 저장 커패시터(storage capacitor)를 포함하는, 픽셀 회로.
  11. 제10항에 있어서,
    상기 저장 커패시터는 트렌치 커패시터(trench capacitor)를 포함하는, 픽셀 회로.
  12. 제7항에 있어서,
    상기 하부 영역 및 상기 상부 영역이, 각각의 실리콘 층 상에 형성되는, 픽셀 회로.
  13. 제7항에 있어서,
    상기 전기 접속부는 실리콘 관통 전극을 포함하는, 픽셀 회로.
  14. 복수의 서브 픽셀을 포함하는 마이크로디스플레이로서,
    각각의 상기 서브 픽셀이, 제7항에 따른 상기 픽셀 구동 회로를 포함하는, 마이크로디스플레이.
  15. 제12항에 있어서,
    상기 하부 영역을 포함하는 상기 실리콘 층 및 상기 상부 영역을 포함하는 상기 실리콘 층이 서로 접합되어 있는, 픽셀 회로.
  16. 제12항에 있어서,
    상기 픽셀 회로의 길이 및 폭이 4 ㎛ x 4 ㎛ 미만인, 픽셀 회로.
  17. 수직 적층형 픽셀 회로를 형성하는 방법으로서,
    제1 실리콘 기판을 제공하는 단계;
    상기 제1 실리콘 기판 상에 적어도 저전압 회로 및 적어도 하나의 비아(via)를 형성하는 단계;
    제2 실리콘 기판을 제공하는 단계;
    상기 제2 실리콘 기판 상에 고전압 회로 및 적어도 하나의 비아를 형성하는 단계;
    상기 제1 실리콘 기판의 상단에 상기 제2 실리콘 기판을 부착하되, 상기 제2 실리콘 기판 상의 상기 적어도 하나의 비아는, 실리콘 관통 전극(through-silicon via)을 형성하도록 상기 제1 실리콘 기판 상의 상기 적어도 하나의 비아와 정렬되고, 상기 저전압 회로 및 상기 고전압 회로는 상기 실리콘 관통 전극을 통해 전기적으로 연결되는 단계; 및
    상기 제2 실리콘 기판 상에 적어도 하나의 유기 발광 다이오드를 제조하는 단계;
    를 포함하는, 방법.
  18. 제17항에 있어서,
    상기 저전압 회로는 매트릭스 어드레싱 회로, 데이터 저장 회로 및 균일도 보상 회로를 포함하는, 방법.
  19. 제17항에 있어서,
    상기 매트릭스 어드레싱 회로는 선택 스위치를 포함하고, 상기 데이터 저장 회로는 저장 커패시터를 포함하는, 방법.
  20. 제19항에 있어서,
    상기 저장 커패시터는 트렌치 커패시터(trench capacitor)를 포함하는, 픽셀 회로.
  21. 제17항에 있어서,
    상기 고전압 회로는 픽셀 구동 회로를 포함하는, 방법.
  22. 제21항에 있어서,
    상기 픽셀 구동 회로는 적어도 하나의 고전압 트랜지스터를 포함하는, 방법.
  23. 제17항에 있어서,
    상기 제2 실리콘 기판을 상기 제1 실리콘 기판에 부착하기 전, 상기 제2 실리콘 기판을 박형화(thinning)하는 단계;
    를 더 포함하는, 방법.
  24. 제23항에 있어서,
    상기 제2 실리콘 기판의 두께가 20 ㎛ 미만이 되도록 상기 제2 실리콘 기판이 박형화되는, 방법.
  25. 제17항에 있어서,
    복수의 상기 수직 적층형 픽셀 회로를 이용하여 마이크로디스플레이를 제조하는 단계;
    를 더 포함하는, 방법.
  26. 제17항에 있어서,
    상기 픽셀 회로의 길이 및 폭이 4 ㎛ x 4 ㎛ 미만인, 방법.
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