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KR102653044B1 - 적층체 - Google Patents

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KR102653044B1
KR102653044B1 KR1020187004278A KR20187004278A KR102653044B1 KR 102653044 B1 KR102653044 B1 KR 102653044B1 KR 1020187004278 A KR1020187004278 A KR 1020187004278A KR 20187004278 A KR20187004278 A KR 20187004278A KR 102653044 B1 KR102653044 B1 KR 102653044B1
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KR
South Korea
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transistor
circuit
laminate
layer
Prior art date
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KR1020187004278A
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타카시 요코야마
타쿠 우메바야시
Original Assignee
소니그룹주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
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    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/199—Back-illuminated image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/809—Constructional details of image sensors of hybrid image sensors
    • H—ELECTRICITY
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    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
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Abstract

본 기술의 한 실시 형태의 적층체는, 복수의 트랜지스터와, 제1의 기판과, 제1의 기판과 적층됨과 함께, 전기적으로 접속되어 있는 제2의 기판을 구비한 것이고, 복수의 트랜지스터 중의 가장 전압이 낮은 제1의 구동 전압으로 구동하는 제1의 트랜지스터는, 제1의 기판 및 제2의 기판 중, 제1의 기판에만 마련되어 제1의 회로를 형성하고 있다.

Description

적층체
본 기술은, 구동 전압이 다른 복수의 트랜지스터를 갖는 복수의 회로가 탑재된 적층체에 관한 것이다.
반도체 집적 회로 장치는, 무어의 스케일링 룰에 따라 미세화 및 저전압화가 진행되어, 성능의 향상 및 소비 전력의 저감이 도모되고 있다. 그렇지만, 14㎚세대 이후의 디바이스에서는, 확산층, 게이트, 콘택트 및 배선 비아의 형성에 리소그래피의 한계를 초과하는 미세가공 기술이 이용되고 있어서, 제조 비용의 증대의 원인으로 되어 있다.
특히, 트랜지스터 구조는, 저전압에서의 동작을 가능하게 하기 위해, 종래의 실리콘(Si)·플레이너(Planer) 구조로부터 Fin-FET로 대표되는 3차원 구조로 이행하고 있다. 또한, 반도체 재료는, Si 재료로부터 게르마늄(Ge)이나 InGaAs 등의 화합물계, 나아가서는 그래핀 구조로의 진화의 로드-맵이 끌리고 있고, 이와 같은 디바이스 구조를 갖는 트랜지스터를 실현하는 것이 큰 과제로 되어 있다.
또한, 근래, 스마트 폰 등의 반도체 집적 회로 장치에서는, 다양한 통신 대역에 대응한 칩이 탑재되는 경향에 있고, 그에 응한 아날로그 칩 및 데이터 처리용의 로직 칩이 증가하여 실장 면적이 증대한다는 문제가 있다. 또한, 제조 공정이 매우 번잡해저서, 더욱 제조 비용이 증대한다는 문제가 있다.
이에 대해, 예를 들면 특허 문헌 1에서는, 반도체 장치에 탑재된 회로 중, 고내압의 트랜지스터를 포함하는 회로(고내압 트랜지스터계 회로)를 제1 칩에, 고내압 트랜지스터계 회로보다도 저내압의 트랜지스터를 포함하는 회로(저내압 트랜지스터)계 회로를 제2 칩으로 나누어서 탑재한 반도체 장치가 개시되어 있다.
특허 문헌 1 : 일본국 특개2011-159958호 공보
그렇지만, 특허 문헌 1에 기재된 반도체 장치에서는, 실장 면적은 저감되는 것이지만, 제조 공정의 번잡함 및 제조 비용의 증대가 충분히 해소되어 있다고는 할 수가 없었다.
따라서 실장 면적을 삭감하면서, 보다 간편하게 제조하는데 적합한 구조를 갖는 적층체를 제공하는 것이 요망된다.
본 기술의 한 실시 형태의 적층체는, 복수의 트랜지스터와, 제1의 기판과, 제1의 기판과 적층됨과 함께, 제1의 기판과 전기적으로 접속되어 있는 제2의 기판을 구비한 것이고, 복수의 트랜지스터 중의 가장 전압이 낮은 제1의 구동 전압으로 구동하는 제1의 트랜지스터는, 제1의 기판 및 제2의 기판 중, 제1의 기판에만 마련되어 제1의 회로를 형성하고 있다.
본 기술의 한 실시 형태의 적층체에서는, 복수의 트랜지스터 중의 가장 전압이 낮은 제1의 구동 전압으로 구동하는 제1의 트랜지스터를, 적층되고, 전기적으로 접속된 제1의 기판 및 제2의 기판 중의 일방의 기판(제1의 기판)에만 형성하도록 하였다. 이에 의해, 프로세스 기술이 다른 복수의 트랜지스터가 서로 다른 기판에 나눠지기 때문에 제조 공정이 간략화된다.
본 기술의 한 실시 형태의 적층체에 의하면, 복수의 트랜지스터 중의 가장 전압이 낮은 제1의 구동 전압으로 구동하는 제1의 트랜지스터를 제1의 기판에만 형성하도록 하였기 때문에, 프로세스 기술이 다른 트랜지스터가 다른 기판에 형성되게 되어 제조 공정이 간략화된다. 즉, 실장 면적을 삭감하면서, 보다 간편하게 제조하는데 적합한 구조를 갖는 적층체를 제공하는 것이 가능해진다. 또한, 본 기술의 효과는 이것으로 한정되는 것이 아니고, 이하에 기재된 어느 효과라도 좋다.
도 1은 본 개시의 제1의 실시의 형태에 관한 적층체의 개략도.
도 2A는 도 1에 도시한 적층체의 구체례로서의 반도체 장치의 회로 구성의 한 예를 도시하는 블록도.
도 2B는 도 1에 도시한 적층체의 구체례로서의 반도체 장치의 회로 구성의 다른 예를 도시하는 블록도.
도 2C는 도 1에 도시한 적층체의 구체례로서의 반도체 장치의 회로 구성의 다른 예를 도시하는 블록도.
도 3은 도 2에 도시한 반도체 장치의 구성의 한 예를 도시하는 단면도.
도 4는 도 3에 도시한 트랜지스터(20)의 구성을 설명하는 단면도.
도 5는 도 3에 도시한 트랜지스터(70)(Fin-FET)의 구성을 설명하는 단면도.
도 6은 도 3에 도시한 트랜지스터(70)의 다른 예(Tri-Gate)를 도시하는 단면도.
도 7은 도 3에 도시한 트랜지스터(70)의 다른 예(Nano-Wire Tr)를 도시하는 단면도.
도 8은 도 3에 도시한 트랜지스터(70)의 다른 예(FD-SOI)를 도시하는 단면도.
도 9는 도 3에 도시한 트랜지스터(70)의 다른 예(T-FET)를 도시하는 단면도.
도 10A는 도 2에 도시한 반도체 장치의 회로 구성의 다른 예를 도시하는 블록도.
도 10B는 도 2에 도시한 반도체 장치의 회로 구성의 다른 예를 도시하는 블록도.
도 11은 일반적인 반도체 장치의 회로 구성을 도시하는 블록도.
도 12는 본 개시의 제2의 실시의 형태에 관한 반도체 장치의 다른 예를 도시하는 블록도.
도 13은 본 개시의 제3의 실시의 형태에 관한 반도체 장치의 한 예를 도시하는 단면도.
도 14는 도 13에 도시한 기억 소자의 기억부의 구성을 도시하는 단면도.
도 15는 도 14에 도시한 기억부의 각 층의 구성의 한 예를 도시하는 단면도.
도 16은 본 개시의 제4의 실시의 형태에 관한 반도체 장치의 다른 예를 도시하는 블록도.
도 17A는 본 개시의 제5의 실시의 형태에 관한 반도체 장치의 한 예를 도시하는 블록도.
도 17B는 본 개시의 제5의 실시의 형태에 관한 반도체 장치의 다른 예를 도시하는 블록도.
도 18은 도 17A에 도시한 반도체 장치의 구성의 한 예를 도시하는 단면도.
도 19A는 본 개시의 제5의 실시의 형태에 관한 반도체 장치의 다른 예를 도시하는 블록도.
도 19B는 본 개시의 제5의 실시의 형태에 관한 반도체 장치의 다른 예를 도시하는 블록도.
도 20은 본 개시의 변형례 1에 관한 반도체 장치의 구성을 도시하는 단면도.
도 21A는 본 개시의 제6의 실시의 형태에 관한 반도체 장치의 한 예를 도시하는 블록도.
도 21B는 도 21A에 도시한 반도체 장치의 구성의 한 예를 도시하는 단면도.
도 22는 도 21B에 도시한 커패시터의 구조의 다른 예를 도시하는 단면도.
도 23은 도 21B에 도시한 안테나의 한 예를 도시하는 평면도.
도 24A는 도 21B에 도시한 실드 형상의 한 예를 도시하는 평면도.
도 24B는 도 21B에 도시한 실드 형상의 다른 예를 도시하는 평면도.
도 24C는 도 21B에 도시한 실드 형상의 다른 예를 도시하는 평면도.
도 24D는 도 21B에 도시한 실드 형상의 다른 예를 도시하는 평면도.
도 25는 도 21B에 도시한 반도체 장치의 제조 공정을 도시하는 흐름도.
도 26A는 도 25에 도시한 반도체 장치의 제조 공정을 설명하는 모식도.
도 26B는 도 26A에 계속된 공정을 도시하는 모식도.
도 27A는 도 26B에 계속된 공정을 도시하는 모식도.
도 27B는 도 27A에 계속된 공정을 도시하는 모식도.
도 28A는 본 개시의 변형례 2에 관한 반도체 장치의 한 예를 도시하는 블록도.
도 28B는 본 개시의 변형례 2에 관한 반도체 장치의 다른 예를 도시하는 블록도.
도 29는 도 28A, 28B에 도시한 반도체 장치의 구성의 한 예를 도시하는 단면도.
도 30은 도 29에 도시한 트랜지스터(620)의 구성을 설명하는 단면도.
도 31A는 본 개시의 변형례 3에 관한 반도체 장치의 한 예를 도시하는 블록도.
도 31B는 본 개시의 변형례 3에 관한 반도체 장치의 다른 예를 도시하는 블록도.
도 32는 도 31에 도시한 반도체 장치의 구성의 한 예를 도시하는 단면도.
이하, 본 개시의 한 실시 형태에 관해 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 제1의 실시의 형태(제1 기판에 로직 회로, 통신용의 아날로그 회로를 갖는 반도체 장치)
2. 제2의 실시의 형태(제2 기판에 센서를 구성하는 아날로그 회로를 갖는 반도체 장치)
3. 제3의 실시의 형태(제2 기판에 기억 소자를 갖는 반도체 장치)
4. 제4의 실시의 형태(제2 기판에 인터페이스의 물리 회로를, 제1 기판에 디지털 컨트롤러 회로를 갖는 반도체 장치)
5. 제5의 실시의 형태(3층 구조를 갖는 반도체 장치)
6. 변형례 1(제1 기판과 제2 기판을 TSV로 전기적으로 접속한 반도체 장치)
7. 제6의 실시의 형태(제2 기판의 이면에 기능 소자를 갖는 반도체 장치)
8. 변형례 2(3층 구조를 갖는 반도체 장치)
9. 변형례 3(아날로그 회로를 갖는 제2 기판상에 로직 회로를 갖는 제1 기판을 적층한 예)
<1. 제1의 실시의 형태>
(1-1.기본 구성)
도 1은, 본 개시의 제1의 실시의 형태에 관한 적층체(적층체(1))의 개략 구성을 도시한 것이다. 적층체(1)는, 반도체 장치를 구성하는 것이고, 서로 전기적으로 접속된 복수의 기판(여기서는, 제1 기판(100) 및 제2 기판(200))이 적층되어 이루어지는 것이다. 적층체(1)에는, 구동 전압이 다른 복수의 트랜지스터가 마련되어 있고, 이들은, 아날로그 회로(예를 들면 I/O 회로(210)) 및 디지털 회로(예를 들면 로직 회로(110))를 구성하고 있다. 본 실시의 형태의 적층체(1)는, 구동 전압이 다른 복수의 트랜지스터 중, 가장 낮은 전압으로 구동하는 트랜지스터가 하나의 기판(여기서는, 제1 기판(100))에만 형성된 구성을 갖는다.
제1 기판(100)에는, 상기한 바와 같이, 적층체(1)에 마련되어 있는 복수의 트랜지스터 중, 가장 낮은 전압으로 구동하는 트랜지스터가 마련되어 있고, 이 가장 구동 전압이 낮은 트랜지스터를 포함하는 회로가 탑재되어 있다. 이 회로는, 예를 들면 로직 회로(로직 회로(110))이고, 로직 회로(110)에는, 이 가장 구동 전압이 낮은 트랜지스터 외에, 적층체(1)가 갖는 복수의 트랜지스터 중에서 비교적 낮은 전압으로 구동하는 트랜지스터, 환언하면, 가장 높은 전압으로 구동하는 트랜지스터 이외의 트랜지스터가 마련되어 있어도 좋다. 이 비교적 낮은 전압으로 구동하는 트랜지스터란, 예를 들면 20㎚세대 이하의 트랜지스터이고, 보다 바람직하게는, 14㎚세대 이후의 트랜지스터이다. 여기서 「㎚세대(世代)」란, 당초는 게이트 길이 등의 가공이 어려운 부분의 최소 사이즈를 가리키고 있지만, 현재에는, 특정한 부분의 사이즈를 가리키는 것이 아니고, 세대가 진행될 때마다 약 0.7곱으로(掛けで) 작게 되어 간다.
제1 기판(100)에 마련되어 있는 트랜지스터로서는, 상세는 후술하지만, 예를 들면, 고유전율막/금속 게이트(High-K/Metal Gate) 기술이 이용된 트랜지스터 및 3차원 구조를 갖는 트랜지스터를 들 수 있다. 3차원 구조의 트랜지스터로서는, 예를 들면 핀 전계효과 트랜지스터(Fin-FET), Tri-Gate 트랜지스터, 나노 와이어(Nano-Wire) 트랜지스터, FD-SOI 트랜지스터 및 T-FET 등을 들 수 있다. 이들 트랜지스터는, 반도체 재료로서, Si 이외에, Ge 등의 무기 반도체나, 예를 들면 Ⅲ-V족 반도체 및 Ⅱ-Ⅵ족 반도체 등의 화합물 반도체를 이용할 수 있다. 구체적으로는, InGaAs, InGaSb, SiGe, GaAsSb, InAs, InSb, InGanZnO(IGZO), MoS2, WS2, BoronNitride 및 Silicane Germanene을 들 수 있다. 이 밖에, 그래핀이 이용된 그래핀트랜지스터를 들 수 있다.
제2 기판(200)에는, 적층체(1)에 마련되어 있는 복수의 트랜지스터 중, 가장 높은 전압으로 구동하는 트랜지스터, 구체적으로는, 일반적으로 Si 기판을 이용한 플레이너형 트랜지스터가 마련되어 있고, 이 가장 구동 전압이 높은 트랜지스터를 포함하는 회로가 탑재되어 있다. 이 회로는, 예를 들면 아날로그 회로이고, 예를 들면 입출력(I/O) 회로(210) 및 각종 아날로그 회로(220, 230)이다. 이들 I/O 회로(210) 및 아날로그 회로(220, 230)에는, 가장 구동 전압이 높은 트랜지스터 외에, 적층체(1)가 갖는 복수의 트랜지스터 중에서 가장 낮은 전압으로 구동하는 트랜지스터 이외의 트랜지스터가 마련되어 있어도 좋다. 구체적으로는, 제2 기판(200)에 탑재된 트랜지스터는, 예를 들면, 20㎚세대 이상의 트랜지스터인 것이 바람직하고, 보다 바람직하게는, 20㎚세대보다 이전의 트랜지스터이다.
(1-2.반도체 장치의 구성)
도 2A는, 본 개시의 제1의 실시의 형태로서의 반도체 장치(반도체 장치(2A))의 구성을 도시하는 블록도이다. 반도체 장치(2A)는, 근거리부터 원거리까지 다양한 주파수대에 적용한 통신용의 플랫폼이 탑재된 것이다. 서로 전기적으로 접속된 제1 기판(100) 및 제2 기판(200) 중, 제1 기판(100)에는 로직 회로(110) 및 베이스밴드용의 데이터 처리부(120)가 탑재되고, 제2 기판(200)에는, I/O 회로(210) 외에, 아날로그 회로로서, 예를 들면 송수신 스위치나 파워 앰프를 갖는 RF 프런트 엔드부(220A) 및 저노이즈 앰프나 송수신 믹서를 갖는 RF-IC부(230A)가 탑재되어 있다. 이 밖에, 제2 기판(200)에는, ADC 및 DAC 등의 신호 처리부 및 각 주파수대를 전환하는 스위치 처리부 등을 구성하는 회로가 마련되어 있어도 좋다.
도 3은, 도 2A에 도시한 반도체 장치(2A)의 단면 구성을 도시한 것이다. 여기서는, I/O 회로(210), RF 프런트 엔드부(220A) 및 RF-IC부(230A)를 구성하는 트랜지스터로서 Si·플레이너 구조를 갖는 트랜지스터(Si·플레이너형의 트랜지스터(20))가, 로직 회로(110) 및 데이터 처리부(120)를 구성하는 트랜지스터로서 Fin-FET 구조를 갖는 트랜지스터(70)가, 각각 제2 기판(200) 및 제1 기판(100)에 마련된 예를 도시하고 있다.
제2 기판(200)은, 예를 들면, 반도체 기판(10)의 주면(主面)(표면)에 다층 배선 형성부(40) 및 표면 배선 형성부(50)가 이 순서로 적층된 것이다. 반도체 기판(10)의 주면(10A)의 부근에는, Si·플레이너형의 트랜지스터(20)가 마련되고, 반도체 기판(10)의 이면(10B)에는 절연층(60)을 통하여 도전층(61) 및 패드(금속막(62))이 마련되어 있다. 또한, 도 2A에서는, 3개의 트랜지스터(20)를 미련한 경우를 예시하지만, 반도체 기판(10)에 마련된 트랜지스터(20)의 수는 특히 한정되지 않는다. 하나라도 좋고, 2 이상이라도 좋다. 또한, Si·플레이너형 트랜지스터 이외의 트랜지스터가 마련되어 있어도 좋다.
반도체 기판(10)에는, 예를 들면 STI(Shallow Trench Isolation)에 의해 형성된 소자 분리층(11)이 마련되어 있다. 소자 분리층(11)은, 예를 들면 산화실리콘막(SiO2)으로 이루어지는 절연막이고, 그 1면이 반도체 기판(10)의 주면(10A)에 노출하고 있다.
반도체 기판(10)은, 제1의 반도체층(10S1)(이하, 반도체층(10S1)이라고 한다.)과, 제2의 반도체층(10S2)(이하, 반도체층(10S2)이라고 한다.)과의 적층 구조를 갖는다. 반도체층(10S1)은, 예를 들면 단결정 실리콘에 트랜지스터(20)의 일부를 구성하는 채널 영역 및 한 쌍의 확산층(22)(후술)이 형성된 것이다. 한편, 반도체층(10S2)은, 반도체층(10S1)과 극성이 다른 것이고, 반도체층(10S1)과 소자 분리층(11)의 쌍방을 덮도록 형성되어 있다. 반도체층(10S2)은, 예를 들면 단결정 실리콘으로 이루어진다.
반도체층(10S2)의 표면, 즉, 반도체 기판(10)의 이면(10B)은, 절연층(60)에 의해 덮여 있다. 반도체층(10S2)은 개구(10K)를 가지며, 이 개구(10K)는, 절연층(60)에 의해 매입되어 있다. 또한, 개구(10K) 부분에는, 예를 들면, 절연층(60)과 소자 분리층(11)이 서로 연결하는 부분을 관통하도록 연신된 콘택트 플러그(P1)가 마련되어 있다. 콘택트 플러그(P1)는, 예를 들면 Cu(구리),W(텅스텐) 또는 알루미늄(Al) 등의 저저항 금속을 주체로 하는 재료로 이루어진다. 또한, 그들의 저저항 금속의 주위에, Ti(티탄) 또는 Ta(탄탈)의 단체, 또는 그들의 합금 등으로 이루어지는 배리어 메탈층을 미련한 것으로 하여도 좋다. 콘택트 플러그(P1)는, 그 주위는 절연층(60)에 의해 덮여 있고, 반도체 기판(10)(반도체층(10S))과 전기적으로 분리되어 있다.
트랜지스터(20)는, Si·플레이너형 트랜지스터이고, 예를 들면, 도 4에 도시한 바와 같이, 게이트 전극(21)과, 소스 영역 및 드레인 영역이 되는 한 쌍의 확산층(22)(22S, 22D)을 갖고 있다.
게이트 전극(21)은, 반도체 기판(10)의 주면(10A)에 마련되어 있다. 단, 게이트 전극(21)과 반도체 기판(10)과의 사이에는, 산화실리콘막 등으로 이루어지는 게이트 절연막(23)이 마련되어 있다. 또한, 이 게이트 절연막(23)의 두께는, 후술하는 Fin-FET 등의 3차원 구조를 갖는 트랜지스터보다도 두껍다. 게이트 전극(21)의 측면에는, 예를 들면 산화실리콘막(24A)과 질화실리콘막(24B)과의 적층막으로 이루어지는 사이드 월(24)이 마련되어 있다.
한 쌍의 확산층(22)은, 예를 들면 실리콘에 불순물이 확산하여 이루어지는 것이고, 반도체층(10S1)을 구성하고 있다. 구체적으로는, 한 쌍의 확산층(22)은 소스 영역에 대응하는 확산층(22S)과, 드레인 영역에 대응하는 확산층(22D)으로 되고, 그들은 반도체층(10S1)에서의 게이트 전극(21)과 대향하는 채널 영역을 끼우고 마련되어 있다. 확산층(22)(22S, 22D)의 일부에는, 각각, 예를 들면 NiSi(니켈실리사이드) 또는 CoSi(코발트실리사이드) 등의 금속실리사이드로 이루어지는 실리사이드 영역(25)(25S, 25D)이 마련되어 있다. 실리사이드 영역(25)은, 후술하는 접속부(28A∼28C)와 확산층(22)과의 사이의 접촉 저항을 저감하는 것이다. 실리사이드 영역(25)은, 그 한 면이 반도체 기판(10)의 주면(10A)에 노출하고 있지만, 그 반대측의 면은 반도체층(10S2)에 의해 덮여 있다. 또한, 확산층(22) 및 실리사이드 영역(25)의 각각의 두께는, 모두 소자 분리층(11)의 두께보다도 얇다.
층간 절연막(27)에는, 금속막(M1)이 매설되어 있다. 또한, 층간 절연막(26, 27)을 관통하도록, 접속부(28A∼28D)가 마련되어 있다. 드레인 영역이 되는 확산층(22D)의 실리사이드 영역(25D) 및 소스 영역이 되는 확산층(22S)의 실리사이드 영역(25S)은, 각각, 접속부(28B) 및 접속부(28C)를 경유하여, 후술하는 배선(40A)의 금속막(M1)이 접속되어 있다. 콘택트 플러그(P1)는, 층간 절연막(26, 27)을 관통하고, 그 하단에 있어서, 예를 들면 선택선(SL)과 접하고 있다. 따라서 콘택트 플러그(P1)는, 절연층(60), 소자 분리층(11), 층간 절연막(26), 층간 절연막(27)을 전부 관통하도록 연신하여 있다. 콘택트 플러그(P1)는, 예를 들면 각추대형상 또는 원추대형상을 갖고 있고, 여기서는 그들의 점유 면적이, 주면(10A)으로부터 이면(10B)을 향할수록(즉, 하단부터 상단을 향할수록) 증대하도록 되어 있다.
다층 배선 형성부(40)는, 예를 들면 트랜지스터(20)에 가까운 쪽부터 차례로 적층된 층간 절연막(41), 층간 절연막(42), 층간 절연막(43), 층간 절연막(44)에 배선(40A, 40B)이 마련된 것이다. 배선(40A, 40B)은, 모두 금속막(M1)과 금속막(M2)과 금속막(M3)과 금속막(M4)과 금속막(M5)이 적층된 구조를 갖는다. 여기서, 금속막(M1), 금속막(M2), 금속막(M3), 금속막(M4), 금속막(M5)은, 각각, 층간 절연막(27), 층간 절연막(41), 층간 절연막(42), 층간 절연막(43), 층간 절연막(44)에 매설되어 있다. 또한, 금속막(M1)과 금속막(M2)은, 층간 절연막(41)을 관통하는 비아(V1)에 의해 접속되어 있다. 마찬가지로, 금속막(M2)과 금속막(M3)은 층간 절연막(42)을 관통하는 비아(V2)에 의해 접속되어 있다. 금속막(M3)과 금속막(M4)은 층간 절연막(43)을 관통하는 비아(V3)에 의해 접속되어 있다. 금속막(M4)과 금속막(M5)은 층간 절연막(44)을 관통하는 비아(V4)에 의해 접속되어 있다. 상술한 바와 같이, 배선(40A)은, 그 금속막(M1)과 접하는 접속부(28B) 및 접속부(28C)를 통하여, 각각 드레인 영역 및 소스 영역인 확산층(22)에 접속되어 있다. 또한, 도 2A에 도시한 다층 배선 형성부(40)의 구성은 한 예이고, 이것으로 한정되는 것이 아니다.
다층 배선 형성부(40)상에는, 제1 기판(100)과 표면 접합되는 표면 배선 형성부(50)가 마련되어 있다. 표면 배선 형성부(50)는, 절연막(51)의 표면에, 예를 들면 구리(Cu)에 의해 형성된 금속막(52)이 매설됨과 함께, 금속막(52)은, 절연막(51)을 관통하는 비아(V5)를 통하여 다층 배선 형성부(40)의 금속막(M5)에 접속되어 있다.
절연층(60)은, 상술한 바와 같이, 반도체 기판(10)을 덮도록 마련되어 있다. 절연층(60)은, 예를 들면 다층 구조를 가지며, 예를 들면 저온 형성이 가능한 High-K(고유전율)막과, SiO2막과, SiO2보다도 낮은 비유전율을 갖는 재료(Low-K)가 적층되어 있다. 저온 형성이 가능한 High-K(고유전율)막은, 예를 들면 Hf산화물, Al2O3, Ru(루테늄)산화물,Ta산화물, Al, Ru,Ta 또는 Hf와 Si를 포함하는 산화물, Al, Ru,Ta 또는 Hf와 Si를 포함하는 질화물 또는 Al, Ru,Ta 또는 Hf와 Si를 포함하는 산화질화물 등을 들 수 있다. 절연층(60)의 표면(60S)(즉, 반도체 기판(10)과 반대측의 면)에는, 도전층(61)이 마련되어 있다. 도전층(61)은, 콘택트 플러그(P1)의 상단과 접하고 있음과 함께, 반대측의 면에서는 외부 접속용의 패드(금속막(62)과) 접하여 있다.
또한, 반도체 기판(10)의 이면(10B)상에는, 미세 이면 콘택트를 형성하도록 하여도 좋다. 미세 이면 콘택트를 반도체 장치(2A)의 최상층에 냄에 의해, 어디서부터도 외부 접속 전극을 구성할 수 있고, 다핀(多pin) 접속을 실현할 수 있다. 또한, 범프 등의 형성도 용이해지고, 배선의 IR 드롭에 대해서도 유리하게 작용한다. 또한, 반도체 기판(10)의 이면(10B)상에는, 제2 기판(200)을 보호하는 보호 회로나, 보호 다이오드를 미련하도록 하여도 좋다.
제1 기판(100)에는, 로직 회로(110) 및 데이터 처리부(120)를 구성하는 트랜지스터로서 Fin-FET 구조를 갖는 트랜지스터(70)가 마련되어 있다.
Fin-FET 구조를 갖는 트랜지스터(70)는, 도 5에 도시한 바와 같이, 예를 들면, Si로 이루어짐과 함께, 소스 영역(71S) 및 드레인 영역(71D)을 갖는 핀(71A)과, 게이트 절연막(73)과, 게이트 전극(74)으로 구성되어 있다.
핀(71A)은, 평판형상을 이루고, 예를 들면 Si로 이루어지는 반도체 기판(71)상에 복수 세워져(立設) 있다. 복수의 핀(71A)은, 예를 들면 X방향으로 각각 연재됨과 함께 Y축방향으로 나열하여 있다. 반도체 기판(71)상에는, 예를 들면 SiO2에 의해 구성되고, 핀(71A)의 일부를 매입하는 절연막(72)이 마련되어 있다. 절연막(72)으로부터 노출한 핀(71A)의 측면 및 상면은, 예를 들면 HfSiO, HfSiON, TaO 또는 TaON 등에 의해 구성된 게이트 절연막(73)에 의해 덮여 있다. 게이트 전극(74)은, 핀(71A)의 연신 방향(X방향)과 교차하는 Z방향으로에 핀(71A)을 타고 넘도록 연신하여 있다. 핀(71A)에는, 게이트 전극(74)과의 교차 부분에 채널 영역(71C)이 형성되고, 이 채널 영역(71C)을 끼운 양단에 소스 영역(71S) 및 드레인 영역(71D)이 형성되어 있다. 또한, 도 3에 도시한 트랜지스터(70)의 단면 구조는, 도 5에서의 I-I선에서의 단면을 도시한 것이다.
다층 배선 형성부(80)는, 예를 들면 트랜지스터(70)에 가까운 쪽부터 차례로 적층된 층간 절연막(81), 층간 절연막(82), 층간 절연막(83), 층간 절연막(84)에 배선(80A, 80B)이 마련된 것이다. 배선(80A, 80B)은, 모두 금속막(M1')과 금속막(M2')과 금속막(M3')과 금속막(M4')과 금속막(M5')이 적층된 구조를 갖는다. 여기서, 금속막(M1'), 금속막(M2'), 금속막(M3'), 금속막(M4'), 금속막(M5')은, 각각, 층간 절연막(81), 층간 절연막(82), 층간 절연막(83), 층간 절연막(84)에 매설되어 있다. 또한, 금속막(M1')과 금속막(M2')은, 층간 절연막(41)을 관통하는 비아(V1')에 의해 접속되어 있다. 마찬가지로, 금속막(M2')과 금속막(M3')은, 층간 절연막(82)을 관통하는 비아(V2')에 의해 접속되어 있다. 금속막(M3')과 금속막(M4')은, 층간 절연막(83)을 관통하는 비아(V3')에 의해 접속되어 있다. 금속막(M4')과 금속막(M5')은, 층간 절연막(84)을 관통하는 비아(V4')에 의해 접속되어 있다. 또한, 도 2A에 도시한 다층 배선 형성부(80)의 구성은 한 예이고, 이것으로 한정되는 것이 아니다.
다층 배선 형성부(80)상에는, 제2 기판(200)과 표면 접합되는 표면 배선 형성부(90)가 마련되어 있다. 표면 배선 형성부(90)는, 절연막(91)의 표면에, 예를 들면 구리(Cu)에 의해 형성된 금속막(92)이 매설됨과 함께, 금속막(92)은, 절연막(91)을 관통하는 비아(V5')를 통하여 다층 배선 형성부(980)의 금속막(M5')에 접속되어 있다.
제1 기판(100) 및 제2 기판(200)은, 상기한 바와 같이 표면 배선 형성부(50) 및 표면 배선 형성부(90)에 매입된 복수의 금속막(52, 92)을 접합(표면 접합)함에 의해 전기적으로 접속되어 있다. 또한, 금속막(52, 92)은, Cu외에, 예를 들면 알루미늄(Al), 금(Au) 등이 이용하여도 좋고, 배선(40A, 40B, 80A, 80B)과 같은 재료를 이용하여 형성하는 것이 바람직하다. 이와 같이, 제1 기판(100) 및 제2 기판(200)을 표면 접합에 의해 맞붙임에 의해, 미세한 피치의 접합을 할 수 있음과 함께, 배선의 끌어돌림((引き回し)의 자유도가 향상한다. 또한, 보다 좁은 영역 중에 의해 많은 트랜지스터를 배치할 수가 있어서, 고집적화를 도모할 수 있다.
또한, 트랜지스터(70)는, 여기서는 Fin-FET 구조를 갖는 트랜지스터로 하였지만 이것으로 한하지 않고, Fin-FET 이외의 완전공핍형의 트랜지스터라면 좋다. 완전공핍형의 트랜지스터로서는, 또한, Tri-Gate 트랜지스터(70A)(도 6), Nano-Wire 트랜지스터(70B)(도 7), FD-SOI 트랜지스터(70C)(도 8)를 들 수 있다. 이 밖에, 예를 들면, 고유전율막/금속 게이트(High-K/Metal Gate) 기술이 이용된 트랜지스터나 Tunnel-FET(T-FET(70D))(도9)라도 좋다.
고유전율막/금속 게이트 기술이 이용된 트랜지스터는, 트랜지스터(20)와 같은 플레이너형의 트랜지스터이지만, 게이트 절연막에 고유전체 재료를, 게이트 전극에 저저항의 금속을 이용한 것이다. 고유전체 재료로서는, 예를 들면, 하프늄산화물을 들 수 있다. 이와 같은 구성을 갖는 트랜지스터에서는, 게이트 절연막을 얇게 하면서, 게이트 리크 전류를 저감시킬 수 있다.
도 6은 Tri-Gate 트랜지스터(70A)의 구성을 모식적으로 도시한 것이다. Tri-Gate 트랜지스터(70A)는, 도 4에 도시한 Fin-FET 구조의 트랜지스터(70)와 마찬가지로, 일방향으로 연신하는 Si로 이루어지는 핀(71A)과, 핀(71A)에 개략 직교한 게이트 전극(74)이 마련되어 있고, 이 게이트 전극(74)과 핀(71A)과의 사이에는, Fin-FET와 마찬가지로 게이트 절연막(73)이 마련되어 있다. 게이트 전극(74)은, 핀(71A)을 좌우의 양면과 상면을 둘러싸고 있고, Fin-FET와 마찬가지로 각각의 면이 게이트로서 작용한다. 핀(71A)에는, 게이트 전극(74)과의 교차부분에 채널 영역(71C)이 형성되고, 이 채널 영역(71C)을 끼운 양단에 소스 영역(71S) 및 드레인 영역(71D)이 형성되어 있다. 또한, Fin-FET와의 차이는, Tri-Gate 트랜지스터(70A)에서는, 핀(71A)의 측면에 더하여 상면도 채널로서 기능하는 점에 있다.
도 7은 Nano-Wire 트랜지스터(70B)의 구성을 모식적으로 도시한 것이다. Nano-Wire 트랜지스터(70B)는, 트랜지스터(70)나 Tri-Gate 트랜지스터(70A)와 마찬가지로 3차원 구조의 트랜지스터이다. Nano-Wire 트랜지스터(70B)에서는, 전류가 흐르는 실리콘 나노 와이어(75A)가 게이트 전극(74)에 덮이고, 게이트 전극(74)의 양측에는 게이트 측벽(76)을 통하여 소스 영역(75S) 및 드레인 영역(75D)이 형성되어 있다. Nano-Wire 트랜지스터(70B)에서는, 게이트 전극(74)에 의해 실리콘 나노 와이어(75A)의 좌우의 측면 및 상면이 덮임에 의해, 오프 전류의 발생이 억제된다. 또한, 실리콘 나노 와이어(75A)의 직경을 작게 함으로써 리크 전류의 발생이 억제된다.
도 8은 완전공핍형 실리콘·온·인슐레이터(FD-SOI) 트랜지스터(70C)의 단면 구성을 도시한 것이다. FD-SOI 트랜지스터(70C)는, 트랜지스터(20)와 마찬가지로, 플레이너형의 트랜지스터 구조를 갖는다. FD-SOI 트랜지스터(70C)는, 반도체 기판(71)과 채널 영역(77C), 소스 영역(77S) 및 드레인 영역(77D)을 구성하는 실리사이드층(77)과의 사이에, 매입 산화막이라고 불리는 절연층(79)이 마련된 것이다. FD-SOI 트랜지스터(70C)에서는, 실리사이드층(77)은, 예를 들면 10㎚ 이하로 매우 얇고, 채널·도핑이 불필요하기 때문에, FD-SOI 트랜지스터(70C)를 완전공핍형으로 할 수 있다.
도 9는 터널 전계효과 트랜지스터(T-FET(70D))의 단면 구성을 도시한 것이다. T-FET(70D)도, 트랜지스터(20)와 마찬가지로, 플레이너형의 트랜지스터 구조를 갖는 것이고, 전자의 밴드 사이 터널 현상을 이용하여 온/오프 제어를 행하는 트랜지스터이다. T-FET(70D)에서는, 소스 영역(77S) 및 드레인 영역(77D)은, 일방을 p형 도전형 반도체에 의해, 타방을 n형 반도체에 의해 형성되어 있다.
또한, 도 2A에서는, 제1 기판(100)에는 로직 회로(110)와 데이터 처리부(120)가, 제2 기판(200)에는 I/O 회로(210) 외에 RF 프런트 엔드부(220A) 및 RF-IC부(230A)를 1개씩 탑재한 예를 나타냈지만 이것으로 한하지 않는다. 예를 들면, 다양한 주파수의 통신 규격에 대응하기 위해, 도 10A에 도시한 바와 같이, 예를 들면 제2 기판(200)에 복수종류의 RF 프런트 엔드부(220A1∼220An) 및 RF-IC부(230A1∼230An)를 탑재하여도 좋다. 또한, 제1 기판(100)에는, 예를 들면 반도체 장치나 소프트웨어, 시스템 등의 동작을 필요에 응하여 변경하거나, 자동화할 수 있도록, 예를 들면, 도 2B에 도시한 반도체 장치(2B)와 같이, 프로그램 가능한 회로(프로그램 가능 회로)를 형성하도록 하여도 좋다. 프로그램 가능 회로에는, 예를 들면, FPGA(Field-Programmable Gate Array) 및 CPU(Central Processing Unit)가 탑재되어 있다.
또한, 예를 들면, RF 프런트 엔드부(220A) 및 RF-IC부(230A)에 탑재되어 있는 회로가, 예를 들면, 핀 전계효과 트랜지스터와 같은 구동 전압이 낮은 트랜지스터로 구성되는 경우에는, 예를 들면, 도 2C에 도시한 반도체 장치(2C)와 같이, 그 회로 부분(예를 들면, LNA 회로(170))를 제1 기판(100)에 미련하도록 하여도 좋다. 예를 들면, RF-IC부(230A)에 포함된 저노이즈 앰프(LNA) 회로는, 트랜지스터(70) 등의 3차원 구조의 트랜지스터를 이용함에 의해 특성(예를 들면, 차단 주파수나 최대 발진 주파수)가 향상한다. 또한, RF-IC부(230A)에 탑재되어 있는 회로 중, 제1 기판(100)에 마련하는 것이 가능한 회로는, 상기 LNA 회로(170)로 한하지 않는다. RF-IC부(230A)와 같이, 일반적으로 아날로그 회로라고 칭하여지는 회로에서도, 트랜지스터(70) 등의 3차원 구조의 트랜지스터를 이용하여 구성된 회로는 제1 기판(100)에 마련하는 것이 바람직하다.
또한, 아날로그 회로로서 구성되어 있는 회로 내에 구동 전압이 다른 트랜지스터가 포함되어 있는 경우에는, 그 아날로그 회로 내에서 비교적 낮은 전압으로 구동하는 트랜지스터를 제1 기판(100)측에 미련하도록 하여도 좋다. 예를 들면, RF-IC부(230A)가 서로 다른 전압치로 구동하는 트랜지스터가 포함되어 있는 경우에는, 도 10B에 도시한 바와 같이, RF-IC부(230A)를 구성하는 트랜지스터 중에서 저전압 구동하는 트랜지스터로 구성되어 있는 회로 부분을 제1 기판(100)에 미련하도록 하여도 좋다(RF-IC부(130)).
(1-3. 작용·효과)
전술한 바와 같이, 반도체 장치 회로는, 무어의 스케일링 룰에 따라 미세화 및 저전압화가 진행되고 있고, 최근에는, 종래 이용되어 온 리소그래피의 한계를 초과하는 미세한 가공이 필요해지고 있다. 특히, Fin-FET 등으로 대표되는 3차원 구조의 트랜지스터의 제조에는, 종래의 Si·플레이너형 트랜지스터보다도, 보다 미세한 가공 기술이 필요하고, 제조 비용의 증대의 원인으로 되어 있다.
또한, 근래, 스마트 폰 등의 반도체 집적 회로 장치에서는, 다양한 통신 대역에 대응한 칩이 탑재되어 있다. 일반적인 반도체 집적 회로 장치(반도체 장치(2A000))에서는, 예를 들면, 도 11에 도시한 바와 같이, 다양한 통신 대역에 대응한 칩(I/O 회로(1110A∼1110D)), 이에 응한 아날로그 칩(아날로그 회로(1130, 1140)) 및 데이터 처리용의 로직 칩(로직 회로(1150))이 하나의 기판(기판(1100))에 혼재되어 있다. 이 때문에, 실장 면적이 증대하는 경향에 있다. 또한, 이들 I/O 회로(1110A∼1110D), 아날로그 회로(1130, 1140)에는, 구동 전압이 높은(예를 들면 3.3V∼1.8V) 트랜지스터가 포함되어 있다. 구동 전압이 높은 트랜지스터 및 저전압으로 구동 가능한 트랜지스터는, 프로세스 기술이 다르다. 일반적으로, 플레이너형 트랜지스터는 구동 전압이 높은 트랜지스터에, 예를 들면, 3차원 구조를 갖는 최첨단 트랜지스터는 저전압으로 구동 가능한 트랜지스터로 분류된다. 3차원 구조를 갖는 최첨단 트랜지스터의 1종인 Fin-FET는, 플레이너형 트랜지스터의 게이트 절연막의 두께를 변경하여 형성하는 등과 같은 간단한 변경으로는 소망하는 특성을 실현하기가 어렵고, 많은 프로세스를 추가할 필요가 있다. 또한, 최첨단 트랜지스터에는 그래핀 등의 신재료가 이용된 것이 있고, 플레이너형 트랜지스터와 같은 재료로 형성할 수 없는 근본적인 과제가 있다. 이와 같이, 구동 전압이 높은 트랜지스터와 저전압으로 구동 가능한 트랜지스터를 동시에 만들어 넣는 것은 매우 어렵고, 동시에 제조한 경우에는, 제조 공정이 매우 복잡해지고, 제조 비용의 더한층의 증대의 원인으로 되어 있다.
실장 면적 및 제조 비용의 삭감 및 제조 공정의 간략화를 실현하는 방법으로서는, 전술한 바와 같이, 반도체 장치에 탑재되는 복수의 트랜지스터 중, 고내압 트랜지스터계 회로를 제1 칩에, 고내압 트랜지스터계 회로와 비교하여 저내압의 트랜지스터를 포함하는 저내압 트랜지스터계 회로를 제2 칩에 나누어서 탑재하는 방법이 생각된다. 그렇지만, 이 방법에서는, 실장 면적은 저감되는 것이지만, 제조 공정의 번잡함 및 제조 비용 증가대를 충분히 해소하기는 어려웠다.
이에 대해 본 실시의 형태에서는, 반도체 장치(2A)(및 반도체 장치(2B))에 마련된 복수의 트랜지스터 중, 저전압 구동이 가능한 트랜지스터와, 구동 전압이 높은 트랜지스터를 다른 기판에 미련하도록 하였다. 구체적으로는, 가장 낮은 전압으로 구동하는 트랜지스터(70)를 제1 기판(100)에만 형성하도록 하고, 구동 전압이 높은, 예를 들면 Si·플레이너 구조를 갖는 트랜지스터(20)는, 제2 기판(200)에 미련하도록 하였다. 이에 의해, 선단 프로세스가 이용되는 트랜지스터(여기서는, 트랜지스터(70))와, 종래의 제조 프로세스가 이용되는 트랜지스터(트랜지스터(20))가 다른 기판에 형성되게 되여, 선단 프로세스를 이용한 트랜지스터의 형성 영역이 축소됨과 함께, 제조 공정이 간략화된다.
이상, 본 실시의 형태의 반도체 장치(2A)(및 반도체 장치(2B))에서는, 반도체 장치(2A)에 탑재되어 있는 복수의 트랜지스터 중 최저 전압으로 구동하는 트랜지스터(70)와, 구동 전압이 트랜지스터(70)보다도 높은, 예를 들면 Si·플레이너 구조를 갖는 트랜지스터(20)를 다른 기판에 미련하도록 하였다. 이에 의해, 실장 면적이 저감됨과 함께, 선단 프로세스가 이용된 트랜지스터와, 종래의 제조 프로세스가 이용된 트랜지스터를 다른 제조 라인으로 제조하는 것이 가능해진다. 즉, 트랜지스터를 포함하는 회로 기판의 제조 공정이 간략화되고, 제조 비용을 저감하는 것이 가능해진다. 또한, 제조 공정이 간략화되기 때문에, 제조 수율을 향상시키는 것이 가능해진다.
또한, 본 실시의 형태에서는, 근거리부터 원거리까지 다양한 주파수대에 적용한 통신용의 플랫폼을, 저전압 구동이 가능한 트랜지스터로 구성되어 있는 베이스밴드용의 데이터 처리부(120)를 제1 기판(100)에, 송수신 스위치나 파워 앰프를 갖는 RF 프런트 엔드부(220A) 및 저노이즈 앰프나 송수신 믹서를 갖는 RF-IC부(230A) 등을 제2 기판(200)에 나누어서 탑재하도록 하였다. 근거리 통신 규격으로서는, 예를 들면, NFC, 1.2㎓ 또는 1.5㎓의 GPS, 2.4㎓ 또는 5㎓의 Wi-Fi, W-LAN(Bluetooth(등록상표)) 2.45G, 60㎓ 또는 90㎓ 이상의 밀리파, 2G-3G, LTE, 5G 등을 들 수 있다. 장거리 통신 규격으로서는, Zigbee, Bluetooth 및 WiMAX 등을 들 수 있다. 이에 의해, 실장 면적을 삭감하는 것이 가능해진다.
또한, 아날로그 회로가 구동 전압이 다른 트랜지스터가 포함되어 있는 경우에는, 그 구동 전압이 다른 트랜지스터 중의 저전압으로 구동하는 트랜지스터로 이루어지는 회로 부분을 제1 기판(100)에 미련하도록 하여도 좋다. 이에 의해, 일반적으로 실장 면적이 커지기 쉬운 아날로그 회로의 실장 면적을 더욱 삭감하는 것이 가능해진다.
다음에, 제2∼제5의 실시의 형태 및 변형례에 관해 설명한다. 또한, 상기 제1의 실시의 형태의 반도체 장치(2A)에 대응하는 구성 요소에는 동일한 부호를 붙여서 설명한다.
<2. 제2의 실시의 형태>
도 12는, 본 개시의 제2의 실시의 형태로서의 반도체 장치(3)의 개략 구성을 도시한 것이다. 본 실시의 형태의 반도체 장치(2A)는, 제2 기판(200)에, 아날로그 회로인 I/O 회로(210) 외에, 이미지 센서, 온도 센서, 중력 센서 및 위치 센서 등의 각종 센서 기능을 갖는 아날로그 회로(센서 회로(240), 센서 회로(250))가 탑재된 것이다.
또한, 상기 제1의 실시의 형태와 마찬가지로, 센서 기능을 갖는 아날로그 회로가 구동 전압이 다른 트랜지스터가 포함되어 있는 경우에는, 그 구동 전압이 다른 트랜지스터 중의 저전압으로 구동하는 트랜지스터로 이루어지는 회로 부분을 나누어서 제1 기판(100)에 미련하도록 하여도 좋다. 이에 의해, 일반적으로 실장 면적이 커지기 쉬운 아날로그 회로의 실장 면적을 더욱 삭감하는 것이 가능해진다.
<3. 제3의 실시의 형태>
도 13은, 본 개시의 제3의 실시의 형태로서의 반도체 장치(4)의 단면 구성을 도시한 것이다. 본 실시의 형태의 반도체 장치(4)는, 제2 기판(200)에, 아날로그 회로인 I/O 회로(210) 외에, 메모리 기능을 갖는 아날로그 회로가 탑재되어 있어도 좋다. 반도체 장치(4)는, 반도체층(10S2)의 표면, 즉, 반도체 기판(10)의 이면(10B)에, 3층으로 이루어지는 절연층(60)(60a, 60b, 60c)을 통하여 기억 소자(30)가 마련되어 있다. 절연층(60a)은, 예를 들면, 저온 형성이 가능한 High-K(고유전율)막, 즉, Hf산화물, Al2O3, Ru(루테늄)산화물,Ta산화물, Al, Ru,Ta 또는 Hf와 Si를 포함하는 산화물, Al, Ru,Ta 또는 Hf와 Si를 포함하는 질화물, 또는, Al, Ru,Ta 또는 Hf와 Si를 포함하는 산화질화물 등에 의해 구성된다. 절연층(60b, 60c)은, 예를 들면 SiO2로 이루어진다. 또는, 절연층(60c)은, SiO2보다도 낮은 비유전율을 갖는 재료(Low-K)로 이루어지는 것이 바람직하다. 절연층(63)의 표면(63S)(즉, 반도체 기판(10)과 반대측의 면)에는, 도전층(31, 34)이 마련되어 있다. 도전층(31, 34)은, 각각, 콘택트 플러그(P1, P2)의 상단과 접하여 있다. 여기서는, 기억 소자(30)로서 자기 저항 소자(Magnetic TunnelJunction; MTJ)를 예로 설명한다.
기억 소자(30)는, 예를 들면 하부 전극으로서의 도전층(31)과 기억부(32)와 상부 전극으로서의 도전층(33)(비트선(BL)을 겸한다)이 순서로 적층된 것이다. 도전층(31)은, 콘택트 플러그(P1), 선택선(SL) 및 접속부(28B)를 경유하여 실리사이드 영역(25)에 접속되어 있다.
기억부(32) 및 도전층(31, 33, 34)의 주위에는, 이면 층간막(절연층(63A))이 마련되어 있다. 절연층(63A)의 재료는, SiO2, Low-K(저유전율)막 등을 들 수 있다. 또한, 도전층(34)의 위에는 주상(柱狀)의 도전층(35)이 마련되고, 역시 절연층(63A)에 매설되어 있다. 또한, 도전층(33) 및 도전층(35)은, 그들을 공통으로 덮는 도전층(36)에 의해 전기적으로 접속되어 있다. 도전층(36)의 주위는 절연층(63B)에 의해 매립되어 있다.
기억 소자(30)에서의 기억부(32)는, 예를 들면, 스핀 주입에 의해 후술하는 기억층의 자화(磁化) 방향을 반전시켜서 정보의 기억을 행하는, 스핀 주입 자화 반전형 기억 소자(STT-MTJ ; Spin Transfer Torque-Magnetic TunnelJunctions)인것이 바람직하다. STT-MTJ는 고속 기록 판독이 가능하기 때문에, 휘발성 메모리에 치환되는 불휘발성 메모리로서 유망시 되어 있다.
도전층(31) 및 도전층(33)은, 예를 들면, Cu,Ti, W, Ru 등의 금속층에 의해 구성되어 있다. 도전층(31) 및 도전층(33)은, 후술하는 하지층(32A) 또는 캡층(32E)의 구성 재료 이외의 금속, 주로 Cu,Al, W에 의해 구성되어 있는 것이 바람직하다. 또한, 도전층(31) 및 도전층(33)은, Ti, TiN(질화티탄), Ta, TaN(질화탄탈), W, Cu, Al 및 그들의 적층 구조에 의해 구성하는 것도 가능하다.
도 14는, 기억부(32)의 구성의 한 예를 도시한 것이다. 기억부(32)는, 예를 들면, 도전층(31)에 가까운 쪽부터 차례로, 하지층(32A), 자화 고정층(32B), 절연층(32C), 기억층(32D), 캡층(32E)의 구성을 갖고 있다. 즉, 기억 소자(30)는, 적층 방향의 아래로부터 위를 향하여 자화 고정층(32B), 절연층(32C) 및 기억층(32D)을 이 순서로 갖는 보텀 핀 구조를 갖고 있다. 1축 이방성을 갖는 기억층(32D)의 자화(磁化)(M32D)의 방향을 변화시킴에 의해 정보의 기억이 행하여진다. 기억층(32D)의 자화(M32D)와 자화 고정층(32B)의 자화(M32B)와의 상대적인 각도(평행 또는 반평행)에 의해 정보의 「0」 또는 「1」이 규정된다.
하지층(32A) 및 캡층(32E)은, Ta, Ru등의 금속막 또는 그 적층막에 의해 구성되어 있다.
자화 고정층(32B)은, 기억층(32D)의 기억 정보(자화 방향)의 기준이 되는 리퍼런스층이고, 자화M(32B)의 방향이 막면(膜面) 수직 방향으로 고정된 자기 모멘트를 갖는 강자성체에 의해 구성되어 있다. 자화 고정층(32B)은, 예를 들면 Co-Fe-B에 의해 구성되어 있다.
자화 고정층(32B)의 자화M(32B)의 방향은, 기록이나 판독에 의해 변화하는 것은 바람직하지 않지만, 반드시 특정한 방향에 고정되어 있을 필요는 없다. 기억층(32D)의 자화M(32D)의 방향보다도 자화 고정층(32B)의 자화M(32B)의 방향이 움직이기 어려워지도록 하면 좋기 때문이다. 예를 들면, 자화 고정층(32B)이 기억층(32D)과 비교하여, 보다 큰 보자력(保磁力)을 가지며, 보다 큰 자기막 두께를 가지며, 또는, 보다 큰 자기 덤핑 정수를 갖도록 하면 좋다. 자화M(32B)의 방향을 고정하려면, 예를 들면 PtMn나 IrMn 등의 반(反)강자성체를, 자화 고정층(32B)에 접촉시켜서 미련하면 좋다. 또는, 그와 같은 반강자성체에 접촉한 자성체를, Ru등의 비자성체를 통하여 자기적으로 자화 고정층(32B)과 결합시킴으로써, 자화M(32B)의 방향을 간접적으로 고정하여도 좋다.
절연층(32C)은, 터널 배리어층(터널 절연층)이 되는 중간층이고, 예를 들면, 산화알루미늄 또는 산화마그네슘(MgO)에 의해 구성되어 있다. 그중에서도, 절연층(32C)은 산화마그네슘에 의해 구성되어 있는 것이 바람직하다. 자기 저항 변화율(MR비)을 높게 하는 것이 가능해지고, 스핀 주입의 효율을 향상시켜서, 기억층(32D)의 자화M(32D) 방향을 반전시키기 위한 전류 밀도를 저감하는 것이 가능해진다.
기억층(32D)은, 자화M(32D)의 방향이 막면 수직 방향으로 자유롭게 변화하는 자기 모멘트를 갖는 강자성체에 의해 구성되어 있다. 기억층(32D)은, 예를 들면 Co-Fe-B에 의해 구성되어 있다.
도 15는, 기억부(32)의 각 층의 구성의 한 예를 더욱 상세히 도시한 것이다. 하지층(32A)은, 예를 들면, 제1 전극(도전층(31))에 가까운 쪽부터 차례로, 두께 3㎚의 Ta층과, 두께 25㎚의 Ru막을적층한 구성을 갖고 있다. 자화 고정층(32B)은, 예를 들면, 제1 전극(도전층(31))에 가까운 쪽부터 차례로, 두께 5㎚의 Pt층과, 두께 1.1㎚의 Co층과, 두께 0.8㎚의 Ru층과,두께 1㎚의 (Co20Fe80)80B20층을 적층한 구성을 갖고 있다. 절연층(32C)은, 예를 들면, 제1 전극(도전층(31))에 가까운 쪽부터 차례로, 두께 0.15㎚의 Mg층과, 두께 1㎚의 MgO층과, 두께 0.15㎚의 Mg층을 적층한 구성을 갖고 있다. 기억층(32D)은, 예를 들면 두께(t)가 1.2∼1.7㎚이고, (Co20Fe80)80B20층에 의해 구성되어 있다. 캡층(32E)은, 예를 들면, 제1 전극(도전층(31))에 가까운 쪽부터 차례로, 두께 1㎚의 Ta층과, 두께 5㎚의 Ru층과,두께 3㎚의 Ta층을 적층한 구성을 갖고 있다.
또한, 본 실시의 형태에서는, 기억 소자(30)로서 MTJ를 예로 설명하였지만, 그 밖의 불휘발성 소자 또는 휘발성 소자라도 좋다. 불휘발성 소자로서는, MTJ 외에, 예를 들면 ReRAM 및 FLASH 등의 저항 변화 소자가, 휘발성 소자로서는, 예를 들면 DRAM, SRAM 등을 들 수 있다.
또한, 상기 제1의 실시의 형태와 마찬가지로, 메모리 기능을 갖는 아날로그 회로에 구동 전압이 다른 트랜지스터가 포함되어 있는 경우에는, 그 구동 전압이 다른 트랜지스터 중의 저전압으로 구동하는 트랜지스터로 이루어지는 회로 부분을 제1 기판(100)측에 미련하도록 하여도 좋다. 또는, 메모리 기능을 갖는 아날로그 회로를 형성하는 트랜지스터의 전부가 저전압으로 구동하는 트랜지스터로 이루어지는 경우에는, 기억 소자(30) 자체를 제1 기판(100)측에 미련하도록 하여도 좋다. 이에 의해, 일반적으로 실장 면적이 커지기 쉬운 아날로그 회로의 실장 면적을 더욱 삭감하는 것이 가능해진다. 또한, 여기서는, 기억 소자(30)를 반도체 기판(10)의 이면(10B)측에 미련한 예를 나타냈지만, 이것으로 한하지 않고, 예를 들면, 다층 배선 형성부(40) 내에 형성하도록 하여도 좋다.
<4. 제4의 실시의 형태>
도 16은, 본 개시의 제5의 실시의 형태로서의 반도체 장치(4)의 개략 구성을 도시한 것이다. 본 실시의 형태의 반도체 장치(5)는, 제2 기판(200)에, 아날로그 회로로서, 각종 인터페이스가 탑재된 것이다. 인터페이스의 규격으로서는, 예를 들면, MIPI(Mobile Industry Processor Interface), USB(Universal Serial Bus),HDMI(High-Definition MultimediaInterface(등록상표)), LVDS(Low voltage differential signaling), Thunderbolt 등을 들 수 있다. 이와 같이, 각종 인터페이스를 하나의 기판에 만들어 넣고, 이것을 인터페이스 플랫폼의 칩으로 함에 의해, 칩 면적을 삭감하는 것이 가능해진다. 또한, 본 실시의 형태와 같이 각종 규격의 인터페이스 플랫폼의 칩을 실장함에 의해, 모든 인터페이스 규격에 대응 가능한 반도체 장치를 제공하는 것이 가능해진다.
또한, 제1의 실시의 형태와 마찬가지로, 하나의 플랫폼 내에 구동 전압이 다른 트랜지스터가 포함되어 있는 회로가 혼재되어 있는 경우에는, 상기 제1의 실시의 형태에서 설명한 바와 같이, 구동 전압이 낮은 트랜지스터로 구성되어 있는 회로를 제1 기판(100)에 탑재하는 것이 바람직하다. 예를 들면, MIPI는, 아날로그 회로로서 PHY부 및 디지털 컨트롤러부를 갖지만, 일반적으로, 디지털 컨트롤러부는, 저전압 구동이 가능한 트랜지스터로 구성되어 있기 때문에, 제1 기판(100)에 디지털 컨트롤러부를, 제2 기판(200)에 PHY부를 미련하도록 나누어서 탑재하는 것이 바람직하다. 또한, PHY부 중에서도, 저전압 구동이 가능한 트랜지스터에 의해 구성되어 있는 회로 블록은, 제1 기판(100)측에 미련하도록 하여도 좋다.
<5. 제5의 실시의 형태>
도 17A 및 도 17B는, 본 개시의 제5의 실시의 형태로서의 반도체 장치(6)의 개략 구성의 한 예를 도시한 것이다. 반도체 장치(6)는, 예를 들면 적층형의 촬상 장치이고, 로직 회로(110)가 탑재된 제1 기판(100)과, 각종 아날로그 회로가 탑재된 제2 기판과, 화소부(310)를 갖는 제3 기판이 적층된 구성을 갖는다.
제1 기판(100)에는, 상기 실시의 형태와 마찬가지로, 제어 회로 등의 저전압 구동이 가능한 트랜지스터로 형성된 로직 회로에 더하여, 저전압 구동이 가능한 트랜지스터로 형성된, 예를 들면, 제3의 실시의 형태에서 들었던 불휘발성 소자를 갖는 메모리 부(150)가 탑재되어 있다. 제2 기판(200)에는, 예를 들면 화상 처리 기능을 갖는 회로(270) 및 화소부에 마련된 단위 화소로부터 출력되는 아날로그 신호를 디지털 신호로 변환하여 출력하는 ADC(Analog digital converter) 회로(280A) 및, 예를 들면 Wi-Fi 등 외부 통신 기능을 갖는 회로(280B) 등이 탑재되어 있어도 좋다. 또한, 불휘발성 소자는, 반드시 제1 기판(100)에 탑재되어 있을 필요는 없고, 도 17B에 도시한 바와 같이, 메모리 부(290)로서 일부가 제2 기판(200)에 마련되어 있어도 좋다. 제3 기판(300)에는, 화소부(310)가 마련되어 있고, 이 화소부(310)에는, 단위 화소가 2차원 배치되고, 예를 들면 광전 변환 소자 및 광전 변환에 의해 얻어지는 전하를 FD(플로팅 디퓨전)부에 전송하는 전송 트랜지스터, FD의 전위를 리셋하는 리셋 트랜지스터나 FD의 전위에 응한 신호를 출력하는 증폭 트랜지스터 등이 마련되어 있다. 이와 같이, 구동 전압이 높은 트랜지스터를 제2 기판(200)과 제3 기판(300)을 나누어서 형성하도록 하여도 좋다.
도 18은, 예를 들면 도 17A에 도시한 반도체 장치(6)(촬상 장치)의 단면 구성의 한 예를 도시한 것이다. 이 반도체 장치(6)는, 제2 기판(200)상에, 이면 조사형의 광전 변환 소자(50X)를 적층하여 이루어지는 것이다. 본 실시의 형태에서는, 제2 기판(200)의 최상층에, 예를 들면 Cu로이루어지는 도전층(36A, 36B)을 가지며, 광전 변환 소자(50X)를 갖는 제3 기판(300)은, 그 최하층에, 예를 들면 Cu로이루어지는 도전층(52D)을 갖고 있다. 여기서, 제2 기판(200)과 제3 기판(300)은, 도전층(36B)과 도전층(52D)은, 광전 변환 소자(50X)의 전부 또는 일부를 두께 방향으로 관통하는 접속부(52A, 52B)와, 광전 변환 소자(50X)의 최상부에 위치하는 도전층(52C)과, 광전 변환 소자(50X)의 최하층에 위치하는 도전층(53)에 의해 접속되어 있다. 광전 변환 소자(50X)가 매설된 반도체 기판(54)의 위에는, 예를 들면 평탄화막(55), 컬러 필터층(56) 및 마이크로 렌즈(57)가 이 순서로 마련되어 있다.
적층형의 촬상 장치에서는, 아날로그 회로 영역이 증가하는 경향에 있다. 또한, 화상 데이터를 일시 축적하는 메모리 용량도 증가하는 경향에 있고, 실장 면적의 확보가 요구된다. 이에 대해 본 실시의 형태에서는, 저전압 구동이 가능한 트랜지스터에 의해 구성되어 있는 로직 회로(110)와 구동 전압이 높은 트랜지스터를 갖는 아날로그 회로(화상 처리 기능을 갖는 아날로그 회로(270), ADC 회로(280))를 다른 기판(제1 기판(100)과 제2 기판(200)과)에 나누어서 탑재함과 함께, 로직 회로와 마찬가지로 저전압 구동이 가능한 트랜지스터로 구성된 메모리부(130)를 제1 기판(100)에 탑재함에 의해, 아날로그 회로의 실장 면적은 삭감되고, 다른 다양한 기능을 갖는 회로의 실장 면적을 확보하는 것이 가능해진다. 또한, 도 18에서는, 제3 기판(300)과 제2 기판(200)을 접속부(52A, 52B) 등의 Si 관통 전극(through-silicon via ; TSV)으로 접속한 예를 나타냈지만, 이것으로 한하지 않는다. 예를 들면, 제1 기판(100)과 제2 기판(200)의 접속과 마찬가지로, 금속 배선 사이의 표면 접합에 의해 접속하도록 하여도 좋다.
또한, 본 개시의 반도체 장치(6)에는, 도 19A, 도 19B에 도시한 반도체 장치(6C, 6D)와 같이, 상기 제1의 실시의 형태에서의 반도체 장치(2B)와 마찬가지로, 제1 기판(100)에 프로그램 가능 회로를 형성하도록 하여도 좋다. 이에 의해, 촬상 장치의 동작을 필요에 응하여 변경하거나, 자동화하는 것이 가능해진다.
<6. 변형례 1>
도 20은, 상기 제1∼제5의 실시의 형태의 변형례로서의 반도체 장치(반도체 장치(7))의 단면 구성을 도시한 것이다. 반도체 장치(7)는, 제1 기판(100)과 제2 기판(200)을 TSV(H1, H2)를 통하여 전기적으로 접속한 것이고, 상기 제1∼제5의 실시의 형태에서 설명한 반도체 장치(2A∼5)는, 본 변형례와 같이 TSV(H1, H2)를 통하여 전기적으로 접속할 수 있다. TSV(H1, H2)는, 예를 들면, 다마신 구조에서 형성된 것이고, TSV(H1, H2)의 측면은, 예를 들면 SiO2 등의 절연막에 의해 피복되어 있다. TSV(H1, H2)의 이면에 접속된 도전층(61)은, 예를 들면 전원으로서 이용할 수 있다.
본 변형례에서는, 제1 기판(100) 및 제2 기판(200)을 TSV(H1, H2)를 통하여 전기적으로 접속함으로써, 상기 실시의 형태의 효과에 더하여 보다 용이하게 제1 기판(100) 및 제2 기판(200)을 적층할 수 있다는 효과를 이룬다.
<7. 제6의 실시의 형태>
도 21A는, 본 개시의 제6의 실시의 형태에 관한 반도체 장치(반도체 장치(8))의 개략 구성의 한 예를 도시한 것이다. 도 21B는, 도 21A에 도시한 반도체 장치(8)의 단면 구성을 도시한 것이다. 본 실시의 형태의 반도체 장치(8)는, 도 21A 및 도 21B에 도시한 바와 같이, 제2 기판(200)을 구성하는 반도체 기판(10)(코어 기판)의 제1면(면(S1))면에 각종 아날로그 회로를 구성하는 트랜지스터(20)가, 제2면(면(S2))면에 패시브 소자(예를 들면, 커패시터(410A), 기억 소자(420) 및 인덕터(430)) 및 안테나(440)가 마련된 구성을 갖는다. 이 패시브 소자 및 안테나(440)가, 본 개시의 기능 소자의 한 구체례에 상당한다. 여기서, 반도체 기판(10)의 제1면(면(S1))면은, 제1 기판(100)과의 접합면(50A)측의 면이고, 제2면(면(S2))면은, 제1면과 대향하는 면이다.
또한, 본 실시의 형태의 반도체 장치(8)에는, 제1 기판(100)에 마련되어 있는 트랜지스터(70)와, 제2 기판(200)에 마련되어 있는 기능 소자와의 사이에 실드 구조(예를 들면, 실드층(501A, 501B) 등)가 형성되어 있다. 또한, 제1 기판(100)을 구성하는 반도체 기판(71)(코어 기판)의 제1면(S3)(제2 기판(200)과의 접합면측)과 대향하는 제2면(S4)측에, 취출 전극(외부 접속 전극(510A))이 마련되어 있다.
(7-1.반도체 장치의 구성)
제2 기판(200)은, 상기 제1의 실시의 형태에서의 반도체 장치(2)와 마찬가지로, 반도체 기판(10)의 주면(면(S1))에는, 다층 배선 형성부(40) 및 표면 배선 형성부(50)가 이 순서로 적층된 것이다. 반도체 기판(10)의 주면(10A)의 부근에는, Si·플레이너형의 트랜지스터(20)가 마련되어 있다. 본 실시의 형태에서는, 반도체 기판(10)의 이면(면(S2))에는, 절연층(60, 63)을 통하여, 커패시터(210A), 기억 소자(420) 및 인덕터(430)로 대표되는 패시브 소자 및 안테나(440)가 형성되어 있다.
커패시터(410A)는, 예를 들면, 이른바 MIM(Metal-Insulator-Metal) 커패시터이고, 절연층(60)상에, 금속막(411), 절연막(412) 및 금속막(413)이 이 순서로 적층된 것이다. 금속막(411, 413)의 재료로서는, 예를 들면 Ti, Ta계, 구체적으로는, Ti 또는 Ta를 주원소로 하는 금속재료를 들 수 있다. 또한, 이 금속재료에는, 질소(N) 및 산소(O)가 포함되어 있어도 좋다. 또한, 금속막(411, 413)상(上)(절연막(412)과는 반대측)에는, 구리(Cu), Al, W 등의 배선으로서 이용되는 금속막이 마련되어 있어도 좋다. 절연막(412)의 재료로서는, 예를 들면, TaO2계, HfO2계 및 ZO2계 등의 금속산화물을 들 수 있다.
또한, 커패시터(410)는, 실제로는, 예를 들면, 도 22에 도시한 구성을 갖는다. 즉, 커패시터(410)는, 절연층(60)상에, 금속막(411), 절연막(412) 및 금속막(413)이 이 순서로 적층된 구성을 가지며, 금속막(411) 및 금속막(413)은, 각각, 이면 미세 콘택트에 전기적으로 접속되어 있다. 구체적으로는, 예를 들면, 금속막(411)은, 절연층(63A), 절연층(60), 반도체 기판(10) 및 층간 절연막(26, 27)을 관통함과 함께, 금속막(M1)과 도전층(64)을 전기적으로 접속하는 콘택트 플러그(P5)에 전기적으로 접속되어 있다. 금속막(413)은, 예를 들면, 절연층(63A), 절연층(60), 반도체 기판(10) 및 층간 절연막(26, 27)을 관통함과 함께, 금속막(M1)과 도전층(64)을 전기적으로 접속하는 콘택트 플러그(P4)에 전기적으로 접속되어 있다. 절연막(412)의 주위 및 금속막(411, 413) 주위에는, 절연층(63A)이 마련되어 있다. 또한, 금속막(413)상에는, 도전층(64)이 마련되고, 역시 절연층(63A)에 매설되어 있다.
기억 소자(420)는, 예를 들면 상기 제3의 실시의 형태에서 설명한 기억 소자(30)(자기 저항 소자)와 같은 구성을 가지며, 도전층(64)상에 마련된 하부 전극으로서의 도전층(421)과 기억부(422)와, 상부 전극으로서의 도전층(423)이 이 순서로 적층된 것이다. 도전층(421)은, 도전층(64) 및 콘택트 플러그(P2) 및 제3의 실시의 형태와 마찬가지로, 선택선(SL) 및 접속부(28B)를 경유하여 실리사이드 영역(25)에 접속되어 있다.
기억부(422) 및 도전층(421, 423)의 주위에는 절연층(63B)이 마련되어 있다. 도전층(423)상에는 도전층(65)이 마련되고, 역시 절연층(63B)에 매설되어 있다.
절연층(63B)상에는, 인덕터(430)가 마련되어 있다. 인덕터(430)는, 예를 들면 Cu선을감은 코일 형상을 가지며, 여기서는 절연층(63C)에 의해 매설되어 있다.
절연층(63C)상에는, 안테나(440)가 배치되어 있다. 이 안테나(440)는, 도시하지 않지만, 예를 들면 RF 프런트 엔드부(예를 들면, 도 2A에 도시한 RF 프런트 엔드부(220A))에 마련되어 있는 송수신 스위치에 적절히 전기적으로 접속되어 있다. 안테나(440)의 종류는 특히 한정되지 않지만, 예를 들면 모노 폴 안테나 및 다이 폴 안테나 등의 선형상(線狀) 안테나나, Low-K막을 금속막으로 끼운 마이크로 스트립 안테나 등의 평면 안테나를 들 수 있다. 또한, 안테나(440)는, 예를 들면 도 23에 도시한 바와 같이, 복수의 안테나(440A, 440B …)로 구성되어 있어도 좋다. 복수의 안테나 안테나(440A, 440B …)를 미련하고, 각각으로부터 다른 데이터를 송수신함으로써 통신의 고속화를 도모할 수 있다(MIMO 테크놀로지). 안테나(440)의 주위에는 절연층(63D)이 마련되어 있다. 또한, 안테나(440)는, 상기 통신용의 아날로그 회로를 구성하는, 예를 들면 RF 프런트 엔드부(220A)와 대향한 위치에 마련하는 것이 바람직하다.
이와 같이, 트랜지스터를 반도체 기판(10)의 표면(면(S1))측에, 커패시터(410), 기억 소자(420) 및 인덕터(430) 등 패시브 소자 및 안테나(440)와 같은 소형화하는 것이 어려운 기능 소자를 반도체 기판(10)의 이면(면(S2))측에 미련함에 의해, 반도체 장치 내에 있어서 큰 면적을 차지하는 아날로그 회로 기판(제2 기판(200))의 실장 면적을 축소화하는 것이 가능해진다.
또한, 패시브 소자 및 안테나(440)를, 회로를 구성하는 트랜지스터(20)와는 다른 면에 형성함에 의해, 디자인의 자유도가 향상하고, 각각에 적합한 막두께나 크기, 또는 재료를 이용하여 형성하는 것이 가능해진다. 따라서, 패시브 소자 및 안테나(440)의 소자 특성을 향상시키는 것이 가능해진다.
또한, 예를 들면 RF 프런트 엔드부(220A)에서 수신되는 신호의 강도는, 안테나와의 거리에 의존하고 있다. 이 때문에, 안테나가 떨어져서 배치되어 있는 경우, 신호의 강도가 감쇠하여 소망하는 신호 처리가 행하여지지 않는 일이 있다. 특히, 고주파일수록 그 영향은 크다. 이 때문에, 본 실시의 형태와 같이, 안테나(440)를 반도체 기판(10)의 이면(면(S2))측에 미련함에 의해, 안테나(440)와 RF 프런트 엔드부(220A)를 최단 거리에 배치하여, 접속하는 것이 가능해진다.
또한, 상기 패시브 소자 및 안테나(440)와 대응하는 아날로그 회로를, 미세 이면 콘택트에 의해 전기적으로 표리 접속하는 것이 가능해진다. 이에 의해, 제2 기판(200)에 탑재되어 있는 각종 회로를, 단체 회로 레벨로 배치하는 것이 가능해진다.
단, 인덕터(430)나 안테나(440)를 이면(S2)측에 미련한 경우에는, 반도체 기판(10)의 주면 부근에 마련되어 있는 트랜지스터(20)나 제1 기판(100)에 마련되어 있는 트랜지스터(70)가 전자 노이즈의 영향을 받을 우려가 있다. 이 때문에, 본 실시의 형태의 반도체 장치(9)에서는, 이하에 설명하는 실드층(예를 들면, 실드층(501A, 501B)) 등의 실드 구조를 마련하는 것이 바람직하다. 실드 구조를 미련함에 의해, 인덕터(430)나 안테나(440) 유래의 전자 노이즈를 차폐하는 것이 가능해진다.
실드층을 형성하는 위치로서는, 예를 들면, 제1 기판(100)과 제2 기판(200)과의 사이(예를 들면, 금속막(M4)과 금속막(52)과의 사이(실드층(501A, 501B))), 인덕터(430)와의 대향 영역(실드층(502)) 및 안테나(440)와의 대향 영역(실드층(503))을 들 수 있다.
실드층(501A, 501B, 502, 503)의 재료로서는, 예를 들면, 자기(磁氣) 이방성이 매우 작고, 초투자율(初透磁率)이 큰 자성 재료를 이용하는 것이 바람직하고, 예를 들면 퍼멀로이 재료를 들 수 있다. 실드층(501A, 501B, 502, 503)은, 베타 막으로서 형성하여도 좋지만, 층 내에 적절히 슬릿을 형성하도록 하여도 좋다. 구체적으로는, 예를 들면 도 24A∼도 24C에 도시한 형상을 들 수 있다.
또한, 전자 노이즈의 영향은, 실드 패턴 구조나, 기판에 요철 구조를 형성하는 것으로도 저감할 수 있다. 요철 구조는, 예를 들면 반도체 기판(10)의 이면(S2)에 마련하는 것이 바람직하다. 요철의 형상은, 특히 묻지 않지만, 예를 들면 10㎚∼300㎚의 단차를 마련하는 것이 바람직하다. 또한, 실드층(501A, 501B, 502, 503)은, 도시하고 있지 않지만, 어느 하나의 배선과 전기적으로 접속되어 있다.
또한, 본 실시의 형태와 같이, 반도체 기판(10)의 이면(S2)측에 패시브 소자나 안테나(440) 등을 형성한 경우에는, 외부와 전기적으로 접속되는 전극 취출구(取出口)를, 제1 기판(100)을 구성하는 반도체 기판(71)의 이면(면(S4))측에 외부 접속 전극(510A)을 미련하도록 하여도 좋다.
외부 접속 전극(510A)은, 반도체 기판(71)상에 절연층(78)을 통하여 마련된 도전층(75)이다. 도전층(75)은, 예를 들면 Cu로형성된 도전층(79A)과 Al로 형성된 도전층(79B)이 이 순서로 적층된 구성을 갖는다. 도전층(75)은 콘택트 플러그(P3)를 이용하여 예를 들면, 금속막(M1')과 전기적으로 접속되어 있다. 도전층(75)의 주위에는 절연층(79)이 마련되어 있다.
이에 의해, 반도체 기판(10)의 이면(S2)측에 패시브 소자나 안테나(440) 등을 형성한 경우에도, 어디부터라도 전극 취출구를 구성할 수 있고, 다핀(多pin) 접속을 실현할 수 있다. 또한, 도 21에 도시한 바와 같이 범프(511) 등의 형성도 용이해지고, 배선의 IR 드롭에 대해서도 유리하게 작용한다.
또한, 전극 취출구는, 제1 기판(100)측의 반도체 기판(71)의 이면(S4)뿐만 아니라, 예를 들면, 커패시터(410A)로 들었던 바와 같이, 제2 기판(200)의 측면에 전극으로 이루어지는 금속층을 노출시킴으로써 형성할 수 있다(외부 접속 전극(510B)).
콘택트 플러그(P3, P4)는, 콘택트 플러그(P1, P2)와 마찬가지로, 예를 들면 Cu, W 또는 알루미늄 등의 저저항 금속을 주체로 하는 재료로 이루어진다. 또한, 그들의 저저항 금속의 주위에, Ti 또는 Ta의 단체, 또는 그들의 합금 등으로 이루어지는 배리어 메탈층을 미련한 것으로 하여도 좋다. 콘택트 플러그(P3∼4)는, 그 주위는 절연층(예를 들면 절연층(76))에 의해 덮여 있고, 주위와 전기적으로 분리되어 있다.
절연층(63)을 구성하는 절연층(63A, 63B, 64C, 63D)의 재료는, SiO2, Low-K(저유전율)막 및 High-K(고유전율)막 등을 들 수 있지만, Low-K(저유전율)막이 바람직하다. 절연층(78, 78A, 79의 재료는, SiO2, SiN, SiON 및 Low-K(저유전율)를 들 수 있다. 이 중, 절연층(78)은 SiO2를 이용하여 형성하는 것이 바람직하고, 절연층(79)은, 상기 재료의 어느 것을 이용하여 형성하여도 좋다.
(7-2. 제조 방법)
본 실시의 형태의 반도체 장치(9)는, 예를 들면 도 25에 도시한 흐름도에 따라 제조할 수 있다. 이하에, 도 26A∼도 27B를 이용하여 그 제조 공정을 설명한다.
우선, 도 26A에 도시한 바와 같이 제1 기판(100)(A) 및 제2 기판(200)(B)을 제조한다(스텝 S101a, S101b). 계속해서, 도 26B에 도시한 바와 같이, 예를 들면 제2 기판(200)의 상하를 반전시켜서, 제2 기판(200)의 접합면(50A)과, 제1 기판(100)의 접합면(90A)를 접합한다(스텝 S102). 다음에, 도 27A에 도시한 바와 같이, 제2 기판(200)의 반도체 기판(10S2)을 박막화한다(스텝 S103). 이때, 제1 기판(100)의 반도체 기판(71)도, 예를 들면 수㎛의 두께로 박막화하도록 하여도 좋다. 특히, 후술하는 변형례 3과 같이, 제1 기판(100)을 제2 기판(200)상에 적층함과 함께, 제1 기판(100)의 이면에 안테나(440) 등의 기능 소자나 기억 소자(420) 등의 불휘발성 소자를 마련하는 경우에는, 제1 기판(100)의 반도체 기판(71)을 박막화하는 것이 바람직하다. 계속해서, 도 27B에 도시한 바와 같이, 제1 기판(100)의 이면(S4)측에 외부 접속 전극(510A)을 형성한다(스텝 S104). 최후에, 박막화한 반도체 기판(10S2)상에 절연층(60), 커패시터(410A), 기억 소자(420), 인덕터(430) 및 안테나(440) 등을 순차적으로 형성한다(스텝 S105). 이에 의해, 도 21에 도시한 반도체 장치(9)가 완성된다.
(7-3. 작용·효과)
이상, 본 실시의 형태에서는, 제2 기판(200)을 구성하는 반도체 기판(10)의 이면(S2)측에, 소형화가 어려운 커패시터(410A), 기억 소자(420) 및 인덕터(430) 등의 패시브 소자를 미련하도록 하였다. 이에 의해, 상기 제1의 실시의 형태의 효과에 더하여, 큰 공정수의 증가 없이, 아날로그 회로가 마련된 제2 기판(200)의 실장 면적을 축소하는 것이 가능해진다는 효과를 이룬다. 또한, 반도체 기판(10)의 이면(S2)측에 안테나(440)를 미련하도록 하였기 때문에, 통신용 회로와의 거리가 가까워지고, 신호의 감쇠를 억제하는 것이 가능해진다, 따라서, 신호 처리의 신뢰성을 향상시키는 것이 가능해진다는 효과를 이룬다.
<8. 변형례 2>
도 28A는, 상기 제1의 실시의 형태의 반도체 장치(예를 들면, 반도체 장치(2A))의 변형례로서의 반도체 장치(반도체 장치(9A))의 개략 구성의 한 예를 도시한 블록도이다. 도 29는, 반도체 장치(9A)의 구체적인 단면 구성의 한 예를 도시한 것이다.
예를 들면, 도 2A에 도시한 근거리부터 원거리까지 다양한 주파수대에 적용한 통신용의 플랫폼이 탑재된 반도체 장치(2A)는, 코어 기판으로서 일반적으로 실리콘(Si) 기판이 이용되고 있지만, 일부에, 화합물계 반도체 기판이 이용되는 경우가 있다. 예를 들면, 반도체 장치(2A)에서의 제2 기판(200)에 탑재된 I/O 회로(210), RF 프런트 엔드부(220A) 및 RF-IC부(230A)에서는, I/O 회로(210) 및 RF-IC부(230A)는 Si 기판에, RF 프런트 엔드부(220A)는, 예를 들면 질화갈륨(GaN) 기판에 마련되는 경우가 있다. 이와 같은 경우에는, 도 29에 도시한 바와 같이, 다른 재료로 이루어지는 기판, 여기서는 GaN 기판을 이용하여 구성되어 있는 RF 프런트 엔드부(220A)를 제3 기판(600)으로 하여, 예를 들면, I/O 회로(210) 및 RF-IC부(230A)가 탑재된 제2 기판(200)상에 적층하도록 하여도 좋다. 본 변형례에서는, 제3 기판(600)에서의 반도체 기판(10)에 GaN 기판이 이용된 구성을 갖는다.
반도체 장치(9A)는, 상기 반도체 장치(2)와 마찬가지로, 제1 기판(100)과 제2 기판(200)은, 각각 표면 배선 형성부(50, 90)를 통하여 접합되어 있다. 제1 기판(100)은, 반도체 기판(71)의 주면(면(S3))에는, 예를 들면 도 5에 도시한 바와 같은 Fin-FET형의 트랜지스터(70)가 마련되어 있고, 반도체 기판(71)의 이면(면(S4))측에는 외부 접속 전극(510A)을 마련되어 있다. 제2 기판(200)은, 상기 반도체 장치(8)과 마찬가지로, 반도체 기판(10)의 주면(면(S1))(10A)의 부근에는, Si·플레이너형의 트랜지스터(20)가 마련되어 있다. 반도체 기판(10)의 이면(면(S2))에는, 절연층(60, 63)을 통하여, 예를 들면, 커패시터(210A), 기억 소자(420) 및 인덕터(430)가 형성되어 있다. 커패시터(410A), 기억 소자(420) 및 인덕터(430)상에는, 절연층(63)(63A∼63C)을 통하여 표면 배선 형성부를 구성하는 금속막(62)이 형성되어 있다.
제3 기판(600)은, GaN 기판(610)의 주면(면(S5))에는, 복수의 트랜지스터(620)가 마련되어 있다. 도 30은, 트랜지스터(620)의 단면 구성을 도시한 것이다. 이 트랜지스터(620)는, 예를 들면 고전자이동도 트랜지스터(High Electron Mobility Transistor ; HEMT)이다. HEMT는, 이종(異種) 반도체로 이루어지는 헤테로 접합 계면에 형성된 2차원 전자 가스(채널 영역(620C))를, 전계효과에 의해 제어하는 트랜지스터이다. GaN 기판(610)상에는, 예를 들면, AlGaN층(612)(또는 AlInN층)이 마련되어 있고, 이에 의해 AlGaN/GaN 헤테로 구조가 형성되어 있다. AlGaN층(612)상에는 게이트 절연막(622)을 통하여 게이트 전극(621)이 마련되어 있다. 또한, AlGaN층(612)상에는, 게이트 전극(621)을 사이로, 소스 전극(623S) 및 드레인 전극(623D)이 마련되어 있다. 소스 전극(623S) 및 드레인 전극(623D)과 접하는 AlGaN층(612)에는, n형 영역(612)이 각각 마련되어 있다. 각 트랜지스터(620)의 사이에는, 소자 분리층(613)이 마련되어 있다. 게이트 전극(621), 소스 전극(623S) 및 드레인 전극(623D)의 주위에는, 층간 절연막(614)이 형성되어 있고, 층간 절연막(614)상에는, 트랜지스터(620)에 가까운 쪽부터 차례로 금속막(M1")과 금속막(M2")이 적층된 구조를 갖는 다층 배선 형성부가 마련되어 있다. 또한, 금속막(M1") 및 금속막(M2")은 층간 절연막(615)에 매설되어 있고, 금속막(M1")과 금속막(M2")은, 층간 절연막(615)을 관통하는 비아(V1")에 의해 접속되어 있다. 다층 배선 형성부상에는, 제2 기판(200)의 금속막(62)과 표면 접합되는 표면 배선 형성부(650)가 마련되어 있다. 표면 배선 형성부(650)는, 절연막(651)의 표면에, 예를 들면 구리(Cu)에 의해 형성된 금속막(652)이 매설됨과 함께, 금속막(652)은, 절연막(651)을 관통하는 비아(V2")를 통하여 금속막(M2")에 접속되어 있다.
GaN 기판(610)의 이면(면(S6))에는, 베이스 기판으로서의 Si 기판(611)이 마련되어 있다. Si 기판(611)상에는, 절연층(663A)을 통하여 실드층(503)이 마련되어 있고, 실드층(503)상에는, 절연층(663B)을 통하여 안테나(440)가 배설되어 있다. 안테나(440)의 주위에는 절연층(663C)이 마련되어 있다. 또한, Si 기판(611)은, 반도체 장치(9A)의 제조 공정에서의 연삭에 의해 박막화 또는 제거되어 GaN 기판(610)에 절연층(663A)이 직접 적층되어 있어도 좋다. Si 기판(611)을 박막화 또는 제거함에 의해, Si 기판(611)의 기생 용량이 저감되고, 제3 기판(600)에 탑재된 각종 회로의 응답성이 향상한다.
본 변형례에서는, 상기 제1의 실시의 형태에서의 효과에 더하여, 기판으로서 화합물 반도체 기판, 예를 들면, GaN 기판을 이용하여, 이 GaN 기판에, 예를 들면 앰프를 포함하는 증폭 회로를 미련한 경우에는, Si 기판과 비교하여 왜곡이 억제되기 때문에, 동작 대역폭을 넓히는 것이 가능해진다. 또한, 예를 들면 스위치 소자를 미련한 경우에는, 고주파에 대한 응답성이 향상한다.
또한, 도 29에서는, 제2 기판(200)의 이면(S2)측에 커패시터(210A), 기억 소자(420) 및 인덕터(430)를 미련한 예를 나타냈지만, 이것으로 한하지 않고, 안테나(440)와 함께, 제3 기판(600)의 이면(S6)측에 미련하도록 하여도 좋다.
또한, 안테나(440)은, 도시하지 않지만, 제6의 실시의 형태와 마찬가지로, 예를 들면 RF 프런트 엔드부(예를 들면, 도 2A에 도시한 RF 프런트 엔드부(220A))에 마련되어 있는 송수신 스위치에 적절히 전기적으로 접속되어 있다. 실드층(502, 503)도 어느 하나의 배선과 전기적으로 접속되어 있다.
또한, 상기한 바와 같이, 예를 들면, RF-IC부(230A)에 탑재되어 있는 회로(예를 들면, LNA 회로나 송수신 믹서)가, 예를 들면, 핀 전계효과 트랜지스터와 같은 구동 전압이 낮은 트랜지스터로 구성되는 경우에는, 도 28B에 도시한 반도체 장치(9B)와 같이, 도 2C와 마찬가지로, LNA 회로(170)를 제1 기판(100)에 미련하도록 하여도 좋다. 또한, 예를 들면, RF-IC부(230A)에 탑재되어 있는 회로(예를 들면, LNA 회로나 송수신 믹서)나 RF 프런트 엔드부(220A)에 탑재되어 있는 회로(예를 들면, 송수신 스위치나 파워 앰프)가, 예를 들면, HEMT로 구성되는 경우에는, 제3 기판(600)에 미련하도록 하여도 좋다.
<9. 변형례 3>
도 31A는, 상기 제1∼제6의 실시의 형태 및 변형례 1, 2의 변형례로서의 반도체 장치(반도체 장치(2D))의 개략 구성의 한 예를 도시하는 블록도이다. 상기 실시의 형태 등에서는, 가장 낮은 전압으로 구동하는 트랜지스터가 탑재된 제1 기판(100)상에, 가장 높은 전압으로 구동하는 트랜지스터가 탑재된 제2 기판(200)이 탑재된 반도체 장치(2A∼9)를 설명하였지만, 이 제1 기판(100)과 제2 기판(200)과의 적층순은 반대이라도 좋다. 본 변형례에서는, 도 1에 도시한 적층체를 예로 설명하지만, 예를 들면, I/O 회로(210) 및 아날로그 회로(220, 230)가 탑재된 제2 기판(200)상에, 로직 회로(110)가 탑재된 제1 기판(100)을 적층한 구성으로 하여도 좋다.
도 32는, 반도체 장치(2D) 또는 반도체 장치(2E)의 구체적인 단면 구성의 한 예를 도시한 것이다. 제1 기판(100)을 제2 기판(200)상에 마련하는 경우에는, 제1 기판(100)의 반도체 기판(71)의 이면(S4)에 상기 기능 소자나 불휘발성 소자 등을 미련하도록 하여도 좋다. 도 32에서는, 제1 기판(100)의 이면(S4)측에 기능 소자의 한 예로서 안테나(440)를 미련한 예를 도시하고 있다. 또한, 반도체 기판(71)의 이면(S4)에 기능 소자를 마련하는 경우에는, 도 32에 도시한 바와 같이, 적절히 실드 구조(예를 들면, 실드층(503))을 마련하는 것이 바람직하다. 도 32에서는, 반도체 기판(71)의 이면(S4)에 마련된 실드층(503)은 절연층(63E)에 매설되고, 절연층(63E)상에는, 안테나(440)가 배치되어 있다. 안테나(440)의 주위에는, 절연층(63F)이 마련되어 있다. 절연층(63E) 및 절연층(63F)의 재료는, 상기 제6의 실시의 형태의 절연층(63)과 마찬가지로, SiO2, Low-K(저유전율)막 및 High-K(고유전율)막 등을 들 수 있지만, Low-K(저유전율)막이 바람직하다.
또한, 제1의 실시의 형태 및 변형례 2와 마찬가지로, 예를 들면, RF-IC부(230A)에 탑재되어 있는 회로(예를 들면, LNA 회로나 송수신 믹서)가, 예를 들면, 핀 전계효과 트랜지스터와 같은 구동 전압이 낮은 트랜지스터로 구성되는 경우에는, 도 31B에 도시한 반도체 장치(2E)와 같이, LNA 회로(170)를 제1 기판(100)에 미련하도록 하여도 좋다. 또한, 예를 들면, RF-IC부(230A)에 탑재되어 있는 회로(예를 들면, LNA 회로나 송수신 믹서)나 RF 프런트 엔드부(220A)에 탑재되어 있는 회로(예를 들면, 송수신 스위치나 파워 앰프)가, 예를 들면, HEMT로 구성되는 경우에는, 제3 기판(600)에 미련하도록 하여도 좋다.
또한, 예를 들면, LNA 회로(170)를 제1 기판(100)에, 예를 들면 파워 앰프를 제3 기판(600)에 탑재하는 경우에는, 데이터의 교환을 고려한 경우, LNA 회로(170)와 파워 앰프는, 가능한 한 가까운 위치에 배치하는 것이 바람직하다. 이와 같은 경우에는, 본 변형례와 같이, 제1 기판(100)을 상측에, 제2 기판(200)을 하측에 배치된 구성으로 함에 의해, LNA 회로(170)와 파워 앰프를 가까운 위치에 배치하는 것이 가능해진다.
이상, 제1∼제6의 실시의 형태 및 변형례 1∼3을 들어 본 개시를 설명하였지만, 본 개시는 상기 실시의 형태 등으로 한정되는 것이 아니고, 여러가지의 변형이 가능하다. 예를 들면, 상기 실시의 형태 등에서는, 로직 회로가 하나의 기판(제1 기판(100))에 탑재된 반도체 장치(2A∼7)를 나타냈지만, 이것으로 한하지 않고, 복수의 기판에서 구성되어 있어도 좋다. 또한, 가장 구동 전압이 낮은 트랜지스터를 포함하는 회로는, 제1 기판(100) 이외의 그 밖의 기판에 형성되어 있어도 좋다. 이때, 그 밖의 기판에는, 반도체 장치(2A∼7)를 구성하는 복수의 트랜지스터 중에서 가장 높은 전압으로 구동하는 트랜지스터는 포함되지 않는 것으로 한다.
또한, 상기 제1∼제4의 실시의 형태에서는, 제1 기판(100)과 제2 기판(200)의 2 층으로 이루어지는 반도체 장치(2A∼5)를 예시하였지만, 제5의 실시의 형태와 같이 3층 구조를 갖는 반도체 장치라도 좋고, 또한, 복수의 층이 적층된 구성이라도 좋다.
또한, 상기 실시의 형태 등에서 트랜지스터(20, 70) 및 기억 소자(30)의 구성을 구체적으로 들어서 설명하였지만, 모든 구성 요소를 구비할 필요는 없고, 또한, 다른 구성 요소를 다시 구비하고 있어도 좋다.
또한, 본 개시의 반도체 장치는, 상기 제1∼제6의 실시의 형태에서 들었던 회로 외에, 예를 들면, 전원 기능을 갖는 회로 및 오디오 기능을 갖는 회로를 갖고 있어도 좋고, 이들은, 예를 들면 제2 기판(200)에 탑재된다.
또한, 본 명세서중에 기재된 효과는 어디까지나 예시이고 그 기재로 한정되는 것이 아니고, 다른 효과가 있어도 좋다. 또한, 본 기술은 이하와 같은 구성을 취할 수 있는 것이다.
(1)
복수의 트랜지스터와,
제1의 기판과,
상기 제1의 기판과 적층됨과 함께, 상기 제1의 기판과 전기적으로 접속되어 있는 제2의 기판을 구비하고,
상기 복수의 트랜지스터 중의 가장 전압이 낮은 제1의 구동 전압으로 구동하는 제1의 트랜지스터는, 상기 제1의 기판 및 상기 제2의 기판 중, 상기 제1의 기판에만 마련되어 제1의 회로를 형성하고 있는 적층체.
(2)
상기 제2의 기판에는, 상기 복수의 트랜지스터 중의 상기 제1의 구동 전압보다도 높은 제2의 구동 전압으로 구동하는 제2의 트랜지스터를 포함하는 제2의 회로가 형성되어 있는, 상기 (1)에 기재된 적층체.
(3)
상기 제1의 회로는, 상기 제1의 구동 전압보다도 높고 상기 제2의 구동 전압보다도 낮은 제3의 구동 전압으로 구동하는 제3의 트랜지스터를 또한 포함하는, 상기 (2)에 기재된 적층체.
(4)
상기 제1의 트랜지스터 및 상기 제2의 트랜지스터는, 각각 게이트 전극, 한 쌍의 소스·드레인 전극, 채널을 형성하는 반도체막 및 상기 게이트 전극과 상기 반도체막과의 사이에 마련된 게이트 절연막을 가지며,
상기 게이트 절연막의 두께는, 상기 제1의 트랜지스터보다도 상기 제2의 트랜지스터의 쪽이 두꺼운, 상기 (2) 또는 (3)에 기재된 적층체.
(5)
상기 제1의 트랜지스터의 반도체층은, 실리콘(Si), 게르마늄(Ge), 화합물 반도체 및 그래핀 중의 어느 하나를 포함하여 구성되어 있는, 상기 (1) 내지 (4) 중의 어느 하나에 기재된 적층체.
(6)
상기 화합물 반도체는, Ⅲ-V족 반도체 또는 Ⅱ-Ⅵ족 반도체인, 상기 (5)에 기재된 적층체.
(7)
상기 제1의 트랜지스터는, 고유전율막/금속 게이트(High-K/Metal Gate) 기술이 이용된 트랜지스터, 완전공핍형의 트랜지스터 및 T-FET 중의 적어도 1종인, 상기 (1) 내지 (6) 중의 어느 하나에 기재된 적층체.
(8)
상기 완전공핍형의 트랜지스터는, Fin-FET, Tri-Gate 트랜지스터, Nano-Wire 트랜지스터 및 FD-SOI 트랜지스터인, 상기 (7)에 기재된 적층체.
(9)
상기 제1의 회로는 로직 회로이고, 상기 제2의 회로는 아날로그 회로인, 상기 (2) 내지 (8) 중의 어느 하나에 기재된 적층체.
(10)
상기 제1의 기판과 상기 제2의 기판은, 표면 접합 또는 관통 전극에 의해 전기적으로 접속되어 있는, 상기 (1) 내지 (9) 중의 어느 하나에 기재된 적층체.
(11)
상기 제2의 기판에는, 입출력 회로 및 외부와 접속되는 패드 전극이 마련되어 있는, 상기 (1) 내지 (10) 중의 어느 하나에 기재된 적층체.
(12)
상기 제2의 기판에는, 복수의 주파수대를 송수신 가능하다 통신 기능을 갖는 회로가 하나 이상 탑재되어 있는, 상기 (1) 내지 (11) 중의 어느 하나에 기재된 적층체.
(13)
상기 복수의 주파수대를 송수신 가능하다 통신 기능을 갖는 회로는, 송수신 스위치나 파워 앰프를 갖는 RF 프런트 엔드부 및 저노이즈 앰프나 송수신 믹서를 갖는 RF-IC부를 갖는, 상기 (12)에 기재된 적층체.
(14)
상기 RF 프런트 엔드부 및 상기 RF-IC부가 상기 제3의 트랜지스터로 구성되는 제3의 회로를 포함하는 경우에는, 상기 제3의 회로는 상기 제1의 기판에 마련되어 있는, 상기 (13)에 기재된 적층체.
(15)
상기 제2의 기판에는, 적어도, 이미지 센서 기능을 갖는 회로, 온도 센서 기능을 갖는 회로, 중력 센서 기능을 갖는 회로, 위치 센서 기능을 갖는 회로가 탑재되어 있는, 상기 (1) 내지 (14) 중의 어느 하나에 기재된 적층체.
(16)
상기 제2의 기판에는, 메모리 기능을 갖는 불휘발성 소자를 포함하는 회로가 탑재되어 있는, 상기 (1) 내지 (15) 중의 어느 하나에 기재된 적층체.
(17)
상기 제2의 기판에는, 1종 이상의 인터페이스 규격의 회로가 탑재되어 있는, 상기 (1) 내지 (16) 중의 어느 하나에 기재된 적층체.
(18)
상기 인터페이스 규격은 MIPI이고, 상기 MIPI는 디지털 컨트롤러부 및 PHY부를 가지며, 상기 디지털 컨트롤러부는 상기 제1의 기판에, 상기 PHY부는 상기 제2의 기판에 탑재되어 있는, 상기 (17)에 기재된 적층체.
(19)
상기 PHY부는, 상기 제2의 회로 및 상기 제3의 트랜지스터로 이루어지는 제3의 회로를 가지며, 상기 제3의 회로는 상기 제1의 기판에 마련되어 있는, 상기 (18)에 기재된 적층체.
(20)
로직 회로, 아날로그 회로 및 화소부를 가지며, 상기 아날로그 회로는 상기 제2의 기판에, 상기 로직 회로는 상기 제1의 기판에, 상기 화소부는 제3의 기판에 탑재되어 있는, 상기 (1) 내지 (20) 중의 어느 하나에 기재된 적층체.
(21)
상기 제2의 기판은 코어 기판을 가지며, 상기 코어 기판의 제1면측에 상기 제2의 트랜지스터가, 상기 제1면에 대향하는 제2면측에 기능 소자가 형성되어 있는, 상기 (2) 내지 (20) 중의 어느 하나에 기재된 적층체.
(22)
상기 제2의 기판의 상기 제1면 측이, 상기 제1의 기판과 대향 배치되어 있는, 상기 (21)에 기재된 적층체.
(23)
상기 기능 소자는, 인덕터, 커패시터, 불휘발성 소자 및 안테나 중 1종 또는 2종 이상인, 상기 (21) 또는 (22)에 기재된 적층체.
(24)
상기 제1의 기판과 상기 기능 소자와의 사이에 실드 구조를 갖는, 상기 (21) 내지 (23) 중의 어느 하나에 기재된 적층체.
(25)
상기 실드 구조는, 퍼멀로이 재료에 의해 구성되어 있는 실드층인, 상기 (24)에 기재된 적층체.
(26)
상기 실드층은, 상기 제1의 기판에 마련되어 있는 상기 제1의 트랜지스터와, 상기 제2의 기판에 마련되어 있는 상기 제2의 트랜지스터와의 사이에 마련되어 있는, 상기 (25)에 기재된 적층체.
(27)
상기 실드층은 슬릿을 갖는, 상기 (25) 또는 (26)에 기재된 적층체.
(28)
상기 실드 구조는, 상기 제2의 기판의 코어 기판의 상기 제2면에 마련된 요철 구조인, 상기 (25) 내지 (27) 중의 어느 하나에 기재된 적층체.
(29)
상기 제2의 기판은, 상기 코어 기판과 상기 기능 소자와의 사이에 절연막을 가지며,
상기 절연막은 실리콘 산화물보다도 K값이 낮은 절연 재료에 의해 형성되어 있는, 상기 (21) 내지 (28) 중의 어느 하나에 기재된 적층체.
(30)
상기 안테나는, 상기 RF 프런트 엔드부와의 대향 위치에 마련되어 있는, 상기 (23) 내지 (27) 중의 어느 하나에 기재된 적층체.
(31)
상기 제2의 기판은, 주파수대 및 통신 규격의 적어도 일방이 다른 복수의 상기 안테나를 갖는, 상기 (23) 내지 (30) 중의 어느 하나에 기재된 적층체.
(32)
상기 안테나는, 모노 폴 안테나, 다이 폴 안테나 또는 마이크로 스트립 라인의 적어도 1종인, 상기 (23) 내지 (31) 중의 어느 하나에 기재된 적층체.
(33)
상기 커패시터는, 한 쌍의 전극을 가지며, 상기 한 쌍의 전극은, 각각 다른 이면 미세 콘택트와 전기적으로 접속되어 있는, 상기 (23) 내지 (32) 중의 어느 하나에 기재된 적층체.
(34)
상기 커패시터는, 산화탄탈(TaO2)계, 산화하프늄(HfO2)계 또는 산화지르코늄(ZrO2)계에 의해 형성되어 있는, 상기 (23) 내지 (33) 중의 어느 하나에 기재된 적층체.
(35)
상기 제2의 기판은, 상기 제1의 기판의 위에 적층되어 있는, 상기 (1) 지 (34) 중의 어느 하나에 기재된 적층체.
(36)
상기 제1의 기판은, 상기 제2의 기판의 위에 적층되어 있는, 상기 (1) 내지 (34) 중의 어느 하나에 기재된 적층체.
(37)
상기 제1의 기판은 코어 기판을 가지며, 상기 코어 기판의 제1면측에 상기 제1의 트랜지스터를 가지며, 상기 제1면에 대향하는 제2면측에 상기 기능 소자 및 상기 불휘발성 소자 중의 적어도 1종이 형성되어 있는, 상기 (21) 내지 (36) 중의 어느 하나에 기재된 적층체.
(38)
상기 제2의 기판에는, I/O 접속용의 회로가 탑재되어 있는, 상기 (1) 내지 (37) 중의 어느 하나에 기재된 적층체.
(39)
상기 제1의 기판에는, 프로그램 가능한 회로 또는 소자가 탑재되어 있는, 상기 (1) 내지 (38) 중의 어느 하나에 기재된 적층체.
(40)
상기 프로그램 가능한 회로에는, FPGA(Field-Programmable Gate Array) 및 CPU(Central Processing Unit)가 탑재되어 있는, 상기 (39)에 기재된 적층체.
(41)
상기 제1의 기판의 상기 제2의 기판과 대향하는 면과는 반대측의 면에 취출 전극이 마련되어 있는, 상기 (1) 내지 (21) 중의 어느 하나에 기재된 적층체.
(42)
상기 제2의 기판에는, 상기 코어 기판으로서 화합물 반도체 기판이 이용되고 있는, 상기 (21) 내지 (41) 중의 어느 하나에 기재된 적층체.
(43)
화합물 반도체 기판을 코어 기판으로 하는 제4의 기판을 가지며, 상기 제4의 기판은, 상기 제1의 기판 및 상기 제2의 기판의 적어도 일방과 전기적으로 접속되어 있는, 상기 (1) 내지 (42) 중의 어느 한쪽인가1에 기재된 적층체.
(44)
상기 화합물 반도체 기판에는, 절연층이 접하여 있는, 상기 (43)에 기재된 적층체.
(45)
상기 제1의 기판에는 저노이즈 앰프가 탑재되고, 상기 제4의 기판에는 파워 앰프가 탑재되어 있는, 상기 (43) 또는 (44)에 기재된 적층체.
본 출원은, 일본 특허청에서 2015년 9월 1일에 출원된 일본 특허출원 번호 JP2015-172264호 및 2016년 3월 4일에 출원된 일본 특허출원 번호 JP2016-042653호를 기초로 하여 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면, 설계상의 요건이나 다른 요인에 응하여, 여러 가지의 수정, 콤비네이션, 서브콤비네이션, 및 변경을 상도할 수 있는데, 그들은 첨부한 청구의 범위나 그 균등물의 범위에 포함되는 것으로 이해된다.

Claims (23)

  1. 복수의 트랜지스터와,
    제1의 기판과,
    상기 제1의 기판과 적층됨과 함께, 상기 제1의 기판과 전기적으로 접속되어 있는 제2의 기판을 구비하고,
    상기 복수의 트랜지스터 중의 가장 전압이 낮은 제1의 구동 전압으로 구동하는 제1의 트랜지스터는, 상기 제1의 기판 및 상기 제2의 기판 중, 상기 제1의 기판에 마련되어 제1의 회로를 형성하고,
    상기 제1의 기판 및 제2의 기판은, 각각 서로의 대향면에 다층 배선 형성부 및 표면 배선 형성부를 더 가지며,
    상기 제1의 기판과 상기 제2의 기판은, 각각의 상기 표면 배선 형성부에 매설된 금속막의 표면 접합에 의해 맞붙여져 있으며,
    상기 제2의 기판에는 상기 복수의 트랜지스터 중의 상기 제1의 구동 전압보다도 높은 제2의 구동 전압으로 구동하는 제2의 트랜지스터를 포함하는 제2의 회로가 형성됨과 함께, 상기 제2의 기판은 코어 기판을 가지며, 또한 복수의 주파수대를 송수신 가능한 통신 기능을 갖는 회로가 하나 이상 탑재되어 있으며,
    상기 코어 기판의 제1 면측에는 상기 제2의 트랜지스터 및 송수신 스위치나 파워 앰프를 갖는 RF 프런트 엔드부가 탑재되며, 상기 제1면에 대향하는 제2면측에는 기능 소자로서 안테나 또는 안테나와 인덕터, 커패시터 및 불휘발성 소자 중 1종 이상이 형성되어 있으며,
    상기 안테나와 상기 RF 프런트 엔드부는 대향 위치에 마련되어 있는 것을 특징으로 하는 적층체.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1의 회로는, 상기 제1의 구동 전압보다도 높고 상기 제2의 구동 전압보다도 낮은 제3의 구동 전압으로 구동하는 제3의 트랜지스터를 또한 포함하는 것을 특징으로 하는 적층체.
  4. 제1항에 있어서,
    상기 제1의 트랜지스터 및 상기 제2의 트랜지스터는, 각각 게이트 전극, 한 쌍의 소스·드레인 전극, 채널을 형성하는 반도체막 및 상기 게이트 전극과 상기 반도체막과의 사이에 마련된 게이트 절연막을 가지며,
    상기 게이트 절연막의 두께는, 상기 제1의 트랜지스터보다도 상기 제2의 트랜지스터의 쪽이 두꺼운 것을 특징으로 하는 적층체.
  5. 제1항에 있어서,
    상기 제1의 트랜지스터의 반도체층은, 실리콘(Si), 게르마늄(Ge), 화합물 반도체 및 그래핀 중의 어느 하나를 포함하여 구성되어 있는 것을 특징으로 하는 적층체.
  6. 제1항에 있어서,
    상기 제1의 트랜지스터는, 고유전율막/금속 게이트(High-K/Metal Gate) 기술이 이용된 트랜지스터, 완전공핍형의 트랜지스터 및 T-FET 중의 적어도 1종인 것을 특징으로 하는 적층체.
  7. 제1항에 있어서,
    상기 제1의 회로는 로직 회로이고, 상기 제2의 회로는 아날로그 회로인 것을 특징으로 하는 적층체.
  8. 제1항에 있어서,
    상기 제1의 기판과 상기 제2의 기판은, 표면 접합 또는 관통 전극에 의해 전기적으로 접속되어 있는 것을 특징으로 하는 적층체.
  9. 삭제
  10. 제1항에 있어서,
    상기 복수의 주파수대를 송수신 가능한 통신 기능을 갖는 회로는, 송수신 스위치나 파워 앰프를 갖는 RF 프런트 엔드부 및 저노이즈 앰프나 송수신 믹서를 갖는 RF-IC부를 갖는 것을 특징으로 하는 적층체.
  11. 제10항에 있어서,
    상기 RF 프런트 엔드부 및 상기 RF-IC부가, 상기 제2의 기판에 마련되어 있는 제2의 트랜지스터의 구동 전압보다도 낮고, 상기 제1의 트랜지스터의 구동 전압보다도 높은 구동 전압을 갖는 제3의 트랜지스터로 구성되는 제3의 회로를 포함하는 경우에는, 상기 제3의 회로는 상기 제1의 기판에 마련되어 있는 것을 특징으로 하는 적층체.
  12. 제1항에 있어서,
    상기 제2의 기판에는, 이미지 센서 기능을 갖는 회로, 온도 센서 기능을 갖는 회로, 중력 센서 기능을 갖는 회로, 위치 센서 기능을 갖는 회로가 탑재되어 있는 것을 특징으로 하는 적층체.
  13. 제1항에 있어서,
    상기 제2의 기판에는, 1종 이상의 인터페이스 규격의 회로가 탑재되고,
    상기 인터페이스 규격은 MIPI이고, 상기 MIPI는 디지털 컨트롤러부 및 PHY부를 가지며, 상기 디지털 컨트롤러부는 상기 제1의 기판에, 상기 PHY부는 상기 제2의 기판에 탑재되어 있는 것을 특징으로 하는 적층체.
  14. 제1항에 있어서,
    로직 회로, 아날로그 회로 및 화소부를 가지며, 상기 아날로그 회로는 상기 제2의 기판에, 상기 로직 회로는 상기 제1의 기판에, 상기 화소부는 상기 제2의 기판 위에 마련된 제3의 기판에 탑재되어 있는 것을 특징으로 하는 적층체.
  15. 삭제
  16. 제1항에 있어서,
    상기 제1의 기판과 상기 기능 소자와의 사이에 실드 구조를 가지며, 상기 실드 구조는, 상기 제2의 기판의 코어 기판의 상기 제2면에 마련된 요철 구조이든지, 또는, 자성 재료에 의해 구성되어 있는 실드층인 것을 특징으로 하는 적층체.
  17. 삭제
  18. 제1항에 있어서,
    상기 제1의 기판은 코어 기판을 가지며, 상기 코어 기판의 제1면측에 상기 제1의 트랜지스터를 가지며, 상기 제1면에 대향하는 제2면측에 상기 기능 소자 중의 적어도 1종이 형성되어 있는 것을 특징으로 하는 적층체.
  19. 제1항에 있어서,
    상기 제1의 기판에는, 프로그램 가능한 회로 또는 소자가 탑재되고, 상기 프로그램 가능한 회로에는, FPGA(Field-Programmable Gate Array) 및 CPU(Central Processing Unit)가 탑재되어 있는 것을 특징으로 하는 적층체.
  20. 제1항에 있어서,
    상기 제1의 기판의 상기 제2의 기판과 대향하는 면과는 반대측의 면에 취출 전극이 마련되어 있는 것을 특징으로 하는 적층체.
  21. 제1항에 있어서,
    적어도 상기 제2의 기판, 또는 상기 제1의 기판 및 상기 제2의 기판의 어느 한 쪽과 전기적으로 접속되는 제4의 기판의 어느 일방에는, 상기 코어 기판으로서 화합물 반도체 기판이 이용되고 있는 것을 특징으로 하는 적층체.
  22. 제21항에 있어서,
    상기 화합물 반도체 기판에는, 절연층이 접하여 있는 것을 특징으로 하는 적층체.
  23. 제21항에 있어서,
    상기 제1의 기판에는 저노이즈 앰프가 탑재되고, 상기 제4의 기판에는 파워 앰프가 탑재되어 있는 것을 특징으로 하는 적층체.
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