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KR20200121400A - 전자 장치 - Google Patents

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Publication number
KR20200121400A
KR20200121400A KR1020190043495A KR20190043495A KR20200121400A KR 20200121400 A KR20200121400 A KR 20200121400A KR 1020190043495 A KR1020190043495 A KR 1020190043495A KR 20190043495 A KR20190043495 A KR 20190043495A KR 20200121400 A KR20200121400 A KR 20200121400A
Authority
KR
South Korea
Prior art keywords
disposed
area
sensing
pattern
light blocking
Prior art date
Application number
KR1020190043495A
Other languages
English (en)
Inventor
김일주
곽원규
이진석
이청
조성호
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020190043495A priority Critical patent/KR20200121400A/ko
Priority to US16/844,847 priority patent/US11552136B2/en
Priority to CN202010279591.6A priority patent/CN111834408A/zh
Publication of KR20200121400A publication Critical patent/KR20200121400A/ko
Priority to US17/937,771 priority patent/US20230042515A1/en

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Abstract

전자 장치는 표시 유닛 및 감지 유닛을 포함하는 전자 패널, 및 전자 패널과 평면상에서 중첩하여 배치된 전자 모듈을 포함하고, 감지 유닛은, 전자 모듈과 중첩하는 홀 영역, 감지 전극들과 중첩하는 액티브 영역, 액티브 영역에 인접한 주변 영역을 포함하는 베이스 기판, 홀 영역에 배치되고 감지 전극들 중 일부와 연결된 연결 라인, 및 홀 영역에 배치되고 연결 라인 및 감지 전극들로부터 이격된 도전성 차광 패턴을 포함한다.

Description

전자 장치{ELECTRONIC APPARATUS}
본 발명은 전자 장치에 관한 것으로, 상세하게는 외부 입력을 감지하는 전자 장치에 관한 것이다.
전자 장치는 전기적 신호에 따라 활성화된다. 전자 장치는 영상을 표시하는 표시 유닛이나, 외부 입력을 감지하는 감지 유닛과 같이 다양한 전자 부품들로 구성된 장치들을 포함할 수 있다. 전자 부품들은 다양하게 배열된 신호 라인들에 의해 전기적으로 서로 연결될 수 있다.
표시 유닛은 영상을 생성하는 발광 소자를 포함한다. 감지 유닛은 외부 입력을 감지하기 위한 감지 전극들을 포함할 수 있다. 감지 전극들은 액티브 영역에 배치된다. 표시 유닛과 감지 유닛은 액티브 영역 전면에 대해 영상과 고른 감도를 제공하도록 설계된다.
표시 유닛과 감지 유닛 각각을 구성하는 신호 라인들이나 구동 소자들은 액티브 영역 전면에 분포될 수 있다. 액티브 영역은 사용자에게 주로 노출되는 영역으로, 사용자에게 시인되기 쉬운 영역이며 외부 광이 입사되기 용이한 영역일 수 있다.
따라서, 본 발명은 외광 반사에 따른 시인성이 개선된 전자 장치를 제공하는 데 그 목적이 있다.
전자 장치는 복수의 화소들을 포함하는 표시 유닛 및 복수의 감지 전극들을 포함하는 감지 유닛을 포함하는 전자 패널, 및 상기 전자 패널과 평면상에서 중첩하여 배치된 전자 모듈을 포함하고, 상기 감지 유닛은, 상기 전자 모듈과 중첩하는 홀 영역, 상기 감지 전극들과 중첩하는 액티브 영역, 상기 액티브 영역에 인접한 주변 영역을 포함하는 베이스 기판, 상기 홀 영역에 배치되고 상기 감지 전극들 중 일부와 연결된 연결 라인, 및 상기 홀 영역에 배치되고 상기 연결 라인 및 상기 감지 전극들로부터 이격된 도전성 차광 패턴을 포함한다.
상기 홀 영역은, 상기 전자 모듈과 중첩하는 홀 투과 영역, 상기 홀 영역으로부터 이격되고 상기 연결 라인 배치된 제1 영역, 상기 제1 영역과 상기 홀 투과 영역 사이에 정의된 제2 영역, 및 상기 제1 영역과 상기 액티브 영역 사이에 정의된 제3 영역을 포함하고, 상기 도전성 차광 패턴은, 상기 제2 영역에 배치된 제1 차광 패턴 및 상기 제3 영역에 배치된 제2 차광 패턴을 포함하고, 상기 제1 차광 패턴 및 상기 제2 차광 패턴 각각은 상기 연결 라인으로부터 평면상에서 이격될 수 있다.
상기 제1 차광 패턴은 상기 홀 투과 영역을 에워싸는 폐라인 형상을 가질 수 있다.
상기 제2 차광 패턴은 상기 화소들 중 적어도 일부와 평면상에서 중첩할 수 있다.
상기 감지 전극들은, 복수의 제1 감지 패턴들, 및 각각이 상기 제1 감지 패턴들 사이에 배치되어 인접하는 감지 패턴들을 연결하는 복수의 제1 연결 패턴들을 포함하는 제1 감지 전극, 및 감지 절연층을 사이에 두고 상기 복수의 제1 연결 패턴들로부터 이격된 복수의 제2 연결 패턴들, 및 상기 제1 감지 패턴들로부터 이격되고 상기 제2 연결 패턴들에 연결된 복수의 제2 감지 패턴들을 포함하는 제2 감지 전극을 포함하고, 상기 도전성 차광 패턴은 상기 제1 연결 패턴들 및 상기 제2 연결 패턴들 중 어느 하나와 동일한 층 상에 배치될 수 있다.
상기 도전성 차광 패턴은, 상기 제1 감지 패턴들과 다른 층 상에 배치되고, 상기 제1 감지 패턴들 및 상기 제2 감지 패턴들 중 적어도 어느 하나와 중첩할 수 있다.
상기 제1 감지 패턴들 중 일부는 상기 연결 라인과 연결되고, 상기 일부는 상기 도전성 차광 패턴과 평면상에서 중첩할 수 있다.
상기 도전성 차광 패턴은, 상기 제1 감지 패턴들과 동일한 층 상에 배치되고, 상기 제1 감지 패턴들 및 상기 제2 감지 패턴들로부터 평면상에서 이격될 수 있다.
상기 도전성 차광 패턴은 상기 제1 감지 패턴들과 상이한 물질을 포함할 수 있다.
상기 전자 패널은 상기 홀 투과 영역을 관통하는 홀을 포함할 수 있다.
상기 도전성 차광 패턴은 플로팅 패턴을 포함할 수 있다.
상기 도전성 차광 패턴은 그라운드 전압을 수신할 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 홀 투과 영역, 상기 홀 투과 영역에 인접한 차광 영역, 및 상기 차광 영역에 인접한 액티브 영역을 포함하는 베이스 기판, 및 상기 베이스 기판 상에 배치되고 상기 액티브 영역에 배치된 복수의 발광 소자들을 포함하는 표시 유닛, 상기 표시 유닛 상에 배치되고, 상기 액티브 영역에 배치된 복수의 감지 전극들, 상기 차광 영역에 배치되고 상기 감지 전극들 중 일부와 연결된 연결 라인, 및 상기 차광 영역에 배치되고 상기 감지 전극들 중 적어도 일부와 동일 층 상에 배치된 도전성 차광 패턴을 포함하는 감지 유닛, 상기 감지 유닛 상에 배치된 윈도우, 및 상기 윈도우와 상기 감지 유닛 사이에 배치된 반사 방지 부재를 포함하고, 상기 도전성 차광 패턴은, 상기 홀 투과 영역과 상기 연결 라인 사이에 배치된 제1 차광 패턴, 및 상기 제1 차광 패턴으로부터 이격되고 상기 연결 라인과 상기 액티브 영역 사이에 배치된 제2 차광 패턴을 포함하는 제2 차광 패턴을 포함할 수 있다.
상기 표시 유닛에 상기 홀 투과 영역과 중첩하고 상기 반사 방지 부재를 관통하는 개구부가 정의될 수 있다.
상기 반사 방지 부재는, 상기 액티브 영역과 중첩하는 편광부 및 상기 홀 투과 영역과 중첩하고 상기 편광부보다 높은 투과율을 가진 투과부를 포함할 수 있다.
상기 표시 유닛은 상기 차광 패턴 중 적어도 일부와 중첩하는 발광 소자들을 더 포함할 수 있다.
상기 감지 전극들은, 제1 연결 패턴, 및 상기 제1 연결 패턴과 다른 층 상에 배치되어 상기 제1 연결 패턴에 연결된 제1 감지 패턴을 포함하는 제1 감지 전극, 및 상기 제1 감지 패턴과 동일 층 상에 배치된 제2 연결 패턴, 및 상기 제2 연결 패턴과 동일한 층 상에 배치되어 상기 제2 연결 패턴에 연결된 제2 감지 패턴을 포함하는 제2 감지 전극을 포함하고, 상기 제1 및 제2 차광 패턴들은 상기 제1 연결 패턴 및 상기 제2 연결 패턴 중 어느 하나와 동일 층 상에 배치될 수 있다.
상기 표시 유닛 및 상기 감지 유닛을 관통하는 홀이 정의되고, 상기 윈도우는 상기 홀을 커버할 수 있다.
상기 표시 유닛은 상기 홀 투과 영역을 에워싸는 실링 부재를 더 포함하고, 상기 제1 차광 패턴은 상기 실링 부재와 평면상에서 중첩할 수 있다.
상기 제1 차광 패턴 및 상기 제2 차광 패턴 각각은 전기적으로 플로팅되거나 그라운드 전압을 수신할 수 있다.
본 발명에 따르면, 별도의 블랙 매트릭스 등과 같은 구성이 생략되더라도 전자 모듈과 인접하는 영역의 차광이 용이하게 이루어질 수 있다. 이에 따라, 전자 패널에 있어서, 전자 모듈과 인접하는 영역에서의 외부 광 반사에 따른 표시 특성 불량이 해소될 수 있고 전자 장치의 형성 공정이 단순화될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 결합 사시도이다.
도 1b는 도 1a의 분해 사시도이다.
도 2는 도 1a에 도시된 전자 장치의 블록도이다.
도 3a는 본 발명의 일 실시예에 따른 표시 유닛의 평면도이다.
도 3b는 본 발명의 일 실시예에 따른 감지 유닛의 평면도이다.
도 4a 및 도 4b는 감지 유닛의 일부를 도시한 평면도들이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 전자 패널의 일부 영역의 단면도들이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 전자 패널들의 일부 영역들의 단면도들이다.
도 7a는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 7b는 도 7a에 도시된 일부 영역의 평면도이다.
도 7c는 본 발명의 일 실시예에 따른 전자 장치의 일부 영역의 평면도이다.
도 8a는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 8b는 도 7a에 도시된 일부 영역의 평면도이다.
도 8c는 본 발명의 일 실시예에 따른 전자 장치의 일부 영역의 평면도이다.
도 9a는 본 발명의 일 실시예에 따른 감지 유닛의 일부를 도시한 평면도이다.
도 9b는 도 9a에 도시된 Ⅰ-Ⅰ'를 따라 자른 단면도이다.
도 10는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 평면도이다.
도 11a는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 11b는 도 11a에 도시된 XX'영역을 간략히 도시한 평면도이다.
도 12a 내지 도 12c는 본 발명의 일 실시예에 따른 전자 패널의 단면도들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하 측에", "위에", "상 측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명에 대해 설명한다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 결합 사시도이다. 도 1b는 도 1a의 분해 사시도이다. 도 2는 도 1a에 도시된 전자 장치의 블록도이다. 이하, 도 1a 내지 도 2를 참조하여 본 발명에 대해 설명한다.
전자 장치(1000)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 전자 장치(1000)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 전자 장치(1000)는 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등을 포함할 수 있다. 본 실시예에서, 전자 장치(1000)는 스마트 폰으로 예시적으로 도시되었다.
도 1에 도시된 것과 같이, 전자 장치(1000)는 전면(FS)에 영상(IM)을 표시할 수 있다. 전면은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 면에 평행하게 정의될 수 있다. 전면(FS)은 투과 영역(TA) 및 투과 영역(TA)에 인접한 베젤 영역(BZA)을 포함한다.
전자 장치(1000)는 투과 영역(TA)에 영상(IM)을 표시한다. 영상(IM)은 정적 영상과 동적 영상 중 적어도 어느 하나를 포함할 수 있다. 도 1에서 영상(IM)의 일 예로 시계와 복수의 아이콘들이 도시되었다.
투과 영역(TA)은 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 사각 형상을 가질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 투과 영역(TA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
베젤 영역(BZA)은 투과 영역(TA)에 인접한다. 베젤 영역(BZA)은 투과 영역(TA)을 에워쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 전자 장치는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
전면의 법선 방향은 전자 장치(1000)의 두께 방향(DR3, 이하, 제3 방향)과 대응될 수 있다. 본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향(opposing)된다.
한편, 제1 내지 제3 방향들(DR1, DR2 DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.
한편, 본 발명에 따른 전자 장치(1000)는 외부에서 인가되는 사용자의 입력(TC)을 감지할 수 있다. 사용자의 입력(TC)은 사용자 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 또한, 전자 장치(1000)는 전자 장치(1000)에 접촉하는 입력은 물론, 근접하거나 인접하는 입력을 감지할 수도 있다.
본 실시예에서, 사용자의 입력(TC)은 전면에 인가되는 사용자의 손으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 상술한 바와 같이 사용자의 입력(TC)은 다양한 형태로 제공될 수 있고, 또한, 전자 장치(1000)는 전자 장치(1000)의 구조에 따라 전자 장치(1000)의 측면이나 배면에 인가되는 사용자의 입력(TC)을 감지할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
전자 장치(1000)는 윈도우(100), 전자 패널(200), 반사 방지 부재(POL), 점착 부재(ADL), 회로 기판(300), 전자 모듈(400), 및 외부 케이스(500)를 포함할 수 있다. 윈도우(100)와 외부 케이스(500)는 결합되어 전자 장치(1000)의 외관을 정의한다.
윈도우(100)는 전자 패널(200) 상에 배치되어 전자 패널(200)의 전면(IS)을 커버한다. 윈도우(100)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(100)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(100)는 다층 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우(100)는 접착제로 결합된 복수 개의 플라스틱 필름의 적층 구조를 가지거나, 접착제로 결합된 유리 기판과 플라스틱 필름의 적층 구조를 가질 수도 있다.
윈도우(100)는 외부에 노출되는 전면(FS)을 포함한다. 전자 장치(1000)의 전면(FS)은 실질적으로 윈도우의 전면(FS)에 의해 정의될 수 있다.
구체적으로, 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 투과 영역(TA)은 액티브 영역(AA)과 대응되는 형상을 가질 수 있다. 예를 들어, 투과 영역(TA)은 액티브 영역(AA)의 전면 또는 적어도 일부와 중첩한다. 전자 패널(200)의 액티브 영역(AA)에 표시되는 영상(IM)은 투과 영역(TA)을 통해 외부에서 시인될 수 있다.
베젤 영역(BZA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베젤 영역(BZA)은 투과 영역(TA)의 형상을 정의한다. 베젤 영역(BZA)은 투과 영역(TA)에 인접하며, 투과 영역(TA)을 에워쌀 수 있다.
베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 윈도우(100)가 유리 또는 플라스틱 기판으로 제공되는 경우, 베젤 영역(BZA)은 유리 또는 플라스틱 기판의 일면 상에 인쇄된 컬러층이거나 증착된 컬러층일 수 있다. 또는, 베젤 영역(BZA)은 유리 또는 플라스틱 기판의 해당 영역을 착색하여 형성될 수도 있다.
베젤 영역(BZA)은 전자 패널(200)의 주변 영역(NAA)을 커버하여 주변 영역(NAA)이 외부에서 시인되는 것을 차단할 수 있다. 한편, 이는 예시적으로 도시된 것이고, 본 발명의 일 실시예에 따른 윈도우 부재(100)에 있어서, 베젤 영역(BZA)은 생략될 수도 있다.
전자 패널(200)은 이미지(IM)를 표시하고 외부 입력(TC)을 감지할 수 있다. 전자 패널(200)은 액티브 영역(AA) 및 주변 영역(NAA)을 포함하는 전면(IS)을 포함한다. 액티브 영역(AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다
본 실시예에서, 액티브 영역(AA)은 이미지(IM)가 표시되는 영역이며, 동시에 외부 입력(TC)이 감지되는 영역일 수 있다. 투과 영역(TA)은 적어도 액티브 영역(AA)과 중첩한다. 예를 들어, 투과 영역(TA)은 액티브 영역(AA)의 전면 또는 적어도 일부와 중첩한다. 이에 따라, 사용자는 투과 영역(TA)을 통해 영상(IM)을 시인하거나, 외부 입력(TC)을 제공할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 액티브 영역(AA) 내에서 이미지(IM)가 표시되는 영역과 외부 입력(TC)이 감지되는 영역이 서로 분리될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되는 영역일 수 있다. 주변 영역(NAA)은 액티브 영역(AA)에 인접한다. 주변 영역(NAA)은 액티브 영역(AA)을 에워쌀 수 있다. 주변 영역(NAA)에는 액티브 영역(AA)을 구동하기 위한 구동 회로나 구동 배선 등이 배치될 수 있다.
주변 영역(NAA)에는 액티브 영역(AA)에 전기적 신호를 제공하는 각종 신호 라인들이나 패드들(PD), 또는 전자 소자 등이 배치될 수 있다. 주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되어 외부에서 시인되지 않을 수 있다.
본 실시예에서, 전자 패널(200)은 액티브 영역(AA) 및 주변 영역(NAA)이 윈도우 부재(100)를 향하는 평탄한 상태로 조립된다. 다만 이는 예시적으로 도시한 것이고, 전자 패널(200)중 주변 영역(NAA)의 일부는 휘어질 수 있다. 이 때, 주변 영역(NAA) 중 일부는 전자 장치(1000)의 배면을 향하게 되어, 전자 장치(1000) 전면에서의 베젤 영역(BZA)이 감소될 수 있다. 또는, 전자 패널(200)은 액티브 영역(AA)의 일부도 휘어진 상태로 조립될 수도 있다. 또는, 본 발명의 일 실시예에 따른 전자 패널(200)에 있어서 주변 영역(NAA)은 생략될 수도 있다.
도 2를 참조하면, 전자 패널(200)은 표시 유닛(210) 및 감지 유닛(220)을 포함할 수 있다. 표시 유닛(210)은 실질적으로 영상(IM)을 생성하는 구성일 수 있다. 표시 유닛(210)이 생성하는 영상(IM)은 투과 영역(TA)을 통해 외부에서 사용자에게 시인된다.
감지 유닛(220)은 외부에서 인가되는 외부 입력(TC)을 감지한다. 상술한 바와 같이, 감지 유닛(220)은 윈도우(100)에 제공되는 외부 입력(TC)을 감지할 수 있다.
전자 패널(200)에는 소정의 홀 영역(HA, 또는 제1 영역)이 정의될 수 있다. 홀 영역(HA)은 액티브 영역(AA, 또는 제2 영역)에 비해 동일 면적 대비 상대적으로 높은 투과율을 가질 수 있다. 홀 영역(HA)은 후술하는 전자 모듈(400)과 평면상에서 중첩하는 위치에 정의된다.
홀 영역(HA)의 적어도 일부는 액티브 영역(AA)에 의해 에워싸일 수 있다. 본 실시예에서, 홀 영역(HA)은 주변 영역(NAA, 또는 제3 영역)으로부터 이격된다. 홀 영역(HAA)은 액티브 영역(AA)에 의해 모든 가장자리가 에워싸이도록 액티브 영역(AA) 내부에 정의되는 것으로 도시되었다. 본 실시예에 따른 전자 장치(1000)의 결합 상태에서, 홀 영역(HA)은 투과 영역(TA)에 표시되고 베젤 영역(BZA)으로부터 이격된 위치에 정의될 수 있다.
본 실시예에서, 홀 영역(HA)은 홀(MH) 및 차광 영역(BA)을 포함할 수 있다. 홀(MH)은 홀 영역(HA)의 중심에 배치되어 표시 유닛(210)을 관통한다. 차광 영역(BA)은 홀(MH)의 가장 자리를 에워쌀 수 있다. 차광 영역(BA)은 외부에서 블랙 색상으로 시인되는 영역일 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
전자 패널(200)은 홀 영역(HA) 내에 정의되어 전자 패널(200)을 관통하는 홀(MH)을 포함할 수 있다. 홀(MH)은 표시 유닛(210)과 감지 유닛(220) 중 적어도 어느 하나를 관통할 수 있다. 홀 영역(HA)의 가장자리는 실질적으로 홀(MH)의 가장 자리로부터 소정 간격 이격되어 홀(MH)의 가장자리를 따라 연장될 수 있다. 홀 영역(HA)의 가장자리는 홀(MH)과 대응되는 형상을 가질 수 있다.
반사 방지 부재(POL)는 윈도우(100)와 전자 패널(200) 사이에 배치될 수 있다. 반사 방지 부재(POL)는 윈도우(100) 외측에서 입사되는 외부광(이하, 외광)의 전자 패널(200)에 대한 반사율을 저하시킨다. 본 실시예에서, 반사 방지 부재(POL)는 편광 필름 또는 컬러 필터를 포함할 수 있다.
점착 부재(ADL)는 반사 방지 부재(POL)와 윈도우(100) 사이에 배치된다. 점착 부재(ADL)는 반사 방지 부재(POL)와 윈도우(100)를 결합시킨다. 본 발명에 따른 반사 방지 부재(POL)가 전자 패널(200)에 형성된 컬러 필터일 경우, 점착 부재(ADL)는 실질적으로 전자 패널(200)과 윈도우(100)를 결합시킬 수도 있다. 점착 부재(ADL)는 투명 광학 점착제(Optical clear adhesive), 투명 광학 레진(Optical clear resin), 또는 감압 점착제(Pressure sensitive adhesive)를 포함할 수 있으며, 광학적으로 투명하다면 어느 하나의 실시예로 한정되지 않는다.
회로 기판(300)은 전자 패널(200)에 연결될 수 있다. 회로 기판(300)은 연성 기판(CF) 및 메인 기판(MB)을 포함할 수 있다. 연성 기판(CF)은 절연 필름 및 절연 필름 상에 실장된 도전 배선들을 포함할 수 있다. 도전 배선들은 패드들(PD)에 접속되어 회로 기판(300)과 전자 패널(200)을 전기적으로 연결한다.
본 실시예에서, 연성 기판(CF)은 휘어진 상태로 조립될 수 있다. 이에 따라, 메인 기판(MB)은 전자 패널(200)의 배면에 배치되어 외부 케이스(500)가 제공하는 공간 내에 안정적으로 수용될 수 있다. 한편, 본 실시예에서, 연성 기판(CF)은 생략될 수도 있으며, 이때 메인 기판(MB)은 전자 패널(200)에 직접 접속될 수도 있다.
메인 기판(MB)은 미 도시된 신호 라인들 및 전자 소자들을 포함할 수 있다. 전자 소자들은 신호 라인들에 접속되어 전자 패널(200)과 전기적으로 연결될 수 있다. 전자 소자들은 각종 전기적 신호들, 예를 들어 영상(IM)을 생성하기 위한 신호나 외부 입력(TC)을 감지하기 위한 신호를 생성하거나 감지된 신호를 처리한다. 한편, 메인 기판(MB)은 생성 및 처리하기 위한 전기적 신호들마다 대응되는 복수로 구비될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
한편, 본 발명의 일 실시예에 따른 전자 장치(1000)에 있어서, 액티브 영역(AA)에 전기적 신호를 제공하는 구동회로는 전자 패널(200)에 직접 실장될 수도 있다. 이때, 구동 회로는 칩(chip) 형태로 실장되거나, 화소들(PX)과 함께 형성될 수도 있다. 이때, 회로 기판(300)의 면적이 감소되거나 생략될 수도 있다. 본 발명의 일 실시예에 따른 전자 장치(1000)는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
전자 모듈(400)은 윈도우 부재(100)의 하 측에 배치된다. 전자 모듈(400)은 홀(MH)과 평면상에서 중첩하고 홀 영역(HA)과 중첩할 수 있다. 전자 모듈(400)은 홀 영역(HA)을 통해 전달되는 외부 입력을 수신하거나 홀 영역(HA)을 통해 출력을 제공할 수 있다.
전자 모듈(400) 중 외부 입력을 수신하는 수신부나 출력을 제공하는 출력부는 평면상에서 홀 영역(HA)에 중첩할 수 있다. 전자 모듈(400)은 전자 패널(200)의 배면 상에 배치되거나 전자 모듈(400)의 적어도 일부가 홀(MH) 내에 배치될 수도 있다. 본 발명에 따르면, 전자 모듈(400)은 액티브 영역(AA)에 중첩하여 배치됨으로써, 베젤 영역(BZA)의 증가를 방지할 수 있다.
도 2를 참조하면, 전자 장치(1000)는 전자 패널(200), 전원공급 모듈(PM), 제1 전자 모듈(EM1), 및 제2 전자 모듈(EM2)을 포함할 수 있다. 전자 패널(200), 전원 공급 모듈(PM), 제1 전자 모듈(EM1), 및 제2 전자 모듈(EM2)은 서로 전기적으로 연결될 수 있다. 도 2에는 전자 패널(200)의 구성 중 표시 유닛(210) 및 감지 유닛(220)이 예시적으로 도시되었다.
제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)은 전자 장치(1000)를 동작시키기 위한 다양한 기능성 모듈을 포함한다. 제1 전자모듈(EM1)은 전자 패널(200-H)과 전기적으로 연결된 마더보드에 직접 실장되거나 별도의 기판에 실장되어 커넥터(미 도시) 등을 통해 마더보드에 전기적으로 연결될 수 있다.
제1 전자모듈(EM1)은 제어 모듈(CM), 무선통신 모듈(TM), 영상입력 모듈(IIM), 음향입력 모듈(AIM), 메모리(MM), 및 외부 인터페이스(IF)를 포함할 수 있다. 상기 모듈들 중 일부는 마더보드에 실장되지 않고, 연성회로기판을 통해 마더보드에 전기적으로 연결될 수도 있다.
제어 모듈(CM)은 전자 장치(1000)의 전반적인 동작을 제어한다. 제어 모듈(CM)은 마이크로프로세서일 수 있다. 예를 들어, 제어 모듈(CM)은 전자 패널(200-H)을 활성화 시키거나, 비활성화 시킨다. 제어 모듈(CM)은 전자 패널(200-H)로부터 수신된 터치 신호에 근거하여 영상입력 모듈(IIM)이나 음향입력 모듈(AIM) 등의 다른 모듈들을 제어할 수 있다.
무선통신 모듈(TM)은 블루투스 또는 와이파이 회선을 이용하여 다른 단말기와 무선 신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 일반 통신회선을 이용하여 음성신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 송신할 신호를 변조하여 송신하는 송신부(TM1)와, 수신되는 신호를 복조하는 수신부(TM2)를 포함한다.
영상입력 모듈(IIM)은 영상 신호를 처리하여 전자 패널(200)에 표시 가능한 영상 데이터로 변환한다. 음향입력 모듈(AIM)은 녹음 모드, 음성인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력 받아 전기적인 음성 데이터로 변환한다.
외부 인터페이스(IF)는 외부 충전기, 유/무선 데이터 포트, 카드 소켓(예를 들어, 메모리 카드(Memory card), SIM/UIM card) 등에 연결되는 인터페이스 역할을 한다.
제2 전자 모듈(EM2)은 음향출력 모듈(AOM), 발광 모듈(LM), 수광 모듈(LRM), 및 카메라 모듈(CMM) 등을 포함할 수 있다. 상기 구성들은 마더보드에 직접 실장되거나, 별도의 기판에 실장되어 커넥터(미 도시) 등을 통해 전자 패널(200)과 전기적으로 연결되거나, 제1 전자 모듈(EM1)과 전기적으로 연결될 수 있다.
음향출력 모듈(AOM)은 무선통신 모듈(TM)로부터 수신된 음향 데이터 또는 메모리(MM)에 저장된 음향 데이터를 변환하여 외부로 출력한다.
발광 모듈(LM)은 광을 생성하여 출력한다. 발광 모듈(LM)은 적외선을 출력할 수 있다. 예를 들어, 발광 모듈(LM)은 LED 소자를 포함할 수 있다. 예를 들어, 수광 모듈(LRM)은 적외선을 감지할 수 있다. 수광 모듈(LRM)은 소정 레벨 이상의 적외선이 감지된 때 활성화될 수 있다. 수광 모듈(LRM)은 CMOS 센서를 포함할 수 있다. 발광 모듈(LM)에서 생성된 적외광이 출력된 후, 외부 피사체(예컨대 사용자 손가락 또는 얼굴)에 의해 반사되고, 반사된 적외광이 수광 모듈(LRM)에 입사될 수 있다. 카메라 모듈(CMM)은 외부의 이미지를 촬영한다.
본 발명의 일 실시예에 따른 전자 모듈(400)은 제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)의 구성들 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 전자 모듈(400)은 카메라, 스피커, 광 감지 센서, 및 열 감지 센서 중 적어도 어느 하나를 포함할 수 있다. 전자 모듈(400)은 홀 영역(HA)을 통해 수신되는 외부 피사체를 감지하거나 홀 영역(HA)을 통해 음성 등의 소리 신호를 외부에 제공할 수 있다. 또한, 전자 모듈(400)은 복수의 구성들을 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
홀 영역(HA)과 중첩하여 배치되는 전자 모듈(400)은 홀 영역(HA)을 통해 외부 피사체를 용이하게 시인하거나 전자 모듈(400)이 생성하는 출력 신호가 외부에 용이하게 전달될 수 있다. 한편, 도시되지 않았으나, 본 발명의 일 실시예에 따른 전자 장치(1000)는 전자 모듈(400)과 전자 패널(200) 사이에 배치되는 투명 부재를 더 포함할 수도 있다. 홀(MH)을 통해 전달되는 외부 입력이 투명 부재를 통과하여 전자 모듈(400)에 전달되도록 투명 부재는 광학적으로 투명한 필름일 수 있다. 투명 부재는 전자 패널(200)의 배면에 부착되거나 별도의 점착층 없이 전자 패널(200)과 전자 모듈(400) 사이에 배치될 수 있다. 본 발명의 일 실시예에 따른 전자 장치(1000)는 다양한 구조를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
본 발명에 따르면, 전자 모듈(400)은 평면상에서 투과 영역(TA)과 중첩하도록 조립될 수 있다. 이에 따라, 전자 모듈(400)의 수용에 따른 베젤 영역(BZA)의 증가가 방지되어 전자 장치(1000)의 미감이 개선될 수 있다.
도 3a는 본 발명의 일 실시예에 따른 표시 유닛의 평면도이다. 도 3b는 본 발명의 일 실시예에 따른 감지 유닛의 평면도이다. 도 4a 및 도 4b는 감지 유닛의 일부를 도시한 평면도들이다. 도 4a에는 감지 유닛(220) 중 홀 영역(HA)와 인접한 부분을 도시하였고, 도 4b에는 도 4a의 일부를 확대하여 도시하였다. 이하, 도 3a 내지 도 4b를 참조하여 본 발명에 대해 설명한다.
도 3a에 도시된 것과 같이, 표시 유닛(210)은 베이스 기판(BS), 복수의 화소들(PX), 복수의 신호 라인들(GL, DL, PL), 전원 패턴(VDD), 및 복수의 표시 패드들(DPD)을 포함한다.
액티브 영역(AA) 및 주변 영역(NAA)은 베이스 기판(BS)에 의해 제공되는 영역들일 수 있다. 베이스 기판(BS)은 절연 기판을 포함할 수 있다. 예를 들어, 베이스 기판(BS)은 유리 기판, 플라스틱 기판, 또는 이들의 조합으로 구성될 수 있다. 또는, 베이스 기판(BS)은 금속 기판을 포함할 수도 있다. 베이스 기판(BS)은 사용자에 의해 폴딩 가능하도록 플렉서블(flexible)하게 제공되거나, 또는 형상 변형이 없도록 리지드(rigid)하게 제공될 수도 있다. 본 발명의 일 실시예에 따른 베이스 기판(BS)은 화소들(PX)이나 신호 라인들(GL, DL, PL)과 같은 구성들이 배치될 수 있다면 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
신호 라인들(GL, DL, PL)은 화소들(PX)에 연결되어 화소들(PX)에 전기적 신호들을 전달한다. 표시 유닛(210)에 포함되는 신호 라인들 중 스캔 라인(GL), 데이터 라인(DL), 및 전원 라인(PL)을 예시적으로 도시하였다. 다만, 이는 예시적으로 도시한 것이고, 신호 라인들(GL, DL, PL)은 전원 라인, 초기화 전압 라인, 발광 제어 라인 중 적어도 어느 하나를 더 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
화소들(PX)은 액티브 영역(AA)에 배치될 수 있다. 본 실시예에서는 복수의 화소들 중 하나의 화소(PX)의 신호 회로도를 확대하여 예시적으로 도시하였다. 화소(PX)는 제1 박막 트랜지스터(TR1), 커패시터(CPP), 제2 박막 트랜지스터(TR2), 및 발광 소자(EE)를 포함할 수 있다.
제1 박막 트랜지스터(TR1)는 스캔 라인(GL) 및 데이터 라인(DL)에 연결된다. 커패시터(CPP)는 제1 박막 트랜지스터(TR1)와 전원 라인(PL)에 연결된다. 제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1), 커패시터(CPP), 및 발광 소자(EE)에 연결된다. 제1 박막 트랜지스터(TR1), 커패시터(CPP), 제2 박막 트랜지스터(TR2)는 발광 소자(EE)의 동작을 제어할 수 있다.
발광 소자(EE)는 데이터 라인(DL)을 통해 전달된 데이터 신호와 대응되는 시간 및 세기로 발광될 수 있다. 예를 들어, 발광 소자(EE)는 유기발광소자, 양자점 발광소자, 전기 영동 소자, 또는 전기 습윤 소자를 포함할 수 있다.
발광 소자(EE)는 전원 단자(VSS)와 연결되어 전원 라인(PL)이 제공하는 전원 신호(이하, 제1 전원 신호)와 상이한 전원 신호(이하, 제2 전원 신호)를 제공받는다. 발광 소자(EE)에는 제2 박막 트랜지스터(TR2)로부터 제공되는 전기적 신호와 제2 전원 신호 사이의 차이에 대응하는 광을 생성할 수 있다. 한편, 이는 예시적으로 도시한 것이고, 화소들(PX) 각각은 다양한 구성과 배열을 가진 전자 소자들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
화소들(PX)은 홀 영역(HA)의 주변에 배치된다. 본 실시예에서, 홀 영역(HA)과 액티브 영역(AA)의 경계는, 폐라인 형상을 가질 수 있다. 본 실시예에서, 홀 영역(HA)과 액티브 영역(AA)의 경계는 원형으로 예시적으로 도시되었다.
전원 패턴(VDD)은 주변 영역(NAA)에 배치된다. 본 실시예에서, 전원 패턴(VDD)은 복수의 전원 라인들(PL)과 접속된다. 이에 따라, 표시 유닛(210)은 전원 패턴(VDD)을 포함함으로써, 화소들(PX) 마다 동일한 제1 전원 신호를 제공할 수 있다.
표시 패드들(DPD)은 제1 패드(P1) 및 제2 패드(P2)를 포함할 수 있다. 제1 패드(P1)는 복수로 구비되어 데이터 라인들(DL)에 각각 연결될 수 있다. 제2 패드(P2)는 전원 패턴(VDD)에 연결되어 전원 라인(PL)과 전기적으로 연결될 수 있다. 표시 유닛(210)은 표시 패드들(DPD)을 통해 외부로부터 제공된 전기적 신호들을 화소들(PX)에 제공할 수 있다. 한편, 표시 패드들(DPD)은 제1 패드(P1) 및 제2 패드(P2) 외에 다른 전기적 신호들을 수신하기 위한 패드들을 더 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 3b를 참조하면, 감지 유닛(220)은 표시 유닛(210)과 대응되는 형상으로 도시되었다. 본 실시예에서, 감지 유닛(220)은 표시 유닛(210) 상에 배치될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 감지 유닛(220)은 표시 유닛(210)의 하 측에 배치되거나 표시 유닛(210) 내에 내재될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
감지 유닛(220)은 외부 입력(TC: 도 1a 참조)을 감지하여 외부 입력(TC)의 위치나 세기 정보를 얻을 수 있다. 감지 유닛(220)은 복수의 제1 감지 전극들(TE1), 복수의 제2 감지 전극들(TE2), 복수의 라인들(TL1, TL2, TL3), 및 복수의 감지 패드들(T1, T2, T3)을 포함한다.
제1 감지 전극들(TE1) 및 제2 감지 전극들(TE2)은 액티브 영역(AA)에 배치된다. 감지 유닛(220)은 제1 감지 전극들(TE1) 및 제2 감지 전극들(TE2) 사이의 정전 용량의 변화를 통해 외부 입력(TC)에 대한 정보를 얻을 수 있다.
제1 감지 전극들(TE1)은 제1 방향(DR1)을 따라 배열되고 각각이 제2 방향(DR2)을 따라 연장된다. 제1 감지 전극들(TE1) 각각은 제1 메인 패턴(SP1), 제1 인접 패턴(SP1H), 및 제1 연결 패턴(CP1)을 포함할 수 있다.
제1 메인 패턴(SP1)은 액티브 영역(AA)에 배치된다. 제1 메인 패턴(SP1)은 홀 영역(HA)으로부터 이격되어 배치된다. 제1 메인 패턴(SP1)은 소정의 형상을 가지며, 제1 면적을 가진다. 본 실시예에서, 제1 메인 패턴(SP1)은 마름모 형상을 가질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 제1 메인 패턴(SP1)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 인접 패턴(SP1H)은 홀 영역(HA)에 인접하여 배치된다. 본 실시예에 따른 홀(MH)은 감지 유닛(220)을 관통한다. 제1 인접 패턴(SP1H)은 제1 메인 패턴(SP1)의 제1 면적보다 작은 제2 면적을 가진다. 제1 인접 패턴(SP1H)은 제1 메인 패턴(SP1)과 동일한 마름모 형상으로부터 홀 영역(HA)과 중첩하는 영역이 제거된 형상을 가질 수 있다.
본 실시예에서, 제1 연결 패턴(CP1)은 제2 방향(DR2)을 따라 연장된다. 제1 연결 패턴(CP1)은 제1 메인 패턴(SP1)에 연결된다. 제1 연결 패턴(CP1)은 두 개의 제1 메인 패턴들 사이에 배치되어 두 개의 제1 메인 패턴들을 연결할 수 있다. 또는, 제1 연결 패턴(CP1)은 제1 메인 패턴(SP1)과 제1 인접 패턴(SP1H) 사이에 배치되어 제1 메인 패턴(SP1)과 제1 인접 패턴(SP1H)을 연결한다.
제2 감지 전극들(TE2)은 제2 방향(DR2)을 따라 배열되고 각각이 제1 방향(DR1)을 따라 연장된다. 제2 감지 전극들(TE2) 각각은 제2 메인 패턴(SP2), 제2 인접 패턴(SP2H), 및 제2 연결 패턴(CP2)을 포함할 수 있다.
제2 메인 패턴(SP2)은 홀 영역(HA)으로부터 이격되어 배치된다. 제2 메인 패턴(SP2)은 제1 메인 패턴(SP1)으로부터 이격될 수 있다. 본 실시예에서, 제1 메인 패턴(SP1)과 제2 메인 패턴(SP2) 사이의 이격은 단면상에서의 이격일 수 있다. 제1 메인 패턴(SP1)과 제2 메인 패턴(SP2)은 비 접촉하여 독립적인 전기적 신호들을 송수신할 수 있다.
본 실시예에서, 제2 메인 패턴(SP2)은 제1 메인 패턴(SP1)과 동일한 형상을 가질 수 있다. 예를 들어, 제2 메인 패턴(SP2)은 마름모 형상을 가질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 제2 메인 패턴(SP2)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제2 인접 패턴(SP2H)은 홀 영역(HA)에 인접하여 배치된다. 제2 인접 패턴(SP2H)은 제2 메인 패턴(SP2)의 면적보다 작은 면적을 가진다. 제2 인접 패턴(SP2H)은 제2 메인 패턴(SP2)과 동일한 마름모 형상으로부터 홀 영역(HA)과 중첩하는 영역이 제거된 형상을 가질 수 있다.
본 실시예에서, 제2 연결 패턴(CP2)은 제1 방향(DR1)을 따라 연장된다. 제2 연결 패턴(CP2)은 제2 메인 패턴(SP2)에 연결된다. 제2 연결 패턴(CP2)은 두 개의 제2 메인 패턴들 사이에 배치되어 두 개의 제2 메인 패턴들을 연결할 수 있다. 또는, 제2 연결 패턴(CP2)은 제2 메인 패턴(SP2)과 제2 인접 패턴(SP2H) 사이에 배치되어 제2 메인 패턴(SP2)과 제2 인접 패턴(SP2H)을 연결한다.
감지 라인들(TL1, TL2, TL3)은 주변 영역(NAA)에 배치된다. 감지 라인들(TL1, TL2, TL3)은 제1 감지 라인들(TL1), 제2 감지 라인들(TL2), 및 제3 감지 라인들(TL3)을 포함할 수 있다.
제1 감지 라인들(TL1)은 제1 감지 전극들(TE1)에 각각 연결된다. 본 실시예에서, 제1 감지 라인들(TL1)은 제1 감지 전극들(TE1)의 양단들 중 상측 단들에 각각 연결된다.
제2 감지 라인들(TL2)은 제2 감지 전극들의 일 단 들에 각각 연결된다. 본 실시예에서, 제2 감지 라인들(TL2)은 제2 감지 전극들(TE2)의 양단들 중 좌측 단들에 각각 연결된다.
제3 감지 라인들(TL3)은 제1 감지 전극들(TE1)의 양단들 중 하측 단들에 각각 연결된다. 본 발명에 따르면, 제1 감지 전극들(TE1)은 제1 감지 라인들(TL1) 및 제3 감지 라인들(TL3)에 각각 연결될 수 있다. 이에 따라, 제2 감지 전극들(TE2)에 비해 상대적으로 긴 길이를 가진 제1 감지 전극들(TE1)에 대하여 영역에 따른 감도를 균일하게 유지시킬 수 있다. 한편, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 감지 유닛(220)에 있어서 제3 감지 라인들(TL3)은 생략될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
감지 패드들(T1, T2, T3)은 주변 영역(NAA)에 배치된다. 감지 패드들(T1, T2, T3)은 제1 감지 패드들(T1), 제2 감지 패드들(T2), 및 제3 감지 패드들(T3)를 포함할 수 있다. 제1 감지 패드들(T1)은 제1 감지 라인들(TL1)에 각각 연결되어 외부 신호를 제1 감지 전극들(TE1)에 제공한다. 제2 감지 패드들(T2)은 제2 감지 라인들(TL2)에 각각 연결되고 제3 감지 패드들(T3)은 제3 감지 라인들(TL3)에 각각 연결되어 제2 감지 전극들(TE2)과 전기적으로 연결된다.
도 4a에는 제1 감지 전극들(TE1) 중 홀 영역(HA)을 경유하는 제1 감지 전극(TE1H) 및 제2 감지 전극들(TE2) 중 홀 영역(HA)을 경유하는 제2 감지 전극(TE2H)을 도시하였다. 구체적으로, 도 4a에는 제1 감지 전극(TE1H) 중 두 개의 제1 인접 패턴들(SP11, SP12), 두 개의 제1 메인 패턴들(SP13, SP14), 및 두 개의 제1 연결 패턴들(CP11, CP12)이 도시되었다. 또한, 도 4a에는 제2 감지 전극(TE2H) 중 두 개의 제2 인접 패턴들(SP21, SP22), 두 개의 제2 메인 패턴들(SP23, SP24), 및 두 개의 제2 연결 패턴들(CP21, CP22)이 도시되었다.
제1 인접 패턴들(SP11, SP12) 각각은 도 3b에 도시된 제1 인접 패턴(SP1H)과 대응되고 제2 인접 패턴들(SP21, SP22) 각각은 도 3b에 도시된 제2 인접 패턴(SP2H)과 대응된다. 제1 메인 패턴들(SP13, SP14) 각각은 도 3b에 도시된 제1 메인 패턴(SP1)과 대응되고 제2 메인 패턴들(SP23, SP24) 각각은 도 3b에 도시된 제2 메인 패턴(SP2)과 대응된다. 또한, 제1 연결 패턴들(CP11, CP12) 각각은 도 3b에 도시된 제1 연결 패턴(CP1)과 대응되고 제2 연결 패턴들(CP21, CP22) 각각은 도 3b에 도시된 제2 연결 패턴(CP2)과 대응된다.
제1 연결 패턴들(CP11, CP12)은 제2 연결 패턴들(CP21, CP22)과 다른 층 상에 배치된다. 본 실시예에서, 제1 연결 패턴들(CP11, CP12)은 제1 인접 패턴들(SP11, SP12) 및 제1 메인 패턴들(SP13, SP14)과 다른 층 상에 배치되고, 제2 연결 패턴들(CP21, CP22)은 제1 인접 패턴들(SP21, SP22) 및 제2 인접 패턴들(SP23, SP24)과 동일 층 상에 배치되어 일체의 형상을 가진 것으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 제1 연결 패턴들(CP11, CP12)이 제1 인접 패턴들(SP11, SP12) 및 제1 메인 패턴들(SP13, SP14)과 동일 층 상에 배치될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 인접 패턴들(SP21, SP22)은 홀 영역(HA)을 사이에 두고 이격되어 배치된다. 제1 인접 패턴들(SP21, SP22)은 제1 연결 라인(BL1)을 통해 전기적으로 연결될 수 있다. 제1 연결 라인(BL1)은 홀 영역(HA), 구체적으로 제1 영역(A1)에 배치된다. 제1 영역(A1)은 홀 영역(HA)과 액티브 영역(AA) 사이의 경계 및 홀(HA)의 가장자리로부터 이격된 위치에 정의될 수 있다.
도 4b를 참조하면, 제1 인접 패턴(SP21)은 평면부(PP1) 및 돌출부(PP2)를 포함할 수 있다. 평면부(PP1)는 홀 영역(HA)과 비 중첩할 수 있다. 돌출부(PP2)는 평면부(PP1)로부터 연장되어 홀 영역(HA)과 중첩할 수 있다. 제1 연결 라인(BL1)은 돌출부(PP2)를 통해 제1 인접 패턴(SP21)에 접속될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 제1 연결 라인(BL1)은 액티브 영역(AA)까지 연장되어 평면부(PP1)에 접속될 수도 있다. 이 경우, 제1 인접 패턴(SP21)에 있어서, 돌출부(PP2)는 생략될 수 있다. 본 발명의 일 실시예에 따른 제1 인접 패턴(SP21)과 제1 연결 라인(BL1)은 서로 연결될 수 있다면 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제2 인접 패턴들(SP23, SP24)은 홀 영역(HA)을 사이에 두고 이격되어 배치된다. 제2 인접 패턴들(SP23, SP24)은 제2 연결 라인(BL2)을 통해 전기적으로 연결될 수 있다. 제1 연결 라인(BL1)은 제1 영역(A1)에 배치되고 제2 연결 라인(BL2)으로부터 전기적으로 절연될 수 있다.
본 실시예에 따른 감지 유닛(220)은 홀 영역(HA), 특히 차광 영역(BA)에 배치된 도전성 차광 패턴(BP_I, BP_O)을 더 포함할 수 있다. 도전성 차광 패턴(BP_I, BP_O)은 서로 이격된 제1 차광 패턴(BP_I) 및 제2 차광 패턴(BP_O)을 포함할 수 있다.
차광 영역(BA)은 제1 영역(A1), 제2 영역(A2), 및 제3 영역(A3)을 포함할 수 있다. 제1 영역(A1)은 연결 라인들(BL1, BL2)이 배치되는 영역일 수 있다. 제2 영역(A2)은 제1 영역(A1)과 홀(MH) 사이의 영역일 수 있다. 제3 영역(A3)은 제1 영역(A1)과 액티브 영역(AA) 사이의 영역일 수 있다.
제1 차광 패턴(BP_I)은 홀 영역(HA) 중 제2 영역(A2)에 배치될 수 있다. 제1 차광 패턴(BP_I)은 제1 및 제2 연결 라인들(BL1, BL2)로부터 이격되고 제2 영역(A2)과 평면상에서 중첩한다.
제1 차광 패턴(BP_I)은 홀(MH)로부터 소정 간격 이격되어 홀(MH)의 가장자리를 에워싸는 링 형상으로 도시되었다. 제1 차광 패턴(BP_I)은 제1 및 제2 연결 라인들(BL1, BL2)로부터 이격될 수 있다면, 제2 영역(A2)의 전면과 중첩될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 차광 패턴(BP_I)은 도전성을 갖고 차광 물질을 포함할 수 있다. 예를 들어, 제1 차광 패턴(BP_I)은 불투명한 금속을 포함할 수 있다. 제1 차광 패턴(BP_I)은 제2 영역(A2)이 블랙으로 시인되도록 한다.
제2 차광 패턴(BP_O)은 홀 영역(HA) 중 제3 영역(A3)에 배치될 수 있다. 제2 차광 패턴(BP_O)은 제1 및 제2 연결 라인들(BL1, BL2)로부터 이격되고 제3 영역(A3)과 평면상에서 중첩한다. 제2 차광 패턴(BP_O)은 제1 및 제2 연결 라인들(BL1, BL2) 및 제1 인접 패턴(SP11), 특히 평면부(PP1)로부터 이격될 수 있다면, 제3 영역(A3)의 전면과 중첩될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제2 차광 패턴(BP_O)은 도전성을 갖고 차광 물질을 포함할 수 있다. 예를 들어, 제2 차광 패턴(BP_O)은 불투명한 금속을 포함할 수 있다. 제2 차광 패턴(BP_O)은 제3 영역(A3)이 블랙으로 시인되도록 한다.
본 발명에 따르면, 전자 패널(200: 도 2b 참조)은 감지 유닛(220)에 배치된 차광 패턴(BP_I, BP_O)을 더 포함함으로써, 홀 영역(HA), 특히 홀(MH)의 주변을 따라 블랙 색상으로 시인되는 차광 영역(BA)을 제공할 수 있다. 차광 영역(BA) 중 제1 영역(A1)은 연결 라인들(BL1, BL2)에 의해 차광되고, 제2 영역(A2)은 제1 차광 패턴(BP_I)에 의해 차광되며, 제3 영역(A3)은 제2 차광 패턴(BP_O)에 의해 차광될 수 있다. 이에 따라, 전자 패널(200) 이외의 구성에 홀 영역(HA)과 중첩하는 블랙 매트릭스 등의 차광 패턴을 추가하지 않더라도 홀 영역(HA)의 차광성이 용이하게 구현될 수 있다.
본 발명에 따르면, 차광 영역(BA)을 전자 패널(200)에 직접 형성함으로써, 전자 패널(200) 이외의 구성과 홀 영역(HA) 사이의 정렬 등의 공정이 생략될 수 있어, 전자 장치 제조 공정이 단순화되고 공정 비용이 절감될 수 있다. 또한, 전자 패널(200)의 미감이 향상될 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 전자 패널의 일부 영역의 단면도들이다. 도 5a에는 전자 패널의 단면도를 도시하였고, 도 5b 및 도 5c에는 전자 장치 중 일부 구성들을 생략한 단면도들을 도시하였다. 도 5b 및 도 5c에는 용이한 설명을 위해 도 5a와 대응되는 영역들을 도시하였다. 이하, 도 5a 내지 도 5c를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 4b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 5a 내지 도 5c에 도시된 것과 같이, 전자 패널(200)에 있어서, 표시 유닛(210) 및 감지 유닛(220)은 제3 방향(DR3)을 따라 적층될 수 있다. 표시 유닛(210)은 베이스 기판(BS), 화소(PX), 복수의 절연층들(10, 20, 30, 40, 50), 및 봉지층(60)을 포함한다.
상술한 바와 같이, 베이스 기판(BS)은 절연 기판일 수 있다. 예를 들어, 베이스 기판(BS)은 플라스틱 기판 또는 유리 기판을 포함할 수 있다.
본 실시예에서, 도 3a에 도시된 화소(PX)의 등가 회로도의 구성들 중 제2 박막 트랜지스터(TR2)와 대응되는 박막 트랜지스터(TR, 이하, 박막 트랜지스터)와 발광 소자(EE)를 예시적으로 도시하였다. 절연층들(10, 20, 30, 40, 50)은 순차적으로 적층된 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 포함할 수 있다. 한편, 제1 내지 제5 절연층들(10, 20, 30, 40, 50) 각각은 유기물 및/또는 무기물을 포함할 수 있으며, 단층 또는 적층 구조를 가질 수 있다.
제1 절연층(10)은 베이스 기판(BS) 상에 배치되어 베이스 기판(BS)의 전면을 커버한다. 제1 절연층(10)은 배리어 층(barrier layer, 11) 및/또는 버퍼 층(buffer layer, 12)을 포함할 수 있다. 이에 따라, 제1 절연층(10)은 베이스 기판(BS)을 통해 유입되는 산소나 수분이 화소에 침투되는 것을 방지하거나, 화소가 베이스 기판(BS) 상에 안정적으로 형성되도록 베이스 기판(BS)의 표면 에너지를 감소시킬 수 있다.
한편, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 전자 패널(200)에 있어서, 배리어 층(11) 및 버퍼 층(12) 중 적어도 어느 하나는 생략될 수도 있고, 복수의 층들이 적층된 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
박막 트랜지스터(TR)는 제1 절연층(10) 상에 배치된다. 박막 트랜지스터(TR)는 반도체 패턴(AP), 제어 전극(CE), 입력 전극(IE), 및 출력 전극(OE)을 포함한다. 반도체 패턴(AP)은 제1 절연층(10) 상에 배치된다. 반도체 패턴(AP)은 반도체 물질을 포함할 수 있다. 제어 전극(CE)은 제2 절연층(20)을 사이에 두고 반도체 패턴(AP)으로부터 이격된다. 제어 전극(CE)은 상술한 제1 박막 트랜지스터(TR1: 도 3a 참조) 및 커패시터(CP: 도 3a 참조)의 일 전극과 연결될 수 있다.
입력 전극(IE)과 출력 전극(OE)은 제3 절연층(30) 상에 배치되고 평면상에서 서로 이격된다. 입력 전극(IE)과 출력 전극(OE)은 제2 절연층(20), 및 제3 절연층(30)을 관통하여 반도체 패턴(AP)의 일측 및 타측에 각각 접속된다.
한편, 본 발명의 일 실시예에 따른 표시 유닛(210)은 상부 전극(UE)을 더 포함할 수 있다. 본 실시예에서 제3 절연층(30)은 하층(31), 및 상층(32)을 포함하는 것으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고 본 발명의 일 실시예에 따른 제3 절연층(30)은 단층 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
상부 전극(UE)은 하층(31)과 상층(32) 사이에 배치된다. 상부 전극(UE)은 제어 전극(CE)과 평면상에서 중첩할 수 있다. 본 실시예에서 상부 전극(UE)은 제어 전극(CE)과 동일한 전기적 신호를 수신하거나, 제어 전극(CE)과 상이한 전기적 신호를 수신하여 커패시터의 일 전극으로 기능할 수도 있다. 한편, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 전자 패널(200)에 있어서, 상부 전극(UE)은 생략될 수도 있으며 어느 하나의 실시예로 한정되지 않는다.
제4 절연층(40)은 제3 절연층(30) 상에 배치되어 입력 전극(IE) 및 출력 전극(OE)을 커버한다. 한편, 박막 트랜지스터(TR)에 있어서, 반도체 패턴(AP)이 제어 전극(CE) 상에 배치될 수도 있다. 또는, 반도체 패턴(AP)이 입력 전극(IE)과 출력 전극(OE) 상에 배치될 수도 있다. 또는, 입력 전극(IE)과 출력 전극(OE)은 반도체 패턴(AP)과 동일 층 상에 배치되어 반도체 패턴(AP)에 직접 접속될 수도 있다. 본 발명의 일 실시예에 따른 박막 트랜지스터(TR)는 다양한 구조들로 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
발광 소자(EE)는 제4 절연층(40) 상에 배치된다. 발광 소자(EE)는 제1 전극(E1), 유기층(EL), 및 제2 전극(E2)을 포함한다.
제1 전극(E1)은 제4 절연층(40)을 관통하여 박막 트랜지스터(TR)에 접속될 수 있다. 한편, 도시되지 않았으나, 전자 패널(200)은 제1 전극(E1)과 박막 트랜지스터(TR) 사이에 배치되는 별도의 연결 전극을 더 포함할 수도 있고, 이때, 제1 전극(E1)은 연결 전극을 통해 박막 트랜지스터(TR)에 전기적으로 접속될 수 있다.
제5 절연층(50)은 제4 절연층(40) 상에 배치된다. 제5 절연층(50)은 유기물 및/또는 무기물을 포함할 수 있으며, 단층 또는 적층 구조를 가질 수 있다. 제5 절연층(50)에는 개구부가 정의될 수 있다. 개구부는 제1 전극(E1)의 적어도 일부를 노출시킨다. 제5 절연층(50)은 화소 정의막일 수 있다.
유기층(EL)은 제1 전극(E1)과 제2 전극(E2) 사이에 배치된다. 유기층(EL)은 적어도 하나의 발광층을 포함할 수 있다. 예를 들어, 유기층(EL)은 적색, 녹색, 및 청색을 발광하는 물질들 중 적어도 어느 하나의 물질로 구성될 수 있으며, 형광 물질 또는 인광 물질을 포함할 수 있다. 유기층(EL)은 유기 발광 물질 또는 무기 발광 물질을 포함할 수 있다. 유기층(EL)은 제1 전극(E1) 및 제2 전극(E2) 사이의 전위 차이에 응답하여 광을 발광할 수 있다.
본 실시예에서, 유기층(EL)은 복수의 개구부들에 중첩하는 일체의 형상을 가진 층으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 유기층(EL)은 각 개구부에 대응되는 복수의 패턴들로 제공될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
한편, 유기층(EL)은 발광층 외에 전하 제어층을 더 포함할 수 있다. 전하 제어층은 전하의 이동을 제어하여 발광 소자(EE)의 발광 효율 및 수명을 향상시킨다. 이때, 유기층(EL)은 정공 수송 물질, 정공 주입 물질, 전자 수송 물질, 전자 주입 물질 중 적어도 어느 하나를 포함할 수 있다.
제2 전극(E2)은 유기층(EL) 상에 배치된다. 제2 전극(E2)은 제1 전극(E1)과 대향될 수 있다. 제2 전극(E2)은 액티브 영역(AA)으로부터 주변 영역(NAA)까지 연장된 일체의 형상을 가질 수 있다. 제2 전극(E2)은 복수의 화소들에 공통적으로 제공될 수 있다. 화소들 각각에 배치된 각각의 발광 소자(EE)는 제2 전극(E2)을 통해 공통의 전원 전압(이하, 제2 전원 전압)을 수신한다.
제2 전극(E2)은 투과형 도전 물질 또는 반 투과형 도전 물질을 포함할 수 있다. 이에 따라, 발광 패턴(EP)에서 생성된 광은 제2 전극(E2)을 통해 제3 방향(DR3)을 향해 용이하게 출사될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 발광 소자(EE)는 설계에 따라, 제1 전극(E1)이 투과형 또는 반 투과형 물질을 포함하는 배면 발광 방식으로 구동되거나, 전면과 배면 모두를 향해 발광하는 양면 발광 방식으로 구동될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
봉지층(60)은 표시 소자(EE) 상에 배치되어 표시 소자(EE)를 봉지한다. 한편, 도시되지 않았으나, 제2 전극(E2)과 봉지층(60) 사이에는 제2 전극(E2)을 커버하는 캡핑층(capping layer)이 더 배치될 수도 있다.
봉지층(60)은 제3 방향(DR3)을 따라 순차적으로 적층된 제1 무기층(61), 유기층(62), 및 제2 무기층(63)을 포함할 수 있다. 다만 이에 한정되지 않고, 봉지층(60)은 복수의 무기층들 및 유기층들을 더 포함할 수 있다.
제1 무기층(61)은 제2 전극(E2)을 커버할 수 있다. 제1 무기층(61)은 외부 수분이나 산소가 발광 소자(EE)에 침투하는 것을 방지할 수 있다. 예를 들어, 제1 무기층(61)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제1 무기층(61)은 화학 기상 증착 공정을 통해 형성될 수 있다.
유기층(62)은 제1 무기층(61) 상에 배치되어 제1 무기층(61)에 접촉할 수 있다. 유기층(62)은 제1 무기층(61) 상에 평탄면을 제공할 수 있다. 제1 무기층(61) 상면에 형성된 굴곡이나 제1 무기층(61) 상에 존재하는 파티클(particle) 등은 유기층(62)에 의해 커버되어, 제1 무기층(61)의 상면의 표면 상태가 유기층(62) 상에 형성되는 구성들에 미치는 영향을 차단할 수 있다. 또한, 유기층(62)은 접촉하는 층들 사이의 응력을 완화시킬 수 있다. 유기층(62)은 유기물을 포함할 수 있고, 스핀 코팅, 슬릿 코팅, 잉크젯 공정과 같은 용액 공정을 통해 형성될 수 있다.
제2 무기층(63)은 유기층(62) 상에 배치되어 유기층(62)을 커버한다. 제2 무기층(63)은 제1 무기층(61) 상에 배치되는 것보다 상대적으로 평탄한 면에 안정적으로 형성될 수 있다. 제2 무기층(63)은 유기층(62)으로부터 방출되는 수분 등을 봉지하여 외부로 유입되는 것을 방지한다. 제2 무기층(63)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제2 무기층(63)은 화학 기상 증착 공정을 통해 형성될 수 있다. 한편, 제1 무기층(61), 유기층(62), 및 제2 무기층(63) 각각은 복수의 층들을 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
홈 부들(GV1, GV2, GV3), 댐 부(DMP), 표시 유닛의 신호 라인들(SL1, SL2)은 차광 영역(BA)과 중첩하는 영역에 배치될 수 있다. 홈 부 들(GV1, GV2, GV3)은 서로 이격되어 정의될 수 있다. 홈 부 들(GV1, GV2, GV3)은 액티브 영역(AA)으로부터 이격되어 홀(MH)에 가까워지는 방향으로 순차적으로 형성된 제1 내지 제3 홈 부 들(GV1, GV2, GV3)로 예시적으로 도시되었다. 제1 내지 제3 홈 부 들(GV1, GV2, GV3) 각각은 홀(MH)을 에워싸는 폐라인 형상을 갖거나, 홀(MH)의 가장 자리의 적어도 일부를 에워싸는 단속적인 라인 형상을 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
홈 부 들(GV1, GV2, GV3) 각각은 베이스 기판(BS)의 상면으로부터 함몰되어 정의된다. 홈 부 들(GV1, GV2, GV3) 각각은 베이스 기판(BS)의 적어도 일부가 제거되어 형성될 수 있다. 홈 부 들(GV1, GV2, GV3) 각각에는 증착 패턴(ELP)이 배치될 수 있고, 제1 무기층(61) 및 제2 무기층(63) 중 적어도 어느 하나에 의해 커버될 수 있다.
본 발명에 따른 전자 패널(200-H)은 홈 부 들(GV1, GV2, GV3)을 더 포함함으로써, 증착 패턴(ELP)과 발광 소자(ELD) 사이의 연속성을 차단한다. 이에 따라, 외부 수분이나 산소의 침투 경로를 차단하여 액티브 영역(AA)에 배치된 소자들의 손상을 방지할 수 있다.
또한, 홈 부 들(GV1, GV2, GV3) 각각에 배치된 증착 패턴(ELP)은 제1 무기층(61)이나 제2 무기층(63)에 의해 커버됨으로써, 전자 패널(200)의 제조 공정 시 증착 패턴(ELP)이 다른 소자로 이동하여 영향을 주는 것을 방지할 수 있다. 이에 따라, 전자 패널(200)의 공정 신뢰성이 향상될 수 있다. 한편, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 전자 패널(200)에 있어서, 홈 부 들(GV1, GV2, GV3)은 단일로 제공되거나 생략될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
댐 부(DMP)는 배선 영역(LA)에 배치되어 유기층(62)의 형성 영역을 소정의 영역 내로 구획하고, 추가적인 확장을 방지한다. 댐 부(DMP)는 복수로 제공되어 홈 부들(GV1, GV2, GV3) 사이에 배치될 수 있다. 댐 부(DMP)는 제1 내지 제3 층들(P11, P12, P13)을 포함하는 적층 구조로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 댐 부(DMP)는 단층 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
본 발명에 따른 전자 패널(200)은 평탄화 층(OC)을 더 포함할 수 있다. 평탄화 층(OC)은 유기물을 포함한다. 평탄화 층(OC)은 홀 영역(HA)에 배치된다. 평탄화 층(OC)은 댐 부(DMP)나 홈 부 들(GV1, GV2, GV3)에 의해 홀 영역(HA)에 정의된 비 평탄면을 커버하여 상부에 평탄면을 제공한다. 이에 따라, 홀 영역(HA) 중 유기층(62)이 배치되지 않은 영역에도 평탄면이 안정적으로 제공될 수 있다.
감지 유닛(220)은 복수의 도전 패턴들 및 복수의 감지 절연층들(71, 72, 73)을 포함할 수 있다. 도 5a 내지 도 5c에는 용이한 설명을 위해 도전 패턴들 중 일부(SP, CP, BP_I, BP_O, BL1, BL2)를 도시하였다. 또한, 감지 절연층들(71, 72, 73)은 제3 방향(DR3)을 따라 순차적으로 적층된 제1 내지 제3 감지 절연층들(71, 72, 73)을 포함하는 것으로 예시적으로 도시되었다.
제1 감지 절연층(71)은 평탄화 층(OC)을 커버한다. 본 실시예에서, 제1 감지 절연층(71)은 홀 영역(HA) 내에서 평탄화 층(OC)의 상면을 커버하고 액티브 영역(AA) 내에서 제2 무기층(63)의 상면을 커버할 수 있다. 도전 패턴들(SP, CP, BP_I, BP_O, BL1, BL2)은 제1 감지 절연층(71) 상에 배치된다.
제2 감지 절연층(72) 및 제3 감지 절연층(73)은 홀 영역(HA) 및 액티브 영역(AA)에 중첩하는 일체의 형상을 가질 수 있다. 도전 패턴들(SP, CP, BP_I, BP_O, BL1, BL2)은 제3 감지 절연층(73)에 의해 커버될 수 있다.
제1 내지 제3 감지 절연층들(71, 72, 73) 각각은 무기막 및/또는 유기막을 포함할 수 있다. 본 실시예에서, 제1 내지 제3 감지 절연층들(71, 72, 73) 각각은 단층으로 도시되었으나, 서로 접촉하는 복수의 층들을 포함하는 적층 구조를 가질 수도 있으며 어느 하나의 실시예로 한정되지 않는다.
도 5a 내지 도 5c에 도시된 도전 패턴들(SP, CP, BP_I, BP_O, BL1, BL2)은 감지 패턴(SP), 연결 패턴(CP), 제1 차광 패턴(BP_I), 제2 차광 패턴(BP_O), 제1 연결 라인(BL1), 및 제2 연결 라인(BL2)을 포함한다.
감지 패턴(SP)은 액티브 영역(AA)에 배치된다. 본 실시예에서, 감지 패턴(SP)은 제1 메인 패턴(SP1: 도 3b 참조), 제1 인접 패턴(SP1H: 도 3b 참조), 제2 메인 패턴(SP2: 도 3b 참조), 및 제2 인접 패턴(SP2H: 도 3b 참조) 중 어느 하나를 구성할 수 있다.
연결 패턴(CP)은 액티브 영역(AA)에 배치된다. 연결 패턴(CP)은 제1 감지 절연층(71)과 제2 감지 절연층(72) 사이에 배치될 수 있다. 연결 패턴(CP)은 감지 패턴(SP)과 상이한 층 상에 배치된다.
본 실시예에서, 연결 패턴(CP)은 제1 연결 패턴(CP1: 도 3b 참조) 및 제2 연결 패턴(CP2: 도 3b 참조) 중 어느 하나일 수 있으며, 감지 패턴(SP)과 다른 층 상에 배치되는 연결 패턴일 수 있다.
본 실시예에서, 제1 감지 전극(TE1: 도 3b 참조)과 제2 감지 전극(TE2: 도 3b 참조)의 대부분은 제2 감지 절연층(72)과 제3 감지 절연층(73) 사이에 배치되고 제1 연패턴(CP1) 및 제2 연결 패턴(CP2) 중 어느 하나만 다른 층에 배치되어 인접하는 감지 패턴들을 연결하는 것으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 제1 감지 전극(TE1)과 제2 감지 전극(TE2)이 다른 층 상에 배치될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 및 제2 차광 패턴들(BP_I, BP_O)은 차광 영역(BA)에 배치된다. 제1 및 제2 차광 패턴들(BP_I, BP_O)은 제1 감지 절연층(71) 및 제2 감지 절연층(72) 사이에 배치된다. 제1 및 제2 차광 패턴들(BP_I, BP_O)은 제1 연결 패턴(CP1)과 동일 층 상에 배치될 수 있다.
또한, 제1 및 제2 차광 패턴들(BP_I, BP_O)은 제1 영역(A1)에 배치된 제1 및 제2 연결 라인들(BL1, BL2)과 동일 층 상에 배치될 수 있다. 제1 및 제2 차광 패턴들(BP_I, BP_O)은 제1 및 제2 연결 라인들(BL1, BL2)로부터 이격되어 배치됨으로써, 제1 및 제2 연결 라인들(BL1, BL2)로부터 전기적으로 절연될 수 있다.
도 5a 내지 도 5c에는 용이한 설명을 위해 제1 영역(A1)이 평탄화층(OC) 및 유기층(MN)이 평면상에서 중첩되는 위치에 정의되었다. 이에 따라, 제1 및 제2 연결 라인들(BL1, BL2)은 평탄화층(OC) 및 유기층(MN)과 평면상에서 중첩될 수 있다.
다만, 이는 예시적으로 도시한 것이고, 제1 영역(A1)은 액티브 영역(AA)에 더 인접하는 위치로 이동되어 정의되거나 액티브 영역(AA)으로부터 더 멀어지는 위치로 이동되어 정의될 수도 있다. 이에 따라, 제1 및 제2 연결 라인들(BL1, BL2)은 평탄화층(OC)으로부터 이격되어 유기층(MN)에만 중첩되거나, 유기층(MN)으로부터 이격되어 평탄화층(OC)에만 중첩될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 5b에 도시된 것과 같이, 반사 방지 부재(POL)는 감지 유닛(220) 상에 배치될 수 있다. 이때, 반사 방지 부재(POL) 중 홀(MH)과 대응되는 영역은 제거될 수 있다. 점착 부재(ADL)는 반사 방지 부재(POL)와 대응되는 형상으로 제공될 수 있다. 윈도우(100)는 홀(MH)과 중첩하여 외부 오염 물질 등이 홀(MH)을 통해 전자 패널(200) 내부로 침투되는 것을 방지할 수 있다. 본 발명에 따르면, 반사 방지 부재(POL) 중 홀(MH)과 중첩하는 영역을 제거함으로써, 홀(MH)의 광 투과성이 향상될 수 있다.
또는, 도 5c에 도시된 것과 같이, 반사 방지 부재(POL-1)는 편광부(PP) 및 투과부(TP)를 포함할 수도 있다. 편광부(PP)는 액티브 영역(AA)과 중첩하고 도 5b에 도시된 반사 방지 부재(POL)와 대응될 수 있다.
투과부(TP)는 홀(MH)과 중첩하는 영역에 배치될 수 있다. 투과부(TP)는 편광부(PP)보다 저하된 편광성과 높은 투과성을 가질 수 있다. 투과부(TP)는 광 투과성이 높은 절연 물질로 형성하거나, 반사 방지 부재(POL-1)로부터 홀(MH)과 중첩하는 영역을 탈색 가공하여 형성할 수 있다. 본 발명에 따르면, 반사 방지 부재(POL-1)는 투과부(TP)를 더 포함함으로써, 홀 영역(HA)에서의 점착 부재(ADL)의 노출을 방지하고, 반사 방지 부재(POL-1)의 박리 문제를 개선하여 신뢰성이 향상된 전자 장치가 제공될 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 전자 패널들의 일부 영역들의 단면도들이다. 도 6a 및 도 6b에는 도 5a와 대응되는 영역들을 도시하였다. 이하, 도 6a 및 도 6b를 참조하여 본 발명에 대해 설명한다.
도 6a를 참조하면, 전자 패널(200-A)에 있어서, 제1 연결 패턴(CPa), 제1 및 제2 연결 라인들(BL1a, BL2a), 제1 및 제2 차광 패턴들(BP_Ia, BP_Oa)은 제1 감지 패턴(SPa) 상에 배치될 수 있다. 제1 연결 패턴(CPa), 제1 및 제2 연결 라인들(BL1a, BL2a), 제1 및 제2 차광 패턴들(BP_Ia, BP_Oa)은 제2 감지 절연층(72) 및 제3 감지 절연층(73) 사이에 배치된다. 제1 연결 패턴(CPa)은 제2 감지 절연층(72)을 관통하여 제1 감지 패턴(SPa)에 접속된다.
제1 및 제2 연결 라인들(BL1a, BL2a) 및 제1 및 제2 차광 패턴들(BP_Ia, BP_Oa)은 제1 연결 패턴(CPa)과 동일 층 상에 배치된다. 제1 및 제2 연결 라인들(BL1a, BL2a)은 제1 영역(A1)을 차광하고, 제1 및 제2 차광 패턴들(BP_I, BP_Oa)은 각각 제2 영역(A2) 및 제3 영역(A3)을 차광한다.
도 6b를 참조하면, 전자 패널(200-B)에 있어서, 제1 및 제2 차광 패턴들(BP_Ib, BP_Ob)은 제1 연결 패턴(CPb)과 다른 층 상에 배치될 수도 있다. 본 실시예에서, 제1 연결 패턴(CPb)이 제1 감지 절연층(71)과 제2 감지 절연층(72) 사이에 배치되나, 제1 및 제2 차광 패턴들(BP_Ib, BP_Ob)은 제2 감지 절연층(72) 및 제3 감지 절연층(73) 사이에 배치될 수 있다.
제1 및 제2 차광 패턴들(BP_Ib, BP_Ob)은 제1 감지 패턴(SP1)과 동일 층 상에 배치된다. 제1 및 제2 차광 패턴들(BP_Ib, BP_Ob)은 제1 감지 패턴(SPb)으로부터 이격되어 배치됨으로써, 제1 감지 패턴(SPb)으로부터 전기적으로 절연될 수 있다.
제1 및 제2 차광 패턴들(BP_Ib, BP_Ob)은 제1 감지 패턴(SPb)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 감지 패턴(SPb)은 투명한 도전 물질을 포함하고, 제1 및 제2 차광 패턴들(BP_Ib, BP_Ob)은 불 투명한 도전 물질을 포함할 수 있다. 본 발명에 따르면, 제1 및 제2 차광 패턴들(BP_Ib, BP_Ob)을 제1 감지 패턴(SPb)으로부터 독립적인 재료로 형성함으로써, 제1 및 제2 차광 패턴들(BP_Ib, BP_Ob)의 단면상에서의 위치에 관계없이 차광 영역(BA)의 차광성을 안정적으로 유지할 수 있다.
도 7a는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다. 도 7b는 도 7a에 도시된 일부 영역의 평면도이다. 도 7c는 본 발명의 일 실시예에 따른 전자 장치의 일부 영역의 평면도이다. 도 7c에는 용이한 설명을 위해 도 7b에 도시된 영역과 대응되는 영역을 도시하였다. 이하, 도 7a 내지 도 7c를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 6b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 7a에 도시된 것과 같이, 전자 장치(1000-E)에 있어서, 홀(MH-E)은 주변 영역(NAA)에 인접하여 정의될 수 있다. 이에 따라, 전자 패널(200-E)의 전면(IS-E)에 있어서, 액티브 영역(AA-E)은 홀(MH-E)의 가장 자리를 따라 정의될 수 있고, 홀 영역(HA-E)은 주변 영역(NAA)과 중첩하여 배치될 수 있다. 본 실시예에 따른 홀 영역(HA-E)은 윈도우(100)의 베젤 영역(BZA)에 접하거나 부분적으로 중첩할 수 있다.
도 7b 및 도 7c에는 홀(MH-E)이 배치된 영역에서의 감지 유닛(220-E)의 일부가 간략히 도시되었으며, 용이한 설명을 위해 표시 유닛(210-E)의 끝 단이 도시되었다. 도 7b 및 도 7c에 도시된 감지 유닛(220-E)의 일부는 제1 감지 전극들 중 홀(MH-E)을 경유하는 제1 감지 전극(TE1H) 및 홀(MH-E)을 사이에 두고 서로 이격된 두 개의 제1 감지 전극들(TE1E)을 포함한다. 또한, 도 7b 및 도 7c에 도시된 감지 유닛(220-E)의 일부는 제2 감지 전극들 중 홀(MH-E)을 경유하는 제2 감지 전극(TE2H)을 포함한다.
또한, 세 개의 감지 라인들(TLa-E, TLb-E, TLc-E)이 도 7b 및 도 7c에 예시적으로 도시되었다. 감지 라인들(TLa-E, TLb-E, TLc-E)은 각각 제1 감지 전극들에 연결된 제1 감지 라인들일 수 있다. 구체적으로, 세 개의 감지 라인들(TLa-E, TLb-E, TLc-E)은 각각 홀(MH-E)을 경유하는 제1 감지 전극(TE1H), 홀(MH-E)을 사이에 두고 왼쪽에 배치된 제1 감지 전극(TE1E), 및 홀(MH-E)을 사이에 두고 오른쪽에 배치된 제1 감지 전극(TE1E)에 접속된다.
본 실시예에서, 차광 패턴들(BP_Ie, BP_Oe)은 감지 라인들(TLa-E, TLb-E, TLc-E)로부터 평면상에서 이격되어 배치될 수 있다. 차광 패턴들(BP_Ie, BP_Oe) 각각은 전기적으로 플로팅(floating)될 수 있다. 제1 차광 패턴(BP_Ie)과 제2 차광 패턴(BP_Oe)은 감지 라인들(TLa-E, TLb-E, TLc-E)과 평면상에서 비 중첩할 수 있다. 제2 차광 패턴(BP_Oe)은 홀(MH-E)을 에워싸는 원 형상 중 감지 라인(TLa-E)과 중첩하는 부분이 제거된 개곡선 형상을 가질 수 있다. 본 발명에 따르면, 차광 패턴들(BP_Ie, BP_Oe)과 감지 라인들(TLa-E, TLb-E, TLc-E)이 평면상에서 비 중첩되도록 설계됨으로써, 차광 패턴들(BP_Ie, BP_Oe)은 감지 라인들(TLa-E, TLb-E, TLc-E) 사이의 전기적 간섭 문제를 안정적으로 방지할 수 있다.
또는, 도 7c에 도시된 것과 같이, 감지 유닛(200-E1)에 있어서, 차광 패턴들(BP_Ie1, BP_Oe1) 중 적어도 어느 하나는 접지 전압(ground voltage)을 수신할 수도 있다. 본 실시예에서, 제1 차광 패턴(BP_Ie1)은 소정의 그라운드 배선(GRL)에 연결되어 접지 전압을 수신한다. 제2 차광 패턴(BP_Oe1)은 전기적으로 플로팅된 것으로 예시적으로 도시되었다. 이에 따라, 제2 차광 패턴(BP_Oe1)은 감지 라인들(TLa-E, TLb-E, TLc-E) 및 그라운드 배선(GRL)으로부터 각각 이격되도록 배열된 복수의 패턴들(BPP1, BPP2)을 포함할 수 있다.
본 발명에 따르면, 차광 패턴들(BP_Ie, BP_Oe, BP_Ie1, BP_Oe1)은 전기적으로 플로팅되거나 그라운드 전압과 같은 소정의 전압을 수신할 수 있다. 이에 따라, 인접하는 감지 전극들이나 감지 라인들과 차광 패턴들(BP_Ie, BP_Oe, BP_Ie1, BP_Oe1) 사이의 전기적 간섭이 방지될 수 있어, 감지 유닛(220-E, 220-E1)의 안정적 구동이 용이하게 이루어지고, 전기적 신뢰성이 향상된 감지 유닛(220-E1)이 제공될 수 있다.
도 8a는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다. 도 8b는 도 8a에 도시된 일부 영역의 평면도이다. 도 8c는 본 발명의 일 실시예에 따른 전자 장치의 일부 영역의 평면도이다. 도 8c에는 용이한 설명을 위해 도 8b에 도시된 영역과 대응되는 영역을 도시하였다. 이하, 도 8a 내지 도 8c를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 7c에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 8a에 도시된 것과 같이, 전자 장치(1000-E2)에 있어서, 홀(MH-E2)은 액티브 영역(AA)의 일부 및 주변 영역(NAA)의 일부를 관통하여 정의될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 홀(MH-E2) 중 일부는 투과 영역(TA)에 중첩하고 다른 일부는 베젤 영역(BZA)과 중첩할 수 있다.
도 8b에는 홀(MH-E2)이 배치된 영역에서의 감지 유닛(220-E2)의 일부가 간략히 도시되었으며, 용이한 설명을 위해 표시 유닛(210-E)의 끝 단이 도시되었다. 도 8b에 도시된 감지 유닛(220-E2)의 일부는 도 7b에 도시된 감지 유닛(220-E)의 일부와 대응되는 영역의 일부일 수 있다.
본 실시예에 따르면, 차광 패턴들(BP_Ie2, BP_Oe2)은 각각 폐곡선의 일부가 제거된 개곡선 형상들을 가질 수 있다. 차광 패턴들(BP_Ie2, BP_Oe2) 각각은 링(ring) 형상으로부터 일 측이 제거되어 오픈된 개곡선 형상을 가진다. 차광 패턴들(BP_Ie2, BP_Oe2) 각각은 전기적으로 플로팅된 실시예로 도시되었다.
감지 유닛(220-E2)의 감지 라인들(TLa-E, TLb-E, TLc-E, TLd-E) 중 홀(MH-E2)을 중심으로 좌 측에 배치되는 감지 라인들(TLa-E, TLb-E)은 도 7b와 대응되도록 도시되었다. 다만, 감지 라인들(TLa-E, TLb-E, TLc-E, TLd-E) 중 홀(MH-E2)을 중심으로 우 측에 배치되는 감지 라인들(TLc-E, TLd-E)은 홀 영역(HA-E)을 경유하여 홀(MH-E2)의 좌측으로 연장되도록 도시되었다. 홀(MH-E2)을 중심으로 우 측에 배치되는 감지 라인들(TLc-E, TLd-E)은 차광 패턴들(BP_Ie2, BP_Oe2) 사이에 배치되어 인접하는 다른 도전 패턴들로부터 전기적으로 독립된 신호를 전달할 수 있다. 본 발명에 따르면, 감지 유닛(220-E2)의 감지 라인들(TLa-E, TLb-E, TLc-E, TLd-E) 중 일부는 홀 영역(HA-E)을 경유하여 연장될 수 있고, 차광 패턴들(BP_Ie2, BP_Oe2)은 감지 라인들(TLa-E, TLb-E, TLc-E, TLd-E)과 평면상에서 비 중첩하도록 배치됨으로써 홀 영역(HA-E)을 균일하게 차광시킨다.
또는, 도 8c에 도시된 것과 같이, 감지 유닛(220-E3)에 있어서, 차광 패턴들(BP_Ie2, BP_Oe2) 중 일부는 생략될 수도 있다. 본 실시예에서, 제1 차광 패턴(BP_Ie2)은 생략되고 제2 차광 패턴(BP_Oe2)만 존재할 수 있다. 이때, 홀 영역(HA-E)은 제2 차광 패턴(BP_Oe2) 및 감지 라인들(TLa-E, TLc-E, TLd-E)을 통해 균일하게 차광될 수 있다. 본 발명에 따르면, 홀 영역(HA-E)의 정해진 면적 내에서 차광 패턴들(BP_Ie2, BP_Oe2) 중 일부를 제거함으로써, 도전 패턴들 사이의 밀집도를 감소시켜 도전 패턴들 사이의 전기적 단락이나 전기적 간섭 문제를 방지할 수 있고, 감지 유닛(220-E2)의 전기적 신뢰성이 향상될 수 있다.
도 9a는 본 발명의 일 실시예에 따른 감지 유닛의 일부를 도시한 평면도이다. 도 9b는 도 9a에 도시된 Ⅰ-Ⅰ'를 따라 자른 단면도이다. 이하, 도 9a 내지 도 9c를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 7c에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 9a 및 도 9b에 도시된 것과 같이, 전자 패널(200-R)은 표시 유닛(210-R) 및 감지 유닛(220-R)을 포함할 수 있다. 표시 유닛(210-R)은 도 5에 도시된 표시 유닛(210)과 상이한 층 구조를 가질 수 있다. 구체적으로, 표시 유닛(210-R)은 베이스 기판(BS-1), 복수의 절연층들(10-1, 20-1, 30-1, 40-1, 50-1), 봉지 기판(ECG), 및 실링 부재(PSL)를 포함할 수 있다.
베이스 기판(BS-1)은 절연 기판일 수 있다. 베이스 기판(BS-1)은 플라스틱 기판 또는 유리 기판을 포함할 수 있다.
절연층들(10-1, 20-1, 30-1, 40-1, 50-1)은 베이스 기판(BS-1) 상에 순차적으로 적층될 수 있다. 절연층들(10-1, 20-1, 30-1, 40-1, 50-1)은 제1 내지 제5 절연층들(10-1, 20-1, 30-1, 40-1, 50-1)을 포함한다.
제1 절연층(10-1)은 베이스 기판(BS)과 트랜지스터(TR) 사이에 배치된다. 트랜지스터(TR)는 반도체 패턴(AP), 제어 전극(CE), 입력 전극(IE), 및 출력 전극(OE)을 포함한다.
제2 절연층(20-1)은 반도체 패턴(AP)과 제어 전극(CE) 사이에 배치되고 제3 절연층(30-1)은 제어 전극(CE)과 입력 전극(IE) 사이에 배치될 수 있다. 입력 전극(IE) 및 출력 전극(OE) 각각은 제2 절연층(20-1) 및 제3 절연층(30-1)을 관통하여 반도체 패턴(AP)에 접속된다.
제4 절연층(40-1)은 발광 소자(OD)와 트랜지스터(TR) 사이에 배치된다. 발광 소자(OD)는 제1 전극(E1), 제2 전극(E2), 및 발광 패턴(EP)을 포함할 수 있다. 제1 전극(E1)은 제4 절연층(40-1)을 관통하여 트랜지스터(TR)에 접속된다.
발광 패턴(EP)은 제5 절연층(50-1)에 정의된 개구부에 배치될 수 있다. 발광 패턴(EP)은 도 5에 도시된 유기층(EL: 도 5 참조) 중 발광 물질을 포함하는 발광층과 대응될 수 있다. 한편, 도 9b에는 용이한 설명을 위해 하나의 화소(PX)만을 도시하였으나, 절단선 Ⅰ-Ⅰ'를 따라 자른 단면에는 복수의 화소들이 배치될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
봉지 기판(ECG)은 제5 절연층(50-1) 상에 배치된다. 봉지 기판(ECG)은 도 5에 도시된 봉지층(60-1)에 비해 상대적으로 리지드할 수 있다. 봉지 기판(ECG)은 절연성을 갖고 광학적으로 투명한 기판일 수 있다. 예를 들어, 봉지 기판(ECG)은 유리 기판 또는 플라스틱 기판을 포함할 수 있다.
봉지 기판(ECG)은 제5 절연층(50-1)으로부터 이격되어 배치될 수 있다. 실링 부재(PSL)는 봉지 기판(ECG)과 베이스 기판(BS) 사이에 배치된다. 실링 부재(PSL)는 소정의 갭(GP)을 사이에 두고 봉지 기판(ECG)과 베이스 기판(BS)을 결합시킨다. 봉지 기판(ECG)과 베이스 기판(BS) 사이의 갭(GP)은 공기 또는 비 활성 기체로 충진될 수 있다.
감지 유닛(220-R)은 표시 유닛(210-R) 상에 배치된다. 도 9b에 도시된 것과 같이, 제1 인접 패턴(SP11) 및 제1 메인 패턴(SP13)은 다른 층 상에 배치된 제1 연결 패턴(CP11)을 통해 연결될 수 있다. 제1 인접 패턴(SP11) 중 일부는 차광 영역(BA)으로 연장되어 제1 연결 라인(BL1)에 접속된다. 이는 도 4b에 도시된 돌출부(PP2: 도 4b 참조)와 대응될 수 있다.
본 발명에 따르면, 제1 차광 패턴(BP_I) 및 제2 차광 패턴(BP_O)은 제1 연결 패턴(CP11)과 동일 층 상에 배치되고 제1 인접 패턴(SP11)과 상이한 층 상에 배치될 수 있다. 따라서, 제1 인접 패턴(SP11) 중 일부가 차광 영역(BA)으로 연장되어 제1 차광 패턴(BP_I)이나 제2 차광 패턴(BP_O)과 평면상에서 중첩하더라도, 차광 패턴들(BP_I, BP_O)과 제1 감지 전극(TE1E) 사이의 전기적 단락 문제가 방지될 수 있다.
본 발명에 따르면, 감지 유닛(220-R)은 리지드한 봉지 기판(ECG)을 포함하는 표시 유닛(210-R)에도 용이하게 적용될 수 있다. 실링 부재(PSL)는 평면상에서 제1 차광 패턴(BP_I)과 중첩할 수 있다. 이에 따라, 별도의 블랙 매트릭스 등의 추가 없이도 홀 영역(HA)에서 실링 부재(PSL)가 시인되는 문제를 방지할 수 있어, 전자 패널(200-R)의 미감이 향상될 수 있다.
도 10은 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 평면도이다. 도 10에는 용이한 설명을 위해 표시 유닛(210-A) 중 홀 영역(HA)에 인접한 영역의 평면도를 간략히 도시하였고, 차광 영역(BA)은 음영 처리하여 도시하였다. 이하, 도 10를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 9b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 10에는, 표시 유닛(210-A)의 구성들 중 복수의 화소들(PXs) 및 복수의 신호 배선들(SL11, SL12, SL21, SL22, SSL)이 예시적으로 도시되었다. 화소들(PXs)은 사각 형상들로 도시되었으며, 실질적으로 발광 소자(EE, OD)에 의해 발광되는 발광 영역들과 대응될 수 있다.
신호 배선들(SL11, SL12, SL21, SL22, SSL)은 주 신호 배선들(SL11, SL12, SL21, SL22) 및 서브 신호 배선들(SSL)을 포함할 수 있다. 주 신호 배선들(SL11, SL12, SL21, SL22)은 액티브 영역(AA)에 배치되어 화소들(PXs) 중 대응되는 화소들에 연결된다. 도 10에는 용이한 설명을 위해 주 신호 배선들 중 제1 주 신호 배선(SL11), 제2 주 신호 배선(SL12), 제3 주 신호 배선(SL21), 및 제4 주 신호 배선(SL22)을 예시적으로 도시하였다.
제1 주 신호 배선(SL11)은 화소들(PXs) 중 제1 화소(PX-A1)에 데이터 신호를 제공하는 데이터 라인일 수 있고, 제2 주 신호 배선(SL12)은 화소들(PXs) 중 제2 화소(PX-A2)에 데이터 신호를 제공하는 데이터 라인일 수 있다. 제3 주 신호 배선(SL21)은 화소들(PXs) 중 제3 화소(PX-B1)에 게이트 신호를 제공하는 게이트 라인일 수 있고, 제4 주 신호 배선(SL22)은 화소들(PXs) 중 제4 화소(PX-B2)에 게이트 신호를 제공하는 게이트 라인일 수 있다.
본 실시예에서, 제1 화소(PX-A1)와 제2 화소(PX-A2)는 홀 영역(PA)을 사이에 두고 서로 이격되며 동일 열 내에 배치된 화소들일 수 있다. 제3 화소(PX-B1)와 제4 화소(PX-B2)는 홀 영역(PA)을 사이에 두고 서로 이격 되며 동일 행 내에 배치된 화소들일 수 있다.
한편, 도시되지 않았으나, 주 신호 배선들(SL11, SL12, SL21, SL22)은 화소에 발광 제어 신호를 전달하는 발광 제어라인 및 화소에 초기화 전압을 제공하는 초기화 전압 라인을 더 포함할 수 있다. 주 신호 배선들은 액티브 영역(AA)에 배치된 화소들(PXs) 각각에 연결되어 화소들(PXs)을 제어하는 전기적 신호를 제공하는 배선이라면 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
서브 신호 배선들(SSL)은 차광 영역(BA)에 배치된다. 서브 신호 배선들(SSL)은 홀(MH)의 가장자리를 따라 연장될 수 있다. 서브 신호 배선들(SSL) 각각은 홀(MH)을 에워싸는 폐라인 형상을 가질 수 있다. 본 실시예에서, 서브 신호 배선들(SSL) 각각은 원 형상을 가진다.
서브 신호 배선들(SSL)은 차광 영역(BA) 내에서 서로 이격되어 배열될 수 있다. 서브 신호 배선들(SSL)은 서로 독립적인 신호들을 전달할 수 있다. 서브 신호 배선들(SSL)은 예를 들어, 게이트 신호를 전달하는 배선, 데이터 신호를 전달하는 배선, 초기화 전압을 전달하는 배선, 발광 제어 신호를 전달하는 배선, 및 전원 전압을 전달하는 배선 중 적어도 어느 하나를 포함할 수 있다.
서브 신호 배선들(SSL)은 홀(MH)로부터 순차적으로 이격되어 배열된 n 개의 배선들을 포함할 수 있다. n개의 배선들은 홀(MH)이 차지하는 행 및 열에 배치된 화소들에 제공되는 전기적 신호들을 전달하는 배선들일 수 있다. 서브 신호 배선들(SSL)은 홀(MH)에 인접하여 배치된 화소들에 연결된 주 신호 배선들과 전기적으로 연결될 수 있다.
서브 신호 배선들(SSL)은 도 10에는 용이한 설명을 위해, 서브 신호 배선들(SSL)은 홀(MH)에 가장 인접하여 배치된 제1 서브 신호 배선(SSL1), 제1 서브 신호 배선(SSL1)을 에워싸는 제2 서브 신호 배선(SSL2), 및 홀(MH)로부터 가장 멀리 이격되어 배치된 제n 서브 신호 배선(SSLn)을 예시적으로 도시하였다.
서브 신호 배선들(SSL) 각각은 화소들에 연결된 주 신호 배선들 중 대응되는 주 신호 배선에 전기적으로 연결될 수 있다. 구체적으로, 서브 신호 배선들(SSL)은 화소들(PX)에 연결된 주 신호 배선들에 접속되어 대응되는 화소들에 전기적 신호를 전달할 수 있다.
본 실시예에서, 주 신호 배선들(SL11, SL12, SL21, SL22)과 서브 신호 배선들(SSL) 사이의 연결은 점선으로 도시하였다. 제1 주 신호 배선(SL11) 및 제2 주 신호 배선(SL12)은 제1 서브 신호 배선(SSL1)과 연결되고 제3 주 신호 배선(SL21) 및 제4 주 신호 배선(SL22)은 제n 서브 신호 배선(SSLn)과 연결될 수 있다. 이에 따라, 제1 주 신호 배선(SL11)과 제2 주 신호 배선(SL12)은 실질적으로 동일한 전기적 신호를 전달하고, 제3 주 신호 배선(SL21)과 제4 주 신호 배선(SL22)은 실질적으로 동일한 전기적 신호를 전달한다.
본 실시예에서, 서로 연결된 주 신호 배선과 서브 신호 배선은 동일한 층 상에 배치될 수 있다. 또한, 서로 연결된 주 신호 배선과 서브 신호 배선은 일체의 형상으로 형성될 수도 있다.
본 발명에 따르면, 제1 주 신호 배선(SL11)과 제2 주 신호 배선(SL12)은 하나의 제1 서브 신호 배선(SSL1)을 통해 서로 연결됨으로써, 홀(MH)을 사이에 두고 서로 이격되어 동일 열을 구성하는 제1 및 제2 화소들(PX-A1, PX-A2)에 공통된 전기적 신호를 제공할 수 있다. 마찬가지로, 제3 주 신호 배선(SL21)과 제4 주 신호 배선(SL22)은 하나의 제n 서브 신호 배선(SSLn)을 통해 연결됨으로써, 홀(HM)을 사이에 두고 서로 이격되어 동일 행을 구성하는 제3 및 제4 화소들(PX-B1, PX-B2)에 공통된 전기적 신호를 제공할 수 있다. 이에 따라, 홀(MH)을 사이에 두고 이격된 복수의 화소들(PX)에 대해서도 신호 라인의 단절 없이 안정적으로 전기적 신호를 제공할 수 있다.
본 발명에 따르면, 차광 영역(BA)에는 차광 패턴들(BP_I, BP_O: 도 4a 참조)이 배치될 수 있다. 이에 따라, 표시 유닛(210-A)에 배치된 서브 신호 라인들(SSL)은 차광 패턴들(BP_I, BP_O)에 의해 차광되어 외부에서 시인되지 않을 수 있고, 서브 신호 라인들(SSL)에 대한 외부 광 반사를 방지할 수 있다.
화소들(PXs)은 차광 영역(BA)과 중첩하는 더미 화소들(PX-DM)을 더 포함할 수 있다. 더미 화소들(PX-DM) 중 적어도 일부는 제2 차광 패턴(BP_O: 도 4a 참조)과 평면상에서 중첩될 수 있다. 더미 화소들(PX-DM)은 제1 내지 제4 화소들(PX-A1, PX-A2, PX-B1, PX-B2)과 실질적으로 동일한 구조를 가질 수 있다.
더미 화소들(PX-DM)에 의해 정의되는 발광 영역들 중 일부는 차광 영역(BA)에 의해 외부에서 시인되지 않을 수 있다. 차광 영역(BA)은 더미 화소들(PX-DM) 중 적어도 일부와 중첩함으로써, 액티브 영역(AA)과 홀 영역(HA) 사이의 경계가 차광 영역(BA)의 가장자리의 형상과 동일하게 시인되도록 할 수 있다. 이에 따라, 사용자는 설계된 형상과 유사한 형상의 영역을 홀 영역(HA)으로 시인할 수 있어, 전자 패널의 미감이 향상될 수 있다.
도 11a는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다. 도 11b는 도 11a에 도시된 XX'영역을 간략히 도시한 평면도이다. 도 12a 내지 도 12c는 본 발명의 일 실시예에 따른 전자 패널의 단면도들이다.
도 11b에는 도 10과 대응되는 영역을 도시하였고, 도 12a 내지 도 12c에는 도 5와 대응되는 영역을 도시하였다. 이하, 도 11a 내지 도 12c를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 10에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
본 실시예에 따른 전자 장치(1000-B)에 있어서, 전자 패널(200-B)은 홀(MH: 도 1b 참조)과 대응되는 홀 투과 영역(HTA)을 포함할 수 있다. 구체적으로, 도 1b에 도시된 전자 패널(200: 도 1b 참조)과 달리, 전자 패널(200-B)에 있어서 홀(MH)은 생략될 수 있다.
홀 투과 영역(HTA)은 액티브 영역(AA) 중 화소들(PX)이 배치된 영역에 비해 상대적으로 높은 투과율을 가진 영역일 수 있다. 전자 모듈(400)은 홀 투과 영역(HTA)을 통해 외부 피사체를 감지하거나 출력된 광 신호를 외부에 용이하게 제공할 수 있다.
본 실시예서, 홀 투과 영역(HTA)은 상술한 홀(MH)과 대응되는 형상을 가질 수 있다. 예를 들어, 홀 투과 영역(HTA)은 평면상에서 원, 타원, 다각형, 또는 적어도 일측에 곡선 변을 포함하는 다각형 중 어느 하나의 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
본 실시예에 따른 홀 투과 영역(HTA)에는 적어도 하나의 비 발광 화소(NPX)가 배치될 수 있다. 도 11b에는 용이한 설명을 위해 두 개의 비 발광 화소(NPX)와 두 개의 화소(PX)를 도시하였다.
화소(PX)는 실질적으로 발광 영역을 구현하는 것으로, 화소(PX)는 홀 영역(HA)에 중첩하는 화소(PX-DM)와 액티브 영역(AA)에 배치된 화소(PX-AA)를 포함한다. 화소들(PX)에 연결된 두 개의 신호 라인들(SL1, SL2)을 도시하였다.
비 발광 화소(NPX)는 화소(PX)에 비해 상대적으로 높은 광 투과율을 가질 수 있다. 비 발광 화소(NPX)는 화소(PX)의 구성 중 적어도 일부가 제거되어 형성될 수 있다.
예를 들어, 비 발광 화소(NPX)는 화소(PX) 중 박막 트랜지스터(TR)가 제거되어 형성될 수 있다. 또는, 비 발광 화소(NPX)는 화소(PX)의 구성 중 유기 패턴(EP)이 제거되거나, 박막 트랜지스터(TR) 중 일부 구성이 제거되거나, 제1 전극(E1)만 제거되어 형성될 수도 있다. 또는, 비 발광 화소(NPX)는 화소(PX)의 모든 구성들이 제거되어 형성된 것일 수도 있다. 이때, 비 발광 화소(NPX)는 실질적으로 복수의 절연층들이 적층된 부분으로 정의될 수 있다.
본 발명의 일 실시예에 따른 비 발광 화소(NPX)는 화소(PX)에 비해 높은 투과율을 가질 수 있다면, 다양한 실시예들을 포함할 수 있다. 또한, 홀 투과 영역(HTA)은 주변에 비해 상대적으로 높은 투과율을 가질 수 있다면, 복수의 화소들(PX)과 하나의 비 발광 화소(NPX)로 이루어지거나, 복수의 비 발광 화소(NPX)만으로 채워질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
예를 들어, 도 12a에 도시된 것과 같이, 홀 투과 영역(HTA)은 표시 유닛(210-B)의 화소(PX) 중 박막 트랜지스터(TR) 및 제1 전극(E1)이 제거되어 형성될 수 있다. 홀 투과 영역(HTA)에서 절연층들은 연속적으로 연장되어 형성될 수 있다.
베이스 기판(BS), 제1 내지 제5 절연층들(10, 20, 30, 40, 50), 유기층(EL), 봉지층(60), 및 감지 절연층들(71, 72, 73)은 홀 영역(HA) 내에서 단절되지 않고 홀 투과 영역(HTA)과 중첩할 수 있다. 베이스 기판(BS), 제1 내지 제5 절연층들(10, 20, 30, 40, 50), 유기층(EL), 봉지층(60), 및 감지 절연층들(71, 72, 73)은 홀 투과 영역(HTA)을 경유하여 액티브 영역(AA) 내에 전면적으로 형성될 수 있다.
본 실시예에서 제2 전극(E2)은 홀 투과 영역(HTA)에 중첩하여 형성될 수 있다. 제2 전극(E2)이 투과형 또는 반투과형 전극으로 형성되는 경우, 제2 전극(E2)이 홀 투과 영역(HTA)과 중첩되더라도 화소(PX)가 배치된 영역에 비해 상대적으로 높은 투과율을 가진 홀 투과 영역(HTA)이 형성될 수 있다.
본 실시예에 따른 감지 유닛(220-B)은 도 3b에 도시된 감지 유닛(220: 도 3b 참조)이 복수의 메쉬선들을 포함하는 실시예와 대응될 수 있다. 예를 들어, 제1 감지 절연층(71)과 제2 감지 절연층(72) 사이에 배치된 제1 패턴(MP1)은 제1 연결 패턴(CP1: 도 3b 참조)과 대응되고, 제2 감지 절연층(72)과 제3 감지 절연층(73) 사이에 배치된 제2 패턴(MP21)은 제1 감지 패턴(SP1: 도 3b 참조)과 대응되고, 제2 감지 절연층(72)과 제3 감지 절연층(73) 사이에 배치되고 제1 패턴(MP1)과 절연된 제3 패턴(MP22)은 제2 감지 패턴(SP2: 도 3b 참조)과 대응될 수 있다. 본 발명에 따르면, 감지 유닛(220-B)은 메쉬선들로 감지 유닛(220-B)을 형성함으로써, 향상된 굴곡 특성을 가진 전자 패널(220-B)이제공될 수 있다.
또는, 도 12b에 도시된 것과 같이, 표시 유닛(210-B1)과 감지 유닛(220-B1)을 포함하는 전자 패널(200-B1)에 있어서, 제2 전극(E2)은 홀 투과 영역(HTA)에서 제거될 수도 있다. 제2 전극(E2)에는 홀 투과 영역(HTA)과 중첩하는 개구를 정의하는 단부(E2-E)가 형성될 수 있다.
이에 따라, 제2 전극(E2)이 비 투과형 전극으로 형성되더라도 향상된 투과율을 가진 홀 투과 영역(HTA)이 제공될 수 있다. 또한, 제2 전극이 반 투과형 전극으로 형성되더라도, 도 12a에 도시된 전자 패널에 비해 상대적으로 높은 투과율을 가진 홀 투과 영역(HTA)이 제공될 수 있다.
또는, 도 12c에 도시된 것과 같이, 전자 패널(200-B2)은 봉지 기판(ECG)을 포함하는 표시 유닛(210-B2) 및 감지 유닛(220-B2)을 포함할 수도 있다. 전자 패널(200-B2)은 도 9b에 도시된 전자 패널(200-R: 도 9b 참조)에서 홀(MH: 도 9b 참조)이 생략된 구조와 대응되는 구조를 가질 수 있다. 전자 패널(200-B2)에 있어서, 홀 투과 영역(HTA)은 봉지 기판(ECG)과 베이스 기판(BS) 사이의 소정의 갭(GP)이 존재하고 실링 부재(PSL: 도 9b 참조)는 생략될 수 있다.
본 발명에 따르면, 불 투명한 구성들을 제거하여 형성된 홀 투과 영역(HTA)을 통해 전자 패널(200-B, 200-B1, 200-B2)에 물리적인 홀(MH) 형성 없이도 전자 모듈(400)을 안정적으로 배치시킬 수 있다. 본 발명에 따르면, 높은 투과율이 요구되지 않은 전자 모듈, 예를 들어 적외선을 이용한 전자 모듈이나 초음파를 이용한 전자 모듈과 외부와의 신호 입/출력이 용이하게 이루어질 수 있다. 전자 모듈(400)이 전자 패널(200-B, 200-B1, 200-B2)과 중첩하여 배치되더라도 외부와의 신호 입/출력이 안정적으로 이루어질 수 있다.
본 발명에 따르면, 홀(MH) 형성 공정 시 발생될 수 있는 전자 패널(200-B)의 손상을 방지할 수 있어 전자 패널(200-B, 200-B1, 200-B2) 형성시 공정 신뢰성이 향상되고 공정이 단순화될 수 있다. 또한, 전자 패널(200-B, 200-B1, 200-B2)은 전자 모듈(400) 상부가 전자 패널(200-A1, 200-A2)에 의해 커버됨으로써, 외부 충격이나 오염 유입으로부터 전자 모듈(400)이 안정적으로 보호될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
100: 윈도우 200: 전자 패널
300: 회로 기판 400: 전자 모듈
HA: 홀 영역BA: BA: 차광 영역
BP_I: 제1 차광 패턴 BP_O: 제2 차광 패턴

Claims (20)

  1. 복수의 화소들을 포함하는 표시 유닛 및 복수의 감지 전극들을 포함하는 감지 유닛을 포함하는 전자 패널; 및
    상기 전자 패널과 평면상에서 중첩하여 배치된 전자 모듈을 포함하고,
    상기 감지 유닛은,
    상기 전자 모듈과 중첩하는 홀 영역, 상기 감지 전극들과 중첩하는 액티브 영역, 상기 액티브 영역에 인접한 주변 영역을 포함하는 베이스 기판;
    상기 홀 영역에 배치되고 상기 감지 전극들 중 일부와 연결된 연결 라인; 및
    상기 홀 영역에 배치되고 상기 연결 라인 및 상기 감지 전극들로부터 이격된 도전성 차광 패턴을 포함하는 전자 장치.
  2. 제1 항에 있어서,
    상기 홀 영역은,
    상기 전자 모듈과 중첩하는 홀 투과 영역;
    상기 홀 영역으로부터 이격되고 상기 연결 라인 배치된 제1 영역;
    상기 제1 영역과 상기 홀 투과 영역 사이에 정의된 제2 영역; 및
    상기 제1 영역과 상기 액티브 영역 사이에 정의된 제3 영역을 포함하고,
    상기 도전성 차광 패턴은,
    상기 제2 영역에 배치된 제1 차광 패턴 및 상기 제3 영역에 배치된 제2 차광 패턴을 포함하고,
    상기 제1 차광 패턴 및 상기 제2 차광 패턴 각각은 상기 연결 라인으로부터 평면상에서 이격된 전자 장치.
  3. 제2 항에 있어서,
    상기 제1 차광 패턴은 상기 홀 투과 영역을 에워싸는 폐라인 형상을 가진 전자 장치.
  4. 제2 항에 있어서,
    상기 제2 차광 패턴은 상기 화소들 중 적어도 일부와 평면상에서 중첩하는 전자 장치.
  5. 제1 항에 있어서,
    상기 감지 전극들은,
    복수의 제1 감지 패턴들, 및 각각이 상기 제1 감지 패턴들 사이에 배치되어 인접하는 감지 패턴들을 연결하는 복수의 제1 연결 패턴들을 포함하는 제1 감지 전극; 및
    감지 절연층을 사이에 두고 상기 복수의 제1 연결 패턴들로부터 이격된 복수의 제2 연결 패턴들, 및 상기 제1 감지 패턴들로부터 이격되고 상기 제2 연결 패턴들에 연결된 복수의 제2 감지 패턴들을 포함하는 제2 감지 전극을 포함하고,
    상기 도전성 차광 패턴은 상기 제1 연결 패턴들 및 상기 제2 연결 패턴들 중 어느 하나와 동일한 층 상에 배치된 전자 장치.
  6. 제5 항에 있어서,
    상기 도전성 차광 패턴은,
    상기 제1 감지 패턴들과 다른 층 상에 배치되고,
    상기 제1 감지 패턴들 및 상기 제2 감지 패턴들 중 적어도 어느 하나와 중첩하는 전자 장치.
  7. 제6 항에 있어서,
    상기 제1 감지 패턴들 중 일부는 상기 연결 라인과 연결되고,
    상기 일부는 상기 도전성 차광 패턴과 평면상에서 중첩하는 전자 장치.
  8. 제5 항에 있어서,
    상기 도전성 차광 패턴은,
    상기 제1 감지 패턴들과 동일한 층 상에 배치되고,
    상기 제1 감지 패턴들 및 상기 제2 감지 패턴들로부터 평면상에서 이격된 전자 장치.
  9. 제8 항에 있어서,
    상기 도전성 차광 패턴은 상기 제1 감지 패턴들과 상이한 물질을 포함하는 전자 장치.
  10. 제2 항에 있어서,
    상기 전자 패널은 상기 홀 투과 영역을 관통하는 홀을 포함하는 전자 장치.
  11. 제1 항에 있어서,
    상기 도전성 차광 패턴은 플로팅 패턴을 포함하는 전자 장치.
  12. 제1 항에 있어서,
    상기 감지 유닛은 그라운드 전압을 수신하는 전자 장치.
  13. 홀 투과 영역, 상기 홀 투과 영역에 인접한 차광 영역, 및 상기 차광 영역에 인접한 액티브 영역을 포함하는 베이스 기판, 및 상기 베이스 기판 상에 배치되고 상기 액티브 영역에 배치된 복수의 발광 소자들을 포함하는 표시 유닛;
    상기 표시 유닛 상에 배치되고, 상기 액티브 영역에 배치된 복수의 감지 전극들, 상기 차광 영역에 배치되고 상기 감지 전극들 중 일부와 연결된 연결 라인, 및 상기 차광 영역에 배치되고 상기 감지 전극들 중 적어도 일부와 동일 층 상에 배치된 도전성 차광 패턴을 포함하는 감지 유닛;
    상기 감지 유닛 상에 배치된 윈도우; 및
    상기 윈도우와 상기 감지 유닛 사이에 배치된 반사 방지 부재를 포함하고,
    상기 도전성 차광 패턴은,
    상기 홀 투과 영역과 상기 연결 라인 사이에 배치된 제1 차광 패턴; 및
    상기 제1 차광 패턴으로부터 이격되고 상기 연결 라인과 상기 액티브 영역 사이에 배치된 제2 차광 패턴을 포함하는 제2 차광 패턴을 포함하는 전자 장치.
  14. 제13 항에 있어서,
    상기 표시 유닛에 상기 홀 투과 영역과 중첩하고 상기 반사 방지 부재를 관통하는 개구부가 정의된 전자 장치.
  15. 제13 항에 있어서,
    상기 반사 방지 부재는, 상기 액티브 영역과 중첩하는 편광부 및 상기 홀 투과 영역과 중첩하고 상기 편광부보다 높은 투과율을 가진 투과부를 포함하는 전자 장치.
  16. 제13 항에 있어서,
    상기 표시 유닛은 상기 차광 패턴 중 적어도 일부와 중첩하는 발광 소자들을 더 포함하는 전자 장치.
  17. 제13 항에 있어서,
    상기 감지 전극들은,
    제1 연결 패턴, 및 상기 제1 연결 패턴과 다른 층 상에 배치되어 상기 제1 연결 패턴에 연결된 제1 감지 패턴을 포함하는 제1 감지 전극; 및
    상기 제1 감지 패턴과 동일 층 상에 배치된 제2 연결 패턴, 및 상기 제2 연결 패턴과 동일한 층 상에 배치되어 상기 제2 연결 패턴에 연결된 제2 감지 패턴을 포함하는 제2 감지 전극을 포함하고,
    상기 제1 및 제2 차광 패턴들은 상기 제1 연결 패턴 및 상기 제2 연결 패턴 중 어느 하나와 동일 층 상에 배치된 전자 장치.
  18. 제13 항에 있어서,
    상기 표시 유닛 및 상기 감지 유닛을 관통하는 홀이 정의되고,
    상기 윈도우는 상기 홀을 커버하는 전자 장치.
  19. 제18 항에 있어서,
    상기 표시 유닛은 상기 홀을 에워싸는 실링 부재를 더 포함하고,
    상기 제1 차광 패턴은 상기 실링 부재와 평면상에서 중첩하는 전자 장치.
  20. 제13 항에 있어서,
    상기 제1 차광 패턴 및 상기 제2 차광 패턴 각각은 전기적으로 플로팅되거나 그라운드 전압을 수신하는 전자 장치.
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