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KR20200115805A - 공통 모드 오프셋을 보상하기 위한 수신기 - Google Patents

공통 모드 오프셋을 보상하기 위한 수신기 Download PDF

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KR20200115805A
KR20200115805A KR1020190034590A KR20190034590A KR20200115805A KR 20200115805 A KR20200115805 A KR 20200115805A KR 1020190034590 A KR1020190034590 A KR 1020190034590A KR 20190034590 A KR20190034590 A KR 20190034590A KR 20200115805 A KR20200115805 A KR 20200115805A
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KR
South Korea
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output signal
signal
transistor
equalizer
receiver
Prior art date
Application number
KR1020190034590A
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English (en)
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홍승환
성유창
김왕수
송인달
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US16/654,558 priority patent/US11075610B2/en
Priority to CN201911099539.6A priority patent/CN111756341B/zh
Publication of KR20200115805A publication Critical patent/KR20200115805A/ko
Priority to US17/352,487 priority patent/US11791791B2/en

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Abstract

본 발명의 실시 예에 따른 수신기는: 전송 신호를 수신하고 그리고 전송 신호와 기준 신호 간의 제 1 전압 차이를 증폭하여 제 1 노드와 제 2 노드에서 제 1 출력 신호와 제 2 출력 신호를 생성하도록 구성되는 증폭기; 및 제 1 노드와 제 2 노드에 연결되고, 전송 신호를 수신하고, 그리고 전송 신호의 평균 전압 레벨과 기준 신호 간의 제 2 전압 차이에 기초하여 제 1 출력 신호와 제 2 출력 신호 간의 공통 모드 오프셋을 보상하도록 구성되는 등화기를 포함한다.

Description

공통 모드 오프셋을 보상하기 위한 수신기{RECEIVER FOR COMPENSATING COMMON MODE OFFSET}
본 발명은 수신기에 관한 것으로, 좀 더 자세하게는 공통 모드 오프셋을 보상하기 위한 수신기에 관한 것이다.
고속 직렬 링크 시스템에서, 채널을 통해 데이터의 비트들이 직렬로 전송될 수 있다. 신호가 동축 케이블, PCB 트레이스(Trace) 등과 같은 채널을 통해 전송되는 경우, 채널의 부하, 표피 효과, 유전 손실 등으로 인하여 채널의 대역폭이 제한되고 수신단에서의 신호의 고주파수 성분이 약화될 수 있다. 특히, 하나의 심볼이 그 다음의 심볼들에 간섭하는 ISI(Intersymbol interference)로 인하여 고속 직렬 링크 시스템의 신뢰성이 저하될 수 있다.
고주파수 성분의 손실을 보상하기 위해 수신기는 등화기(equalizer)를 포함할 수 있다. 채널이 신호의 고주파수 성분을 약화시키지만 등화기는 신호의 고주파수 성분을 부스팅(boosting)하거나 강화시킬 수 있다. 그러나, 등화기는 ISI에 의하여 왜곡된 신호의 성분과 반사 잡음(reflection noise)에 의하여 왜곡된 신호의 성분을 구별할 수 없고 상술한 고주파수 성분들 모두를 증폭시키는 문제점을 갖고 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 공통 모드 오프셋을 보상하기 위한 수신기를 제공할 수 있다.
본 발명의 실시 예에 따른 수신기는: 전송 신호를 수신하고 그리고 전송 신호와 기준 신호 간의 제 1 전압 차이를 증폭하여 제 1 노드와 제 2 노드에서 제 1 출력 신호와 제 2 출력 신호를 생성하도록 구성되는 증폭기; 및 제 1 노드와 제 2 노드에 연결되고, 전송 신호를 수신하고, 그리고 전송 신호의 평균 전압 레벨과 기준 신호 간의 제 2 전압 차이에 기초하여 제 1 출력 신호와 제 2 출력 신호 간의 공통 모드 오프셋을 보상하도록 구성되는 등화기를 포함한다.
본 발명의 다른 실시 예에 따른 수신기는: 전송 신호를 수신하고 그리고 전송 신호와 기준 신호 간의 전압 차이를 증폭하여 제 1 노드와 제 2 노드에서 제 1 출력 신호와 제 2 출력 신호를 생성하도록 구성되는 증폭기; 및 제 1 노드와 제 2 노드에 연결되고, 제 1 출력 신호와 제 2 출력 신호에 기초하여 제 1 피드백 신호와 제 2 피드백 신호를 각각 생성하고, 그리고 제 1 피드백 신호와 제 2 피드백 신호에 기초하여 제 1 출력 신호와 제 2 출력 신호 간의 공통 모드 오프셋을 보상하도록 구성되는 등화기를 포함한다.
본 발명의 또 다른 실시 예에 따른 수신기는: 싱글-엔디드(single-ended) 신호를 수신하도록 구성되는 제 1 트랜지스터; 기준 신호를 수신하도록 구성되는 제 2 트랜지스터; 제 1 트랜지스터가 연결된 제 1 노드에 연결되는 제 3 트랜지스터; 및 제 2 트랜지스터가 연결된 제 2 노드에 연결되는 제 4 트랜지스터를 포함하고, 제 1 트랜지스터와 제 2 트랜지스터는 싱글-엔디드 신호와 기준 신호 간의 제 1 전압 차이를 증폭하여 제 1 노드와 제 2 노드에서 제 1 출력 신호와 제 2 출력 신호를 생성하도록 구성되고, 그리고 제 3 트랜지스터와 제 4 트랜지스터는 싱글-엔디드 신호의 평균 전압 레벨과 기준 신호 간의 제 2 전압 차이에 기초하여 제 1 출력 신호와 제 2 출력 신호 간의 공통 모드 오프셋을 보상하도록 구성된다.
본 발명의 실시 예에 따른 수신기는 전송 신호와 기준 신호 간의 공통 모드 오프셋을 보상할 수 있고, 반사 잡음으로 인한 전송 신호의 왜곡이 증폭되는 것을 방지할 수 있고, 그리고 전송 신호를 유효하게 판별할 수 있는 전압 마진을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 트랜스시버의 블록도를 예시적으로 도시한다.
도 2는 일 실시 예에 따른 도 1의 수신기의 블록도를 예시적으로 도시한다.
도 3은 다른 실시 예에 따른 도 1의 수신기의 블록도를 예시적으로 도시한다.
도 4는 또 다른 실시 예에 따른 도 1의 수신기의 블록도를 예시적으로 도시한다.
도 5는 도 4의 등화기의 동작을 예시적으로 도시하는 타이밍도이다.
도 6은 또 다른 실시 예에 따른 도 1의 수신기의 블록도를 예시적으로 도시한다.
도 7은 또 다른 실시 예에 따른 도 1의 수신기의 블록도를 예시적으로 도시한다.
도 8은 또 다른 실시 예에 따른 도 1의 수신기의 블록도를 예시적으로 도시한다.
도 9는 또 다른 실시 예에 따른 도 1의 수신기의 블록도를 예시적으로 도시한다.
도 10은 또 다른 실시 예에 따른 도 1의 수신기의 블록도를 예시적으로 도시한다.
도 11은 또 다른 실시 예에 따른 도 1의 수신기의 블록도를 예시적으로 도시한다.
도 12는 또 다른 실시 예에 따른 도 1의 수신기의 블록도를 예시적으로 도시한다.
도 13은 본 발명의 실시 예에 따른 수신기가 적용되는 전자 장치를 예시적으로 도시한다.
도 14는 도 13의 메모리 장치의 블록도를 예시적으로 도시한다.
도 15는 도 13의 메모리 컨트롤러의 블록도를 예시적으로 도시한다.
도 16은 본 발명의 실시 예에 따른 수신기가 적용되는 전자 장치를 예시적으로 도시한다.
도 17은 본 발명의 실시 예에 따른 수신기가 적용되는 전자 장치의 블록도를 예시적으로 도시한다.
도 18은 본 발명의 실시 예에 따른 수신기가 적용되는 전자 장치의 블록도를 예시적으로 도시한다.
도 1은 본 발명의 실시 예에 따른 트랜스시버의 블록도를 예시적으로 도시한다. 트랜스시버(Transceiver, 10)는 채널(12)를 통해 서로 통신하는 송신기(11) 및 수신기(100)를 포함할 수 있다. 트랜스시버는 데이터 송수신 회로, SERDES(Serializer/Deserializer) 회로, 고속 데이터 전송 시스템 등으로 지칭도리 수 있다.
송신기(11)는 채널(12)을 통해 데이터에 따른 신호를 수신기(100)로 전송할 수 있다. 채널(12), 송신기(11)가 구현되는 집적 회로의 핀들, 수신기(100)가 구현되는 집적 회로의 핀들 등은 트랜스시버(10)를 구현하는데 필요한 비용을 증가시킬 수 있다. 상술한 요소들의 구현 비용을 줄이기 위해, 송신기(11)는 데이터의 직렬화된 비트들을 포함하는 신호를 전송할 수 있다.
예를 들어, 송신기(11)는 싱글-엔디드 시그널링(Single-ended signaling) 방식으로 신호를 전송할 수 있다. 수신기(100)는 송신기(11)로부터 채널(12)을 통해 전송되는 신호를 수신하고 그리고 전송 신호와 기준 신호를 비교함으로써 전송 신호의 비트들을 판별할 수 있다. 다른 예를 들어, 송신기(11)는 더블-엔디드 시그널링(Double-ended signaling; 또는 차동(Differential) 시그널링) 방식으로 신호들의 쌍을 전송할 수 있다. 수신기(100)는 송신기(11)로부터 채널(12)을 통해 전송되는 신호들을 수신하고 그리고 전송 신호들을 비교함으로써 전송 신호들의 비트들을 판별할 수 있다. 싱글-엔디드 시그널링을 구현하는데 필요한 채널(12)의 개수는 더블 엔디드 시그널링을 구현하는데 필요한 채널(12)의 개수보다 적을 수 있다. 이하, 싱글-엔디드 시그널링이 주로 설명될 것이나, 본 발명은 싱글-엔디드 시그널링과 더블-엔디드 시그널링 모두에 적용될 수 있다.
채널(12)은 송신기(11)와 수신기(100)를 물리적으로 또는 전기적으로 연결하는 경로일 수 있다. 예를 들어, 채널(12)은 PCB(Printed circuit board)의 트레이스(Trace) 또는 동축 케이블(Coaxial cable)을 이용하여 구현될 수 있다. 채널(12)은 표피 효과(Skin effect), 유전 손실(Dielectric loss) 등으로 인하여 채널(12)을 통해 전송되는 데이터의 고주파수 성분을 악화시킬 수 있다. 채널(12)을 통해 신호가 전송되면, 수신기(100)에서 채널 손실이 발생할 수 있다. 채널(12)에서 보드들과 케이블들 사이의 커넥터들 및 기타 물리적인 인터페이스들로 인한 임피던스 불연속성(불일치)이 발생할 수 있다. 채널(12)의 임피던스 불연속성은 채널(12)의 주파수 응답에서 노치(Notch)로 나타날 수 있고 그리고 수신기(100)에서 반사 잡음(Reflection noise)을 일으킬 수 있다. 채널(12)을 통과한 데이터의 비트들 각각이 채널 손실 또는 대역폭 제한으로 인하여 다음 비트(들)를 방해할 수 있고 서로 이웃하는 심볼들이 겹치면서 BER(Bit error rate)이 증가하는 현상, 즉, ISI(Intersymbol interference)가 발생할 수 있다.
수신기(100)는 송신기(11)로부터 채널(12)을 통해 전송되는 신호를 수신할 수 있다. 수신기(100)는 전송 신호를 복원하거나 또는 채널 손실을 보상하기 위해 증폭기(110) 및 등화기(Equalizer, 120)를 포함할 수 있다. 증폭기(110)는 전송 신호를 감지하고 증폭할 수 있다. 등화기(120)는 채널(12)의 특성과 반대되는 특성을 가질 수 있다. 예를 들어, 채널(12)은 로우 패스 필터(Low pass filter)와 같은 주파수 응답의 특성을 가질 수 있고 그리고 등화기(120)는 하이 패스 필터(High pass filter)와 같은 주파수 응답의 특성을 가질 수 있다.
도 2는 일 실시 예에 따른 도 1의 수신기의 블록도를 예시적으로 도시한다. 도 1의 수신기(100)의 예시인 수신기(100a)는 증폭기(110a) 및 등화기(120a)를 포함할 수 있다.
증폭기(110a)는 트랜지스터들(M1, M2), 저항들(R1, R2), 및 전류원(CS1)을 포함할 수 있다. 전송 신호(SIG)는 송신기(11)로부터 채널(12)을 통해 수신기(100)로 전송될 수 있다. 싱글-엔디드 시그널링에서, 기준 신호(REF)는 수신기(100a)가 구현되는 집적 회로의 내부에서 생성되거나 또는 외부 장치(송신기(11)가 구현되는 집적 회로 또는 별개의 전자 장치)로부터 제공될 수 있다. 더블-엔디드 시그널링에서, 기준 신호(REF)는 전송 신호(SIG)와 유사하게 송신기(11)로부터 채널(12)을 통해 수신기(100)로 전송될 수 있다. 어느 경우든, 증폭기(110a)는 전송 신호(SIG)와 기준 신호(REF)를 비교하고, 전송 신호(SIG)와 기준 신호(REF) 간의 전압 차이를 증폭하고, 그리고 노드들(n1, n2)에서 출력 신호들(OUT1, OUT2)을 생성할 수 있다. 증폭기(110a)는 전송 신호(SIG)와 기준 신호(REF)의 비교 결과에 따라 출력 신호들(OUT1, OUT2)의 전압 레벨들을 결정할 수 있고 그리고 출력 신호들(OUT1, OUT2)의 전압 레벨들은 송신기(11)로부터 전송된 데이터의 비트의 논리 값에 따라 결정될 수 있다.
트랜지스터(M1)는 게이트 단자를 통해 전송 신호(SIG)를 수신할 수 있다. 트랜지스터(M1)의 소스 단자(예를 들어, 제 1 단자)는 전류원(CS1)에 연결될 수 있고 트랜지스터(M1)의 드레인 단자(예를 들어, 제 2 단자)는 노드(n1) 및 저항(R1)과 연결될 수 있다. 트랜지스터(M1)는 전송 신호(SIG)에 따라 드레인 단자와 소스 단자 사이에서 흐르는 전류량을 제어할 수 있고 스위치로도 지칭될 수 있다. 트랜지스터(M2)는 게이트 단자를 통해 기준 신호(REF)를 수신할 수 있다. 트랜지스터(M2)의 소스 단자는 전류원(CS1)에 연결될 수 있고 트랜지스터(M2)의 드레인 단자는 노드(n2) 및 저항(R2)과 연결될 수 있다.
전류원(CS1)은 트랜지스터들(M1, M2)을 통해 흐르는 바이어스 전류를 생성할 수 있다. 바이어스 전류의 크기에 따라 증폭기(110a)의 이득이 가변될 수 있다. 증폭기(110a)는 VGA(Variable gain amplifier)로도 지칭될 수 있다. 전류원(CS1)은 게이트 단자를 통해 바이어스 전압을 수신하고, 드레인 단자를 통해 트랜지스터들(M1, M2)과 연결되고, 그리고 소스 단자를 통해 전원 전압(GND; 혹은 그라운드 전압)과 연결되는 트랜지스터일 수 있다.
저항(R1)은 전원 전압(VDD)과 트랜지스터(M1)의 드레인 단자 사이에 연결될 수 있다. 저항(R2)은 전원 전압(VDD)과 트랜지스터(M2)의 드레인 단자 사이에 연결될 수 있다. 저항들(R1, R2) 각각은 패시브(passive) 소자 또는 트랜지스터를 이용하여 구현될 수 있다. 예를 들어, 저항들(R1, R2), 바이어스 전류, 전송 신호(SIG)와 기준 신호(REF) 간의 전압 차이에 따라 출력 신호들(OUT1, OUT2)의 전압 레벨들, 스윙(Swing) 레벨 등이 결정될 수 있다.
트랜지스터들(M1, M2)은 서로 동일하게 구현될 수 있고 저항들(R1, R2)도 서로 동일하게 구현될 수 있다. 증폭기(110a)는 대칭성을 갖는 차동 증폭기일 수 있다. 증폭기(110a)는 일반적인 CMOS(Complementary metal-oxide semiconductor) 회로와 비교하여 고속 동작을 위해 출력 신호들(OUT1, OUT2)의 스윙폭을 낮추거나 제한하는 CML(Current mode logic) 회로일 수 있다.
등화기(120a)는 증폭기를 구성하는 트랜지스터들(M3, M4), 저항들(R3, R4), 및 전류원(CS2)을 포함할 수 있다. 등화기(120a)의 증폭기의 구성 요소들(M3, M4, R3, R4, CS2)의 동작들은 증폭기(110a)의 구성 요소들(M1, M2, R1, R2, CS1)의 동작들과 실질적으로 동일하다. 예를 들어, 등화기(120a)의 증폭기는 증폭기(110a)의 모사 회로로서 증폭기(110a)와 실질적으로 동일하게 구현될 수 있다.
등화기(120a)는 로우 패스 필터들을 구성하는 저항들(R5, R6)과 커패시터들(C5, C6)을 포함할 수 있다. 저항(R5) 및 커패시터(C5)는 출력 신호(OUT3)를 필터링하고 출력 신호(OUT5)를 생성하는 로우 패스 필터일 수 있다. 저항(R6) 및 커패시터(C6)는 출력 신호(OUT4)를 필터링하고 출력 신호(OUT6)를 생성하는 로우 패스 필터일 수 있다. 로우 패스 필터들은 필터링 회로로 지칭될 수 있다. 예를 들어, 커패시터들(C5, C6)은 MOS 트랜지스터, MIM(Metal Insulator Metal) 커패시터, 패시브 소자 등을 이용하여 구현될 수 있다.
전송 신호(SIG)의 스위칭(Switching), 토글링(Toggling), 또는 천이(transition)는 출력 신호들(OUT3, OUT4)에 그대로 반영될 수 있다. 출력 신호들(OUT3, OUT4)은 등화기(120a)의 증폭기에 의해 전송 신호(SIG)의 전송 속도로 스위칭될 수 있다. 로우 패스 필터들(R5, C5, R6, C6)은 출력 신호들(OUT3, OUT4)의 고주파수 성분을 필터링할 수 있다. 출력 신호들(OUT5, OUT6)은 DC 신호와 유사할 수 있다. 출력 신호(OUT5)의 전압 레벨은 출력 신호(OUT3)의 평균 전압 레벨일 수 있다. 출력 신호(OUT6)의 전압 레벨은 출력 신호(OUT4)의 평균 전압 레벨일 수 있다. 예를 들어, 평균 전압 레벨은 공통(common) 모드 전압 레벨로도 지칭될 수 있다.
등화기(120a)는 전류 조정 회로를 구성하는 트랜지스터들(M5, M6)과 전류원(CS6)을 포함할 수 있다. 트랜지스터(M5)는 게이트 단자를 통해 출력 신호(OUT5)를 수신할 수 있다. 트랜지스터(M5)의 소스 단자는 전류원(CS3)에 연결될 수 있고 트랜지스터(M5)의 드레인 단자는 출력 신호(OUT1)가 생성되는 노드(n1)와 연결될 수 있다. 트랜지스터(M6)는 게이트 단자를 통해 출력 신호(OUT6)를 수신할 수 있다. 트랜지스터(M6)의 소스 단자는 전류원(CS3)에 연결될 수 있고 트랜지스터(M6)의 드레인 단자는 출력 신호(OUT2)가 생성되는 노드(n2)와 연결될 수 있다. 전류원(CS3)은 트랜지스터들(M5, M6)을 통해 흐르는 바이어스 전류를 생성할 수 있다. 전류원(CS3)은 게이트 단자를 통해 바이어스 전압을 수신하고, 드레인 단자를 통해 트랜지스터들(M5, M6)과 연결되고, 그리고 소스 단자를 통해 전원 전압(GND)과 연결되는 트랜지스터일 수 있다.
전송 신호(SIG)의 평균 전압 레벨과 기준 신호(REF)의 전압 레벨(혹은 평균 전압 레벨) 간에 전압 차이가 존재할 수 있다. 전압 차이는 공통 모드 오프셋(Common-mode offset)으로 지칭될 수 있다. 수신기(100a)의 동작을 검증하기 위해 RMT(Rank margin tool)가 사용될 수 있다. 기준 신호(REF)의 전압 레벨이 사전에 결정된 범위와 스탭(step) 단위로 스윕(sweep)될 수 있다. 수신기(100a)가 전송 신호(SIG)를 유효하게 판별하거나, 감지하거나 또는 샘플링할 수 있는 전압 마진과 타이밍 마진, 또는 아이 다이어그램이 평가될 수 있다. 기준 신호(REF)의 전압 레벨이 스윕되면, 전송 신호(SIG)와 기준 신호(REF) 간의 공통 모드 오프셋이 발생할 수 있다. 또한, 싱글-엔디드 시그널링의 경우 전송 신호(SIG)는 수신기(100)를 포함하는 집적 회로의 외부로부터 전송될 수 있고 기준 신호(REF)는 집적 회로의 내부에서 생성될 수 있다. 전송 신호(SIG)의 전송 환경, 집적 회로의 PVT(Process voltage temperature) 변동 등으로 인하여, 전송 신호(SIG)와 기준 신호(REF) 간의 공통 모드 오프셋이 발생할 수도 있다.
증폭기(110a)로 입력되는 전송 신호(SIG)와 기준 신호(REF)는 차동 입력과 공통 모드 입력의 합으로서 표현될 수 있다. 차동 입력은 전송 신호(SIG)와 기준 신호(REF) 간의 전압 차이에 대응하고, 그리고 공통 모드 입력은 전송 신호(SIG)와 기준 신호(REF) 모두에 대해 공통일 수 있고 전송 신호(SIG)와 기준 신호(REF)의 평균 전압에 대응할 수 있다. 증폭기(110a)는 차동 입력은 증폭시키고 공통 모드 입력은 억제시킬 수 있다. 상술한 증폭기(110a)의 성능은 CMRR(Common mode rejection ratio)로 평가될 수 있다. 공통 모드 오프셋은 증폭기(110a)에 의해 차동 입력이 증폭되는 정도, 증폭기(110a)에 의해 공통 모드 입력이 억제되는 정도, 증폭기(110a)의 CMRR, 증폭기(110a)의 AC 증폭률 등을 저하시킬 수 있다. 공통 모드 오프셋은 수신기(100a)가 전송 신호(SIG)를 유효하게 감지하거나 샘플링할 수 있는 전압 마진 또는 타이밍 마진을 감소시킬 수 있다.
등화기(120a)는 공통 모드 오프셋을 보상할 수 있다. 전송 신호(SIG)와 기준 신호(REF) 간의 공통 모드 오프셋이 발생하면, 증폭기(110a)의 출력 신호들(OUT1, OUT2)의 평균 전압 레벨들 간의 전압 차이(공통 모드 오프셋)가 발생할 수 있다. 유사하게, 등화기(120a)의 증폭기의 출력 신호들(OUT3, OUT4)의 평균 전압 레벨들 간의 전압 차이(공통 모드 오프셋)가 발생할 수 있다. 출력 신호(OUT5)의 전압 레벨은 로우 패스 필터(R5, C5)에 의해 출력 신호(OUT3)의 평균 전압 레벨이 될 수 있고 출력 신호(OUT6)의 전압 레벨은 로우 패스 필터(R6, C6)에 의해 출력 신호(OUT4)의 평균 전압 레벨이 될 수 있다. 출력 신호들(OUT5, OUT6)의 전압 레벨들 간의 전압 차이(공통 모드 오프셋)가 발생할 수 있다. 출력 신호들(OUT1, OUT2) 간의 공통 모드 오프셋, 출력 신호들(OUT3, OUT4) 간의 공통 모드 오프셋, 출력 신호들(OUT5, OUT6) 간의 공통 모드 오프셋은 모두 전송 신호(SIG)와 기준 신호(REF) 간의 공통 모드 오프셋으로 인하여 발생될 수 있다.
등화기(120a)의 전류 조정 회로는 전송 신호(SIG)와 기준 신호(REF) 간의 공통 모드 오프셋에 기초하여 출력 신호들(OUT1, OUT2) 간의 공통 모드 오프셋을 보상할 수 있다. 트랜지스터(M5)는 출력 신호(OUT5)에 따라, 노드(n1)로부터 전류를 조정하거나 싱크(sink)할 수 있고, 노드(n1)로부터 전원 전압(GND)으로 흐르는 전류량을 조정할 수 있고, 그리고 출력 신호(OUT1)의 전압 레벨을 조정할 수 있다. 트랜지스터(M6)는 출력 신호(OUT6)에 따라, 노드(n2)로부터 전류를 조정하거나 싱크할 수 있고, 노드(n2)로부터 전원 전압(GND)으로 흐르는 전류량을 조정할 수 있고, 그리고 출력 신호(OUT2)의 전압 레벨을 조정할 수 있다.
전송 신호(SIG)의 평균 전압 레벨이 기준 신호(REF)의 전압 레벨보다 높은 것으로 가정한다. 출력 신호(OUT3)의 평균 전압 레벨은 출력 신호(OUT4)의 평균 전압 레벨보다 낮다. 출력 신호(OUT5)의 (평균) 전압 레벨은 출력 신호(OUT6)의 (평균) 전압 레벨보다 낮다. 출력 신호(OUT5)에 따라 트랜지스터(M5)를 통해 흐르는 전류량은 출력 신호(OUT6)에 따라 트랜지스터(M6)를 통해 흐르는 전류량보다 작다. 출력 신호(OUT1)의 전압 레벨이 트랜지스터(M5)에 의해 감소(조정)되는 크기는 출력 신호(OUT2)의 전압 레벨이 트랜지스터(M6)에 의해 감소(조정)되는 크기보다 작다. 상술한 방식으로, 등화기(120a)의 트랜지스터들(M5, M6)은, 전송 신호(SIG)와 기준 신호(REF) 간의 공통 모드 오프셋에 의해 출력 신호들(OUT1, OUT2)의 평균 전압 레벨들 간의 전압 차이를 없애거나 줄이도록, 트랜지스터들(M5, M6)을 통해 흐르는 전류량들을 조정할 수 있다. 전송 신호(SIG)와 기준 신호(REF) 간의 공통 모드 오프셋으로 인하여 발생되는 출력 신호들(OUT1, OUT2)의 공통 모드 오프셋은 등화기(120a)에 의해 보상, 제거, 감소, 또는 억제될 수 있다. 등화기(120a)는 공통 모드 오프셋 보상 회로로 지칭될 수 있다.
실시 예에서, 수신기(100a)는 출력 신호들(OUT1, OUT2)을 수신하고 논리 값들(0, 1) 중 하나를 갖는 디지털 신호를 생성하는 CML2CMOS 회로(미도시)를 더 포함할 수 있다. 상술한대로, 도 2에서 도시된 수신기(100a)의 구성 요소들은 CML 회로들을 구성할 수 있다.
실시 예에서, 수신기(100a)의 트랜지스터들(M1~M6)이 모두 NMOS인 것으로 도시되었으나 본 발명의 범위는 이에 한정되지 않는다. 트랜지스터들(M1~M6)은 PMOS 또는 NMOS와 PMOS의 조합을 이용하여 구현될 수도 있다.
도 3은 다른 실시 예에 따른 도 1의 수신기의 블록도를 예시적으로 도시한다. 도 1의 수신기(100)의 예시인 수신기(100b)는 증폭기(110b), 등화기(120b), 및 등화기(130b)를 포함할 수 있다. 도 3의 증폭기(110b) 및 등화기(120b)의 구성 및 동작은 도 2의 증폭기(110a) 및 등화기(120a)의 구성 및 동작과 실질적으로 동일하다. 도 3의 수신기(100b)와 도 2의 수신기(100a) 간의 차이점이 주로 설명될 것이다.
등화기(130b)는 트랜지스터들(M7, M8), 저항(R7), 커패시터(C7), 및 전류원들(CS4, CS5)을 포함할 수 있다. 트랜지스터(M7)의 드레인 단자와 트랜지스터(M8)의 게이트 단자는 노드(n1)에 연결될 수 있다. 트랜지스터(M7)의 게이트 단자와 트랜지스터(M8)의 드레인 단자는 노드(n2)에 연결될 수 있다. 트랜지스터(M7)의 소스 단자는 전류원(CS4), 저항(R7)의 일단, 및 커패시터(C7)의 일단에 연결될 수 있다. 트랜지스터(M8)의 소스 단자는 전류원(CS5), 저항(R7)의 타단, 및 커패시터(C7)의 타단에 연결될 수 있다. 예를 들어, 트랜지스터들(M7, M8)은 교차 결합 쌍(cross coupled pair)을 구성할 수 있다.
전류원(CS4)은 트랜지스터(M7)를 통해 흐르는 바이어스 전류를 생성할 수 있다. 전류원(CS5)은 트랜지스터(M8)를 통해 흐르는 바이어스 전류를 생성할 수 있다. 전류원들(CS4, CS5) 각각은 게이트 단자를 통해 바이어스 전압을 수신하고, 드레인 단자를 통해 트랜지스터들(M7, M8)과 각각 연결되고, 그리고 소스 단자를 통해 전원 전압(GND)과 연결되는 트랜지스터일 수 있다.
등화기(130b)는 채널 손실로 인하여 약화된 전송 신호(SIG)의 고주파수 성분을 증폭, 보상, 또는 복원할 수 있다. 등화기(130b)는 출력 신호들(OUT1, OUT2)의 고주파수 성분을 부스팅(boosting)하는 하이 패스 필터일 수 있다. 트랜지스터들(M7, M8)은 정귀환 방식으로 출력 신호들(OUT1, OUT2)을 증폭할 수 있다. 등화기(130b)는 음의 임피던스 또는 음의 커패시턴스를 노드들(n1, n2)로 제공할 수 있다. 등화기(130b)는 NCE(Negative capacitance equalizer) 또는 CTLE(Continuous time linear equalizer)일 수 있다.
도 4는 또 다른 실시 예에 따른 도 1의 수신기의 블록도를 예시적으로 도시한다. 도 1의 수신기(100)의 예시인 수신기(100c)는 증폭기(110c), 등화기(120c), 등화기(130c), 및 증폭기(140c)를 포함할 수 있다. 도 4의 증폭기(110c), 등화기(120c), 및 등화기(130c)의 구성 및 동작은 도 3의 증폭기(110b), 등화기(120b), 및 등화기(130b)의 구성 및 동작과 실질적으로 동일하다. 도 4의 수신기(100c)와 도 3의 수신기(100b) 간의 차이점이 주로 설명될 것이다.
증폭기(140c)는 트랜지스터들(M9, M10), 저항들(R9, R10), 및 전류원(CS6)을 포함할 수 있다. 증폭기(140c)는 출력 신호들(OUT1, OUT2)을 비교하고, 출력 신호들(OUT1, OUT2) 간의 전압 차이를 증폭하고, 그리고 출력 신호들(OUT7, OUT8)을 생성할 수 있다. 등화기(120c)에 의해 증폭기(110c)의 이득이 감소될 수 있으므로, 증폭기(140c)는 출력 신호들(OUT1, OUT2)을 증폭하여 증폭기(110c)의 감소된 이득을 보상할 수 있다. 증폭기(110c)의 감소된 이득이 충분하다면, 수신기(100c)는 증폭기(140c)를 포함하지 않을 수도 있다. 증폭기(140c)의 입력 신호들이 출력 신호들(OUT1, OUT2)인 점을 제외하면, 증폭기(140c)의 구성 및 동작은 전술한 증폭기(110c) 또는 등화기(120c)의 증폭기의 구성 및 동작과 유사하다. 실시 예에 있어서, 수신기(100c)는 출력 신호들(OUT7, OUT8)을 수신하고 논리 값들(0, 1) 중 하나를 갖는 디지털 신호를 생성하는 CML2CMOS 회로를 더 포함할 수 있다.
도 5는 도 4의 등화기의 동작을 예시적으로 도시하는 타이밍도이다. 도 5에서 도시된 그래프들의 가로 축과 세로 축은 시간과 전압 레벨을 각각 나타낼 수 있다. 기준 신호(REF)의 전압 레벨은 상대적으로 높게 설정되고 그리고 전송 신호(SIG)에 ISI 왜곡 및 반사 잡음이 발생한 것으로 도 5에서 가정한다. 수신기(100c)는 도 5에서 도시된 전송 신호(SIG)를 수신하고 그리고 기준 신호(REF)를 이용하여 전송 신호(SIG)를 복원할 수 있다. 도 5에서 ISI 왜곡 및 반사 잡음이 발생한 시점들을 참조하면, 수신기(100c)가 전송 신호(SIG)를 유효하게 감지할 수 있는 전압 마진이 상대적으로 감소한 것을 확인할 수 있다. 도 5의 첫 번째 경우(Case I)는 수신기(100c)가 등화기(120c)를 포함하지 않는 경우를 나타낸다. 도 5의 두 번째 경우(Case II)는 수신기(100c)가 등화기(120c)를 포함하는 경우를 나타낸다.
첫 번째 경우(Case I)를 참조하면, 수신기(100c)는 정귀환 방식으로 출력 신호들(OUT1, OUT2)을 증폭하여 ISI 왜곡으로 인한 전송 신호(SIG)의 고주파수 성분을 적절하게 보상하거나 복원할 수 있다. 그러나, 반사 잡음으로 인해 전압 마진이 감소하면, 수신기(100c)의 출력 신호들(OUT1, OUT2)이 플립(flip)되는 것으로 도 5에서 예시적으로 도시되었다. 등화기(130c)는 ISI 왜곡과 반사 잡음을 구별하지 않고 전송 신호(SIG)의 고주파수 성분을 증폭시킬 수 있다. 등화기(120c)를 갖지 않는 수신기(100c)는 반사 잡음으로 인한 전송 신호(SIG)의 고주파수 성분을 적절하게 복원하지 못할 수 있다. 첫 번째 경우(Case I)에서 출력 신호(OUT1)의 평균 전압 레벨은 Av(OUT1)이고 출력 신호(OUT2)의 평균 전압 레벨은 Av(OUT2)이다. 평균 전압 레벨들(Av(OUT1), Av(OUT2))의 전압 차이는 전송 신호(SIG)의 평균 전압 레벨과 기준 신호(REF)의 전압 레벨 간의 전압 차이, 즉 공통 모드 오프셋에 대응할 수 있다. 첫 번째 경우(Case I)에서 수신기(100c)가 등화기(120c)를 포함하지 않는 것으로 가정하였으므로, 전송 신호(SIG)와 기준 신호(REF) 간의 공통 모드 오프셋이 그대로 출력 신호들(OUT1, OUT2) 간의 공통 모드 오프셋(평균 전압 레벨들(Av(OUT1), Av(OUT2))의 전압 차이)으로 나타난다.
두 번째 경우(Case II)를 참조하면, 수신기(100c)의 등화기(130c)는 첫 번째 경우(Case I)와 마찬가지로 정귀환 방식으로 출력 신호들(OUT1, OUT2)을 증폭하여 ISI 왜곡으로 인한 전송 신호(SIG)의 고주파수 성분을 적절하게 보상하거나 복원할 수 있다. 첫 번째 경우(Case I)와 달리 수신기(100c)는 등화기(120c)를 포함하므로, 등화기(120c)는 전송 신호(SIG)와 기준 신호(REF) 간의 공통 모드 오프셋을 보상할 수 있다. 출력 신호들(OUT7, OUT8)의 평균 전압 레벨들(Av(OUT7), Av(OUT8)) 간의 전압 차이는 첫 번째 경우(Case I)의 평균 전압 레벨들(Av(OUT1), Av(OUT2)) 간의 전압 차이보다 등화기(120c)에 의해 감소될 수 있다. 첫 번째 경우(Case I)와 달리 수신기(100c)는 반사 잡음으로 인한 전송 신호(SIG)의 고주파수 성분을 적절하게 복원할 수 있다. 출력 신호들(OUT7, OUT8)이 반사 잡음으로 인해 왜곡되는 정도는 전송 신호(SIG)가 반사 잡음으로 인해 왜곡되는 정도보다 수신기(100c)에 의해 감소될 수 있다.
도 6은 또 다른 실시 예에 따른 도 1의 수신기의 블록도를 예시적으로 도시한다. 도 1의 수신기(100)의 예시인 수신기(100d)는 증폭기(110d), 등화기(120d), 및 증폭기(140d)를 포함할 수 있다. 도 6의 등화기(120d) 및 증폭기(140d)의 구성 및 동작은 도 4의 등화기(120c) 및 증폭기(140c)의 구성 및 동작과 실질적으로 동일하다. 도 6의 수신기(100d)와 도 4의 수신기(100c) 간의 차이점이 주로 설명될 것이다.
수신기(100d)는 도 4의 등화기(130c)를 포함하지 않을 수 있다. 대신에, 증폭기(110d)는 트랜지스터들(M1, M2), 저항들(R1, R2, R11), 커패시터(C11), 및 전류원들(CS7, CS8)을 포함할 수 있다. 트랜지스터들(M1, M2)의 소스 단자들은 공통으로 전류원(CS1)에 연결되지 않는다. 트랜지스터(M1)의 소스 단자는 전류원(CS7), 저항(R11)의 일단, 및 커패시터(C11)의 일단에 연결될 수 있다. 트랜지스터(M2)의 소스 단자는 전류원(CS7), 저항(R11)의 타단, 및 커패시터(C11)의 타단에 연결될 수 있다. 전류원(CS7)은 트랜지스터(M1)를 통해 흐르는 바이어스 전류를 생성할 수 있다. 전류원(CS8)은 트랜지스터(M2)를 통해 흐르는 바이어스 전류를 생성할 수 있다. 전류원들(CS7, CS8) 각각은 게이트 단자를 통해 바이어스 전압을 수신하고, 드레인 단자를 통해 트랜지스터들(M1, M2)과 각각 연결되고, 그리고 소스 단자를 통해 전원 전압(GND)과 연결되는 트랜지스터일 수 있다.
증폭기(110d)는 트랜지스터들(M1, M2)의 소스 단자들 사이에 병렬로 연결된 저항(R11)과 커패시터(C11)를 포함하므로, 등화기(130c)와 유사하게, 채널 손실로 인하여 약화된 전송 신호(SIG)의 고주파수 성분을 증폭, 보상, 또는 복원할 수 있다. 증폭기(110d)는 전송 신호(SIG)의 고주파수 성분을 부스팅(boosting)하는 하이 패스 필터일 수 있다. 동시에, 증폭기(110c)와 유사하게, 증폭기(110d)는 전송 신호(SIG)와 기준 신호(REF)를 비교하고, 전송 신호(SIG)와 기준 신호(REF) 간의 전압 차이를 증폭하고, 그리고 노드들(n1, n2)에서 출력 신호들(OUT1, OUT2)을 생성할 수 있다. 예를 들어, 저항(R11) 및 커패시터(C11)는 소스 디제너레이션(Degeneration) 회로로 지칭될 수 있다. 증폭기(110d)는 디제너레이티드(Degenerated) 등화기, 디제너레이티드 CTLE 등으로 지칭될 수 있다.
도 7은 또 다른 실시 예에 따른 도 1의 수신기의 블록도를 예시적으로 도시한다. 도 1의 수신기(100)의 예시인 수신기(100e)는 증폭기(110e), 등화기(120e), 및 증폭기(140e)를 포함할 수 있다. 도 7의 증폭기(110e) 및 증폭기(140e)의 구성 및 동작은 도 6의 증폭기(110d) 및 증폭기(140d)의 구성 및 동작과 실질적으로 동일하다. 도 7의 수신기(100e)와 도 6의 수신기(100d) 간의 차이점이 주로 설명될 것이다.
등화기(120e)의 증폭기는 트랜지스터들(M3, M4), 저항들(R3, R4, R12), 커패시터(C12), 및 전류원들(CS9, CS10)을 포함할 수 있다. 등화기(120e)의 증폭기의 구성 요소들(M3, M4, R3, R4, R12, C12, CS9, CS10)의 동작들은 증폭기(110e)의 구성 요소들(M1, M2, R1, R2, R11, C11, CS7, CS8)의 동작들과 실질적으로 동일하다. 예를 들어, 등화기(120e)의 증폭기는 증폭기(110e)의 모사 회로로서 증폭기(110e)와 실질적으로 동일하게 구현될 수 있다.
도 8은 또 다른 실시 예에 따른 도 1의 수신기의 블록도를 예시적으로 도시한다. 도 1의 수신기(100)의 예시인 수신기(100f)는 증폭기(110f) 및 등화기(120f)를 포함할 수 있다. 도 8의 증폭기(110f)의 구성 및 동작은 도 2의 증폭기(110a)의 구성 및 동작과 실질적으로 동일하다. 도 8의 수신기(100f)와 도 2의 수신기(100a) 간의 차이점이 주로 설명될 것이다. 도 2의 수신기(100a)와 달리, 도 8의 수신기(100f)는 저항들(R5, R6)과 커패시터들(C5, C6)을 통해 구현되는 피드백 경로들을 포함할 수 있다.
등화기(120f)는 트랜지스터들(M5, M6), 전류원(CS3), 저항들(R5, R6), 및 커패시터들(C5, C6)을 포함할 수 있다. 등화기(120f)는 도 2의 등화기(120a)의 트랜지스터들(M3, M4), 저항들(R3, R4), 및 전류원(CS2)을 포함하지 않을 수 있다. 저항(R5) 및 커패시터(C5)는 출력 신호(OUT1)를 필터링하고 출력 신호(OUT5)를 생성하는 로우 패스 필터일 수 있다. 저항(R6) 및 커패시터(C6)는 출력 신호(OUT2)를 필터링하고 출력 신호(OUT6)를 생성하는 로우 패스 필터일 수 있다. 전송 신호(SIG)의 스위칭, 토글링, 또는 천이는 출력 신호들(OUT1, OUT2)에 그대로 반영될 수 있다. 출력 신호들(OUT1, OUT2)은 증폭기(110f)에 의해 전송 신호(SIG)의 전송 속도로 스위칭될 수 있다. 로우 패스 필터들(R5, C5, R6, C6)은 출력 신호들(OUT1, OUT2)의 고주파수 성분을 필터링할 수 있다. 출력 신호들(OUT5, OUT6)은 DC 신호와 유사할 수 있다. 출력 신호(OUT5)의 전압 레벨은 출력 신호(OUT1)의 평균 전압 레벨일 수 있다. 출력 신호(OUT6)의 전압 레벨은 출력 신호(OUT2)의 평균 전압 레벨일 수 있다.
도 8의 등화기(120f)와 도 2의 등화기(120a)를 비교하면, 등화기(120f)의 필터링 회로는 증폭기(110a)의 출력 신호들(OUT1, OUT2)을 필터링하여 출력 신호들(OUT5, OUT6)을 생성할 수 있고 그리고 등화기(120a)의 필터링 회로는 모사 회로인 등화기(120a)의 증폭기의 출력 신호들(OUT3, OUT4)을 필터링하여 출력 신호들(OUT5, OUT6)을 생성할 수 있다. 상술한 점을 제외하면, 등화기(120f)의 구성 요소들(M5, M6, CS3, R5, R6, C5, C6)의 동작들은 등화기(120a)의 구성 요소들(M5, M6, CS3, R5, R6, C5, C6)의 동작들과 실질적으로 동일하다.
등화기(120f)는 공통 모드 오프셋을 보상할 수 있다. 전송 신호(SIG)와 기준 신호(REF) 간의 공통 모드 오프셋이 발생하면, 증폭기(110f)의 출력 신호들(OUT1, OUT2)의 평균 전압 레벨들 간에 전압 차이(공통 모드 오프셋)가 발생할 수 있다. 출력 신호들(OUT5, OUT6)의 전압 레벨들 간에도 전압 차이(공통 모드 오프셋)가 발생할 수 있다. 출력 신호들(OUT1, OUT2) 간의 공통 모드 오프셋과 출력 신호들(OUT5, OUT6) 간의 공통 모드 오프셋은 모두 전송 신호(SIG)와 기준 신호(REF) 간의 공통 모드 오프셋으로 인하여 발생될 수 있다.
등화기(120f)의 전류 조정 회로(M5, M6, CS3)는 전송 신호(SIG)와 기준 신호(REF) 간의 공통 모드 오프셋에 기초하여 출력 신호들(OUT1, OUT2) 간의 공통 모드 오프셋을 보상할 수 있다. 트랜지스터(M5)는 출력 신호(OUT5)에 따라, 노드(n1)로부터 전류를 조정하거나 싱크할 수 있고, 노드(n1)로부터 전원 전압(GND)으로 흐르는 전류량을 조정할 수 있고, 그리고 출력 신호(OUT1)의 전압 레벨을 조정할 수 있다. 트랜지스터(M6)는 출력 신호(OUT6)에 따라, 노드(n2)로부터 전류를 조정하거나 싱크할 수 있고, 노드(n2)로부터 전원 전압(GND)으로 흐르는 전류량을 조정할 수 있고, 그리고 출력 신호(OUT2)의 전압 레벨을 조정할 수 있다. 등화기(120f)가 출력 신호들(OUT1, OUT2)을 필터링하여 출력 신호들(OUT5, OUT6)을 생성하고 그리고 출력 신호들(OUT5, OUT6)에 기초하여 출력 신호들(OUT1, OUT2)의 전압 레벨들을 조정하므로, 출력 신호들(OUT5, OUT6)은 피드백 신호들로 지칭될 수 있다.
전송 신호(SIG)의 평균 전압 레벨이 기준 신호(REF)의 전압 레벨보다 높은 것으로 가정한다. 출력 신호(OUT1)의 평균 전압 레벨은 출력 신호(OUT2)의 평균 전압 레벨보다 낮다. 출력 신호(OUT5)의 전압 레벨은 출력 신호(OUT6)의 전압 레벨보다 낮다. 출력 신호(OUT5)에 따라 트랜지스터(M5)를 통해 흐르는 전류량은 출력 신호(OUT6)에 따라 트랜지스터(M6)를 통해 흐르는 전류량보다 작다. 출력 신호(OUT1)의 전압 레벨이 트랜지스터(M5)에 의해 감소(조정)되는 크기는 출력 신호(OUT2)의 전압 레벨이 트랜지스터(M6)에 의해 감소(조정)되는 크기보다 작다. 상술한 방식으로, 등화기(120f)의 트랜지스터들(M5, M6)은, 전송 신호(SIG)와 기준 신호(REF) 간의 공통 모드 오프셋에 의해 출력 신호들(OUT1, OUT2)의 평균 전압 레벨들 간의 전압 차이를 없애거나 줄이도록, 트랜지스터들(M5, M6)을 통해 흐르는 전류량들을 조정할 수 있다. 전송 신호(SIG)와 기준 신호(REF) 간의 공통 모드 오프셋으로 인하여 발생되는 출력 신호들(OUT1, OUT2)의 공통 모드 오프셋은 등화기(120f)에 의해 보상, 제거, 감소, 또는 억제될 수 있다. 등화기(120f)는 공통 모드 오프셋 보상 회로로도 지칭될 수 있다.
도 9는 또 다른 실시 예에 따른 도 1의 수신기의 블록도를 예시적으로 도시한다. 도 1의 수신기(100)의 예시인 수신기(100g)는 증폭기(110g), 등화기(120g), 및 등화기(130g)를 포함할 수 있다. 도 9의 증폭기(110g) 및 등화기(120g)의 구성 및 동작은 도 8의 증폭기(110f) 및 등화기(120f)의 구성 및 동작과 실질적으로 동일하다. 도 9의 등화기(130g)의 구성 및 동작은 도 3의 등화기(130b)의 구성 및 동작과 실질적으로 동일하다.
도 10은 또 다른 실시 예에 따른 도 1의 수신기의 블록도를 예시적으로 도시한다. 도 1의 수신기(100)의 예시인 수신기(100h)는 증폭기(110h), 등화기(120h), 등화기(130h), 및 증폭기(140h)를 포함할 수 있다. 도 10의 증폭기(110h), 등화기(120h), 및 등화기(130h)의 구성 및 동작은 도 9의 증폭기(110g), 등화기(120g), 및 등화기(130g)의 구성 및 동작과 실질적으로 동일하다. 도 10의 증폭기(140h)의 구성 및 동작은 도 4의 증폭기(140c)의 구성 및 동작과 실질적으로 동일하다.
도 11은 또 다른 실시 예에 따른 도 1의 수신기의 블록도를 예시적으로 도시한다. 도 1의 수신기(100)의 예시인 수신기(100i)는 증폭기(110i), 등화기(120i), 및 등화기(130i)를 포함할 수 있다. 도 11의 증폭기(110i) 및 등화기(130i)의 구성 및 동작은 도 10의 증폭기(110h) 및 등화기(130h)의 구성 및 동작과 실질적으로 동일하다. 도 11의 수신기(100i)와 도 10의 수신기(100h) 간의 차이점이 주로 설명될 것이다.
등화기(120i)는 트랜지스터들(M9, M10), 저항들(R9, R10), 및 전류원(CS6)을 포함할 수 있다. 트랜지스터들(M9, M10), 저항들(R9, R10), 및 전류원(CS6)의 구성 및 동작은 도 10의 증폭기(140h)의 구성 및 동작과 실질적으로 동일하다.
등화기(120i)는 트랜지스터들(M11, M12), 저항들(R11, R12, R13), 및 전류원들(CS11, CS12)을 포함할 수 있다. 트랜지스터들(M11, M12), 저항들(R11, R12, R13), 및 전류원들(CS11, CS12)의 동작은 도 6의 증폭기(110d)의 동작과 유사하다. 도시되진 않았으나, 등화기(120i)는 도 6의 증폭기(110d)와 유사하게, 커패시터(C11)를 더 포함할 수도 있다. 트랜지스터들(M11, M12), 저항들(R11, R12, R13), 및 전류원들(CS11, CS12)을 포함하는 증폭기는 출력 신호들(OUT7, OUT8)을 비교하고, 출력 신호들(OUT7, OUT8) 간의 전압 차이를 증폭하고, 출력 신호들(OUT3, OUT4)을 생성할 수 있다.
등화기(120i)는 저항들(R5, R6), 커패시터들(C5, C6), 트랜지스터들(M5, M6), 및 전류원(CS3)을 포함할 수 있다. 저항(R5) 및 커패시터(C5)는 출력 신호(OUT3)를 필터링하고 출력 신호(OUT5)를 생성하는 로우 패스 필터일 수 있다. 저항(R6) 및 커패시터(C6)는 출력 신호(OUT4)를 필터링하고 출력 신호(OUT6)를 생성하는 로우 패스 필터일 수 있다. 로우 패스 필터들은 필터링 회로로 지칭될 수 있다.
도 11의 등화기(120i)와 도 8의 등화기(120f)를 비교하면, 도 11의 등화기(120i)의 필터링 회로는 출력 신호들(OUT3, OUT4)을 필터링하여 출력 신호들(OUT5, OUT6)을 생성할 수 있고 도 8의 등화기(120f)의 필터링 회로는 출력 신호들(OUT1, OUT2)을 필터링하여 출력 신호들(OUT5, OUT6)을 생성할 수 있다. 상술한 점을 제외하면, 등화기(120i)의 구성 요소들(M5, M6, CS3, R5, R6, C5, C6)의 동작들은 등화기(120f)의 구성 요소들(M5, M6, CS3, R5, R6, C5, C6)의 동작들과 실질적으로 동일하다. 도 8을 참조하면, 필터링 회로만이 피드백 경로들을 구성할 수 있다. 반면에, 도 11을 참조하면, 필터링 회로뿐만 아니라 트랜지스터들(M9~M11), 저항들(R9~R13), 전류원들(CS6, CS11, CS12)도 피드백 경로들을 구성할 수 있다.
도 12는 또 다른 실시 예에 따른 도 1의 수신기의 블록도를 예시적으로 도시한다. 도 1의 수신기(100)의 예시인 수신기(100j)는 증폭기(110j) 및 등화기(120j)를 포함할 수 있다. 도 12의 증폭기(110j)의 구성 및 동작은 도 6의 증폭기(110d)의 구성 및 동작과 실질적으로 동일하다. 도 12의 등화기(120j)의 구성 및 동작은 도 8의 등화기(120f)의 구성 및 동작과 실질적으로 동일하다. 실시 예에 있어서, 도 12의 증폭기(110j)가 도 8 내지 도 11의 증폭기들(110f, 110g, 110h, 110i) 대신에 사용될 수도 있다. 실시 예에 있어서, 수신기(100j)는 도 10의 수신기(100h)와 유사하게, 증폭기(140h)를 더 포함할 수 있다. 실시 예에 있어서, 수신기(100j)는 등화기(120j) 대신에 도 11의 등화기(120i)를 포함할 수 있다.
도 13은 본 발명의 실시 예에 따른 수신기가 적용되는 전자 장치를 예시적으로 도시한다. 전자 장치(1000)는 컴퓨팅 시스템, 메모리 시스템, 전자 시스템, 통신 시스템 등으로도 지칭될 수 있다. 전자 장치(1000)는 메모리 모듈(1100) 및 메모리 컨트롤러(1300)를 포함할 수 있다. 도 13에서 도시되진 않았으나, 전자 장치(1000)는 메모리 모듈(1100)과 메모리 컨트롤러(1300)가 배치되는 기판과 메모리 모듈(1100)이 장착되는 소켓을 더 포함할 수 있다.
메모리 모듈(1100)은 메모리 장치(1200)를 포함할 수 있다. 전자 장치(1000)에서 메모리 모듈들(1100)의 개수와 하나의 메모리 모듈(1100)에 부착되는 메모리 장치들(1200)의 개수는 도 13에서 도시된 것으로 한정되지 않는다. 메모리 모듈(1100)은 JEDEC(Joint electron device engineering council) 표준을 따르는 DIMM(Dual in-line memory module)일 수 있다. 메모리 모듈(1100)은 RDIMM(Registered DIMM), LRDIMM(Load reduced DIMM), UDIMM(Unbuffered DIMM), FB-DIMM(Fully buffered DIMM), SO-DIMM(Small outline DIMM), 또는 다른 메모리 모듈(예를 들면, SIMM(Single in-line memory module)일 수 있다.
메모리 장치(1200)는 DDR SDRAM(Double data rate synchronous dynamic random access memory), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM, DDR5 SDRAM, LPDDR(low power double data rate) SDRAM, LPDDR2 SDRAM, LPDDR3 SDRAM, LPDDR4 SDRAM, LPDDR4X SDRAM, LPDDR5 SDRAM, GDDR SGRAM(Graphics double data rate synchronous graphics random access memory), GDDR2 SGRAM, GDDR3 SGRAM, GDDR4 SGRAM, GDDR5 SGRAM, GDDR6 SGRAM 등과 같은 다양한 DRAM 장치들일 수 있다. 메모리 장치(1200)는 HBM(high bandwidth memory), HBM2, HBM3 등과 같이 DRAM 다이들(Dies)이 적층된 메모리 장치일 수 있다. 메모리 장치(1200)는 SRAM(Static random access memory) 장치, TRAM(Thyristor random access memory) 장치, NAND 플래시 메모리 장치, NOR 플래시 메모리 장치, RRAM(Resistive random access memory) 장치, FRAM(Ferroelectric random access memory) 장치, PRAM(Phase change random access memory) 장치, MRAM(Magnetic random access memory) 장치 등일 수 있다. 메모리 장치(1200)의 종류는 상술한 것으로 한정되지 않고, 메모리 장치(1200)는 데이터를 저장할 수 있는 임의의 전자 장치일 수 있다.
명령/어드레스 신호들(CMD/ADD)과 데이터 입출력 신호들(DQ)이 전송되는 다수의 경로들이 메모리 모듈(1100)과 메모리 컨트롤러(1300) 사이에 배치될 수 있다. 다수의 경로들은 도 1의 채널(12)에 대응할 수 있다.
메모리 장치(1200)는 도 2 내지 도 12를 참조하여 설명된 수신기들(100a~100j) 중 적어도 하나를 포함할 수 있다. 메모리 장치(1200)는 수신기들(100a~100j) 중 적어도 하나를 이용하여 메모리 컨트롤러(1300)로부터 다수의 경로들을 통해 전송되는 명령/어드레스 신호들(CMD/ADD)을 수신할 수 있다. 메모리 장치(1200)는 수신기들(100a~100j) 중 적어도 하나를 이용하여 메모리 컨트롤러(1300)로부터 다수의 경로들을 통해 전송되는 데이터 입출력 신호들(DQ)을 수신할 수 있다. 데이터 입출력 신호들(DQ)은 양방향 신호들이고 메모리 장치(1200)는 데이터 입출력 신호들(DQ)을 다수의 경로들을 통해 메모리 컨트롤러(1300)로 전송할 수 있다.
메모리 컨트롤러(1300)도 도 2 내지 도 12를 참조하여 설명된 수신기들(100a~100j) 중 적어도 하나를 포함할 수 있다. 메모리 컨트롤러(1300)는 수신기들(100a~100j) 중 적어도 하나를 이용하여 메모리 장치(1200)로부터 다수의 경로들을 통해 전송되는 데이터 입출력 신호들(DQ)을 수신할 수 있다.
도 14는 도 13의 메모리 장치의 블록도를 예시적으로 도시한다. 메모리 장치(1200)는 수신기들(1201~1203), 송신기(1204), 메모리 셀 어레이(1205), 로우 디코더(1206), 컬럼 디코더(1207), 명령 디코더(1208), 어드레스 레지스터(1209), 쓰기 드라이버 및 입출력 감지 증폭기(1210), 직렬화기 및 병렬화기(1211), 모드 레지스터(1212), 및 전압 생성기(1213)를 포함할 수 있다.
수신기(1201)는 명령 신호(CMD)를 수신할 수 있고 명령 신호(CMD)와 기준 신호(REFCA)를 비교하여 명령 신호(CMD)를 유효하게 감지할 수 있다. 수신기(1202)는 어드레스 신호(ADD)를 수신할 수 있고 어드레스 신호(ADD)와 기준 신호(REFCA)를 비교하여 어드레스 신호(ADD)를 유효하게 감지할 수 있다. 수신기(1201)는 명령 버퍼로 수신기(1202)는 어드레스 버퍼로 지칭될 수 있다. 수신기들(1201, 1202) 각각은 도 2 내지 도 12에서 전술한 수신기들(100a~100j) 중 어느 하나일 수 있다. 명령 신호(CMD)와 어드레스 신호(ADD)는 메모리 컨트롤러(1300)에 의해 생성되고 도 2 내지 도 12에서 전술한 전송 신호(SIG)에 각각 대응할 수 있다. 수신기들(1201, 1202)의 개수는 도 14에서 도시된 것으로 한정되지 않고 JEDEC 표준에 따라 결정될 수 있다. 기준 신호(REFCA)는 도 2 내지 도 12에서 전술한 기준 신호(REF)에 대응할 수 있다. 도 14의 도시와 달리 수신기(1201)에 제공되는 기준 신호(REFCA)와 수신기(1202)에 제공되는 기준 신호(REFCA)는 서로 상이할 수 있다.
수신기(1203)는 데이터 입출력 신호(DQ)를 수신할 수 있고 데이터 입출력 신호(DQ)와 기준 신호(REFDQ)를 비교하여 데이터 입출력 신호(DQ)를 유효하게 감지할 수 있다. 수신기(1203)는 도 2 내지 도 12에서 전술한 수신기들(100a~100j) 중 어느 하나일 수 있다. 데이터 입출력 신호(DQ)는 메모리 컨트롤러(1300)에 의해 생성되고 도 2 내지 도 12에서 전술한 전송 신호(SIG)에 각각 대응할 수 있다. 데이터 입출력 신호(DQ)는 메모리 컨트롤러(1300)가 메모리 장치(1200)에 저장하려는 쓰기 데이터의 비트들을 포함할 수 있다. 수신기(1203)의 개수는 도 14에서 도시된 것으로 한정되지 않고 JEDEC 표준에 따라 결정될 수 있다. 기준 신호(REFDQ)는 도 2 내지 도 12에서 전술한 기준 신호(REF)에 대응할 수 있다.
송신기(1204)는 데이터 입출력 신호(DQ)를 메모리 컨트롤러(1300)로 전송할 수 있다. 송신기(1204)에 의해 출력되는 데이터 입출력 신호(DQ)는 메모리 장치(1200)에 저장된 읽기 데이터의 비트들을 포함할 수 있다. 송신기(1204)와 수신기(1203)는 데이터 입출력 버퍼를 구성할 수 있다.
메모리 셀 어레이(1205)는 워드 라인들(WL)과 비트 라인들(미도시)에 연결되는 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 셀은 DRAM 셀, SRAM 셀, TRAM 셀, 낸드 플래시 메모리 셀, 노어 플래시 메모리 셀, RRAM 셀, FRAM 셀, PRAM 셀, MRAM 셀 등 중 어느 하나일 수 있다. 로우 디코더(1206)는 명령 디코더(1208)의 제어에 기초하여 로우 어드레스(RA)를 디코딩하고 디코딩된 로우 어드레스(RA)에 대응하는 워드 라인(WL)을 활성화할 수 있다. 컬럼 디코더(1207)는 명령 디코더(1208)의 제어에 기초하여 컬럼 어드레스(CA)를 디코딩하고 디코딩된 컬럼 어드레스(CA)에 대응하는 컬럼 선택 라인(CSL)을 활성화할 수 있다. 컬럼 선택 라인(CSL)에는 적어도 하나 이상의 비트 라인들이 연결될 수 있다. 로우 어드레스(RA)와 컬럼 어드레스(CA)에 대응하는 메모리 셀들이 선택되고 선택된 메모리 셀들에 대한 데이터 입출력이 수행될 수 있다.
명령 디코더(1208)는 수신기(1201)로부터 메모리 컨트롤러(1300)에 의해 생성된 명령(CMD; 예를 들어, 활성화 명령, 쓰기 명령, 읽기 명령, 프리차지 명령, 모드 레지스터 설정 명령, 다목적 명령 등)을 수신하고 디코딩할 수 있다. 명령 디코더(1208)는 메모리 장치(1200)의 구성 요소들을 제어할 수 있다. 어드레스 레지스터(1209)는 명령 디코더(1208)의 제어에 기초하여 수신기(1202)로부터 메모리 컨트롤러(1300)에 의해 생성된 어드레스(ADD)를 수신하고 어드레스(ADD)를 메모리 장치(1200)의 구성 요소들로 제공할 수 있다. 어드레스 레지스터(1209)는 수신된 어드레스(ADD)를 로우 어드레스(RA)로서 로우 디코더(1206)에 제공할 수 있다. 어드레스 레지스터(1209)는 수신된 어드레스(ADD)를 컬럼 어드레스(CA)로서 컬럼 디코더(1207)에 제공할 수 있다. 어드레스 레지스터(1209)는 수신된 어드레스(ADD)를 연산 코드(OPCODE) 또는 피연산자(Operand)인 코드로서 모드 레지스터(1212)에 제공할 수 있다.
쓰기 드라이버 및 입출력 감지 증폭기(1210)는 쓰기 드라이버(WDRV)와 입출력 감지 증폭기(IOSA)를 포함할 수 있다. 쓰기 드라이버(WDRV)는 병렬화기(DES)로부터 쓰기 데이터를 수신하고 명령 디코더(1208)의 제어에 기초하여 입출력 라인(IO)을 통해 선택된 메모리 셀들에 쓰기 데이터를 쓸 수 있다. 입출력 감지 증폭기(IOSA)는 선택된 메모리 셀들로부터 입출력 라인(IO)를 통해 출력되는 읽기 데이터를 감지하고 읽기 데이터를 직렬화기(SER)로 제공할 수 있다. 직렬화기 및 병렬화기(1211)는 직렬화기(SER)와 병렬화기(DES)를 포함할 수 있다. 직렬화기(SER)는 읽기 데이터를 내부 버퍼(예를 들어, FIFO(First-In First-Out))에 저장할 수 있고, 읽기 데이터의 비트들을 직렬화할 수 있고, 그리고 직렬화된 비트들을 송신기(1204)에 제공할 수 있다. 병렬화기(DES)는 쓰기 데이터를 내부 버퍼에 저장할 수 있고, 쓰기 데이터의 비트들을 병렬화할 수 있고, 그리고 병렬화된 비트들을 쓰기 드라이버(WDRV)에 제공할 수 있다.
모드 레지스터(1212)는 명령 디코더(1208)의 제어에 기초하여 어드레스 레지스터(1209)로부터 제공되는 코드를 저장할 수 있다. 모드 레지스터(1212)의 개수, 코드의 크기 등은 JEDEC 표준에 정의될 수 있다. 메모리 컨트롤러(1300)는 모드 레지스터 설정 명령과 코드를 포함하는 어드레스(ADD)를 메모리 장치(1200)로 전송할 수 있고, 모드 레지스터(1212)에 저장된 코드를 변경할 수 있고, 그리고 메모리 장치(1200)의 동작 조건, 동작 모드 등을 설정할 수 있다.
전압 생성기(1213)는 수신기들(1201~1203)로 제공되는 기준 신호들(REFCA, REFDQ)을 생성할 수 있다. 전압 생성기(1213)는 모드 레지스터(1212)에 저장된 코드의 값에 기초하여 기준 신호들(REFCA, REFDQ)의 전압 레벨들을 결정할 수 있다. 예를 들어, 전압 생성기(1213)는 저항 스트링(Resistor string) DAC(Digital to analog converter)를 포함할 수 있다. 기준 신호들(REFCA, REFDQ)의 전압 레벨들은 메모리 장치(1200)에 대한 동작 조건, 테스트(예를 들면, RMT) 조건, PVT 변동 등에 따라 변경될 수 있다. 전압 생성기(1213)는 도 2 내지 도 13에서 전술한 수신기들(100a~100j)에 포함된 다수의 전류원들에 제공되는 바이어스 전압들을 생성할 수 있다.
도 15는 도 13의 메모리 컨트롤러의 블록도를 예시적으로 도시한다. 메모리 컨트롤러(1300)는 명령 큐(1301), 명령 스케줄러(1302), 명령 및 어드레스 생성기(1303), 쓰기 데이터 큐(1304), 읽기 데이터 큐(1305), 데이터 입출력 버퍼(1306), 및 전압 생성기(1309)를 포함할 수 있다.
명령 큐(1301)는 다양한 소프트웨어(응용 프로그램, 운영 체제, 파일 시스템, 장치 드라이버 등)를 실행하는 프로세서에 의해 생성된 명령들과 어드레스들을 저장할 수 있다. 프로세서는 메모리 컨트롤러(1300)가 구현되는 집적 회로에 포함될 수도 있고 별개의 집적 회로에서 구현될 수도 있다. 명령 큐(1301)는 명령 스케줄러(1302)의 제어에 기초하여 명령과 어드레스를 명령 및 어드레스 생성기(1303)로 제공할 수 있다. 명령 스케줄러(1302)는 명령 큐(1301)에 저장된 명령들과 어드레스들의 순서, 명령 큐(1301)로 명령 및 어드레스가 입력되는 시점, 명령 큐(1301)로부터 명령 및 어드레스가 출력되는 시점 등을 조정할 수 있다. 명령 및 어드레스 생성기(1303)는 명령 큐(1301)로부터 명령 또는 어드레스를 수신할 수 있고 그리고 메모리 장치(1200)로 명령 또는 어드레스를 전송할 수 있다. 명령 및 어드레스 생성기(1303)는 메모리 컨트롤러(1300)와 메모리 장치(1200) 간의 물리적 경로들을 통해 명령 신호들과 어드레스 신호들을 전송하는 복수의 송신기들을 포함할 수 있다.
쓰기 데이터 큐(1304)는 프로세서에 의해 처리되고 메모리 장치(1200)에 저장될 쓰기 데이터를 저장할 수 있다. 읽기 데이터 큐(1305)는 메모리 장치(1200)로부터 데이터 입출력 버퍼(1306)를 통해 전송되는 읽기 데이터를 저장할 수 있다. 데이터 입출력 버퍼(1306)는 송신기(1307) 및 수신기(1308)를 포함할 수 있다. 데이터 입출력 버퍼(1306)의 개수는 도 15에서 도시된 것으로 한정되지 않고 JEDEC 표준에 따라 결정될 수 있다. 송신기(1307)는 쓰기 데이터 큐(1304)로부터 쓰기 데이터를 수신할 수 있고 쓰기 데이터를 포함하는 데이터 입출력 신호(DQ)를 메모리 장치(1200)로 전송할 수 있다.
수신기(1308)는 데이터 입출력 신호(DQ)를 수신할 수 있고 데이터 입출력 신호(DQ)와 기준 신호(REFDQ)를 비교하여 데이터 입출력 신호(DQ)를 유효하게 감지할 수 있다. 수신기(1308)는 도 2 내지 도 12에서 전술한 수신기들(100a~100j) 중 어느 하나일 수 있다. 데이터 입출력 신호(DQ)는 메모리 장치(1200)에 의해 생성되고 도 2 내지 도 12에서 전술한 전송 신호(SIG)에 각각 대응할 수 있다. 데이터 입출력 신호(DQ)는 메모리 장치(1200)로부터 출력되는 읽기 데이터의 비트들을 포함할 수 있다. 기준 신호(REFDQ)는 도 2 내지 도 12에서 전술한 기준 신호(REF)에 대응할 수 있다. 전압 생성기(1309)는 수신기(1308)로 제공되는 기준 신호(REFDQ)를 생성할 수 있다. 예를 들어, 메모리 컨트롤러(1300)의 기준 신호(REFDQ)는 메모리 장치(1200)의 기준 신호(REFDQ)와 동일하거나 상이할 수 있다. 다른 예를 들어, 메모리 컨트롤러(1300)와 메모리 장치(1200)로 전원 전압을 제공하는 외부 전압 발생기는 메모리 컨트롤러(1300)의 기준 신호(REFDQ)와 메모리 장치(1200)의 기준 신호(REFDQ)를 생성하고 공급할 수 있다. 이 경우, 메모리 컨트롤러(1300)의 기준 신호(REFDQ)는 메모리 장치(1200)의 기준 신호(REFDQ)와 동일할 수 있다.
도 16은 본 발명의 실시 예에 따른 수신기가 적용되는 전자 장치를 예시적으로 도시한다. 전자 장치(2000)는 메모리 장치(2200), SoC(System-on Chip, 2300), 및 기판(2400)을 포함할 수 있다.
메모리 장치(2200)는 수직 방향으로 적층된 메모리 다이들(2210, 2220)과 버퍼 다이(2230)를 포함할 수 있다. 메모리 장치(2200)는 고대역폭을 제공하는 HBM 장치일 수 있다. 메모리 장치(2200)는 기판(2400)의 일면에 배치될 수 있고 그리고 메모리 장치(2200)의 일면에는 솔더 볼(Solder ball) 또는 범프(Bump)가 배치될 수 있다. 솔더 볼 또는 범프를 통해 메모리 장치(2200)와 기판(2400)이 서로 전기적으로 연결될 수 있다.
관통 전극들(TSV)은 메모리 다이들(2210, 2220)과 버퍼 다이(2230) 간의 물리적인 또는 전기적인 경로들을 제공할 수 있다. 예를 들어, 관통 전극들(TSV)은 매트리스 배열로 배치될 수 있고 배치 위치는 도 16에서 도시된 것으로 한정되지 않는다.
메모리 다이(2210)는 제 1 영역(2211)과 제 2 영역(2212)을 포함할 수 있다. 제 1 영역(2211)은 도 14에서 설명된 메모리 장치(1200)의 구성 요소들이 배치될 수 있다. 제 2 영역(2212)은 관통 전극들(TSV)이 배치될 수 있고 관통 전극들(TSV)을 통해 신호를 전송하거나 수신하기 위한 회로들이 배치될 수 있다. 예를 들어, 제 2 영역(2212)에는 도 2 내지 도 12를 참조하여 설명된 수신기들(100a~100j) 중 적어도 하나가 배치될 수 있다. 메모리 다이(2220)는 메모리 다이(2210)와 실질적으로 동일하게 구현될 수 있다.
버퍼 다이(2210; 코어 다이 또는 로직 다이로도 지칭될 수 있음)는 제 1 영역(2231)과 제 2 영역(2232)을 포함할 수 있다. 제 1 영역(2231)은 SoC(2300)로부터 입출력 경로들(I/O Path)을 통해 전송되는 명령, 어드레스, 데이터 입출력 신호(CMD, ADD, DQ)를 수신하는 적어도 하나의 수신기가 배치될 수 있다. 제 1 영역(2231)에 배치되는 수신기는 도 2 내지 도 12를 참조하여 설명된 수신기들(100a~100j) 중 하나일 수 있다. 또한, 제 1 영역(2231)에는 도 14에서 설명된 메모리 장치(1200)의 구성 요소들이 배치될 수 있다. 제 2 영역(2232)은 관통 전극들(TSV)이 배치될 수 있고 관통 전극들(TSV)을 통해 신호를 전송하거나 수신하기 위한 회로들이 배치될 수 있다.
SoC(2300)는 기판(2400)의 일면에 배치될 수 있고 그리고 SoC(2300)의 일면에는 솔더 볼 또는 범프가 배치될 수 있다. 솔더 볼 또는 범프를 통해 SoC(2300)와 기판(2400)이 서로 전기적으로 연결될 수 있다. SoC(2300)는 도 14의 메모리 컨트롤러(1300), 메모리 컨트롤러(1300)의 구성 요소들, 프로세서, 온-칩 메모리 등을 포함할 수 있다. SoC(2300)는 메모리 장치(2200)로부터 입출력 경로들(I/O Path)을 통해 전송되는 데이터 입출력 신호(DQ)를 수신하는 적어도 하나의 수신기를 포함할 수 있다. 수신기는 도 2 내지 도 12를 참조하여 설명된 수신기들(100a~100j) 중 하나일 수 있다.
기판(2400)은 SoC(2300)와 메모리 장치(2200)간의 입출력 경로를 제공할 수 있다. 예를 들어, 기판(2400)은 인쇄 회로 기판, 연성 회로 기판, 세라믹 기판, 또는 인터포저(interposer)일 수 있다. 기판(2400)이 인터포저인 경우, 기판(2400)은 실리콘 웨이퍼를 이용하여 구현될 수 있다. 기판(2400)의 내부에는 다수의 입출력 경로들(I/O Path)이 구현될 수 있다.
도 17은 본 발명의 실시 예에 따른 수신기가 적용되는 전자 장치의 블록도를 예시적으로 도시한다. 전자 장치(3000)는 전자 장치(3000)는 MIPI(Mobile industry processor interface) 연합(Alliance)에 의해 제안된 인터페이스들을 이용하거나 지원할 수 있는 전자 장치로 구현될 수 있다. 예를 들어, 전자 장치(3000)는 서버, 컴퓨터, 스마트폰, 태블릿(tablet), PDA(personal digital assistant), 디지털 카메라(digital camera), PMP(portable multimedia player), 웨어러블(wearable) 장치, 사물 인터넷(internet of things; IoT) 장치, 모바일 장치 등 중 하나일 수 있으나, 이에 한정되지 않는다.
전자 장치(3000)는 SoC(3100) 및 메모리 장치(3200)를 포함할 수 있다. SoC(3100)는 프로세서(3110), 온-칩 메모리(3120), 및 메모리 컨트롤러(3130)를 포함할 수 있다. SoC(3100)는 AP(Application processor)로 지칭될 수 있다. 프로세서(3110)는 온-칩 메모리(3120)에 저장된 다양한 프로그램을 실행하고 메모리 컨트롤러(3130)를 제어할 수 있다. 메모리 컨트롤러(3130)는 도 15의 메모리 컨트롤러(1300)의 구성 요소들을 포함할 수 있다. 메모리 장치(3200)는 도 14의 메모리 장치(1200)의 구성 요소들을 포함할 수 있다. 메모리 컨트롤러(3130)는 명령, 어드레스, 및 데이터 입출력 신호(CMD, ADD, DQ)를 메모리 장치(3200)로 전송할 수 있다. 메모리 장치(3200)는 데이터 입출력 신호(DQ)를 메모리 컨트롤러(3130)로 전송할 수 있다.
전자 장치(3000)는 SoC(3100)와 통신하는 디스플레이(3400)를 포함할 수 있다. SoC(3100)는 DSI(Display serial interface)에 따라 DSI 장치(3410)와 통신할 수 있다. DSI 장치(3410)에는 광 디시리얼라이저(DES)가 구현될 수 있다. 전자 장치(3000)는 SoC(3100)와 통신하는 이미지 센서(3500)를 포함할 수 있다. SoC(3100)는 CSI(Camera serial interface)에 따라 CSI 장치(3510)와 통신할 수 있다. CSI 장치(3510)에는 광 시리얼라이저(SER)가 구현될 수 있다.
전자 장치(3000)는 SoC(3100)와 통신하는 RF(Radio frequency) 칩(3600)을 포함할 수 있다. RF 칩(3600)은 물리 계층(3610), DigRF 슬레이브(3620), 및 안테나(3630)를 포함할 수 있다. 예를 들어, 물리 계층(3610)과 SoC(3100)는 MIPI 연합에 의해 제안된 DigRF 인터페이스에 의해 서로 데이터를 교환할 수 있다.
전자 장치(3000)는 임베디드/카드 스토리지(3700)를 포함할 수 있다. 임베디드/카드 스토리지(3700)는 SoC(3100)로부터 제공된 데이터를 저장할 수 있다. 전자 장치(3000)는 WiMax(Worldwide interoperability for microwave access, 3810), WLAN(Wireless local area network, 3820), UWB(Ultra wide band, 3830) 등을 통해 외부 시스템과 통신할 수 있다.
실시 예에 있어서, 전자 장치(3000)의 구성 요소들(3100, 3110, 3120, 3130, 3200, 3400, 3410, 3500, 3510, 3600, 3610, 3620, 3630, 3700, 3810, 3820, 3830) 각각은 전자 장치(3000)의 다른 구성 요소로부터 데이터를 수신하는 적어도 하나의 수신기를 포함할 수 있다. 수신기는 도 2 내지 도 12를 참조하여 설명된 수신기들(100a~100j) 중 하나에 대응할 수 있다.
도 18은 본 발명의 실시 예에 따른 수신기가 적용되는 SoC 및 SoC와 통신하는 다른 SoC를 포함하는 전자 장치를 예시적으로 보여주는 블록도이다. 전자 장치(4000)는 제 1 SoC(4100) 및 제 2 SoC(4200)를 포함할 수 있다.
제 1 및 제 2 SoC들(4100, 4200)은 국제 표준화 기구(International standard organization)에서 제안된 오픈 시스템 인터커넥션(OSI; Open system interconnection) 7계층 구조를 기반으로 서로 통신할 수 있다. 예를 들어, 제 1 및 제 2 SoC들(4100, 4200) 각각은 응용 계층(AL; application layer), 표현 계층(PL; presentation layer), 세션 계층(SL; session layer), 전송 계층(TL; transport layer), 네트워크 계층(NL; network layer), 데이터 링크 계층(DL; data link layer), 및 물리 계층(PHY; physical layer)을 포함할 수 있다.
제 1 및 제 2 SoC들(4100, 4200)의 각각의 계층들은 서로 대응하는 계층들과 논리적으로 또는 물리적으로 통신할 수 있다. 제 1 SoC(4100)의 응용 계층(AL), 표현 계층(PL), 세션 계층(SL), 전송 계층(TL), 네트워크 계층(NL), 데이터 링크 계층(DL), 및 물리 계층(PHY) 각각은 제 2 SoC(4200)의 응용 계층(AL), 표현 계층(PL), 세션 계층(SL), 전송 계층(TL), 네트워크 계층(NL), 데이터 링크 계층(DL), 및 물리 계층(PHY) 각각과 논리적으로 또는 물리적으로 통신할 수 있다.
실시 예에 있어서, 제 1 SoC(4100)의 물리 계층(PHY)은 수신기(4110)를 포함할 수 있다. 수신기(4110)는 도 2 내지 도 12를 참조하여 설명된 수신기들(100a~100j) 중 하나일 수 있다. 제 2 SoC(4200)의 물리 계층(PHY)은 채널(4300)을 통해 전송 신호를 전송하는 송신기(4210)를 포함할 수 있다. 송신기(4210)와 채널(4300)은 도 1의 송신기(11)와 채널(12)에 대응할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 쉽게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 쉽게 변형하여 실시할 수 있는 기술들도 포함될 것이다.

Claims (20)

  1. 전송 신호를 수신하고 그리고 상기 전송 신호와 기준 신호 간의 제 1 전압 차이를 증폭하여 제 1 노드와 제 2 노드에서 제 1 출력 신호와 제 2 출력 신호를 생성하도록 구성되는 증폭기; 및
    상기 제 1 노드와 상기 제 2 노드에 연결되고, 상기 전송 신호를 수신하고, 그리고 상기 전송 신호의 평균 전압 레벨과 상기 기준 신호 간의 제 2 전압 차이에 기초하여 상기 제 1 출력 신호와 상기 제 2 출력 신호 간의 공통 모드 오프셋을 보상하도록 구성되는 등화기를 포함하는 수신기.
  2. 제 1 항에 있어서,
    상기 공통 모드 오프셋은 상기 제 1 출력 신호의 평균 전압 레벨과 상기 제 2 출력 신호의 평균 전압 레벨 간의 제 3 전압 차이인 수신기.
  3. 제 1 항에 있어서,
    상기 등화기는:
    상기 제 1 노드에 연결되는 제 1 트랜지스터; 및
    상기 제 2 노드에 연결되는 제 2 트랜지스터를 포함하고, 그리고
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 상기 제 2 전압 차이에 기초하여 상기 제 1 출력 신호의 전압 레벨과 상기 제 2 출력 신호의 전압 레벨을 조정하도록 더 구성되는 수신기.
  4. 제 3 항에 있어서,
    상기 증폭기는 제 1 증폭기이고, 그리고
    상기 등화기는:
    상기 전송 신호와 상기 기준 신호 간의 상기 제 1 전압 차이를 증폭하여 제 3 출력 신호와 제 4 출력 신호를 생성하도록 구성되는 제 2 증폭기; 및
    상기 제 3 출력 신호와 상기 제 4 출력 신호를 필터링하여 제 5 출력 신호와 제 6 출력 신호를 각각 생성하도록 구성되는 필터링 회로를 더 포함하는 수신기.
  5. 제 4 항에 있어서,
    상기 제 5 출력 신호와 상기 제 6 출력 신호의 제 3 전압 차이는 상기 제 2 전압 차이에 기초하여 결정되는 수신기.
  6. 제 4 항에 있어서,
    상기 제 1 트랜지스터는 상기 제 5 출력 신호에 따라 상기 제 1 출력 신호의 상기 전압 레벨을 조정하도록 더 구성되고, 그리고
    상기 제 2 트랜지스터는 상기 제 6 출력 신호에 따라 상기 제 2 출력 신호의 상기 전압 레벨을 조정하도록 더 구성되는 수신기.
  7. 제 1 항에 있어서,
    상기 등화기는 제 1 등화기이고, 그리고
    상기 제 1 출력 신호와 상기 제 2 출력 신호 간의 제 3 전압 차이를 증폭하도록 구성되는 제 2 등화기를 더 포함하는 수신기.
  8. 제 1 항에 있어서,
    상기 증폭기는:
    상기 전송 신호를 게이트 단자를 통해 수신하도록 구성되는 제 1 트랜지스터;
    상기 기준 신호를 게이트 단자를 통해 수신하도록 구성되는 제 2 트랜지스터; 및
    상기 제 1 트랜지스터의 소스 단자와 상기 제 2 트랜지스터의 소스 단자 사이에 연결되는 소스 디제너레이션(degeneration) 회로를 포함하는 수신기.
  9. 전송 신호를 수신하고 그리고 상기 전송 신호와 기준 신호 간의 전압 차이를 증폭하여 제 1 노드와 제 2 노드에서 제 1 출력 신호와 제 2 출력 신호를 생성하도록 구성되는 증폭기; 및
    상기 제 1 노드와 상기 제 2 노드에 연결되고, 상기 제 1 출력 신호와 상기 제 2 출력 신호에 기초하여 제 1 피드백 신호와 제 2 피드백 신호를 각각 생성하고, 그리고 상기 제 1 피드백 신호와 상기 제 2 피드백 신호에 기초하여 상기 제 1 출력 신호와 상기 제 2 출력 신호 간의 공통 모드 오프셋을 보상하도록 구성되는 등화기를 포함하는 수신기.
  10. 제 9 항에 있어서,
    상기 제 1 피드백 신호의 전압 레벨은 상기 제 1 출력 신호의 평균 전압 레벨에 기초하여 결정되고, 그리고
    상기 제 2 피드백 신호의 전압 레벨은 상기 제 2 출력 신호의 평균 전압 레벨에 기초하여 결정되는 수신기.
  11. 제 9 항에 있어서,
    상기 등화기는:
    상기 제 1 노드에 연결되고 그리고 상기 제 1 피드백 신호에 따라 상기 제 1 출력 신호의 전압 레벨을 조정하도록 구성되는 제 1 트랜지스터; 및
    상기 제 2 노드에 연결되고 그리고 상기 제 2 피드백 신호에 따라 상기 제 2 출력 신호의 전압 레벨을 조정하도록 구성되는 제 2 트랜지스터를 포함하는 수신기.
  12. 제 11 항에 있어서,
    상기 등화기는 상기 제 1 출력 신호와 상기 제 2 출력 신호를 필터링하여 상기 제 1 피드백 신호와 상기 제 2 피드백 신호를 각각 생성하도록 구성되는 필터링 회로를 더 포함하는 수신기.
  13. 제 11 항에 있어서,
    상기 등화기는:
    상기 제 1 출력 신호와 상기 제 2 출력 신호 간의 전압 차이를 증폭하여 제 3 출력 신호와 제 4 출력 신호를 생성하도록 구성되는 제 3 트랜지스터와 제 4 트랜지스터;
    상기 제 3 출력 신호와 상기 제 4 출력 신호 간의 전압 차이를 증폭하여 제 5 출력 신호와 제 6 출력 신호를 생성하도록 구성되는 제 5 트랜지스터와 및 제 6 트랜지스터; 및
    상기 제 5 출력 신호 및 상기 제 6 출력 신호를 필터링하여 상기 제 1 피드백 신호 및 상기 제 2 피드백 신호를 각각 생성하도록 구성되는 필터링 회로를 더 포함하는 수신기.
  14. 제 9 항에 있어서,
    상기 등화기는 제 1 등화기이고, 그리고
    상기 증폭기의 제 1 출력 신호와 상기 제 2 출력 신호 간의 전압 차이를 증폭하도록 구성되는 제 2 등화기를 더 포함하는 수신기.
  15. 싱글-엔디드(single-ended) 신호를 수신하도록 구성되는 제 1 트랜지스터;
    기준 신호를 수신하도록 구성되는 제 2 트랜지스터;
    상기 제 1 트랜지스터가 연결된 제 1 노드에 연결되는 제 3 트랜지스터; 및
    상기 제 2 트랜지스터가 연결된 제 2 노드에 연결되는 제 4 트랜지스터를 포함하되,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 상기 싱글-엔디드 신호와 상기 기준 신호 간의 제 1 전압 차이를 증폭하여 상기 제 1 노드와 상기 제 2 노드에서 제 1 출력 신호와 제 2 출력 신호를 생성하도록 구성되고, 그리고
    상기 제 3 트랜지스터와 상기 제 4 트랜지스터는 상기 싱글-엔디드 신호의 평균 전압 레벨과 상기 기준 신호 간의 제 2 전압 차이에 기초하여 상기 제 1 출력 신호와 상기 제 2 출력 신호 간의 공통 모드 오프셋을 보상하도록 구성되는 수신기.
  16. 제 15 항에 있어서,
    상기 공통 모드 오프셋은 상기 제 1 출력 신호의 평균 전압 레벨과 상기 제 2 출력 신호의 평균 전압 레벨 간의 제 3 전압 차이인 수신기.
  17. 제 15 항에 있어서,
    상기 싱글-엔디드 신호와 상기 기준 신호를 각각 수신하고 그리고 상기 제 1 전압 차이를 증폭하여 제 3 출력 신호와 제 4 출력 신호를 출력하도록 구성되는 제 5 트랜지스터와 제 6 트랜지스터; 및
    상기 제 3 출력 신호와 상기 제 4 출력 신호를 필터링하여 제 5 출력 신호와 제 6 출력 신호를 각각 생성하도록 구성되는 필터링 회로를 더 포함하되,
    상기 제 3 트랜지스터는 상기 제 5 출력 신호에 따라 상기 제 1 출력 신호의 전압 레벨을 조정하도록 더 구성되고, 그리고
    상기 제 4 트랜지스터는 상기 제 6 출력 신호에 따라 상기 제 2 출력 신호의 전압 레벨을 조정하도록 더 구성되는 수신기.
  18. 제 15 항에 있어서,
    상기 제 3 트랜지스터와 상기 제 4 트랜지스터는 상기 제 1 출력 신호와 상기 제 2 출력 신호에 기초하여 생성되는 제 1 피드백 신호와 제 2 피드백 신호에 따라 상기 제 1 출력 신호의 전압 레벨과 상기 제 2 출력 신호의 전압 레벨를 조정하도록 더 구성되는 수신기.
  19. 제 15 항에 있어서,
    제 1 게이트 단자를 통해 상기 제 1 노드에 연결되고 드레인 단자를 통해 상기 제 2 노드에 연결되는 제 5 트랜지스터; 및
    제 2 게이트 단자를 통해 상기 제 2 노드에 연결되고 드레인 단자를 통해 상기 제 1 노드에 연결되는 제 6 트랜지스터를 더 포함하는 수신기.
  20. 제 15 항에 있어서,
    게이트 단자를 통해 상기 제 1 노드에 연결되는 제 5 트랜지스터; 및
    게이트 단자를 통해 상기 제 2 노드에 연결되는 제 6 트랜지스터를 더 포함하되,
    상기 제 5 트랜지스터와 상기 제 6 트랜지스터는 상기 제 1 출력 신호와 상기 제 2 출력 신호 간의 제 3 전압 차이를 증폭하여 제 3 출력 신호와 제 4 출력 신호를 생성하도록 구성되는 수신기.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118300540A (zh) * 2024-06-06 2024-07-05 上海米硅科技有限公司 一种信号均衡器、可调放大器、缓冲器及光电接收机

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210045073A (ko) * 2019-10-16 2021-04-26 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 효율적인 메모리 배치
US11139787B2 (en) * 2019-12-12 2021-10-05 Sicoya Gmbh Electrical amplifier
US11502659B2 (en) * 2020-06-17 2022-11-15 Stmicroelectronics International N.V. Voltage gain amplifier for automotive radar
KR20220000754A (ko) 2020-06-26 2022-01-04 삼성전자주식회사 공통 모드 오프셋 및 크로스 토크를 제거하는 수신기
WO2022146913A1 (en) * 2020-12-30 2022-07-07 Skyworks Solutions, Inc. Power amplifier having analog pre-distortion by adaptive degenerative feedback
CN113489465B (zh) * 2021-07-22 2023-09-29 苏州瀚宸科技有限公司 一种放大器电路
US11689201B2 (en) * 2021-07-26 2023-06-27 Qualcomm Incorporated Universal serial bus (USB) host data switch with integrated equalizer
KR20230073910A (ko) 2021-11-19 2023-05-26 에스케이하이닉스 주식회사 멀티레벨 신호를 수신하는 수신기

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2667744B1 (fr) 1990-10-05 1996-08-02 Texas Instruments France Amplificateur operationnel a entrees et sorties differentielles.
FR2702105B1 (fr) 1993-02-26 1995-05-24 Sgs Thomson Microelectronics Dispositif de régulation de la tension de mode commun en sortie d'un amplificateur équilibré.
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
JP2004343277A (ja) * 2003-05-14 2004-12-02 Mitsubishi Electric Corp 入力バッファ回路
US7233164B2 (en) * 2003-12-17 2007-06-19 Rambus Inc. Offset cancellation in a multi-level signaling system
US7265620B2 (en) * 2005-07-06 2007-09-04 Pericom Semiconductor Corp. Wide-band high-gain limiting amplifier with parallel resistor-transistor source loads
US7439760B2 (en) 2005-12-19 2008-10-21 Rambus Inc. Configurable on-die termination
JP4850134B2 (ja) * 2007-06-22 2012-01-11 三洋電機株式会社 高周波回路
JP5022789B2 (ja) * 2007-06-27 2012-09-12 ザインエレクトロニクス株式会社 信号変換回路及びレール・ツー・レール回路
US7560969B2 (en) * 2007-09-10 2009-07-14 Himax Technologies Limited Receiver of high speed digital interface
WO2009065276A1 (en) * 2007-11-23 2009-05-28 Hong Kong Applied Science And Technology Research Institute Co., Ltd Zero-delay buffer with common-mode equalizer for input and feedback differential clocks into a phase-locked loop (pll)
US7777526B2 (en) * 2008-06-06 2010-08-17 Altera Corporation Increased sensitivity and reduced offset variation in high data rate HSSI receiver
JP5517725B2 (ja) * 2009-05-15 2014-06-11 キヤノン株式会社 全差動増幅回路
US7898323B2 (en) 2009-06-05 2011-03-01 Freescale Semiconductor, Inc. Amplifying circuit with offset compensation
JP5062243B2 (ja) * 2009-12-16 2012-10-31 パナソニック株式会社 スクリーン印刷システム及びスクリーン印刷システムのマスクのクリーニング方法
JP5439590B2 (ja) 2010-04-06 2014-03-12 株式会社半導体理工学研究センター 比較器、差動アンプ回路、及びアナログデジタル変換器
US9118469B2 (en) 2010-05-28 2015-08-25 Aquantia Corp. Reducing electromagnetic interference in a received signal
CA2752316C (en) * 2010-09-13 2015-10-27 Afshin Rezayee Decision feedback equalizer and transceiver
US8937994B2 (en) 2012-06-25 2015-01-20 Rambus Inc. Partial response decision feedback equalizer with selection circuitry having hold state
KR20140005399A (ko) * 2012-06-27 2014-01-15 삼성전자주식회사 소신호 수신기 및 이를 포함한 집적회로
US9059874B2 (en) * 2012-08-15 2015-06-16 Marvell World Trade Ltd. Switched continuous time linear equalizer with integrated sampler
US8638838B1 (en) 2012-08-27 2014-01-28 Teradici Corporation Differential serial interface for supporting a plurality of differential serial interface standards
US9184957B2 (en) 2012-12-27 2015-11-10 Intel Corporation High speed receivers circuits and methods
CN103916103A (zh) * 2013-01-09 2014-07-09 Lsi公司 高速率串行器/解串器(串化器/解串化器)应用中接收器上的信号检测器的超宽带损耗
US9355693B2 (en) * 2013-03-14 2016-05-31 Intel Corporation Memory receiver circuit for use with memory of different characteristics
US9209789B1 (en) * 2014-08-13 2015-12-08 Qualcomm Incorporated Apparatus to convert electrical signals from small-signal format to rail-to-rail format
EP3096452B1 (en) * 2015-05-20 2018-11-14 ALi Corporation Operational amplifier circuit with dc offset suppression
US10014965B1 (en) * 2016-11-04 2018-07-03 Inphi Corporation Offset-compensated loss of signal detection methods and systems
US10313165B2 (en) * 2017-03-08 2019-06-04 Credo Technology Group Limited Finite impulse response analog receive filter with amplifier-based delay chain
US10128965B1 (en) 2017-09-01 2018-11-13 Cadence Design Systems, Inc. Coupled inverter with auto-calibration

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118300540A (zh) * 2024-06-06 2024-07-05 上海米硅科技有限公司 一种信号均衡器、可调放大器、缓冲器及光电接收机

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Publication number Publication date
US11075610B2 (en) 2021-07-27
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