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KR20140005399A - 소신호 수신기 및 이를 포함한 집적회로 - Google Patents

소신호 수신기 및 이를 포함한 집적회로 Download PDF

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KR20140005399A
KR20140005399A KR1020120069453A KR20120069453A KR20140005399A KR 20140005399 A KR20140005399 A KR 20140005399A KR 1020120069453 A KR1020120069453 A KR 1020120069453A KR 20120069453 A KR20120069453 A KR 20120069453A KR 20140005399 A KR20140005399 A KR 20140005399A
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node
self
signal
gated
biasing
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조영철
배용철
엄윤주
전영진
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

셀프 바이어스들 연산 증폭기 및 이를 포함하는 소신호 수신기가 제공된다. 본 발명의 실시예들에 따른 소신호 수신기는 제1 전원 전압(VDD) 단자와 제1 노드(N1) 사이에 연결되어 셀프 바이어스 신호에 응답하여 전류을 공급하는 제1 전류 조절 회로, 상기 제1 노드와 제2 노드 사이에 연결되어, 입력 신호를 기준 전압과 비교하여 셀프 바이어싱 노드(N3)에 상기 셀프 바이어스 신호를 공급하고, 출력노드를 통해 출력 신호를 출력하는 셀프 바이어스드 연산 증폭기 및 상기 제2 노드(N5)와 제2 전원 전압(VSS) 단자 사이에 연결되어, 상기 셀프 바이어스 신호에 응답하여 상기 제2 노드의 전류를 싱크하는 제2 전류 조절 회로를 포함하고, 상기 셀프 바이어스드 연산 증폭기는 상기 입력 신호가 인가되는 입력 노드와 상기 셀프 바이어싱 노드 사이에 연결되어, 상기 기준 전압과 비교되는 상기 입력 신호를 안정화시키는 스윙 안정화 블럭을 포함한다.

Description

소신호 수신기 및 이를 포함한 집적회로{SMALL SIGNAL RECEIVER AND INTEGRATED CIRCUIT INCLUDING THE SAME}
본 발명은 소신호 수신기에 관한 것으로, 특히 출력신호의 스윙을 안정적으로 제공하기 위한 셀프-바이어스드 연산 증폭기를 포함하는 소신호 수신기에 관한 것이다.
많은 시스템들이 고속 통신에 또는 현재 시스템 간의 호환을 위하여 CMOS 인터페이스보다는 TTL(Transistor-Transistor Logic)인터페이스를 이용하지만, 근래의 반도체 집적회로에서는 CMOS(Complementary Metal Oxide Semiconductor)공정이 적용됨에 따라 TTL-to-CMOS 인터페이스가 많이 사용되고 있다. 따라서 CMOS 집적회로에는 TTL 전압레벨의 입력을 CMOS 전압레벨로 변환시켜주는 회로가 필요한데 소신호 수신기가 이러한 기능을 수행한다. 반도체 메모리 회로는 어드레스(address), 데이터(data), 제어신호 등을 처리하기 위하여 TTL 로직신호를 CMOS 로직신호로 변환시켜주는 많은 소신호 수신기를 필요로 하며, 이는 고속화되는 추세이다.
근래에는 저전원전압에서 동작하는 반도체 장치들이 보편화 됨에 따라 소신호 수신기는 다양하게 개발되어 왔다. 특히 저전압 및 저전력 소모가 매우 중요한 모바일 기기의 발전에 따라 입력 저전압이 0볼트이고 입력 고전압이 2.8볼트인 저전압 TTL 인터터페이스 뿐 아니라, 입력 저전압이 0볼트이고 입력 고전압이 1.8볼트 정도인 저전압 인터페이스를 동시에 지원할 수 있는 소신호 수신기가 요구되고 있다. 소신호 수신기 중 셀프 바이어스드 연산 증폭기(Self-Biased Operational Amplifier)는 기준전압과 입력전압을 수신하여 비교하고 그 비교결과를 출력한다. 셀프 바이어스드 연산 증폭기는 그 자체로서 완전히 상보적인 형태를 지니고 있으며, 일부 트랜지스터들이 제공하는 네거티브 피드백에 의한 셀프 바이어스 특성으로 인하여 프로세스(Process), 온도 및 전원 전압에 덜 민감한 액티브 바이어싱(Active-Biasing)이 가능하고 정적 전류(Quiescent Bias Current)에 비해 상대적으로 큰 스위칭 전류를 공급할 수 있는 특성을 지닌다.
그러나 셀프 바이어스드 연산 증폭기(Self-Biased Operational Amplifier)는 반도체 장치들이 소형화되고, 저전력을 요구하는 추세에 따라 저전압을 인가할 경우 출력신호를 안정적으로 공급하지 못할 수 있다.
본 발명은 스윙 안정화 블럭을 통해 저전압 인터페이스 특성이 향상된 셀프 바이어스드 연산 증폭기, 소신호 수신기 및 이를 포함한 집적회로를 제공하는 것이다.
상술한 기술적 과제를 해결하기 위한 본 발명의 일실시예에 따른 소신호 수신기는 제1 전원 전압 단자와 제1 노드 사이에 연결되어 셀프 바이어스 신호에 응답하여 전류을 공급하는 제1 전류 조절 회로, 상기 제1 노드와 제2 노드 사이에 연결되어, 입력 신호를 기준 전압과 비교하여 셀프 바이어싱 노드에 상기 셀프 바이어스 신호를 공급하고, 출력노드를 통해 출력 신호를 출력하는 셀프 바이어스드 연산 증폭기 및 상기 제2 노드와 제2 전원 전압 단자 사이에 연결되어, 상기 셀프 바이어스 신호에 응답하여 상기 제2 노드의 전류를 싱크하는 제2 전류 조절 회로를 포함한다.
상기 셀프 바이어스드 연산 증폭기는 상기 입력 신호가 인가되는 입력 노드와 상기 셀프 바이어싱 노드 사이에 연결되어, 상기 기준 전압과 비교되는 상기 입력 신호를 안정화시키는 스윙 안정화 블럭을 포함한다.
상기 셀프 바이어스드 연산 증폭기는 상기 제1노드와 상기 셀프 바이어싱 노드 사이에 연결되고, 기준 노드를 통해 인가되는 상기 기준전압에 의해 게이팅되는 제1 피모스 트랜지스터, 상기 제1노드와 상기 출력노드 사이에 연결되고, 상기 입력신호에 의해 게이팅 되는 제2 피모스 트랜지스터, 상기 제2노드와 상기 셀프 바이어싱 노드 사이에 연결되고, 상기 기준 노드를 통해 인가되는 기준전압에 의해 게이팅 제1 엔모스 트랜지스터 및 상기 제2노드와 상기 출력노드 사이에 연결되어, 상기 입력신호에 의해 게이팅되는 제2 엔모스 트랜지스터를 더 포함할 수 있다.
상기 제1 전류 조절 회로는 상기 제1 전원 전압 단자와 상기 제1 노드 사이에 연결되고, 상기 셀프 바이어스 신호에 따라 게이팅되는 피모스 트랜지스터를 포함할 수 있다.
상기 제2 전류 조절 회로는 상기 제2 전원 전압 단자와 상기 제2 노드 사이에 연결되고, 상기 셀프 바이어스 신호에 따라 게이팅되는 엔모스 트랜지스터를 포함할 수 있다.
상기 스윙 안정화 블럭은 소스와 드레인이 상기 셀프 바이어싱 노드에 함께 연결되어 상기 입력 신호에 의해 게이팅되는 적어도 하나의 엔모스 트랜지스터를 포함할 수 있다.
상기 소신호 수신기는 상기 제2 전류 조절 회로와 상기 제2 전원 전압 단자 사이에 연결되어, 상기 셀프 바이어스 연산 증폭기의 동작 수행을 온-오프하는 스위칭 회로를 더 포함할 수 있다.
상기 스위칭 회로는 온-오프 신호에 따라 게이팅되는 엔모스 트랜지스터일 수 있다.
상술한 기술적 과제를 해결하기 위한 본 발명의 일실시예에 따른 집적 회로는 제1 전원 전압 단자와 제1 노드 사이에 연결되어 셀프 바이어스 신호에 응답하여 전류을 공급하는 제1 피모스 트랜지스터, 상기 제1 노드와 제2 노드 사이에 연결되어, 입력 신호를 기준 전압과 비교하여 셀프 바이어싱 노드로 상기 셀프 바이어스 신호를 공급하고, 출력노드를 통해 연산 증폭된 출력 신호를 출력하는 셀프 바이어스드 연산 증폭기 및 상기 제2 노드와 제2 전원 전압 단자 사이에 연결되어, 상기 셀프 바이어스 신호에 응답하여 상기 제2 노드의 전류를 싱크하는 제1 엔모스 트랜지스터를 포함한다.
상기 셀프 바이어스드 연산 증폭기는 상기 제1 노드와 상기 셀프 바이어싱 노드 사이에서 병렬로 연결된 복수의 피모스 트랜지스터들, 상기 셀프 바이어싱 노드와 상기 제2 노드 사이에서 병렬로 연결된 복수의 엔모스 트랜지스터들 및 상기 입력 신호가 인가되는 입력 노드와 상기 셀프 바이어싱 노드 사이에 연결되고, 상기 입력 신호를 변환하여 상기 셀프 바이어싱 노드로 제공하는 스윙 안정화 블럭을 포함한다.
상기 스윙 안정화 블럭은 소스와 드레인이 각각 상기 셀프 바이어싱 노드에 연결되어 상기 입력신호에 따라 게이팅되는 적어도 하나의 엔모스 트랜지스터일 수 있다.
상기 복수의 피모스 트랜지스터들은 상기 제1노드와 상기 셀프 바이어싱 노드 사이에 연결되고, 기준 노드를 통해 인가되는 기준전압에 의해 게이팅되는 제2 피모스 트랜지스터, 상기 제1노드와 상기 셀프 바이어싱 노드 사이에서 상기 제2 피모스 트랜지스터와 병렬로 연결되고, 상기 셀프 바이어스 신호에 의해 게이팅되는 제3 피모스 트랜지스터, 상기 제1노드와 출력노드 사이에 연결되고, 상기 셀프 바이어스 신호에 의해 게이팅되는 제4 피모스 트랜지스터 및 상기 제1노드와 상기 출력노드 사이에서 상기 제4 피모스 트랜지스터와 병렬로 연결되고, 입력노드로부터의 수신되는 입력신호에 의해 게이팅되는 제5 피모스 트랜지스터를 포함할 수 있다.
상기 복수의 엔모스 트랜지스터들은 상기 제2노드와 상기 셀프 바이어싱 노드 사이에 연결되고, 상기 기준 노드를 통해 인가되는 기준전압에 의해 게이팅되는 제2 엔모스 트랜지스터, 상기 제2노드와 상기 셀프 바이어싱 노드 사이에서 제2 엔모스 트랜지스터와 병렬로 연결되고, 상기 셀프 바이어싱 노드로부터 출력되는 신호에 의해 게이팅되는 제3 엔모스 트랜지스터, 상기 제2노드와 상기 출력노드 사이에 연결되고, 상기 셀프 바이어스 신호에 의해 게이팅되는 제4 엔모스 트랜지스터 및 상기 제2노드와 상기 출력노드 사이에서 제4 엔모스 트랜지스터와 병렬로 연결되어, 상기 입력신호에 의해 게이팅되는 제5 엔모스 트랜지스터를 포함할 수 있다.
상기 집적 회로는 상기 제2 엔모스 트랜지스터와 상기 제2 전원 전압 단자 사이에 연결되어, 상기 셀프 바이어스 연산 증폭기의 동작 수행을 온-오프하는 스위칭 회로를 더 포함할 수 있다.
본 발명의 소신호 수신기 및 이를 포함하는 집적회로에 따르면, 입력단에 스윙 안정화 블럭을 사용하여 연산 증폭기의 출력 스윙을 향상시키고, 소신호 수신기의 저전압 인터페이스 효율성을 향상시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 소신호 수신기를 나타낸 회로도이다.
도 2는 본 발명의 다른 일실시예에 따른 소신호 수신기를 나타낸 회로도이다.
도 3은 본 발명의 또다른 일실시예에 따른 소신호 수신기를 나타낸 회로도이다.
도 4는 본 발명의 소신호 수신기를 포함하는 메모리 장치를 나타낸 블럭도이다.
도 5는 본 발명의 실시예들에 따른 소신호 수신기를 포함하는 메모리 시스템을 나타낸 블럭도이다.
도 6은 본 발명의 실시예들에 따른 다수의 메모리 장치를 포함한 모듈의 일실시예를 나타낸 블럭도이다.
도 7은 본 발명의 실시예들에 따른 다수의 메모리 장치를 포함한 모듈의 다른 실시예를 나타낸 블럭도이다.
도 8은 도 4의 메모리 장치를 포함하는 멀티-칩 패키지의 실시예를 나타낸 블럭도이다.
도 9는 도 1에 도시된 메모리 장치를 포함하는 데이터 처리 시스템의 다른 실시예를 나타낸다.
도 10은 본 발명의 실시예들에 따른 소신호 수신기가 입력전압의 변화에 따라 나타나는 출력신호의 그래프이다.
도 11a는 입력신호로 인가되는 전압의 변화에 따라 소신호 수신기에서 출력되는 출력 신호를 나타내는 전압-시간 그래프이다.
도 11b는 입력신호로 인가되는 전압의 변화에 따라 본 발명의 실시예들에 따른 입출력 게이팅되는 출력 신호를 나타내는 전압-시간 그래프이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 차동 소신호 수신기를 나타낸 회로도이다.
도 1을 참조하면, 입력버퍼 회로(100)는 차동 증폭 회로(110) 및 전류조절회로(120,120')를 포함한다.
차동 증폭 회로(110)는 셀프 바이어스드 차동증폭 회로(Self-biased differential amplifier)로서 제1노드(N1)와 제2노드(N5) 사이에 접속되고, 기준전압(VREF)과 입력신호(IN) 사이의 전압차에 근거하여 셀프 바이어싱 노드(N3)에 셀프 바이어스 신호(Vself)를 제공하고, 출력노드(N4)에 출력신호를 제공한다. 그러나 본 실시예가 이에 한정되는 것은 아니고 다양한 실시예에 따라 기준전압(Vref)은 반대 위상(Inverse Vref)을 가지도록 구현될 수도 있다.설명의 편의를 위하여 본 실시예에서는 기준전압(Vref)의 위상 그대로 인가되는 경우를 설명한다.
차동 증폭 회로(110)는 P형 차동증폭기와 N형 차동증폭기를 혼합한 형태로, 제1 내지 제2 피모스 트랜지스터들(PMOS Transistor; 2A,2B) 및 제1 내지 제2 엔모스 트랜지스터들(NMOS Transistor; 3A,3B)를 포함한다.
제1 피모스 트랜지스터(2A)는 제1노드(N1)와 셀프 바이어싱 노드(N3) 사이에 연결되고, 기준 노드(N2)를 통해 인가되는 기준전압(Vref)에 의해 게이팅된다. 제2 피모스 트랜지스터(2B)는 제1노드(N1)와 출력노드(N4) 사이에 연결되고, 입력신호(IN)에 의해 게이팅 된다.
제1 엔모스 트랜지스터(3A)는 제2노드(N5)와 셀프 바이어싱 노드(N3) 사이에 연결되고, 기준 노드(N2)를 통해 인가되는 기준전압(Vref)에 의해 게이팅된다. 제2 엔모스 트랜지스터(3B)는 제2노드(N5)와 출력노드(N4) 사이에 연결되어, 입력노드(N28)로부터의 입력신호(IN)에 의해 게이팅된다.
전류조절회로(120,120')는 셀프 바이어싱 노드(N3)로부터 출력되는 셀프 바이어스 신호(Vself)의 전압레벨을 일정하게 유지하기 위해 셀프 바이어스 신호(Vself)에 응답하여 차동 증폭 회로(110)에 전류를 공급하고, 차동 증폭 회로(110)로부터 전류를 싱크(sink)한다.
제1전류조절회로(120)는 일례로, 피모스 트랜지스터(1)로 구성되는 전류소스(120)일 수 있다. 피모스 트랜지스터(1)는 전원전압 단자(VDD)와 제1노드(N1) 사이에 접속되고, 그 게이트에 인가되는 셀프 바이어스 신호(Vself)에 응답하여 차동증폭회로(110)에 전류를 공급한다. 제2전류조절회로(120')는 엔모스 트랜지스터(4)를 포함하는 전류싱크(120')일 수 있다. 엔모스 트랜지스터(4)는 제2노드(N5)와 접지전압(VSS) 단자 사이에 접속되고 그 게이트에 인가되는 셀프바이어스 신호(Vself)에 응답하여 차동 증폭 회로(110)로부터 전류를 싱크(sink)한다.
소신호 수신기 회로(100)에서는 셀프 바이어싱 노드(N3)로부터 출력되는 셀프 바이어스 신호(Vself)는 차동 증폭 회로(110)에서 커먼 모드(Common mode) 입력전압을 트래킹(tracking)하는데 이용될 뿐 아니라 제1전류조절회로(120) 및 제2전류조절회로(120')의 전류를 조절하는데 이용된다. 이에 따라 셀프 바이어싱 노드(N3)로부터 출력되는 셀프 바이어스 신호(Vself)의 전압 레벨이 일정하게 유지될 수 있다. 따라서 입력버퍼회로(100)의 셀프 바이어스 신호(Vself)는 전압레벨이 일정하게 유지되므로 차동 증폭 회로(110)의 전체 트랜스컨덕턴스 이득(Transconductance gain; gm)은 기준전압(Vref)의 변화에 무관하게 일정해지며, 저전압 인터페이스 특성이 향상된다.
스윙 안정화 블록(6)은 입력노드(N6)와 셀프 바이어싱 노드(N3) 사이에 연결 되어 입력노드(N6)로부터 셀프 바이어싱 노드(N3)로 저전압의 입력신호를 안정적으로 공급한다. 즉, 입력노드(N6)에 입력신호가 불안정한 저전압으로 인가되어도 스윙 안정화 블록(6)가 이를 안정적으로 변환하여 셀프 바이어싱 노드(N3)로 공급하기 때문에, 차동 증폭 회로(110)의 저전압 인터페이스 특성이 보다 향상될 수 있다. 일례로 스윙 안정화 블록(6)은 저항, 캐패시터, 인덕터 등 공급된 전력을 소비,축적, 방출하는 수동(passive) 소자, 트랜지스터, 다이오드 등 작은 신호를 넣어 큰 출력신호로 변화시킬 수 있는 능동(active) 소자 등으로 다양하게 구현될 수 있다.
도 2는 본 발명의 일실시예에 따른 차동 소신호 수신기를 나타낸 회로도이다.
도 2를 참조하면, 입력버퍼 회로(200)는 차동 증폭 회로(210), 전류조절회로(220,220') 외에 스위치회로(230)를 더 포함할 수 있다.
차동 증폭 회로(210)는 셀프 바이어스드 차동증폭 회로(Self-biased differential amplifier)로서 제1노드(N11)와 제2노드(N15) 사이에 접속되고, 기준전압(VREF)과 입력신호(IN) 사이의 전압차에 근거하여 셀프 바이어싱 노드(N13)에 셀프 바이어스 신호를 제공하고, 출력노드(N14)에 출력신호를 제공한다. 그러나 본 실시예가 이에 한정되는 것은 아니고 다양한 실시예에 따라 기준전압(Vref)은 반대 위상(Inverse Vref)을 가지도록 구현될 수도 있다.설명의 편의를 위하여 본 실시예에서는 기준전압(Vref)의 위상 그대로 인가되는 경우를 설명한다.
차동 증폭 회로(110)는 P형 차동증폭기와 N형 차동증폭기를 혼합한 형태로, 제1 내지 제2 피모스 트랜지스터들(PMOS Transistor; 12A,12B) 및 제1 내지 제2 엔모스 트랜지스터들(NMOS Transistor; 13A,13B)를 포함한다.
제1 피모스 트랜지스터(12A)는 제1노드(N11)와 셀프 바이어싱 노드(N13) 사이에 연결되고, 기준 노드(N12)를 통해 인가되는 기준전압(Vref)에 의해 게이팅된다. 제2 피모스 트랜지스터(12B)는 제1노드(N11)와 출력노드(N15) 사이에 연결되고, 입력노드(N14)로 수신되는 입력신호(IN)에 의해 게이팅된다.
제1 엔모스 트랜지스터(13A)는 제2노드(N15)와 셀프 바이어싱 노드(N13) 사이에 연결되고, 기준 노드(N12)를 통해 인가되는 기준전압(Vref)에 의해 게이팅된다. 제2 엔모스 트랜지스터(13B)는 제2노드(N15)와 출력노드(N14) 사이에 연결되어, 입력노드(N28)로부터의 입력신호(IN)에 의해 게이팅된다.
전류조절회로(220,220')는 셀프 바이어싱 노드(N13)로부터 출력되는 셀프 바이어스 신호(Vself)의 전압레벨을 일정하게 유지하기 위해 셀프 바이어스 신호(Vself)에 응답하여 차동 증폭 회로(210)에 전류를 공급하고, 차동 증폭 회로(210)로부터 전류를 싱크(sink)한다.
제1 전류조절회로(220)는 일례로, 피모스 트랜지스터(11)를 포함할 수 있다. 피모스 트랜지스터(11)는 전원전압 단자(VDD)와 제1노드(N11) 사이에 접속되고, 그 게이트에 인가되는 셀프 바이어스 신호(Vself)에 응답하여 차동증폭회로(210)에 전류를 공급한다. 제2 전류조절회로(220')는 일례로, 엔모스 트랜지스터(14)를 포함할 수 있다. 엔모스 트랜지스터(14)는 제2노드(N15)와 접지전압(VSS) 단자 사이에 접속되고 그 게이트에 인가되는 셀프 바이어스 신호(Vself)에 응답하여 차동 증폭 회로로부터 전류를 싱크(sink)한다.
소신호 수신기 회로(200)는 또한 스위칭 회로(230)를 더 포함할 수 있다. 스위칭 회로(230)는 온/오프 신호(ON)에 따라 소신호 수신기 회로(200)가 동작을 수행하는 것을 턴-온/턴-오프할 수 있다. 도 2의 스위칭 회로(230)는 트랜지스터로 구현된 경우로 도시하였으나, 일례로, 스위치 등 다양한 형태로 구현가능하다.
소신호 수신기 회로(200)는 스윙 안정화 블럭(16)를 포함한다. 스윙 안정화 블럭(16)는 입력노드(N16)와 셀프 바이어싱 노드(N13) 사이에 연결된다. 스윙 안정화 블럭(16)는 박스로 도시되었으나, 일례로 저항, 캐패시터, 인덕터 등 공급된 전력을 소비,축적, 방출하는 수동(passive) 소자, 트랜지스터, 다이오드 등 작은 신호를 넣어 큰 출력신호로 변화시킬 수 있는 능동(active) 소자 등으로 다양하게 구현될 수 있다.
예를 들어 스윙 안정화 블럭(16)가 적어도 하나의 엔모스 트랜지스터(NMOS)로 구현된 경우, 트랜지스터는 입력노드(N16)의 입력신호(IN)에 따라 게이팅되고, 드레인과 소스는 모두 셀프 바이어싱 노드(N25)에 함께 연결될 수 있다.
예를 들어 스윙 안정화 블럭(16)가 적어도 하나의 피모스 트랜지스터(PMOS)로 구현된 경우, 트랜지스터는 셀프 바이어스 신호(Vself)에 따라 게이팅되고, 드레인과 소스는 모두 입력노드(N16)에 함께 연결될 수 있다.
도 3은 본 발명의 다른 일실시예에 따른 소신호 수신기를 나타낸 회로도이다.
도 3을 참조하면, 소신호 수신기 회로는 차동 증폭 회로(310), 전류조절회로(320,320'), 스위치회로(330) 및 스윙 안전화 회로(26)를 포함한다.
차동 증폭 회로(310)는 셀프 바이어스드 차동증폭 회로(Self-biased differential amplifier)로서 제1노드(N21)와 제2노드(N26) 사이에 접속되고, 기준전압(VREF)과 입력신호(IN) 사이의 전압차에 근거하여 셀프 바이어싱 노드(N25)에 셀프 바이어스 신호를 제공하고, 출력노드(N27)에 출력신호를 제공한다. 그러나 본 실시예가 이에 한정되는 것은 아니고 다양한 실시예에 따라 기준전압(Vref)은 반대 위상(Inverse Vref)을 가지도록 구현될 수도 있다.설명의 편의를 위하여 본 실시예에서는 기준전압(Vref)의 위상 그대로 인가되는 경우를 설명한다.
셀프 바이어스드 연산 증폭기(310)는 P형 차동증폭기와 N형 차동증폭기를 혼합한 형태로, 제1 내지 제4 피모스 트랜지스터들(PMOS Transistor; 22A,22B,22C,22D) 및 제1 내지 제4 엔모스 트랜지스터들(NMOS Transistor; 23A,23B,23C,23D)를 포함한다.
제1 피모스 트랜지스터(12A)는 제1노드(N21)와 셀프 바이어싱 노드(N25) 사이에 연결되고, 기준 노드(N22)를 통해 인가되는 기준전압(Vref)에 의해 게이팅된다. 제2 피모스 트랜지스터(22B)는 제1노드(N21)와 셀프 바이어싱 노드(N25) 사이에서 제1 피모스 트랜지스터(22A)와 병렬로 연결되고, 셀프 바이어싱 노드(N25)로부터 출력되는 신호, 즉 셀프 바이어스 신호(Vself)에 의해 게이팅된다. 제3 피모스 트랜지스터(22C)는 제1노드(N21)와 출력노드(N27) 사이에 연결되고, 셀프 바이어스 신호(Vself)에 의해 게이팅 된다. 제4 피모스 트랜지스터(22D)는 제1노드(N21)와 출력노드(N27) 사이에서 제3 피모스 트랜지스터(22C)와 병렬로 연결되고, 입력노드(N28)로부터의 수신되는 입력신호(IN)에 의해 게이팅된다.
제1 엔모스 트랜지스터(23A)는 제2노드(N26)와 셀프 바이어싱 노드(N25) 사이에 연결되고, 기준 노드(N22)를 통해 인가되는 기준전압(Vref)에 의해 게이팅된다. 제2 엔모스 트랜지스터(23B)는 제2노드(N26)와 셀프 바이어싱 노드(N25) 사이에서 제1 엔모스 트랜지스터(23A)와 병렬로 연결되고, 셀프 바이어싱 노드(N25)로부터 출력되는 신호에 의해 게이팅된다. 제3 엔모스 트랜지스터(23C)는 제2노드(N26)와 출력노드(N27) 사이에 연결되고, 셀프 바이어스 신호(Vself)에 의해 게이팅된다. 제4 엔모스 트랜지스터(23D)는 제2노드(N26)와 출력노드(N27) 사이에서 제3 엔모스 트랜지스터(23C)와 병렬로 연결되어, 입력노드(N28)로부터의 입력신호(IN)에 의해 게이팅된다.
전류조절회로(320,320')는 셀프 바이어싱 노드(N24)로부터 출력되는 셀프 바이어스 신호(Vself)의 전압레벨을 일정하게 유지하기 위해 셀프 바이어스 신호(Vself)에 응답하여 셀프 바이어스드 연산 증폭기(310)에 전류를 공급하고, 셀프 바이어스드 연산 증폭기(210)로부터 전류를 싱크(sink)한다.
소신호 수신기 회로(300)에서는 셀프 바이어싱 노드(N25)의 셀프 바이어스 신호가 셀프 바이어스드 연산 증폭기(310)에서 커먼 모드(Common mode) 입력전압을 트래킹(tracking)하는데 이용될 뿐 아니라 전류소스(220) 및 전류싱크(220')의 전류를 조절하는데 이용된다. 이에 따라 셀프 바이어스 신호(Vself)의 전압레벨이 일정하게 유지될 수 있다. 따라서 셀프 바이어스 신호는 기준전압(Vref)의 변화에 무관하게 일정해지게 되며, 저전압 인터페이스 특성이 향상된다.
소신호 수신기 회로(300)는 스윙 안정화 블럭(26)를 포함한다. 스윙 안정화 블럭(26)는 입력노드(N28)와 셀프 바이어싱 노드(N25) 사이에 연결된다. 스윙 안정화 블럭(26)는 박스로 도시되었으나, 일례로 저항, 캐패시터, 인덕터 등 공급된 전력을 소비,축적, 방출하는 수동(passive) 소자, 트랜지스터, 다이오드 등 작은 신호를 넣어 큰 출력신호로 변화시킬 수 있는 능동(active) 소자 등으로 다양하게 구현될 수 있다.
예를 들어 스윙 안정화 블럭(26)가 적어도 하나의 엔모스 트랜지스터(NMOS)로 구현된 경우, 트랜지스터는 입력노드(N28)의 입력신호(IN)에 따라 게이팅되고, 드레인과 소스는 모두 셀프 바이어싱 노드(N25)에 함께 연결될 수 있다.
예를 들어 스윙 안정화 블럭(26)가 적어도 하나의 피모스 트랜지스터(PMOS)로 구현된 경우, 트랜지스터는 셀프 바이어스 신호(Vself)에 따라 게이팅되고, 드레인과 소스는 모두 입력노드(N28)에 함께 연결될 수 있다.
도 4은 본 발명의 차동 소신호 수신기를 포함하는 메모리 장치를 나타낸 블럭도이다.
도 4을 참조하면, 도 4에 도시된 메모리 장치(400)는 컨트롤로직(Control Logic, 55), 로우 디코더(Row Decoder,53), 컬럼 디코더(Column Decoder,54), 메모리 셀 어레이(Memory Cell Array,50), 센스앰프(Sense Amplifier; S/A, 51), 입출력 게이트(Input/Output Gate, 100), 입력 버퍼(57) 및 출력 드라이버(56)를 포함한다.
컨트롤 로직(55)은 복수의 신호들에 응답하여 각 구성요소(elements; 53,54,56 등)를 제어한다.
로우 디코더(53)는 컨트롤 로직(55)으로부터 출력되는 로우 어드레스를 디코딩하여 디코딩 결과에 따라 복수의 로우들 중에서 어느 하나의 로우(또는 워드라인)를 선택한다.
메모리 셀 어레이(50)는 도 3에서 하나만 도시되어 있으나, 실시예에 따라 복수의 메모리 셀 어레이, 메모리 셀 어레이를 포함하는 복수의 뱅크들 등으로 구현가능하다.
메모리 셀 어레이(50)는 복수의 로우들(또는 워드라인들), 복수의 컬럼들(또는 비트라인들) 및 데이터를 저장하기 위한 복수의 메모리 셀들을 포함한다.
센스 앰프(51)는 각 비트라인의 전압 변화를 감지하고 증폭한다.
컬럼 디코더(54)는 컨트롤 로직(55)으로부터 출력되는 컬럼 어드레스를 디코딩하여, 디코딩 결과에 따라 복수의 컬럼 선택 신호를 입출력 게이트(100)로 발생한다.
입출력 게이트(100)는 컬럼 디코더(54)로부터 출력된 복수의 컬럼 선택 신호들에 따라 데이터 또는 신호들을 감지증폭기(51), 출력드라이버(56) 또는 입력버퍼(57)로 전송한다.
라이트(Write) 동작 동안, 입출력게이트(100)는 컬럼 디코더(54)로부터 출력된 복수의 컬럼 선택 신호들에 따라 입력 버퍼(57)로부터 수신된 데이터(DQi; i 는 자연수)를 드라이버(미도시)를 통해 복수의 메모리 셀 어레이들(50)로 전송한다.
리드(Read) 동작 동안, 입출력게이트(100)는 컬럼 디코더(54)로부터 출력된 복수의 컬럼 선택 신호들에 따라 센스앰프(51)에 의해 감지 증폭된 복수의 신호들을 데이터로서 출력드라이버(56)로 전송한다.
도 5는 본 발명의 실시예들에 따른 소신호 수신기를 포함하는 메모리 시스템을 나타낸 블럭도이다.
도 4과 도 5를 참조하면, 메모리 시스템(500)은 PC(personal computer), 태블릿(tablet) PC, 또는 이동용 컴퓨팅 장치(mobile computing device)로 구현될 수 있다. 메모리 시스템(500)은 메인 보드, 메인 보드에 장착된 슬롯(520), 슬롯(520)에 삽입될 수 있는 메모리 모듈(510), 및 슬롯(520)을 통하여 메모리 모듈(510)에 장착된 복수의 메모리 장치들(400~400-m)의 동작을 제어할 수 있는 칩셋 (530), 복수의 메모리 장치들(400-1~400-m)과 통신하기 위한 프로세서(550)를 포함한다.
복수의 메모리 장치들(400-1~400-m) 각각은 도 4에 도시된 메모리 장치(400)일 수 있다.
도 5에서는 설명의 편의를 위해, 메모리 모듈(510)이 하나만 도시되었으나, 메모리 시스템(500)은 적어도 하나 이상의 메모리 모듈을 포함한다.
칩셋(530)은 프로세서(550)와 메모리 모듈(510) 사이에 데이터, 어드레스, 또는 제어 신호들을 주고 받기 위해 사용된다. 칩셋(530)은 메모리 컨트롤러(540)를 포함한다. 실시 예에 따라, 메모리 컨트롤러(540)는 프로세서(550)에서 구현될 수 있다.
도 6은 본 발명의 실시예들에 따른 다수의 메모리 장치를 포함한 모듈의 일실시예를 나타낸 블럭도이다.
도 6을 참조하면, 모듈(600)은 메모리컨트롤러(610), 입출력인터페이스 장치(611) 및 복수의 메모리 장치들(650-1 ~ 650-4)을 포함할 수 있다.
메모리 컨트롤러(610)와 입출력 인터페이스 장치(611)는 메모리 장치들(650)과 별도로 구현되어 호스트(1)와 통신할 수 있다.
실시예에 따라, 메모리 컨트롤러(610)와 입출력 인터페이스 장치(611)는 하나의 칩에 구현될 수 있다. 복수의 메모리 장치들(650-1 ~ 650-4) 각각은 상기 칩을 통해 호스트(1)와 데이터 교환을 할 수 있다.
도 7은 본 발명의 실시예들에 따른 다수의 메모리 장치를 포함한 모듈의 다른 실시예를 나타낸 블럭도이다.
도 7을 참조하면, 모듈(700)은 복수의 메모리 장치들(710-1 ~ 710-5)을 포함할 수 있다. 복수의 메모리 장치들(710-1 ~ 710-5) 중 어느 하나(710-3)는 호스트(Host)와 직접 연결되어 통신할 수 있다. 각 메모리 장치(710)는 메모리 컨트롤러(620)를 각각 포함하여, 복수의 메모리 장치들(710-1 ~ 710-5) 상호 간에 체인(chain) 방식으로 연결될 수 있다. 호스트(1)와 연결되지 않은 나머지 메모리 장치들(710)은 체인을 따라 간접적으로 호스트(1)와 통신할 수 있다.
실시예에 따라, 메모리 장치(710)의 동작을 제어할 수 있는 메모리 컨트롤러(720)는 메모리 장치(710) 내의 일부로서 구현될 수 있고 또한 메모리 장치(720)와 적층된 구조로 구현될 수도 있다.
도 8은 도 4의 메모리 장치를 포함하는 멀티-칩 패키지의 실시예를 나타낸 블럭도이다.
도 8을 참조하면, 멀티-칩 패키지(800)는 회로 기판(800-1), 예컨대 PCB(printed circuit board) 위에 형성된 메모리 컨트롤러(840)와 메모리 컨트롤러 위에 형성된 복수의 메모리 장치들(810)을 포함한다. 복수의 메모리 장치들(810) 각각은 도 3에 도시된 메모리 장치(800)로 구현될 수 있다.
메모리 컨트롤러(840)는 본딩 와이어들(800-2)과 솔더 볼들(800-3)을 통하여 외부 장치와 통신할 수 있다. 또한, 메모리 컨트롤러(840)와 복수의 메모리 장치들(810)은 복수의 본딩 와이어들(803-4와 803-5)을 통하여 통신할 수 있다.
도 8에서는 설명의 편의를 위하여 복수의 메모리 장치들(810)이 메모리 컨트롤러(840) 위에 형성된 예를 도시하였으나, 실시 예에 따라 복수의 장치들(810 과 840)의 구현 위치가 서로 바뀔 수 있다.
또한, 메모리 컨트롤러(840)와 복수의 메모리 장치들(810)은 복수의 본딩 와이어들(803-4와 803-5) 이외의 접속 수단을 통하여 서로 통신할 수 있고, 메모리 컨트롤러(840)와 솔더 볼들(802)은 본딩 와이어들(803) 이외의 접속 수단을 통하여 서로 접속될 수 있다. 상기 접속 수단은 수직 전기 소자(vertical electrical element), 예컨대 TSV(through silicon via)로 구현될 수도 있다.
도 9는 도 1에 도시된 메모리 장치를 포함하는 데이터 처리 시스템의 다른 실시예를 나타낸다.
도 9를 참조하면, 데이터 처리 시스템(900)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
데이터 처리 시스템(900)은 메모리 장치(940)를 포함한다. 메모리 장치(940)는 메모리 장치(940)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(950)를 포함한다.
프로세서(920)는 입력 장치(930)를 통하여 입력된 데이터에 따라 메모리 장치(940)에 저장된 데이터를 디스플레이(910)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(930)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(920)는 데이터 처리 시스템(900)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(950)의 동작을 제어할 수 있다. 실시 예에 따라, 메모리 장치(940)의 동작을 제어할 수 있는 메모리 컨트롤러(950)는 메모리 장치(940) 내의 일부로서 구현될 수 있고 또한 메모리 장치(950)와 적층된 구조로 구현될 수도 있다.
도 10은 본 발명의 실시예들에 따른 소신호 수신기가 입력전압의 변화에 따라 나타나는 출력신호의 그래프이다.
도 10을 참조하면, 본 발명의 실시예들에 따른 소신호 수신기에 0.6V 정도의 저전압의 입력신호(IN)가 인가되어도, 출력신호(OUT)가 안정적으로 출력되는 것을 볼 수 있다.
도 11a는 입력신호로 인가되는 전압의 변화에 따라 소신호 수신기에서 출력되는 출력 신호를 나타내는 전압-시간 그래프이고, 도 11b는 입력신호로 인가되는 전압의 변화에 따라 본 발명의 실시예들에 따른 입출력 게이팅되는 출력 신호를 나타내는 전압-시간 그래프이다.
도 11a의 경우 입력신호(IN)가 1.1V 이하에서는 출력신호(OUT, 도 11a에서 *)가 안정적으로 출력되지 않을 수 있다. 그러나 도 11b에 도시된 바와 같이, 스윙 안정화 블럭를 입력 노드와 셀프 바이어싱 노드 사이에 연결하여 입력신호(IN)를 보완해줌으로써 0.98V의 낮은 입력신호(IN)에서도 출력신호(도11b의 *)가 좀 더 낮은 전압을 공급할 수 있는 것을 볼 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 200, 300 : 소신호 수신기 회로
110, 210, 310 : 셀프 바이어스드 연산 증폭기
120,120', 220,220', 320,320' : 전류조절회로
230, 330 : 스위칭 회로

Claims (10)

  1. 제1 전원 전압 단자와 제1 노드 사이에 연결되어 셀프 바이어스 신호에 응답하여 전류을 공급하는 제1 전류 조절 회로;
    상기 제1 노드와 제2 노드 사이에 연결되어, 입력 신호를 기준 전압과 비교하여 셀프 바이어싱 노드에 상기 셀프 바이어스 신호를 공급하고, 출력노드를 통해 출력 신호를 출력하는 셀프 바이어스드 연산 증폭기; 및
    상기 제2 노드와 제2 전원 전압 단자 사이에 연결되어, 상기 셀프 바이어스 신호에 응답하여 상기 제2 노드의 전류를 싱크하는 제2 전류 조절 회로를 포함하고,
    상기 셀프 바이어스드 연산 증폭기는
    상기 입력 신호가 인가되는 입력 노드와 상기 셀프 바이어싱 노드 사이에 연결되어, 상기 기준 전압과 비교되는 상기 입력 신호를 안정화시키는 스윙 안정화 블럭을 포함하는 소신호 수신기.
  2. 제1항에 있어서, 상기 셀프 바이어스드 연산 증폭기는
    상기 제1노드와 상기 셀프 바이어싱 노드 사이에 연결되고, 기준 노드를 통해 인가되는 상기 기준전압에 의해 게이팅되는 제1 피모스 트랜지스터;
    상기 제1노드와 상기 출력노드 사이에 연결되고, 상기 입력신호에 의해 게이팅 되는 제2 피모스 트랜지스터;
    상기 제2노드와 상기 셀프 바이어싱 노드 사이에 연결되고, 상기 기준 노드를 통해 인가되는 기준전압에 의해 게이팅 제1 엔모스 트랜지스터;
    상기 제2노드와 상기 출력노드 사이에 연결되어, 상기 입력신호에 의해 게이팅되는 제2 엔모스 트랜지스터를 더 포함하는 소신호 수신기.
  3. 제1항에 있어서, 상기 제1 전류 조절 회로는
    상기 제1 전원 전압 단자와 상기 제1 노드 사이에 연결되고, 상기 셀프 바이어스 신호에 따라 게이팅되는 피모스 트랜지스터를 포함하는 소신호 수신기.
  4. 제1항에 있어서, 상기 제2 전류 조절 회로는
    상기 제2 전원 전압 단자와 상기 제2 노드 사이에 연결되고, 상기 셀프 바이어스 신호에 따라 게이팅되는 엔모스 트랜지스터를 포함하는 소신호 수신기.
  5. 제1항에 있어서, 상기 스윙 안정화 블럭은
    소스와 드레인이 상기 셀프 바이어싱 노드에 함께 연결되어 상기 입력 신호에 의해 게이팅되는 적어도 하나의 엔모스 트랜지스터를 포함하는 소신호 수신기.
  6. 제1항에 있어서, 상기 소신호 수신기는
    상기 제2 전류 조절 회로와 상기 제2 전원 전압 단자 사이에 연결되어, 상기 셀프 바이어스 연산 증폭기의 동작 수행을 온-오프하는 스위칭 회로를 더 포함하는 소신호 수신기.
  7. 제1 전원 전압 단자와 제1 노드 사이에 연결되어 셀프 바이어스 신호에 응답하여 전류을 공급하는 제1 피모스 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 연결되어, 입력 신호를 기준 전압과 비교하여 셀프 바이어싱 노드로 상기 셀프 바이어스 신호를 공급하고, 출력노드를 통해 연산 증폭된 출력 신호를 출력하는 셀프 바이어스드 연산 증폭기; 및
    상기 제2 노드와 제2 전원 전압 단자 사이에 연결되어, 상기 셀프 바이어스 신호에 응답하여 상기 제2 노드의 전류를 싱크하는 제1 엔모스 트랜지스터를 포함하고,
    상기 셀프 바이어스드 연산 증폭기는
    상기 제1 노드와 상기 셀프 바이어싱 노드 사이에서 병렬로 연결된 복수의 피모스 트랜지스터들;
    상기 셀프 바이어싱 노드와 상기 제2 노드 사이에서 병렬로 연결된 복수의 엔모스 트랜지스터들; 및
    상기 입력 신호가 인가되는 입력 노드와 상기 셀프 바이어싱 노드 사이에 연결되고, 상기 입력 신호를 변환하여 상기 셀프 바이어싱 노드로 제공하는 스윙 안정화 블럭을 포함하는 집적 회로.
  8. 제7항에 있어서, 상기 스윙 안정화 블럭은
    소스와 드레인이 각각 상기 셀프 바이어싱 노드에 연결되어 상기 입력신호에 따라 게이팅되는 적어도 하나의 엔모스 트랜지스터인 집적 회로.
  9. 제7항에 있어서, 상기 복수의 피모스 트랜지스터들은
    상기 제1노드와 상기 셀프 바이어싱 노드 사이에 연결되고, 기준 노드를 통해 인가되는 기준전압에 의해 게이팅되는 제2 피모스 트랜지스터;
    상기 제1노드와 상기 셀프 바이어싱 노드 사이에서 상기 제2 피모스 트랜지스터와 병렬로 연결되고, 상기 셀프 바이어스 신호에 의해 게이팅되는 제3 피모스 트랜지스터;
    상기 제1노드와 출력노드 사이에 연결되고, 상기 셀프 바이어스 신호에 의해 게이팅되는 제4 피모스 트랜지스터; 및
    상기 제1노드와 상기 출력노드 사이에서 상기 제4 피모스 트랜지스터와 병렬로 연결되고, 입력노드로부터의 수신되는 입력신호에 의해 게이팅되는 제5 피모스 트랜지스터를 포함하는 집적 회로.
  10. 제7항에 있어서, 상기 복수의 엔모스 트랜지스터들은
    상기 제2노드와 상기 셀프 바이어싱 노드 사이에 연결되고, 상기 기준 노드를 통해 인가되는 기준전압에 의해 게이팅되는 제2 엔모스 트랜지스터;
    상기 제2노드와 상기 셀프 바이어싱 노드 사이에서 제2 엔모스 트랜지스터와 병렬로 연결되고, 상기 셀프 바이어싱 노드로부터 출력되는 신호에 의해 게이팅되는 제3 엔모스 트랜지스터;
    상기 제2노드와 상기 출력노드 사이에 연결되고, 상기 셀프 바이어스 신호에 의해 게이팅되는 제4 엔모스 트랜지스터; 및
    상기 제2노드와 상기 출력노드 사이에서 제4 엔모스 트랜지스터와 병렬로 연결되어, 상기 입력신호에 의해 게이팅되는 제5 엔모스 트랜지스터를 포함하는 집적 회로.
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