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KR20200080799A - 반도체 패키지용 비전도성 접착필름 및 이를 이용하는 반도체 패키지의 제조방법 - Google Patents

반도체 패키지용 비전도성 접착필름 및 이를 이용하는 반도체 패키지의 제조방법 Download PDF

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KR20200080799A
KR20200080799A KR1020180170634A KR20180170634A KR20200080799A KR 20200080799 A KR20200080799 A KR 20200080799A KR 1020180170634 A KR1020180170634 A KR 1020180170634A KR 20180170634 A KR20180170634 A KR 20180170634A KR 20200080799 A KR20200080799 A KR 20200080799A
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adhesive film
semiconductor
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최태진
김우정
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주식회사 두산
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Abstract

본 발명은 반도체 패키지용 비전도성 접착필름 및 이를 이용하는 반도체 패키지의 제조방법에 관한 것으로서, 상기 반도체 패키지용 비전도성 접착필름은 기재; 및 상기 기재의 일면에 배치되고, 25 ℃에서의 저장 탄성률(tensile modulus)이 2 내지 4 GPa인 접착층을 포함한다.

Description

반도체 패키지용 비전도성 접착필름 및 이를 이용하는 반도체 패키지의 제조방법{NON-CONDUCTIVE ADHESIVE FILM FOR SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAG USING THE SAME}
본 발명은 반도체 패키지용 비전도성 접착필름 및 이를 이용하는 반도체 패키지의 제조방법에 관한 것으로서, 구체적으로 반도체 패키지의 휨(warpage) 변형을 최소화할 수 있는 반도체 패키지용 비전도성 접착필름 및 이를 이용하는 반도체 패키지의 제조방법에 관한 것이다.
최근 반도체 산업의 발달과 더불어 디바이스(device)의 처리 속도, 디자인(design) 그리고 고기능성이 더욱 요구되고 있다. 특히, 휴대폰, 태블릿 PC와 같은 모바일 디바이스(mobile device)의 경우, 고성능화와 더불어 소형화, 박형화 및 경량화가 요구되고 있다. 이러한 요구에 따라 최근 디바이스 소자의 3차원 적층 방식에 대한 연구가 진행되고 있다. 특히, 실리콘 관통 전극(through silicon via, TSV)을 이용한 3차원 패키징 기술(이하, 'TSV 3D 패키징 기술'이라 함)은 배선 거리를 크게 단축시킬 수 있기 때문에, 소자의 고속화, 저소비 전력화, 소형화 등의 측면에서 매우 큰 장점을 가진다. 또, 매우 미세한 금속 배선과 다수의 금속 및 유전체 층을 형성할 수 있고, 기존의 반도체 공정 장비를 그대로 사용할 수 있다. 그러므로, TSV 3D 패키징 기술의 적용은 앞으로도 크게 확대될 전망이다.
TSV 3D 패키징 기술은 웨이퍼(wafer)에 실리콘 관통 전극을 형성하는 TSV 드릴 및 충진 공정, 초박형 웨이퍼를 캐리어 웨이퍼(carrier wafer) 상에 임시 가고정형 접착소재(temporary bonding and debonding adhesives)를 이용하여 접착하는 임시 본딩 및 디본딩 공정, 웨이퍼를 박형화하기 위한 백그라인딩(back-grinding) 공정, 제작된 초박형 반도체 칩을 3차원적으로 적층하여 본딩하는 공정으로 나누어진다.
여기서, 반도체 칩의 3D 적층시, 최근 비전도성 접착필름을 이용하여 반도체 칩을 본딩하고 있다. 그러나, 종래 비전도성 접착필름과 반도체 칩 간의 열팽창계수 차이로 인해서 온도나 시간이 경과함에 따라 반도체 패키지에 휨 변형이 발생하고, 이로 인해 접속 불량이 발생하여 신뢰성이 저하되었다.
본 발명의 목적은 반도체 패키지의 휨(warpage) 변형을 최소화할 수 있는 반도체 패키지용 비전도성 접착필름을 제공하는 것이다.
또, 본 발명의 다른 목적은 전술한 비전도성 접착필름을 이용하여 공정의 단순화 및 생상 효율성을 향상시킴과 동시에, 반도체 패키지의 신뢰성을 향상시킬 수 있는 반도체 패키지의 제조방법을 제공하고자 한다.
본 발명은 기재; 및 상기 기재의 일면에 배치되고, 25 ℃에서의 저장 탄성률(storage modulus)이 2 내지 4 GPa인 접착층을 포함하는 반도체 패키지용 비전도성 접착필름을 제공한다.
일례에 따르면, 상기 접착층은 열중량분석(TGA)에 의해 250 ℃에서 1 % 이하의 중량 감소율을 갖는다.
다른 일례에 따르면, 상기 접착층은 160 내지 200 ℃의 Onset Temperaure를 갖는다.
또, 본 발명은 (S100) 기판 상에, 전술한 비전도성 접착필름의 접착층과, 적어도 일면에 접속 단자가 배치된 TSV 구조의 반도체 소자를 순차적으로 교번 적층하여 복수층의 적층체를 형성하는 단계; (S200) 상기 적층체를 열 압착하여 상기 적층체 내 각 반도체 소자의 접속단자들을 서로 접합하는 단계; 및 (S300) 상기 열 압착된 적층체 내 접착층을 경화시키는 단계를 포함하는 반도체 패키지의 제조방법을 제공한다.
본 발명은 반도체 소자의 패키징시 휨 변형 및 슬립성을 최소화시켜 반도체 패키지의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지용 비전도성 접착필름을 개략적으로 나타낸 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지용 비전도성 접착필름을 개략적으로 나타낸 단면도이다.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 제조공정을 개략적으로 나타낸 단면도이다.
이하, 본 발명에 대하여 설명한다.
<반도체 패키지용 비전도성 접착필름>
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지용 비전도성 접착필름을 개략적으로 나타낸 단면도이고, 도 2는 본 발명의 제2 실시예에 따른 반도체 패키지용 비전도성 접착필름을 개략적으로 나타낸 단면도이다.
본 발명에 따른 비전도성 접착필름(10A)은 반도체 패키징시 사용되는 접착필름으로서, 도 1에 도시된 바와 같이, 기재(11) 및 상기 기재의 일면 상에 배치된 접착층(12)을 포함한다. 선택적으로, 상기 접착층의 타면에 배치된 다른 기재(이하, '제2 기재')(13)를 더 포함할 수 있다(도 2 참조).
이하, 도 1을 참고하여 본 발명의 제1 실시예에 따른 반도체 패키지용 비전도성 접착필름(10A)에 대해 설명한다.
1) 기재
본 발명에 따른 비전도성 접착필름에서, 기재(11)는 접착층을 지지하면서 접착층의 표면을 보호하는 부분으로, 비전도성 접착필름의 사용시 박리되어 제거된다.
이러한 기재(11)로는 당 업계에서 통상적으로 알려진 플라스틱 필름으로서 박리 가능한 것이라면 제한 없이 사용할 수 있으며, 또 이형지도 사용할 수 있다.
사용 가능한 플라스틱 필름의 비제한적인 예로는 폴리에틸렌테레프탈레이트(PET), 폴리부틸렌테레프탈레이트, 폴리에틸렌나프탈레이트 등의 폴리에스터 필름, 폴리에틸렌 필름, 폴리프로필렌 필름, 셀로판, 다이아세틸셀룰로스 필름, 트라이아세틸셀룰로스 필름, 아세틸셀룰로스부티레이트 필름, 폴리염화비닐 필름, 폴리염화비닐리덴 필름, 폴리비닐알코올 필름, 에틸렌-아세트산비닐 공중합체 필름, 폴리스타이렌 필름, 폴리카보네이트 필름, 폴리메틸펜텐 필름, 폴리설폰 필름, 폴리에터에터케톤 필름, 폴리에터설폰 필름, 폴리에터이미드 필름, 폴리이미드 필름, 불소수지 필름, 폴리아마이드 필름, 아크릴수지 필름, 노보넨계 수지 필름, 사이클로올레핀 수지 필름 등이 있다. 이러한 플라스틱 필름은 투명 혹은 반투명일 수 있고, 또는 착색되어 있거나 혹은 무착색된 것일 수도 있다. 일례에 따르면, 기재(11)는 폴리에틸렌테레프탈레이트(PET)일 수 있다. 다른 일례에 따르면, 기재(11)는 폴리이미드(PI)일 수 있다.
이러한 플라스틱 필름 상에는 이형층이 배치되어 있을 수 있다. 이형층은 기재가 접착층과 분리될 때 접착층이 손상되지 않고 형상을 유지할 수 있도록 쉽게 분리시키는 기능을 갖는다. 여기서, 이형층은 일반적으로 사용되는 필름 타입의 이형 물질일 수 있다.
이형층에 사용되는 이형제의 성분으로는 특별히 한정되지 않으며, 당 업계에 알려진 통상적인 이형제 성분을 사용할 수 있다. 이의 비제한적인 예로는, 에폭시 기반 이형제, 불소 수지로 이루어진 이형제, 실리콘계 이형제, 알키드 수지계 이형제, 수용성 고분자 등을 들 수 있다. 또, 필요에 따라 이형층의 성분으로 분말형 필러, 예컨대 실리콘, 실리카 등을 포함할 수 있다. 이때, 미립자 형태의 분말 필러는 2 타입의 분말 필러를 혼용할 수 있으며, 이때 이들의 평균 입도는 형성되는 표면조도를 고려하여 적절히 선택할 수 있다.
이러한 이형층의 두께는 당 업계에 알려진 통상적인 범위 내에서 적절히 조절할 수 있다.
본 발명에서, 기재(11)의 두께는 특별히 한정되지 않으며, 당 업계에 알려진 통상적인 범위 내에서 조절 가능하며, 예컨대 약 25 내지 150 ㎛일 수 있고, 구체적으로 약 30 내지 100 ㎛일 수 있고, 더 구체적으로 약 30 내지 50 ㎛일 수 있다.
이러한 기재의 이형력은 특별히 한정되지 않으며, 예컨대 약 1 내지 500 gf/inch일 수 있고, 구체적으로 약 10 내지 100 gf/inch 범위일 수 있다.
이형층을 형성하는 방법은 특별히 한정되지 않고, 열 프레스, 열 롤 라미네이트, 압출 라미네이트, 코팅액의 도포, 건조 등의 공지된 방법을 채용할 수 있다.
2) 접착층
본 발명에 따른 비전도성 접착필름에서, 접착층(12)은 기재(11)의 일면 상에 배치되는 것으로서, 반도체 패키징시 기판과 반도체 소자나 반도체 소자들을 서로 접속시킬 수 있고, 언더필(underfill)로서 기판과 반도체 소자 사이의 열팽창 계수 차이로 발생하는 응력과 변형을 재분배할 수 있다.
본 발명의 접착층(12)은 25 ℃에서 2 내지 4 GPa의 저장 탄성률(storage modulus)을 갖는다. 이로써, 본 발명의 비전도성 접착필름은 반도체 소자의 3차원 적층을 통한 반도체 패키징시 반도페 패키지의 휨(warpage) 발생을 최소화시킬 뿐만 아니라, 반도체 소자의 슬립(slip)으로 인한 핸들링 문제가 최소화시킬 수 있어 반도체 패키지의 신뢰성을 향상시킬 수 있다.
일례에 따르면, 본 발명의 접착층은 (a) 서로 다른 2종 이상의 에폭시 수지, (b) 경화제, (c) 경화촉진제 및 (d) 나노 실리카를 포함하는 접착용 수지 조성물로 형성될 수 있다.
상기 접착용 수지 조성물에서, 서로 다른 2종 이상의 에폭시 수지는 당 업계에 일반적으로 알려진 에폭시 수지라면, 특별한 제한없이 사용될 수 있다. 여기서, 에폭시 수지는 에폭시기를 함유하는 고분자를 의미한다.
일례에 따르면, 서로 다른 2종 이상의 에폭시 수지는 액상 에폭시 수지 및 에폭시기-함유 페녹시 수지를 포함할 수 있다. 이 경우, 본 발명의 접착층은 범프간 보이드(void) 발생이 감소하고, 범프 충진성이 향상되어 범프 접합 신뢰성을 확보할 수 있으며, 또 웨이퍼나 기판에 대한 접착력이 향상되어 박리(delamination)가 방지될 수 있고, 나아가 내열성이 향상될 수 있다.
여기서, 액상 에폭시 수지와 에폭시기-함유 페녹시 수지의 혼합 비율은 특별히 한정되지 않는다. 다만, 액상 에폭시 수지 및 페녹시 수지의 혼합 비율이 1 : 0.5~3 중량비율, 구체적으로 1 : 0.5~1.5 중량비율일 경우, 접착층이 낮은 저장 탄성률을 가질 수 있다.
본 발명에 따른 서로 다른 2종 이상의 에폭시 수지에서, 액상 에폭시 수지는 25±5 ℃에서 액체 상태인 에폭시 수지로서, 열경화성 수지이다. 이러한 제1 에폭시 수지는 접착용 수지 조성물에 접착성, 경화성을 부여하고, 경화 후의 접착층에 경화 균일성을 부여한다.
본 발명에서 사용 가능한 액상 에폭시 수지의 비제한적인 예로는 액상 비스페놀A형 에폭시 수지, 액상 비스페놀F형 에폭시 수지, 액상 나프탈렌형 에폭시 수지, 액상 아미노페놀형 에폭시 수지, 액상 수첨(水添) 비스페놀형 에폭시 수지, 액상 지환식 에폭시 수지, 액상 알코올에테르형 에폭시 수지, 액상 환상지방족형 에폭시 수지, 액상 플루오렌형 에폭시 수지, 액상 실록산계 에폭시 수지 등이 있고, 이 중에서 액상 비스페놀A형 에폭시 수지, 액상 비스페놀F형 에폭시 수지, 액상 나프탈렌형 에폭시 수지가 접착성, 경화성, 내구성, 내열성 측면에서 적절하다. 이들은 단독으로 사용되거나 또는 2종 이상이 혼합되어 사용될 수 있다.
구체적으로, 액상 에폭시 수지의 제품으로는 신닛테쓰화학제 비스페놀F형 에폭시 수지(제품명: YDF8170), DIC제 비스페놀A형 에폭시 수지(제품명: EXA-850CRP), 신닛테쓰화학제 비스페놀F형 에폭시 수지(제품명: YDF870GS), DIC제 나프탈렌형 에폭시 수지(제품명: HP4032D), 미쓰비시화학제 아미노페놀형 에폭시 수지(그레이드: JER630, JER630LSD), 모멘티부ㅇ파포만스제 실록산계 에폭시 수지(제품명: TSL9906), 신닛테쓰화학주식회사제 1, 4-시클로헥산디메탄올디글리시딜에테르(제품명: ZX1658GS) 등이 있는데, 이에 한정되지 않는다.
본 발명에 따른 2종 이상의 에폭시 수지에서, 에폭시기-함유 페녹시 수지는 적어도 하나의 말단에 에폭시기를 함유하고 있는 열가소성 고분자로, 분자 내 에폭시기는 분자량에 비해 당량이 매우 작기 때문에, 경화에 참여하지만 고온에서 유동성을 부여할 수 있다. 이러한 페녹시 수지 때문에, 본 발명의 접착층은 상온(약 25±5℃)에서 반경화(B-stage) 상태의 필름 형상으로 성형될 수 있다.
본 발명에서 사용 가능한 페녹시 수지는 고분자 사슬 내에 페녹시기를 함유하면서, 적어도 하나의 말단에 에폭시기를 함유하는 고분자라면, 특별히 한정되지 않는다.
예컨대, 페녹시 수지는 하기 화학식 1로 표시되는 화합물일 수 있는데, 이에 한정되지 않는다.
[화학식 1]
Figure pat00001
(상기 화학식 1에서,
a 및 b는 각각 1 내지 4의 정수이고,
복수의 R1 및 복수의 R2은 서로 동일하거나 또는 상이하며, 각각 독립적으로 수소, 할로겐, C1~C10의 알킬기, C3~C20의 시클로알킬기, C5~C20의 아릴기 및 니트로기로 이루어진 군에서 선택되고, 구체적으로 각각 독립적으로 수소, 할로겐, C1~C5의 알킬기, C3~C10의 시클로알킬기, C5~C10의 아릴기 및 니트로기로 이루어진 군에서 선택되며;
R3 내지 R8은 서로 동일하거나 상이하고, 각각 독립적으로 수소 또는 히드록시기이고, 다만 R3 내지 R8 중 적어도 하나가 히드록시기이며;
X1은 단일결합이거나, 또는 C1~C10의 알킬렌기이고, 구체적으로 단일결합이거나, 또는 C1~C5의 알킬렌기이며,
Y1 및 Y2는 서로 동일하거나 상이하고, 각각 독립적으로 수소, 히드록시기 또는 에폭시기이고, 단 Y1 및 Y2 중 적어도 어느 하나는 에폭시기이며,
n은 30 내지 400의 정수임).
본 발명에 따른 2종 이상의 에폭시 수지는 액상 에폭시 수지 및 페녹시 수지 이외에, 당 업계에서 알려진 에폭시 수지, 바람직하게 다관능성 에폭시 수지를 더 포함할 수 있다.
일례에 따르면, 2종 이상의 에폭시 수지는 액상 에폭시 수지, 페녹시 수지 및 다관능성 에폭시 수지를 포함할 수 있다. 이 경우, 액상 에폭시 수지, 페녹시 수지 및 다관능성 에폭시 수지 간의 혼합 비율은 특별히 한정되지 않으며, 예컨대 액상 에폭시 수지, 페녹시 수지 및 다관능성 에폭시 수지의 혼합 비율이 1 : 0.5~3 : 0.5~3 중량비율, 구체적으로 1 : 0.5~1.5 : 0.5~1.5 중량비율일 수 있다. 이 경우, 본 발명의 접착층은 접착성이 우수하고, 낮은 저장 탄성률을 가지며, 흄(fume) 발생이 최소화될 수 있다.
본 발명에서 사용 가능한 다관능성 에폭시 수지는 2개 이상의 에폭시기를 함유하는 에폭시 수지이다. 이러한 다관능성 에폭시 수지는 접착층에 전기 절연성, 내열성, 화학적 안정성, 강도(toughness) 및 성형성을 부여한다.
본 발명에서 사용 가능한 다관능성 에폭시 수지로는 분자(단량체)당 2개 이상, 구체적으로 2개 내지 5개의 에폭시기를 함유하는 에폭시 수지라면 특별히 한정되지 않는다.
다관능성 에폭시 수지의 비제한적인 예로는 페놀 또는 알킬 페놀류와 히드록시벤즈알데히드와의 축합물을 에폭시화함으로써 얻어지는 에폭시 수지, 페놀 노볼락형 에폭시 수지, 크레졸노볼락형 에폭시 수지, 페놀아랄킬형 에폭시 수지, 바이페닐(biphenyl)형 에폭시 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 선형지방족 에폭시 수지, 지환식 에폭시 수지, 복소환식 에폭시 수지, 스피로환을 포함하는 에폭시 수지, 자일록형 에폭시 수지, 다관능형 에폭시 수지, 나프톨노블락형 에폭시 수지, 비스페놀A/비스페놀F/비스페놀AD의 노볼락형 에폭시 수지, 비스페놀A/비스페놀F/비스페놀AD의 글리시딜에테르 에폭시 수지, 비스히드록시비페닐계 에폭시 수지, 디시클로펜타디엔계 에폭시 수지, 나프탈렌계 에폭시 수지 등이 있다. 이 중에서 25±5 ℃에서 비(非)액상인 다관능성 에폭시 수지가 바람직하다. 여기서, 25±5 ℃에서 비(非)액상이라 함은 25±5 ℃에서 반고상이거나 또는 고상인 에폭시 수지로, 고상에 근접한 에폭시 수지도 포함한다.
상기 접착용 수지 조성물은 경화제를 포함한다. 상기 경화제는 2종 이상의 에폭시 수지를 경화시키는 성분이다.
본 발명에서 사용 가능한 경화제로는 당해 기술분야에서 통상적으로 에폭시 수지를 경화시키는 성분으로 알려진 것이라면 제한 없이 사용할 수 있다. 예를 들어, 테트라하이드로 프탈산 무수물, 메틸 테트라하이드로프탈산 무수물, 메틸 헥사하이드로 프탈산 무수물, 헥사하이드로 프탈산 무수물, 트리알킬 테트라하이드로프탈산 무수물, 메틸 사이클로헥센디카르복실산 무수물, 프탈산 무수물, 말레산 무수물, 피로멜리트산 무수물 등의 산무수물계 경화제; 메타페닐렌디아민, 디아미노이페닐메탄, 디아미노이페닐설폰 등의 방향족 아민계 경화제; 디에틸렌트리아민, 트리에틸렌테트라아민 등의 지방족 아민계 경화제; 페놀아랄킬형 페놀수지, 페놀노볼락형 페놀수지, 자일록형 페놀수지, 크레졸노볼락형 페놀수지, 나프톨형 페놀수지, 테르펜형 페놀수지, 다관능형 페놀수지, 디시클로펜타디엔계 페놀수지, 나프탈렌형 페놀수지, 비스페놀A와 레졸로부터 합성된 노볼락형 페놀수지 등과 같은 페놀계 경화제; 디시안디아미드(dicyandiamide) 등의 잠재성 경화제 등이 있는데, 이들은 단독으로 사용되거나 또는 2종 이상이 혼합되어 사용될 수 있다.
상기 접착용 수지 조성물은 경화촉진제를 포함한다. 다만, 본 발명에서는 경화속도를 조절할 뿐만 아니라, 점착층의 고온 안정성을 확보하기 위해서, 하기 화학식 2로 표시되는 화합물 및 하기 화학식 3으로 표시되는 화합물로 이루어진 군에서 선택된 1종 이상을 경화촉진제로 포함한다.
[화학식 2]
Figure pat00002
[화학식 3]
Figure pat00003
상기 화학식 2 및 3에서,
n1은 1 또는 2이고,
n2는 각각 0 내지 2의 정수이며,
X1 내지 X6은 서로 동일하거나 또는 상이하고, 각각 독립적으로 N 또는 C(R1)이고, 다만 X1 내지 X6 중 1 이상 N이며,
Y1 내지 Y6은 서로 동일하거나 또는 상이하고, 각각 독립적으로 N(R2) 또는 C(R3)(R4)이고, 다만 Y1 내지 Y6 중 1 이상 N(R2)이며,
이때 복수의 C(R1)는 서로 동일하거나 또는 상이하고, 복수의 N(R2)는 서로 동일하거나 또는 상이하며, 복수의 C(R3)(R4)은 서로 동일하거나 또는 상이하고,
R1, R2, R3 및 R4는 각각 독립적으로 수소, 중수소(D), 할로겐, 시아노기, 니트로기, C1~C20의 알킬기, C2~C20의 알케닐기, 및 C2~C20의 알키닐기로 이루어진 군에서 선택된다.
구체적으로, 상기 화학식 2에서, X1 내지 X6 중 1~2개는 N이고, 나머지는 C(R1)일 수 있다.
또, 상기 화학식 3에서, Y1 내지 Y6 중 1~2개는 N(R2)이고, 나머지는 C(R3)(R4)일 수 있다.
또, 상기 화학식 2 및 3에서, R1, R2, R3 및 R4는 각각 독립적으로 수소, 중수소(D), 할로겐, 시아노기, 니트로기, C1~C12의 알킬기, C2~C12의 알케닐기, 및 C2~C12의 알키닐기로 이루어진 군에서 선택될 수 있다.
상기 화학식 2로 표시되는 경화촉진제의 예로는 하기 화학식 2a로 표시되는 화합물, 하기 화학식 2b로 표시되는 화합물 등이 있는데, 이에 한정되지 않는다.
[화학식 2a]
Figure pat00004
[화학식 2b]
Figure pat00005
상기 화학식 3로 표시되는 화합물의 예로는 하기 화학식 3a로 표시되는 화합물 등이 있는데, 이에 한정되지 않는다.
[화학식 3a]
Figure pat00006
일례에 따르면, 경화촉진제는 상기 화학식 2a의 화합물, 상기 화학식 2b의 화합물 및 상기 화학식 3a의 화합물로 이루어진 군에서 선택된 1종 이상을 포함할 수 있다.
본 발명의 접착용 수지 조성물에서, 경화촉진제의 함량은 2종 이상의 에폭시 수지 함량이나, 경화제의 종류 및 함량을 고려하여 조절하는 것이 바람직하다. . 일례에 따르면, 본 발명의 접착용 수지 조성물에서, 2종 이상의 에폭시 수지의 함량은 수지 조성물의 총량을 기준으로 약 40~80 중량% 범위이고, 경화제의 함량은 수지 조성물의 총량을 기준으로 약 5~20 중량% 범위이며, 경화촉진제의 함량은 수지 조성물의 총량을 기준으로 약 0.01~1 중량% 범위일 수 있다. 이 경우, 본 발명의 접착층은 상온에서 낮은 저장 탄성율을 가질 뿐만 아니라 취급성이 용이하며, 접착력이 우수하고, 발포성 보이드를 최소화할 수 있으며, 접속성 불량이 발생하지 않는다.
상기 접착용 수지 조성물은 나노 실리카를 포함한다. 나노 실리카는 점도 및 작업성을 조절할 수 있고, 접착성을 향상시키면서, 열팽창계수(CTE)를 낮출 수 있다. 이로 인해, 본 발명에 따른 비전도성 접착필름을 이용하여 반도체 패키징시, 휨 특성 및 내크랙성이 향상될 수 있다.
이러한 나노 실리카의 형상은 특별히 제한되지 않으며, 예컨대 각상, 구상 등일 수 있다.
또, 나노 실리카의 평균 입경은 특별히 제한되지 않으며, 예컨대 10 내지 100 ㎚ 범위일 수 있다. 만약, 나노 실리카의 평균입 경이 전술한 범위일 경우, 경화물의 기계적 물성이 더 향상될 수 있다.
본 발명의 접착용 수지 조성물에서, 나노 실리카의 함량은 특별히 한정되지 않으며, 예컨대 접착용 수지 조성물의 총량이 100 중량%가 되도록 조절하는 잔량일 수 있으며, 구체적으로 당해 접착용 수지 조성물의 총량을 기준으로 약 10 내지 50 중량%일 수 있다. 만약, 나노 실리카의 함량이 전술한 범위일 경우, 낮은 열팽창계수(CTE)를 갖는 접착층이 형성되기 때문에, 기판 및 반도체 소자 간의 열팽창계수 차이가 작아 휨(warpage)이나 크랙(crack) 발생을 최소화할 수 있다.
본 발명의 접착용 수지 조성물은 필요에 따라 전술한 성분들 이외에, 당 기술 분야에서 통상적으로 알려진 첨가제를 당해 조성물의 사용 목적 및 사용 환경에 따라 선택적으로 더 포함할 수 있다. 예를 들어, 아세톤, 메틸에틸케톤, 톨루엔, 에틸아세테이트 등의 용매, 점착증진제, 커플링제, 대전방지제, 밀착력 증진제, 젖음성 향상제, 레벨링 증진제 등이 있는데, 이에 한정되지 않는다.
이러한 첨가제의 함량은 특별히 한정되지 않으며, 당 기술분야에 알려진 통상적인 범위로 사용될 수 있다. 예컨대, 당해 수지 조성물의 총량을 기준으로 약 0.01 내지 10 중량%일 수 있다.
전술한 접착용 수지 조성물은 당 기술분야에 통상적으로 알려진 방법을 통해 제조될 수 있다. 예컨대, 서로 다른 2종 이상의 에폭시 수지(예, 액상 에폭시 수지, 페녹시 수지 및 다관능성 에폭시 수지로 이루어진 군에서 선택된 1종 이상), 경화제, 경화촉진제, 나노 실라카, 및 선택적으로 첨가제를 볼밀, 비드밀, 3롤 밀(3roll mill) 바스켓 밀(basket mill), 디노 밀(dyno mill), 플레너터리(planetary) 등의 혼합 장비를 사용하여 실온 내지 적절히 승온된 온도에서 혼합 및 교반하여 접착용 수지 조성물을 제조할 수 있다.
본 발명에 따른 접착층의 두께는 특별히 한정되지 않으며, 예컨대 약 1 내지 100 ㎛, 구체적으로 약 5 내지 50 ㎛일 수 있다. 다만, 접착층이 전술한 범위의 두께를 가질 경우, 필름의 제막성, 두께 균일성 등이 향상될 수 있다.
본 발명에 따른 접착층은 약 160 내지 200 ℃의 Onset Temperature를 가질 수 있다. 이와 같이, 본 발명의 접착층은 Onset Temperature가 높기 때문에, 고온에서 안정한 경화특성을 발휘할 수 있다.
또한, 본 발명의 접착층은 열중량분석(TGA)에 의해 250 ℃에서 중량 감소율이 1 % 이하일 수 있다. 이와 같이, 본 발명의 접착층이 우수한 고온 안정성을 갖는다. 이 때문에, 본 발명의 비전도성 접착필름으로부터의 흄(fume) 발생이 최소화될 수 있고, 그러므로 본 발명의 비전도성 접착필름은 친환경적, 경제적으로 반도체 소자를 패키징할 수 있다.
본 발명에 따른 비전도성 접착필름은 당 기술분야에 일반적으로 알려진 방법을 통해 제조될 수 있다. 예컨대, 전술한 방법을 통해 얻은 접착용 수지 조성물을 필요에 따라 희석이 가능한 유기 용제로 희석하여 도막 제조가 용이한 적정 농도로 믹싱한 후, 이를 기재에 도포하고 건조하는 방식으로 비전도성 접착필름을 제조할 수 있다.
상기 도포 및 건조 방식은 바 코팅, 그라비아 코팅, 콤마 롤 코팅, 롤 리버스 코팅, 롤 나이퍼 코팅, 다이 코팅, 립 코팅 등 도막을 형성시킬 수 있는 방법이라면 특별히 한정되지 않는다.
전술한 본 발명의 비전도성 접착필름은 저장 탄성률이 낮고 열팽창계수(CTE)가 낮기 때문에, 반도체 패키지의 휨 변형 등 신뢰성이 우수하고, 고온 안정성이 우수하기 때문에, 고온에서 패키징 할 수 있어 공정성이 우수하다. 또한, 본 발명의 비전도성 접착필름은 범프 충진성이 향상되어 범프 접합 신뢰성을 확보할 수 있으며, 또한 웨이퍼나 기판에 대한 접착력이 향상되어 박리(delamination)가 방지될 수 있고, 나아가 내열성이 향상될 수 있다.
이하, 도 2에 도시된 본 발명의 제2 실시예에 따른 비전도성 접착필름(10B)에 대하여 설명한다.
도 2에 도시된 바와 같이, 본 발명의 비전도성 접착필름(10B)은 기재(이하, '제1 기재')(11); 상기 기재의 일면 상에 배치된 접착층(12); 및 상기 접착층(12)의 타면에 배치된 다른 기재(이하, '제2 기재')(13)를 포함할 수 있다.
제2 실시예에 따른 비전도성 접착필름(10B)은 제2 기재 이외, 다른 구성, 즉 제1 기재(11) 및 접착층(12)은 제1 실시예에 기재된 바와 동일하기 때문에, 생략한다.
본 발명에서, 제2 기재(13)는 접착층(13)의 타면에 배치되어 접착층을 지지하면서, 이의 표면을 보호하는 부분으로, 박리 가능하며, 비전도성 접착필름의 사용시 박리되어 제거된다.
이러한 제2 기재(13)는 제1 기재와 동일하거나 상이하고, 구체적인 설명은 제1 기재에 기재된 바와 동일하기 때문에, 생략한다.
<반도체 패키지의 제조방법>
한편, 본 발명은 전술한 비전도성 접착필름(10A, 10B)을 이용하여 다양한 반도체 패키지의 제조방법을 제공할 수 있다. 특히, 상기 비전도성 접착필름이 실온에서의 낮은 저장 탄성률을 갖기 때문에, 반도체 패키지의 휨 문제를 최소화하여 신뢰성을 향상시킬 수 있다. 따라서, 본 발명은 반도체 소자를 상기 비전도성 접착 필름을 이용하여 3차원적으로 적층하여 반도체 패키지의 집적도를 향상시킬 수 있다.
일례로, 반도체 패키지의 제조방법은 (S100) 기판 상에 전술한 비전도성 접착필름의 접착층과, 적어도 일면에 접속 단자가 배치된 TSV 구조의 반도체 소자를 순차적으로 교번 적층하여 복수층의 적층체를 형성하는 단계; (S200) 상기 적층체를 열 압착하여 상기 적층체 내 각 반도체 소자의 접속단자들을 서로 접합하는 단계; 및 (S300) 상기 열 압착된 적층체 내 접착층을 경화시키는 단계를 포함한다. 다만, 전술한 본 발명에 따른 제조방법은 필요에 따라 각 공정의 단계가 변형되거나 또는 선택적으로 혼용되어 수행될 수 있다.
이하, 도 3 내지 도 6을 참고하여, 본 발명에 따른 반도체 패키지의 제조방법을 각 공정 단계별로 나누어 설명하면 다음과 같다.
(S100) 적층체의 형성 단계
기판 상에, 전술한 비전도성 접착필름의 접착층과 반도체 소자를 순차적으로 교번 적층하여 복수층의 적층체를 형성한다.
일례로, (S100) 단계는 도 3(a)에 도시된 바와 같이, 반도체 소자(30)의 일면 상에 비전도성 접착필름(10A, 10B)의 접착층(12)을 배치하여 준비된 제1 단위체(100-1)를, 기판(20)의 일면 상에 적층하여 제1 적층체(200)를 형성한다. 이때, 상기 접착층(12)이 기판(20)에 접촉되도록 적층한다. 이후, 도 3(b)에 도시된 바와 같이, 상기 제1 적층체(200)의 반도체 소자(30) 상에 제2 단위체(100-2)를 상기 접착층(12)이 상기 제1 단위체(100-1)의 반도체 소자(30)에 접촉되도록 적층하여 제2 적층체(300)를 형성한다. 이어서, 도 4에 도시된 바와 같이, 상기 제2 적층체(300) 상에 제3 단위체(100-3) 내지 제n 단위체(100-n)를 순차적으로 적층하여 복수층의 적층체(400)를 형성한다(여기서, n은 3 이상, 구체적으로 3 내지 10의 자연수일 수 있음). 이때, 각 단위체 내 반도체 소자는 각각 서로 동일하거나 상이할 수 있다.
다른 일례에 따르면, 도시되지 않았지만, (S100) 단계는 기판의 일면 상에, 상기 비전도성 접착필름의 접착층을 배치한 다음, 상기 접착층의 타면 상에 반도체 소자를 배치하는 방식으로, 반복 수행하여 상기 비전도성 접착필름의 접착층과 반도체 소자가 순차적으로 교번 적층된 복수층의 적층체를 형성할 수 있다.
본 발명에서 사용 가능한 기판(20)은 일면에 회로 패턴(21)이 형성된 기판으로서, 예컨대 프린트 회로 기판(PCB), 각종 리드 프레임, 기판 표면에 저항 소자나 콘덴서 등의 전자 부품이 탑재된 기판 등일 수 있다.
본 발명에서 사용 가능한 반도체 소자(30)는 DRAM, SRAM 등의 메모리 칩이나 로직 칩, MEMS 칩, HBM(High Bandwidth Memory) DRAM 칩일 수 있다. 이러한 반도체 소자(30)는 TSV(through silicon via) 구조를 갖는 것으로, 예컨대 반도체 기판(31), 상기 반도체 기판의 내부에 형성된 복수의 관통 전극(through silicon via, TSV)(32), 상기 복수의 관통 전극 중 적어도 어느 하나에 배치된 접속 단자(33), 및 상기 접속 단자에 배치된 솔더층(예, 솔더볼)(34)을 포함한다(도 3 참조).
상기 반도체 기판(31)의 예로는 실리콘 기판, SiC 기판, GaS 기판 등일 수 있다.
상기 관통 전극(32)은 반도체 기판을 수직 방향으로 관통시킨 홀에 구리(Cu), 은(Ag), 니켈(Ni) 등의 금속이나 탄소 성분의 전도성 물질을 충진시켜 기판의 상부와 하부를 전기적으로 직접 연결하는 전극이다. 이러한 관통 전극(32)은 복수개인데, 이 중 일부는 외부로 노출되어 있다. 노출된 복수의 관통 전극(32) 중에서 적어도 한 부분에는 접속 단자(33)가 배치되어 있다.
상기 접속 단자(33)는 범프(bump), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array, PGA), 리드 그리드 어레이(lead grid array) 및 이들의 조합일 수 있다. 일례에 따르면, 상기 접속 단자는 관통 전극에 배치된 범프일 수 있다. 이러한 접속 단자(33)에는 솔더층(34)이 배치되어 있어, 적층체가 열 압착될 때 반도체 소자들은 솔더 접합되어 전기적으로 접속된다.
본 단계에서는 상기 반도체 소자를 상기 접착층 상에 약 20 내지 100 N의 압력으로 가압하여 적층시킬 수 있다. 또, 필요한 경우, 상기 반도체 소자를 상기 접착층의 Onset Temperature보다 낮은 온도, 예컨대 50 내지 100 ℃의 온도 하에서 가압 적층시킬 수 있다. 이때, 접착층은 반경화상태(B-stage)로, 기판과 반도체 소자 및 반도체 소자들을 서로 접착시킨다.
(S200) 적층체의 열 압착 단계
상기 (S100) 단계에서 얻은 복수층의 적층체(400)를 열 압착한다. 이로써, 열 압착된 적층체(500) 내 각 반도체 소자의 접속단자들이 서로 접합된다.
본 단계는 약 200 내지 300 ℃의 온도 및 약 50 내지 200 N의 압력하에서 수행된다. 예컨대, 도 5에 도시된 바와 같이, 적층체의 상, 하부를 가열 압착 가능한 장치를 이용하여 열압착한다. 이때, 적층체 내 접속단자들은 솔더층이 용융됨으로써, 솔더 접합되어 전기적으로 접속될 수 있다.
(S300) 접착층의 경화 단계
상기 (S200) 단계에서 열 압착된 적층체(500) 내 접착층(12)을 경화시킨다.
상기 접착층은 약 160 ℃ 내지 200 ℃의 Onset Temperature를 갖기 때문에, 본 단계는 상기 Onset Temperature보다 높은 온도, 예컨대 약 160 내지 200 ℃ 범위, 바람직하게 약 170 내지 200 ℃의 온도에서 수행될 수 있다.
상기 접착층의 경화 시간은 경화 온도에 따라 조절되며, 예컨대 약 1 내지 3시간일 수 있다.
이하, 본 발명을 실시예를 통해 구체적으로 설명하나, 하기 실시예 및 실험예는 본 발명의 한 형태를 예시하는 것에 불과할 뿐이며, 본 발명의 범위가 하기 실시예 및 실험예에 의해 제한되는 것은 아니다.
[실시예 1~3 및 비교예 1: 비전도성 접착 필름의 제조]
1-1. 접착용 수지 조성물의 제조
하기 표 1에 기재된 조성에 따라 각 성분들을 혼합하여 실시예 1~3 및 비교예 1의 접착용 수지 조성물을 제조하였다. 표 1에 기재된 각 성분의 함량 단위는 중량%로, 당해 수지 조성물의 총량을 기준으로 하였다.
1-2. 비전도성 접착 필름의 제조
PET 이형 필름(두께: 50 ㎛)의 일면 상에, 실시예 1-1에서 제조된 각각의 접착용 수지 조성물을 다이 코팅한 다음, 건조하여 접착층(두께: 20 ㎛)을 형성하여 비전도성 접착 필름을 제조하였다.
Figure pat00007
[ 실험예 1: 물성 평가]
실시예 1 내지 3 및 비교예 1에서 각각 제조된 비전도성 접착필름의 물성을 하기와 같이 각각 측정하였고, 이 결과를 하기 표 2에 나타내었다.
1) Onset Temperature
시차주사열량분석기(Differential Scanning Calorimetry, DSC)를 이용하여 비전도성 접착필름의 Onset Temperature를 측정하였다.
2) Volatile contents
열중량 분석기를 이용하여 비전도성 접착필름을, 분당 10 ℃씩 30℃에서 800 ℃까지 온도를 높이면서, 중량 감소율을 측정하였다.
3) 저장 탄성률
동적 열 특성 분석기(Dynamic Mechanical Analysis, DMA)를 이용하여 비전도성 접착필름을, 분당 10 ℃씩 80℃에서 270 ℃까지 온도를 높이면서, 저장 탄성율을 측정하였다
실시예 1 실시예 2 실시예 3 실시예 4 비교예 1
Onset Temperature (℃) 171 165 166 193 140
Volatile contents (%) 0.9 1.0 0.9 1.0 1.4
저장 탄성률(GPa) 2.8 3.3 3.1 2.9 4.1
10A, 10B: 비전도성 접착필름, 11: 기재
12: 접착층, 20: 기판,
30: 반도체 소자, 31: 반도체 기판,
32: 관통 전극, 33: 접속 단자,
34: 솔더층, 100-1, 100-2, 100-n: 단위체,
200, 300, 400: 적층체

Claims (12)

  1. 기재; 및
    상기 기재의 일면에 배치되고, 25 ℃에서의 저장 탄성률(storage modulus)이 2 내지 4 GPa인 접착층을 포함하는 반도체 패키지용 비전도성 접착필름.
  2. 제1항에 있어서,
    상기 접착층은 열중량분석(TGA)에 의해 250 ℃에서 1 % 이하의 중량 감소율을 갖는 반도체 패키지용 비전도성 접착필름.
  3. 제1항에 있어서,
    상기 접착층은 160 내지 200 ℃의 Onset Temperature를 갖는 반도체 패키지용 비전도성 접착필름.
  4. 제3항에 있어서,
    상기 접착층은 (a) 서로 다른 2종 이상의 에폭시 수지, (b) 경화제, (c) 하기 화학식 2로 표시되는 화합물 및 하기 화학식 3으로 표시되는 화합물로 이루어진 군에서 선택된 1종 이상의 경화촉진제, 및 (d) 나노 실리카를 포함하는 접착용 수지 조성물로 형성된 반도체 패키지용 비전도성 접착필름:
    [화학식 2]
    Figure pat00008

    [화학식 3]
    Figure pat00009

    (상기 화학식 2 및 3에서,
    n1은 1 또는 2이며,
    n2는 각각 0 내지 2의 정수이며,
    X1 내지 X6은 서로 동일하거나 또는 상이하고, 각각 독립적으로 N 또는 C(R1)이고, 다만 X1 내지 X6 중 1 이상 N이며,
    Y1 내지 Y6은 서로 동일하거나 또는 상이하고, 각각 독립적으로 N(R2) 또는 C(R3)(R4)이고, 다만 Y1 내지 Y6 중 1 이상 N(R2)이며,
    이때 복수의 C(R1)는 서로 동일하거나 또는 상이하고, 복수의 N(R2)는 서로 동일하거나 또는 상이하며, 복수의 C(R3)(R4)은 서로 동일하거나 또는 상이하고,
    R1, R2, R3 및 R4는 각각 독립적으로 수소, 중수소(D), 할로겐, 시아노기, 니트로기, C1~C20의 알킬기, C2~C20의 알케닐기, 및 C2~C20의 알키닐기로 이루어진 군에서 선택됨).
  5. 제4항에 있어서,
    상기 접착용 수지 조성물은 당해 수지 조성물의 총량을 기준으로
    40~80 중량%의 에폭시 수지;
    5~20 중량%의 경화제;
    0.01~1 중량%의 경화촉진제; 및
    잔량의 나노 실리카를 포함하는, 반도체 패키지용 비전도성 접착필름.
  6. 제4항에 있어서,
    상기 경화제는 지환족 산무수물, 방향족 아민계 경화제, 지방족 아민계 경화제, 페놀계 경화제 및 잠재성 경화제로 이루어진 군에서 선택된 1종 이상을 포함하는 반도체 패키지용 비전도성 접착필름.
  7. 제1항에 있어서,
    상기 나노 실리카의 평균 입경은 10 내지 100 ㎚ 범위인 반도체 패키지용 비전도성 접착필름.
  8. (S100) 기판 상에, 제1항 내지 제7항 중 어느 한 항에 기재된 비전도성 접착필름의 접착층과, 적어도 일면에 접속 단자가 배치된 TSV 구조의 반도체 소자를 순차적으로 교번 적층하여 복수층의 적층체를 형성하는 단계;
    (S200) 상기 적층체를 열 압착하여 상기 적층체 내 각 반도체 소자의 접속단자들을 서로 접합하는 단계; 및
    (S300) 상기 열 압착된 적층체 내 접착층을 경화시키는 단계
    를 포함하는 반도체 패키지의 제조방법.
  9. 제8항에 있어서,
    상기 (S100) 단계에서는 상기 반도체 소자를 20 내지 100 N의 압력으로 상기 접착층 상에 가압하여 적층시키는 반도체 패키지의 제조방법.
  10. 제9항에 있어서,
    상기 반도체 소자는 50 내지 100 ℃의 온도에서 가압 적층되는 반도체 패키지의 제조방법.
  11. 제8항에 있어서,
    상기 (S200) 단계는 200 내지 300 ℃의 온도 및 50 내지 200 N의 압력하에서 수행되는 반도체 패키지의 제조방법.
  12. 제8항에 있어서,
    상기 (S300) 단계에서는 상기 접착층을 150 내지 200 ℃의 온도에서 경화시키는 반도체 패키지의 제조방법.
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