KR20200040785A - 감지 증폭기, 반도체 장치, 그 동작 방법, 및 전자 기기 - Google Patents
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Abstract
트랜지스터의 특성 편차에 의한 영향을 받기 어려운 감지 증폭기 및 반도체 장치, 그리고 그 동작 방법을 제공한다. 감지 증폭기의 증폭 회로는 인버터, 제 1 트랜지스터, 제 2 트랜지스터, 및 용량 소자를 각각 포함하는 제 1 회로 및 제 2 회로를 포함한다. 용량 소자의 제 1 단자는 제 1 비트선에 전기적으로 접속되고, 용량 소자의 제 2 단자는 인버터의 입력 단자에 전기적으로 접속된다. 제 1 트랜지스터는 인버터의 입력 단자와 출력 단자 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능하고, 제 2 트랜지스터는 인버터의 출력 단자와 제 2 비트선 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다. 제 1 회로 및 제 2 회로는 인버터의 입력 단자와 출력 단자 사이가 도통 상태가 되었을 때 얻어지는 전위에 의하여 초기화된다.
Description
본 발명의 일 형태는 감지 증폭기 또는 반도체 장치에 관한 것이다. 특히 본 발명의 일 형태는 기억 장치가 메모리 셀로부터 데이터를 판독할 때 사용되는 감지 증폭기에 관한 것이다.
본 명세서 등에서 반도체 장치는 일반적으로 반도체 특성을 이용함으로써 기능하는 장치를 뜻한다. 기억 장치, 표시 장치, 발광 장치, 전기 광학 장치, 축전 장치, 반도체 회로, 및 전자 기기는 반도체 장치를 포함하는 경우가 있다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 기술분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또한 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
DRAM(dynamic random access memory)은 대표적인 메모리 중 하나로서 널리 알려져 있다. DRAM은 원리적으로 기록 횟수에 제한이 없고, 기록 및 판독을 고속으로 수행할 수 있고, 셀의 소자 수가 적기 때문에 고집적화가 가능하다. 이러한 특징으로 DRAM은 대용량 메모리로서 많은 전자 기기에 포함된다.
DRAM에서의 일반적인 메모리 셀(이하 DRAM셀이라고도 함)은 하나의 트랜지스터(1T)와 하나의 용량 소자(1C)로 구성되고, 비트선 및 워드선에 전기적으로 접속된다. 트랜지스터의 게이트는 워드선에 전기적으로 접속되고, 트랜지스터는 비트선과 용량 소자 사이의 도통 상태(conduction)와 비도통 상태(non-conduction)를 전환하는 스위치로서 기능한다. DRAM은 용량 소자에 전하가 유지됨으로써 데이터를 저장하고, DRAM셀에 저장된 데이터는 비트선 및 트랜지스터를 통하여 기록 및 판독된다.
DRAM셀에 저장된 데이터를 판독하는 경우, 트랜지스터가 온이 되어 비트선과 용량 소자 사이가 도통 상태가 된다. 용량 소자에 유지된 전하에 따라 비트선의 전위가 변화하지만 비트선의 용량 때문에 전위의 변화는 미미하다. 감지 증폭기는 비트선에 전기적으로 접속되고 미미하게 변화하는 비트선의 전위를 증폭시키므로, DRAM셀에 저장된 데이터를 판독할 수 있다.
채널 형성 영역에 금속 산화물을 포함하는 트랜지스터("산화물 반도체 트랜지스터" 또는 "OS 트랜지스터"라고도 함)를 DRAM셀에 사용한 DRAM이 제안되어 있다(예를 들어 특허문헌 1 및 특허문헌 2, 그리고 비특허문헌 1). OS 트랜지스터는 오프 상태에서의 누설 전류(오프 상태 전류)가 매우 낮기 때문에, 리프레시 동작의 간격이 길며 저소비전력의 메모리로 할 수 있다. 본 명세서 등에서는 OS 트랜지스터가 DRAM셀에 사용된 DRAM을 "산화물 반도체 DRAM" 또는 "DOSRAM(dynamic oxide semiconductor RAM)(등록 상표)"이라고 한다.
또한 근년에는 전자 기기의 소형화 및 경량화와 함께 트랜지스터 또는 용량 소자 등을 미세화하거나 또는 이들을 다른 층에 형성함으로써 고밀도로 집적한 반도체 장치에 대한 요구가 높아지고 있다.
T. Onuki, et al.,"DRAM with Storage Capacitance of 3.9fF Using CAAC-OS Transistor with L of 60nm and Having More Than 1-h Retention Characteristics," Ext. Abstr. SSDM, 2014, pp. 430-431.
DRAM 또는 DOSRAM 등의 기억 장치에 있어서, 메모리 셀에 저장된 데이터를 판독하는 데 사용하는 감지 증폭기는 메모리 셀의 용량 소자에 유지된 전하에 따라 미미하게 변화하는 비트선의 전위를 증폭시키는 기능을 가진다. 감지 증폭기 내의 트랜지스터의 특성 편차는 감지 증폭기의 정도(精度)에 영향을 미치기 때문에, 트랜지스터의 특성 편차가 크면 비트선의 전위의 미미한 변화가 검지될 수 없다는 문제가 있다.
본 발명의 일 형태의 과제는 트랜지스터의 특성 편차에 의한 영향을 받기 어려운 감지 증폭기를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 트랜지스터의 특성 편차에 의한 영향을 받기 어려운 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 트랜지스터의 특성 편차에 의한 영향을 받기 어려운 감지 증폭기의 동작 방법을 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 트랜지스터의 특성 편차에 의한 영향을 받기 어려운 반도체 장치의 동작 방법을 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 반도체 장치 또는 반도체 장치의 동작 방법을 제공하는 것이다.
또한 본 발명의 일 형태는 상술한 모든 과제를 반드시 달성할 필요는 없으며, 상기 과제들 중 적어도 하나를 달성하기만 하면 된다. 상술한 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 다른 과제는 명세서, 청구항, 및 도면 등의 기재로부터 명백해지고 추출될 수 있다.
본 발명의 일 형태는 인버터, 제 1 트랜지스터, 제 2 트랜지스터, 용량 소자, 입력부, 및 출력부를 포함하는 반도체 장치이다. 반도체 장치는 제 1 제어선 및 제 2 제어선에 전기적으로 접속된다. 용량 소자의 제 1 단자는 입력부에 전기적으로 접속된다. 용량 소자의 제 2 단자는 인버터의 입력 단자에 전기적으로 접속된다. 제 1 트랜지스터는 인버터의 입력 단자와 출력 단자 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다. 제 2 트랜지스터는 인버터의 출력 단자와 출력부 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다. 제 1 트랜지스터의 게이트는 제 1 제어선에 전기적으로 접속된다. 제 2 트랜지스터의 게이트는 제 2 제어선에 전기적으로 접속된다.
본 발명의 다른 일 형태는 인버터, 제 1 트랜지스터, 제 2 트랜지스터, 입력부, 및 출력부를 포함하는 반도체 장치이다. 반도체 장치는 제 1 제어선 및 제 2 제어선에 전기적으로 접속된다. 인버터의 입력 단자는 입력부에 전기적으로 접속된다. 제 1 트랜지스터는 인버터의 입력 단자와 출력 단자 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다. 제 2 트랜지스터는 인버터의 출력 단자와 출력부 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다. 제 1 트랜지스터의 게이트는 제 1 제어선에 전기적으로 접속된다. 제 2 트랜지스터의 게이트는 제 2 제어선에 전기적으로 접속된다.
상술한 형태에 있어서, 반도체 장치는 초기화 동작을 수행하는 기능을 가진다. 초기화 동작은 제 1 트랜지스터를 사용하여 인버터의 입력 단자와 출력 단자 사이를 도통 상태로 하는 것을 포함한다.
상술한 형태에 있어서, 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 포함한다.
본 발명의 다른 일 형태는 증폭 회로 및 프리차지 회로를 포함하는 감지 증폭기이다. 감지 증폭기는 제 1 배선 및 제 2 배선에 전기적으로 접속된다. 프리차지 회로는 제 1 배선 및 제 2 배선의 전위를 제 1 전위로 설정하는 기능을 가진다. 증폭 회로는 제 1 회로 및 제 2 회로를 포함한다. 제 1 회로는 제 1 인버터, 제 1 트랜지스터, 제 2 트랜지스터, 및 제 1 용량 소자를 포함한다. 제 2 회로는 제 2 인버터, 제 3 트랜지스터, 제 4 트랜지스터, 및 제 2 용량 소자를 포함한다. 제 1 용량 소자의 제 1 단자는 제 1 배선에 전기적으로 접속된다. 제 1 용량 소자의 제 2 단자는 제 1 인버터의 입력 단자에 전기적으로 접속된다. 제 1 트랜지스터는 제 1 인버터의 입력 단자와 출력 단자 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다. 제 2 트랜지스터는 제 1 인버터의 출력 단자와 제 2 배선 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다. 제 2 용량 소자의 제 1 단자는 제 2 배선에 전기적으로 접속된다. 제 2 용량 소자의 제 2 단자는 제 2 인버터의 입력 단자에 전기적으로 접속된다. 제 3 트랜지스터는 제 2 인버터의 입력 단자와 출력 단자 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다. 제 4 트랜지스터는 제 2 인버터의 출력 단자와 제 1 배선 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다.
본 발명의 다른 일 형태는 증폭 회로 및 프리차지 회로를 포함하는 감지 증폭기이다. 감지 증폭기는 제 1 배선 및 제 2 배선에 전기적으로 접속된다. 프리차지 회로는 제 1 배선 및 제 2 배선의 전위를 제 1 전위로 설정하는 기능을 가진다. 증폭 회로는 제 1 회로 및 제 2 회로를 포함한다. 제 1 회로는 제 1 인버터, 제 1 트랜지스터, 제 2 트랜지스터, 제 1 용량 소자, 및 제 1 도전체를 포함한다. 제 2 회로는 제 2 인버터, 제 3 트랜지스터, 제 4 트랜지스터, 제 2 용량 소자, 및 제 2 도전체를 포함한다. 제 1 용량 소자의 제 1 단자는 제 1 배선에 전기적으로 접속된다. 제 1 인버터는 제 5 트랜지스터 및 제 6 트랜지스터를 포함한다. 제 1 용량 소자의 제 2 단자는 제 1 도전체를 통하여 제 5 트랜지스터 및 제 6 트랜지스터의 한쪽 또는 양쪽의 게이트에 전기적으로 접속된다. 제 1 도전체는 제 1 용량 소자의 전극으로서 기능한다. 제 1 트랜지스터는 제 1 인버터의 입력 단자와 출력 단자 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다. 제 2 트랜지스터는 제 1 인버터의 출력 단자와 제 2 배선 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다. 제 2 용량 소자의 제 1 단자는 제 2 배선에 전기적으로 접속된다. 제 2 인버터는 제 7 트랜지스터 및 제 8 트랜지스터를 포함한다. 제 2 용량 소자의 제 2 단자는 제 2 도전체를 통하여 제 7 트랜지스터 및 제 8 트랜지스터의 한쪽 또는 양쪽의 게이트에 전기적으로 접속된다. 제 2 도전체는 제 2 용량 소자의 전극으로서 기능한다. 제 3 트랜지스터는 제 2 인버터의 입력 단자와 출력 단자 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다. 제 4 트랜지스터는 제 2 인버터의 출력 단자와 제 1 배선 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다.
본 발명의 다른 일 형태는 제 1 회로 및 제 2 회로를 포함하는 감지 증폭기이다. 감지 증폭기는 제 1 배선 및 제 2 배선에 전기적으로 접속된다. 제 1 회로는 제 1 인버터, 제 1 트랜지스터, 및 제 2 트랜지스터를 포함한다. 제 2 회로는 제 2 인버터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함한다. 제 1 인버터의 입력 단자는 제 1 배선에 전기적으로 접속된다. 제 1 트랜지스터는 제 1 인버터의 입력 단자와 출력 단자 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다. 제 2 트랜지스터는 제 1 인버터의 출력 단자와 제 2 배선 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다. 제 2 인버터의 입력 단자는 제 2 배선에 전기적으로 접속된다. 제 3 트랜지스터는 제 2 인버터의 입력 단자와 출력 단자 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다. 제 4 트랜지스터는 제 2 인버터의 출력 단자와 제 1 배선 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다.
상술한 형태에 있어서, 감지 증폭기는 초기화 동작을 수행하는 기능을 가진다. 초기화 동작은 제 1 트랜지스터를 사용하여 제 1 인버터의 입력 단자와 출력 단자 사이를 도통 상태로 하는 것, 및 제 3 트랜지스터를 사용하여 제 2 인버터의 입력 단자와 출력 단자 사이를 도통 상태로 하는 것을 포함한다.
상술한 형태에 있어서, 감지 증폭기는 제 1 동작 내지 제 4 동작을 포함하는 초기화 동작을 수행하는 기능을 가진다. 제 1 동작은 제 1 트랜지스터를 사용하여 제 1 인버터의 입력 단자와 출력 단자 사이를 도통 상태로 하는 것이다. 제 2 동작은 제 3 트랜지스터를 사용하여 제 2 인버터의 입력 단자와 출력 단자 사이를 도통 상태로 하는 것이다. 제 3 동작은 제 2 트랜지스터를 사용하여 제 1 인버터의 출력 단자와 제 2 배선 사이를 도통 상태로 하는 것이다. 제 4 동작은 제 4 트랜지스터를 사용하여 제 2 인버터의 출력 단자와 제 1 배선 사이를 도통 상태로 하는 것이다.
본 발명의 다른 일 형태는 제 1 회로 및 제 2 회로를 포함하는 감지 증폭기이다. 감지 증폭기는 제 1 배선 및 제 2 배선에 전기적으로 접속된다. 제 1 회로는 제 1 인버터, 제 1 트랜지스터, 제 2 인버터, 및 제 1 용량 소자를 포함한다. 제 2 회로는 제 2 인버터, 제 3 트랜지스터, 제 4 트랜지스터, 및 제 2 용량 소자를 포함한다. 제 1 용량 소자의 제 1 단자는 제 1 배선에 전기적으로 접속된다. 제 1 용량 소자의 제 2 단자는 제 1 인버터의 입력 단자에 전기적으로 접속된다. 제 1 트랜지스터는 제 1 인버터의 입력 단자와 출력 단자 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다. 제 2 트랜지스터는 제 1 인버터의 출력 단자와 제 2 배선 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다. 제 2 용량 소자의 제 1 단자는 제 2 배선에 전기적으로 접속된다. 제 2 용량 소자의 제 2 단자는 제 2 인버터의 입력 단자에 전기적으로 접속된다. 제 3 트랜지스터는 제 2 인버터의 입력 단자와 출력 단자 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다. 제 4 트랜지스터는 제 2 인버터의 출력 단자와 제 1 배선 사이의 도통 상태와 비도통 상태를 전환하는 스위치로서 기능한다. 감지 증폭기는 제 1 동작 내지 제 4 동작을 포함하는 초기화 동작을 수행하는 기능을 가진다. 제 1 동작은 제 1 트랜지스터를 사용하여 제 1 인버터의 입력 단자와 출력 단자 사이를 도통 상태로 하는 것이다. 제 2 동작은 제 3 트랜지스터를 사용하여 제 2 인버터의 입력 단자와 출력 단자 사이를 도통 상태로 하는 것이다. 제 3 동작은 제 2 트랜지스터를 사용하여 제 1 인버터의 출력 단자와 제 2 배선 사이를 도통 상태로 하는 것이다. 제 4 동작은 제 4 트랜지스터를 사용하여 제 2 인버터의 출력 단자와 제 1 배선 사이를 도통 상태로 하는 것이다.
상술한 형태에 있어서, 제 1 트랜지스터 및 제 3 트랜지스터는 각각 채널 형성 영역에 금속 산화물을 포함한다.
상술한 형태에 있어서, 제 1 트랜지스터와, 제 3 트랜지스터와, 제 5 트랜지스터 및 제 6 트랜지스터 중 하나와, 제 7 트랜지스터 및 제 8 트랜지스터 중 하나는 각각 채널 형성 영역에 금속 산화물을 포함한다.
본 발명의 일 형태에 따르면, 트랜지스터의 특성 편차에 의한 영향을 받기 어려운 감지 증폭기를 제공할 수 있다. 본 발명의 다른 일 형태에 따르면, 트랜지스터의 특성 편차에 의한 영향을 받기 어려운 반도체 장치를 제공할 수 있다. 본 발명의 다른 일 형태에 따르면, 트랜지스터의 특성 편차에 의한 영향을 받기 어려운 감지 증폭기의 동작 방법을 제공할 수 있다. 본 발명의 다른 일 형태에 따르면, 트랜지스터의 특성 편차에 의한 영향을 받기 어려운 반도체 장치의 동작 방법을 제공할 수 있다.
또한 본 발명의 일 형태의 효과는 상술한 효과에 한정되지 않는다. 또한 위에서 열거한 효과는 다른 효과의 존재를 방해하지 않는다. 다른 효과는 상술되지 않고, 이하에서 설명할 것이다. 다른 효과는 통상의 기술자에 의하여 명세서 및 도면 등의 기재로부터 명백해질 것이며 추출될 수 있다. 본 발명의 일 형태는 상술한 효과 및 다른 효과 중 적어도 하나를 가진다. 따라서 본 발명의 일 형태는 상술한 효과를 가지지 않는 경우가 있다.
도 1의 (A)는 반도체 장치의 구조예를 도시한 블록도이고, 도 1의 (B) 및 (C)는 각각 반도체 장치의 구성예를 도시한 회로도이다.
도 2는 반도체 장치의 구조예를 도시한 블록도이다.
도 3은 반도체 장치의 구조예를 도시한 블록도이다.
도 4는 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 5는 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 6은 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 7은 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 8은 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 9는 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 10은 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 11은 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 12의 (A)는 감지 증폭기의 구성예를 도시한 회로도이고, 도 12의 (B)는 증폭 회로의 구성예를 도시한 회로도이다.
도 13은 타이밍 차트이다.
도 14는 타이밍 차트이다.
도 15는 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 16은 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 17은 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 18은 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 19의 (A)는 감지 증폭기의 구성예를 도시한 회로도이고, 도 19의 (B)는 증폭 회로의 구성예를 도시한 회로도이다.
도 20은 타이밍 차트이다.
도 21의 (A) 및 (B)는 반도체 장치를 도시한 상면도 및 단면도이다.
도 22의 (A) 및 (B)는 반도체 장치를 도시한 단면도이다.
도 23은 반도체 장치를 도시한 단면도이다.
도 24는 반도체 장치를 도시한 단면도이다.
도 25의 (A) 및 (B)는 각각 전자 부품의 예를 도시한 모식도이다.
도 26의 (A) 및 (B)는 각각 전자 기기의 예를 도시한 모식도이다.
도 27은 전자 기기의 예를 도시한 모식도이다.
도 2는 반도체 장치의 구조예를 도시한 블록도이다.
도 3은 반도체 장치의 구조예를 도시한 블록도이다.
도 4는 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 5는 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 6은 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 7은 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 8은 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 9는 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 10은 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 11은 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 12의 (A)는 감지 증폭기의 구성예를 도시한 회로도이고, 도 12의 (B)는 증폭 회로의 구성예를 도시한 회로도이다.
도 13은 타이밍 차트이다.
도 14는 타이밍 차트이다.
도 15는 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 16은 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 17은 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 18은 메모리 셀 및 감지 증폭기의 구성예를 도시한 회로도이다.
도 19의 (A)는 감지 증폭기의 구성예를 도시한 회로도이고, 도 19의 (B)는 증폭 회로의 구성예를 도시한 회로도이다.
도 20은 타이밍 차트이다.
도 21의 (A) 및 (B)는 반도체 장치를 도시한 상면도 및 단면도이다.
도 22의 (A) 및 (B)는 반도체 장치를 도시한 단면도이다.
도 23은 반도체 장치를 도시한 단면도이다.
도 24는 반도체 장치를 도시한 단면도이다.
도 25의 (A) 및 (B)는 각각 전자 부품의 예를 도시한 모식도이다.
도 26의 (A) 및 (B)는 각각 전자 기기의 예를 도시한 모식도이다.
도 27은 전자 기기의 예를 도시한 모식도이다.
이하에서는 첨부 도면을 참조하여 실시형태에 대하여 설명한다. 다만 실시형태는 다양한 형태로 실시될 수 있다. 본 발명의 취지 및 범위에서 벗어나지 않고 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자에 의하여 쉽게 이해될 것이다. 따라서 본 발명은 이하의 실시형태의 기재에 한정하여 해석되지 말아야 한다.
이하에 기재된 임의의 실시형태는 적절히 조합될 수 있다. 하나의 실시형태에서 복수의 구조예에 대하여 설명하는 경우에는, 구조예 중 몇 개를 적절히 조합할 수 있다.
또한 본 명세서에 첨부한 블록도에서는, 구성요소를 그 기능에 따라 분류하고 독립적인 블록으로서 나타내었지만 실제로는 그 기능에 따라 구성요소를 완전히 구분하는 것은 어렵고, 하나의 구성요소가 복수의 기능을 가질 수 있다.
도면에서, 크기, 층 두께, 또는 영역 등은 명료화를 위하여 과장되는 경우가 있으므로, 도시된 스케일에 한정되지 않는다. 도면은 이상적인 예를 나타낸 모식도이며, 본 발명의 실시형태는 도면에 나타내어진 형상 또는 값에 한정되지 않는다.
도면 등에서, 같은 요소, 비슷한 기능을 가지는 요소, 같은 재료로 형성되는 요소, 및 동시에 형성되는 요소 등을 같은 부호로 나타내는 경우가 있고, 그 설명을 반복하지 않는 경우가 있다.
본 명세서 등에서 "막" 및 "층"이라는 용어는 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어 "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한 "절연막"이라는 용어는 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
본 명세서 등에서, "위" 및 "아래" 등의 배치를 설명하기 위한 용어는, 구성요소 간의 물리적 관계의 설명에 있어서, 반드시 각각 바로 위 및 바로 아래를 뜻할 필요는 없다. 예를 들어 "게이트 절연층 위의 게이트 전극"이라는 표현은, 게이트 절연층과 게이트 전극 사이에 추가의 구성요소가 있는 경우를 뜻할 수 있다.
본 명세서 등에서 "평행"이라는 용어는 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 나타낸다. 그러므로 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. "수직"이라는 용어는 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 나타낸다. 그러므로 그 각도가 85° 이상 95° 이하인 경우도 포함한다.
본 명세서 등에서 "제 1", "제 2", 및 "제 3" 등의 서수는 구성요소들 사이의 혼동을 피하기 위하여 사용되고, 이 용어들은 구성요소를 수적으로 한정하는 것이 아니다.
본 명세서 등에서, "전기적으로 접속"이라는 용어는 구성요소들이 "어떠한 전기적 작용을 가지는 물체"를 통하여 접속되는 경우를 포함한다. "어떠한 전기적 작용을 가지는 물체"에는 물체를 통하여 접속되는 구성요소들 사이에서 전기 신호가 송수신될 수 있는 한 특별한 한정은 없다. "어떠한 전기적 작용을 가지는 물체"의 예에는 전극 및 배선뿐만 아니라 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자, 및 다양한 기능을 가지는 소자가 있다.
본 명세서 등에서, "전압"이라는 용어는 흔히, 소정의 전위와 기준 전위(예를 들어 접지 전위) 간의 차를 말한다. 그러므로 "전압" 및 "전위차"이라는 용어는 서로 교체될 수 있다.
본 명세서 등에서, 트랜지스터는 게이트, 드레인, 및 소스의 적어도 3개의 단자를 가지는 소자이다. 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 형성 영역을 가지고, 채널 형성 영역을 통하여 소스와 드레인 사이를 전류가 흐를 수 있다. 또한 본 명세서 등에서, 채널 형성 영역이란, 전류가 주로 흐르는 영역을 말한다.
소스 및 드레인의 기능은, 예를 들어 다른 극성의 트랜지스터를 채용하거나, 또는 회로 동작에서 전류가 흐르는 방향이 변화되는 경우에 전환되는 경우가 있다. 따라서 본 명세서 등에서 "소스" 및 "드레인"이라는 용어는 서로 바꿔 사용할 수 있다.
별도로 명시되지 않는 한, 본 명세서 등에서의 오프 상태 전류는, 오프 상태(비도통 상태 및 차단(cutoff) 상태라고도 함)의 트랜지스터의 드레인 전류를 말한다. 별도로 명시되지 않는 한, n채널 트랜지스터의 오프 상태는 소스 전압에 대한 게이트 전압(Vgs)이 문턱 전압(Vth)보다 낮은 것을 뜻하고, p채널 트랜지스터의 오프 상태는 Vgs가 Vth보다 높은 것을 뜻한다. 즉 n채널 트랜지스터의 오프 상태 전류는 소스 전압에 대한 게이트 전압 Vgs가 문턱 전압 Vth보다 낮은 경우에 흐르는 드레인 전류를 말하는 경우가 있다.
오프 상태 전류에 대한 상기 기재에서, 드레인이 소스와 교체되어도 좋다. 즉 오프 상태 전류는 트랜지스터가 오프 상태일 때의 소스 전류를 말하는 경우가 있다. 또한 "누설 전류"라는 용어는 "오프 상태 전류"와 같은 뜻을 표현하는 경우가 있다. 본 명세서 등에서, 오프 상태 전류는 트랜지스터가 오프 상태일 때의 소스와 드레인 사이에 흐르는 전류를 말하는 경우가 있다.
본 명세서 등에서 금속 산화물(metal oxide)이란 넓은 의미에서 금속의 산화물을 뜻한다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 및 산화물 반도체(단순히 OS라고도 함) 등으로 분류된다. 예를 들어 트랜지스터의 활성층에 사용한 금속 산화물을 산화물 반도체라고 말하는 경우가 있다. 즉 증폭 기능, 정류 기능, 및 스위칭 기능 중 적어도 하나를 가지는 금속 산화물을 금속 산화물 반도체, 또는 줄여서 OS라고 말할 수 있다. OS 트랜지스터 또는 OS FET는 금속 산화물 또는 산화물 반도체를 포함하는 트랜지스터를 말한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치에 대하여 설명한다. 본 발명의 일 형태에 따른 반도체 장치는 OS 트랜지스터를 사용하여 형성된 메모리 셀을 포함한다.
<반도체 장치의 구조예>
도 1의 (A)는 본 발명의 일 형태에 따른 반도체 장치(10)의 구조예를 도시한 블록도이다.
반도체 장치(10)는 복수의 메모리 셀(MC) 및 복수의 메모리 셀(MC)에 전기적으로 접속된 감지 증폭기(SA)를 포함한다(도 1의 (A) 참조).
메모리 셀(MC)은 트랜지스터(OS1) 및 용량 소자(C0)를 포함한다(도 1의 (B) 참조). 메모리 셀(MC)은 용량 소자(C0)에 전하가 유지됨으로써 데이터를 저장할 수 있는 휘발성 메모리이다.
배선(WL)은 트랜지스터(OS1)의 온/오프 상태를 제어하는 신호를 공급한다. 즉 배선(WL)은 메모리 셀(MC)의 워드선으로서 기능한다. 배선(BL)은 트랜지스터(OS1)를 통하여 용량 소자(C0)에 기록하는 전하를 공급한다. 즉 배선(BL)은 메모리 셀(MC)의 비트선으로서 기능한다. 용량 소자(C0)에 전하를 기록한 후, 트랜지스터(OS1)를 오프로 함으로써 상기 전하를 메모리 셀(MC)에 유지할 수 있다.
메모리 셀(MC)은 배선(BL)을 통하여 감지 증폭기(SA)에 전기적으로 접속된다. 감지 증폭기(SA)는 메모리 셀(MC)에 저장된 데이터의 전위를 증폭시키고 증폭된 전위를 출력하는 기능을 가진다. 메모리 셀(MC)로부터 판독된 전위가 매우 낮은 경우에도, 판독된 전위가 감지 증폭기(SA)에 의하여 증폭되기 때문에, 반도체 장치(10)의 데이터 판독을 확실하게 수행할 수 있다.
또한 도 1의 (A)는 메모리 셀(MC)과 감지 증폭기(SA)가 다른 층에 형성된 예를 나타낸 것이다. 도 1의 (A)에서 메모리 셀(MC)은 감지 증폭기(SA) 위의 층에 형성되며, 적어도 하나의 메모리 셀(MC)이 감지 증폭기(SA)와 중첩된 영역을 가지도록 배치된다. 이 경우 메모리 셀(MC)과 감지 증폭기(SA)가 같은 층에 형성되는 경우보다 반도체 장치(10)의 면적을 작게 할 수 있다.
도 1의 (A)는 메모리 셀(MC)이 감지 증폭기(SA) 위의 층에 형성된 예를 나타낸 것이지만 본 발명의 일 형태는 이에 한정되지 않고, 메모리 셀(MC)과 감지 증폭기(SA)가 같은 층에 형성되어도 좋다. 도 2는 메모리 셀(MC)과 감지 증폭기(SA)가 같은 층에 형성된 반도체 장치(10)의 구조예를 도시한 블록도이다.
반도체 장치(10)는 셀 어레이(70) 및 감지 증폭기 회로(60)를 포함한다. 셀 어레이(70)는 복수의 메모리 셀(MC)을 포함한다. 각 메모리 셀(MC)은 배선(WL) 및 배선(BL)에 전기적으로 접속된다. 메모리 셀(MC)은 배선(WL)에 공급되는 전위에 따라 선택되고, 메모리 셀(MC)에 기록되는 데이터에 대응하는 전위(이하 기록 전위라고도 함)가 배선(BL)에 공급됨으로써, 데이터가 메모리 셀(MC)에 기록된다.
또한 셀 어레이(70)에 포함되는 메모리 셀(MC)의 개수는 자유롭게 결정할 수 있다. 예를 들어 128개 이상 512개 이하로 할 수 있다. 여기서는 셀 어레이(70)가 i행 j열(i 및 j는 각각 2 이상의 정수(整數))의 매트릭스상으로 배치된 메모리 셀(MC)을 포함하는 경우를 나타내었다. 따라서 셀 어레이(70)에는 i개의 배선(WL) 및 j개의 배선(BL)이 제공된다.
도 1의 (A)에 도시된 셀 어레이(70)에서는, 하나의 배선(BL)에 전기적으로 접속된 메모리 셀(MC)과, 상기 하나의 배선(BL)과 인접한 배선(BL)에 전기적으로 접속된 메모리 셀(MC)이, 같은 배선(WL)에 전기적으로 접속되어 있지 않다. 따라서 셀 어레이(70)는 i×j/2개의 메모리 셀(MC)을 포함한다.
본 발명의 일 형태에서는, 셀 어레이(70)의 레이아웃 방식으로서 폴드형(folded-type) 레이아웃 또는 오픈형(open-type) 레이아웃 등을 사용할 수 있다. 폴드형 레이아웃의 경우, 배선(WL)의 전위의 변화에 의하여, 배선(BL)에 출력되는 판독 전위에 생기는 노이즈를 저감할 수 있다. 한편 오픈형 레이아웃의 경우, 폴드형 레이아웃의 경우보다 메모리 셀(MC)의 밀도를 높게 할 수 있으므로, 셀 어레이(70)의 면적을 축소할 수 있다. 도 1의 (A)는 폴드형 레이아웃의 경우의 셀 어레이(70)의 구조예를 도시한 것이다.
감지 증폭기 회로(60)는 복수의 배선(BL) 및 복수의 배선(GBL)에 전기적으로 접속된다. 감지 증폭기 회로(60)는 입력된 신호를 증폭시키고, 증폭된 신호의 출력을 제어하는 기능을 가진다. 구체적으로는 감지 증폭기 회로(60)는 메모리 셀(MC)에 저장된 데이터에 대응하는 배선(BL)의 전위(이하 이 전위를 판독 전위라고도 함)를 증폭시키고, 이를 소정의 타이밍에서 배선(GBL)에 출력하는 기능을 가진다. 메모리 셀(MC)로부터 판독된 전위가 매우 낮은 경우에도, 판독 전위가 감지 증폭기 회로(60)에 의하여 증폭되므로, 데이터 판독을 확실하게 수행할 수 있다. 또한 증폭된 전위의 배선(GBL)에 대한 출력이 제어되기 때문에, 각 배선(GBL)이 공유될 수 있다. 감지 증폭기 회로(60)는 복수의 감지 증폭기(SA)를 포함한다.
감지 증폭기(SA)는 기준 전위와, 배선(BL)에 공급되는 판독 전위 간의 차를 증폭시키고, 증폭된 전위차를 유지하는 기능을 가진다. 또한 감지 증폭기(SA)는 증폭된 전위의 배선(GBL)에 대한 출력을 제어하는 기능을 가진다. 여기서 나타낸 예에서는 감지 증폭기(SA)가 2개의 배선(BL) 및 2개의 배선(GBL)에 전기적으로 접속되어 있다.
도 1의 (B)는 메모리 셀(MC)의 구성예를 도시한 것이다. 메모리 셀(MC)은 트랜지스터(OS1) 및 용량 소자(C0)를 포함한다. 트랜지스터(OS1)의 게이트는 배선(WL)에 전기적으로 접속되고, 그 소스 및 드레인 중 한쪽은 용량 소자(C0)의 한쪽 전극에 전기적으로 접속되고, 그 소스 및 드레인 중 다른 쪽은 배선(BL)에 전기적으로 접속된다. 용량 소자(C0)의 다른 쪽 전극은 소정의 전위(접지 전위 등)가 공급되는 배선 또는 단자에 접속된다. 여기서 트랜지스터(OS1)의 소스 및 드레인 중 한쪽과 용량 소자(C0)의 한쪽 전극이 서로 접속되는 노드를 노드(N)라고 한다.
여기서 트랜지스터(OS1)는 오프가 됨으로써, 노드(N)에 축적된 전하를 유지하는 기능을 가진다. 이러한 이유로, 트랜지스터(OS1)의 오프 상태 전류는 작은 것이 바람직하다. 트랜지스터(OS1)의 오프 상태 전류가 작으면, 노드(N)에 유지된 전하의 누설을 저감할 수 있다. 결과적으로 메모리 셀(MC)에 저장된 데이터를 장시간 유지할 수 있다.
여기서 채널 형성 영역이 실리콘 등보다 밴드갭이 넓고 진성 캐리어 밀도가 낮은 반도체를 포함하는 트랜지스터는 낮은 오프 상태 전류를 가질 수 있기 때문에, 트랜지스터(OS1)로서 바람직하게 사용된다. 이러한 반도체 재료의 예에는 실리콘의 밴드갭의 2배 이상의 밴드갭을 가지는 산화물 반도체가 포함된다. 채널 형성 영역이 산화물 반도체를 포함하는 트랜지스터(이하 OS 트랜지스터라고도 함)는 실리콘 등 산화물 반도체 외의 재료를 포함하는 트랜지스터보다 오프 상태 전류가 훨씬 작다. 그러므로 트랜지스터(OS1)로서 OS 트랜지스터를 사용함으로써, 메모리 셀(MC)에 기록된 데이터를 장시간 유지할 수 있고, 리프레시 동작의 간격을 길게 할 수 있다. 구체적으로는 리프레시 동작의 간격을 1시간 이상으로 할 수 있다.
트랜지스터(OS1)를 백 게이트를 가지는 트랜지스터로 하여도 좋다. 도 1의 (C)에 도시된 트랜지스터(OS2)는 백 게이트를 포함하고, 트랜지스터(OS2)의 백 게이트는 배선(BGL)에 전기적으로 접속되어 있다. 배선(BGL)은 전압(Vbg_w1)을 공급하는 배선이다. 또한 전압(Vbg_w1)을 음의 전압으로 함으로써, 트랜지스터(OS2)의 문턱 전압을 양 측(positive side)으로 시프트시킬 수 있어, 메모리 셀(MC)의 유지 시간을 길게 할 수 있다.
메모리 셀(MC)에 포함되는 트랜지스터(OS1)에 OS 트랜지스터를 사용하면, 반도체 장치(10)를 데이터가 장시간 저장될 수 있는 기억 장치로서 사용할 수 있다. 그러므로 반도체 장치(10)에서는 데이터의 기록 또는 판독이 수행되지 않는 동안 전원 공급을 정지할 수 있다. 리프레시 동작의 간격을 길게 하거나, 또는 데이터의 기록 또는 판독이 수행되지 않는 동안의 전원 공급을 정지함으로써, 반도체 장치(10)의 소비전력을 저감할 수 있다.
다음으로 반도체 장치(10)의 구체적인 구조예에 대하여 도 3을 참조하여 설명한다.
도 3에 도시된 반도체 장치(10)는 도 1의 (A)에 도시된 반도체 장치(10)의 구성에 더하여, 구동 회로(80), 메인 증폭기(81), 및 입출력 회로(82)를 포함한다.
메인 증폭기(81)는 감지 증폭기 회로(60) 및 입출력 회로(82)에 접속된다. 메인 증폭기(81)는 입력된 신호를 증폭시키는 기능을 가진다. 구체적으로 메인 증폭기(81)는 배선(GBL)의 전위를 증폭시키고 증폭된 전위를 입출력 회로(82)에 출력하는 기능을 가진다. 또한 메인 증폭기(81)는 생략할 수 있는 경우가 있다.
또한 도 3은 메모리 셀(MC)이 감지 증폭기(SA), 구동 회로(80), 메인 증폭기(81), 및 입출력 회로(82)와는 다른 층에 형성된 예를 나타낸 것이다. 도 3에서 메모리 셀(MC)은 감지 증폭기(SA) 위의 층에 형성되며, 적어도 하나의 메모리 셀(MC)이 감지 증폭기(SA)와 중첩된 영역을 가지도록 배치된다. 따라서 반도체 장치(10)의 면적을 축소할 수 있다.
도 3은 메모리 셀(MC)이 감지 증폭기(SA) 위의 층에 형성된 예를 나타낸 것이지만 본 발명의 일 형태는 이에 한정되지 않고, 메모리 셀(MC)과 감지 증폭기(SA)가 같은 층에 형성되어도 좋다. 또한 메모리 셀(MC)과, 감지 증폭기(SA)와, 구동 회로(80)와, 메인 증폭기(81)와, 입출력 회로(82)가 같은 층에 형성되어도 좋다.
입출력 회로(82)는 배선(GBL)의 전위 또는 메인 증폭기(81)로부터 출력된 전위를 판독 데이터로서 외부에 출력하는 기능을 가진다.
구동 회로(80)는 배선(WL)을 통하여 메모리 셀(MC)에 접속된다. 구동 회로(80)는 데이터가 기록되는 메모리 셀(MC)을 선택하기 위한 신호(이하 이 신호를 기록 워드 신호라고도 함)를 배선(WL)에 공급하는 기능을 가진다. 또한 구동 회로(80)는 디코더 등을 포함할 수 있다.
감지 증폭기(SA)는 배선(BL)을 통하여 메모리 셀(MC)에 접속된다. 여기서는 인접한 2개의 배선(BL)(배선(BL_1)과 배선(BL_2))이 같은 감지 증폭기(SA)에 접속된 구조예를 나타내었다. 감지 증폭기(SA)는 증폭 회로(62) 및 스위치 회로(63)를 포함한다.
증폭 회로(62)는 배선(BL)의 전위를 증폭시키는 기능을 가진다. 구체적으로는 증폭 회로(62)는 배선(BL)의 전위와 기준 전위 간의 차를 증폭시키고, 증폭된 전위차를 유지하는 기능을 가진다. 예를 들어 배선(BL_1)의 전위를 증폭시키는 경우, 배선(BL_1)의 전위와 배선(BL_2)의 전위(즉 기준 전위) 간의 차를 증폭시킨다. 배선(BL_2)의 전위를 증폭시키는 경우, 배선(BL_1)의 전위(즉 기준 전위)와 배선(BL_2)의 전위 간의 차를 증폭시킨다.
스위치 회로(63)는 증폭된 배선(BL)의 전위를 배선(GBL)에 출력할지 여부를 판정하는 기능을 가진다. 여기서 나타낸 예에서는 스위치 회로(63)가 2개의 배선(GBL)(배선(GBL_1) 및 배선(GBL_2))에 접속되어 있다. 스위치 회로(63)는 배선(BL_1)과 배선(GBL_1) 사이의 도통 상태 및 배선(BL_2)과 배선(GBL_2) 사이의 도통 상태를 제어하는 기능을 가진다.
스위치 회로(63)는 복수의 배선(CSEL) 중 하나에 접속되고, 스위치 회로(63)의 동작은 구동 회로(80)로부터 배선(CSEL)에 공급되는 신호에 기초하여 제어된다. 반도체 장치(10)는 스위치 회로(63) 및 배선(CSEL)을 사용하여 외부에 출력하는 신호를 선택할 수 있다. 그러므로 입출력 회로(82)에는 멀티플렉서 등을 사용한 신호를 선택하는 기능이 필요 없으므로, 간략한 회로 구성을 가질 수 있다.
또한 여기서는 배선(WL) 및 배선(CSEL)이 구동 회로(80)에 접속된 구조예를 나타내었지만 배선(WL) 및 배선(CSEL)은 다른 구동 회로에 접속되어도 좋다. 이 경우 배선(WL) 및 배선(CSEL)의 전위는 다른 구동 회로에 의하여 제어된다.
또한 배선(GBL)의 개수는 특별히 한정되지 않고, 셀 어레이(70)의 배선(BL)의 개수(즉 j개)보다 작은 임의의 수이면 좋다. 예를 들어 하나의 배선(GBL)에 접속되는 배선(BL)의 개수가 k(k는 2 이상의 정수)인 경우, 배선(GBL)의 개수는 j/k이다.
<감지 증폭기(SA1)>
다음으로 반도체 장치(10) 내의 감지 증폭기(SA)에 적용 가능한 감지 증폭기(SA1)의 구조예에 대하여 설명한다.
도 4는 메모리 셀(MC), 및 메모리 셀(MC)에 전기적으로 접속된 감지 증폭기(SA1)의 회로 구성예를 도시한 것이다. 메모리 셀(MC)은 배선(BL)을 통하여 감지 증폭기(SA1)에 접속된다. 여기서 나타낸 예에서는 메모리 셀(MC_1)이 배선(BL_1)을 통하여 감지 증폭기(SA1)에 접속되고, 메모리 셀(MC_2)이 배선(BL_2)을 통하여 감지 증폭기(SA1)에 접속되어 있다.
도 4의 예에서는 하나의 배선(BL)에 하나의 메모리 셀(MC)이 접속되어 있지만 하나의 배선(BL)에 복수의 메모리 셀(MC)이 접속되어도 좋다.
감지 증폭기(SA1)는 증폭 회로(62), 스위치 회로(63), 및 프리차지 회로(64)를 포함한다.
증폭 회로(62)는 p채널 트랜지스터(21 및 22), n채널 트랜지스터(23, 24, 및 31 내지 34), 및 용량 소자(C11 및 C12)를 포함한다.
또한 n채널 트랜지스터(31 내지 34)는 p채널 트랜지스터이어도 좋다. 도 5는 트랜지스터(31 내지 34) 대신에 p채널 트랜지스터(35 내지 38)를 사용한 감지 증폭기(SA1)의 회로 구성예를 도시한 것이다. 이 경우 트랜지스터(35 내지 38)의 각 게이트는 논리를 반전하기 위하여, 인버터(INV2)를 통하여 배선(PL2)에, 또는 인버터(INV3)를 통하여 배선(PL3)에 접속된다. 배선(PL2 및 PL3)에 대해서는 후술한다.
또는 n채널 트랜지스터(31 내지 34)는 아날로그 스위치이어도 좋다. 도 6은 트랜지스터(31 내지 34) 대신에 아날로그 스위치(ASW1 내지 ASW4)를 사용한 감지 증폭기(SA1)의 회로 구성예를 도시한 것이다.
또는 n채널 트랜지스터(31 내지 34)는, 어떠한 스위칭 소자가 될 수 있다. 도 7은 트랜지스터(31 내지 34) 대신에 스위치(SW1 내지 SW4)를 사용한 감지 증폭기(SA1)의 회로 구성예를 도시한 것이다.
또한 p채널 트랜지스터(21 및 22)는 n채널 트랜지스터이어도 좋다. 예를 들어 p채널 트랜지스터(21 및 22) 대신에 n채널 트랜지스터(41 및 42)를 사용할 수 있고, 트랜지스터(41 및 42)는 소스 및 드레인 중 한쪽을 게이트에 접속한 다이오드 접속 트랜지스터로 하여도 좋다. 도 8은 도 4에 도시된 트랜지스터(21 및 22) 대신에 n채널 트랜지스터(41 및 42)를 사용한 감지 증폭기(SA1)의 회로 구성예를 도시한 것이다.
또는 p채널 트랜지스터(21 및 22)는 저항 소자이어도 좋다. 도 9는 도 4에 도시된 트랜지스터(21 및 22) 대신에 저항 소자(R11 및 R12)를 사용한 감지 증폭기(SA1)의 회로 구성예를 도시한 것이다. 트랜지스터(21 및 22) 대신에 n채널 트랜지스터 또는 저항 소자를 사용하면, 증폭 회로(62)를 도전형이 같은 트랜지스터를 사용하여 형성할 수 있다. 이 경우 증폭 회로(62)의 트랜지스터를 같은 공정에서 제작할 수 있기 때문에, 제작 공정을 짧게 할 수 있다.
또는 p채널 트랜지스터(21 및 22)는 디플리션형(노멀리 온형이라고도 함)의 n채널 트랜지스터이어도 좋다. 도 10은 도 4에 도시된 트랜지스터(21 및 22) 대신에 디플리션형 트랜지스터(43 및 44)를 사용한 감지 증폭기(SA1)의 회로 구성예를 도시한 것이다.
또는 p채널 트랜지스터(21 및 22)는 도 1의 (C)에 도시된 트랜지스터(OS2)와 마찬가지로 백 게이트를 포함하는 n채널 트랜지스터이어도 좋다. 예를 들어 p채널 트랜지스터(21 및 22)는 백 게이트를 포함하는 n채널 트랜지스터로 하고, 그 소스 및 드레인 중 한쪽을 게이트에 접속한 다이오드 접속 트랜지스터로 한다. 또한 백 게이트에 양의 전압을 인가하여 n채널 트랜지스터의 문턱 전압을 시프트시켜, n채널 트랜지스터를 디플리션형 트랜지스터로서 사용할 수 있다.
더 구체적으로 도 11은 도 4에 도시된 트랜지스터(21 및 22) 대신에 백 게이트를 포함하는 트랜지스터(45 및 46)를 사용한 감지 증폭기(SA1)의 회로 구성예를 도시한 것이다. 트랜지스터(45 및 46)의 백 게이트는 각각 배선(BGL)에 전기적으로 접속되고 배선(BGL)을 통하여 양의 전압이 공급됨으로써, 트랜지스터(45 및 46)를 디플리션형 트랜지스터로 할 수 있다. 트랜지스터(21 및 22) 대신에 n채널 트랜지스터를 사용하면, 증폭 회로(62)를 도전형이 같은 트랜지스터를 사용하여 형성할 수 있다.
트랜지스터(21)의 소스 및 드레인 중 한쪽은 배선(Vd)에 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(23)의 소스 및 드레인 중 한쪽, 트랜지스터(31)의 소스 및 드레인 중 한쪽, 및 트랜지스터(33)의 소스 및 드레인 중 한쪽에 접속된다(도 4 참조). 트랜지스터(23)의 소스 및 드레인 중 다른 쪽은 배선(Vs)에 접속되고, 트랜지스터(33)의 소스 및 드레인 중 다른 쪽은 배선(BL_1)에 접속된다. 트랜지스터(31)의 소스 및 드레인 중 다른 쪽은 트랜지스터(21)의 게이트, 트랜지스터(23)의 게이트, 및 용량 소자(C11)의 한쪽 전극에 접속되고, 용량 소자(C11)의 다른 쪽 전극은 배선(BL_2)에 접속된다. 트랜지스터(31)의 게이트는 배선(PL2)에 접속되고, 트랜지스터(33)의 게이트는 배선(PL3)에 접속된다. 여기서 트랜지스터(31)의 소스 및 드레인 중 다른 쪽, 트랜지스터(21)의 게이트, 트랜지스터(23)의 게이트, 및 용량 소자(C11)의 한쪽 전극에 접속된 노드를 노드(N11)라고 한다.
트랜지스터(22)의 소스 및 드레인 중 한쪽은 배선(Vd)에 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(24)의 소스 및 드레인 중 한쪽, 트랜지스터(32)의 소스 및 드레인 중 한쪽, 및 트랜지스터(34)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(24)의 소스 및 드레인 중 다른 쪽은 배선(Vs)에 접속되고, 트랜지스터(34)의 소스 및 드레인 중 다른 쪽은 배선(BL_2)에 접속된다. 트랜지스터(32)의 소스 및 드레인 중 다른 쪽은 트랜지스터(22)의 게이트, 트랜지스터(24)의 게이트, 및 용량 소자(C12)의 한쪽 전극에 접속되고, 용량 소자(C12)의 다른 쪽 전극은 배선(BL_1)에 접속된다. 트랜지스터(32)의 게이트는 배선(PL2)에 접속되고, 트랜지스터(34)의 게이트는 배선(PL3)에 접속된다. 여기서 트랜지스터(32)의 소스 및 드레인 중 다른 쪽, 트랜지스터(22)의 게이트, 트랜지스터(24)의 게이트, 및 용량 소자(C12)의 한쪽 전극에 접속된 노드를 노드(N12)라고 한다.
여기서 배선(Vd)은 고전위 전원(VH_SP)을 공급하는 배선이고, 배선(Vs)은 저전위 전원(VL_SN)을 공급하는 배선이다. 또한 고전위 전원(VH_SP) 및 저전위 전원(VL_SN)은 단속적으로 공급되어도 좋다. 즉 어떤 기간에서는 고전위 전원(VH_SP) 및 저전위 전원(VL_SN)이 각각 배선(Vd) 및 배선(Vs)을 통하여 공급되고, 또 다른 기간에서는 공급되지 않는다.
트랜지스터(31 및 32)는 각각 오프가 됨으로써, 노드(N11 및 N12)에 축적된 전하를 유지하는 기능을 가진다. 이러한 이유로, 트랜지스터(31 및 32)의 오프 상태 전류는 작은 것이 바람직하다. 예를 들어 트랜지스터(31 및 32)로서 OS 트랜지스터를 사용하여도 좋다.
증폭 회로(62)는 배선(BL_1)의 전위 및 배선(BL_2)의 전위를 증폭시키는 기능을 가진다. 도 4에서 증폭 회로(62)를 포함하는 감지 증폭기(SA1)는 래치형 감지 증폭기로서 기능한다.
또한 증폭 회로(62)는 증폭 회로(65)를 2개 가져도 좋다. 도 12의 (A)는 증폭 회로(62)가 증폭 회로(65)를 2개 포함하는 감지 증폭기(SA1)의 회로 구성예를 도시한 것이다. 도 12의 (B)는 증폭 회로(65)의 회로 구성예를 도시한 것이다.
도 12의 (A)에 도시된 바와 같이, 증폭 회로(62)는 증폭 회로(65)를 2개 포함하고, 각 증폭 회로(65)는 입력 단자(IN1) 및 출력 단자(OUT1)를 포함한다. 한쪽 증폭 회로(65)에 있어서, 입력 단자(IN1)는 배선(BL_1)에 접속되고, 출력 단자(OUT1)는 배선(BL_2)에 접속된다. 다른 쪽 증폭 회로(65)에 있어서, 입력 단자(IN1)는 배선(BL_2)에 접속되고, 출력 단자(OUT1)는 배선(BL_1)에 접속된다.
증폭 회로(65)는 p채널 트랜지스터(21), n채널 트랜지스터(23, 31, 및 33), 및 용량 소자(C11)를 포함한다.
트랜지스터(21)의 소스 및 드레인 중 한쪽은 배선(Vd)에 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(23)의 소스 및 드레인 중 한쪽, 트랜지스터(31)의 소스 및 드레인 중 한쪽, 및 트랜지스터(33)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(23)의 소스 및 드레인 중 다른 쪽은 배선(Vs)에 접속되고, 트랜지스터(33)의 소스 및 드레인 중 다른 쪽은 출력 단자(OUT1)에 접속된다. 트랜지스터(31)의 소스 및 드레인 중 다른 쪽은 트랜지스터(21)의 게이트, 트랜지스터(23)의 게이트, 및 용량 소자(C11)의 한쪽 전극에 접속되고, 용량 소자(C11)의 다른 쪽 전극은 입력 단자(IN1)에 접속된다. 트랜지스터(31)의 게이트는 배선(PL2)에 접속되고, 트랜지스터(33)의 게이트는 배선(PL3)에 접속된다.
스위치 회로(63)는 n채널 트랜지스터(25 및 26)를 포함한다. 트랜지스터(25 및 26)는 p채널 트랜지스터이어도 좋다. 트랜지스터(25)의 소스 및 드레인 중 한쪽은 배선(BL_1)에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(GBL_1)에 접속된다. 트랜지스터(26)의 소스 및 드레인 중 한쪽은 배선(BL_2)에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(GBL_2)에 접속된다.
트랜지스터(25) 및 트랜지스터(26)의 게이트는 배선(CSEL)에 접속된다. 스위치 회로(63)는 배선(CSEL)에 공급되는 전위에 기초하여, 배선(BL_1)과 배선(GBL_1) 사이의 도통 상태, 및 배선(BL_2)과 배선(GBL_2) 사이의 도통 상태를 제어하는 기능을 가진다.
프리차지 회로(64)는 n채널 트랜지스터(27, 28, 및 29)를 포함한다. 트랜지스터(27, 28, 및 29)는 p채널 트랜지스터이어도 좋다. 트랜지스터(27)의 소스 및 드레인 중 한쪽은 배선(BL_1)에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(Pre) 및 트랜지스터(28)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(28)의 소스 및 드레인 중 다른 쪽은 배선(BL_2)에 접속된다.
트랜지스터(29)의 소스 및 드레인 중 한쪽은 배선(BL_1)에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(BL_2)에 접속된다. 트랜지스터(27)의 게이트, 트랜지스터(28)의 게이트, 및 트랜지스터(29)의 게이트는 배선(PL1)에 접속된다. 프리차지 회로(64)는 배선(BL_1) 및 배선(BL_2)의 전위를 초기화하는 기능을 가진다.
<감지 증폭기(SA1)의 동작예 1>
다음으로 데이터 판독 시에서의 도 4에 도시된 메모리 셀(MC) 및 감지 증폭기(SA1)의 동작예에 대하여 도 13의 타이밍 차트를 참조하여 설명한다.
먼저 기간(T1)에서, 프리차지 회로(64)에 포함되는 트랜지스터(27 내지 29)를 온으로 하여, 배선(BL_1 및 BL_2)의 전위를 초기화한다. 구체적으로는 배선(PL1)에 하이(high) 레벨 전위(VH_PL)를 공급하여 프리차지 회로(64)의 트랜지스터(27 내지 29)를 온으로 한다. 이에 따라 배선(Pre)의 전위(Vpre)가 배선(BL_1 및 BL_2)에 공급된다. 예를 들어 전위(Vpre)는 (VH_SP+VL_SN)/2로 할 수 있다.
또한 기간(T1)에서, 증폭 회로(62)의 트랜지스터(31 및 32)를 온으로 하여, 노드(N11 및 N12)의 전위를 초기화한다. 구체적으로는 배선(PL2)에 하이 레벨 전위(VH_PL)를 공급하여 증폭 회로(62)의 트랜지스터(31 및 32)를 온으로 한다.
여기서 인버터는 트랜지스터(21 및 23)로 형성되어 있기 때문에, 트랜지스터(31)를 온으로 하여 인버터의 입력과 출력 사이를 도통 상태로 하면, 노드(N11)의 전위는 트랜지스터(21 및 23)의 특성에 따른 중간 전위가 된다. 이 전위를 Vn11이라고 한다. 중간 전위(Vn11)는 트랜지스터(21)와 트랜지스터(23)의 특성 편차의 영향을 반영하면서 결정되고, 트랜지스터(21 및 23)를 포함하는 인버터는 입력 전위가 중간 전위(Vn11)에서 변동한 경우에 민감하게 반응할 수 있다.
마찬가지로 인버터는 트랜지스터(22 및 24)로 형성되어 있기 때문에, 트랜지스터(32)를 온으로 하여 인버터의 입력과 출력 사이를 도통 상태로 하면, 노드(N12)의 전위는 트랜지스터(22 및 24)의 특성에 따른 중간 전위가 된다. 이 전위를 Vn12라고 한다. 중간 전위(Vn12)는 트랜지스터(22)와 트랜지스터(24)의 특성 편차의 영향을 반영하면서 결정되고, 트랜지스터(22 및 24)를 포함하는 인버터는 입력 전위가 중간 전위(Vn12)에서 변동한 경우에 민감하게 반응할 수 있다.
또한 기간(T1)에서, 배선(CSEL)에는 로(low) 레벨 전위(VL_CSEL)가 공급되므로, 스위치 회로(63)의 트랜지스터(25 및 26)는 오프이다. 배선(WL_1)에는 로 레벨 전위(VL_WL)가 공급되므로, 메모리 셀(MC_1)의 트랜지스터(OS1)는 오프이다. 마찬가지로, 도 13에는 도시하지 않았지만 배선(WL_2)에 로 레벨 전위(VL_WL)가 공급되므로, 메모리 셀(MC_2)의 트랜지스터(OS1)는 오프이다.
그리고 배선(PL1)에 로 레벨 전위(VL_PL)를 공급하여 프리차지 회로(64)의 트랜지스터(27 내지 29)를 오프로 한다. 마찬가지로 배선(PL2)에 로 레벨 전위(VL_PL)를 공급하여 증폭 회로(62)의 트랜지스터(31 및 32)를 오프로 한다.
배선(PL2)에 로 레벨 전위(VL_PL)를 공급하는 타이밍에, 고전위 전원(VH_SP) 및 저전위 전원(VL_SN)의 공급을 정지하여도 좋다. 고전위 전원(VH_SP) 및 저전위 전원(VL_SN)의 공급을 정지하면, 관통 전류가 트랜지스터(21 및 23) 및 트랜지스터(22 및 24)를 통하여 흐르는 것을 방지할 수 있기 때문에, 소비전력을 저감할 수 있다. 또한 고전위 전원(VH_SP) 및 저전위 전원(VL_SN)의 공급을 정지한 경우, 후술하는 기간(T3)에서 배선(PL3)에 하이 레벨 전위(VH_PL)를 공급하는 타이밍에 공급을 재개한다.
기간(T1)의 일부에서, 배선(Vd 및 Vs)이 전위(Vpre)를 공급하는 기간을 제공하여도 좋다. 배선(Vd 및 Vs)이 전위(Vpre)를 공급하는 기간에서는 트랜지스터(21 및 23)를 포함하는 인버터 및 트랜지스터(22 및 24)를 포함하는 인버터는 전위(Vpre)를 출력한다. 이 기간에서 트랜지스터(31 및 32)를 오프로 하고, 트랜지스터(33 및 34)를 온으로 함으로써, 배선(BL_1 및 BL_2)에 전위(Vpre)를 공급할 수 있다. 즉 증폭 회로(62)는 프리차지 회로(64)로서도 기능할 수 있다.
그리고 기간(T2)에서는 배선(WL_1)을 선택한다. 구체적으로는 배선(WL_1)에 하이 레벨 전위(VH_WL)를 공급하여 메모리 셀(MC_1)의 트랜지스터(OS1)를 온으로 한다. 결과적으로 배선(BL_1)과 용량 소자(C0) 사이가 트랜지스터(OS1)를 통하여 도통 상태가 된다. 배선(BL_1)과 용량 소자(C0) 사이가 도통 상태가 되면, 용량 소자(C0)에 유지된 전하량에 따라 배선(BL_1)의 전위가 변동한다.
도 13의 타이밍 차트는 용량 소자(C0)에 유지된 전하량이 많은 경우를 나타낸 것이다. 용량 소자(C0)에 유지된 전하량이 많은 경우, 용량 소자(C0)로부터 배선(BL_1)으로 전하가 방출됨으로써, 배선(BL_1)의 전위가 전위(Vpre)에서 ΔV1만큼 상승한다. 한편 용량 소자(C0)에 유지된 전하량이 적은 경우에는, 배선(BL_1)으로부터 용량 소자(C0)로 전하가 유입함으로써, 배선(BL_1)의 전위는 ΔV2만큼 하강한다(미도시).
배선(BL_1)의 전위가 전위(Vpre)에서 ΔV1만큼 상승하면, 용량 소자(C12)를 통하여 노드(N12)의 전위가 중간 전위(Vn12)에서 ΔV3만큼 상승한다. 노드(N12)의 전위가 트랜지스터(22 및 24)의 특성에 따른 중간 전위(Vn12)에서 ΔV3만큼 상승하면, 트랜지스터(22 및 24)를 포함하는 인버터는 저전위 전원(VL_SN)을 출력한다.
또한 기간(T2)에서, 배선(CSEL)에는 로 레벨 전위(VL_CSEL)가 계속 공급되므로, 스위치 회로(63)의 트랜지스터(25 및 26)는 오프로 유지된다.
다음으로 기간(T3)에서, 증폭 회로(62)의 트랜지스터(33 및 34)가 온이 되어, 증폭 회로(62)는 배선(BL_1 및 BL_2)에 출력한다. 구체적으로는 배선(PL3)에 하이 레벨 전위(VH_PL)를 공급하여 증폭 회로(62)의 트랜지스터(33 및 34)를 온으로 한다.
도 13에 있어서(용량 소자(C0)에 유지된 전하량이 많은 경우에 있어서), 증폭 회로(62)의 트랜지스터(33 및 34)가 온이 되면, 증폭 회로(62)는 배선(BL_2)에 저전위 전원(VL_SN)을 출력한다. 배선(BL_2)의 전위가 전위(Vpre)에서 하강하여 저전위 전원(VL_SN)으로 다가갈수록, 용량 소자(C11)를 통하여 노드(N11)의 전위가 하강하고, 트랜지스터(21 및 23)를 포함하는 인버터는 고전위 전원(VH_SP)을 출력한다. 그리고 증폭 회로(62)는 배선(BL_1)에 고전위 전원(VH_SP)을 출력하고, 배선(BL_1)의 전위는 전위(Vpre+ΔV1)에서 상승하여 고전위 전원(VH_SP)으로 다가간다. 그리고 노드(N12)의 전위는 용량 소자(C12)를 통하여 상승한다.
또한 용량 소자(C0)에 유지된 전하량이 적고 기간(T3)의 초반에 배선(BL_1)의 전위가 전위(Vpre-ΔV2)인 경우, 트랜지스터(33 및 34)가 온이 되면, 배선(BL_2)의 전위는 전위(Vpre)에서 상승하여 고전위 전원(VH_SP)으로 다가가고, 배선(BL_1)의 전위는 전위(Vpre-ΔV2)에서 하강하여 저전위 전원(VL_SN)으로 다가간다.
기간(T3)에서, 배선(PL1)에는 로 레벨 전위(VL_PL)가 계속 공급되므로, 프리차지 회로(64)의 트랜지스터(27 내지 29)는 오프로 유지된다. 마찬가지로 배선(CSEL)에는 로 레벨 전위(VL_CSEL)가 계속 공급되므로, 스위치 회로(63)의 트랜지스터(25 및 26)는 오프로 유지된다. 또한 배선(WL_1)에는 하이 레벨 전위(VH_WL)가 계속 공급되므로 메모리 셀(MC_1)의 트랜지스터(OS1)는 오프로 유지되기 때문에, 메모리 셀(MC_1)에서 배선(BL_1)의 전위(VH_SP)에 따른 전하가 용량 소자(C0)에 축적된다.
기간(T4)에서, 배선(CSEL)에 공급되는 전위를 제어하여 스위치 회로(63)를 온으로 한다. 구체적으로 배선(CSEL)에 하이 레벨 전위(VH_CSEL)를 공급하여 스위치 회로(63)의 트랜지스터(25 및 26)를 온으로 한다. 따라서 배선(BL_1)의 전위가 배선(GBL_1)에 공급되고, 배선(BL_2)의 전위가 배선(GBL_2)에 공급된다.
기간(T4)에서, 배선(PL1)에는 로 레벨 전위(VL_PL)가 계속 공급되므로, 프리차지 회로(64)의 트랜지스터(27 내지 29)는 오프로 유지된다. 또한 배선(WL_1)에는 하이 레벨 전위(VH_WL)가 계속 공급되므로 메모리 셀(MC_1)의 트랜지스터(OS1)는 온으로 유지되기 때문에, 메모리 셀(MC_1)에서 배선(BL_1)의 전위(VH_SP)에 따른 전하가 용량 소자(C0)에 축적된다.
기간(T4)이 종료되면, 배선(CSEL)에 공급되는 전위를 제어하여 스위치 회로(63)를 오프로 한다. 구체적으로는 배선(CSEL)에 로 레벨 전위(VL_CSEL)를 공급하여 스위치 회로(63)의 트랜지스터(25 및 26)를 오프로 한다. 또한 배선(PL3)에 로 레벨 전위(VL_PL)를 공급하여 증폭 회로(62)의 트랜지스터(33 및 34)를 오프로 한다.
기간(T4)이 종료되면 배선(WL_1)의 선택이 해제된다. 구체적으로는 배선(WL_1)에 로 레벨 전위(VL_WL)를 공급하여 메모리 셀(MC_1)의 트랜지스터(OS1)를 오프로 한다. 상술한 동작을 거쳐 배선(BL_1)의 전위(VH_SP)에 따른 전하가 용량 소자(C0)에 유지된다. 데이터가 판독된 후에도 메모리 셀(MC_1)에서 상기 데이터가 저장된다.
또한 기간(T1)에서 노드(N11 및 N12)의 전위를 초기화하는 동작은 매번 수행할 필요는 없다. 이는, 한번 배선(BL_1 및 BL_2) 및 노드(N11 및 N12)의 전위를 초기화하면 배선(BL_1 및 BL_2)의 전위의 변화에 따라 노드(N11 및 N12)의 전위가 변화되어도, 배선(BL_1 및 BL_2)의 전위가 다시 초기화된 후에는 노드(N11 및 N12)의 전위가 전위(Vn11 및 Vn12)로 돌아가기 때문이다. 이러한 경우, 트랜지스터(31 및 32)의 오프 상태 전류는 작은 것이 바람직하다. 예를 들어 트랜지스터(31 및 32)로서 OS 트랜지스터를 사용할 수 있다.
상술한 기간(T1 내지 T4)에서의 동작을 거쳐 메모리 셀(MC_1)로부터 데이터가 판독된다. 메모리 셀(MC_2)의 데이터도 마찬가지로 판독될 수 있다.
또한 상술한 원리로 메모리 셀(MC)에 데이터를 기록할 수 있다. 구체적으로는 데이터를 판독하는 데 사용하는 방법과 마찬가지로, 우선 프리차지 회로(64)의 트랜지스터(27 내지 29)를 온으로 하여 배선(BL_1 및 BL_2)의 전위를 초기화한 후, 증폭 회로(62)의 트랜지스터(31 및 32)를 온으로 하여 노드(N11 및 N12)의 전위를 초기화한다.
그리고 데이터가 기록되는 메모리 셀(MC_1)에 접속된 배선(WL_1) 또는 데이터가 기록되는 메모리 셀(MC_2)에 접속된 배선(WL_2)을 선택하여 메모리 셀(MC_1 또는 MC_2)에서 트랜지스터(OS1)를 온으로 한다. 이 동작에 의하여 배선(BL_1) 또는 배선(BL_2)과 용량 소자(C0) 사이가 트랜지스터(OS1)를 통하여 도통 상태가 된다.
그리고 배선(CSEL)에 공급되는 전위를 제어하여 스위치 회로(63)를 온으로 한다. 그 결과 배선(BL_1)과 배선(GBL_1) 사이, 및 배선(BL_2)과 배선(GBL_2) 사이가 도통 상태가 된다.
배선(GBL_1 및 GBL_2)에 기록 전위를 공급함으로써, 스위치 회로(63)를 통하여 배선(BL_1 및 BL_2)에 기록 전위가 공급된다. 결과적으로 배선(BL_1 및 BL_2)의 전위에 따라 용량 소자(C0)에 전하가 축적되어, 메모리 셀(MC_1 또는 MC_2)에 데이터가 기록된다.
또한 배선(BL_1)에 배선(GBL_1)의 전위가 공급되고 배선(BL_2)에 배선(GBL_2)의 전위가 공급된 후에는, 스위치 회로(63)에서 트랜지스터(25 및 26)를 오프로 한 후에도, 배선(BL_1)의 전위와 배선(BL_2)의 전위의 고저 관계가 증폭 회로(62)에 의하여 유지된다.
<감지 증폭기(SA1)의 동작예 2>
도 13의 타이밍 차트에 나타내어진 동작예와는 다른, 도 4의 메모리 셀(MC) 및 감지 증폭기(SA1)의 동작예에 대하여 도 14의 타이밍 차트를 참조하여 설명한다.
기간(T1)에서, 증폭 회로(62)의 트랜지스터(31 및 32)를 온으로 하여, 노드(N11 및 N12)의 전위를 초기화한다. 구체적으로는 배선(PL2)에 하이 레벨 전위(VH_PL)를 공급하여 증폭 회로(62)의 트랜지스터(31 및 32)를 온으로 한다.
또한 기간(T1)에서, 증폭 회로(62)의 트랜지스터(33 및 34)를 온으로 하여, 배선(BL_1 및 BL_2)의 전위를 초기화한다. 구체적으로는 배선(PL3)에 하이 레벨 전위(VH_PL)를 공급하여 증폭 회로(62)의 트랜지스터(33 및 34)를 온으로 한다.
여기서 인버터는 트랜지스터(21 및 23)로 형성되어 있기 때문에, 트랜지스터(31)를 온으로 하여 인버터의 입력과 출력 사이를 도통 상태로 하면, 노드(N11)의 전위는 트랜지스터(21 및 23)의 특성에 따른 중간 전위가 된다. 이 전위를 Vn11이라고 한다. 중간 전위(Vn11)는 트랜지스터(21)와 트랜지스터(23)의 특성 편차의 영향을 반영하면서 결정되고, 트랜지스터(21 및 23)를 포함하는 인버터는 입력 전위가 Vn11에서 변동한 경우에 민감하게 반응할 수 있다.
또한 트랜지스터(33)를 온으로 하여 트랜지스터(21 및 23)를 포함하는 인버터의 출력과 배선(BL_1) 사이를 도통 상태로 하면, 배선(BL_1)의 전위도 Vn11이 된다. 중간 전위(Vn11)는 트랜지스터(21 및 23)의 특성에 따르기 때문에, 트랜지스터(21 및 23)를 포함하는 인버터의 입력이 Vn11에서 변동한 경우, 인버터의 출력도 Vn11에서 변동한다. 배선(BL_1)의 전위를 Vn11로 초기화함으로써, 인버터의 입력이 Vn11에서 변동한 것에 따른 출력의 변화를 배선(BL_1)에 신속히 전달할 수 있다.
마찬가지로 인버터는 트랜지스터(22 및 24)로 형성되어 있기 때문에, 트랜지스터(32)를 온으로 하여 인버터의 입력과 출력 사이를 도통 상태로 하면, 노드(N12)의 전위는 트랜지스터(22 및 24)의 특성에 따른 중간 전위가 된다. 이 전위를 Vn12라고 한다. 중간 전위(Vn12)는 트랜지스터(22)와 트랜지스터(24)의 특성 편차의 영향을 반영하면서 결정되고, 트랜지스터(22 및 24)를 포함하는 인버터는 입력 전위가 Vn12에서 변동한 경우에 민감하게 반응할 수 있다.
마찬가지로 트랜지스터(34)를 온으로 하여 트랜지스터(22 및 24)를 포함하는 인버터의 출력과 배선(BL_2) 사이를 도통 상태로 하면, 배선(BL_2)의 전위도 Vn12가 된다. 중간 전위(Vn12)는 트랜지스터(22 및 24)의 특성에 따르기 때문에, 트랜지스터(22 및 24)를 포함하는 인버터의 입력이 Vn12에서 변동한 경우, 인버터의 출력도 Vn12에서 변동한다. 배선(BL_2)의 전위를 Vn12로 초기화함으로써, 인버터의 입력이 Vn12에서 변동한 것에 따른 출력의 변화를 배선(BL_2)에 신속히 전달할 수 있다.
또한 증폭 회로(62)의 트랜지스터(33 및 34)를 온으로 하여 배선(BL_1 및 BL_2)의 전위를 초기화하는 경우, 프리차지 회로(64)는 필요 없다. 도 14에서는, 기간(T1 내지 T4)에서 배선(PL1)에 로 레벨 전위(VL_PL)가 공급된다.
또한 기간(T1)에서, 배선(CSEL)에는 로 레벨 전위(VL_CSEL)가 공급되므로, 스위치 회로(63)의 트랜지스터(25 및 26)는 오프이다. 배선(WL_1)에는 로 레벨 전위(VL_WL)가 공급되므로, 메모리 셀(MC_1)의 트랜지스터(OS1)는 오프이다. 마찬가지로, 도 14에는 도시하지 않았지만 배선(WL_2)에 로 레벨 전위(VL_WL)가 공급되므로, 메모리 셀(MC_2)의 트랜지스터(OS1)는 오프이다.
그리고 배선(PL2 및 PL3)에 로 레벨 전위(VL_PL)를 공급하여 증폭 회로(62)에서 트랜지스터(31 내지 34)를 오프로 한다.
배선(PL2 및 PL3)에 로 레벨 전위(VL_PL)를 공급하는 타이밍에, 고전위 전원(VH_SP) 및 저전위 전원(VL_SN)의 공급을 정지하여도 좋다. 고전위 전원(VH_SP) 및 저전위 전원(VL_SN)의 공급을 정지하면, 관통 전류가 트랜지스터(21 및 23) 및 트랜지스터(22 및 24)를 통하여 흐르는 것을 방지할 수 있기 때문에, 소비전력을 저감할 수 있다. 또한 고전위 전원(VH_SP) 및 저전위 전원(VL_SN)의 공급을 정지한 경우, 후술하는 기간(T3)에서 배선(PL3)에 하이 레벨 전위(VH_PL)를 공급하는 타이밍에 공급을 재개한다.
그리고 기간(T2)에서는 배선(WL_1)을 선택한다. 구체적으로는 배선(WL_1)에 하이 레벨 전위(VH_WL)를 공급하여 메모리 셀(MC_1)의 트랜지스터(OS1)를 온으로 한다. 이 동작에 의하여 배선(BL_1)과 용량 소자(C0) 사이가 트랜지스터(OS1)를 통하여 도통 상태가 된다. 배선(BL_1)과 용량 소자(C0) 사이가 도통 상태가 되면, 용량 소자(C0)에 유지된 전하량에 따라 배선(BL_1)의 전위가 변동한다.
도 14의 타이밍 차트는 용량 소자(C0)에 유지된 전하량이 많은 경우를 나타낸 것이다. 용량 소자(C0)에 유지된 전하량이 많은 경우, 용량 소자(C0)로부터 배선(BL_1)으로 전하가 방출됨으로써, 배선(BL_1)의 전위가 전위(Vn11)에서 ΔV4만큼 상승한다. 한편 용량 소자(C0)에 유지된 전하량이 적은 경우에는, 배선(BL_1)으로부터 용량 소자(C0)로 전하가 유입함으로써, 배선(BL_1)의 전위는 ΔV5만큼 하강한다(미도시).
배선(BL_1)의 전위가 전위(Vn11)에서 ΔV4만큼 상승하면, 용량 소자(C12)를 통하여 노드(N12)의 전위가 ΔV6만큼 상승한다. 노드(N12)의 전위가 트랜지스터(22 및 24)의 특성에 따른 중간 전위(Vn12)에서 ΔV6만큼 상승하면, 트랜지스터(22 및 24)를 포함하는 인버터는 저전위 전원(VL_SN)을 출력한다.
또한 기간(T2)에서, 배선(CSEL)에는 로 레벨 전위(VL_CSEL)가 계속 공급되므로, 스위치 회로(63)의 트랜지스터(25 및 26)는 오프로 유지된다.
다음으로 기간(T3)에서, 증폭 회로(62)의 트랜지스터(33 및 34)가 온이 되어 증폭 회로(62)로부터 배선(BL_1 및 BL_2)으로의 출력이 얻어진다. 구체적으로는 배선(PL3)에 하이 레벨 전위(VH_PL)를 공급하여 증폭 회로(62)의 트랜지스터(33 및 34)를 온으로 한다.
도 14의 경우(용량 소자(C0)에 유지된 전하량이 많은 경우), 증폭 회로(62)의 트랜지스터(33 및 34)가 온이 되면, 증폭 회로(62)는 배선(BL_2)에 저전위 전원(VL_SN)을 출력한다. 배선(BL_2)의 전위가 Vn12에서 하강하여 저전위 전원(VL_SN)으로 다가갈수록, 용량 소자(C11)를 통하여 노드(N11)의 전위가 하강하고, 트랜지스터(21 및 23)를 포함하는 인버터는 고전위 전원(VH_SP)을 출력한다. 그리고 증폭 회로(62)는 배선(BL_1)에 고전위 전원(VH_SP)을 출력하고, 배선(BL_1)의 전위는 Vn11+ΔV4에서 상승하여 고전위 전원(VH_SP)으로 다가간다. 노드(N12)의 전위도 용량 소자(C12)를 통하여 상승한다.
또한 용량 소자(C0)에 유지된 전하량이 적고 기간(T3)의 초반에 배선(BL_1)의 전위가 전위(Vn11-ΔV5)인 경우, 트랜지스터(33 및 34)가 온이 되면, 배선(BL_2)의 전위는 Vn12에서 상승하여 고전위 전원(VH_SP)으로 다가가고, 배선(BL_1)의 전위는 전위(Vn11-ΔV5)에서 하강하여 저전위 전원(VL_SN)으로 다가간다.
또한 기간(T3)에서 배선(CSEL)에는 로 레벨 전위(VL_CSEL)가 계속 공급되므로, 스위치 회로(63)의 트랜지스터(25 및 26)는 오프로 유지된다. 또한 배선(WL_1)에는 하이 레벨 전위(VH_WL)가 계속 공급되므로 메모리 셀(MC_1)의 트랜지스터(OS1)는 온으로 유지되기 때문에, 메모리 셀(MC_1)에서 배선(BL_1)의 전위(VH_SP)에 따른 전하가 용량 소자(C0)에 축적된다.
다음으로 기간(T4)에서, 배선(CSEL)에 공급되는 전위를 제어하여 스위치 회로(63)를 온으로 한다. 구체적으로 배선(CSEL)에 하이 레벨 전위(VH_CSEL)를 공급하여 스위치 회로(63)의 트랜지스터(25 및 26)를 온으로 한다. 따라서 배선(BL_1)의 전위가 배선(GBL_1)에 공급되고, 배선(BL_2)의 전위가 배선(GBL_2)에 공급된다.
또한 기간(T4)에서, 배선(WL_1)에는 하이 레벨 전위(VH_WL)가 계속 공급되므로 메모리 셀(MC_1)의 트랜지스터(OS1)는 온으로 유지되기 때문에, 메모리 셀(MC_1)에서 배선(BL_1)의 전위(VH_SP)에 따른 전하가 용량 소자(C0)에 계속 축적된다.
기간(T4)이 종료되면, 배선(CSEL)에 공급되는 전위를 제어하여 스위치 회로(63)를 오프로 한다. 구체적으로 배선(CSEL)에 로 레벨 전위(VL_CSEL)를 공급하여 스위치 회로(63)의 트랜지스터(25 및 26)를 오프로 한다. 또한 배선(PL3)에 로 레벨 전위(VL_PL)를 공급하여 증폭 회로(62)의 트랜지스터(33 및 34)를 오프로 한다.
기간(T4)이 종료되면 배선(WL_1)의 선택이 해제된다. 구체적으로는 배선(WL_1)에 로 레벨 전위(VL_WL)를 공급하여 메모리 셀(MC_1)의 트랜지스터(OS1)를 오프로 한다. 상술한 동작을 거쳐 배선(BL_1)의 전위(VH_SP)에 따른 전하가 용량 소자(C0)에 유지된다. 데이터가 판독된 후에도 메모리 셀(MC_1)에서 상기 데이터가 저장된다.
기간(T1 내지 T4)에서의 동작을 거쳐 메모리 셀(MC_1)로부터 데이터가 판독된다. 메모리 셀(MC_2)의 데이터도 마찬가지로 판독될 수 있다.
또한 상술한 원리로 메모리 셀(MC)에 데이터를 기록할 수 있다. 구체적으로는 데이터를 판독하는 데 사용하는 방법과 마찬가지로, 우선 증폭 회로(62)의 트랜지스터(31 및 32)를 온으로 하여 노드(N11 및 N12)의 전위를 초기화한 후, 증폭 회로(62)의 트랜지스터(33 및 34)를 온으로 하여 배선(BL_1 및 BL_2)의 전위를 초기화한다.
그리고 데이터가 기록되는 메모리 셀(MC_1)에 접속된 배선(WL_1) 또는 데이터가 기록되는 메모리 셀(MC_2)에 접속된 배선(WL_2)을 선택하여 메모리 셀(MC_1 또는 MC_2)에서 트랜지스터(OS1)를 온으로 한다. 이 동작에 의하여 배선(BL_1) 또는 배선(BL_2)과 용량 소자(C0) 사이가 트랜지스터(OS1)를 통하여 도통 상태가 된다.
그리고 배선(CSEL)에 공급되는 전위를 제어하여 스위치 회로(63)를 온으로 한다. 그 결과 배선(BL_1)과 배선(GBL_1) 사이, 및 배선(BL_2)과 배선(GBL_2) 사이가 도통 상태가 된다.
배선(GBL_1 및 GBL_2)에 기록 전위를 공급함으로써, 스위치 회로(63)를 통하여 배선(BL_1 및 BL_2)에 기록 전위가 공급된다. 결과적으로 배선(BL_1 및 BL_2)의 전위에 따라 용량 소자(C0)에 전하가 축적되어, 메모리 셀(MC_1 또는 MC_2)에 데이터가 기록된다.
또한 배선(BL_1)에 배선(GBL_1)의 전위가 공급되고 배선(BL_2)에 배선(GBL_2)의 전위가 공급된 후에는, 스위치 회로(63)에서 트랜지스터(25 및 26)를 오프로 한 후에도, 배선(BL_1)의 전위와 배선(BL_2)의 전위의 고저 관계가 증폭 회로(62)에 의하여 유지된다.
<감지 증폭기(SA2)>
다음으로 도 4의 감지 증폭기(SA1)와는 다른 감지 증폭기의 구성예에 대하여 도 15를 참조하여 설명한다.
도 15의 감지 증폭기(SA2)는 프리차지 회로(64)를 포함하지 않는 점, 그리고 증폭 회로(62)가 용량 소자(C11 및 C12)를 포함하지 않는 점에서 감지 증폭기(SA1)와 다르다. 감지 증폭기(SA2)의 구성예에 대한 이하의 설명에서는 감지 증폭기(SA1)와 같은 구성요소에 대해서는 감지 증폭기(SA1)의 설명을 참조한다.
도 15는 메모리 셀(MC), 및 메모리 셀(MC)에 전기적으로 접속된 감지 증폭기(SA2)의 회로 구성예를 도시한 것이다. 메모리 셀(MC)은 배선(BL)을 통하여 감지 증폭기(SA2)에 접속된다. 여기서 나타낸 예에서는 메모리 셀(MC_1)이 배선(BL_1)을 통하여 감지 증폭기(SA2)에 접속되고, 메모리 셀(MC_2)이 배선(BL_2)을 통하여 감지 증폭기(SA2)에 접속되어 있다.
감지 증폭기(SA2)는 증폭 회로(62) 및 스위치 회로(63)를 포함한다.
증폭 회로(62)는 p채널 트랜지스터(21 및 22), 및 n채널 트랜지스터(23, 24, 및 31 내지 34)를 포함한다.
여기서 n채널 트랜지스터(31 내지 34)는 p채널 트랜지스터이어도 좋다. 도 16은 트랜지스터(31 내지 34) 대신에 p채널 트랜지스터(35 내지 38)를 사용한 감지 증폭기(SA2)의 회로 구성예를 도시한 것이다. 이 경우 트랜지스터(35 내지 38)의 각 게이트는 논리를 반전하기 위하여, 인버터(INV2)를 통하여 배선(PL2)에, 또는 인버터(INV3)를 통하여 배선(PL3)에 접속된다.
또는 n채널 트랜지스터(31 내지 34)는 아날로그 스위치이어도 좋다. 도 17은 트랜지스터(31 내지 34) 대신에 아날로그 스위치(ASW1 내지 ASW4)를 사용한 감지 증폭기(SA2)의 회로 구성예를 도시한 것이다.
또는 n채널 트랜지스터(31 내지 34)는, 어떠한 스위칭 소자가 될 수 있다. 도 18은 트랜지스터(31 내지 34) 대신에 스위치(SW1 내지 SW4)를 사용한 감지 증폭기(SA2)의 회로 구성예를 도시한 것이다.
트랜지스터(21 및 22)에 대해서는 감지 증폭기(SA1)의 설명을 참조한다.
트랜지스터(21)의 소스 및 드레인 중 한쪽은 배선(Vd)에 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(23)의 소스 및 드레인 중 한쪽, 트랜지스터(31)의 소스 및 드레인 중 한쪽, 및 트랜지스터(33)의 소스 및 드레인 중 한쪽에 접속된다(도 15참조). 트랜지스터(23)의 소스 및 드레인 중 다른 쪽은 배선(Vs)에 접속되고, 트랜지스터(33)의 소스 및 드레인 중 다른 쪽은 배선(BL_1)에 접속된다. 트랜지스터(31)의 소스 및 드레인 중 다른 쪽은 트랜지스터(21)의 게이트, 트랜지스터(23)의 게이트, 및 배선(BL_2)에 접속된다. 트랜지스터(31)의 게이트는 배선(PL2)에 접속되고, 트랜지스터(33)의 게이트는 배선(PL3)에 접속된다.
트랜지스터(22)의 소스 및 드레인 중 한쪽은 배선(Vd)에 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(24)의 소스 및 드레인 중 한쪽, 트랜지스터(32)의 소스 및 드레인 중 한쪽, 및 트랜지스터(34)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(24)의 소스 및 드레인 중 다른 쪽은 배선(Vs)에 접속되고, 트랜지스터(34)의 소스 및 드레인 중 다른 쪽은 배선(BL_2)에 접속된다. 트랜지스터(32)의 소스 및 드레인 중 다른 쪽은 트랜지스터(22)의 게이트, 트랜지스터(24)의 게이트, 및 배선(BL_1)에 접속된다. 트랜지스터(32)의 게이트는 배선(PL2)에 접속되고, 트랜지스터(34)의 게이트는 배선(PL3)에 접속된다.
배선(Vd)은 고전위 전원(VH_SP)을 공급하는 배선이고, 배선(Vs)은 저전위 전원(VL_SN)을 공급하는 배선이다. 또한 고전위 전원(VH_SP) 및 저전위 전원(VL_SN)은 단속적으로 공급되어도 좋다. 즉 어떤 기간에서는 고전위 전원(VH_SP) 및 저전위 전원(VL_SN)이 각각 배선(Vd) 및 배선(Vs)을 통하여 공급되고, 또 다른 기간에서는 공급되지 않는다.
증폭 회로(62)는 배선(BL_1)의 전위 및 배선(BL_2)의 전위를 증폭시키는 기능을 가진다. 또한 도 15에 도시된 증폭 회로(62)를 포함하는 감지 증폭기(SA2)는 래치형 감지 증폭기로서 기능한다.
또한 증폭 회로(62)는 증폭 회로(66)를 2개 가져도 좋다. 도 19의 (A)는 증폭 회로(62)가 증폭 회로(66)를 2개 포함하는 감지 증폭기(SA2)의 회로 구성예를 도시한 것이다. 도 19의 (B)는 증폭 회로(66)의 회로 구성예를 도시한 것이다.
도 19의 (A)에 도시된 바와 같이, 증폭 회로(62)는 증폭 회로(66)를 2개 포함하고, 각 증폭 회로(66)는 입력 단자(IN2) 및 출력 단자(OUT2)를 포함한다. 한쪽 증폭 회로(66)에 있어서, 입력 단자(IN2)는 배선(BL_1)에 접속되고, 출력 단자(OUT2)는 배선(BL_2)에 접속된다. 다른 쪽 증폭 회로(66)에 있어서, 입력 단자(IN2)는 배선(BL_2)에 접속되고, 출력 단자(OUT2)는 배선(BL_1)에 접속된다.
증폭 회로(66)는 p채널 트랜지스터(21) 및 n채널 트랜지스터(23, 31, 및 33)를 포함한다.
트랜지스터(21)의 소스 및 드레인 중 한쪽은 배선(Vd)에 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(23)의 소스 및 드레인 중 한쪽, 트랜지스터(31)의 소스 및 드레인 중 한쪽, 및 트랜지스터(33)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(23)의 소스 및 드레인 중 다른 쪽은 배선(Vs)에 접속되고, 트랜지스터(33)의 소스 및 드레인 중 다른 쪽은 출력 단자(OUT2)에 접속된다. 트랜지스터(31)의 소스 및 드레인 중 다른 쪽은 트랜지스터(21)의 게이트, 트랜지스터(23)의 게이트, 및 입력 단자(IN2)에 접속된다. 트랜지스터(31)의 게이트는 배선(PL2)에 접속되고, 트랜지스터(33)의 게이트는 배선(PL3)에 접속된다.
스위치 회로(63)에 대해서는 감지 증폭기(SA1)의 설명을 참조한다.
<감지 증폭기(SA2)의 동작예 1>
다음으로 데이터 판독 시에서의 도 15에 도시된 메모리 셀(MC) 및 감지 증폭기(SA2)의 동작예에 대하여 도 20의 타이밍 차트를 참조하여 설명한다.
기간(T1)에서, 증폭 회로(62)의 트랜지스터(31 및 32)를 온으로 하여, 배선(BL_1 및 BL_2)의 전위를 초기화한다. 구체적으로는 배선(PL2)에 하이 레벨 전위(VH_PL)를 공급하여 증폭 회로(62)의 트랜지스터(31 및 32)를 온으로 한다.
인버터는 트랜지스터(21 및 23)로 형성되어 있기 때문에, 트랜지스터(31)를 온으로 하여 인버터의 입력과 출력 사이를 도통 상태로 하면, 배선(BL_2)의 전위는 트랜지스터(21 및 23)의 특성에 따른 중간 전위가 된다. 이 전위를 Vbl2라고 한다. 중간 전위(Vbl2)는 트랜지스터(21)와 트랜지스터(23)의 특성 편차의 영향을 반영하면서 결정되고, 트랜지스터(21 및 23)를 포함하는 인버터는 입력 전위가 Vbl2에서 변동한 경우에 민감하게 반응할 수 있다.
마찬가지로 인버터는 트랜지스터(22 및 24)로 형성되어 있기 때문에, 트랜지스터(32)를 온으로 하여 인버터의 입력과 출력 사이를 도통 상태로 하면, 배선(BL_1)의 전위는 트랜지스터(22 및 24)의 특성에 따른 중간 전위가 된다. 이 전위를 Vbl1이라고 한다. 중간 전위(Vbl1)는 트랜지스터(22)와 트랜지스터(24)의 특성 편차의 영향을 반영하면서 결정되고, 트랜지스터(22 및 24)를 포함하는 인버터는 입력 전위가 Vbl1에서 변동한 경우에 민감하게 반응할 수 있다.
또한 기간(T1)에서, 배선(CSEL)에는 로 레벨 전위(VL_CSEL)가 공급되므로, 스위치 회로(63)의 트랜지스터(25 및 26)는 오프이다. 배선(WL_1)에는 로 레벨 전위(VL_WL)가 공급되므로, 메모리 셀(MC_1)의 트랜지스터(OS1)는 오프이다. 마찬가지로, 도 20에는 도시하지 않았지만 배선(WL_2)에 로 레벨 전위(VL_WL)가 공급되므로, 메모리 셀(MC_2)의 트랜지스터(OS1)는 오프이다.
그리고 배선(PL2)에 로 레벨 전위(VL_PL)를 공급하여 증폭 회로(62)의 트랜지스터(31 및 32)를 오프로 한다.
배선(PL2)에 로 레벨 전위(VL_PL)를 공급하는 타이밍에, 고전위 전원(VH_SP) 및 저전위 전원(VL_SN)의 공급을 정지하여도 좋다. 고전위 전원(VH_SP) 및 저전위 전원(VL_SN)의 공급을 정지하면, 관통 전류가 트랜지스터(21 및 23) 및 트랜지스터(22 및 24)를 통하여 흐르는 것을 방지할 수 있기 때문에, 소비전력을 저감할 수 있다. 또한 고전위 전원(VH_SP) 및 저전위 전원(VL_SN)의 공급을 정지한 경우, 후술하는 기간(T3)에서 배선(PL3)에 하이 레벨 전위(VH_PL)를 공급하는 타이밍에 공급을 재개한다.
기간(T2)에서는 배선(WL_1)을 선택한다. 구체적으로는 배선(WL_1)에 하이 레벨 전위(VH_WL)를 공급하여 메모리 셀(MC_1)의 트랜지스터(OS1)를 온으로 한다. 이 동작에 의하여 배선(BL_1)과 용량 소자(C0) 사이가 트랜지스터(OS1)를 통하여 도통 상태가 된다. 배선(BL_1)과 용량 소자(C0) 사이가 도통 상태가 되면, 용량 소자(C0)에 유지된 전하량에 따라 배선(BL_1)의 전위가 변동한다.
도 20의 타이밍 차트는 용량 소자(C0)에 유지된 전하량이 많은 경우를 나타낸 것이다. 용량 소자(C0)에 유지된 전하량이 많은 경우, 용량 소자(C0)로부터 배선(BL_1)으로 전하가 방출됨으로써, 배선(BL_1)의 전위가 전위(Vbl1)에서 ΔV7만큼 상승한다. 한편 용량 소자(C0)에 유지된 전하량이 적은 경우에는, 배선(BL_1)으로부터 용량 소자(C0)로 전하가 유입함으로써, 배선(BL_1)의 전위는 ΔV8만큼 하강한다(미도시).
BL_1의 전위가 트랜지스터(22 및 24)의 특성에 따른 중간 전위(Vbl1)에서 ΔV7만큼 상승하면, 트랜지스터(22 및 24)를 포함하는 인버터는 저전위 전원(VL_SN)을 출력한다.
또한 기간(T2)에서, 배선(CSEL)에는 로 레벨 전위(VL_CSEL)가 계속 공급되므로, 스위치 회로(63)의 트랜지스터(25 및 26)는 오프로 유지된다.
다음으로 기간(T3)에서, 증폭 회로(62)의 트랜지스터(33 및 34)가 온이 되어 증폭 회로(62)로부터 배선(BL_1 및 BL_2)으로의 출력이 얻어진다. 구체적으로는 배선(PL3)에 하이 레벨 전위(VH_PL)를 공급하여 증폭 회로(62)의 트랜지스터(33 및 34)를 온으로 한다.
도 20의 경우(용량 소자(C0)에 유지된 전하량이 많은 경우), 증폭 회로(62)의 트랜지스터(33 및 34)가 온이 되면, 증폭 회로(62)는 배선(BL_2)에 저전위 전원(VL_SN)을 출력한다. 배선(BL_2)의 전위가 Vbl2에서 하강하여 저전위 전원(VL_SN)으로 다가갈수록, 트랜지스터(21 및 23)를 포함하는 인버터는 고전위 전원(VH_SP)을 출력한다. 그리고 증폭 회로(62)는 배선(BL_1)에 고전위 전원(VH_SP)을 출력하고, 배선(BL_1)의 전위는 Vbl1+ΔV7에서 상승하여 고전위 전원(VH_SP)으로 다가간다.
또한 용량 소자(C0)에 유지된 전하량이 적고 기간(T3)의 초반에 배선(BL_1)의 전위가 전위(Vbl1-ΔV8)인 경우, 트랜지스터(33 및 34)가 온이 되면, 배선(BL_2)의 전위는 Vbl2에서 상승하여 고전위 전원(VH_SP)으로 다가가고, 배선(BL_1)의 전위는 전위(Vbl1-ΔV8)에서 하강하여 저전위 전원(VL_SN)으로 다가간다.
또한 기간(T3)에서 배선(CSEL)에는 로 레벨 전위(VL_CSEL)가 계속 공급되므로, 스위치 회로(63)의 트랜지스터(25 및 26)는 오프로 유지된다. 배선(WL_1)에는 하이 레벨 전위(VH_WL)가 계속 공급되므로 메모리 셀(MC_1)의 트랜지스터(OS1)는 온으로 유지되기 때문에, 메모리 셀(MC_1)에서 배선(BL_1)의 전위(VH_SP)에 따른 전하가 용량 소자(C0)에 축적된다.
다음으로 기간(T4)에서, 배선(CSEL)에 공급되는 전위를 제어하여 스위치 회로(63)를 온으로 한다. 구체적으로 배선(CSEL)에 하이 레벨 전위(VH_CSEL)를 공급하여 스위치 회로(63)의 트랜지스터(25 및 26)를 온으로 한다. 따라서 배선(BL_1)의 전위가 배선(GBL_1)에 공급되고, 배선(BL_2)의 전위가 배선(GBL_2)에 공급된다.
또한 기간(T4)에서, 배선(WL_1)에는 하이 레벨 전위(VH_WL)가 계속 공급되므로 메모리 셀(MC_1)의 트랜지스터(OS1)는 온으로 유지되기 때문에, 메모리 셀(MC_1)에서 배선(BL_1)의 전위(VH_SP)에 따른 전하가 용량 소자(C0)에 계속 축적된다.
기간(T4)이 종료되면, 배선(CSEL)에 공급되는 전위를 제어하여 스위치 회로(63)를 오프로 한다. 구체적으로 배선(CSEL)에 로 레벨 전위(VL_CSEL)를 공급하여 스위치 회로(63)의 트랜지스터(25 및 26)를 오프로 한다. 또한 배선(PL3)에 로 레벨 전위(VL_PL)를 공급하여 증폭 회로(62)의 트랜지스터(33 및 34)를 오프로 한다.
기간(T4)이 종료되면 배선(WL_1)의 선택이 해제된다. 구체적으로는 배선(WL_1)에 로 레벨 전위(VL_WL)를 공급하여 메모리 셀(MC_1)의 트랜지스터(OS1)를 오프로 한다. 상술한 동작을 거쳐 배선(BL_1)의 전위(VH_SP)에 따른 전하가 용량 소자(C0)에 유지된다. 데이터가 판독된 후에도 메모리 셀(MC_1)에서 상기 데이터가 저장된다.
기간(T1 내지 T4)에서의 동작을 거쳐 메모리 셀(MC_1)로부터 데이터가 판독된다. 메모리 셀(MC_2)의 데이터도 마찬가지로 판독될 수 있다.
또한 상술한 원리로 메모리 셀(MC)에 데이터를 기록할 수 있다. 구체적으로는 데이터를 판독하는 데 사용하는 방법과 마찬가지로, 우선 증폭 회로(62)의 트랜지스터(31 및 32)를 온으로 하여 배선(BL_1 및 BL_2)의 전위를 초기화한다.
그리고 데이터가 기록되는 메모리 셀(MC_1)에 접속된 배선(WL_1) 또는 데이터가 기록되는 메모리 셀(MC_2)에 접속된 배선(WL_2)을 선택하여 메모리 셀(MC_1 또는 MC_2)에서 트랜지스터(OS1)를 온으로 한다. 이 동작에 의하여 배선(BL_1) 또는 배선(BL_2)과 용량 소자(C0) 사이가 트랜지스터(OS1)를 통하여 도통 상태가 된다.
그리고 배선(CSEL)에 공급되는 전위를 제어하여 스위치 회로(63)를 온으로 한다. 그 결과 배선(BL_1)과 배선(GBL_1) 사이, 및 배선(BL_2)과 배선(GBL_2) 사이가 도통 상태가 된다.
배선(GBL_1 및 GBL_2)에 기록 전위를 공급함으로써, 스위치 회로(63)를 통하여 배선(BL_1 및 BL_2)에 기록 전위가 공급된다. 결과적으로 배선(BL_1 및 BL_2)의 전위에 따라 용량 소자(C0)에 전하가 축적되어, 메모리 셀(MC_1 또는 MC_2)에 데이터가 기록된다.
또한 배선(BL_1)에 배선(GBL_1)의 전위가 공급되고 배선(BL_2)에 배선(GBL_2)의 전위가 공급된 후에는, 스위치 회로(63)에서 트랜지스터(25 및 26)를 오프로 한 후에도, 배선(BL_1)의 전위와 배선(BL_2)의 전위의 고저 관계가 증폭 회로(62)에 의하여 유지된다.
<감지 증폭기(SA2)의 동작예 2>
도 15에 도시된 메모리 셀(MC) 및 감지 증폭기(SA2)에서는, 감지 증폭기(SA1)의 동작예 2와 마찬가지로, 기간(T1)에서 증폭 회로(62)의 트랜지스터(31 및 32)에 더하여 트랜지스터(33 및 34)를 온으로 할 수 있다.
이 경우 감지 증폭기(SA1)와는 달리 감지 증폭기(SA2)는 용량 소자(C11 및 C12)를 포함하지 않기 때문에, 배선(BL_1 및 BL_2)의 각각에 전위(Vb1l 및 Vbl2)의 양쪽이 출력된다. 즉 트랜지스터(21 및 23)를 포함하는 인버터는 배선(BL_1 및 BL_2)에 전위(Vbl2)를 출력하고, 트랜지스터(22 및 24)를 포함하는 인버터는 배선(BL_1 및 BL_2)에 전위(Vbl1)를 출력한다.
그 결과 배선(BL_1 및 BL_2)의 전위는 각각 전위(Vbl1)와 전위(Vbl2)의 중간 전위가 된다. 배선(BL_1 및 BL_2)의 각각에 전위(Vbl1 및 Vbl2)의 양쪽이 출력되면, 배선(BL_1 및 BL_2)의 전위를 각각 트랜지스터(21 내지 24)의 특성에 따른 중간 전위로 할 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따르면, 트랜지스터의 특성에 따른 전위로 배선 또는 노드의 전위를 초기화함으로써, 트랜지스터의 특성 편차에 의한 영향을 받기 어려운 감지 증폭기를 형성할 수 있다. 트랜지스터 및 용량 소자 등이 미세화되고 전원 전압에 대한 특성 편차의 영향이 커져도, 정도가 높은 감지 증폭기를 형성할 수 있다. 또한 본 실시형태에서 설명한 구조 및 동작 방법 등은 적절히 조합하여 실시될 수 있다.
본 실시형태는 본 명세서에서 설명하는 다른 실시형태 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 2)
본 실시형태에서는 상기 실시형태에서 설명한 반도체 장치의 일례에 대하여 도 21의 (A) 및 (B), 도 22의 (A) 및 (B), 도 23, 그리고 도 24를 참조하여 설명한다. 또한 상기 OS 트랜지스터에 사용할 수 있는 금속 산화물에 대하여 설명한다. 특히 금속 산화물 및 CAC(cloud-aligned composite)의 자세한 사항에 대하여 이하에서 설명한다.
<반도체 장치의 구조예>
도 21의 (A) 및 (B), 도 22의 (A) 및 (B), 그리고 도 23은 각각 본 발명의 일 형태의 트랜지스터(200), 트랜지스터(500), 및 용량 소자(100)를 포함하는 반도체 장치(600)를 도시한 상면도 및 단면도이다. 또한 트랜지스터(200) 및 트랜지스터(500)는 각각 백 게이트를 포함한다.
또한 반도체 장치(600)는 감지 증폭기(SA1)의 증폭 회로(62)의 일부에 대응하고, 트랜지스터(200), 트랜지스터(500), 및 용량 소자(100)는 각각 트랜지스터(31), 트랜지스터(23), 및 용량 소자(C11)에 대응한다. 또는 트랜지스터(200), 트랜지스터(500), 및 용량 소자(100)는 각각 트랜지스터(32), 트랜지스터(24), 및 용량 소자(C12)에 대응한다.
또한 감지 증폭기(SA1)의 증폭 회로(62)에서 트랜지스터(21 및 22)가 n채널 트랜지스터인 경우, 트랜지스터(500)는 트랜지스터(21) 또는 트랜지스터(22)에 대응하여도 좋다.
도 21의 (A)는 반도체 장치(600)의 상면도이다. 도 21의 (B), 도 22의 (A) 및 (B), 그리고 도 23은 반도체 장치(600)의 단면도이다.
여기서 도 21의 (B)는 도 21의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이고, 이는 트랜지스터(200)의 채널 길이 방향 및 트랜지스터(500)의 채널 폭 방향의 단면에 상당한다. 도 22의 (A)는 도 21의 (A)의 일점쇄선 A3-A4를 따라 취한 단면도이고, 이는 트랜지스터(200)의 채널 폭 방향의 단면에 상당한다. 도 22의 (B)는 도 21의 (A)의 일점쇄선 A5-A6을 따라 취한 단면도이고, 이는 트랜지스터(500)의 채널 길이 방향의 단면에 상당한다. 도 23은 도 21의 (A)의 일점쇄선 A7-A8을 따라 취한 단면도이고, 이는 트랜지스터(200)의 소스 영역 또는 드레인 영역의 단면에 상당한다. 또한 도면의 명료화를 위하여, 도 21의 (A)의 상면도에는 일부 구성요소를 도시하지 않았다.
반도체 장치(600)는 트랜지스터(200), 트랜지스터(500), 용량 소자(100), 그리고 층간막으로서 각각 기능하는 절연체(210), 절연체(212), 절연체(273), 절연체(274), 및 절연체(280)를 포함한다. 반도체 장치(600)는 배선으로서 기능하는 도전체(203) 및 플러그로서 기능하는 도전체(240)(도전체(240a) 및 도전체(240b))를 더 포함한다. 도전체(203) 및 도전체(240)는 트랜지스터(200)에 전기적으로 접속된다. 반도체 장치(600)는 배선으로서 기능하는 도전체(503) 및 플러그로서 기능하는 도전체(540a)를 더 포함한다. 도전체(503) 및 도전체(540a)는 트랜지스터(500)에 전기적으로 접속된다. 반도체 장치(600)는 용량 소자(100)에 전기적으로 접속되고 플러그로서 기능하는 도전체(540b)를 더 포함한다. 또한 이하의 설명에서 도전체(540a)와 도전체(540b)를 통틀어 도전체(540)라고 하는 경우가 있다. 또한 도전체(503)는 도전체(203)와 같은 층에 형성되며, 도전체(203)와 비슷한 구조를 가진다. 또한 도전체(540)는 도전체(240)와 같은 층에 형성되며, 도전체(240)와 비슷한 구조를 가진다. 그러므로 도전체(503)에 대해서는 도전체(203)의 기재를, 도전체(540)에 대해서는 도전체(240)의 기재를 참조할 수 있다.
또한 도전체(203)에서, 제 1 도전체는 절연체(212)의 개구의 내벽과 접하여 형성되고, 제 1 도전체의 내측에 제 2 도전체가 형성된다. 여기서 도전체(203)의 상면은 절연체(212)의 상면과 실질적으로 같은 높이로 할 수 있다. 본 실시형태에서는 도전체(203)의 제 1 도전체와 제 2 도전체가 적층되지만 본 발명은 이에 한정되지 않는다. 예를 들어 도전체(203)는 단층 구조 또는 3층 이상의 적층 구조를 가져도 좋다. 또한 적층 구조가 사용되는 경우, 형성 순서에 대응하는 서수에 의하여 층들을 구별하는 경우가 있다. 또한 도전체(503)는 도전체(203)와 비슷한 구조를 가진다.
절연체(273)는 트랜지스터(200), 트랜지스터(500), 및 용량 소자(100) 위에 배치된다. 절연체(274)는 절연체(273) 위에 배치된다. 절연체(280)는 절연체(274) 위에 배치된다.
도전체(240)는 절연체(273, 274, 및 280)의 개구의 내벽과 접하여 형성된다. 여기서 도전체(240)의 상면은 절연체(280)의 상면과 실질적으로 같은 높이로 할 수 있다. 본 실시형태에서 도전체(240)는 2층 구조를 가지지만 본 발명은 이에 한정되지 않는다. 예를 들어 도전체(240)는 단층 구조 또는 3층 이상의 적층 구조를 가져도 좋다. 또한 도전체(540)는 도전체(240)와 비슷한 구조를 가진다.
도 21의 (A) 및 (B) 그리고 도 22의 (A)에 도시된 바와 같이 트랜지스터(200)는 기판(미도시) 위에 배치된 절연체(214 및 216), 절연체(214 및 216)에 매립되도록 배치된 도전체(205), 절연체(216) 및 도전체(205) 위에 배치된 절연체(220), 절연체(220) 위에 배치된 절연체(222), 절연체(222) 위에 배치된 절연체(224), 절연체(224) 위에 배치된 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c)), 산화물(230) 위에 배치된 절연체(250), 절연체(250) 위에 배치된 금속 산화물(252), 금속 산화물(252) 위에 배치된 도전체(260)(도전체(260a) 및 도전체(260b)), 도전체(260) 위에 배치된 절연체(270), 절연체(270) 위에 배치된 절연체(271), 적어도 산화물(230c), 절연체(250), 금속 산화물(252), 및 도전체(260)의 측면과 접하여 배치된 절연체(275), 그리고 산화물(230) 위에 형성된 층(242)을 포함한다. 층(242)의 한쪽과 접하여 도전체(240a)가 배치된다.
트랜지스터(200)에서, 층(242)의 한쪽은 소스 및 드레인 중 한쪽으로서 기능하고, 층(242)의 다른 쪽은 소스 및 드레인 중 다른 쪽으로서 기능하고, 도전체(260)는 프런트 게이트로서 기능하고, 도전체(205)는 백 게이트로서 기능한다. 도전체(240b)는 배선(BL_1) 또는 배선(BL_2)에 상당하는 도전체에 전기적으로 접속된다. 도전체(260)는 배선(PL2)에 상당하는 도전체에 전기적으로 접속된다.
도 21의 (A) 및 (B) 그리고 도 22의 (B)에 도시된 바와 같이 트랜지스터(500)는 기판(미도시) 위에 배치된 절연체(214 및 216), 절연체(214 및 216)에 매립되도록 배치된 도전체(505), 절연체(216) 및 도전체(505) 위에 배치된 절연체(220), 절연체(220) 위에 배치된 절연체(222), 절연체(222) 위에 배치된 절연체(524), 절연체(524) 위에 배치된 산화물(530)(산화물(530a), 산화물(530b), 및 산화물(530c)), 산화물(530) 위에 배치된 절연체(550), 절연체(550) 위에 배치된 금속 산화물(552), 금속 산화물(552) 위에 배치된 도전체(560)(도전체(560a) 및 도전체(560b)), 도전체(560) 위에 배치된 절연체(570), 절연체(570) 위에 배치된 절연체(571), 그리고 적어도 산화물(530c), 절연체(550), 금속 산화물(552), 및 도전체(560)의 측면과 접하여 배치된 절연체(575), 그리고 산화물(530) 위에 형성된 층(542)을 포함한다. 층(542)의 한쪽과 접하여 도전체(540a)가 배치되고, 층(542)의 다른 쪽과 접하여 도전체(540b)가 배치된다.
트랜지스터(500)에서, 층(542)의 한쪽은 소스 및 드레인 중 한쪽으로서 기능하고, 층(542)의 다른 쪽은 소스 및 드레인 중 다른 쪽으로서 기능하고, 도전체(560)는 프런트 게이트로서 기능하고, 도전체(505)는 백 게이트로서 기능한다. 도전체(560)는 노드(N11) 또는 노드(N12)에 상당하는 도전체(110)에 전기적으로 접속된다.
여기서 트랜지스터(500)는 트랜지스터(200)와 같은 층에 형성되며, 트랜지스터(200)와 비슷한 구조를 가진다. 그러므로 산화물(530)은 산화물(230)과 비슷한 구조를 가지며, 산화물(530)에 대해서는 산화물(230)의 기재를 참조할 수 있다. 도전체(505)는 도전체(205)와 비슷한 구조를 가지므로, 도전체(505)에 대해서는 도전체(205)의 기재를 참조할 수 있다. 절연체(524)는 절연체(224)와 비슷한 구조를 가지므로, 절연체(524)에 대해서는 절연체(224)의 기재를 참조할 수 있다. 절연체(550)는 절연체(250)와 비슷한 구조를 가지므로, 절연체(550)에 대해서는 절연체(250)의 기재를 참조할 수 있다. 금속 산화물(552)은 금속 산화물(252)과 비슷한 구조를 가지므로, 금속 산화물(552)에 대해서는 금속 산화물(252)의 기재를 참조할 수 있다. 도전체(560)는 도전체(260)와 비슷한 구조를 가지므로, 도전체(560)에 대해서는 도전체(260)의 기재를 참조할 수 있다. 절연체(570)는 절연체(270)와 비슷한 구조를 가지므로, 절연체(570)에 대해서는 절연체(270)의 기재를 참조할 수 있다. 절연체(571)는 절연체(271)와 비슷한 구조를 가지므로, 절연체(571)에 대해서는 절연체(271)의 기재를 참조할 수 있다. 절연체(575)는 절연체(275)와 비슷한 구조를 가지므로, 절연체(575)에 대해서는 절연체(275)의 기재를 참조할 수 있다. 별도로 명시되지 않는 한, 상술한 바와 같이, 이하에 기재에서는 트랜지스터(500)의 구조에 대하여 트랜지스터(200)의 구조의 기재를 참조할 수 있다.
트랜지스터(200)는 산화물(230a), 산화물(230b), 및 산화물(230c)이 적층된 구조를 가지지만 본 발명은 이에 한정되지 않는다. 예를 들어 트랜지스터(200)는 산화물(230b)의 단층 구조, 산화물(230b)과 산화물(230a 또는 230c)의 2층 구조, 또는 4층 이상의 적층 구조를 가져도 좋다. 이는 트랜지스터(500)의 산화물(530)에 대해서도 마찬가지로 적용된다. 마찬가지로 트랜지스터(200)는 도전체(260a)와 도전체(260b)가 적층된 구조를 가지지만 본 발명은 이에 한정되지 않는다. 이는 트랜지스터(500)의 도전체(560)에 대해서도 마찬가지로 적용된다.
용량 소자(100)는 도전체(110), 도전체(110) 위의 절연체(130), 절연체(130) 위의 도전체(120)를 포함한다. 도전체(120)는 적어도 일부가 절연체(130)를 개재(介在)하여 도전체(110)와 중첩되도록 배치되는 것이 바람직하다. 또한 도전체(120)의 상면과 접하여 도전체(240b)가 배치된다. 도전체(110)는 트랜지스터(200)의 소스 및 드레인 중 한쪽으로서 기능하는 층(242)의 한쪽과 접하며, 절연체(570 및 571)의 개구를 통하여 도전체(560)와 접한다.
용량 소자(100)에 있어서, 도전체(110)는 한쪽 전극으로서 기능하고, 도전체(120)는 다른 쪽 전극으로서 기능한다. 절연체(130)는 용량 소자(100)의 유전체로서 기능한다. 도전체(240b)는 배선(BL_1) 또는 배선(BL_2)에 상당하는 도전체에 전기적으로 접속된다. 여기서 도전체(110)는 트랜지스터(200)의 소스 및 드레인 중 한쪽 및 트랜지스터(500)의 게이트에 접속되며, 노드(N11) 또는 노드(N12)로서 기능한다.
도 21의 (A)에 도시된 바와 같이, 용량 소자(100)는 부분적으로 트랜지스터(200) 및 트랜지스터(500)와 중첩되도록 형성된다. 그래서 트랜지스터(200), 트랜지스터(500), 및 용량 소자(100)의 투영 면적의 합계를 작게 할 수 있어, 반도체 장치(600)의 점유 면적을 축소할 수 있다. 그러므로 상기 반도체 장치의 미세화 및 고집적화를 용이하게 할 수 있다. 또한 트랜지스터(200), 트랜지스터(500), 및 용량 소자(100)를 같은 공정에서 형성할 수 있어 공정을 단축할 수 있으므로, 생산성이 향상된다.
또한 반도체 장치(600)에서 트랜지스터(200)와 트랜지스터(500)의 채널 길이 방향이 서로 직교되도록 트랜지스터(200), 트랜지스터(500), 및 용량 소자(100)가 제공되지만 본 실시형태의 반도체 장치는 이에 한정되지 않는다.
다음으로 트랜지스터(200)에 사용되는 산화물(230)에 대하여 자세히 설명한다. 이하의 설명에 있어서, 별도로 명시되지 않는 한, 트랜지스터(500)의 산화물(530)에 대하여 산화물(230)의 기재를 참조한다. 트랜지스터(200)에서, 채널이 형성되는 영역(이하 채널 형성 영역이라고도 함)을 포함하는 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))은 산화물 반도체로서 기능하는 금속 산화물(이하 이러한 금속 산화물을 산화물 반도체라고도 함)을 사용하여 형성되는 것이 바람직하다.
채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터(200)는 오프 상태에서 누설 전류가 매우 낮기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다. 산화물 반도체는 스퍼터링법 등에 의하여 형성할 수 있기 때문에, 고집적화된 반도체 장치에 포함되는 트랜지스터(200)에 사용할 수 있다.
예를 들어 산화물(230)로서, In-M-Zn 산화물(M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중 하나 이상) 등의 금속 산화물이 사용된다. 산화물(230)로서 In-Ga 산화물 또는 In-Zn 산화물을 사용하여도 좋다.
여기서 산화물 반도체는, 산화물 반도체의 구성 원소 이외에 알루미늄, 루테늄, 타이타늄, 탄탈럼, 크로뮴, 또는 텅스텐 등의 금속 원소를 포함함으로써, 산화물 반도체가 금속 화합물을 형성하여 저저항화된다. 또한 알루미늄, 타이타늄, 탄탈럼, 또는 텅스텐 등을 사용하는 것이 바람직하다.
산화물 반도체에 금속 원소를 첨가하기 위해서는, 예를 들어, 산화물 반도체 위에 상기 금속 원소를 포함하는 금속막, 상기 금속 원소를 포함하는 질화막, 또는 상기 금속 원소를 포함하는 산화막을 제공한다. 이러한 막을 제공함으로써 상기 막과 산화물 반도체의 계면 또는 계면 근방의 산화물 반도체 중의 일부 산소가 상기 막 등에 의하여 흡수되어 산소 결손이 형성되어, 상기 계면 근방의 산화물 반도체의 저항이 저감되는 경우가 있다.
산화물 반도체 위에 금속막, 금속 원소를 포함하는 질화막, 또는 금속 원소를 포함하는 산화막을 제공한 후에, 질소를 포함하는 분위기에서 열처리를 수행하는 것이 바람직하다. 질소를 포함하는 분위기에서 열처리를 수행함으로써, 금속막, 금속 원소를 포함하는 질화막, 또는 금속 원소를 포함하는 산화막 중의 금속 원소가 산화물 반도체로 확산되거나, 또는 산화물 반도체 중의 금속 원소가 상기 막으로 확산되어, 산화물 반도체가 상기 막과 금속 화합물을 형성하여 부분적으로 저저항화된다. 산화물 반도체에 첨가된 금속 원소는 산화물 반도체 중의 금속 원소와 금속 화합물을 형성하면 비교적 안정된 상태가 되기 때문에, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한 산화물 반도체와, 금속막, 금속 원소를 포함하는 질화막, 또는 금속 원소를 포함하는 산화막의 계면에 화합물층(이하 또 다른 층이라고도 함)이 형성되어도 좋다. 또한 화합물층(또 다른 층)은 금속막, 금속 원소를 포함하는 질화막, 또는 금속 원소를 포함하는 산화막의 성분 및 산화물 반도체의 성분을 포함하는 금속 화합물을 포함한다. 예를 들어 화합물층으로서, 산화물 반도체의 금속 원소와 산화물 반도체에 첨가된 금속 원소가 합금화한 층이 형성되어도 좋다. 상기 합금화한 층은 비교적 안정된 상태이므로, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
산화물 반도체 중의 수소가 산화물 반도체의 저저항 영역으로 확산되고 저저항 영역의 산소 결손에 들어간 경우, 이 수소는 비교적 안정된 상태가 된다. 산화물 반도체의 산소 결손 중의 수소는 250°C 이상의 열처리에 의하여 산소 결손으로부터 방출되고 산화물 반도체의 저저항 영역으로 확산되고 저저항 영역 중의 산소 결손에 들어가 비교적 안정된 상태가 되는 것으로 알려져 있다. 그러므로 열처리에 의하여, 산화물 반도체의 저저항 영역 또는 금속 화합물이 형성된 영역의 저항은 더 저감되고, 산화물 반도체에서 저항이 유지된 다른 영역은 고순도화되어(물 또는 수소 등의 불순물이 저감됨) 그 영역의 저항이 증가하는 경향이 있다.
산화물 반도체는 수소 또는 질소 등의 불순물 원소를 포함하면 캐리어 밀도가 증가한다. 산화물 반도체에 포함된 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 이 산소 결손에 수소가 들어가면 캐리어 밀도가 증가한다. 또한 수소의 일부가 금속 원자와 결합되는 산소와 결합됨으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 즉 질소 또는 수소를 포함하는 산화물 반도체의 저항이 저감된다.
따라서 산화물 반도체에 대하여, 금속 원소 그리고 수소 및 질소 등의 불순물 원소를 선택적으로 첨가함으로써, 산화물 반도체에 고저항 영역 및 저저항 영역이 형성될 수 있다. 바꿔 말하면, 산화물(230)의 저항이 선택적으로 저감되면, 섬 형상의 산화물(230)에 캐리어 밀도가 낮은 반도체로서 기능하는 영역 그리고 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역이 형성될 수 있다.
여기서 도 24는 도 21의 (B)에서 파선으로 둘러싸인, 선택적으로 저항이 저감된 산화물(230b)을 포함하는 영역(239)의 확대도이다.
도 24에 도시된 바와 같이, 산화물(230)은 트랜지스터의 채널 형성 영역으로서 기능하는 영역(234), 소스 영역 및 드레인 영역으로서 기능하는 영역(231)(영역(231a) 및 영역(231b)), 영역(234)과 영역(231) 사이에 제공된 영역(232)(영역(232a) 및 영역(232b))을 포함한다.
소스 영역 및 드레인 영역으로서 기능하는 영역(231)은 산소 농도가 낮고 저저항화되어 있다. 채널 형성 영역으로서 기능하는 영역(234)은 소스 영역 및 드레인 영역으로서 기능하는 영역(231)보다 산소 농도가 높고 캐리어 밀도가 낮은 고저항 영역이다. 영역(232)은 소스 영역 및 드레인 영역으로서 기능하는 영역(231)보다 산소 농도가 높고 캐리어 밀도가 낮으며, 채널 형성 영역으로서 기능하는 영역(234)보다 산소 농도가 낮고 캐리어 밀도가 높다.
영역(231)에서는 금속 원소 그리고 수소 및 질소 등의 불순물 원소 중 적어도 하나의 농도가 영역(232) 및 영역(234) 각각보다 높은 것이 바람직하다.
영역(231)은 산화물(230)의 금속 원소 이외에, 알루미늄, 루테늄, 타이타늄, 탄탈럼, 텅스텐, 및 크로뮴 등의 금속 원소를 하나 이상 포함하는 것이 바람직하다.
영역(231)을 형성하기 위하여 예를 들어 산화물(230)과 접하여 금속 원소를 포함하는 막을 형성하면 좋다. 상기 금속 원소를 포함하는 막은 영역(231)의 형성 후, 섬 형상으로 패터닝되어 도전체(110)가 된다. 또한 상기 금속 원소를 포함하는 막으로서, 금속막, 금속 원소를 포함하는 산화막, 또는 금속 원소를 포함하는 질화막을 사용할 수 있다. 이 경우 상기 금속 원소를 포함하는 막과 산화물(230)의 계면에 층(242)이 형성되어도 좋다. 예를 들어 층(242)은 산화물(230)의 상면 및 측면에 형성되는 경우가 있다. 또한 층(242)은 상기 금속 원소를 포함하는 막의 성분 및 산화물(230)의 성분을 포함하는 금속 화합물을 포함하며 화합물층이라고도 할 수 있다. 예를 들어 층(242)으로서 산화물(230)의 금속 원소와 산화물(230)에 첨가된 금속 원소가 합금화한 층이 형성되어도 좋다.
산화물(230)에 금속 원소가 첨가됨으로써 산화물(230) 중에 금속 화합물이 형성되어 저저항화된 영역(231)이 형성될 수 있다. 또한 상기 금속 화합물은 반드시 산화물(230) 중에 형성될 필요는 없다. 예를 들어 상기 금속 원소를 포함하는 막(도전체(110))에 금속 화합물이 형성되어도 좋다. 또는 산화물(230)의 표면, 도전체(110)의 표면, 또는 도전체(110)와 산화물(230)의 계면에 형성된 층(242)에 금속 화합물이 형성되어도 좋다.
따라서 영역(231)은 층(242)의 저저항 영역을 포함하는 경우가 있다. 따라서 층(242)의 적어도 일부가 트랜지스터(200)의 소스 영역 또는 드레인 영역으로서 기능하는 경우가 있다.
영역(232)은 절연체(275)와 중첩된 영역을 포함한다. 영역(232)에서 알루미늄, 루테늄, 타이타늄, 탄탈럼, 텅스텐, 및 크로뮴 등의 금속 원소, 그리고 수소 및 질소 등의 불순물 원소 중 적어도 하나의 농도가 영역(234)보다 높은 것이 바람직하다. 예를 들어 산화물(230)의 영역(231)과 접하여 상기 금속 원소를 포함하는 막을 제공하면, 상기 금속 원소를 포함하는 막의 성분이 산화물 반도체의 성분과 금속 화합물을 형성하는 경우가 있다. 이 금속 화합물은 산화물(230) 중의 수소를 끌어당기는 경우가 있다. 그러므로 영역(231) 근방의 영역(232)의 수소 농도가 높아지는 경우가 있다.
영역(232a) 및 영역(232b)의 한쪽 또는 양쪽이 도전체(260)와 중첩된 영역을 가져도 좋다. 이러한 구조를 가지면 도전체(260)가 영역(232a 및 232b)과 중첩될 수 있다.
도 24에서는 영역(234, 231, 및 232)이 산화물(230b)에 형성되어 있지만 본 발명은 이에 한정되지 않는다. 예를 들어 이들 영역이 층(242), 층(242)과 산화물(230) 사이에 형성된 화합물층, 산화물(230a), 또는 산화물(230c)에 형성되어도 좋다. 도 24에서는 영역들의 경계를 산화물(230)의 상면에 대하여 실질적으로 수직으로 도시하였지만 본 실시형태는 이에 한정되지 않는다. 예를 들어 영역(232)이 산화물(230b)의 표면 근방에서 도전체(260) 측으로 돌출하고, 영역(232)이 산화물(230b)의 저면 근방에서 도전체(240a 또는 240b) 측으로 후퇴(recede)하여도 좋다.
산화물(230)에서 영역들의 경계는 명확히 관찰되기 어려운 경우가 있다. 각 영역에서 검출되는 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도는 영역들 사이뿐만 아니라 각 영역 내에서도 서서히 변화(이러한 변화를 그러데이션(gradation)이라고도 함)되어도 좋다. 즉 채널 형성 영역에 가까운 영역일수록 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도가 낮은 것이 바람직하다.
산화물(230)의 저항을 선택적으로 저감하기 위해서는, 알루미늄, 루테늄, 타이타늄, 탄탈럼, 텅스텐, 및 크로뮴 등 도전성을 높이는 금속 원소 및 불순물 중 적어도 하나를 원하는 영역에 첨가한다. 불순물로서는 산소 결손을 형성하는 원소, 또는 산소 결손에 의하여 포획되는 원소 등을 사용하면 좋다. 상기 원소의 예에는 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 염소, 및 희가스가 있다. 희가스의 대표적인 예에는 헬륨, 네온, 아르곤, 크립톤, 및 제논이 포함된다.
영역(231)에서는 상기 도전성을 높이는 금속 원소, 산소 결손을 형성하는 원소, 및 산소 결손에 의하여 포획되는 원소의 함유량을 높이면, 캐리어 밀도가 높아져 저항이 저감될 수 있다.
영역(231)의 저항을 저감하기 위해서는 예를 들어 산화물(230)의 영역(231)과 접하여 상기 금속 원소를 포함하는 막을 형성한다. 상기 금속 원소를 포함하는 막으로서는 금속막, 금속 원소를 포함하는 산화막, 또는 금속 원소를 포함하는 질화막 등을 사용할 수 있다. 상기 금속 원소를 포함하는 막은 적어도 절연체(250), 금속 산화물(252), 도전체(260), 절연체(270), 절연체(271), 및 절연체(275)를 개재하여 산화물(230) 위에 형성되는 것이 바람직하다. 또한 상기 금속 원소를 포함하는 막의 두께는 10nm 이상 200nm 이하이다. 예를 들어 상기 금속 원소를 포함하는 막은 알루미늄, 루테늄, 타이타늄, 탄탈럼, 텅스텐, 또는 크로뮴 등의 금속 원소를 포함한다. 상기 금속 원소를 포함하는 막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성될 수 있다.
산화물(230)이 상기 금속 원소를 포함하는 막과 접하면, 상기 금속 원소를 포함하는 막의 성분이 산화물(230)의 성분과 금속 화합물을 형성하여, 저저항화된 영역(231)을 형성한다. 또한 산화물(230)과 상기 금속 원소를 포함하는 막의 계면 또는 계면 근방에 배치된 산화물(230) 중의 산소가 일부 층(242)에 의하여 흡수되기 때문에 산소 결손이 형성되고 저저항화된 영역(231)이 형성되는 경우가 있다.
또한 산화물(230)이 상기 금속 원소를 포함하는 막과 접한 상태로 질소를 포함하는 분위기에서 열처리를 수행하는 것이 바람직하다. 상기 열처리에 의하여 상기 금속 원소를 포함하는 막의 금속 원소가 산화물(230)로 확산되거나, 또는 산화물(230)의 금속 원소가 상기 금속 원소를 포함하는 막으로 확산됨으로써, 산화물(230)이 상기 금속 원소를 포함하는 막과 금속 화합물을 형성하여 부분적으로 저저항화된다. 이러한 식으로, 산화물(230)과 상기 금속 원소를 포함하는 막 사이에 층(242)이 형성된다. 또한 산화물(230)의 금속 원소가 상기 금속 원소를 포함하는 막의 금속 원소와 합금화되어도 좋다. 그러므로 층(242)은 합금을 포함하는 경우가 있다. 상기 합금은 비교적 안정된 상태이므로, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
상기 열처리는 예를 들어 250℃이상 650℃이하, 바람직하게는 300℃이상 500℃이하, 더 바람직하게는 320℃이상 450℃이하의 온도에서 수행될 수 있다. 열처리는 질소 분위기 또는 불활성 가스 분위기에서 수행된다. 열처리는 감압하에서 수행되어도 좋다. 질소 분위기 또는 불활성 가스 분위기에서 열처리를 수행한 다음, 산화성 가스를 포함하는 분위기에서 다른 열처리를 수행하여도 좋다.
산화물(230) 중의 수소가 영역(231)으로 확산되고 영역(231)의 산소 결손에 들어간 경우, 이 수소는 비교적 안정된 상태가 된다. 영역(234)의 산소 결손 중의 수소는 250℃ 이상의 열처리에 의하여 산소 결손으로부터 방출되고 영역(231)으로 확산되고 영역(231)의 산소 결손에 들어가 비교적 안정된 상태가 된다. 그러므로 열처리에 의하여 영역(231)의 저항은 더 저감되고, 영역(234)은 고순도화되어(물 또는 수소 등의 불순물이 저감됨) 영역(234)의 저항이 증가한다.
한편 산화물(230)의 영역(234 및 232)은 도전체(260) 및 절연체(275)와 중첩되어 있으므로, 상기 영역들에 대한 금속 원소의 첨가가 방지된다. 또한 산화물(230) 중의 영역(234 및 232)에서 산소 원자가 상기 금속 원소를 포함하는 막에 의하여 흡수되는 것을 방지한다.
산화물(230)의 영역(231) 및 영역(231)과 인접한 산화물(230)의 영역(232) 중의 산소가 상기 금속 원소를 포함하는 막에 의하여 흡수됨으로써, 영역(231) 및 영역(232)에서 산소 결손이 형성되는 경우가 있다. 산화물(230) 중의 수소가 상기 산소 결손에 들어감으로써, 영역(231 및 232)의 캐리어 밀도는 증가한다. 따라서 산화물(230)의 영역(231 및 232)은 저저항 영역이 된다.
상기 금속 원소를 포함하는 막이 수소를 흡수하는 성질을 가지는 경우, 산화물(230) 중의 수소는 상기 막에 의하여 흡수된다. 따라서 산화물(230) 중의 불순물인 수소를 저감할 수 있다. 나중의 단계에서, 상기 금속 원소를 포함하는 막은 도전체(110)가 되도록 패터닝되므로, 산화물(230)으로부터 흡수된 수소의 대부분은 제거된다.
층(242)을 형성한 후에, 상기 금속 원소를 포함하는 막의 일부를 제거하여 섬 형상의 도전체(110)를 형성한다. 상기 금속 원소를 포함하는 막을 충분히 두껍게, 예를 들어 10nm 이상 200nm 이하로 형성하면 도전체(110)는 충분한 도전성을 가질 수 있다. 상기 금속 원소를 포함하는 막과 마찬가지로, 도전체(110)는 두께가 10nm 이상 20nm 이하이며, 알루미늄, 루테늄, 타이타늄, 탄탈럼, 텅스텐, 또는 크로뮴 등의 금속 원소를 포함하는 것이 바람직하다. 도전체(110)는 금속 원소를 포함하는 산화막 또는 금속 원소를 포함하는 질화막이어도 좋다.
도전체(110)와 산화물(230) 사이에는 층(242)이 형성된다. 층(242)에서는 상기 금속 원소를 포함하는 막의 금속 원소가 산화물(230)의 금속 원소와 합금화되는 경우가 있으므로, 도전체(110)와 영역(231b) 사이의 저항이 저감되는 경우가 있다.
도 21의 (B)에 도시된 바와 같이, 도전체(110)는 절연체(570 및 571)의 개구를 통하여 트랜지스터(500)의 게이트로서 기능하는 도전체(560)와 접한다. 충분한 도전성을 가지는 도전체(110)를 사용함으로써, 트랜지스터(200)와 트랜지스터(500) 사이의 도전성을 양호하게 할 수 있으므로, 노드(N11 또는 N12)에 초기화된 전위를 정확하게 유지할 수 있다. 또한 트랜지스터(200)와 트랜지스터(500)를 같은 층에 형성하고 도전체(110)를 통하여 서로 접속하면, 위 또는 아래의 층에서 트랜지스터(200)와 트랜지스터(500)를 접속하기 위한 추가의 플러그를 형성할 필요가 없어진다. 그러므로 트랜지스터(200 및 500)를 형성하는 층에 형성되는 플러그의 개수를 줄일 수 있으므로, 상기 플러그를 통하여 트랜지스터(200 및 500)으로 수소 등의 불순물이 확산되는 것을 저감할 수 있다.
산화물 반도체를 사용하여 형성된 트랜지스터는 산화물 반도체 중의 채널 형성 영역의 불순물 및 산소 결손에 의하여 전기 특성이 변화되기 쉬우므로, 신뢰성이 저하되는 경우가 있다. 또한 산화물 반도체 중의 채널 형성 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성을 가지는 경향이 있다. 그러므로 채널이 형성되는 영역(234) 중의 산소 결손은 최소화되어 있는 것이 바람직하다.
도 24에 도시된 바와 같이, 화학량론적 조성에서의 산소보다 높은 비율의 산소("과잉 산소"라고도 함)를 포함하는 절연체(275)는, 절연체(250), 산화물(230b)의 영역(232), 및 산화물(230c)과 접하여 제공되는 것이 바람직하다. 즉 절연체(275)에 포함되는 과잉 산소가 산화물(230)의 영역(234)으로 확산됨으로써, 산화물(230)의 영역(234) 중의 산소 결손을 저감할 수 있다.
절연체(275)에 과잉 산소 영역을 제공하기 위해서는, 절연체(275)와 접하는 절연체(273)로서 산화물을 스퍼터링법에 의하여 형성하는 것이 바람직하다. 스퍼터링법에 의하여 산화물을 형성하면, 물 또는 수소 등의 불순물을 거의 포함하지 않는 절연체로 할 수 있다. 스퍼터링법에 의한 퇴적은 예를 들어, 대향 타깃식 스퍼터링 장치를 사용하여 수행하는 것이 바람직하다. 대향 타깃식 스퍼터링 장치를 사용함으로써, 대향하는 타깃들 간의 고전계 영역에 퇴적 표면을 노출시키지 않고 퇴적을 수행할 수 있기 때문에, 퇴적 표면이 플라스마로 인한 대미지를 받기 어려워진다. 절연체(273)가 되는 절연체의 퇴적 시에, 플라스마로 인한 산화물(230)에 대한 퇴적 대미지를 작게 할 수 있기 때문에, 상기 스퍼터링 장치를 사용하는 것이 바람직하다. 대향 타깃식 스퍼터링 장치를 사용한 퇴적 방법은 VDSP(vapor deposition SP)(등록 상표)라고 할 수 있다.
스퍼터링법에 의한 퇴적 시에는 타깃과 기판 사이에 이온 및 스퍼터링된 입자가 존재한다. 예를 들어 전원에 접속된 타깃에 전위 E 0이 공급된다. 기판에는 접지 전위 등의 전위 E 1이 공급된다. 또한 기판은 전기적으로 부유 상태이어도 좋다. 또한 타깃과 기판 사이에 전위 E 2의 영역이 있다. 전위의 관계는 E 2>E 1>E 0이다.
플라스마 내의 이온이 전위차(E 2-E 0)에 의하여 가속되어 타깃과 충돌됨으로써, 스퍼터링된 입자가 타깃으로부터 튀어나온다. 이들 스퍼터링된 입자가 퇴적 표면에 부착되고, 그 위에 퇴적됨으로써 막이 퇴적된다. 일부의 이온은 타깃에 의하여 반도(recoil)되고, 반도 이온으로서, 퇴적된 막을 통과하여, 퇴적 표면과 접하는 절연체(275)에 들어가는 경우가 있다. 플라스마 내의 이온은 전위차(E 2-E 1)에 의하여 가속되어 퇴적 표면과 충돌된다. 이때, 일부의 이온은 절연체(275) 내부에 도달한다. 이온이 절연체(275)에 들어감으로써, 이온이 들어간 영역이 절연체(275)에 형성된다. 즉 이온이 산소를 포함하는 경우, 절연체(275)에 과잉 산소 영역이 형성된다.
절연체(275)에 대한 과잉 산소의 도입에 의하여 절연체(275) 중에 과잉 산소 영역을 형성할 수 있다. 절연체(275)의 과잉 산소는 산화물(230)의 영역(234)에 공급되고 산화물(230) 중의 산소 결손을 보상할 수 있다.
절연체(275)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 또는 다공성 산화 실리콘을 사용하는 것이 바람직하다. 산화질화 실리콘 등의 재료에서는 과잉 산소 영역이 형성되기 쉽다. 한편 산화질화 실리콘 등의 재료에서보다, 산화물(230)에서는 산화막을 산화물(230) 위에 스퍼터링법에 의하여 형성하더라도, 과잉 산소 영역이 형성되기 어렵다. 그러므로 과잉 산소 영역을 포함하는 절연체(275)를 산화물(230)의 영역(234) 주변에 제공함으로써, 산화물(230)의 영역(234)에 절연체(275)의 과잉 산소를 효과적으로 공급할 수 있다.
절연체(273)에는 산화 알루미늄을 사용하는 것이 바람직하다. 산화 알루미늄은 산화물(230)과 인접한 상태로 열처리를 수행하면, 산화 알루미늄이 산화물(230)에서 수소를 추출하는 경우가 있다. 또한 산화물(230)과 산화 알루미늄 사이에 층(242)을 제공하면, 층(242) 중의 수소가 산화 알루미늄에 의하여 흡수되고, 수소가 저감된 층(242)은 산화물(230) 중의 수소를 흡수하는 경우가 있다. 따라서 산화물(230)의 수소 농도를 저감할 수 있다. 또한 절연체(273)는 산화물(230)과 인접한 상태로 열처리를 수행하면, 절연체(273)로부터 산화물(230), 절연체(224), 또는 절연체(222)에 산소를 공급할 수 있는 경우가 있다.
상술한 구조 또는 상술한 단계를 조합하면, 산화물(230)의 저항을 선택적으로 저감할 수 있다.
산화물(230)에 저저항 영역을 형성할 때, 게이트 전극으로서 기능하는 도전체(260), 및 절연체(275)를 마스크로서 사용함으로써, 자기 정합적(self-aligned manner)으로 산화물(230)의 저항이 저감된다. 그러므로 복수의 트랜지스터(200)를 동시에 형성하는 경우, 트랜지스터들의 전기 특성 편차를 저감할 수 있다. 트랜지스터(200)의 채널 길이는 도전체(260)의 폭 및 절연체(275)의 두께에 따라 결정된다. 최소 배선폭의 도전체(260)를 사용하면, 트랜지스터(200)를 미세화할 수 있다.
따라서 영역들의 범위를 적절히 선택함으로써, 회로 설계에 필요한 전기 특성을 가지는 트랜지스터를 쉽게 제공할 수 있다.
산화물 반도체는 스퍼터링법 등에 의하여 형성할 수 있기 때문에, 고집적화된 반도체 장치에 포함되는 트랜지스터에 사용할 수 있다. 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터는 오프 상태에서 누설 전류(오프 상태 전류)가 매우 낮기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다. 트랜지스터(200)는 오프 상태 전류가 낮기 때문에, 노드(N11 또는 N12)에 초기화된 전위를 장시간 유지할 수 있다.
이로써 온 상태 전류가 높은 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다. 또는 오프 상태 전류가 낮은 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다. 또는 전기 특성의 변동이 작은, 즉 전기 특성이 안정되어 있으며 신뢰성이 높은 반도체 장치를 제공할 수 있다.
이하에서는 반도체 장치(600)의 구조에 대하여 설명한다. 별도로 명시되지 않는 한, 트랜지스터(500)의 자세한 구조에 대하여 트랜지스터(200)의 자세한 구조의 기재를 참조한다.
도 21의 (A) 및 도 22의 (A)에 도시된 바와 같이 도전체(203)는 채널 폭 방향으로 연장되고, 도전체(205)에 전위를 인가하는 배선으로서 기능한다. 도전체(203)는 절연체(212)에 매립되도록 제공되는 것이 바람직하다.
도전체(205)는 산화물(230) 및 도전체(260)와 중첩되도록 배치된다. 또한 도전체(205)는 도전체(203) 위에서 접하여 제공되어도 좋다. 도전체(205)는 절연체(214) 및 절연체(216)에 매립되도록 제공되는 것이 바람직하다.
여기서 도전체(260)는 제 1 게이트(프런트 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 도전체(205)는 제 2 게이트(백 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 이 경우 도전체(205)에 인가되는 전위를 도전체(260)에 인가되는 전위와는 독립적으로 변화시킴으로써, 트랜지스터(200)의 문턱 전압을 제어할 수 있다. 특히 도전체(205)에 음의 전위를 인가함으로써, 트랜지스터(200)의 문턱 전압을 0V보다 크게 할 수 있고 오프 상태 전류를 저감할 수 있다. 따라서 도전체(205)에 음의 전위를 인가한 경우에는 도전체(205)에 음의 전위를 인가하지 않는 경우보다 도전체(260)에 인가되는 전위가 0V일 때의 드레인 전류를 저감할 수 있다.
도전체(203) 위에 도전체(205)를 제공하면, 제 1 게이트 전극으로서 기능하는 도전체(260)와 배선으로서 기능하는 도전체(203) 사이의 거리를 적절히 설정할 수 있다. 즉 도전체(203)와 도전체(260) 사이에 절연체(214 및 216) 등을 제공함으로써, 도전체(203)와 도전체(260) 사이의 기생 용량을 저감하고, 도전체(203)와 도전체(260) 사이의 내전압을 높일 수 있다.
도전체(203)와 도전체(260) 사이의 기생 용량이 저감되면 트랜지스터(200)의 스위칭 속도를 향상시킬 수 있기 때문에, 트랜지스터(200)의 주파수 특성을 높일 수 있다. 도전체(203)와 도전체(260) 사이의 내전압을 높이면 트랜지스터(200)의 신뢰성을 향상시킬 수 있다. 따라서 절연체(214) 및 절연체(216)를 두껍게 하는 것이 바람직하다. 또한 도전체(203)의 연장 방향은 이 예에 한정되지 않고, 예를 들어 도전체(203)는 트랜지스터(200)의 채널 길이 방향으로 연장되어도 좋다.
도 21의 (A)에 도시된 바와 같이, 도전체(205)는 산화물(230) 및 도전체(260)와 중첩되도록 배치된다. 도전체(205)는 산화물(230)의 영역(234)보다 큰 것이 바람직하다. 도 22의 (A)에 도시된 바와 같이, 도전체(205)는, 산화물(230)의 영역(234)에서 채널 폭 방향과 교차되는 단부를 넘어 연장되는 것이 특히 바람직하다. 즉 산화물(230)의 채널 폭 방향에서의 측면보다 외측의 영역에서 도전체(205)와 도전체(260)는 절연체를 개재하여 서로 중첩되는 것이 바람직하다.
상기 구조로 하면, 도전체(260) 및 도전체(205)에 전위를 인가한 경우에, 도전체(260)로부터 발생되는 전계와 도전체(205)로부터 발생되는 전계가 연결되어, 산화물(230)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다.
즉 제 1 게이트 전극으로서 기능하는 도전체(260)의 전계와 제 2 게이트 전극으로서 기능하는 도전체(205)의 전계로 영역(234)의 채널 형성 영역을 전기적으로 둘러싸일 수 있다. 본 명세서에서, 제 1 게이트 전극과 제 2 게이트 전극의 전계로 채널 형성 영역을 전기적으로 둘러싸는 이러한 트랜지스터 구조를 s-channel(surrounded channel) 구조라고 한다.
도전체(205)에서, 제 1 도전체는 절연체(214 및 216)의 개구의 내벽과 접하여 형성되고, 제 2 도전체는 제 1 도전체보다 내측에 형성된다. 여기서 제 1 도전체 및 제 2 도전체의 상면을 절연체(216)의 상면과 실질적으로 같은 높이로 할 수 있다. 트랜지스터(200)에서는 도전체(205)의 제 1 도전체와 제 2 도전체가 적층되지만 본 발명은 이에 한정되지 않는다. 예를 들어 도전체(205)는 단층 구조 또는 3층 이상의 적층 구조를 가져도 좋다.
도전체(205) 또는 도전체(203)의 제 1 도전체는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(예를 들어 N2O, NO, 및 NO2), 및 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전 재료, 즉 상기 불순물이 투과하기 어려운 도전 재료를 사용하여 형성되는 것이 바람직하다. 또는 도전체(205) 또는 도전체(203)의 제 1 도전체는 산소(예를 들어 산소 원자 또는 산소 분자)의 확산을 억제하는 기능을 가지는 도전 재료, 즉 상기 산소가 투과하기 어려운 도전 재료를 사용하여 형성되는 것이 바람직하다. 또한 본 명세서에서 불순물 또는 산소의 확산을 억제하는 기능이란, 상기 불순물 및 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능을 뜻한다.
도전체(205 또는 203)의 제 1 도전체가 산소의 확산을 억제하는 기능을 가지면, 도전체(205 또는 203)의 제 2 도전체의 산화로 인하여 도전체(205 또는 203)의 제 2 도전체의 도전율이 저하되는 것을 방지할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 따라서 도전체(205 또는 203)의 제 1 도전체를 상술한 도전 재료의 단층 또는 적층으로 할 수 있다. 이로써 물 또는 수소 등의 불순물이 도전체(203 및 205)를 통하여 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다.
도전체(205)의 제 2 도전체에는 텅스텐, 구리, 또는 알루미늄을 주성분으로서 포함하는 도전 재료를 사용하는 것이 바람직하다. 또한 도면에서 도전체(205)의 제 2 도전체는 단층이지만 적층 구조, 예를 들어 상술한 도전 재료 중 어느 것과 타이타늄 또는 질화 타이타늄의 적층이어도 좋다.
도전체(203)의 제 2 도전체는 배선으로서 기능하기 때문에, 도전체(205)의 제 2 도전체보다 도전성이 높은 도전체인 것이 바람직하다. 예를 들어 구리 또는 알루미늄을 주성분으로서 포함하는 도전 재료를 사용할 수 있다. 도전체(203)의 제 2 도전체는 적층 구조, 예를 들어 상술한 도전 재료 중 어느 것과 타이타늄 또는 질화 타이타늄의 적층이어도 좋다.
도전체(203)에는 구리를 사용하는 것이 특히 바람직하다. 구리는 저항이 작기 때문에 배선 등에 사용되는 것이 바람직하다. 그러나 구리는 확산되기 쉽다. 구리는 산화물(230)로 확산되면 트랜지스터(200)의 전기 특성을 저하시키는 경우가 있다. 상기 관점에서, 예를 들어 구리를 투과시키기 어려운 산화 알루미늄 또는 산화 하프늄 등의 재료를 사용하여 절연체(214)를 형성함으로써, 구리의 확산을 억제할 수 있다.
도전체(205), 절연체(214), 및 절연체(216)를 반드시 제공할 필요는 없다. 이 경우 도전체(203)의 일부가 제 2 게이트 전극으로서 기능할 수 있다.
절연체(210 및 214)의 각각은, 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(200)에 들어가는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서 절연체(210 및 214)의 각각은 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(예를 들어 N2O, NO, 및 NO2), 및 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 절연 재료, 즉 상기 불순물이 투과하기 어려운 절연 재료를 사용하여 형성되는 것이 바람직하다. 또는 절연체(210 및 214)의 각각은, 산소(예를 들어 산소 원자 또는 산소 분자)의 확산을 억제하는 기능을 가지는 절연 재료, 즉 상기 산소가 투과하기 어려운 도전 재료를 사용하여 형성되는 것이 바람직하다. 또한 절연체(280) 위에 절연체(210 또는 214)와 비슷한 배리어 절연막으로서 기능하는 절연체를 제공하여도 좋다. 이러한 절연체에 의하여 물 또는 수소 등의 불순물이 절연체(280) 상방으로부터 트랜지스터(200)에 들어가는 것을 억제할 수 있다.
예를 들어 절연체(210)에 산화 알루미늄 등을 사용하고, 절연체(214)에 질화 실리콘 등을 사용하는 것이 바람직하다. 절연체(210 및 214)에 의하여 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다. 또한 절연체(210 및 214)에 의하여 절연체(224) 등에 포함되는 산소가 기판 측으로 확산되는 것을 억제할 수 있다.
또한 도전체(203) 위에 도전체(205)를 적층하는 구조로 함으로써, 도전체(203)와 도전체(205) 사이에 절연체(214)를 제공할 수 있다. 여기서 도전체(203)의 제 2 도전체로서 구리 등 확산되기 쉬운 금속을 사용하여도, 절연체(214)로서 질화 실리콘 등을 제공함으로써, 상기 금속이 절연체(214) 상방에 배치된 층으로 확산되는 것을 억제할 수 있다.
층간막으로서 기능하는 절연체(212, 216, 및 280) 각각의 유전율은 절연체(210 또는 214)의 유전율보다 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막에 사용하는 경우, 배선들 사이의 기생 용량을 저감할 수 있다.
예를 들어 절연체(212, 216, 및 280)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산연(PZT), 타이타늄산 스트론튬(SrTiO3), 및 (Ba,Sr)TiO3(BST) 등의 절연체 중 어느 것을 사용한 단층 구조 또는 적층 구조를 가지도록 형성할 수 있다. 또는 예를 들어 이 절연체에 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 또는 산화 지르코늄을 첨가하여도 좋다. 또는 이 절연체에 질화 처리를 실시하여도 좋다. 이 절연체 위에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여도 좋다.
절연체(220, 222, 및 224)는 게이트 절연체로서 기능한다. 트랜지스터(500)에 제공되는 절연체(524)도 절연체(224)와 마찬가지로 게이트 절연체로서 기능한다. 본 실시형태에서는 절연체(224)와 절연체(524)는 서로 분리되어 있지만 절연체(224)와 절연체(524)는 접속되어 있어도 좋다.
여기서 산화물(230)과 접하는 절연체(224)로서는, 화학량론적 조성에서의 산소보다 많은 산소를 포함하는 절연체를 사용하는 것이 바람직하다. 즉 절연체(224)에는 과잉 산소 영역이 형성되는 것이 바람직하다. 이러한 과잉 산소를 포함하는 절연체를 산화물(230)과 접하여 제공하면, 산화물(230) 중의 산소 결손을 저감할 수 있어, 트랜지스터(200)의 신뢰성이 향상된다.
과잉 산소 영역을 포함하는 절연체로서는, 구체적으로 가열에 의하여 산소의 일부가 방출되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 방출되는 산화물은, TDS(thermal desorption spectroscopy) 분석에서 산소 분자로 환산한 산소의 방출량이 1.0×1018molecules/cm3 이상, 바람직하게는 1.0×1019molecules/cm3 이상, 더 바람직하게는 2.0×1019molecules/cm3 이상 또는 3.0×1020molecules/cm3 이상인 산화물막이다. 상기 TDS 분석에서 막의 표면 온도는 100℃이상 700℃이하, 또는 100℃이상 400℃이하인 것이 바람직하다.
절연체(224)가 과잉 산소 영역을 가지는 경우, 절연체(222)는 산소(예를 들어 산소 원자 또는 산소 분자)의 확산을 억제하는 기능을 가지는 것이 바람직하고, 즉, 상기 산소가 투과하기 어려운 도전 재료가 바람직하다.
절연체(222)가 산소의 확산을 억제하는 기능을 가지는 경우, 절연체(224)의 과잉 산소 영역의 산소는 절연체(220) 측으로 확산되지 않아 산화물(230)에 효율적으로 공급될 수 있다. 도전체(205)가 절연체(224)의 과잉 산소 영역의 산소와 반응하는 것을 억제할 수 있다.
절연체(222)는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 사용한 단층 구조 또는 적층 구조를 가지는 것이 바람직하다. 트랜지스터가 미세화 및 고집적화되면, 게이트 절연체가 얇아지는 것으로 인하여 누설 전류의 생성 등 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용하면, 게이트 절연체의 물리적 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있다.
특히 불순물 및 산소 등의 확산을 억제하는 기능을 가지는 절연 재료, 즉 불순물 및 산소가 투과하기 어려운 절연 재료인, 알루미늄 및 하프늄의 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 바람직하다. 알루미늄 및 하프늄의 한쪽 또는 양쪽의 산화물을 포함하는 절연체에는 산화 알루미늄, 산화 하프늄, 또는 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이러한 재료로 형성된 절연체(222)는, 산화물(230)로부터의 산소의 방출, 및 트랜지스터(200) 주변으로부터 산화물(230)로의 수소 등의 불순물의 침입을 방지하는 층으로서 기능한다.
또는 예를 들어, 이 절연체에 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 또는 산화 지르코늄을 첨가하여도 좋다. 또는 이 절연체에 질화 처리를 실시하여도 좋다. 이 절연체 위에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여도 좋다.
절연체(220)는 열적으로 안정되어 있는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정되어 있기 때문에 적합하다. 또한 high-k 재료인 절연체와, 산화 실리콘 또는 산화질화 실리콘을 조합함으로써, 절연체(220)는 열적으로 안정되어 있으며 비유전율이 높은 적층 구조를 가질 수 있다.
또한 절연체(220, 222, 및 224)는 각각 2층 이상의 적층 구조를 가져도 좋다. 이 경우 적층은 반드시 같은 재료로 형성될 필요는 없고, 다른 재료로 형성되어도 좋다.
산화물(230)은 산화물(230a), 산화물(230a) 위의 산화물(230b), 및 산화물(230b) 위의 산화물(230c)을 포함한다. 산화물(230b) 아래에 산화물(230a)이 제공되면, 산화물(230a) 아래에 형성된 구성요소로부터 산화물(230b)로 불순물이 확산되는 것을 억제할 수 있다. 산화물(230b) 위에 산화물(230c)이 제공되면, 산화물(230c) 상방에 형성된 구성요소로부터 산화물(230b)로 불순물이 확산되는 것을 억제할 수 있다.
산화물(230)은 금속 원소들의 원자수비가 상이한 산화물의 적층 구조를 가지는 것이 바람직하다. 구체적으로는 산화물(230a)로서 사용되는 금속 산화물에서의 구성 원소에 대한 원소 M의 원자수비가, 산화물(230b)로서 사용되는 금속 산화물에서의 구성 원소에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230a)로서 사용되는 금속 산화물에서의 In에 대한 원소 M의 원자수비가, 산화물(230b)로서 사용되는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230b)로서 사용되는 금속 산화물에서의 원소 M에 대한 In의 원자수비가, 산화물(230a)로서 사용되는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 산화물(230a 또는 230b)로서 사용할 수 있는 금속 산화물을 사용하여 산화물(230c)을 형성할 수 있다.
산화물(230a 및 230c)의 각각의 전도대 하단의 에너지는 산화물(230b)의 전도대 하단의 에너지보다 높은 것이 바람직하다. 바꿔 말하면, 산화물(230a 및 230c)의 각각의 전자 친화력이 산화물(230b)의 전자 친화력보다 작은 것이 바람직하다.
여기서 산화물(230a, 230b, 및 230c)의 각각의 접합부에서 전도대 하단의 에너지 준위는 서서히 변화된다. 바꿔 말하면, 산화물(230a, 230b, 및 230c)의 각각의 접합부에서의 전도대 하단의 에너지 준위는 연속적으로 변화 또는 연속적으로 접합된다. 에너지 준위를 서서히 변화시키기 위해서는, 산화물(230a)과 산화물(230b)의 계면 및 산화물(230b)과 산화물(230c)의 계면에 형성되는 혼합층의 결함 준위 밀도를 감소시킨다.
구체적으로는 산화물(230a 및 230b) 또는 산화물(230b 및 230c)이 산소에 더하여 같은 원소를 (주성분으로서) 포함하면, 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 산화물(230b)이 In-Ga-Zn 산화물인 경우, 산화물(230a 및 230c)의 각각으로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 또는 산화 갈륨 등을 사용하는 것이 바람직하다.
이때, 산화물(230b)은 주된 캐리어 경로로서 기능한다. 산화물(230a 및 230c)이 상술한 구조를 가지면, 산화물(230a)과 산화물(230b)의 계면 및 산화물(230b)과 산화물(230c)의 계면에서의 결함 준위 밀도를 낮게 할 수 있다. 그러므로 캐리어 전도에 대한 계면 산란의 영향이 작아져 트랜지스터(200)의 온 상태 전류를 높일 수 있다.
산화물(230)은 영역(231, 232, 및 234)을 포함한다. 또한 영역(231)의 적어도 일부는 절연체(273)와 인접한다. 영역(232)은 적어도 절연체(275)와 중첩된 영역을 가진다.
트랜지스터(200)를 온으로 하면, 영역(231a 또는 231b)은 소스 영역 또는 드레인 영역으로서 기능한다. 영역(234)의 적어도 일부는 채널 형성 영역으로서 기능한다. 영역(231)과 영역(234) 사이에 영역(232)이 제공되기 때문에, 트랜지스터(200)의 온 상태 전류를 높게 하고, 오프 상태에서의 누설 전류(오프 상태 전류)를 낮게 할 수 있다.
영역(232)이 트랜지스터(200)에 제공되면, 소스 영역 및 드레인 영역으로서 기능하는 영역(231)과, 채널이 형성되는 영역(234) 사이에 고저항 영역이 형성되지 않으므로 트랜지스터의 온 상태 전류 및 이동도를 증가시킬 수 있다. 영역(232)에 의하여 채널 길이 방향에서 제 1 게이트 전극(도전체(260))이 소스 영역 및 드레인 영역과 중첩되지 않기 때문에, 제 1 게이트 전극(도전체(260))과 소스 영역 및 드레인 영역 사이에 불필요한 용량이 형성되는 것을 억제할 수 있다. 영역(232)에 의하여 오프 상태에서의 누설 전류를 저감할 수 있다.
따라서 영역들의 범위를 적절히 선택함으로써, 회로 설계에 필요한 전기 특성을 가지는 트랜지스터를 쉽게 제공할 수 있다. 예를 들어 트랜지스터(200)의 오프 상태 전류를 작게 하고, 트랜지스터(500)의 온 상태 전류를 크게 할 수 있다.
산화물(230)은 산화물 반도체로서 기능하는 금속 산화물을 사용하여 형성되는 것이 바람직하다. 예를 들어 영역(234)이 되는 금속 산화물은 밴드갭이 2eV 이상, 바람직하게는 2.5eV 이상인 것이 바람직하다. 이와 같이 밴드갭이 넓은 금속 산화물을 사용함으로써 트랜지스터의 오프 상태 전류를 저감할 수 있다.
산화물 반도체를 포함하는 트랜지스터는 오프 상태에서 누설 전류가 매우 낮기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다. 산화물 반도체는 스퍼터링법 등에 의하여 형성할 수 있기 때문에, 고집적화된 반도체 장치에 포함되는 트랜지스터에 사용할 수 있다.
절연체(250)는 게이트 절연체로서 기능한다. 절연체(250)는 산화물(230c)의 상면과 접하여 배치되는 것이 바람직하다. 절연체(250)는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다. 절연체(250)는, TDS 분석에서 산소 분자로 환산한 산소의 방출량이 1.0×1018molecules/cm3 이상, 바람직하게는 1.0×1019molecules/cm3 이상, 더 바람직하게는 2.0×1019molecules/cm3 이상 또는 3.0×1020molecules/cm3 이상인 산화물막이다. 상기 TDS 분석에서 막의 표면 온도는 100℃이상 700℃이하인 것이 바람직하다.
구체적으로는, 과잉 산소를 각각 포함한 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 및 다공성 산화 실리콘 중 어느 것을 사용할 수 있다. 특히 열적으로 안정되어 있는, 산화 실리콘 및 산화질화 실리콘이 바람직하다.
절연체(250)로서 가열에 의하여 산소가 방출되는 절연체를 산화물(230c)의 상면과 접하여 제공하면, 절연체(250)로부터 산화물(230b)의 영역(234)에 산소를 효율적으로 공급할 수 있다. 또한 절연체(224)에서와 마찬가지로, 절연체(250) 중의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다. 절연체(250)의 두께는 1nm 이상 20nm 이하인 것이 바람직하다.
또한 절연체(250)의 과잉 산소를 산화물(230)에 효율적으로 공급하기 위하여, 금속 산화물(252)을 제공하여도 좋다. 그러므로 금속 산화물(252)은 절연체(250)로부터의 산소의 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 금속 산화물(252)을 제공함으로써, 절연체(250)로부터 도전체(260)로의 과잉 산소의 확산이 억제된다. 즉 산화물(230)에 공급되는 과잉 산소량의 감소를 억제할 수 있다. 또한 과잉 산소로 인한 도전체(260)의 산화를 억제할 수 있다.
또한 금속 산화물(252)은 제 1 게이트 전극의 일부로서 기능하여도 좋다. 예를 들어 산화물(230)로서 사용할 수 있는 산화물 반도체를 금속 산화물(252)로서 사용할 수 있다. 이 경우 도전체(260)를 스퍼터링법에 의하여 형성하면, 금속 산화물(252)은 전기 저항값이 저감되어 도전체가 될 수 있다. 이러한 도전체를 OC(oxide conductor) 전극이라고 할 수 있다.
또한 금속 산화물(252)은 게이트 절연체의 일부로서 기능하는 경우가 있다. 따라서 절연체(250)에 산화 실리콘 또는 산화질화 실리콘 등을 사용하는 경우에는, 금속 산화물(252)로서 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 이러한 적층 구조는 열적으로 안정되어 있으며, 높은 비유전율을 가질 수 있다. 따라서 게이트 절연체의 물리적 두께를 유지하면서 트랜지스터 동작 시에 인가되는 게이트 전위를 저감할 수 있다. 또한 게이트 절연체로서 기능하는 절연체의 EOT(equivalent oxide thickness)를 저감할 수 있다.
트랜지스터(200)에서는 금속 산화물(252)을 단층으로 나타내었지만 금속 산화물(252)은 2층 이상의 적층 구조를 가져도 좋다. 예를 들어 게이트 전극의 일부로서 기능하는 금속 산화물과 게이트 절연체의 일부로서 기능하는 금속 산화물을 적층하여도 좋다.
게이트 전극으로서 기능하는 금속 산화물(252)에 의하여, 도전체(260)로부터 생성된 전계의 영향을 줄이지 않고 트랜지스터(200)의 온 상태 전류를 높일 수 있다. 게이트 절연체로서 기능하는 금속 산화물(252)에 의하여, 절연체(250)와 금속 산화물(252)의 물리적 두께로 도전체(260)와 산화물(230) 사이의 거리가 유지되므로, 도전체(260)와 산화물(230) 사이의 누설 전류를 저감할 수 있다. 그러므로 절연체(250)와 금속 산화물(252)의 적층 구조에 의하여, 도전체(260)와 산화물(230) 사이의 물리적 거리 및 도전체(260)로부터 산화물(230)에 가해지는 전계의 강도를 용이하게 적절히 조정할 수 있다.
구체적으로는 산화물(230)에 사용할 수 있는 산화물 반도체는 그 저항이 저감되면 금속 산화물(252)에도 사용할 수 있다. 또는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중 하나 이상을 포함한 금속 산화물을 금속 산화물(252)로서 사용할 수 있다.
특히 알루미늄 및 하프늄의 한쪽 또는 양쪽의 산화물을 포함하는 절연체, 예를 들어 산화 알루미늄, 산화 하프늄, 또는 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트)을 사용하는 것이 바람직하다. 특히 하프늄 알루미네이트는 산화 하프늄막보다 내열성이 높다. 그러므로 하프늄 알루미네이트는 나중의 단계의 열처리에 의하여 결정화되기 어렵기 때문에 바람직하다. 또한 금속 산화물(252)은 필수적인 구성요소가 아니고, 트랜지스터에 요구되는 특성에 따라 적절히 포함될 수 있다.
제 1 게이트 전극으로서 기능하는 도전체(260)는 도전체(260a), 및 도전체(260a) 위의 도전체(260b)를 포함한다. 도전체(260a)는 도전체(205)의 제 1 도전체와 마찬가지로, 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(예를 들어 N2O, NO, 및 NO2), 및 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전 재료를 사용하여 형성되는 것이 바람직하다. 또는 도전체(260a)는, 산소(예를 들어 산소 원자 및 산소 분자)의 확산을 억제하는 기능을 가지는 도전 재료를 사용하여 형성되는 것이 바람직하다.
도전체(260a)가 산소의 확산을 억제하는 기능을 가지면, 절연체(250) 및 금속 산화물(252) 중의 과잉 산소로 인하여 산화되어 도전체(260b)의 도전율이 저하되는 것을 방지할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다.
또한 도전체(260b)는 텅스텐, 구리, 또는 알루미늄을 주성분으로서 포함하는 도전 재료를 사용하여 형성되는 것이 바람직하다. 도전체(260)는 배선으로서 기능하기 때문에, 도전성이 높은 도전체인 것이 바람직하다. 예를 들어 텅스텐, 구리, 또는 알루미늄을 주성분으로서 포함하는 도전 재료를 사용할 수 있다. 도전체(260b)는 적층 구조, 예를 들어 상술한 도전 재료 중 어느 것과 타이타늄 또는 질화 타이타늄의 적층이어도 좋다.
도 22의 (A)에 도시된 바와 같이 도전체(205)가 산화물(230)의 채널 폭 방향과 교차되는 단부를 넘어 연장된 경우, 도전체(260)는 상기 연장된 영역에서 절연체(250)를 개재하여 도전체(205)와 중첩되는 것이 바람직하다. 즉 산화물(230)의 측면보다 외측의 영역에 도전체(205), 절연체(250), 및 도전체(260)의 적층 구조가 형성되는 것이 바람직하다.
상기 구조로 하면, 도전체(260) 및 도전체(205)에 전위를 인가한 경우에, 도전체(260)로부터 발생되는 전계와 도전체(205)로부터 발생되는 전계가 연결되어, 산화물(230)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다.
즉 제 1 게이트 전극으로서 기능하는 도전체(260)의 전계와 제 2 게이트 전극으로서 기능하는 도전체(205)의 전계로 영역(234)의 채널 형성 영역을 전기적으로 둘러싸일 수 있다.
또한 도전체(260b) 위에, 배리어막으로서 기능하는 절연체(270)가 배치되어도 좋다. 절연체(270)는 산소, 그리고 물 또는 수소 등의 불순물의 투과를 억제하는 기능을 가지는 절연 재료를 사용하여 형성되는 것이 바람직하다. 예를 들어 산화 알루미늄 또는 산화 하프늄을 사용하는 것이 바람직하다. 이 경우 절연체(270) 상방으로부터의 산소로 인하여 도전체(260)가 산화되는 것을 억제할 수 있다. 또한 절연체(270) 상방으로부터 물 또는 수소 등의 불순물이 도전체(260) 및 절연체(250)를 통하여 산화물(230)에 들어가는 것을 억제할 수 있다.
또한 절연체(270) 위에 하드 마스크로서 기능하는 절연체(271)가 배치되는 것이 바람직하다. 절연체(271)를 제공함으로써, 실질적으로 수직인 측면을 가지도록 도전체(260)를 가공할 수 있다. 구체적으로는 도전체(260)의 측면과 기판의 표면에 의하여 형성되는 각도를 75° 이상 100° 이하, 바람직하게는 80° 이상 95° 이하로 할 수 있다. 도전체(260)를 이러한 형상으로 가공하면, 다음에 형성되는 절연체(275)를 원하는 형상으로 형성할 수 있다.
절연체(271)를 산소, 그리고 물 또는 수소 등의 불순물의 투과를 억제하는 기능을 가지는 절연 재료를 사용하여 형성함으로써, 절연체(271)는 배리어막으로서도 기능하여도 좋다. 이 경우 절연체(270)는 제공하지 않아도 된다.
버퍼층으로서 기능하는 절연체(275)는 산화물(230c)의 측면, 절연체(250)의 측면, 금속 산화물(252)의 측면, 도전체(260)의 측면, 절연체(270)의 측면, 및 절연체(271)의 측면과 접하여 제공된다.
예를 들어 절연체(275)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 다공성 산화 실리콘, 또는 수지 등을 포함하는 것이 바람직하다. 특히 산화 실리콘 및 산화질화 실리콘은 열적으로 안정되어 있어 바람직하고, 산화 실리콘 및 다공성 산화 실리콘은 나중의 단계에서 용이하게 과잉 산소 영역을 형성할 수 있어 바람직하다.
절연체(275)는 과잉 산소 영역을 포함하는 것이 바람직하다. 절연체(275)로서 가열에 의하여 산소가 방출되는 절연체를 산화물(230c) 및 절연체(250)와 접하여 제공하면, 절연체(250)로부터 산화물(230b)의 영역(234)에 산소를 효율적으로 공급할 수 있다. 또한 절연체(275) 중의 물 및 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다.
절연체(130)로서 비유전율이 높은 절연체를 사용하는 것이 바람직하고, 절연체(222) 등으로서 사용할 수 있는 절연체를 사용하면 좋다. 예를 들어 알루미늄 및 하프늄의 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용할 수 있다. 알루미늄 및 하프늄의 한쪽 또는 양쪽의 산화물을 포함하는 절연체에는 산화 알루미늄, 산화 하프늄, 또는 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 절연체(130)는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등 중 2개 이상의 적층 구조를 가져도 좋다. 예를 들어 ALD법에 의하여 산화 하프늄, 산화 알루미늄, 및 산화 하프늄을 이 순서대로 적층하는 것이 바람직하다. 산화 하프늄 및 산화 알루미늄의 각각의 두께는 0.5nm 이상 5nm 이하로 한다. 이러한 적층 구조로 함으로써, 용량값이 크며 누설 전류가 낮은 용량 소자(100)로 할 수 있다.
도 21의 (A)의 상면도에서는 절연체(130)의 측면은 도전체(110 및 120)의 측면과 일치되어 있지만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 절연체(130)는 패터닝 없이 트랜지스터(200 및 500)를 덮도록 형성하여도 좋다.
도전체(120)는 텅스텐, 구리, 또는 알루미늄을 주성분으로서 포함하는 도전 재료를 사용하여 형성되는 것이 바람직하다. 도시하지 않았지만 도전체(120)는 적층 구조, 예를 들어 상술한 도전 재료 중 어느 것과 타이타늄 또는 질화 타이타늄의 적층이어도 좋다.
절연체(273)는 적어도 층(242), 절연체(275), 층(542), 절연체(575), 및 도전체(120) 위에 제공된다. 절연체(273)를 스퍼터링법에 의하여 형성하면, 절연체(275 및 575)의 각각은 과잉 산소 영역을 포함할 수 있다. 그러므로 상기 과잉 산소 영역으로부터 산화물(230 및 530)에 산소를 공급할 수 있다. 절연체(273)를 산화물(230)의 층(242) 및 산화물(530)의 층(542) 위에 제공하면, 산화물(230 및 530) 중의 수소를 절연체(273)로 추출할 수 있다.
예를 들어 절연체(273)로서 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중 하나 이상을 포함한 금속 산화물을 사용할 수 있다.
특히 산화 알루미늄은 배리어성이 높으므로, 산화 알루미늄막의 두께가 0.5nm 이상 3.0nm 이하로 얇아도 수소 및 질소의 확산을 억제할 수 있다.
절연체(274)는 절연체(273) 위에 제공된다. 절연체(274)로서, 배리어성을 가지며 수소 농도가 낮은 막을 사용하는 것이 바람직하다. 예를 들어 절연체(274)로서는, 질화산화 실리콘, 질화 실리콘, 또는 플루오린이 첨가된 산화 실리콘을 사용한다. 각각이 배리어성을 가지는 절연체(273 및 274)를 제공함으로써, 층간막 등의 다른 구성요소로부터 불순물이 트랜지스터(200)로 확산되는 것을 억제할 수 있다.
절연체(274) 위에 층간막으로서 기능하는 절연체(280)가 제공되는 것이 바람직하다. 절연체(224) 등에서와 마찬가지로, 절연체(280) 중의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다. 또한 절연체(280) 위에 절연체(210)와 비슷한 절연체를 제공하여도 좋다. 상기 절연체를 스퍼터링법에 의하여 형성하면, 절연체(280)의 불순물을 저감할 수 있다.
도전체(240a, 240b, 540a, 및 540b)는 절연체(280, 274, 및 273)에 형성된 개구에 제공된다. 도전체(240a)와 도전체(240b)는 도전체(260)를 개재하여 서로 대향하여 배치된다. 도전체(540a)와 도전체(540b)는 도전체(560)를 개재하여 서로 대향하여 배치된다. 또한 도전체(240a, 240b, 540a, 및 540b)의 상면은 절연체(280)의 상면과 같은 높이로 하여도 좋다.
도전체(240a)는 절연체(280, 274, 및 273)의 개구의 내벽과 접하여 형성된다. 상기 개구의 밑바닥의 적어도 일부는 산화물(230)의 영역(231a)에 배치되므로, 도전체(240a)는 영역(231a)과 접한다. 이는 도전체(540a 및 540b)에 대해서도 마찬가지로 적용된다.
도 23에 도시된 바와 같이, 도전체(240a)는 산화물(230)의 측면과 중첩되는 것이 바람직하다. 특히 도전체(240a)는 산화물(230)의 채널 폭 방향과 교차되는 산화물(230)의 A7측 측면 및 산화물(230)의 A8측 측면의 한쪽 또는 양쪽과 중첩되는 것이 바람직하다. 도전체(240a)는 산화물(230)의 채널 길이 방향과 교차되는 산화물(230)의 A1측(A2측) 측면과 중첩되어도 좋다. 그러므로 도전체(240a)가 소스 영역 또는 드레인 영역이 되는 영역(231) 및 산화물(230)의 측면과 중첩되는 구조로 함으로써, 도전체(240a)와 트랜지스터(200)의 콘택트부의 접촉 면적을 콘택트부의 투영 면적의 증가 없이 증가시킬 수 있어, 도전체(240a)와 트랜지스터(200) 사이의 접촉 저항을 저감할 수 있다. 따라서 트랜지스터의 소스 전극 및 드레인 전극의 미세화를 달성할 수 있고, 또한 온 상태 전류를 높일 수 있다. 또한 산화물(230)의 소스 영역 또는 드레인 영역이 되는 영역(231)과 접하는 도전체(110)도 산화물(230) 및 층(242)과 접하는 것이 바람직하다. 이는 도전체(540a 및 540b)에 대해서도 마찬가지로 적용된다.
도전체(240a, 240b, 540a, 및 540b)는 각각 텅스텐, 구리, 또는 알루미늄을 주성분으로서 포함하는 도전 재료를 사용하여 형성되는 것이 바람직하다. 도전체(240a, 240b, 540a, 및 540b)는 각각 적층 구조를 가져도 좋다.
여기서 예를 들어, 절연체(280, 274, 및 273)에 개구를 형성하는 경우에, 산화물(230)의 영역(231) 중의 저저항 영역이 제거되고, 산화물(230)에서 저항이 유지된 다른 영역이 노출되는 경우가 있다. 이 경우 산화물(230)과 접하는 도전체(240)의 도전체(이하 도전체(240)의 제 1 도전체라고도 함)에 사용되는 도전체는 금속막, 금속 원소를 포함하는 질화막, 또는 금속 원소를 포함하는 산화막을 사용하여 형성되면 좋다. 산화물(230)에서 저항이 유지된 영역과 도전체(240)의 제 1 도전체가 서로 접하면, 금속 화합물이 형성되거나 또는 산화물(230)에 산소 결손이 형성됨으로써 산화물(230)의 영역(231)의 저항이 저감된다. 도전체(240)의 제 1 도전체와 접하는 산화물(230)의 저항이 저감됨으로써, 산화물(230)과 도전체(240) 사이의 접촉 저항을 저감할 수 있다. 그러므로 도전체(240)의 제 1 도전체는 알루미늄, 루테늄, 타이타늄, 탄탈럼, 또는 텅스텐 등의 금속 원소를 포함하는 것이 바람직하다. 도전체(540)는 도전체(240)의 구조와 비슷한 구조를 가지면 좋다.
도전체(240 및 540)가 각각 적층 구조를 가지는 경우, 절연체(280, 274, 및 273)와 접하는 도전체에는, 도전체(205)의 제 1 도전체 등과 마찬가지로, 물 또는 수소 등의 불순물의 투과를 억제하는 기능을 가지는 도전 재료를 사용하는 것이 바람직하다. 예를 들어 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 물 또는 수소 등의 불순물의 투과를 억제하는 기능을 가지는 도전 재료는 단층 구조를 가져도 좋고 적층 구조를 가져도 좋다. 상기 도전 재료를 사용함으로써, 물 또는 수소 등의 불순물이 절연체(280) 상방의 층으로부터 도전체(240 및 540)를 통하여 산화물(230 및 530)에 들어가는 것을 억제할 수 있다.
도시하지 않았지만 도전체(240 및 540)의 상면과 접하여 배선으로서 기능하는 도전체를 배치하여도 좋다. 배선으로서 기능하는 도전체는 텅스텐, 구리, 또는 알루미늄을 주성분으로서 포함하는 도전 재료를 사용하여 형성되는 것이 바람직하다. 상기 도전체는 적층 구조, 예를 들어 상술한 도전 재료 중 어느 것과 타이타늄 또는 질화 타이타늄의 적층이어도 좋다. 또한 도전체(203) 등과 마찬가지로 상기 도전체는 절연체에 제공된 개구에 매립되도록 형성되어도 좋다.
<반도체 장치의 재료>
이하에서는 반도체 장치에 사용할 수 있는 재료에 대하여 설명한다. 이하의 설명에 있어서, 별도로 명시되지 않는 한, 트랜지스터(200)에 사용할 수 있는 재료를 트랜지스터(500)에 사용할 수 있다.
이하에서 설명하는 재료는 스퍼터링법, CVD(chemical vapor deposition)법, MBE(molecular beam epitaxy)법, PLD(pulsed laser deposition)법, 또는 ALD(atomic layer deposition)법 등에 의하여 퇴적할 수 있다.
또한 CVD법은 플라스마를 사용하는 플라스마 강화 CVD(PECVD)법, 열을 사용하는 열 CVD(TCVD)법, 및 광을 사용하는 광 CVD(photo CVD)법 등으로 분류될 수 있다. 또한 CVD법은, 원료 가스에 따라 MCVD(metal CVD)법 및 MOCVD(metal organic CVD)법으로 분류될 수 있다.
PECVD법을 사용함으로써, 비교적 낮은 온도에서 고품질의 막을 형성할 수 있다. 또한 열 CVD법은 플라스마를 사용하지 않기 때문에, 물체에 대한 플라스마 대미지가 적다. 예를 들어 반도체 장치에 포함되는 배선, 전극, 또는 소자(예를 들어 트랜지스터 또는 용량 소자) 등은 플라스마로부터 전하를 받음으로써 차지 업(charge up)하는 경우가 있다. 이 경우 축적된 전하에 의하여, 반도체 장치에 포함되는 배선, 전극, 또는 소자 등이 파괴될 수 있다. 한편 플라스마를 사용하지 않는 열 CVD법을 채용하는 경우에는, 이러한 플라스마 대미지가 발생하지 않아, 반도체 장치의 수율을 높일 수 있다. 열 CVD법은 퇴적 중에 플라스마 대미지가 발생하지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
ALD법도 물체에 대한 플라스마 대미지가 적다. 따라서 결함이 적은 막을 얻을 수 있다. 또한 ALD법에서 사용되는 전구체는 탄소 등의 불순물을 포함하는 경우가 있다. 그러므로 ALD법에 의하여 형성된 막은 다른 퇴적법에 의하여 형성된 막보다 탄소 등의 불순물을 더 많이 포함하는 경우가 있다. 또한 불순물은 XPS(X-ray photoelectron spectroscopy)에 의하여 정량화할 수 있다.
타깃 등으로부터 방출되는 입자가 퇴적되는 퇴적 방법과는 달리, CVD법 및 ALD법에서는, 물체의 표면에서의 반응에 의하여 막이 형성된다. 따라서 CVD법 및 ALD법은, 물체의 형상에 거의 상관없이, 단차 피복성을 양호하게 할 수 있다. 특히 예를 들어, ALD법은 단차 피복성 및 두께의 균일성을 우수하게 할 수 있고, 종횡비가 높은 개구의 표면을 덮는 데 바람직하게 사용할 수 있다. 한편 ALD법은 퇴적 속도가 비교적 느리기 때문에, CVD법 등 퇴적 속도가 빠른 다른 퇴적 방법과 ALD법을 조합하는 것이 바람직한 경우가 있다.
CVD법 또는 ALD법을 사용하면, 형성되는 막의 조성을 원료 가스의 유량비에 의하여 제어할 수 있다. 예를 들어 CVD법 또는 ALD법에 의하여, 임의의 조성을 가지는 막을 원료 가스의 유량비에 따라 형성할 수 있다. 또한 CVD법 또는 ALD법에 의하여, 막을 형성하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 형성할 수 있다. 원료 가스의 유량비를 변화시키면서 막을 형성하는 경우에는, 복수의 퇴적 체임버를 사용하여 막을 형성하는 경우와 비교하여 반송 및 압력 조정에 걸리는 시간이 생략되기 때문에, 퇴적에 걸리는 시간을 단축할 수 있다. 그러므로 향상된 생산성으로 반도체 장치를 제작할 수 있는 경우가 있다.
상기 재료의 가공은 리소그래피법에 의하여 수행할 수 있다. 상기 가공은 드라이 에칭법 또는 웨트 에칭법에 의하여 수행할 수 있다. 드라이 에칭법은 미세 가공에 적합하다.
리소그래피법에서는, 우선 마스크를 통하여 레지스트를 노광시킨다. 다음으로 노광된 영역을 현상액을 사용하여 제거하거나 잔존시켜, 레지스트 마스크를 형성한다. 그리고 레지스트 마스크를 통하여 에칭을 실시한다. 이 결과, 도전체, 반도체, 또는 절연체 등을 원하는 형상으로 가공할 수 있다. 레지스트 마스크는, 예를 들어 KrF 엑시머 레이저광, ArF 엑시머 레이저광, 또는 EUV(extreme ultraviolet)광 등을 사용하여 레지스트를 노광시킴으로써 형성된다. 또는 기판과 투영 렌즈 사이의 부분을 액체(예를 들어 물)로 채워 노광을 수행하는 액침 기술을 채용하여도 좋다. 상술한 광 대신에 전자빔 또는 이온빔을 사용하여도 좋다. 또한 전자빔 또는 이온빔을 사용하는 경우에는 레지스트에 직접 묘화하기 때문에 상기 레지스트 노광용 마스크가 필요 없다. 레지스트 마스크의 제거에는 애싱 등의 드라이 에칭 처리 또는 웨트 에칭 처리를 사용할 수 있다. 또는 드라이 에칭 처리 후에 웨트 에칭 처리를 수행할 수 있다. 또는 웨트 에칭 처리 후에 드라이 에칭 처리를 수행할 수 있다.
레지스트 마스크 대신에 절연체 또는 도전체로 형성되는 하드 마스크를 사용하여도 좋다. 하드 마스크를 사용하는 경우, 상기 재료 위에 하드 마스크의 재료인 절연막 또는 도전막을 형성하고, 그 위에 레지스트 마스크를 형성한 후, 하드 마스크의 재료를 에칭하는 식으로 원하는 형상의 하드 마스크를 형성할 수 있다. 상기 재료의 에칭은, 레지스트 마스크의 제거 후에 수행하여도 좋고 레지스트 마스크를 제거하지 않고 수행하여도 좋다. 후자의 경우, 에칭 중에 레지스트 마스크가 제거되는 경우가 있다. 하드 마스크는 상기 재료의 에칭 후에 에칭에 의하여 제거되어도 좋다. 하드 마스크의 재료가 나중의 공정에 영향을 미치지 않거나 나중의 공정에서 이용될 수 있는 경우, 하드 마스크를 제거할 필요는 없다.
드라이 에칭 장치로서는, 평행 평판형 전극들을 포함하는 용량 결합형 플라스마(CCP: capacitively coupled plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극들을 포함하는 CCP 에칭 장치는, 평행 평판형 전극들 중 한쪽에 고주파 전원을 인가하는 구조를 가져도 좋다. 또는 CCP 에칭 장치는, 평행 평판형 전극들 중 한쪽에 다른 고주파 전원을 인가하는 구조를 가져도 좋다. 또는 CCP 에칭 장치는, 평행 평판형 전극들에 주파수가 같은 고주파 전원을 인가하는 구조를 가져도 좋다. 또는 CCP 에칭 장치는, 평행 평판형 전극들에 주파수가 다른 고주파 전원을 인가하는 구조를 가져도 좋다. 또는 고밀도 플라스마원을 포함하는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 포함하는 드라이 에칭 장치로서는, 예를 들어, 유도 결합형 플라스마(ICP: inductively coupled plasma) 에칭 장치를 사용할 수 있다.
<<기판>>
트랜지스터(200) 및 트랜지스터(500)가 형성되는 기판으로서는 예를 들어, 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판의 예에는, 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(예를 들어 이트리아 안정화 지르코니아 기판), 및 수지 기판이 포함된다. 반도체 기판의 예에는, 실리콘 또는 저마늄 등으로 이루어진 반도체 기판, 및 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 또는 산화 갈륨으로 이루어진 화합물 반도체 기판이 포함된다. 다른 예에는 상술한 반도체 기판 내에 절연체 영역이 제공된 SOI(silicon on insulator) 기판이 있다. 도전체 기판의 예에는, 흑연 기판, 금속 기판, 합금 기판, 또는 도전성 수지 기판이 포함된다. 다른 예에는 금속 질화물을 포함하는 기판 및 금속 산화물을 포함하는 기판이 있다. 다른 예에는 도전체 또는 반도체가 제공된 절연체 기판, 도전체 또는 절연체가 제공된 반도체 기판, 및 반도체 또는 절연체가 제공된 도전체 기판이 포함된다. 또는 이들 기판 중 어느 것 위에 소자가 제공된 것을 사용하여도 좋다. 기판 위에 제공되는 소자의 예에는, 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 및 기억 소자가 포함된다.
또는 기판으로서 플렉시블 기판을 사용하여도 좋다. 플렉시블 기판 위에 트랜지스터를 제공하는 방법으로서는, 비(非)플렉시블 기판 위에 트랜지스터를 형성한 다음에 트랜지스터를 분리하여, 플렉시블 기판인 기판으로 전치(轉置)하는 방법이 있다. 이 경우 비플렉시블 기판과 트랜지스터 사이에 분리층을 제공하는 것이 바람직하다. 기판은 탄성을 가져도 좋다. 기판은, 구부리거나 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는 기판은 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판은, 예를 들어, 두께가 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하인 영역을 가진다. 기판의 두께가 얇으면, 트랜지스터를 포함하는 반도체 장치의 중량을 감소시킬 수 있다. 기판의 두께가 얇으면, 유리 등을 사용한 경우에도, 기판이 탄성, 또는 구부리거나 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 가지는 경우가 있다. 따라서 떨어뜨리는 것 등으로 인하여 기판 위의 반도체 장치에 가해지는 충격을 줄일 수 있다. 즉 내구성이 있는 반도체 장치를 제공할 수 있다.
플렉시블 기판인 기판에는 예를 들어 금속, 합금, 수지, 유리, 또는 이들의 섬유를 사용할 수 있다. 기판으로서는 섬유를 포함한 시트, 필름, 또는 포일을 사용하여도 좋다. 플렉시블 기판은, 선 팽창 계수가 낮을수록 환경에 기인한 변형이 억제되므로 바람직하다. 플렉시블 기판은 예를 들어, 선 팽창 계수가 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재료를 사용하여 형성된다. 수지의 예에는 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어 나일론 및 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다. 특히 아라미드는 선 팽창 계수가 낮기 때문에 플렉시블 기판에 바람직하게 사용된다.
<<절연체>>
절연체의 예에는 절연성 산화물, 절연성 질화물, 절연성 산화질화물, 절연성 질화산화물, 절연성 금속 산화물, 절연성 금속 산화질화물, 및 절연성 금속 질화산화물이 포함된다.
예를 들어 트랜지스터가 미세화 및 고집적화되면, 게이트 절연체가 얇아지는 것으로 인하여 누설 전류의 생성 등 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용하면, 게이트 절연체의 물리적 두께를 유지하면서 트랜지스터의 구동 전압을 저감할 수 있다. 한편 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용하면, 배선들 사이의 기생 용량을 저감할 수 있다. 따라서 절연체의 기능에 따라 재료를 선택하는 것이 바람직하다.
비유전율이 높은 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄과 하프늄을 포함한 산화물, 알루미늄과 하프늄을 포함한 산화질화물, 실리콘과 하프늄을 포함한 산화물, 실리콘과 하프늄을 포함한 산화질화물, 또는 실리콘과 하프늄을 포함한 질화물 등을 들 수 있다.
비유전율이 낮은 절연체로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 다공성 산화 실리콘, 또는 수지 등을 들 수 있다.
특히 산화 실리콘 및 산화질화 실리콘은 열적으로 안정되어 있다. 따라서 산화 실리콘 또는 산화질화 실리콘을 예를 들어 수지와 조합함으로써 열적으로 안정되어 있고 비유전율이 낮은 적층 구조를 얻을 수 있다. 수지의 예에는 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다. 또한 예를 들어 산화 실리콘 또는 산화질화 실리콘과, 비유전율이 높은 절연체를 조합함으로써, 열적으로 안정되어 있고 비유전율이 높은 적층 구조로 할 수 있다.
또한 산화물 반도체를 포함하는 트랜지스터가 산소, 및 수소 등의 불순물의 투과를 억제하는 기능을 가지는 절연체로 둘러싸이면, 트랜지스터의 전기 특성을 안정화시킬 수 있다.
산소, 및 수소 등의 불순물의 투과를 억제하는 기능을 가지는 절연체는, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체의 단층 구조 또는 적층 구조를 가질 수 있다. 구체적으로는 산소, 및 수소 등의 불순물의 투과를 억제하는 기능을 가지는 절연체로서는, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용할 수 있다.
예를 들어 절연체(273)로서 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중 하나 이상을 포함한 금속 산화물을 사용할 수 있다.
특히 산화 알루미늄은 배리어성이 높으므로, 산화 알루미늄막의 두께가 0.5nm 이상 3.0nm 이하로 얇아도 수소 및 질소의 확산을 억제할 수 있다. 산화 하프늄은 산화 알루미늄보다 배리어성이 낮지만 산화 하프늄의 두께가 두꺼우면 배리어성을 높일 수 있다. 그러므로 산화 하프늄의 두께를 조정함으로써, 수소 및 질소의 적절한 첨가량을 조정할 수 있다.
예를 들어 게이트 절연체의 일부로서 기능하는 절연체(224) 및 절연체(250)는 각각 과잉 산소 영역을 포함하는 절연체인 것이 바람직하다. 과잉 산소 영역을 포함하는 산화 실리콘 또는 산화질화 실리콘이 산화물(230)과 접하는 구조를 채용하면, 산화물(230) 중의 산소 결손을 보상할 수 있다.
예를 들어 게이트 절연체의 일부로서 기능하는 절연체(222)에는, 알루미늄, 하프늄, 및 갈륨 중 하나 이상의 산화물을 포함한 절연체를 사용할 수 있다. 특히 알루미늄 및 하프늄의 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서 산화 알루미늄, 산화 하프늄, 또는 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
예를 들어 절연체(220)는 열적으로 안정된 산화 실리콘 또는 산화질화 실리콘을 사용하여 형성되는 것이 바람직하다. 게이트 절연체가 열적으로 안정된 막과 비유전율이 높은 막의 적층 구조를 가지면, 게이트 절연체의 물리적 두께를 유지하면서 게이트 절연체의 EOT(equivalent oxide thickness)를 저감할 수 있다.
상술한 적층 구조로 함으로써, 게이트 전극으로부터 인가되는 전계의 영향을 줄이지 않고 온 상태 전류를 높일 수 있다. 게이트 절연체의 물리적 두께에 의하여 게이트 전극과 채널 형성 영역 사이의 거리가 유지되기 때문에, 게이트 전극과 채널 형성 영역 사이의 누설 전류를 억제할 수 있다.
절연체(212, 216, 271, 275, 및 280)는 비유전율이 낮은 절연체를 포함하는 것이 바람직하다. 예를 들어 상기 절연체는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 다공성 산화 실리콘, 또는 수지 등을 포함하는 것이 바람직하다. 또는 상기 절연체는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 또는 다공성 산화 실리콘과, 수지의 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정되어 있기 때문에, 산화 실리콘 또는 산화질화 실리콘이 수지와 조합됨으로써, 열적으로 안정되어 있으며 비유전율이 낮은 적층 구조로 할 수 있다. 수지의 예에는 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다.
절연체(210, 214, 270, 및 273)로서는, 산소, 및 수소 등의 불순물의 투과를 억제하는 기능을 가지는 절연체를 사용할 수 있다. 절연체(270 및 273)에는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용할 수 있다.
<<도전체>>
도전체는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 및 루테늄 등에서 선택된 하나 이상의 금속 원소를 포함한 재료를 사용하여 형성될 수 있다. 또는 인 등의 불순물 원소를 포함한 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 또는 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
상술한 재료를 사용하여 형성된 복수의 도전층의 적층을 사용하여도 좋다. 예를 들어 상술한 금속 원소 중 어느 것을 포함한 재료와, 산소를 포함한 도전 재료의 조합을 사용한 적층 구조를 사용하여도 좋다. 또는 상술한 금속 원소 중 어느 것을 포함한 재료와, 질소를 포함한 도전 재료의 조합을 사용한 적층 구조를 사용하여도 좋다. 또는 상술한 금속 원소 중 어느 것을 포함한 재료와, 산소를 포함한 도전 재료와, 질소를 포함한 도전 재료의 조합을 사용한 적층 구조를 사용하여도 좋다.
트랜지스터의 채널 형성 영역에 산화물을 사용하는 경우에는, 상술한 금속 원소 중 어느 것을 포함한 재료와, 산소를 포함한 도전 재료를 사용하여 형성된 적층 구조를 게이트 전극으로서 기능하는 도전체에 사용하는 것이 바람직하다. 이 경우 산소를 포함한 도전 재료를 채널 형성 영역 측에 형성하는 것이 바람직하다. 산소를 포함한 도전 재료를 채널 형성 영역 측에 제공하면, 상기 도전 재료로부터 방출된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히 게이트 전극으로서 기능하는 도전체에는 산소, 및 채널이 형성되는 금속 산화물에 포함되는 금속 원소를 포함한 도전 재료를 사용하는 것이 바람직하다. 상술한 금속 원소와 질소를 포함한 도전 재료를 사용하여도 좋다. 예를 들어 질화 타이타늄 또는 질화 탄탈럼 등 질소를 포함한 도전 재료를 사용하여도 좋다. 또는 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 또는 실리콘이 첨가된 인듐 주석 산화물을 사용하여도 좋다. 질소를 포함한 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이러한 재료를 사용하면, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는 외부의 절연체 등으로부터 들어오는 수소를 포획할 수 있는 경우가 있다.
도전체(260, 203, 205, 및 240)는 각각, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 및 루테늄 등에서 선택된 하나 이상의 금속 원소를 포함한 재료를 사용하여 형성될 수 있다. 또는 인 등의 불순물 원소를 포함한 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 또는 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
<<금속 산화물>>
산화물(230)은 산화물 반도체로서 기능하는 금속 산화물을 사용하여 형성되는 것이 바람직하다. 이하에서는 본 발명의 일 형태의 산화물(230)에 사용할 수 있는 금속 산화물에 대하여 설명한다.
금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하고, 특히 인듐 및 아연의 양쪽을 포함하는 것이 바람직하다. 이 외에도 금속 산화물은 알루미늄, 갈륨, 이트륨, 또는 주석 등을 포함하는 것이 바람직하다. 또한 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 하나 이상의 원소를 포함하여도 좋다.
여기서는 금속 산화물이 인듐, 원소 M, 및 아연을 포함한 In-M-Zn 산화물인 경우에 대하여 생각한다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등이다. 원소 M으로서 사용할 수 있는 다른 원소에는 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘이 포함된다. 또한 상기 원소 중 2개 이상을 조합하여 원소 M으로서 사용하여도 좋다.
또한 본 명세서 등에서는, 질소를 포함하는 금속 산화물도 금속 산화물이라고 하는 경우가 있다. 또한 질소를 포함하는 금속 산화물을 금속 산화질화물(metal oxynitride)이라고 하여도 좋다.
[금속 산화물의 구성]
이하에서는 본 발명의 일 형태에 개시된 트랜지스터에 사용할 수 있는 CAC-OS(cloud-aligned composite oxide semiconductor)의 구성에 대하여 설명한다.
본 명세서 등에서는, "CAAC(c-axis aligned crystal)" 또는 "CAC(cloud-aligned composite)"라고 말하는 경우가 있다. 또한 CAAC는 결정 구조의 예를 말하고, CAC는 기능 또는 재료 구성의 예를 말한다.
CAC-OS 또는 CAC metal oxide는 재료의 일부에서는 도전성 기능을 가지고, 재료의 다른 일부에서는 절연성 기능을 가지고, 전체로서는 CAC-OS 또는 CAC metal oxide는 반도체의 기능을 가진다. CAC-OS 또는 CAC metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성 기능은 캐리어로서 기능하는 전자(또는 정공)를 흐르게 하는 것이고, 절연성 기능은 캐리어로서 기능하는 전자를 흐르지 않게 하는 것이다. 도전성 기능과 절연성 기능의 상보적인 작용에 의하여, CAC-OS 또는 CAC metal oxide는 스위칭 기능(온/오프 기능)을 가질 수 있다. CAC-OS 또는 CAC metal oxide에서는, 상기 기능을 분리함으로써 각 기능을 극대화할 수 있다.
CAC-OS 또는 CAC metal oxide는 도전성 영역 및 절연성 영역을 포함한다. 도전성 영역은 상술한 도전성 기능을 가지고, 절연성 영역은 상술한 절연성 기능을 가진다. 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 재료 내에서 도전성 영역 및 절연성 영역은 고르지 않게 분포되어 있는 경우가 있다. 도전성 영역은 그 경계가 흐릿해져 클라우드상(cloud-like)으로 연결되어 관찰되는 경우가 있다.
CAC-OS 또는 CAC metal oxide에서, 도전성 영역 및 절연성 영역 각각은 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기를 가지고, 재료 내에서 분산되어 있는 경우가 있다.
CAC-OS 또는 CAC metal oxide는 밴드갭이 상이한 성분을 포함한다. 예를 들어 CAC-OS 또는 CAC metal oxide는 절연성 영역에 기인하는 와이드 갭(wide gap)을 가지는 성분 및 도전성 영역에 기인하는 내로 갭(narrow gap)을 가지는 성분을 포함한다. 이러한 구성의 경우, 내로 갭을 가지는 성분에 캐리어가 주로 흐른다. 내로 갭을 가지는 성분은 와이드 갭을 가지는 성분을 보완하고, 내로 갭을 가지는 성분과 연동하여 와이드 갭을 가지는 성분에도 캐리어가 흐른다. 그러므로 상술한 CAC-OS 또는 CAC metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서의 높은 전류 구동 능력, 즉 높은 온 상태 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
바꿔 말하면, CAC-OS 또는 CAC-metal oxide를 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 할 수 있다.
[금속 산화물의 구조]
산화물 반도체(금속 산화물)는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
CAAC-OS는 c축 배향을 가지고, 그 나노 결정들이 a-b면 방향에서 연결되어 있고, 그 결정 구조가 변형을 가진다. 또한 변형이란, 나노 결정들이 연결된 영역에서, 격자 배열이 규칙적인 영역과 격자 배열이 규칙적인 다른 영역 사이에서 격자 배열의 방향이 변화된 부분을 말한다.
나노 결정의 형상은 기본적으로 육각형이지만 반드시 정육각형인 것은 아니고, 비정육각형인 경우가 있다. 변형에는 오각형의 격자 배열 및 칠각형의 격자 배열 등이 포함되는 경우가 있다. 또한 CAAC-OS의 변형 근방에서도 명확한 결정립계를 관찰하는 것은 어렵다. 즉 격자 배열이 변형되어 있기 때문에 결정립계의 형성이 억제된다. 이는, a-b면 방향에서 산소 원자의 배열의 밀도가 낮은 것, 및 금속 원소의 치환에 의하여 원자간 결합 거리가 변화되는 것 등에 의하여 CAAC-OS가 변형을 허용할 수 있기 때문이다.
CAAC-OS는, 인듐 및 산소를 포함하는 층(이하 In층), 그리고 원소 M, 아연, 및 산소를 포함하는 층(이하 (M, Zn)층)이 적층된 층상 결정 구조(적층 구조라고도 함)를 가지는 경향이 있다. 또한 인듐 및 원소 M은 서로 치환될 수 있고, (M, Zn)층의 원소 M이 인듐으로 치환되는 경우, 상기 층을 (In, M, Zn)층이라고 할 수도 있다. In층의 인듐이 원소 M으로 치환되는 경우에는, 상기 층을 (In, M)층이라고 할 수도 있다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편 CAAC-OS에서는, 명확한 결정립계를 관찰하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다. 불순물의 침입 또는 결함의 형성 등에 의하여 금속 산화물의 결정성이 저하되는 경우가 있다. 이는, CAAC-OS는 불순물 및 결함(예를 들어 산소 결손)의 양이 적은 금속 산화물인 것을 뜻한다. 따라서 CAAC-OS를 포함하는 금속 산화물은 물리적으로 안정되어 있다. 그러므로 CAAC-OS를 포함하는 금속 산화물은 내열성이 있고 신뢰성이 높다.
nc-OS에서, 미소한 영역(예를 들어 크기가 1nm 이상 10nm 이하의 영역, 특히 크기가 1nm 이상 3nm 이하의 영역)은 주기적인 원자 배열을 가진다. nc-OS에서 상이한 나노 결정들 사이에 결정 배향의 규칙성은 없다. 따라서 막 전체에서 배향이 관찰되지 않는다. 그러므로 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 금속 산화물이다. a-like OS는 공동 또는 밀도가 낮은 영역을 가진다. 즉 a-like OS는 nc-OS 및 CAAC-OS와 비교하여 결정성이 낮다.
산화물 반도체(금속 산화물)는 다양하고 상이한 특성을 나타내는 여러 가지 구조 중 어느 것을 가질 수 있다. 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상이 본 발명의 일 형태의 산화물 반도체에 포함되어도 좋다.
[금속 산화물을 포함하는 트랜지스터]
다음으로 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용하는 경우에 대하여 설명한다.
상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용하면, 트랜지스터의 전계 효과 이동도를 높일 수 있다. 또한 트랜지스터의 신뢰성을 높일 수 있다.
또한 트랜지스터에는 캐리어 밀도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 금속 산화물막의 캐리어 밀도를 저감하기 위해서는, 결함 준위 밀도가 저감될 수 있도록 금속 산화물막 중의 불순물 농도를 저감한다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 상태를 고순도 진성 또는 실질적으로 고순도 진성 상태라고 한다. 예를 들어 금속 산화물은 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고 1×10-9/cm3 이상이다.
고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도가 낮은 경우가 있다.
금속 산화물의 트랩 준위에 의하여 포획된 전하는 방출되는 데 긴 시간이 걸리고, 고정 전하처럼 작용할 수 있다. 따라서 트랩 준위 밀도가 높은 금속 산화물을 채널 형성 영역에 포함하는 트랜지스터는 전기 특성이 불안정한 경우가 있다.
트랜지스터의 안정된 전기 특성을 얻기 위해서는, 금속 산화물 중의 불순물 농도를 저감하는 것이 효과적이다. 또한 금속 산화물 중의 불순물 농도를 저감하기 위해서는, 금속 산화물과 인접한 막의 불순물 농도를 저감하는 것이 바람직하다. 불순물의 예로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 및 실리콘 등이 제시된다.
[불순물]
여기서 금속 산화물에서의 불순물의 영향에 대하여 설명한다.
14족 원소 중 하나인 실리콘 또는 탄소가 금속 산화물에 포함되면, 금속 산화물에서 결함 준위가 형성된다. 따라서 금속 산화물에서의 실리콘 또는 탄소의 농도 또는 금속 산화물과의 계면 근방에서의 실리콘 또는 탄소의 농도(SIMS(secondary ion mass spectrometry)에 의하여 측정됨)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
금속 산화물이 알칼리 금속 또는 알칼리 토금속을 포함하면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함된 금속 산화물을 채널 형성 영역에 포함하는 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 금속 산화물 중의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는 SIMS에 의하여 측정되는 금속 산화물 중의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
금속 산화물이 질소를 포함하면, 캐리어로서 기능하는 전자의 생성 및 캐리어 밀도의 증가에 의하여 금속 산화물이 n형화되기 쉽다. 따라서 질소가 포함된 금속 산화물을 채널 형성 영역에 포함하는 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 이러한 이유로, 금속 산화물의 채널 형성 영역 중의 질소는 가능한 한 저감되어 있는 것이 바람직하고, 예를 들어 SIMS에 의하여 측정되는 금속 산화물 중의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
금속 산화물에 포함되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산소 결손을 발생시키는 경우가 있다. 이 산소 결손에 수소가 들어감으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합되는 산소와 결합됨으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 따라서 수소가 포함된 금속 산화물을 채널 형성 영역에 포함하는 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 이러한 이유로, 금속 산화물 중의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 SIMS에 의하여 측정되는 금속 산화물의 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물 농도가 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용하면, 트랜지스터는 안정된 전기 특성을 가질 수 있다.
본 발명의 일 형태에 따르면, 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 따르면, 오프 상태 전류가 낮은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 따르면, 온 상태 전류가 높은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 따르면, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 따르면, 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 따르면, 저소비전력의 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 따르면, 생산성이 높은 반도체 장치를 제공할 수 있다.
또한 본 실시형태에서 설명한 구성, 구조, 및 방법 등 중 적어도 일부는 본 명세서에 기재된 다른 실시형태의 구성, 구조, 및 방법 등 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치(10)를 포함하는 전자 부품 및 전자 기기의 일례에 대하여 설명한다.
<전자 부품>
반도체 장치(10)를 포함하는 전자 부품의 일례에 대하여 도 25의 (A) 및 (B)를 참조하여 설명한다.
도 25의 (A)에 도시된 전자 부품(7000)은 리드 및 회로부를 포함하는 IC칩이다. 전자 부품(7000)은 예를 들어 인쇄 회로 기판(7002)에 실장된다. 이러한 IC칩이 복수 조합되고 인쇄 회로 기판(7002) 위에서 서로 전기적으로 접속됨으로써, 전자 부품이 실장된 회로 기판(회로 기판(7004))이 형성된다.
전자 부품(7000)의 회로부는 예를 들어 기판(7031), 층(7032), 및 층(7033)의 적층 구조를 가진다.
기판(7031)으로서 실리콘 등의 반도체 기판을 사용한 경우, 기판(7031)에 CPU(central processing unit) 등의 집적 회로를 형성하고, 그 위에 OS 트랜지스터를 포함하는 층(7032)을 형성하여도 좋다.
층(7032)은 위의 실시형태에서 설명한 OS 트랜지스터를 포함한다. 예를 들어 감지 증폭기 회로(60), 구동 회로(80), 메인 증폭기(81), 및 입출력 회로(82)는 층(7032)에 포함되어도 좋다.
층(7033)은 복수의 메모리 셀(MC)을 포함한다. 메모리 셀(MC)로서 예를 들어 DOSRAM(등록 상표) 등의 OS 트랜지스터를 사용한 메모리 셀(이하 OS 메모리라고 함)을 사용할 수 있다.
OS 메모리는 다른 반도체 소자 위에 적층할 수 있기 때문에, 전자 부품(7000)을 소형화할 수 있다. 또한 OS 트랜지스터는 오프 상태에서의 누설 전류(오프 상태 전류)가 매우 낮기 때문에, 리프레시 동작의 간격이 길며 저소비전력의 메모리로 할 수 있다. 그러므로 전자 부품(7000)의 소비전력을 저감할 수 있다.
상기 OS 메모리는 층(7033)이 아니라 층(7032)에 제공하여도 좋다. 이 경우 IC칩의 제작 공정을 단축할 수 있다.
층(7033)에는 OS 메모리 이외에, ReRAM(resistive random access memory), MRAM(magnetoresistive random access memory), PRAM(phase change RAM), 또는 FeRAM(ferroelectric RAM) 등 다른 메모리를 제공할 수 있다.
도 25의 (A)의 전자 부품(7000)의 패키지로서 QFP(Quad Flat Package)를 사용하였지만 패키지의 형태는 이에 한정되지 않는다.
도 25의 (B)에 도시된 전자 부품(7400)은 이미지 센서 칩(7451)을 포함하는 카메라 모듈이다.
전자 부품(7400)은, 이미지 센서 칩(7451)을 고정하는 패키지 기판(7411), 렌즈 커버(7421), 및 렌즈(7435) 등을 포함한다. 또한 패키지 기판(7411)과 이미지 센서 칩(7451) 사이에는, 촬상 장치의 구동 회로 및 신호 변환 회로 등의 기능을 가지는 IC칩(7490)이 제공된다. 그러므로 SiP(system in package)가 형성된다.
랜드(7441)는 전극 패드(7461)에 전기적으로 접속된다. 전극 패드(7461)는 와이어(7471)를 통하여 이미지 센서 칩(7451) 또는 IC칩(7490)에 전기적으로 접속된다. 또한 도 25의 (B)에서는 전자 부품(7400)의 내부를 도시하기 위하여, 렌즈 커버(7421) 및 렌즈(7435)의 일부를 도시하지 않았다.
이미지 센서 칩(7451)의 회로부는 예를 들어 기판(7031), 층(7032), 층(7033), 및 층(7034)의 적층 구조를 가진다.
기판(7031), 층(7032), 및 층(7033)의 자세한 사항에 대해서는 전자 부품(7000)의 설명을 참조한다.
층(7034)은 수광 소자를 포함한다. 상기 수광 소자로서 예를 들어, 광전 변환층에 셀레늄계 재료를 포함하는 pn 접합 포토다이오드를 사용할 수 있다. 셀레늄계 재료를 포함하는 광전 변환 소자는 가시광에 대한 외부 양자 효율이 높기 때문에, 고감도의 광 센서를 실현할 수 있다.
셀레늄계 재료는 p형 반도체로서 사용할 수 있다. 셀레늄계 재료로서, 단결정 셀레늄 또는 다결정 셀레늄 등의 결정 셀레늄, 비정질 셀레늄, 구리, 인듐, 및 셀레늄의 화합물(CIS), 또는 구리, 인듐, 갈륨, 및 셀레늄의 화합물(CIGS) 등을 사용할 수 있다.
상기 pn 접합 포토다이오드의 n형 반도체는 밴드갭이 넓고 가시광에 대한 투광성을 가지는 재료를 사용하여 형성하는 것이 바람직하다. 예를 들어 아연 산화물, 갈륨 산화물, 인듐 산화물, 주석 산화물, 또는 이들이 혼합된 산화물을 사용할 수 있다.
층(7034)의 수광 소자로서, p형 실리콘 반도체 및 n형 실리콘 반도체를 포함한 pn 접합 포토다이오드를 사용하여도 좋다. 또는 p형 실리콘 반도체와 n형 실리콘 반도체 사이에 i형 실리콘 반도체층이 제공된 pin 접합 포토다이오드를 사용하여도 좋다.
상술한 실리콘 중 어느 것을 사용한 포토다이오드는 단결정 실리콘을 사용하여 형성할 수 있다. 이 경우 층(7033)은 본딩 단계를 거쳐 층(7034)에 전기적으로 접속되는 것이 바람직하다. 상술한 실리콘 중 어느 것을 사용한 포토다이오드는 비정질 실리콘, 미결정 실리콘, 및 다결정 실리콘의 박막을 사용하여 형성될 수 있다.
<전자 기기>
다음으로 상술한 전자 부품을 포함하는 전자 기기의 일례에 대하여 도 26의 (A) 및 (B) 그리고 도 27을 참조하여 설명한다.
도 26의 (A)에 도시된 로봇(2100)은 연산 장치(2110), 조도 센서(2101), 마이크로폰(2102), 상부 카메라(2103), 스피커(2104), 디스플레이(2105), 하부 카메라(2106), 장애물 센서(2107), 및 이동 기구(2108)를 포함한다.
로봇(2100)의 연산 장치(2110), 조도 센서(2101), 상부 카메라(2103), 디스플레이(2105), 하부 카메라(2106), 및 장애물 센서(2107) 등에 상술한 전자 부품을 사용할 수 있다.
마이크로폰(2102)은 사용자의 말하는 목소리 및 환경음 등을 검지하는 기능을 가진다. 스피커(2104)는 음성을 출력하는 기능을 가진다. 로봇(2100)은 마이크로폰(2102) 및 스피커(2104)를 사용하여 사용자와 의사소통할 수 있다.
디스플레이(2105)는 다양한 종류의 정보를 표시하는 기능을 가진다. 로봇(2100)은 사용자가 원하는 정보를 디스플레이(2105)에 표시할 수 있다. 디스플레이(2105)에는 터치 패널이 제공되어도 좋다.
상부 카메라(2103) 및 하부 카메라(2106)는 각각 로봇(2100)의 주변의 화상을 촬영하는 기능을 가진다. 장애물 센서(2107)는 로봇(2100)이 이동 기구(2108)를 사용하여 전진하는 방향의 장애물을 검지할 수 있다. 로봇(2100)은 상부 카메라(2103), 하부 카메라(2106), 및 장애물 센서(2107)로 주변의 환경을 인식함으로써 안전하게 이동할 수 있다.
도 26의 (B)는 상이한 언어로 말하는 사람들 간의 의사소통에 있어서 휴대 정보 단말기(2130)가 동시 통역을 수행하고 있는 상황을 도시한 것이다.
휴대 정보 단말기(2130)는 마이크로폰 및 스피커 등을 포함하고, 사용자가 말하는 목소리를 인식하여 그것을 대화 상대자가 말하는 언어로 번역하는 기능을 가진다. 휴대 정보 단말기(2130)의 연산 장치에 상술한 전자 부품을 사용할 수 있다.
도 26의 (B)에서 사용자는 휴대용 마이크로폰(2131)을 갖추고 있다. 휴대용 마이크로폰(2131)은 무선 통신 기능을 가지고, 검지한 목소리를 휴대 정보 단말기(2130)에 송신하는 기능을 가진다.
도 27은 청소 로봇의 일례를 도시한 모식도이다.
청소 로봇(5100)은 그 상면에 있는 디스플레이(5101), 그 측면에 있는 복수의 카메라(5102), 솔(5103), 및 조작 버튼(5104) 등을 포함한다. 도시하지 않았지만 청소 로봇(5100)의 저면에는 타이어 및 흡입구 등이 제공되어 있다. 또한 청소 로봇(5100)은 적외선 센서, 초음파 센서, 가속도 센서, 압전 센서, 광 센서, 및 자이로스코프 센서 등의 다양한 센서를 포함한다. 청소 로봇(5100)은 무선 통신 수단을 가진다.
카메라(5102)에 상술한 전자 부품을 사용할 수 있다.
청소 로봇(5100)은 자체 추진식이고, 먼지(5120)를 검지하고 저면에 제공된 흡입구로부터 먼지를 청소할 수 있다.
청소 로봇(5100)은 카메라(5102)로 촬영한 화상을 분석하여 벽, 가구, 또는 계단 등의 장애물의 유무를 판단할 수 있다. 화상의 분석에 의하여 청소 로봇(5100)이 배선 등, 솔(5103)에 걸리기 쉬운 물건을 검지한 경우에는, 솔(5103)의 회전을 정지할 수 있다.
디스플레이(5101)에는 배터리의 잔량 및 청소한 먼지의 양 등을 표시할 수 있다. 디스플레이(5101)에는 청소 로봇(5100)이 주행한 경로를 표시하여도 좋다. 디스플레이(5101)에 터치 패널이 포함되고, 조작 버튼(5104)이 디스플레이(5101)에 표시되어도 좋다.
청소 로봇(5100)은 스마트폰 등의 휴대 정보 단말기(5140)와 통신할 수 있다. 휴대 정보 단말기(5140)는 카메라(5102)로 촬영한 화상을 표시할 수 있다. 그러므로 청소 로봇(5100)의 소유자는 집에 없을 때도 자신의 방을 모니터할 수 있다.
본 실시형태는 본 명세서에서 설명한 다른 실시형태 중 어느 것과 적절히 조합하여 실시될 수 있다.
ASW1: 아날로그 스위치, ASW4: 아날로그 스위치, BL_1: 배선, BL_2: 배선, C0: 용량 소자, C11: 용량 소자, C12: 용량 소자, E 0: 전위, E 1: 전위, E 2: 전위, E 2-E 0: 전위차, E 2-E 1: 전위차, GBL_1: 배선, GBL_2: 배선, IN1: 입력 단자, IN2: 입력 단자, OUT1: 출력 단자, OUT2: 출력 단자, MC_1: 메모리 셀, MC_2: 메모리 셀, N11: 노드, N12: 노드, OS1: 트랜지스터, OS2: 트랜지스터, PL1: 배선, PL2: 배선, PL3: 배선, R11: 저항 소자, R12: 저항 소자, SA1: 감지 증폭기, SA2: 감지 증폭기, SW1: 스위치, SW4: 스위치, T1: 기간, T2: 기간, T3: 기간, T4: 기간, Vbl1: 전위, Vbl2: 전위, Vn11: 전위, Vn12: 전위, WL_1: 배선, WL_2: 배선, 10: 반도체 장치, 21: 트랜지스터, 22: 트랜지스터, 23: 트랜지스터, 24: 트랜지스터, 25: 트랜지스터, 26: 트랜지스터, 27: 트랜지스터, 28: 트랜지스터, 29: 트랜지스터, 31: 트랜지스터, 32: 트랜지스터, 33: 트랜지스터, 34: 트랜지스터, 35: 트랜지스터, 38: 트랜지스터, 41: 트랜지스터, 42: 트랜지스터, 43: 트랜지스터, 44: 트랜지스터, 45: 트랜지스터, 46: 트랜지스터, 60: 감지 증폭기 회로, 62: 증폭 회로, 63: 스위치 회로, 64: 프리차지 회로, 65: 증폭 회로, 66: 증폭 회로, 70: 셀 어레이, 80: 구동 회로, 81: 메인 증폭기, 82: 입출력 회로, 100: 용량 소자, 110: 도전체, 120: 도전체, 130: 절연체, 200: 트랜지스터, 203: 도전체, 205: 도전체, 210: 절연체, 212: 절연체, 214: 절연체, 216: 절연체, 220: 절연체, 222: 절연체, 224: 절연체, 230: 산화물, 230a: 산화물, 230b: 산화물, 230c: 산화물, 231: 영역, 231a: 영역, 231b: 영역, 232: 영역, 232a: 영역, 232b: 영역, 234: 영역, 239: 영역, 240: 도전체, 240a: 도전체, 240b: 도전체, 242: 층, 250: 절연체, 252: 금속 산화물, 260: 도전체, 260a: 도전체, 260b: 도전체, 270: 절연체, 271: 절연체, 273: 절연체, 274: 절연체, 275: 절연체, 280: 절연체, 500: 트랜지스터, 503: 도전체, 505: 도전체, 524: 절연체, 530: 산화물, 530a: 산화물, 530b: 산화물, 530c: 산화물, 540: 도전체, 540a: 도전체, 540b: 도전체, 542: 층, 550: 절연체, 552: 금속 산화물, 560: 도전체, 560a: 도전체, 560b: 도전체, 570: 절연체, 571: 절연체, 575: 절연체, 600: 반도체 장치, 2100: 로봇, 2101: 조도 센서, 2102: 마이크로폰, 2103: 상부 카메라, 2104: 스피커, 2105: 디스플레이, 2106: 하부 카메라, 2107: 장애물 센서, 2108: 이동 기구, 2110: 연산 장치, 2130: 휴대 정보 단말기, 2131: 휴대용 마이크로폰, 5100: 청소 로봇, 5101: 디스플레이, 5102: 카메라, 5103: 솔, 5104: 조작 버튼, 5120: 먼지, 5140: 휴대 정보 단말기, 7000: 전자 부품, 7002: 인쇄 회로 기판, 7004: 회로 기판, 7031: 기판, 7032: 층, 7033: 층, 7034: 층, 7400: 전자 부품, 7411: 패키지 기판, 7421: 렌즈 커버, 7435: 렌즈, 7441: 랜드, 7451: 이미지 센서 칩, 7461: 전극 패드, 7471: 와이어, 및 7490: IC칩.
본 출원은 2017년 8월 24일에 일본 특허청에 출원된 일련 번호 2017-161320의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
본 출원은 2017년 8월 24일에 일본 특허청에 출원된 일련 번호 2017-161320의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
Claims (12)
- 반도체 장치로서,
인버터;
제 1 트랜지스터;
제 2 트랜지스터;
용량 소자;
입력부; 및
출력부를 포함하고,
상기 반도체 장치는 제 1 제어선 및 제 2 제어선에 전기적으로 접속되고,
상기 용량 소자의 제 1 단자는 상기 입력부에 전기적으로 접속되고,
상기 용량 소자의 제 2 단자는 상기 인버터의 입력 단자에 전기적으로 접속되고,
상기 제 1 트랜지스터는 상기 인버터의 상기 입력 단자와 상기 출력 단자 사이의 도통 상태와 비도통 상태를 전환하고,
상기 제 2 트랜지스터는 상기 인버터의 상기 출력 단자와 상기 출력부 사이의 도통 상태와 비도통 상태를 전환하고,
상기 제 1 트랜지스터의 게이트는 상기 제 1 제어선에 전기적으로 접속되고,
상기 제 2 트랜지스터의 게이트는 상기 제 2 제어선에 전기적으로 접속되는, 반도체 장치. - 반도체 장치로서,
인버터;
제 1 트랜지스터;
제 2 트랜지스터;
입력부; 및
출력부를 포함하고,
상기 반도체 장치는 제 1 제어선 및 제 2 제어선에 전기적으로 접속되고,
상기 인버터의 입력 단자는 상기 입력부에 전기적으로 접속되고,
상기 제 1 트랜지스터는 상기 인버터의 상기 입력 단자와 출력 단자 사이의 도통 상태와 비도통 상태를 전환하고,
상기 제 2 트랜지스터는 상기 인버터의 상기 출력 단자와 상기 출력부 사이의 도통 상태와 비도통 상태를 전환하고,
상기 제 1 트랜지스터의 게이트는 상기 제 1 제어선에 전기적으로 접속되고,
상기 제 2 트랜지스터의 게이트는 상기 제 2 제어선에 전기적으로 접속되는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 반도체 장치는 초기화 동작을 수행하고,
상기 초기화 동작은 상기 제 1 트랜지스터를 사용하여 상기 인버터의 상기 입력 단자와 상기 출력 단자 사이를 도통 상태로 하는 것을 포함하는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 포함하는, 반도체 장치. - 감지 증폭기로서,
증폭 회로; 및
프리차지 회로를 포함하고,
상기 감지 증폭기는 제 1 배선 및 제 2 배선에 전기적으로 접속되고,
상기 프리차지 회로는 상기 제 1 배선 및 상기 제 2 배선의 전위를 제 1 전위로 설정하고,
상기 증폭 회로는 제 1 회로 및 제 2 회로를 포함하고,
상기 제 1 회로는 제 1 인버터, 제 1 트랜지스터, 제 2 트랜지스터, 및 제 1 용량 소자를 포함하고,
상기 제 2 회로는 제 2 인버터, 제 3 트랜지스터, 제 4 트랜지스터, 및 제 2 용량 소자를 포함하고,
상기 제 1 용량 소자의 제 1 단자는 상기 제 1 배선에 전기적으로 접속되고,
상기 제 1 용량 소자의 제 2 단자는 상기 제 1 인버터의 입력 단자에 전기적으로 접속되고,
상기 제 1 트랜지스터는 상기 제 1 인버터의 상기 입력 단자와 출력 단자 사이의 도통 상태와 비도통 상태를 전환하고,
상기 제 2 트랜지스터는 상기 제 1 인버터의 상기 출력 단자와 상기 제 2 배선 사이의 도통 상태와 비도통 상태를 전환하고,
상기 제 2 용량 소자의 제 1 단자는 상기 제 2 배선에 전기적으로 접속되고,
상기 제 2 용량 소자의 제 2 단자는 상기 제 2 인버터의 입력 단자에 전기적으로 접속되고,
상기 제 3 트랜지스터는 상기 제 2 인버터의 상기 입력 단자와 출력 단자 사이의 도통 상태와 비도통 상태를 전환하고,
상기 제 4 트랜지스터는 상기 제 2 인버터의 상기 출력 단자와 상기 제 1 배선 사이의 도통 상태와 비도통 상태를 전환하는, 감지 증폭기. - 감지 증폭기로서,
증폭 회로; 및
프리차지 회로를 포함하고,
상기 감지 증폭기는 제 1 배선 및 제 2 배선에 전기적으로 접속되고,
상기 프리차지 회로는 상기 제 1 배선 및 상기 제 2 배선의 전위를 제 1 전위로 설정하고,
상기 증폭 회로는 제 1 회로 및 제 2 회로를 포함하고,
상기 제 1 회로는 제 1 인버터, 제 1 트랜지스터, 제 2 트랜지스터, 제 1 용량 소자, 및 제 1 도전체를 포함하고,
상기 제 2 회로는 제 2 인버터, 제 3 트랜지스터, 제 4 트랜지스터, 제 2 용량 소자, 및 제 2 도전체를 포함하고,
상기 제 1 용량 소자의 제 1 단자는 상기 제 1 배선에 전기적으로 접속되고,
상기 제 1 인버터는 제 5 트랜지스터 및 제 6 트랜지스터를 포함하고,
상기 제 1 용량 소자의 제 2 단자는 상기 제 1 도전체를 통하여 상기 제 5 트랜지스터 및 상기 제 6 트랜지스터의 한쪽 또는 양쪽의 게이트에 전기적으로 접속되고,
상기 제 1 도전체는 상기 제 1 용량 소자의 전극이고,
상기 제 1 트랜지스터는 상기 제 1 인버터의 상기 입력 단자와 출력 단자 사이의 도통 상태와 비도통 상태를 전환하고,
상기 제 2 트랜지스터는 상기 제 1 인버터의 상기 출력 단자와 상기 제 2 배선 사이의 도통 상태와 비도통 상태를 전환하고,
상기 제 2 용량 소자의 제 1 단자는 상기 제 2 배선에 전기적으로 접속되고,
상기 제 2 인버터는 제 7 트랜지스터 및 제 8 트랜지스터를 포함하고,
상기 제 2 용량 소자의 제 2 단자는 상기 제 2 도전체를 통하여 상기 제 7 트랜지스터 및 상기 제 8 트랜지스터의 한쪽 또는 양쪽의 게이트에 전기적으로 접속되고,
상기 제 2 도전체는 상기 제 2 용량 소자의 전극이고,
상기 제 3 트랜지스터는 상기 제 2 인버터의 상기 입력 단자와 출력 단자 사이의 도통 상태와 비도통 상태를 전환하고,
상기 제 4 트랜지스터는 상기 제 2 인버터의 상기 출력 단자와 상기 제 1 배선 사이의 도통 상태와 비도통 상태를 전환하는, 감지 증폭기. - 감지 증폭기로서,
제 1 회로; 및
제 2 회로를 포함하고,
상기 감지 증폭기는 제 1 배선 및 제 2 배선에 전기적으로 접속되고,
상기 제 1 회로는 제 1 인버터, 제 1 트랜지스터, 및 제 2 트랜지스터를 포함하고,
상기 제 2 회로는 제 2 인버터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함하고,
상기 제 1 인버터의 입력 단자는 상기 제 1 배선에 전기적으로 접속되고,
상기 제 1 트랜지스터는 상기 제 1 인버터의 상기 입력 단자와 출력 단자 사이의 도통 상태와 비도통 상태를 전환하고,
상기 제 2 트랜지스터는 상기 제 1 인버터의 상기 출력 단자와 상기 제 2 배선 사이의 도통 상태와 비도통 상태를 전환하고,
상기 제 2 인버터의 입력 단자는 상기 제 2 배선에 전기적으로 접속되고,
상기 제 3 트랜지스터는 상기 제 2 인버터의 상기 입력 단자와 출력 단자 사이의 도통 상태와 비도통 상태를 전환하고,
상기 제 4 트랜지스터는 상기 제 2 인버터의 상기 출력 단자와 상기 제 1 배선 사이의 도통 상태와 비도통 상태를 전환하는, 감지 증폭기. - 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 감지 증폭기는 초기화 동작을 수행하고,
상기 초기화 동작은 상기 제 1 트랜지스터를 사용하여 상기 제 1 인버터의 상기 입력 단자와 상기 출력 단자 사이를 도통 상태로 하는 것, 및 상기 제 3 트랜지스터를 사용하여 상기 제 2 인버터의 상기 입력 단자와 상기 출력 단자 사이를 도통 상태로 하는 것을 포함하는, 감지 증폭기. - 제 7 항에 있어서,
상기 감지 증폭기는 제 1 동작 내지 제 4 동작을 포함하는 초기화 동작을 수행하고,
상기 제 1 동작은 상기 제 1 트랜지스터를 사용하여 상기 제 1 인버터의 상기 입력 단자와 상기 출력 단자 사이를 도통 상태로 하는 것이고,
상기 제 2 동작은 상기 제 3 트랜지스터를 사용하여 상기 제 2 인버터의 상기 입력 단자와 상기 출력 단자 사이를 도통 상태로 하는 것이고,
상기 제 3 동작은 상기 제 2 트랜지스터를 사용하여 상기 제 1 인버터의 상기 입력 단자와 상기 출력 단자 사이를 도통 상태로 하는 것이고,
상기 제 4 동작은 상기 제 4 트랜지스터를 사용하여 상기 제 2 인버터의 상기 입력 단자와 상기 출력 단자 사이를 도통 상태로 하는 것인, 감지 증폭기. - 감지 증폭기로서,
제 1 회로; 및
제 2 회로를 포함하고,
상기 감지 증폭기는 제 1 배선 및 제 2 배선에 전기적으로 접속되고,
상기 제 1 회로는 제 1 인버터, 제 1 트랜지스터, 제 2 인버터, 및 제 1 용량 소자를 포함하고,
상기 제 2 회로는 제 2 인버터, 제 3 트랜지스터, 제 4 트랜지스터, 및 제 2 용량 소자를 포함하고,
상기 제 1 용량 소자의 제 1 단자는 상기 제 1 배선에 전기적으로 접속되고,
상기 제 1 용량 소자의 제 2 단자는 상기 제 1 인버터의 입력 단자에 전기적으로 접속되고,
상기 제 1 트랜지스터는 상기 제 1 인버터의 상기 입력 단자와 출력 단자 사이의 도통 상태와 비도통 상태를 전환하고,
상기 제 2 트랜지스터는 상기 제 1 인버터의 상기 출력 단자와 상기 제 2 배선 사이의 도통 상태와 비도통 상태를 전환하고,
상기 제 2 용량 소자의 제 1 단자는 상기 제 2 배선에 전기적으로 접속되고,
상기 제 2 용량 소자의 제 2 단자는 상기 제 2 인버터의 입력 단자에 전기적으로 접속되고,
상기 제 3 트랜지스터는 상기 제 2 인버터의 상기 입력 단자와 출력 단자 사이의 도통 상태와 비도통 상태를 전환하고,
상기 제 4 트랜지스터는 상기 제 2 인버터의 상기 출력 단자와 상기 제 1 배선 사이의 도통 상태와 비도통 상태를 전환하고,
상기 감지 증폭기는 제 1 동작 내지 제 4 동작을 포함하는 초기화 동작을 수행하고,
상기 제 1 동작은 상기 제 1 트랜지스터를 사용하여 상기 제 1 인버터의 상기 입력 단자와 상기 출력 단자 사이를 도통 상태로 하는 것이고,
상기 제 2 동작은 상기 제 3 트랜지스터를 사용하여 상기 제 2 인버터의 상기 입력 단자와 상기 출력 단자 사이를 도통 상태로 하는 것이고,
상기 제 3 동작은 상기 제 2 트랜지스터를 사용하여 상기 제 1 인버터의 상기 출력 단자와 상기 제 2 배선 사이를 도통 상태로 하는 것이고,
상기 제 4 동작은 상기 제 4 트랜지스터를 사용하여 상기 제 2 인버터의 상기 출력 단자와 상기 제 1 배선 사이를 도통 상태로 하는 것인, 감지 증폭기. - 제 5 항 내지 제 7 항 및 제 10 항 중 어느 한 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 3 트랜지스터는 각각 채널 형성 영역에 금속 산화물을 포함하는, 감지 증폭기. - 제 6 항에 있어서,
상기 제 1 트랜지스터와, 상기 제 3 트랜지스터와, 상기 제 5 트랜지스터 및 상기 제 6 트랜지스터 중 하나와, 상기 제 7 트랜지스터 및 상기 제 8 트랜지스터 중 하나는 각각 채널 형성 영역에 금속 산화물을 포함하는, 감지 증폭기.
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