KR20190115041A

KR20190115041A - 시프트 레지스터 유닛 및 그 구동 방법, 게이트 구동 회로 및 디스플레이 디바이스

Info

Publication number: KR20190115041A
Application number: KR1020197025793A
Authority: KR
Inventors: 즈충 왕; 하오량 정; 광량 상; 승 우 한; 잉룽 황
Original assignee: 보에 테크놀로지 그룹 컴퍼니 리미티드; 오르도스 위엔셩 옵토일렉트로닉스 컴퍼니 리미티드
Priority date: 2018-03-30
Filing date: 2018-11-05
Publication date: 2019-10-10
Also published as: EP3779956A4; US11100878B2; EP3779956A1; US20200273419A1; WO2019184354A1; CN108648705B; CN108648705A; KR102315250B1; JP2021516839A; JP7264820B2

Abstract

시프트 레지스터 유닛 및 구동 방법, 그리드 구동 회로 및 디스플레이 디바이스가 개시된다. 시프트 레지스터 유닛은 입력 회로(110), 제1 리셋 회로(120) 및 출력 회로(130)를 포함한다. 입력 회로(110)는 입력 단자(INT)의 입력 신호에 응답하여 제1 제어 노드(PU) 및 제1 노드(N1)에 대해 제1 제어를 수행한 후, 제1 노드(N1)의 레벨의 제어 하에 제1 노드(N1)에 대해 제1 제어와 상이한 제2 제어를 수행하도록 구성되는 입력 단자(INT)를 포함하고, 제1 노드(N1)는 입력 신호가 제1 제어 노드(PU)에 대해 제1 제어를 발생시키는 경로에 위치되고, 제1 리셋 회로(120)는 제1 리셋 신호에 응답하여 제1 제어 노드(PU)를 리셋하도록 구성되고, 출력 회로(130)는 제1 제어 노드(PU)의 레벨의 제어 하에 출력 신호를 출력 단자(OUT)에 출력하도록 구성된다. 시프트 레지스터 유닛은 시프트 레지스터 유닛의 입력 엔드에서 트랜지스터의 임계 전압의 음의 바이어스로 인해 스캐닝 방향을 스위칭한 후에 출력이 없는 현상을 회피할 수 있어, 회로의 안정성을 강화시킬 수 있고, 더 큰 임계 전압 바이어스 마진을 가질 수 있다.

Description

시프트 레지스터 유닛 및 그 구동 방법, 게이트 구동 회로 및 디스플레이 디바이스

본 출원은 2018년 3월 30일자로 출원된 중국 특허 출원 제201810290682.2호의 우선권을 주장하며, 그 전체 내용은 본 출원의 일부로서 본 명세서에 참조로 포함된다.

<기술 분야>

본 개시내용의 실시예들은 시프트 레지스터 유닛 및 그 구동 방법, 게이트 구동 회로 및 디스플레이 디바이스에 관한 것이다.

디스플레이 기술 분야에서, 액정 디스플레이 패널과 같은 픽셀 어레이는 대개 복수의 행들의 게이트 라인들, 및 게이트 라인들과 교차하는 복수의 열들의 데이터 라인들을 포함한다. 게이트 라인들은 본딩된 집적 구동 회로들에 의해 구동될 수 있다. 최근에는, 비정질 실리콘 박막 트랜지스터 또는 산화물 박막 트랜지스터의 제조 기술의 지속적인 향상에 따라, 박막 트랜지스터 어레이 기판 상에 게이트 드라이버 회로를 직접 집적하여 GOA(Gate driver On Array)를 형성하여 게이트 라인들을 구동하는 것도 가능하다. 예를 들어, 복수의 캐스케이드식 시프트 레지스터 유닛들을 포함하는 GOA는, 예를 들어, 픽셀 어레이의 게이트 라인들의 행들에 스위칭 상태 전압 신호들을 제공하여 게이트 라인들의 행들이 순차적으로 턴온되도록 제어하는 데 사용될 수 있고, 이와 동시에, 데이터 신호들이 데이터 라인들에 의해 픽셀 어레이의 대응하는 행들의 픽셀 유닛들에 제공되어, 디스플레이된 이미지의 다양한 그레이 스케일들에 필요한 각각의 픽셀 유닛의 그레이 스케일 전압들을 형성함으로써, 이미지의 하나의 프레임을 디스플레이할 수 있게 된다. 오늘날, 점점 더 많은 디스플레이 패널들이 GOA 기술을 사용하여 게이트 라인들을 구동한다. GOA 기술은 좁은 베젤 디자인을 실현하고, 생산 비용을 감소시킬 수 있다.

적어도 본 개시내용의 실시예는 입력 회로, 제1 리셋 회로 및 출력 회로를 포함하는 시프트 레지스터 유닛을 제공한다. 입력 회로는 입력 단자의 입력 신호에 응답하여 제1 제어 노드 및 제1 노드에 대해 제1 제어를 수행한 후, 제1 노드의 레벨의 제어 하에 제1 노드에 대해 제1 제어와 상이한 제2 제어를 수행하도록 구성되는 입력 단자를 포함하고, 제1 노드는 입력 신호가 제1 제어 노드에 대해 제1 제어를 발생시키는 경로에 위치되고; 제1 리셋 회로는 제1 리셋 신호에 응답하여 제1 제어 노드를 리셋하도록 구성되고; 출력 회로는 제1 제어 노드의 레벨의 제어 하에 출력 신호를 출력 단자에 출력하도록 구성된다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 입력 회로는 제1 입력 서브-회로, 제2 입력 서브-회로 및 제1 노드 방전 서브-회로를 포함한다. 제1 입력 서브-회로는 입력 신호에 응답하여 제1 노드에 대해 제1 제어를 수행하도록 구성되고; 제2 입력 서브-회로는 입력 신호에 응답하여 제1 제어 노드에 대해 제1 제어를 수행하도록 구성되고; 제1 노드 방전 서브-회로는 제1 노드의 레벨의 제어 하에 제1 노드에 대해 제2 제어를 수행하도록 구성된다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 제1 입력 서브-회로는 제1 트랜지스터 - 제1 트랜지스터의 게이트 전극과 입력 단자는 입력 신호를 수신하기 위해 연결되고, 제1 트랜지스터의 제1 전극과 제1 전압 단자는 제1 전압을 수신하기 위해 연결되고, 제1 트랜지스터의 제2 전극은 제1 노드에 연결됨 - 를 포함하고; 제2 입력 서브-회로는 제2 트랜지스터 - 제2 트랜지스터의 게이트 전극은 입력 신호를 수신하기 위해 입력 단자에 연결되고, 제2 트랜지스터의 제1 전극은 제1 노드에 연결되고, 제2 트랜지스터의 제2 전극은 제1 제어 노드에 연결됨 - 를 포함하고; 제1 노드 방전 서브-회로는 제3 트랜지스터 - 제3 트랜지스터의 게이트 전극과 제1 전극은 서로 전기적으로 연결되고 모두 제1 노드에 연결되도록 구성되고, 제3 트랜지스터의 제2 전극은 제2 제어 경로에 연결됨 - 를 포함한다.

예를 들어, 본 개시내용의 실시예에서 제공되는 시프트 레지스터 유닛에서, 제2 제어 경로는 입력 단자이다.

예를 들어, 본 개시내용의 실시예에서 제공되는 시프트 레지스터 유닛에서, 제1 리셋 회로는 입력 회로와 대칭적으로 배치되고, 제1 리셋 회로는 제1 리셋 단자를 포함하고 제1 리셋 단자의 제1 리셋 신호의 레벨 및 제2 노드의 레벨 모두의 제어 하에 제2 노드에 대해 제2 제어를 수행하도록 구성되고, 제2 노드는 제1 리셋 신호가 제1 제어 노드에 대해 제2 제어를 발생시키는 경로에 위치된다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 제1 리셋 회로는 제1 리셋 서브-회로, 제2 리셋 서브-회로 및 제2 노드 방전 서브-회로를 포함한다. 제1 리셋 서브-회로는 제1 리셋 신호에 응답하여 제2 노드를 리셋하도록 구성되고, 제2 리셋 서브-회로는 제1 리셋 신호에 응답하여 제1 제어 노드를 리셋하도록 구성되고, 제2 노드 방전 서브-회로는 제2 노드의 레벨의 제어 하에 제2 노드에 대해 제2 제어를 수행하도록 구성된다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 제1 리셋 서브-회로는 제4 트랜지스터 - 제4 트랜지스터의 게이트 전극은 제1 리셋 신호를 수신하기 위해 제1 리셋 단자에 연결되고, 제4 트랜지스터의 제1 전극은 제2 전압을 수신하기 위해 제2 전압 단자에 연결되고, 제4 트랜지스터의 제2 전극은 제2 노드에 연결됨 - 를 포함하고; 제2 리셋 서브-회로는 제5 트랜지스터 - 제5 트랜지스터의 게이트 전극은 제1 리셋 신호를 수신하기 위해 제1 리셋 단자에 연결되고, 제5 트랜지스터의 제1 전극은 제2 노드에 연결되고, 제5 트랜지스터의 제2 전극은 제1 제어 노드에 연결됨 - 를 포함하고; 제2 노드 방전 서브-회로는 제6 트랜지스터 - 제6 트랜지스터의 게이트 전극과 제1 전극은 서로 전기적으로 연결되고 모두 제2 노드에 연결되도록 구성되고, 제6 트랜지스터의 제2 전극은 제1 리셋 단자에 연결됨 - 를 포함한다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 출력 회로는 제7 트랜지스터 및 제1 스토리지 커패시터를 포함한다. 제7 트랜지스터의 게이트 전극은 제1 제어 노드에 연결되고, 제7 트랜지스터의 제1 전극은 출력 신호로서 클록 신호를 수신하기 위해 클록 신호 단자에 연결되고, 제7 트랜지스터의 제2 전극은 출력 단자에 연결되고, 제1 스토리지 커패시터의 제1 전극은 제1 제어 노드에 연결되고, 제1 스토리지 커패시터의 제2 전극은 출력 단자에 연결된다.

예를 들어, 본 개시내용의 실시예에서 제공되는 시프트 레지스터 유닛은 제1 제어 회로, 제1 제어 노드 노이즈 감소 회로 및 출력 노이즈 감소 회로를 추가로 포함한다. 제1 제어 회로는 제2 제어 노드의 레벨을 제어하도록 구성되고, 제1 제어 노드 노이즈 감소 회로는 제2 제어 노드의 레벨의 제어 하에 제1 제어 노드에서의 노이즈를 감소시키도록 구성되고, 출력 노이즈 감소 회로는 제2 제어 노드의 레벨의 제어 하에 출력 단자에서의 노이즈를 감소시키도록 구성된다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 제1 제어 회로는 제8 트랜지스터 및 제9 트랜지스터를 포함하며, 제8 트랜지스터의 게이트 전극과 제1 전극은 서로 전기적으로 연결되고 제3 전압을 수신하기 위해 모두 제3 전압 단자에 연결되도록 구성되고, 제8 트랜지스터의 제2 전극은 제2 제어 노드에 연결되고, 제9 트랜지스터의 게이트 전극은 제1 제어 노드에 연결되고, 제9 트랜지스터의 제1 전극은 제2 제어 노드에 연결되고, 제9 트랜지스터의 제2 전극은 제4 전압을 수신하기 위해 제4 전압 단자에 연결된다. 제1 제어 노드 노이즈 감소 회로는 제10 트랜지스터 - 제10 트랜지스터의 게이트 전극은 제2 제어 노드에 연결되고, 제10 트랜지스터의 제1 전극은 제1 제어 노드에 연결되고, 제10 트랜지스터의 제2 전극은 제4 전압을 수신하기 위해 제4 전압 단자에 연결됨 - 를 포함하고; 출력 노이즈 감소 회로는 제11 트랜지스터 - 제11 트랜지스터의 게이트 전극은 제2 제어 노드에 연결되고, 제11 트랜지스터의 제1 전극은 출력 단자에 연결되고, 제11 트랜지스터의 제2 전극은 제4 전압을 수신하기 위해 제4 전압 단자에 연결됨 - 를 포함한다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛은 제2 리셋 회로를 추가로 포함하고, 제2 리셋 회로는 제2 리셋 신호에 응답하여 제1 제어 노드를 리셋하도록 구성된다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 제2 리셋 회로는 제12 트랜지스터를 포함하고, 제12 트랜지스터의 게이트 전극과 제2 리셋 단자는 제2 리셋 신호를 수신하기 위해 연결되고, 제12 트랜지스터의 제1 전극은 제1 제어 노드에 연결되고, 제12 트랜지스터의 제2 전극과 제4 전압 단자는 제4 전압을 수신하기 위해 연결된다.

예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛은 입력 신호에 응답하여 제2 제어 노드에 대해 제2 제어를 수행하도록 구성되는 제2 제어 회로를 추가로 포함한다.

예를 들어, 본 개시내용의 실시예에서 제공되는 시프트 레지스터 유닛에서, 제2 제어 회로는 제13 트랜지스터 및 제14 트랜지스터를 포함한다. 제13 트랜지스터의 게이트 전극은 입력 신호를 수신하기 위해 입력 단자에 연결되고, 제13 트랜지스터의 제1 전극은 제2 제어 노드에 연결되고, 제13 트랜지스터의 제2 전극은 제4 전압을 수신하기 위해 제4 전압 단자에 연결되고, 제14 트랜지스터의 게이트 전극은 제1 리셋 신호를 수신하기 위해 제1 리셋 단자에 연결되고, 제14 트랜지스터의 제1 전극은 제2 제어 노드에 연결되고, 제14 트랜지스터의 제2 전극은 제4 전압을 수신하기 위해 제4 전압 단자에 연결된다.

적어도 본 개시내용의 실시예는 또한 본 개시내용의 임의의 실시예에 따른 시프트 레지스터 유닛을 포함하는 게이트 구동 회로를 제공한다.

적어도 본 개시내용의 실시예는 또한 본 개시내용의 실시예에서 설명된 게이트 구동 회로를 포함하는 디스플레이 디바이스를 제공한다.

적어도 본 개시내용의 실시예는 또한 시프트 레지스터 유닛의 구동 방법을 제공하며, 본 구동 방법은, 제1 스테이지에서, 입력 회로가 입력 신호에 응답하여 제1 제어 노드 및 제1 노드에 대해 제1 제어를 수행하고, 출력 회로가 로우 레벨의 출력 신호를 출력 단자에 출력하는 단계; 제2 스테이지에서, 입력 회로가 제1 노드의 레벨에 응답하여 제1 노드에 대해 제2 제어를 수행하고, 출력 회로가 하이 레벨의 출력 신호를 출력 단자에 출력하는 단계; 및 제3 스테이지에서, 제1 리셋 회로가 제1 리셋 신호의 제어 하에 제1 제어 노드를 리셋하는 단계를 포함한다.

적어도 본 개시내용의 실시예는 또한 시프트 레지스터 유닛의 구동 방법을 제공하며, 본 구동 방법은 입력 신호와 제1 리셋 신호를 서로 교환한다. 본 구동 방법은, 제1 스테이지에서, 제1 리셋 회로가 입력 신호에 응답하여 제1 제어 노드 및 제2 노드에 대해 제1 제어를 수행하고, 출력 회로가 로우 레벨의 출력 신호를 출력 단자에 출력하는 단계; 제2 스테이지에서, 제1 리셋 회로가 제2 노드의 레벨에 응답하여 제2 노드에 대해 제2 제어를 수행하고, 출력 회로가 하이 레벨의 출력 신호를 출력 단자에 출력하는 단계; 및 제3 스테이지에서, 입력 회로가 제1 리셋 신호의 제어 하에 제1 제어 노드를 리셋하는 단계를 포함한다.

적어도 본 개시내용의 실시예는 또한 시프트 레지스터 유닛의 구동 방법을 제공하며, 본 구동 방법은, 제1 스테이지에서, 입력 회로가 입력 신호에 응답하여 제1 제어 노드 및 제1 노드에 대해 제1 제어를 수행하고, 제2 제어 회로가 입력 신호에 응답하여 제2 제어 노드의 레벨에 대해 제2 제어를 수행하고, 출력 회로가 로우 레벨의 출력 신호를 출력 단자에 출력하는 단계; 제2 스테이지에서, 입력 회로가 제1 노드의 제1 레벨에 응답하여 제1 노드에 대해 제2 제어를 수행하고, 출력 회로가 하이 레벨의 출력 신호를 출력 단자에 출력하는 단계; 및 제3 스테이지에서, 제1 리셋 회로가 제1 리셋 신호의 제어 하에 제1 제어 노드를 리셋하고, 제2 제어 회로가 제1 리셋 신호에 응답하여 제2 제어 노드의 제2 제어를 수행하는 단계를 포함한다.

본 개시내용의 실시예들의 기술적 솔루션을 명확하게 예시하기 위해, 실시예들의 도면들이 다음에 간략하게 설명될 것이며, 설명된 도면들은 본 개시내용의 일부 실시예들에만 관련되고, 따라서 본 개시내용을 제한하지 않는 것이 명백하다.
도 1은 본 개시내용의 실시예에 따른 시프트 레지스터 유닛의 개략도이다.
도 2는 도 1에 예시된 입력 회로의 예의 개략도이다.
도 3은 도 1에 예시된 제1 풀-업 노드 리셋 회로의 예의 개략도이다.
도 4a는 본 개시내용의 실시예에 따른 다른 시프트 레지스터 유닛의 개략도이다.
도 4b는 도 4a에 예시된 시프트 레지스터 유닛의 예의 회로 개략도이다.
도 5a는 본 개시내용의 실시예에 따른 다른 시프트 레지스터 유닛의 개략도이다.
도 5b는 도 5a에 예시된 시프트 레지스터 유닛의 예의 회로 개략도이다.
도 6a는 본 개시내용의 실시예에 따른 다른 시프트 레지스터 유닛의 개략도이다.
도 6b는 도 6a에 예시된 시프트 레지스터 유닛의 예의 회로 개략도이다.
도 7은 본 개시내용의 실시예에 따라 시프트 레지스터 유닛이 동작할 때의 신호 타이밍도이다.
도 8은 본 개시내용의 실시예에 따른 게이트 구동 회로의 개략도이다.
도 9는 본 개시내용의 실시예에 따른 디스플레이 디바이스의 개략도이다.

본 개시내용의 실시예들의 목적들, 기술적 솔루션들 및 이점들을 명백하게 하기 위해, 실시예들의 기술적 솔루션들이 본 개시내용의 실시예들과 관련된 도면들과 관련하여 명확하고 완전히 이해 가능하도록 설명될 것이다. 명백하게, 설명된 실시예들은 본 개시내용의 실시예들의 일부에 불과할 뿐, 전부가 아니다. 본 명세서에 설명된 실시예들에 기초하여, 본 기술분야의 통상의 기술자는 임의의 창의적인 작업 없이 다른 실시예(들)를 획득할 수 있으며, 이는 본 개시내용의 범위 내에 있어야 한다.

달리 정의되지 않는 한, 본 명세서에서 사용된 모든 기술 및 과학 용어들은 본 개시내용이 속하는 기술분야의 통상의 기술자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 개시를 위해 본 출원의 설명 및 청구범위에서 사용되는 용어들 "제1", "제2" 등은 임의의 시퀀스, 양 또는 중요도를 지시하는 것으로 의도되는 것이 아니라, 다양한 컴포넌트들을 구별하기 위한 것이다. 또한, "a", "an" 등과 같은 용어들은 양을 제한하는 것으로 의도되는 것이 아니라, 적어도 하나의 존재를 지시한다. 용어들 "포함하다(comprise)", "포함하는(comprising)", "포함하다(include)", "포함하는(including)" 등은 이들 용어들 앞에 언급된 엘리먼트들 또는 객체들이 이들 용어들 이후에 열거된 엘리먼트들 또는 객체들 및 그 등가물들을 포함하지만, 다른 엘리먼트들 또는 객체들을 배제하지 않는다는 것을 특정하도록 의도된다. 문구들 "연결", "연결된" 등은 물리적 연결 또는 기계적 연결을 정의하는 것으로 의도되는 것이 아니며, 전기 연결을 직접적으로 또는 간접적으로 포함할 수 있다. "위에", "아래에", "오른쪽", "왼쪽" 등은 상대적인 포지션 관계를 지시하는 데에만 사용되며, 설명되는 객체의 포지션이 변경될 때, 상대적인 포지션 관계도 그에 따라 변경될 수 있다.

관련된 디스플레이 패널 제품들의 고객들이 점점 더 많아짐에 따라, 디스플레이 패널에 대한 수요 또한 점점 더 많아지고 있다. 상이한 고객들은 디스플레이 패널의 스캐닝 모드에 대해 상이한 요구 사항들을 갖는다. 예를 들어, 일부 고객들은 패널을 위로 향하게 놓고 제1 라인부터 스캐닝을 시작할 필요가 있는 반면, 다른 그룹의 고객들은 패널을 거꾸로 놓고 마지막 라인부터 스캐닝을 시작하기를 원한다. 고객들의 요구들을 충족시키기 위해, GOA 회로들은 양방향 스캐닝의 개념을 점차 도입했다. 소위 말하는 양방향 스캐닝은 디스플레이 패널이 제1 행부터(순방향 스캐닝) 또는 끝에서 두 번째 행부터(역방향 스캐닝) 스캐닝을 시작할 수 있다는 것을 의미한다. 이러한 방식으로, 디스플레이 패널이 전체 머신과 매칭되도록 위로 향하게 배치되든지 또는 거꾸로 배치되든지 관계없이, 디스플레이 패널은 최종적으로 수직 이미지를 디스플레이할 수 있다.

그러나, 양방향 스캐닝 기능을 갖는 GOA 회로에서, 순방향 스캐닝 동안의 입력 트랜지스터들과 역방향 스캐닝 동안의 입력 트랜지스터는 상이한 응력들을 받는다. 고전압 단자에 연결된 입력 트랜지스터는 장시간의 음의 바이어스 열 응력(negative bias thermal stress)(NBTS)으로 인해 임계 전압의 음의 시프트가 발생하기 쉽다. 임계 전압이 음의 방향으로 시프트되는 경우에, 스캐닝 방향이 스위칭될 때, 풀-업 노드의 충전 레벨이 누설로 인해 유지하기 어렵게 되서, GOA 회로로 하여금 출력이 없게 한다. GOA 회로가 산화물 트랜지스터(예를 들어, 활성층으로서 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide)(IGZO))를 사용하는 경우, GOA 회로는 산화물 트랜지스터 자체의 불안정성으로 인해 출력이 없을 가능성이 높다.

본 개시내용의 실시예는 입력 회로, 제1 리셋 회로 및 출력 회로를 포함하는 시프트 레지스터 유닛을 제공한다. 입력 회로는 입력 단자는 입력 단자의 입력 신호에 응답하여 제1 제어 노드 및 제1 노드에 대해 제1 제어를 수행한 후, 제1 노드의 레벨의 제어 하에 제1 노드에 대해 제1 제어와 상이한 제2 제어를 수행하도록 구성되는 입력 단자를 포함하고, 제1 노드는 입력 신호가 제1 제어 노드에 대해 제1 제어를 발생시키는 경로에 위치되고; 제1 리셋 회로는 제1 리셋 신호에 응답하여 제1 제어 노드를 리셋하도록 구성되고; 출력 회로는 제1 제어 노드의 레벨의 제어 하에 출력 신호를 출력 단자에 출력하도록 구성된다. 본 개시내용의 실시예들은 또한 시프트 레지스터 유닛에 대응하는 게이트 구동 회로, 디스플레이 디바이스 및 구동 방법을 제공한다.

본 개시내용의 실시예들에 의해 제공되는 시프트 레지스터 유닛, 게이트 구동 회로, 디스플레이 디바이스 및 구동 방법에 따르면, 입력 엔드에서의 트랜지스터의 임계 전압의 음의 바이어스로 인해, GOA 회로가 스캐닝 방향을 스위칭한 후에 출력이 없는 현상이 회피될 수 있고, 회로의 안정성이 강화되고, 트랜지스터의 임계 전압 바이어스 마진이 증가된다.

이하, 첨부된 도면들을 참조하여 본 개시내용의 실시예들 및 그 예들이 상세히 설명될 것이다.

본 개시내용의 실시예는 시프트 레지스터 유닛을 제공하는데, 예를 들어, 시프트 레지스터 유닛은 입력 회로, 제1 리셋 회로 및 출력 회로를 포함한다. 도 1은 본 개시내용의 실시예에 따른 시프트 레지스터 유닛의 개략도이다. 도 1에 예시된 바와 같이, 시프트 레지스터 유닛(100)은 입력 회로(110), 제1 풀-업 노드 리셋 회로(120) 및 출력 회로(130)를 포함한다. 제1 풀-업 노드 리셋 회로(120)는 본 개시내용의 실시예의 제1 리셋 회로의 예이고, 이하의 설명은 제1 리셋 회로의 예로서 제1 풀-업 노드 리셋 회로(120)를 취하지만, 본 개시내용의 실시예가 이에 제한되는 것은 아니며, 이하의 실시예들은 이 구조와 동일하므로, 다시 설명되지 않을 것이라는 점에 유의하도록 한다.

입력 회로(110)는 입력 단자(INT)를 포함하고, 입력 단자(INT)의 입력 신호에 응답하여 제1 제어 노드(PU)(예를 들어, 풀-업 노드) 및 제1 노드(N1)(도 2에 예시된 바와 같이)에 대해 제1 제어(예를 들어, 충전)를 수행한 후, 예를 들어, 이들을 제1 레벨(예를 들어, 하이 레벨)로 충전시킨 후, 제1 노드(N1)의 레벨의 제어 하에 제1 노드(N1)에 대해 제1 제어와 상이한 제2 제어(예를 들어, 방전)를 수행하도록, 예를 들어, 이를 제2 레벨(예를 들어, 로우 레벨)로 방전시키도록 구성된다. 예를 들어, 도 2에 예시된 바와 같이, 제1 노드(N1)는 입력 신호가 제1 제어 노드(PU)에 대해 제1 제어를 수행하는 경로(예를 들어, 충전을 위한 충전 경로)에 위치된다. 예를 들어, 입력 회로(110)는 입력 단자(INT), 제1 제어 노드(PU) 및 제1 전압 단자(VFD)에 연결되고, 입력 단자(INT)에 의해 제공되는 입력 신호의 제어 하에 제1 전압을 수신하도록 제1 제어 노드(PU)와 제1 전압 단자(VFD)를 전기적으로 연결하도록 구성되어, 제1 전압 단자에 의해 수신되는 제1 전압이 제1 제어 노드(PU)의 전압을 제1 레벨로 증가시키기 위해 제1 제어 노드(PU)를 충전(예를 들어, 풀업)함으로써, 출력 회로(230)를 온-상태에 있도록 제어한다. 제1 전압 단자(VFD)는 DC 하이 레벨 신호의 입력을 유지하도록 구성될 수 있으며, 예를 들어, DC 하이 레벨 신호는 제1 전압으로서 참조될 수 있으므로, 제1 제어 노드(PU)가 충전될 수 있다는 것에 유의하도록 한다. 이하의 실시예들은 상기와 동일하므로, 다시 설명되지 않을 것이다.

본 개시내용의 실시예들에서, 제1 제어는 충전(예를 들어, 풀-업)이고 제2 제어는 방전(예를 들어, 풀-다운)이지만, 본 개시내용의 실시예들이 이에 제한되는 것은 아니며, 이하의 실시예들은 이와 동일하므로, 다시 설명되지 않을 것이라는 점에 유의하도록 한다.

본 개시내용의 실시예들의 제1 제어 노드는 풀-업 노드를 포함하고, 이하의 설명은 제1 제어 노드의 예로서 풀-업 노드를 취함으로써 수행된다는 것에 유의하도록 한다. 그러나, 본 개시내용의 실시예들이 이에 제한되는 것은 아니며, 이하의 실시예들은 이와 동일하므로, 다시 설명되지 않을 것이다.

제1 풀-업 노드 리셋 회로(120)는 제1 리셋 신호에 응답하여 풀-업 노드(PU)를 리셋하도록 구성된다. 예를 들어, 제1 풀-업 노드 리셋 회로(120)는 제1 리셋 단자(RST1)에 연결되도록 구성되어, 풀-업 노드(PU)가 제1 리셋 단자(RST1)에 입력되는 제1 리셋 신호의 제어 하에 로우-레벨 신호 또는 저전압 단자에 전기적으로 연결될 수 있고, 따라서 풀-업 노드(PU)에서 풀-다운 리셋이 수행될 수 있다.

출력 회로(130)는 시프트 레지스터 유닛(100)의 출력 신호로서 클록 신호를 출력 단자(OUT)에 출력하여, 예를 들어, 풀-업 노드(PU)의 레벨의 제어 하에 출력 단자(OUT)에 연결된 게이트 라인을 구동하도록 구성된다. 예를 들어, 출력 회로(130)는 클록 신호 단자(CLK) 및 출력 단자(OUT)에 연결되고, 풀-업 노드(PU)의 레벨의 제어 하에 턴온되어, 클록 신호 단자(CLK)와 출력 단자(OUT)를 전기적으로 연결하도록 구성되어, 클록 신호 단자(CLK)에 의해 입력되는 클록 신호가 출력 단자(OUT)에 출력되게 할 수 있다.

도 2는 도 1에 예시된 시프트 레지스터 유닛의 입력 회로의 예의 개략도이다. 도 2에 예시된 바와 같이, 입력 회로(110)는 제1 입력 서브-회로(111), 제2 입력 서브-회로(112) 및 제1 노드 방전 서브-회로(113)를 포함한다.

제1 입력 서브-회로(111)는 입력 신호에 응답하여 제1 노드(N1)에 대해 제1 제어를 수행하도록 구성된다. 예를 들어, 제1 입력 서브-회로(111)는 입력 단자(INT), 제1 노드(N1) 및 제1 전압 단자(VFD)에 연결되고, 입력 단자(INT)에 의해 제공되는 입력 신호의 제어 하에 제1 노드(N1)와 제1 전압 단자(VFD)를 연결하도록 구성되어, 제1 전압 단자(VFD)에 의해 수신되는 하이 레벨 신호(즉, 제1 전압)가 제1 노드(N1)를 제1 레벨로 충전할 수 있게 한다.

제2 입력 서브-회로(112)는 입력 신호에 응답하여 풀-업 노드(PU)의 제1 제어를 수행하도록 구성된다. 예를 들어, 제2 입력 서브-회로(112)는 입력 단자(INT), 풀-업 노드(PU) 및 제1 노드(N1)에 연결되고, 입력 단자(INT)에 의해 제공되는 입력 신호의 제어 하에 제1 노드(N1)와 풀-업 노드(PU)를 전기적으로 연결하도록 구성되어, 제1 노드(N1)의 하이 레벨 신호가 풀-업 노드(PU)를 제1 레벨로 충전할 수 있게 한다.

제1 노드 방전 서브-회로(113)는 제1 노드(N1)의 제1 레벨의 제어 하에 제1 노드(N1)에 대해 제2 제어를 수행하도록 구성된다. 예를 들어, 제1 노드 방전 서브-회로(113)는 입력 단자(INT) 및 제1 노드(N1)에 연결될 수 있고, 제1 노드(N1)의 제1 레벨의 제어 하에 제1 노드(N1)와 입력 단자(INT)를 전기적으로 연결하도록 구성되어(이 때, 입력 단자(INT)는 저전압 상태에 있음), 제1 노드(N1)가 제2 레벨로 방전될 수 있게 한다. 예를 들어, 입력 단자(INT)에 의해 제공되는 입력 신호가 하이 레벨로부터 로우 레벨로 변경되는 경우, 제1 노드(N1)는 커플링 효과를 통해 방전된다. 예를 들어, 입력 단자(INT)에 의해 제공되는 입력 신호가 후속 스테이지에서 로우 레벨로 유지될 때, 제1 전압 단자(VFD)는 하이 레벨을 입력하도록 유지되기 때문에, 제1 입력 서브-회로(111)의 트랜지스터는 음의 바이어스의 위험이 있고, 제1 노드(N1)의 전위가 하이 레벨로 충전될 수 있다. 이 경우, 제1 노드(N1)는 제1 노드 방전 서브-회로(113) 및 입력 단자(INT)를 통해 로우 레벨로 방전될 수 있다. 이러한 방식으로, 제2 입력 서브-회로(120)의 트랜지스터는 제로 바이어스 상태를 유지함으로써, 임계 전압 편차의 위험을 제거하고 풀-업 노드(PU)가 누설 경로를 형성하는 것을 방지하여, GOA 회로가 스캐닝 방향을 스위칭한 후에 출력이 없는 현상을 회피할 수 있다.

도 3은 도 1에 예시된 시프트 레지스터 유닛의 제1 풀-업 노드 리셋 회로의 예의 개략도이다. 예를 들어, 제1 풀-업 노드 리셋 회로(120)는 제1 리셋 단자(RST1)를 포함하고, 제1 풀-업 노드 리셋 회로(120)는 제2 노드(N2)의 레벨의 제어 하에 제2 노드(N2)에 대해 제2 제어를 수행하도록 추가로 구성되며, 예를 들어, 제2 노드(N2)는 제1 리셋 신호가 제1 제어 노드(PU)에 대해 제2 제어를 수행하는 경로(예를 들어, 방전 경로)에 위치된다. 보다 구체적으로, 도 3에 예시된 바와 같이, 제1 풀-업 노드 리셋 회로(120)는 제1 리셋 서브-회로(121), 제2 리셋 서브-회로(122) 및 제2 노드 방전 서브-회로(123)를 포함한다.

제1 리셋 서브-회로(121)는 제1 리셋 신호에 응답하여 제2 노드(N2)를 리셋하도록 구성된다. 예를 들어, 제1 리셋 서브-회로(121)는 제1 리셋 단자(RST1) 및 제2 전압 단자(VBD)에 연결되고, 제1 리셋 단자(RST1)에 의해 제공되는 제1 리셋 신호의 제어 하에 제2 노드(N2)와 제2 전압 단자(VBD)를 전기적으로 연결하도록 구성되어, 제2 노드(N2)가 리셋될 수 있게 한다. 예를 들어, 제2 전압 단자(VBD)는 DC 로우 레벨 신호의 입력을 유지하도록 구성될 수 있고, DC 로우 레벨은 제2 전압으로서 참조된다. 예를 들어, 제2 전압은 제1 전압보다 작으므로, 제2 노드(N2)가 리셋될 수 있다. 이하의 실시예들은 상기와 동일하므로, 다시 설명되지 않을 것이다.

제2 리셋 서브-회로(122)는 제1 리셋 신호에 응답하여 풀-업 노드(PU)를 리셋하도록 구성된다. 예를 들어, 제2 리셋 서브-회로(122)는 제1 리셋 단자(RST1), 풀-업 노드(PU) 및 제2 노드(N2)에 연결되고, 제1 리셋 단자(RST1)에 의해 제공되는 제1 리셋 신호의 제어 하에 제2 노드(N2)와 풀-업 노드(PU)를 전기적으로 연결하도록 구성되어, 제2 노드(N2)의 로우 레벨 신호가 풀-업 노드(PU)를 리셋할 수 있게 한다.

제2 노드 방전 서브-회로(123)는 제2 노드(N2)의 레벨의 제어 하에 제2 노드(N2)에 대해 제2 제어를 수행하도록 구성된다. 예를 들어, 제2 노드 방전 서브-회로(123)는 제1 리셋 단자(RST1) 및 제2 노드(N2)에 연결되고, 제2 노드(N2)의 레벨의 제어 하에 제2 노드(N2)와 제1 리셋 단자(RST1)를 전기적으로 연결하도록 구성되어, 제2 노드(N2)가 방전될 수 있게 한다.

이 실시예에서, 제1 풀-업 노드 리셋 회로(120)는 입력 회로(110)와 대칭적으로 배열되므로, 시프트 레지스터 유닛이 양방향 스캐닝을 위해 사용될 수 있다. 시프트 레지스터 유닛(100)을 갖는 디스플레이 패널이 순방향 스캐닝을 수행할 때(즉, 입력 신호가 입력 단자(INT)에 제공되고, 제1 리셋 단자(RST1)가 제1 리셋 신호를 제공할 때), 그 동작은 위에서 설명된 바와 같고, 시프트 레지스터 유닛(100)을 갖는 디스플레이 패널이 역방향 스캐닝을 수행할 때(즉, 입력 신호가 제1 리셋 단자(RST1)에 제공되고, 제1 리셋 신호가 입력 단자(INT)에 제공될 때), 제1 리셋 서브-회로(121)는 제1 리셋 단자(RST1)에 의해 제공되는 입력 신호에 응답하여 제2 노드(N2)를 충전할 수 있고, 제2 리셋 서브-회로(122)는 제1 리셋 단자(RST1)에 의해 제공되는 입력 신호에 응답하여 풀-업 노드(PU)를 충전시킬 수 있고, 제2 노드 방전 서브-회로(123)는 제2 노드(N2)의 레벨의 제어 하에 제2 노드(N2)를 방전시킬 수 있으며, 예를 들어, 제1 리셋 단자(RST1)에 의해 제공되는 입력 신호가 하이 레벨로부터 로우 레벨로 변경될 때, 제2 노드(N2)는 커플링 효과를 통해 방전된다. 예를 들어, 후속 스테이지에서, 제1 리셋 단자(RST1)에 의해 제공되는 입력 신호가 로우 레벨로 유지될 때, 제2 전압 단자(VBD)가 하이 레벨의 입력으로 유지되기 때문에, 제1 리셋 서브-회로(121)의 트랜지스터는 음의 바이어스의 위험이 있고, 제2 노드(N2)의 전위는 하이 레벨로 충전될 수 있다. 이 경우, 제2 노드(N2)는 제2 노드 방전 서브-회로(123) 및 제1 리셋 단자(RST1)를 통해 로우 레벨로 방전될 수 있으므로, 제2 리셋 서브-회로(122)의 트랜지스터가 제로 바이어스 상태를 유지함으로써, 임계 전압 바이어스의 위험을 제거하고 풀-업 노드(PU)가 누설 경로를 형성하는 것을 방지하여, GOA 회로가 스캐닝 방향을 스위칭한 후에 출력이 없는 현상을 회피할 수 있다.

예를 들어, 시프트 레지스터 유닛은 제1 제어 회로, 제1 제어 노드 노이즈 감소 회로 및 출력 노이즈 감소 회로를 추가로 포함할 수 있다. 도 4a는 본 개시내용의 실시예에 따른 다른 시프트 레지스터 유닛의 개략도이다. 도 4a에 예시된 바와 같이, 도 1에 예시된 예에 기초하여, 시프트 레지스터 유닛(100)은 제1 풀-다운 노드 제어 회로(140), 풀-업 노드 노이즈 감소 회로(150) 및 출력 노이즈 감소 회로(160)를 추가로 포함할 수 있다. 다른 구조들은 도 1에 예시된 시프트 레지스터 유닛(100)과 동일하므로, 여기서는 설명되지 않을 것이다. 본 개시내용의 실시예들에서, 제1 풀-다운 노드 제어 회로(140)는 제1 제어 회로의 예이고, 풀-업 노드 노이즈 감소 회로(150)는 제1 제어 노드 노이즈 감소 회로의 예임에 유의하도록 한다. 이하의 설명은 제1 제어 회로의 예로서 제1 풀-다운 노드 제어 회로(140)를, 제1 제어 노드 노이즈 감소 회로의 예로서 풀-업 노드 노이즈 감소 회로(150)를 취할 것이지만, 본 개시내용의 실시예들이 이에 제한되는 것은 아니며, 이하의 실시예들은 이와 동일하므로, 다시 설명되지 않을 것이다.

제1 풀-다운 노드 제어 회로(140)는 풀-업 노드(PU)의 레벨의 제어 하에 제2 제어 노드(PD)(예를 들어, 풀-다운 노드)의 레벨을 제어하도록 구성된다. 예를 들어, 제1 풀-다운 노드 제어 회로(140)는 제3 전압 단자(VGH), 제4 전압 단자(VGL), 풀-업 노드(PU) 및 제2 제어 노드(PD)와 연결되어, 풀-업 노드(PU)의 레벨의 제어 하에 제2 제어 노드(PD)와 제4 전압 단자(VGL)를 전기적으로 연결함으로써, 제2 제어 노드(PD)의 레벨에 대해 풀-다운 제어를 수행하여 제2 제어 노드(PD)를 로우 레벨에서 인에이블할 수 있다. 한편, 제1 풀-다운 노드 제어 회로(140)는 제3 전압 단자(VGH)에 의해 제공되는 제3 전압의 제어 하에 제2 제어 노드(PD)와 제3 전압 단자를 전기적으로 연결함으로써, 제2 제어 노드(PD)를 충전할 수 있다. 제3 전압 단자(VGH)는 DC 하이 레벨 신호의 입력을 유지하도록 구성될 수 있으며, 예를 들어, DC 하이 레벨 신호는 제3 전압으로서 참조될 수 있고, 제4 전압 단자(VGL)는 DC 로우 레벨 신호의 입력을 유지하도록 구성될 수 있으며, 예를 들어, DC 로우 레벨 신호는 제4 전압으로서 참조될 수 있고, 제4 전압은 제3 전압보다 낮을 수 있고, 예를 들어, 제3 전압과 제1 전압은 동일하고, 제4 전압과 제2 전압은 동일하다는 것에 유의하도록 한다. 이하의 실시예들은 동일하므로, 다시 설명되지 않을 것이다.

본 개시내용의 실시예들의 제2 제어 노드는 풀-다운 노드를 포함하고, 이하의 풀-다운 노드는 제2 제어 노드의 예로서 설명될 것이지만, 본 개시내용의 실시예들이 이에 제한되는 것은 아니며, 이하의 실시예들은 이와 동일하므로, 다시 설명되지 않을 것이라는 점에 유의하도록 한다.

풀-업 노드 노이즈 감소 회로(150)는 풀-다운 노드(PD)의 레벨의 제어 하에 풀-업 노드(PU)의 노이즈를 감소시키도록 구성된다. 예를 들어, 풀-업 노드 노이즈 감소 회로(150)는 제4 전압 단자(VGL), 풀-업 노드(PU) 및 풀-다운 노드(PD)에 연결되도록 구성되어, 풀-다운 노드(PD)의 레벨의 제어 하에 풀-업 노드(PU)와 제4 전압 단자(VGL)를 전기적으로 연결함으로써, 풀-업 노드(PU)에 대해 풀-다운 노이즈 감소를 수행한다.

출력 노이즈 감소 회로(160)는 풀-다운 노드(PD)의 레벨의 제어 하에 출력 단자(OUT)에서 노이즈를 감소시키도록 구성된다. 예를 들어, 출력 노이즈 감소 회로(160)는 제4 전압 단자(VGL), 출력 단자(OUT) 및 풀-다운 노드(PD)에 연결되도록 구성되어, 풀-다운 노드(PD)의 레벨의 제어 하에 출력 단자(OUT)와 제4 전압 단자(VGL)를 전기적으로 연결함으로써, 출력 단자(OUT)에 대해 풀-다운 노이즈 감소를 수행한다.

이 실시예에서, 입력 회로(110)는 제1 전압 단자(VFD)에 연결되고, 제1 풀-업 노드 리셋 회로(120)는 제2 전압 단자(VBD)에 연결됨에 유의하도록 한다. 예를 들어, 제1 전압 단자(VFD) 및 제2 전압 단자(VBD)의 출력 신호들은 필요에 따라 하이 레벨과 로우 레벨 사이에서 스위칭될 수 있다. 예를 들어, 입력 회로(110)의 입력 단자(INT)가 입력 신호를 제공하고, 제1 풀-업 노드 리셋 회로(120)의 제1 리셋 단자(RST1)가 제1 리셋 신호를 제공할 때, 제1 전압 단자(VFD)는 DC 하이 레벨 신호의 입력을 유지하도록 구성될 수 있고, 제2 전압 단자(VBD)는 DC 로우 레벨 신호의 입력을 유지하도록 구성될 수 있으며; 입력 회로(110)의 입력 단자(INT)가 제1 리셋 신호를 제공하고, 제1 풀-업 노드 리셋 회로(120)의 제1 리셋 단자(RST1)가 입력 신호를 제공할 때, 제1 전압 단자(VFD)는 DC 로우 레벨 신호의 입력을 유지하도록 스위칭될 수 있고, 제2 전압 단자(VBD)는 DC 하이 레벨 신호의 입력을 유지하도록 스위칭될 수 있다. 이하의 실시예들은 동일하므로, 다시 설명되지 않을 것이다.

예를 들어, 도 4a에 예시된 시프트 레지스터 유닛(100)은 일례에서 도 4b에 예시된 회로 구조로서 구체화될 수 있다. 이하의 설명에서, 각각의 트랜지스터는 N-형 트랜지스터로서 예시되어 있지만, 본 개시내용의 실시예들에 제한되는 것은 아니다. 도 4b에 예시된 바와 같이, 시프트 레지스터 유닛(100)은 제1 내지 제11 트랜지스터(T1-T11)를 포함하고, 제1 스토리지 커패시터(C1)를 추가로 포함한다.

예를 들어, 입력 회로(110)는 제1 입력 서브-회로(111), 제2 입력 서브-회로(112) 및 제1 노드 방전 서브-회로(113)를 포함한다. 도 4b에 예시된 바와 같이, 제1 입력 서브-회로(111)는 제1 트랜지스터(T1)로서 구현될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 입력 신호를 수신하기 위해 입력 단자(INT)에 연결되도록 구성되고, 제1 트랜지스터(T1)의 제1 전극은 제1 전압을 수신하기 위해 제1 전압 단자(VFD)에 연결되도록 구성되고, 제1 트랜지스터(T1)의 제2 전극은 제1 노드(N1)에 연결되도록 구성되므로, 입력 단자(INT)에 의해 수신되는 도통 신호(하이 레벨 신호)로 인해 제1 트랜지스터(T1)가 턴온될 때, 제1 전압 단자(VFD)에 의해 제공되는 제1 전압은 제1 노드(N1)를 제1 레벨, 즉, 하이 레벨로 충전하는 데 사용된다. 제2 입력 서브-회로(112)는 제2 트랜지스터(T2)로서 구현될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 입력 신호를 수신하기 위해 입력 단자(INT)에 연결되도록 구성되고, 제2 트랜지스터(T2)의 제1 전극은 제1 노드(N1)에 연결되도록 구성되고, 제2 트랜지스터(T2)의 제2 전극은 풀-업 노드(PU)에 연결되도록 구성되므로, 입력 단자(INT)에 의해 수신되는 도통 신호(하이 레벨 신호)로 인해 제2 트랜지스터(T2)가 턴온될 때, 제1 노드(N1)의 하이 레벨은 풀-업 노드(PU)를 제1 레벨, 즉, 하이 레벨로 충전하는 데 사용된다. 제1 노드 방전 서브-회로(113)는 제3 트랜지스터(T3)로서 구현될 수 있다. 제3 트랜지스터(T3)의 게이트 전극과 제1 전극은 서로 전기적으로 연결되고, 모두 제1 노드(N1)에 연결되도록 구성되고, 제3 트랜지스터(T3)의 제2 전극은 제2 제어 경로(예를 들어, 방전 경로)에 연결된다. 예를 들어, 방전 경로는, 예를 들어, 입력 단자이다. 예를 들어, 입력 단자(INT)에 의해 제공되는 입력 신호가 하이 레벨로부터 로우 레벨로 변경될 때, 제1 노드(N1)의 전위는 커플링 효과로 인해, 예를 들어, 트랜지스터의 기생 용량성 커플링 효과로 인해 감소된다. 예를 들어, 후속 스테이지에서, 입력 단자(INT)에 의해 제공되는 입력 신호가 로우 레벨로 유지될 때, 제1 전압 단자(VFD)가 하이 레벨의 입력으로 유지되기 때문에, 제1 트랜지스터(T1)는 음의 바이어스의 위험이 있고, 제1 노드(N1)의 전위는 하이 레벨로 충전될 수 있다. 이 경우, 제3 트랜지스터(T3)는 제1 노드(N1)의 도통 레벨(하이 레벨)로 인해 턴온되고, 입력 단자(INT)를 통해 제1 노드(N1)의 하이 레벨을 방전시키고, 제1 노드(N1)가 로우 레벨에 있게 할 수 있어, 후속 스테이지들에서 제2 트랜지스터(T2)를 제로 바이어스 상태(제1 전극 및 제2 전극 모두 로우 레벨에 있음)로 유지할 수 있으므로, 임계 전압 편차의 위험을 제거하고, 풀-업 노드(PU)가 누설 경로를 형성하는 것을 방지한다.

입력 단자(INT)에 의해 제공되는 입력 신호가 유효 레벨(예를 들어, 하이 레벨)에 있을 때, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 모두 턴온되어, 제1 전압 단자(VFD)의 제1 전압이 제1 노드(N1) 및 풀-업 노드(PU)를 제1 레벨, 즉, 하이 레벨이 되도록 충전한다. 예를 들어, 제1 전압 단자(VFD)는 이제 DC 하이 레벨 신호의 입력을 유지하도록 구성된다. 충전이 완료된 후, 입력 단자에 의해 제공되는 입력 신호가 유효 레벨로부터 무효 레벨(예를 들어, 로우 레벨)로 변경될 때, 제1 노드(N1)의 레벨은 커플링 효과로 인해 낮아지고, 이와 동시에, 입력 단자(INT)는 후속 스테이지에서 로우 레벨 신호를 제공하도록 유지된다. 제1 전압 단자(VFD)가 하이 레벨의 입력을 유지하기 때문에, 제1 트랜지스터(T1)는 음의 바이어스의 위험이 있고, 제1 노드(N1)의 전위는 하이 레벨로 충전될 수 있다. 이 경우, 제3 트랜지스터(T3)가 턴온됨으로써, 제1 노드(N1)와 입력 단자(INT)를 전기적으로 연결하여 제1 노드(N1)를 방전시키고 제1 노드를 제2 레벨, 즉, 로우 레벨에서 제어한다. 이러한 방식으로, 제2 트랜지스터(T2)는 제로 바이어스 상태를 유지함으로써, 임계 전압 바이어스의 위험을 제거하고 풀-업 노드(PU)가 누설 경로를 형성하는 것을 방지하여, GOA 회로가 스캐닝 방향을 스위칭한 후에 출력이 없는 현상을 회피할 수 있다.

예를 들어, 제1 풀-업 노드 리셋 회로(120)는 제1 리셋 서브-회로(121), 제2 리셋 서브-회로(122) 및 제2 노드 방전 서브-회로(123)를 포함한다. 도 4b에 예시된 바와 같이, 제1 리셋 서브-회로(121)는 제4 트랜지스터(T4)로서 구현될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 제1 리셋 신호를 수신하기 위해 제1 리셋 단자(RST1)에 연결되도록 구성되고, 제4 트랜지스터(T4)의 제1 전극은 제2 전압을 수신하기 위해 제2 전압 단자(VBD)에 연결되도록 구성되고, 제4 트랜지스터(T4)의 제2 전극은 제2 노드(N2)에 연결되도록 구성된다. 제2 리셋 서브-회로(122)는 제5 트랜지스터(T5)로서 구현될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 제1 리셋 신호를 수신하기 위해 제1 리셋 단자(RST1)에 연결되도록 구성되고, 제5 트랜지스터(T5)의 제1 전극은 제2 노드(N2)에 연결되도록 구성되고, 제5 트랜지스터(T5)의 제2 전극은 풀-업 노드(PU)에 연결되도록 구성된다. 제2 노드 방전 서브-회로(123)는 제6 트랜지스터(T6)로서 구현될 수 있다. 제6 트랜지스터(T6)의 게이트 전극과 제1 전극은 서로 전기적으로 연결되고, 모두 제2 노드(N2)에 연결되도록 구성되며, 제6 트랜지스터(T6)의 제2 전극은 제1 리셋 단자(RST1)에 연결된다.

제1 리셋 단자(RST1)에 의해 제공되는 제1 리셋 신호가 유효 레벨에 있을 때, 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)가 모두 턴온되어 풀-업 노드(PU)와 제2 전압 단자(VBD)를 전기적으로 연결하여, 풀-업 노드(PU)가 하이 레벨로부터 로우 레벨로 감소되도록 리셋될 수 있다. 예를 들어, 제2 전압 단자(VBD)는 이제 DC 로우 레벨 신호의 입력을 유지하도록 구성된다. 역방향 스캐닝을 수행할 때, 제1 리셋 단자(RST1)는 입력 신호를 제공하고, 제2 전압 단자(VBD)는 제2 노드(N2) 및 풀-업 노드(PU)를 충전하기 위해 DC 하이 레벨 신호를 제공하도록 스위칭된다. 충전이 완료된 후, 제1 리셋 단자의 입력 신호가 유효 레벨로부터 무효 레벨로 변경될 때, 제2 노드(N2)의 레벨은 커플링 효과로 인해 감소되고, 이와 동시에, 제1 리셋 단자(RST1)는 후속 스테이지에서 로우 레벨 신호를 제공하도록 유지된다. 제2 전압 단자(VBD)가 하이 레벨의 입력을 유지하기 때문에, 제4 트랜지스터(T4)는 음의 바이어스의 위험이 있고, 제2 노드(N2)의 전위는 하이 레벨로 충전될 수 있다. 이 경우, 제6 트랜지스터(T6)가 제2 노드(N2)의 레벨의 제어 하에 턴온됨으로써, 제2 노드(N2)와 제1 리셋 단자(RST1)를 전기적으로 연결하여, 제2 노드(N2)를 방전시키고 제2 노드(N2)를 제2 레벨, 즉, 로우 레벨에서 제어한다. 이러한 방식으로, 제5 트랜지스터(T5)는 제로 바이어스 상태를 유지함으로써, 임계 전압 바이어스의 위험을 제거하고 풀-업 노드(PU)가 누설 경로를 형성하는 것을 방지하여, GOA 회로가 스캐닝 방향을 스위칭한 후에 출력이 없는 현상을 회피할 수 있다.

출력 회로(130)는 제7 트랜지스터(T7) 및 제1 스토리지 커패시터(C1)로서 구현될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 풀-업 노드(PU)에 연결되도록 구성되고, 제7 트랜지스터(T7)의 제1 전극은 클록 신호를 수신하기 위해 클록 신호 단자(CLK)에 연결되도록 구성되고, 제7 트랜지스터(T7)의 제2 전극은 출력 단자(OUT)에 연결되도록 구성된다. 제1 스토리지 커패시터(C1)의 제1 전극은 제7 트랜지스터(T7)의 게이트 전극에 연결되도록 구성되고, 제1 스토리지 커패시터(C1)의 제2 전극은 제7 트랜지스터(T7)의 제2 전극에 연결되도록 구성된다. 풀-업 노드(PU)의 레벨이 유효 레벨에 있을 때, 제7 트랜지스터(T7)가 턴온됨으로써, 클록 신호를 출력 단자(OUT)에 출력하고, 제1 스토리지 커패시터(C1)는 부트스트랩 기능을 가지며, 이는 클록 신호에서 하이 레벨을 더 양호하게 출력하는 데 유리하다.

제1 풀-다운 노드 제어 회로(140)는 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)로서 구현될 수 있다. 제8 트랜지스터(T8)의 게이트 전극과 제1 전극은 서로 전기적으로 연결되고, 제3 전압을 수신하기 위해 모두 제3 전압 단자(VGH)에 연결되도록 구성되고, 제8 트랜지스터(T8)의 제2 전극은 풀-다운 노드(PD)에 연결된다. 제9 트랜지스터(T9)의 게이트 전극은 풀-업 노드(PU)에 연결되고, 제9 트랜지스터(T9)의 제1 전극은 풀-다운 노드(PD)에 연결되고, 제9 트랜지스터(T9)의 제2 전극은 제4 전압을 수신하기 위해 제4 전압 단자(VGL)에 연결된다.

예를 들어, 제8 트랜지스터(T8)는 제3 전압 단자(VGH)로부터 공급되는 제3 전압에 응답하여 항상 온-상태이고, 제9 트랜지스터(T9)가 턴오프될 때, 풀-업 노드(PU)의 레벨은 제3 전압, 즉, 하이 레벨에서 제어된다. 제9 트랜지스터(T9) 및 제8 트랜지스터(T8)의 파라미터들(채널 종횡비 또는 온 저항을 포함함)은, 제9 트랜지스터(T9)가 풀-업 노드(PU)의 레벨의 제어 하에 턴온될 때, 풀-다운 노드(PD)의 전압이 제4 전압으로 풀-다운될 수 있는 것을 허용하도록 설계된다. 이하의 실시예들은 상기와 동일하므로, 다시 설명되지 않을 것이다.

풀-업 노드 노이즈 감소 회로(150)는 제10 트랜지스터(T10)로서 구현될 수 있다. 제10 트랜지스터(T10)의 게이트 전극은 풀-다운 노드(PD)에 연결되고, 제10 트랜지스터(T10)의 제1 전극은 풀-업 노드(PU)에 연결되고, 제10 트랜지스터(T10)의 제2 전극과 제4 전압 단자(VGL)는 제4 전압을 수신하도록 연결된다. 풀-다운 노드(PD)가 유효 레벨에 있을 때, 제10 트랜지스터(T10)가 턴온되고, 풀-업 노드(PU)와 제4 전압 단자(VGL)가 전기적으로 연결되어, 풀-업 노드(PU)가 제4 전압으로 풀다운되어 노이즈 감소를 실현할 수 있게 된다.

출력 노이즈 감소 회로(160)는 제11 트랜지스터(T11)로서 구현될 수 있다. 제11 트랜지스터(T11)의 게이트 전극은 풀-다운 노드(PD)에 연결되고, 제11 트랜지스터(T11)의 제1 전극은 출력 단자(OUT)에 연결되고, 제11 트랜지스터(T11)의 제2 전극과 제4 전압 단자(VGL)는 제4 전압을 수신하도록 연결된다. 풀-다운 노드(PD)가 유효 레벨에 있을 때, 제11 트랜지스터(T11)가 턴온되어, 출력 단자(OUT)와 제4 전압 단자(VGL)를 전기적으로 연결하여, 출력 단자(OUT)에서 노이즈가 감소될 수 있다.

예를 들어, 시프트 레지스터 유닛은 제2 리셋 회로를 추가로 포함할 수 있다. 도 5a는 본 개시내용의 실시예에 따른 다른 시프트 레지스터 유닛의 개략도이다. 도 5a에 예시된 바와 같이, 도 4a에 예시된 예에 기초하여, 시프트 레지스터 유닛(100)은 제2 풀-업 노드 리셋 회로(170)를 추가로 포함할 수 있고, 다른 구조들은 도 4a에 예시된 시프트 레지스터 유닛(100)의 구조들과 유사하므로, 여기서는 설명되지 않을 것이다. 본 개시내용의 실시예들의 제2 풀-업 노드 리셋 회로(170)는 제2 리셋 회로의 예이고, 이하의 설명은 제2 리셋 회로의 예로서 제2 풀-업 노드 리셋 회로(170)를 취할 것이지만, 본 개시내용의 실시예가 이에 제한되는 것은 아니며, 이하의 실시예는 이와 동일하므로, 다시 설명되지 않을 것이라는 점에 유의하도록 한다.

제2 풀-업 노드 리셋 회로(170)는 제2 리셋 신호에 응답하여 풀-업 노드(PU)를 리셋하도록 구성된다. 예를 들어, 제2 풀-업 노드 리셋 회로(170)는 제2 리셋 단자(RST2), 풀-업 노드(PU) 및 제4 전압 단자(VGL)에 연결되어, 제2 리셋 단자(RST2)에 의해 제공되는 제2 리셋 신호의 제어 하에 풀-업 노드(PU)와 제4 전압 단자(VGL)를 전기적으로 연결하여, 풀-업 노드(PU)가 리셋될 수 있게 한다. 예를 들어, 제2 리셋 신호는 총 리셋 신호이고, 제2 풀-업 노드 리셋 회로(170)는, 이미지의 하나의 프레임의 스캐닝이 완료된 후에, 제2 리셋 신호의 제어 하에 모든 캐스케이드식 시프트 레지스터 유닛들의 풀-업 노드들(PU)을 리셋할 수 있다.

예를 들어, 도 5a에 예시된 시프트 레지스터 유닛(100)은 일례에서 도 5b에 예시된 회로 구조로서 구체화될 수 있다. 도 5b에 예시된 바와 같이, 이 실시예의 시프트 레지스터 유닛(100)은, 제12 트랜지스터(T12)가 추가로 포함되는 것을 제외하고, 도 4b에서 설명된 시프트 레지스터 유닛(100)과 유사하다.

이 실시예에서, 제2 풀-업 노드 리셋 회로(170)는 제12 트랜지스터(T12)로서 구현될 수 있다. 제12 트랜지스터(T12)의 게이트 전극은 제2 리셋 신호를 수신하기 위해 제2 리셋 단자(RST2)에 연결되고, 제12 트랜지스터(T2)의 제1 전극은 풀-업 노드(PU)에 연결되고, 제12 트랜지스터(T12)의 제2 전극은 제4 전압을 수신하기 위해 제4 전압 단자(VGL)에 연결된다. 제2 리셋 신호가 유효 레벨(예를 들어, 하이 레벨)에 있을 때, 제12 트랜지스터(T12)가 턴온되고, 풀-업 노드(PU)와 제4 전압 단자(VGL)가 전기적으로 연결되어, 풀-업 노드(PU)가 리셋될 수 있다.

예를 들어, 시프트 레지스터 유닛은 제2 제어 회로를 추가로 포함한다. 도 6a는 본 개시내용의 실시예에 따른 다른 시프트 레지스터 유닛의 개략도이다. 도 6a에 예시된 바와 같이, 도 5a에 예시된 예에 기초하여, 시프트 레지스터 유닛(100)은 제2 풀-다운 노드 제어 회로(180)를 추가로 포함할 수 있고, 다른 구조들은 도 5a에 예시된 시프트 레지스터 유닛(100)의 구조들과 유사하므로, 여기서는 설명되지 않을 것이다. 본 개시내용의 실시예의 제2 풀-다운 노드 제어 회로(180)는 제2 제어 회로의 예임에 유의하도록 한다. 이하의 설명은 제2 제어 회로의 예로서 제2 풀-다운 노드 제어 회로(180)를 취할 것이지만, 본 개시내용의 실시예들은 이에 제한되지 않는다. 이하의 실시예들은 이와 동일하므로, 다시 설명되지 않을 것이다.

제2 풀-다운 노드 제어 회로(180)는 입력 신호에 응답하여 풀-다운 노드(PD)에 대해 제2 제어를 수행하도록 구성된다. 예를 들어, 제2 풀-다운 노드 제어 회로(180)는 입력 단자(INT), 제1 리셋 단자(RST1), 풀-다운 노드(PD) 및 제4 전압 단자(VGL)에 연결되어, (순방향 스캐닝 동안) 입력 단자(INT)로부터 입력되는 입력 신호 또는 (역방향 스캐닝 동안) 제1 리셋 단자(RST1)에 의해 제공되는 입력 신호의 제어 하에 풀-다운 노드(PD)와 제4 전압 단자(VGL)를 전기적으로 연결하여, 풀-다운 노드(PD)가 입력 스테이지에서 방전(예를 들어, 제2 레벨로 방전)될 수 있게 함으로써, 충전 동안 풀-업 노드가 풀-다운 노드(PD)의 영향을 받지 않는 것을 완전히 보장한다.

예를 들어, 도 6a에 예시된 시프트 레지스터 유닛(100)은 일례에서 도 6b에 예시된 회로 구조로서 구체화될 수 있다. 도 6b에 예시된 바와 같이, 이 실시예의 시프트 레지스터 유닛(100)의 구조는, 제13 트랜지스터(T13) 및 제14 트랜지스터(T14)가 추가로 포함되는 것을 제외하고, 도 5b에 설명된 시프트 레지스터 유닛(100)의 구조와 유사하다.

이 실시예에서, 제2 풀-다운 노드 제어 회로(180)는 제13 트랜지스터(T13) 및 제14 트랜지스터(T14)로서 구현될 수 있다. 제13 트랜지스터(T13)의 게이트 전극은 입력 신호를 수신하기 위해 입력 단자(INT)에 연결되고, 제13 트랜지스터(T13)의 제1 전극은 풀-다운 노드(PD)에 연결되고, 제13 트랜지스터(T13)의 제2 전극은 제4 전압을 수신하기 위해 제4 전압 단자(VGL)에 연결된다. 제14 트랜지스터(T14)의 게이트 전극은 제1 리셋 신호를 수신하기 위해 제1 리셋 단자(RST1)에 연결되고, 제14 트랜지스터(T14)의 제1 전극은 풀-다운 노드(PD)에 연결되고, 제14 트랜지스터(T14)의 제2 전극은 제4 전압을 수신하기 위해 제4 전압 단자(VGL)에 연결된다.

예를 들어, 순방향 스캐닝 동안, 입력 단자(INT)에 의해 제공되는 입력 신호가 유효 레벨에 있을 때, 제13 트랜지스터(T13)가 턴온되어, 풀-다운 노드(PD)와 제4 전압 단자(VGL)를 전기적으로 연결함으로써, 풀-다운 노드(PD)를 방전시키고; 제1 리셋 단자(RST1)에 의해 제공되는 제1 리셋 신호가 유효 레벨에 있을 때, 제14 트랜지스터(T14)가 턴온되어, 풀-다운 노드(PD)와 제4 전압 단자(VGL)를 전기적으로 연결하여, 풀-다운 노드(PD)가 방전될 수 있다. 예를 들어, 역방향 스캐닝 동안, 제1 리셋 단자(RST1)에 의해 제공되는 입력 신호가 유효 레벨에 있을 때, 제14 트랜지스터(T14)가 턴온되어, 풀-다운 노드(PD)와 제4 전압 단자(VGL)를 전기적으로 연결함으로써, 풀-다운 노드(PD)를 방전시키고; 입력 단자(INT)로부터 공급되는 제1 리셋 신호가 유효 레벨에 있을 때, 제13 트랜지스터(T13)가 턴온되어, 풀-다운 노드(PD)와 제4 전압 단자(VGL)를 전기적으로 연결하여, 풀-다운 노드(PD)가 방전될 수 있다.

본 개시내용의 다양한 실시예들의 설명에서, 풀-업 노드(PU), 풀-다운 노드(PD), 제1 노드(N1) 및 제2 노드(N2)는 반드시 실제 컴포넌트들을 나타낼 필요가 없으며, 회로도에서 관련 전기 연결들의 접점들을 나타낼 수 있다는 것에 유의하도록 한다.

본 개시내용의 실시예들에서 사용되는 트랜지스터들은 박막 트랜지스터들, 전계 효과 트랜지스터들, 또는 동일한 특성들을 갖는 다른 스위칭 디바이스들일 수 있으며, 본 개시내용의 실시예들은 모두 예들로서 박막 트랜지스터들을 사용하여 설명됨에 유의하도록 한다. 본 명세서에서 사용된 트랜지스터의 소스 전극 및 드레인 전극은 구조적으로 대칭일 수 있으므로, 소스 전극과 드레인 전극은 구조적으로 구별 가능하지 않을 수 있다. 본 개시내용의 실시예에서는, 게이트 전극을 제외한 트랜지스터의 2개의 전극을 구별하기 위해, 하나의 전극은 제1 전극으로서 직접 기술되고, 다른 전극은 제2 전극으로서 기술된다.

또한, 본 개시내용의 실시예들의 트랜지스터들은 모두 예들로서 트랜지스터의 제1 전극은 드레인 전극이고 제2 전극은 소스 전극인 N-형 트랜지스터들을 취하여 설명된다. 본 개시내용은 이 경우를 포함하지만, 이에 제한되지 않는다는 것에 유의하도록 한다. 예를 들어, 본 개시내용의 실시예들에 의해 제공되는 시프트 레지스터 유닛(100)의 하나 이상의 트랜지스터는 P-형 트랜지스터들 또한 채택할 수 있다. 이 경우, 트랜지스터의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극이며, 필요한 모든 수정들은 본 개시내용의 실시예들의 대응하는 트랜지스터들의 전극들을 참조하여 선택된 타입의 트랜지스터들의 전극들을 연결하는 것이다. N-형 트랜지스터들이 사용될 때, 박막 트랜지스터들의 활성층들로서 인듐 갈륨 아연 산화물(IGZO)이 사용될 수 있다. 박막 트랜지스터의 활성층들로서 사용되는 저온 폴리-실리콘(low temperature poly-silicon)(LTPS) 또는 비정질 실리콘(수소화된(hydrogenated) 비정질 실리콘 등)과 비교하여, 트랜지스터의 사이즈가 효과적으로 감소될 수 있고, 누설 전류가 방지될 수 있다.

본 개시내용의 실시예에서, 예를 들어, 각각의 회로가 N-형 트랜지스터로서 구현될 때, 용어 "풀-업"은 트랜지스터의 노드 또는 전극을 충전하여 노드 또는 전극의 레벨의 절대값을 상승시킴으로써, 대응하는 트랜지스터의 동작(예를 들어, 턴-온)을 실현하는 것을 의미하고, "풀-다운"은 트랜지스터의 노드 또는 전극을 방전시켜 노드 또는 전극의 레벨의 절대값이 감소되게 함으로써, 대응하는 트랜지스터의 동작(예를 들어, 턴-오프)을 실현하는 것을 지칭한다. 다른 예의 경우, 각각의 회로가 P-형 트랜지스터로서 구현될 때, 용어 "풀-업"은 트랜지스터의 노드 또는 전극을 방전시켜 노드 또는 전극의 레벨의 절대값이 감소되게 함으로써, 대응하는 트랜지스터의 동작(예를 들어, 턴-온)을 실현하는 것을 의미하고, "풀-다운"은 트랜지스터의 노드 또는 전극을 충전하여 노드 또는 전극의 레벨의 절대값이 증가되게 함으로써, 대응하는 트랜지스터의 동작(예를 들어, 턴-오프)을 실현하는 것을 의미한다.

도 7은 본 개시내용의 실시예에 따른 동작 동안의 시프트 레지스터 유닛의 신호 타이밍도이다. 도 6b에 예시된 시프트 레지스터 유닛(100)의 동작 원리가 도 7에 예시된 신호 타이밍 차트를 참조하여 이하에서 설명될 것이며, 각각의 트랜지스터는 예로서 N-형 트랜지스터이지만, 본 개시내용의 실시예들은 이에 제한되지 않는다. 도 7에 예시된 바와 같은 4개의 스테이지, 즉, 제1 스테이지(1), 제2 스테이지(2), 제3 스테이지(3) 및 제4 스테이지(4)에서, 시프트 레지스터 유닛(100)은 이하의 동작들을 각각 수행할 수 있다.

제1 스테이지(1)(즉, 입력 스테이지)에서, 입력 단자(INT)는 하이 레벨 신호를 제공하고, 제1 전압 단자(VFD)는 DC 하이 레벨 신호를 제공하도록 구성되고, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 입력 단자(INT)에 의해 제공되는 하이 레벨 신호에 응답하여 턴온되고, 제1 노드(N1) 및 풀-업 노드(PU)는 제1 레벨로 충전되고; 제7 트랜지스터(T7)가 풀-업 노드(PU)의 제1 레벨에 응답하여 턴-온되어, 클록 신호 단자(CLK) 및 출력 단자(OUT)가 전기적으로 연결된다. 클록 신호 단자(CLK)에 의해 제공되는 클록 신호는 이 스테이지에서 로우 레벨에 있기 때문에, 출력 단자(OUT)는 로우 레벨의 클록 신호를 출력한다. 이와 동시에, 이 스테이지에서, 제13 트랜지스터(T13)가 하이 레벨의 입력 신호에 응답하여 턴온되고, 제9 트랜지스터(T9)가 풀-업 노드(PU)의 하이 레벨에 응답하여 턴온되어, 풀-다운 노드(PD)가 제4 전압 단자(VGL)에 연결된 후, 풀-다운 노드(PD)는 제4 전압(즉, 로우 레벨)으로 풀다운된다. 따라서, 이 스테이지에서, 풀-다운 노드는 풀-업 노드(PU)의 충전 프로세스에 영향을 미치지 않을 것이므로, 제9 트랜지스터(T9)는 더 큰 임계 전압 바이어스 마진을 갖고, 따라서, 제9 트랜지스터의 프로세스 조건들에 대한 요구 사항들이 완화된다.

제2 스테이지(2)(즉, 출력 스테이지)에서, 클록 신호 단자는 하이 레벨 신호를 제공하므로, 출력 단자(OUT)는 하이 레벨의 클록 신호를 출력하고, 커패시터의 부트스트랩 효과로 인해, 풀-업 노드(PU)는 (예를 들어, 제1 레벨보다 높은) 하이 레벨로 추가로 충전되고, 제9 트랜지스터(T9)가 풀-업 노드(PU)의 레벨의 제어 하에 턴온되어, 풀-다운 노드(PD)가 제4 전압 단자(VGL)에 연결되게 함으로써, 로우 레벨을 유지하고; 이 스테이지에서, 입력 단자(INT)에 의해 제공되는 입력 신호는 제1 스테이지의 하이 레벨로부터 로우 레벨로 변경되고, 제1 노드(N1)의 전위는 커플링 효과로 인해, 예를 들어, 트랜지스터들의 기생 용량성 커플링에 의해 감소된다. 이와 동시에, 후속 스테이지에서, 입력 단자(INT)에 의해 제공되는 입력 신호가 로우 레벨로 유지되는 조건 하에서, 제1 전압 단자(VFD)가 하이 레벨의 입력을 유지하기 때문에, 제1 트랜지스터(T1)는 음의 바이어스의 위험이 있고, 제1 노드(N1)의 전위는 하이 레벨로 충전될 수 있다. 이 경우, 제1 노드(N1)는 제3 트랜지스터(T3) 및 입력 단자(INT)를 통해 로우 레벨로 방전될 수도 있다. 이러한 방식으로, 제2 트랜지스터(T2)가 후속 스테이지에서 제로 바이어스 상태(제1 전극 및 제2 전극이 모두 로우 레벨에 있음)로 유지될 수 있게 함으로써, 임계 전압 바이어스의 위험을 제거하고, 풀-업 노드(PU)의 누설 경로의 형성을 방지할 수 있다. 따라서, 시프트 레지스터 유닛(100)이 장시간의 순방향 스캐닝(즉, 입력 신호는 입력 단자(INT)로부터 공급되고, 제1 리셋 단자(RST1)는 제1 리셋 신호를 제공함)으로부터 역방향 스캐닝으로 스위칭될 때, 제1 트랜지스터(T1)의 임계 전압이 제1 전압 단자(VFD)와의 장시간 연결로 인한 음의 바이어스 열 응력(NBTS)에 의해 음의 바이어스가 되더라도, 제2 트랜지스터(T2)의 임계 전압이 시프트되지 않기 때문에, 충전 동안 풀-업 노드(PU)의 누설로 인해 스캐닝 방향을 스위칭한 후에 GOA 회로가 출력을 갖지 않는 현상이 회피된다.

제3 스테이지(3)(즉, 리셋 스테이지)에서, 제1 리셋 단자(RST1)는 하이 레벨 신호를 제공하고, 제2 전압 단자(VBD)는 DC 로우 레벨 신호를 제공하도록 구성되고, 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)가 제1 리셋 단자(RST1)에 의해 제공되는 하이 레벨 신호에 응답하여 턴온됨으로써, 풀-업 노드(PU)를 제2 전압 단자(VBD)와 연결하고 풀-업 노드(PU)를 로우 레벨로 풀 다운시키고; 제14 트랜지스터(T14)가 제1 리셋 단자(RST1)에 의해 제공되는 하이 레벨 신호에 응답하여 턴-온됨으로써, 풀-다운 노드(PD)와 제4 전압 단자(VGL)를 연결한다. 따라서, 이 스테이지에서, 풀-다운 노드(PD)는 로우 레벨로 유지된다. 이 스테이지에서, 제7 트랜지스터(T7)가 풀-업 노드(PU)의 로우 레벨에 의해 턴오프되므로, 출력 단자(OUT)는 로우 레벨 신호를 출력한다.

제4 스테이지(4)(즉, 총 리셋 스테이지)에서, 하나의 프레임의 스캐닝이 완료된 후 다음 프레임이 시작되기 전의 인터벌 기간에서, 제2 리셋 단자(RST2)는 하이 레벨 신호를 제공함으로써, 제12 트랜지스터(T12)를 턴온하고, 풀-업 노드(PU)와 제4 전압 단자(VGL)를 전기적으로 연결하여 풀-업 노드(PU)를 추가로 리셋한다.

예를 들어, 시프트 레지스터 유닛(100)이 역방향 스캐닝을 수행할 때, 입력 신호와 제1 리셋 신호는 서로 교환될 수 있고, 즉, 입력 단자(INT)가 제1 리셋 신호를 제공하고, 제1 리셋 단자(RST1)가 입력 신호를 제공한다. 이때, 제1 전압 단자(VFD)는 DC 로우 레벨 신호를 제공하고, 제2 전압 단자(VBD)는 DC 하이 레벨 신호를 제공한다. 역방향 스캐닝 동안의 시프트 레지스터 유닛(100)의 동작 원리는 순방향 스캐닝 동안의 동작 원리와 유사하므로, 여기서는 반복되지 않을 것이다. 제1 리셋 단자(RST1)에 의해 제공되는 입력 신호가 하이 레벨로부터 로우 레벨로 변경될 때, 제2 노드(N2)의 전위는 커플링 효과로 인해, 예를 들어, 트랜지스터의 기생 용량성 커플링 효과로 인해 감소된다는 것에 유의하도록 한다. 한편, 역방향 스캐닝의 후속 페이즈에서, 제1 리셋 단자(RST1)에 의해 제공되는 입력 신호는 로우 레벨로 유지된다. 제2 전압 단자(VBD)는 하이 레벨로 유지되기 때문에, 제4 트랜지스터(T4)는 음의 바이어스의 위험이 있고, 제1 노드(N1)의 전위는 하이 레벨로 충전될 수 있다. 이 경우, 제2 노드(N2)도 제6 트랜지스터(T6) 및 입력 단자(INT)를 통해 로우 레벨로 방전될 수 있으므로, 제5 트랜지스터(T5)는 제1 페이즈(1) 이후의 각각의 페이즈에서 제로 바이어스 상태를 유지함으로써, 임계 전압 바이어스의 위험을 제거하고 풀-업 노드(PU)가 누설 경로를 형성하는 것을 방지한다.

적어도 본 개시내용의 실시예는 또한 게이트 구동 회로를 제공한다. 예를 들어, 도 8에 예시된 바와 같이, 게이트 구동 회로는 제1 클록 신호 라인(CLK1), 제2 클록 신호 라인(CLK2), 총 리셋 라인(TT_RST) 및 복수의 캐스케이드식 시프트 레지스터 유닛들(100)을 포함한다. 시프트 레지스터 유닛들은 본 개시내용의 임의의 실시예에서 설명된 시프트 레지스터 유닛(100)을 각각 채택할 수 있다. 예를 들어, 각각의 시프트 레지스터 유닛(100)은 예로서 도 6b에 예시된 회로 구조를 사용하여 여기서 설명되지만, 본 개시내용의 실시예들은 이에 제한되지 않는다. 게이트 구동 회로(10)는 박막 트랜지스터의 프로세스와 동일한 프로세스에 의해 디스플레이 디바이스의 어레이 기판 상에 직접 집적되어, 프로그레시브 스캐닝 구동 기능을 실현할 수 있다.

예를 들어, 도 8에 예시된 바와 같이, 시프트 레지스터 유닛들 각각은 클록 신호 단자(CLK)를 추가로 포함하고, 제1 클록 신호 또는 제2 클록 신호를 수신하기 위해 제1 클록 신호 라인(CLK1) 또는 제2 클록 신호 라인(CLK2)에 연결되도록 구성된다. 제1 클록 신호 라인(CLK1)은 제(2n-1)(n은 0보다 큰 정수) 스테이지 시프트 레지스터 유닛의 클록 신호 단자(CLK)에 연결되고, 제2 클록 신호 라인(CLK2)은 제(2n) 스테이지 시프트 레지스터 유닛의 클록 신호 단자(CLK)에 연결된다. 본 개시내용의 실시예들은 전술한 연결 모드를 포함하지만, 이에 제한되지 않는다는 것에 유의하도록 한다. 예를 들어, 제1 클록 신호 라인(CLK1)은 제2n(n은 0보다 큰 정수) 스테이지 시프트 레지스터 유닛의 클록 신호 단자(CLK)에 연결될 수 있고, 제2 클록 신호 라인(CLK2)은 제(2n-1) 스테이지 시프트 레지스터 유닛의 클록 신호 단자(CLK)에 연결될 수 있다.

예를 들어, 도 8에 예시된 바와 같이, 시프트 레지스터 유닛들 각각은 각각의 프레임 스캔이 완료된 후 총 리셋 라인(TT_RST)에 의해 제공되는 제2 리셋 신호를 통해 모든 시프트 레지스터 유닛들의 풀-업 노드들을 리셋하도록 제2 리셋 신호를 수신하기 위해 총 리셋 라인(TT_RST)에 연결되도록 구성되는 제2 리셋 단자(RST2)를 추가로 포함한다.

예를 들어, 도 8에 예시된 바와 같이, 게이트 구동 회로(10)는 타이밍 제어기(200)를 추가로 포함할 수 있다. 예를 들어, 타이밍 제어기(200)는 각각의 시프트 레지스터 유닛에 클록 신호 및 제2 리셋 신호를 제공하기 위해 제1 클록 신호 라인(CLK1), 제2 클록 신호 라인(CLK2) 및 총 리셋 라인(TT_RST)에 연결되도록 구성될 수 있다. 예를 들어, 타이밍 제어기(200)는 또한 트리거 신호(STV) 및 리셋 신호(RESET)를 제공하도록 구성될 수 있다.

예를 들어, 도 8에 예시된 바와 같이, 마지막 스테이지의 시프트 레지스터 유닛을 제외하고, 나머지 스테이지들 각각의 시프트 레지스터 유닛의 제1 리셋 단자(RST1)는 다음 스테이지의 시프트 레지스터 유닛의 출력 단자(OUT)에 연결된다. 제1 스테이지의 시프트 레지스터 유닛을 제외하고, 나머지 스테이지들 각각의 시프트 레지스터 유닛의 입력 단자(INT)는 이전 스테이지의 시프트 레지스터 유닛의 출력 단자(OUT)에 연결된다. 예를 들어, 순방향 스캐닝의 경우, 제1 스테이지 시프트 레지스터 유닛의 입력 단자(INT)는 트리거 신호(STV)를 수신하도록 구성될 수 있고, 마지막 스테이지 시프트 레지스터 유닛의 제1 리셋 단자(RST1)는 리셋 신호(RESET)를 수신하도록 구성될 수 있다. 역방향 스캐닝의 경우, 제1 스테이지 시프트 레지스터 유닛의 입력 단자(INT)는 리셋 신호(RESET)를 수신하도록 구성될 수 있고, 마지막 스테이지 시프트 레지스터 유닛의 제1 리셋 단자(RST1)는 트리거 신호(STV)를 수신하도록 구성될 수 있다.

게이트 구동 회로(10)는 또한 상이한 구성들에 따라 4개, 6개 또는 8개의 클록 신호 라인을 포함할 수 있음에 유의하도록 한다. 클록 신호 라인들의 수는 특정 상황들에 의존하고, 본 개시내용의 실시예들은 여기에 제한되지 않는다.

본 개시내용의 실시예에서 제공되는 게이트 구동 회로(10)가 디스플레이 패널을 구동하는 데 사용될 때, 게이트 구동 회로(10)는 디스플레이 패널의 일면 상에 배치될 수 있음에 유의하도록 한다. 예를 들어, 디스플레이 패널은 복수의 행들의 게이트 라인들을 포함하고, 게이트 구동 회로(10)의 스테이지들의 시프트 레지스터 유닛들의 출력 단자들은 게이트 스캐닝 신호들을 출력하기 위해 복수의 행들의 게이트 라인들에 순차적으로 연결되도록 구성될 수 있다. 게이트 구동 회로들(10)은 양면 구동을 실현하기 위해 디스플레이 패널의 양면 상에 제공될 수 있고, 본 개시내용의 실시예들은 게이트 구동 회로들(10)의 배열을 제한하지 않는다는 것에 유의하도록 한다. 예를 들어, 게이트 구동 회로(10)는 홀수 행의 게이트 라인들을 구동하기 위해 디스플레이 패널의 일면 상에 제공될 수 있고, 게이트 구동 회로(10)는 짝수 행의 게이트 라인들을 구동하기 위해 디스플레이 패널의 다른 면 상에 제공될 수 있다.

게이트 구동 회로는 입력 엔드에서의 트랜지스터의 임계 전압의 음의 바이어스로 인해 스캐닝 방향들을 스위칭한 후에 출력이 없는 현상을 회피할 수 있고, 회로의 안정성을 강화시키고, 트랜지스터가 더 큰 임계 전압 바이어스 마진을 갖게 할 수 있다.

본 개시내용의 실시예는 또한 디스플레이 디바이스(1)를 제공한다. 도 9에 예시된 바와 같이, 디스플레이 디바이스(1)는 본 개시내용의 임의의 실시예에서 제공된 게이트 구동 회로(10)를 포함한다. 디스플레이 디바이스(1)는 복수의 픽셀 유닛들(30)을 포함하는 픽셀 어레이를 포함한다. 예를 들어, 디스플레이 디바이스(1)는 데이터 구동 회로(20)를 추가로 포함할 수 있다. 데이터 구동 회로(20)는 데이터 신호들을 픽셀 어레이에 제공하기 위해 사용되고, 게이트 구동 회로(10)는 게이트 스캔 신호들을 픽셀 어레이에 제공하는 데 사용된다. 데이터 구동 회로(20)는 데이터 라인들(21)을 통해 픽셀 유닛들(30)에 전기적으로 연결되고, 게이트 구동 회로(10)는 게이트 라인들(11)을 통해 픽셀 유닛들(30)에 전기적으로 연결된다.

실시예의 디스플레이 디바이스(1)는 액정 패널, 액정 텔레비전, 디스플레이, OLED 패널, OLED TV, 전자 페이퍼 디스플레이 디바이스, 모바일폰, 태블릿 컴퓨터, 노트북 컴퓨터, 디지털 사진 프레임, 네비게이터 등과 같이 디스플레이 기능을 갖는 임의의 제품 또는 컴포넌트일 수 있다는 것에 유의하도록 한다. 디스플레이 디바이스(1)는 또한 디스플레이 패널과 같은 다른 종래의 컴포넌트들을 포함할 수 있고, 본 개시내용의 실시예들은 이에 제한되지 않는다.

본 개시내용의 실시예에 의해 제공되는 디스플레이 디바이스(1)의 기술적 효과는 상기 실시예의 게이트 구동 회로(10)의 대응하는 설명을 참조할 수 있고, 여기서는 다시 설명되지 않을 것이다.

디스플레이 디바이스(1)의 전체 구조는 명확성 및 간결성을 위해 제공되지 않음에 유의하도록 한다. 디스플레이 디바이스의 필요한 기능들을 실현하기 위해, 본 기술분야의 통상의 기술자는 특정 응용 시나리오들에 따라 예시되지 않은 다른 구조들을 설정할 수 있으며, 본 개시내용의 실시예들은 이에 제한되지 않는다.

본 개시내용의 실시예는 또한 디스플레이 디바이스를 위한 시프트 레지스터 유닛 등의 구동 방법을 제공한다. 예를 들어, 도 4b 또는 도 5b에 예시된 예에서, 시프트 레지스터 유닛의 구동 방법은 이하의 동작들을 포함한다.

제1 스테이지에서, 입력 회로(110)는 입력 신호에 응답하여 풀-업 노드(PU) 및 제1 노드(N1)에 대해 제1 제어를 수행하고(예를 들어, 제1 레벨로 충전하고), 출력 회로(130)는 로우 레벨의 출력 신호(예를 들어, 클록 신호)를 출력 단자(OUT)에 출력한다.

제2 스테이지에서, 입력 회로(110)는 제1 노드(N1)의 레벨에 응답하여 제1 노드(N1)에 대해 제2 제어를 수행하고(예를 들어, 제2 레벨로 방전시키고), 출력 회로(130)는 하이 레벨의 출력 신호를 출력 단자(OUT)에 출력한다.

제3 스테이지에서, 제1 풀-업 노드 리셋 회로(120)는 제1 리셋 신호의 제어 하에 풀-업 노드(PU)를 리셋한다.

예를 들어, 도 6b에 예시된 예에서, 시프트 레지스터 유닛의 구동 방법은 이하의 동작들을 포함한다.

제1 스테이지에서, 입력 회로(110)는 입력 신호에 응답하여 풀-업 노드(PU) 및 제1 노드(N1)에 대해 제1 제어를 수행하고, 제2 풀-다운 노드 제어 회로(180)는 입력 신호에 응답하여 풀-다운 노드(PD)의 레벨에 대해 제2 제어를 수행하고, 예를 들어, 제2 레벨(예를 들어, 제4 전압)로 풀-다운하고, 출력 회로(130)는 로우 레벨의 출력 신호를 출력 단자(OUT)에 출력한다.

제2 스테이지에서, 입력 회로(110)는 제1 노드(N1)의 제1 레벨에 응답하여 제1 노드(N1)에 대해 제2 제어를 수행하고, 출력 회로(130)는 하이 레벨의 출력 신호를 출력 단자(OUT)에 출력한다.

제3 스테이지에서, 제1 풀-업 노드 리셋 회로(120)는 제1 리셋 신호의 제어 하에 풀-업 노드(PU)를 리셋하고, 제2 풀-다운 노드 제어 회로(180)는 제1 리셋 신호에 응답하여 풀-다운 노드(PD)의 레벨에 대해 제2 제어를 수행한다.

예를 들어, 다른 예에서, 시프트 레지스터 유닛(100)을 사용하여 디스플레이 패널에 의해 역방향 스캐닝이 수행될 때, 입력 신호와 제1 리셋 신호는 서로 교환될 수 있고, 즉, 제1 리셋 단자(RST1)는 입력 신호를 제공하고, 입력 단자(INT)는 제1 리셋 신호를 제공한다. 이때, 구동 방법은 이하의 동작들을 포함한다.

제1 스테이지에서, 제1 풀-업 노드 리셋 회로(120)는 입력 신호에 응답하여 풀-업 노드(PU) 및 제2 노드(N2)에 대해 제1 제어를 수행하고, 출력 회로(130)는 로우 레벨의 출력 신호를 출력 단자(OUT)에 출력한다.

제2 스테이지에서, 제1 풀-업 노드 리셋 회로(120)는 제2 노드(N2)의 제1 레벨에 응답하여 제2 노드(N2)에 대해 제2 제어를 수행하고, 출력 회로(130)는 하이 레벨의 출력 신호를 출력 단자(OUT)에 출력한다.

제3 스테이지에서, 입력 회로(110)는 제1 리셋 신호의 제어 하에 풀-업 노드(PU)를 리셋한다.

구동 방법의 상세한 설명 및 기술적 효과는 본 개시내용의 실시예의 시프트 레지스터 유닛(100)의 작동 원리의 설명을 참조할 수 있으며, 여기서는 반복되지 않는다는 것에 유의하도록 한다.

이하의 사항들에 유의하도록 한다.

(1) 본 개시내용의 실시예들의 도면들은 단지 본 개시내용의 실시예들에 포함된 구조들을 참조하며, 다른 구조들은 일반적인 설계를 참조할 수 있다.

(2) 본 개시내용의 실시예들과 실시예들의 특징들은, 충돌없이, 서로 조합되어 새로운 실시예들을 획득할 수 있다.

상기 설명은 본 개시내용의 특정 실시예에 불과하며, 본 개시내용의 보호 범위는 이에 제한되지 않고, 본 개시내용의 보호 범위는 청구범위의 보호 범위에 종속되어야 한다.

Claims

입력 회로, 제1 리셋 회로 및 출력 회로를 포함하는 시프트 레지스터 유닛으로서,
상기 입력 회로는 입력 단자의 입력 신호에 응답하여 제1 제어 노드 및 제1 노드에 대해 제1 제어를 수행한 후, 상기 제1 노드의 제어 하에 상기 제1 노드에 대해 상기 제1 제어와 상이한 제2 제어를 수행하도록 구성되는 입력 단자를 포함하고, 상기 제1 노드는 상기 입력 신호가 상기 제1 제어 노드에 대해 상기 제1 제어를 발생시키는 경로에 위치되고,
상기 제1 리셋 회로는 제1 리셋 신호에 응답하여 상기 제1 제어 노드를 리셋하도록 구성되고,
상기 출력 회로는 상기 제1 제어 노드의 레벨의 제어 하에 출력 신호를 출력 단자에 출력하도록 구성되는 시프트 레지스터 유닛.
제1항에 있어서, 상기 입력 회로는 제1 입력 서브-회로, 제2 입력 서브-회로 및 제1 노드 방전 서브-회로를 포함하고,
상기 제1 입력 서브-회로는 상기 입력 신호에 응답하여 상기 제1 노드에 대해 상기 제1 제어를 수행하도록 구성되고,
상기 제2 입력 서브-회로는 상기 입력 신호에 응답하여 상기 제1 제어 노드에 대해 상기 제1 제어를 수행하도록 구성되고,
상기 제1 노드 방전 서브-회로는 상기 제1 노드의 레벨의 제어 하에 상기 제1 노드에 대해 상기 제2 제어를 수행하도록 구성되는 시프트 레지스터 유닛.
제2항에 있어서,
상기 제1 입력 서브-회로는,
제1 트랜지스터 - 상기 제1 트랜지스터의 게이트 전극은 상기 입력 신호를 수신하기 위해 상기 입력 단자에 연결되고, 상기 제1 트랜지스터의 제1 전극은 제1 전압을 수신하기 위해 제1 전압 단자에 연결되고, 상기 제1 트랜지스터의 제2 전극은 상기 제1 노드에 연결됨 -
를 포함하고,
상기 제2 입력 서브-회로는,
제2 트랜지스터 - 상기 제2 트랜지스터의 게이트 전극은 상기 입력 신호를 수신하기 위해 상기 입력 단자에 연결되고, 상기 제2 트랜지스터의 제1 전극은 상기 제1 노드에 연결되고, 상기 제2 트랜지스터의 제2 전극은 상기 제1 제어 노드에 연결됨 -
를 포함하고,
상기 제1 노드 방전 서브-회로는,
제3 트랜지스터 - 상기 제3 트랜지스터의 게이트 전극과 제1 전극은 서로 전기적으로 연결되고 모두 상기 제1 노드에 연결되도록 구성되고, 상기 제3 트랜지스터의 제2 전극은 제2 제어 경로에 연결됨 -
를 포함하는 시프트 레지스터 유닛.
제3항에 있어서, 상기 제2 제어 경로는 상기 입력 단자인 시프트 레지스터 유닛.
제1항에 있어서, 상기 제1 리셋 회로는 상기 입력 회로와 대칭적으로 배치되고,
상기 제1 리셋 회로는 제1 리셋 단자를 포함하고 상기 제1 리셋 단자의 상기 제1 리셋 신호 및 상기 제2 노드의 레벨들의 제어 하에 상기 제2 노드에 대해 상기 제2 제어를 수행하도록 구성되고, 상기 제2 노드는 상기 제1 리셋 신호가 상기 제1 제어 노드에 대해 상기 제2 제어를 발생시키는 경로에 위치되는 시프트 레지스터 유닛.
제5항에 있어서, 상기 제1 리셋 회로는 제1 리셋 서브-회로, 제2 리셋 서브-회로 및 제2 노드 방전 서브-회로를 포함하고,
상기 제1 리셋 서브-회로는 상기 제1 리셋 신호에 응답하여 상기 제2 노드를 리셋하도록 구성되고,
상기 제2 리셋 서브-회로는 상기 제1 리셋 신호에 응답하여 상기 제1 제어 노드를 리셋하도록 구성되고,
상기 제2 노드 방전 서브-회로는 상기 제2 노드의 레벨의 제어 하에 상기 제2 노드에 대해 상기 제2 제어를 수행하도록 구성되는 시프트 레지스터 유닛.
제6항에 있어서,
상기 제1 리셋 서브-회로는,
제4 트랜지스터 - 상기 제4 트랜지스터의 게이트 전극은 상기 제1 리셋 신호를 수신하기 위해 상기 제1 리셋 단자에 연결되고, 상기 제4 트랜지스터의 제1 전극은 제2 전압을 수신하기 위해 제2 전압 단자에 연결되고, 상기 제4 트랜지스터의 제2 전극은 상기 제2 노드에 연결됨 -
를 포함하고,
상기 제2 리셋 서브-회로는,
제5 트랜지스터 - 상기 제5 트랜지스터의 게이트 전극은 상기 제1 리셋 신호를 수신하기 위해 상기 제1 리셋 단자에 연결되고, 상기 제5 트랜지스터의 제1 전극은 상기 제2 노드에 연결되고, 상기 제5 트랜지스터의 제2 전극은 상기 제1 제어 노드에 연결됨 -
를 포함하고,
상기 제2 노드 방전 서브-회로는,
제6 트랜지스터 - 상기 제6 트랜지스터의 게이트 전극과 제1 전극은 서로 전기적으로 연결되고 모두 상기 제2 노드에 연결되도록 구성되고, 상기 제6 트랜지스터의 제2 전극은 상기 제1 리셋 단자에 연결됨 -
를 포함하는 시프트 레지스터 유닛.
제1항 내지 제7항 중 어느 한 항에 있어서, 상기 출력 회로는,
제7 트랜지스터 - 상기 제7 트랜지스터의 게이트 전극은 상기 제1 제어 노드에 연결되고, 상기 제7 트랜지스터의 제1 전극은 상기 출력 신호로서 클록 신호를 수신하기 위해 클록 신호 단자에 연결되고, 상기 제7 트랜지스터의 제2 전극은 상기 출력 단자에 연결됨 -; 및
제1 스토리지 커패시터 - 상기 제1 스토리지 커패시터의 제1 전극은 상기 제1 제어 노드에 연결되고, 상기 제1 스토리지 커패시터의 제2 전극은 상기 출력 단자에 연결됨 -
를 포함하는 시프트 레지스터 유닛.
제1항 내지 제7항 중 어느 한 항에 있어서, 제1 제어 회로, 제1 제어 노드 노이즈 감소 회로 및 출력 노이즈 감소 회로를 추가로 포함하고,
상기 제1 제어 회로는 제2 제어 노드의 레벨을 제어하도록 구성되고,
상기 제1 제어 노드 노이즈 감소 회로는 상기 제2 제어 노드의 레벨의 제어 하에 상기 제1 제어 노드에서의 노이즈를 감소시키도록 구성되고,
상기 출력 노이즈 감소 회로는 상기 제2 제어 노드의 레벨의 제어 하에 상기 출력 단자에서의 노이즈를 감소시키도록 구성되는 시프트 레지스터 유닛.
제9항에 있어서,
상기 제1 제어 회로는,
제8 트랜지스터 - 상기 제8 트랜지스터의 게이트 전극과 제1 전극은 서로 전기적으로 연결되고 제3 전압을 수신하기 위해 모두 제3 전압 단자에 연결되도록 구성되고, 상기 제8 트랜지스터의 제2 전극은 상기 제2 제어 노드에 연결됨 -; 및
제9 트랜지스터 - 상기 제9 트랜지스터의 게이트 전극은 상기 제1 제어 노드에 연결되고, 상기 제9 트랜지스터의 제1 전극은 상기 제2 제어 노드에 연결되고, 상기 제9 트랜지스터의 제2 전극은 제4 전압을 수신하기 위해 제4 전압 단자에 연결됨 -
를 포함하고,
상기 제1 제어 노드 노이즈 감소 회로는,
제10 트랜지스터 - 상기 제10 트랜지스터의 게이트 전극은 상기 제2 제어 노드에 연결되고, 상기 제10 트랜지스터의 제1 전극은 상기 제1 제어 노드에 연결되고, 상기 제10 트랜지스터의 제2 전극은 상기 제4 전압을 수신하기 위해 상기 제4 전압 단자에 연결됨 -
를 포함하고,
상기 출력 노이즈 감소 회로는,
제11 트랜지스터 - 상기 제11 트랜지스터의 게이트 전극은 상기 제2 제어 노드에 연결되고, 상기 제11 트랜지스터의 제1 전극은 상기 출력 단자에 연결되고, 상기 제11 트랜지스터의 제2 전극은 상기 제4 전압을 수신하기 위해 상기 제4 전압 단자에 연결됨 -
를 포함하는 시프트 레지스터 유닛.
제1항 내지 제7항 중 어느 한 항에 있어서, 제2 리셋 회로를 추가로 포함하고, 상기 제2 리셋 회로는 제2 리셋 신호에 응답하여 상기 제1 제어 노드를 리셋하도록 구성되는 시프트 레지스터 유닛.
제11항에 있어서, 상기 제2 리셋 회로는 제12 트랜지스터를 포함하고, 상기 제12 트랜지스터의 게이트 전극은 상기 제2 리셋 신호를 수신하기 위해 제2 리셋 단자에 연결되고, 상기 제12 트랜지스터의 제1 전극은 상기 제1 제어 노드에 연결되고, 상기 제12 트랜지스터의 제2 전극은 제4 전압을 수신하기 위해 제4 전압 단자에 연결되는 시프트 레지스터 유닛.
제1항 내지 제7항 중 어느 한 항에 있어서, 제2 제어 회로를 추가로 포함하고, 상기 제2 제어 회로는 상기 입력 신호에 응답하여 제2 제어 노드에 대해 상기 제2 제어를 수행하도록 구성되는 시프트 레지스터 유닛.
제13항에 있어서, 상기 제2 제어 회로는,
제13 트랜지스터 - 상기 제13 트랜지스터의 게이트 전극은 상기 입력 신호를 수신하기 위해 상기 입력 단자에 연결되고, 상기 제13 트랜지스터의 제1 전극은 상기 제2 제어 노드에 연결되고, 상기 제13 트랜지스터의 제2 전극은 제4 전압을 수신하기 위해 제4 전압 단자에 연결됨 -; 및
제14 트랜지스터 - 상기 제14 트랜지스터의 게이트 전극은 상기 제1 리셋 신호를 수신하기 위해 제1 리셋 단자에 연결되고, 상기 제14 트랜지스터의 제1 전극은 상기 제2 제어 노드에 연결되고, 상기 제14 트랜지스터의 제2 전극은 상기 제4 전압을 수신하기 위해 상기 제4 전압 단자에 연결됨 -
를 포함하는 시프트 레지스터 유닛.
제1항 내지 제14항 중 어느 한 항에 따른 시프트 레지스터 유닛을 포함하는 게이트 구동 회로.
제15항에 따른 게이트 구동 회로를 포함하는 디스플레이 디바이스.
제1항 내지 제14항 중 어느 한 항에 따른 시프트 레지스터 유닛의 구동 방법으로서,
제1 스테이지에서, 상기 입력 회로가 상기 입력 신호에 응답하여 상기 제1 제어 노드 및 상기 제1 노드에 대해 상기 제1 제어를 수행하고, 상기 출력 회로가 로우 레벨의 출력 신호를 상기 출력 단자에 출력하는 단계;
제2 스테이지에서, 상기 입력 회로가 상기 제1 노드의 레벨에 응답하여 상기 제1 노드에 대해 상기 제2 제어를 수행하고, 상기 출력 회로가 하이 레벨의 출력 신호를 상기 출력 단자에 출력하는 단계; 및
제3 스테이지에서, 상기 제1 리셋 회로가 상기 제1 리셋 신호의 제어 하에 상기 제1 제어 노드를 리셋하는 단계
를 포함하는 시프트 레지스터 유닛의 구동 방법.
제5항에 따른 시프트 레지스터 유닛의 구동 방법으로서, 상기 입력 신호와 상기 제1 리셋 신호는 서로 교환되고, 상기 구동 방법은,
제1 스테이지에서, 상기 제1 리셋 회로가 상기 입력 신호에 응답하여 상기 제1 제어 노드 및 상기 제2 노드에 대해 상기 제1 제어를 수행하고, 상기 출력 회로가 로우 레벨의 출력 신호를 상기 출력 단자에 출력하는 단계;
제2 스테이지에서, 상기 제1 리셋 회로가 상기 제2 노드의 레벨에 응답하여 상기 제2 노드에 대해 상기 제2 제어를 수행하고, 상기 출력 회로가 하이 레벨의 출력 신호를 상기 출력 단자에 출력하는 단계; 및
제3 스테이지에서, 상기 입력 회로가 상기 제1 리셋 신호의 제어 하에 상기 제1 제어 노드를 리셋하는 단계
를 포함하는 시프트 레지스터 유닛의 구동 방법.
제13항에 따른 시프트 레지스터 유닛의 구동 방법으로서,
제1 스테이지에서, 상기 입력 회로가 상기 입력 신호에 응답하여 상기 제1 제어 노드 및 상기 제1 노드에 대해 상기 제1 제어를 수행하고, 상기 제2 제어 회로가 상기 입력 신호에 응답하여 상기 제2 제어 노드의 레벨에 대해 상기 제2 제어를 수행하고, 상기 출력 회로가 로우 레벨의 출력 신호를 상기 출력 단자에 출력하는 단계;
제2 스테이지에서, 상기 입력 회로가 상기 제1 노드의 레벨에 응답하여 상기 제1 노드에 대해 상기 제2 제어를 수행하고, 상기 출력 회로가 하이 레벨의 출력 신호를 상기 출력 단자에 출력하는 단계; 및
제3 스테이지에서, 상기 제1 리셋 회로가 상기 제1 리셋 신호의 제어 하에 상기 제1 제어 노드를 리셋하고, 상기 제2 제어 회로가 상기 제1 리셋 신호에 응답하여 상기 제2 제어 노드의 레벨에 대해 상기 제2 제어를 수행하는 단계
를 포함하는 시프트 레지스터 유닛의 구동 방법.