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KR20180014984A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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KR20180014984A
KR20180014984A KR1020160098512A KR20160098512A KR20180014984A KR 20180014984 A KR20180014984 A KR 20180014984A KR 1020160098512 A KR1020160098512 A KR 1020160098512A KR 20160098512 A KR20160098512 A KR 20160098512A KR 20180014984 A KR20180014984 A KR 20180014984A
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엄대성
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에스케이하이닉스 주식회사
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Abstract

반도체 장치 및 그 제조 방법이 개시된다. 개시된 반도체 장치는 채널막을 감싸며 교대로 적층된 제1 도전 패턴들 및 제1 층간 절연막들을 포함하는 셀 구조물; 상기 셀 구조물로부터 분리되고, 교대로 적층된 제2 도전 패턴들 및 제2 층간 절연막들을 포함하는 소스 연결 구조물; 및 상기 소스 연결 구조물에 연결된 소스 디스차지 트랜지스터를 포함한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 소스 라인 바운싱을 개선할 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 다수의 메모리 셀들을 포함한다. 반도체 장치의 고집적화를 위해 3차원으로 배열된 메모리 셀들을 포함하는 3차원 반도체 메모리 장치가 제안된 바 있다.
3차원 반도체 메모리 장치의 메모리 셀들은 서로 상에 적층된다. 메모리 셀들은 채널막을 통해 메모리 스트링 단위로 직렬 연결된다. 채널막은 비트 라인과 소스 라인에 연결된다.
메모리 소자의 동작 시 공통 소스 라인을 통해 많은 전류가 흐르는 경우 공통 소스 라인의 전압이 변동하는 소스 라인 바운싱 현상이 발생한다. 이러한 소스 라인 바운싱 현상은 메모리 소자의 특성을 저하시킨다.
본 발명은 소스 라인 바운싱을 개선할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시예에 따르면, 채널막을 감싸며 교대로 적층된 제1 도전 패턴들 및 제1 층간 절연막들을 포함하는 셀 구조물; 상기 셀 구조물로부터 분리되고, 교대로 적층된 제2 도전 패턴들 및 제2 층간 절연막들을 포함하는 소스 연결 구조물; 및 상기 소스 연결 구조물에 연결된 소스 디스차지 트랜지스터를 포함하는 반도체 장치가 제공된다.
또한, 본 발명의 일 실시예에 따르면, 기판 상에, 소스 디스차지 트랜지스터를 형성하는 단계; 상기 소스 디스차지 트랜지스터 상에 제1 물질막들 및 제2 물질막들이 교대로 적층된 적층물을 형성하는 단계; 상기 적층물을 제1 적층물 및 제2 적층물로 분리하는 슬릿을 형성하는 단계; 상기 슬릿을 통해 상기 제1 및 제2 적층물의 상기 제2 물질막들을 도전 패턴들로 대체하여, 셀 구조물 및 소스 연결 구조물을 형성하는 단계; 상기 소스 연결 구조물의 상기 도전 패턴과 상기 소스 디스차지 트랜지스터에 접속된 콘택 플러그들을 형성하는 단계; 및 상기 콘택 플러그들 상에 상기 소스 연결 구조물과 상기 소스 디스차지 트랜지스터를 연결하는 소스 픽업 라인을 형성하는 단계를 포함하는 반도체 장치의 제조방법이 제공된다.
본 발명에 따르면, 메모리 소자의 크기를 증가시키는 일 없이 소스 라인 바운싱을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 소스 디스차지 트랜지스터 인접 수직 적층 메쉬 구조의 설명을 위한 사시도이다.
도 3은 상기 수직 적층 메쉬 구조의 설명을 위하여 도 2의 x-방향으로 바라본 사시도이다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 스트링 구조를 설명하고, 소스 픽업 라인과 공통 소스 라인의 연결관계를 설명하기 위한 도면들이다.
도 5는 본 발명의 일 실시 예에 따른 스트링 구조를 설명하고, 소스 픽업 라인과 공통 소스 라인의 연결관계를 설명하기 위한 단면도이다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위하여 도 2의 I-I'선을 기준으로 하는 단면도들을 도시한다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 셀 어레이 영역(CAR), 워드 라인 콘택 영역(WCTR), 디코딩 회로 영역(DCR), 메탈 라인 콘택 영역(MCTR), 더미 구조 영역(DSR) 및 소스 디스차지 영역(SDR)을 포함할 수 있다.
셀 어레이 영역(CAR)은 셀 어레이가 위치하는 영역으로, 데이터 저장을 위한 메모리 셀들이 형성된다. 일례로, 적어도 하나의 소스 선택 트랜지스터, 복수의 소스 사이드 메모리 셀들, 적어도 하나의 파이프 트랜지스터, 복수의 드레인 사이드 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터가 직렬로 연결된 스트링들이 셀 어레이 영역(CAR)에 배열될 수 있다. 여기서, 스트링들 각각은 U자 형태로 형성될 수 있다. 다른 예로, 적어도 하나의 소스 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터가 직렬로 연결된 스트링들이 셀 어레이 영역(CAR)에 배열될 수 있다. 여기서, 스트링들 각각은 기판(SUB)의 표면으로부터 돌출된 채널막을 따라 스트레이트 형태로 형성될 수 있다.
상기 셀 어레이 영역(CAR)에 워드 라인들, 선택 라인들 및 비트 라인들이 배치된다. 워드 라인들 및 비트 라인들은 상기 복수의 메모리 셀들에 전기적 연결된다.
상기 워드 라인 콘택 영역(WCTR)은 적층된 메모리 셀들을 각각 구동하기 위해 셀 어레이 영역(CAR)에 적층된 워드 라인들로부터 연장된 영역이며, 워드 라인 콘택 플러그들에 연결되는 영역이다. 도면에 도시되진 않았으나, 반도체 장치는 셀 어레이 영역(CAR)에 형성된 선택 라인들로부터 연장된 선택 라인 콘택 영역을 더 포함할 수 있다.
예를 들어, 셀 어레이 영역(CAR)을 기준으로 시계 방향으로 네 면(<1>~<4>)이 정의되는 경우, 마주하는 제1 면(<1>) 및 제3 면(<3>) 중 적어도 하나와 접하도록 워드 라인 콘택 영역(WCTR)이 정의될 수 있다. 일례로, 스트링이 U자 형태로 배열되는 경우, 도 1에 도시된 바와 같이, 제1 면(<1>) 및 제3 면(<3>)에 각각 워드 라인 콘택 영역(WCTR)이 정의될 수 있다. 다른 예로, 스트링이 스트레이트 형태로 배열되는 경우에는 제1 면(<1>) 또는 제3 면(<3>) 중 어느 하나에 워드 라인 콘택 영역(WCTR)이 정의될 수 있다.
상기 워드 라인 콘택 영역(WCTR)은 상기 셀 어레이 영역(CAR)과 상기 디코딩 회로 영역(DCR) 사이에 배치될 수 있으며, 워드 라인 콘택 영역(WCTR)에는 상기 워드 라인들과 상기 디코딩 회로 영역(DCR)의 구동 트랜지스터들을 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 배선 구조체는 워드 라인 콘택 플러그들을 포함할 수 있다.
상기 워드 라인들은 상기 셀 어레이 영역(CAR)으로부터 상기 워드 라인 콘택 영역(WCTR)으로 연장될 수 있다. 적층된 워드 라인들과 워드 라인 콘택 플러그들 간의 전기적 연결에서의 용이함을 위해, 워드 라인들은 상기 워드 라인 콘택 영역(WCTR)에서 계단식 구조(stepwise structure)로 형성될 수 있다.
상기 디코딩 회로 영역(DCR)은 선택 라인들 및 워드 라인들을 통해 상기 셀 어레이 영역(CAR) 상에 형성된 메모리 스트링들에 연결되어 메모리 스트링들에 동작 전압들을 전달하기 위한 구동 트랜지스터들이 형성되는 영역이다. 예를 들어, 디코딩 회로 영역(DCR)은 로우 디코더를 포함할 수 있고, 로우 디코더는 선택 라인들 및 워드 라인들에 동작 전압을 인가할지 여부를 제어하는 패스 트랜지스터들을 포함할 수 있다.
상기 메탈 라인 콘택 영역(MCTR)은 소스 라인 바운싱을 감소시키기 위해 적층된 메탈 라인들 및 메탈 라인 콘택 플러그들이 배치되는 영역이다. 예를 들어, 셀 어레이 영역(CAR)을 기준으로 시계 방향으로 네 면(<1>~<4>)이 정의되는 경우, 상기 워드 라인 콘택 영역(WCTR)이 접하는 제1 면(<1>)에 이웃하는 제2 면(<2>)과 인접하도록 메탈 라인 콘택 영역(MCTR)이 정의될 수 있다. 보다 구체적으로, 메탈 라인 콘택 영역(MCTR)은 셀 어레이 영역(CAR)의 제2 면(<2>)과 이격되고, 셀 어레이 영역(CAR)의 제2 면(<2>)과 마주하도록 배치된다.
상기 메탈 라인 콘택 영역(MCTR)은 상기 셀 어레이 영역(CAR)과 상기 소스 디스차지 영역(SDR) 사이에 배치될 수 있으며, 메탈 라인 콘택 영역(MCTR)에는 상기 공통 소스 라인과 상기 소스 디스차지 영역(SDR)에 배치된 소스 디스차지 트랜지스터를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 배선 구조체는 메탈 라인 콘택 플러그들일 수 있다.
상기 메탈 라인들은 상기 워드 라인들과 달리, 상기 셀 어레이 영역(CAR)으로부터 연장되지 않는다. 상기 메탈 라인 콘택 영역(MCTR)이 상기 셀 어레이 영역(CAR)과 이격되어 있고, 상기 메탈 라인들은 상기 메탈 라인 콘택 영역(MCTR) 내에서만 존재한다.
상기 메탈 라인 콘택 영역(MCTR)은 워드 라인 콘택 영역(WCTR)에 계단식 구조를 형성하기 위한 패터닝 과정을 이용하여 정의될 수 있다. 또한, 본 발명의 일 실시 예는 워드 라인 콘택 영역(WCTR)을 패터닝하는 과정에서 정의될 수 있는 계단식 구조물을 메탈 라인 콘택 영역(MCTR)에 잔류시키고, 메탈 라인 콘택 영역(MCTR)에 형성된 계단식 구조물을 소스 라인 바운싱 감소를 위해 이용한다. 이로써, 본 발명의 일 실시 예는 소스 라인 바운싱 감소를 위한 구조물 배치를 위해 별도의 공간을 더 확보하지 않아도 되고, 공정 진행 과정에서 잔류되는 공간을 메탈 라인 콘택 영역(MCTR)으로 활용할 수 있다.
메탈 라인 콘택 영역(MCTR)에 소스 라인 바운싱 감소를 위한 계단식 구조물을 형성하는 과정에서 상기 더미 구조 영역(DSR)에 더미 구조물이 잔류될 수 있다. 더미 구조물은 메탈 라인 콘택 영역(MCTR)으로부터 이격된 더미 구조 영역(DSR) 에 배치될 수 있다.
상기 더미 구조 영역(DSR)은 상기 워드 라인 콘택 영역(WCTR)과 상기 소스 디스차지 영역(SDR) 사이에 배치될 수 있다, 또한, 상기 더미 구조 영역(DSR)은 상기 메탈 라인 콘택 영역(MCTR) 양측에 각각 위치할 수 있다. 상기 더미 구조 영역(DSR) 상부의 더미 구조물은 후술하는 슬릿들(도 2의 SI)에 의해 상기 셀 어레이 영역(CAR) 및 상기 워드 라인 콘택 영역(WCTR) 상부의 워드 라인 적층 구조물 및 상기 메탈 라인 콘택 영역(MCTR) 상부의 계단식 구조물 모두로부터 이격되도록 배치될 수 있다.
상기 소스 디스차지 영역(SDR)은 상기 셀 어레이 영역(CAR)으로부터 연장되는 공통 소스 라인들과 연결되어 상기 공통 소스 라인들의 전압을 방전하기 위한 소스 디스차지 트랜지스터가 형성되는 영역이다. 예를 들어, 반도체 장치가 동작하는 동안, 비트 라인의 전압 레벨은 공통 소스 라인과 연결된 소스 디스차지 트랜지스터를 통해 프리차지 레벨로부터 접지 전압으로 디스차지될 수 있다.
상기 소스 디스차지 영역(SDR)은 상기 메탈 라인 콘택 영역(MCTR)을 사이에 두고 상기 셀 어레이 영역(CAR)의 적어도 일면 (예를 들어, 제2 면<2>) 에 마주하여 배치될 수 있다.
후술하는 바와 같이, 상기 소스 디스차지 영역(SDR)과 상기 메탈 라인 콘택 영역(MCTR)에는 소스 라인 바운싱 현상을 개선하기 위한 수직 적층 메쉬(Vertical Stack Mesh) 구조가 도입된다.
한편, 도면에는 도시되지 아니하였으나, 반도체 메모리 장치는 메모리 셀들의 구동 및 메모리 셀들에 저장된 데이터를 판독하는 주변 회로로서, 페이지 버퍼, 워드 라인 드라이버, 센스 앰프, 제어 회로 등을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 수직 적층 메쉬 구조의 설명을 위한 사시도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 계단식 구조를 이루는 셀 구조물(CS) 및 소스 연결 구조물(SLS)을 포함할 수 있다. 본 발명의 실시 예에 따른 반도체 장치는 계단식 구조를 이루는 더미 구조물(DS)을 더 포함할 수 있다. 셀 구조물(CS), 소스 연결 구조물(SLS), 및 더미 구조물(DS)은 슬릿들(SI)에 의해 서로 분리된다.
셀 구조물(CS) 및 소스 연결 구조물(SLS) 각각은 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함한다. 셀 구조물(CS)의 층간 절연막들(ILD) 및 도전 패턴들(CP)과 소스 연결 구조물(SLS)의 층간 절연막들(ILD) 및 도전 패턴들(CP)은 슬릿들(SI)에 의해 서로로부터 완전히 격리된다.
셀 구조물(CS)은 셀 어레이 영역(CAR)으로부터 워드 라인 콘택 영역(WCTR)으로 연장되고, 워드 라인 콘택 영역(WCTR) 상에서 계단식 구조를 형성한다. 셀 구조물(CS)의 도전 패턴들(CP)은 워드 라인 콘택 영역(WCTR) 상에 배치된 워드 라인 콘택 플러그들(WPLG)에 연결되어 전기적인 신호를 인가 받는다. 셀 구조물(CS)의 적층된 도전 패턴들(CP)은 워드 라인 콘택 플러그들(WPLG)에 용이하게 연결되기 위해, 워드 라인 콘택 영역(WCTR) 상에서 계단식 구조를 형성할 수 있다. 셀 구조물(CS)은 셀 어레이 영역(CAR) 상에 배치된 채널막들(CH)에 의해 관통될 수 있다. 채널막들(CH)은 스트링의 구조에 따라 다양한 형태로 형성될 수 있다. 채널막들(CH) 각각의 형태와, 스트링 구조의 구체적인 예는 도 4a 및 도 5를 참조하여 후술하기로 한다.
소스 연결 구조물(SLS)은 셀 구조물(CS)에 이웃하여 배치되고, 메탈 라인 콘택 영역(MCTR) 상에 배치된다. 소스 연결 구조물(SLS)은 메탈 라인 콘택 영역(MCTR) 상에 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함한다. 소스 연결 구조물(SLS)의 층간 절연막들(ILD) 및 도전 패턴들(CP)은 메탈 라인 콘택 영역(MCTR) 상에서 계단식 구조를 형성한다. 소스 연결 구조물(SLS)의 도전 패턴들(CP)은 메탈 라인 콘택 영역(MCTR) 상에 배치된 메탈 라인 콘택 플러그들(MPLG)에 연결되어 전기적인 신호를 인가 받는다. 소스 연결 구조물(SLS)의 적층된 도전 패턴들(CP)은 메탈 라인 콘택 플러그들(MPLG)에 용이하게 연결되기 위해, 메탈 라인 콘택 영역(MCTR) 상에서 계단식 구조를 형성할 수 있다.
소스 연결 구조물(SLS)의 적층된 도전 패턴들(CP)은 메탈 라인 콘택 플러그들(MPLG)을 경유하여 소스 픽업 라인(ESL)에 연결될 수 있다.
소스 픽업 라인(ESL)은 셀 어레이 영역(CAR)의 채널막들(CH)에 접속된 공통 소스 라인에 연결된다. 소스 픽업 라인(ESL)과 공통 소스 라인의 연결 구조는 스트링의 구조에 따라 다양하게 변경될 수 있다. 소스 픽업 라인(ESL)과 공통 소스 라인의 연결관계는 도 4a 내지 도 5를 참조하여 후술하기로 한다. 소스 픽업 라인(ESL)은 메탈 라인 콘택 플러그들(MPLG) 상부에 배치되고, 메탈 라인 콘택 플러그들(MPLG)에 연결된다. 소스 픽업 라인(ESL)은 메탈 라인 콘택 영역(MCTR) 상부로부터 소스 디스차지 영역(SDR)의 상부로 연장된다. 소스 픽업 라인(ESL)은 소스 디스차지 영역(SDR) 상부의 소스 디스차지 트랜지스터(SDT)로 연결된다. 소스 디스차지 트랜지스터(SDR)의 접합 영역은 주변 콘택 플러그들(PPLG) 중 어느 하나에 연결될 수 있다. 소스 픽업 라인(ESL)은 주변 콘택 플러그들(PPLG)에 연결되고, 주변 콘택 플러그들(PPLG)을 경유하여 소스 디스차지 트랜지스터(SDR)에 연결될 수 있다.
상기 메탈 라인 콘택 영역(MCTR)에 적층된 도전 패턴들 (CP) 및 이들에 연결되는 메탈 라인 콘택 플러그들(MPLG), 그리고 소스 픽업 라인(ESL)은 상기 수직 적층 메쉬 구조를 형성한다. 소스 픽업 라인(ESL)은 행 방향(x-방향)과 열 방향(y-방향)으로 각각 연장하는 다수의 가닥 구조를 가질 수 있다.
더미 구조물(DS)은 더미 구조 영역(DSR) 상에 배치된다. 더미 구조물(DS)은 교대로 적층된 층간 절연막들(ILD) 및 희생막들(SC)을 포함할 수 있다. 더미 구조물(DS)의 층간 절연막들(ILD) 및 희생막들(SC)은 계단식 구조를 형성할 수 있다. 더미 구조물(DS)은 슬릿들(SI)에 의해 셀 구조물(CS) 및 소스 연결 구조물(SLS)로부터 완전히 이격될 수 있다. 더미 구조물(DS)의 층간 절연막들(ILD: 더미 층간 절연막들), 소스 연결 구조물(SLS)의 층간 절연막들(ILD: 소스 층간 절연막들), 및 셀 구조물(CS)의 층간 절연막들(ILD: 셀 층간 절연막들)은 동일한 층에 각각 배치될 수 있다. 더미 구조물(DS)의 희생막들(SC), 소스 연결 구조물(SLS)의 도전 패턴들(CP: 연결 도전 패턴들), 및 셀 구조물(CS)의 도전 패턴들(CP: 셀 도전 패턴들)은 동일한 층에 각각 배치될 수 있다.
도 3은 상기 수직 적층 메쉬 구조의 설명을 위하여 도 2의 x-방향으로 바라본 사시도이다.
도 3을 참조하면, 소스 픽업 라인(ESL)의 x-방향으로 연장하는 다수의 가닥들(ESL1 내지 ESL8 : ESL_X) 각각이 소스 연결 구조물(SLS)의 적층된 도전 패턴들(CP) 상에 연결되어 있는 메탈 라인 콘택 플러그들(MPLG)과 연결될 수 있다. 또한, 소스 픽업 라인(ESL)의 y-방향으로 연장하는 다수의 가닥들(ESL9 내지 ESL11 : ESL_Y) 각각이 주변 콘택 플러그들(PPLG)를 통하여 소스 디스차지 트랜지스터(SDT)에 연결될 수 있다.
메탈 라인 콘택 영역(MCTR)에서 계단식 구조로 적층된 도전 패턴들(CP)은 슬릿(SI)을 사이에 두고 셀 어레이 영역(CAR)의 스트링들과 분리된다. 메탈 라인 콘택 영역(MCTR) 상부에 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함하는 소스 연결 구조물(SLS)은 슬릿(SI)에 의해 더미 구조물(DS)의 층간 절연막들(ILD) 및 희생막들(SC)로부터 분리된다.
계단 형태의 연결 도전 패턴들(CP) 은 그의 상부로 지나가는 소스 픽업 라인(ESL)과 메탈 라인 콘택 플러그들(MPLG)을 통해 연결된다. 이에 의해, 소스 픽업 라인(ESL)으로부터 소스 디스차지 트랜지스터(SDR)로 이어지는 전류 경로에 추가적인 전기적 연결 경로가 형성된다. 이와 같이, 계단 형태의 연결 도전 패턴들(CP), 및 다수의 메탈 라인 콘택 플러그들(MPLG)을 포함하는 수직 적층 메쉬 구조는 소스 픽업 라인(ESL)으로부터 소스 디스차지 트랜지스터(SDR)로 이어지는 전류 경로를 증가시키므로 소스 픽업 라인(ESL)과 소스 디스차지 트랜지스터(SDR) 사이의 배선 저항을 감소시키고, 소스 라인 바운싱 현상을 감소시킬 수 있다. 이때, 메탈 라인 콘택 플러그들(MPLG)이 많이 배치될수록 수직 적층 메쉬 구조의 소스 라인 바운싱 감소 효과는 높아질 수 있다. 또한, 전류 센싱 마진이 개선되어 전류 센싱 안정화가 가능하다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 스트링 구조를 설명하고, 소스 픽업 라인과 공통 소스 라인의 연결관계를 설명하기 위한 도면들이다. 특히, 도 4a는 도 2의 I-I' 선을 따라 절취한 단면도이다. 절연막들은 설명의 편의를 위해, 도 4a에 도시되지 않았다.
도 4a를 참조하면, 셀 어레이 영역(CAR)에 채널막(CH)이 형성된다. 채널막(CH)은 U자 타입, W자 타입, 스트레이트 타입 등 다양한 형태로 형성될 수 있다. 도 4a는 채널막(CH)이 U자 타입인 경우를 예시하였다.
도 4a에 도시된 바와 같이, U자 타입의 메모리 스트링(UCST)은 U자 타입의 채널막(CH)을 따라 배열된 메모리 셀들 및 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들의 게이트들 및 선택 트랜지스터들의 게이트들은 도전 패턴들(CP1 내지 CPn : CP)에 연결될 수 있다.
채널막(CH)은 파이프 게이트 내부에 매립된 파이프 채널막(P_CH)과, 파이프 채널막(P_CH)으로부터 연장된 소스측 채널막(S_CH) 및 드레인측 채널막(D_CH)을 포함할 수 있다. 채널막(CH)은 U자형 홀의 중심 영역을 채우는 코어 절연막을 감싸며 튜브형으로 형성되거나, U자형 홀의 중심 영역을 완전히 채우는 매립형으로 형성될 수 있다. 채널막(CH)은 공통 소스 라인(SL)과 비트 라인(BL) 사이에 전기적으로 연결될 수 있다. 비트 라인(BL)과 공통 소스 라인(SL)은 서로 다른 층에 배치되며, 서로 이격된다. 예를 들어, 공통 소스 라인(SL)은 비트 라인(BL) 하부에 배치될 수 있다. 공통 소스 라인(SL)은 소스측 채널막(S_CH)의 상단에 전기적으로 연결될 수 있다. 공통 소스 라인(SL)과 소스측 채널막(S_CH) 사이에 소스 콘택 플러그가 형성될 수 있다. 비트 라인(BL)은 드레인측 채널막(D_CH)의 상단에 전기적으로 연결될 수 있다. 비트 라인(BL)은 공통 소스 라인(SL)과 교차하는 방향을 따라 연장될 수 있다. 비트 라인(BL)과 드레인측 채널막(D_CH) 사이에 드레인 콘택 플러그(DCT)가 형성될 수 있다.
앞서 설명한 바와 같이, 비트 라인(BL)과 공통 소스 라인(SL)이 서로 다른 층에 배치되고, 공통 소스 라인(SL)은 비트 라인(BL) 하부에 배치될 수 있다. 메탈 라인 콘택 영역(MCTR) 상부의 소스 픽업 라인(ESL)은 공통 소스 라인(SL)과 동일층에 배치되고, 공통 소스 라인(SL)으로부터 연장된 부분일 수 있다. 공통 소스 라인(SL)은 드레인 콘택 플러그(DCT)에 연결되지 않도록 우회 구조를 갖는다. 예를 들어, 도 4b에 도시된 바와 같이, 공통 소스 라인(SL)은 x-방향으로 연장된 제1 라인부(SL1) 및 제1 라인부(SL1)로부터 소스 픽업 라인(ESL)을 향하여 y-방향으로 연장되고 드레인 콘택 플러그들(DCT)에 연결되지 않도록 배치된 제2 라인부(SL2)를 포함할 수 있다. 소스 픽업 라인(ESL)은 제2 라인부(SL2)로부터 연장될 수 있다..
도 4a를 참조하면, 도전 패턴들(CP1 내지 CPn)은 셀 어레이 영역(CAR) 상부와 메탈 라인 콘택 영역(MCTR) 상부에 서로 이격된 n개의 층에 배치될 수 있다. 셀 어레이 영역(CAR) 상부의 도전 패턴들(CP1 내지 CPn)은 소스측 도전 패턴들(CP_S) 및 드레인측 도전 패턴들(CP_D)을 포함할 수 있다. 소스측 도전 패턴들(CP_S)은 소스측 채널막(S_CH)을 감싸고, 서로 상에 이격되어 적층될 수 있다. 소스측 도전 패턴들(CP_S)은 소스측 워드 라인들(WL_S) 및 소스 선택 라인(SSL)을 포함할 수 있다. 소스 선택 라인(SSL)은 소스측 워드 라인들(WL_S) 상에 배치될 수 있다. 소스 선택 라인(SSL)은 소스측 워드 라인들(WL_S) 상에 1층 또는 2층 이상으로 배치될 수 있다. 도면에는 소스 선택 라인(SSL)이 소스측 도전 패턴들(CP_S)의 최상층에 배치된 n번째 패턴(CPn) 및 그 하부의 n-1번째 패턴(CPn-1)으로 구성된 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다. 드레인측 도전 패턴들(CP_D)은 드레인측 채널막(D_CH)을 감싸고, 서로 상에 이격되어 적층될 수 있다. 드레인측 도전 패턴들(CP_D)은 드레인측 워드 라인들(WL_D) 및 드레인 선택 라인(DSL)을 포함할 수 있다. 드레인 선택 라인(DSL)은 드레인측 워드 라인들(WL_D) 상에 배치될 수 있다. 드레인 선택 라인(DSL)은 드레인측 워드 라인들(WL_D) 상에 1층 또는 2층 이상으로 배치될 수 있다. 도면에는 드레인 선택 라인(DSL)이 드레인측 도전 패턴들(CP_D)의 최상층에 배치된 n번째 패턴(CPn) 및 그 하부의 n-1번째 패턴(CPn-1)으로 구성된 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다.
소스측 도전 패턴들(CP_S) 및 드레인측 도전 패턴들(CP_D)은 슬릿(SI)을 사이에 두고 분리될 수 있다.
파이프 게이트(PG)는 소스측 도전 패턴들(CP_S) 및 드레인측 도전 패턴들(CP_D) 하부에 배치되고, 파이프 채널막(P_CH)을 감싸도록 형성될 수 있다. 파이프 게이트(PG)는 도전 패턴들(CP1 내지 CPn) 하부에 배치될 수 있다.
도 4a에 도시된 바와 같이, 채널막(CH)의 외벽은 다층막(MLA)으로 둘러싸일 수 있다. 다층막(MLA)은 터널 절연막, 데이터 저장막, 및 블로킹 절연막을 포함할 수 있다. 터널 절연막은 채널막(CH)의 외벽 형상을 따라 형성되고, 데이터 저장막은 터널 절연막의 외벽 형상을 따라 형성되고, 블로킹 절연막은 데이터 저장막의 외벽 형상을 따라 형성될 수 있다.
소스측 메모리 셀들은 소스측 채널막(S_CH)과 소스측 워드 라인들(WL_S)의 교차부들에 형성되고, 드레인측 메모리 셀들은 드레인측 채널막(D_CH)과 드레인측 워드 라인들(WL_D)의 교차부들에 형성된다. 소스 선택 트랜지스터는 소스측 채널막(S_CH)과 소스 선택 라인(SSL)의 교차부에 형성되고, 드레인 선택 트랜지스터는 드레인측 채널막(D_CH)과 드레인 선택 라인(DSL)의 교차부에 형성된다. 파이프 트랜지스터는 파이프 채널막(P_CH)과 파이프 게이트(PG)의 교차부에 형성된다. 하나의 채널막(CH)을 따라 배열된 소스 선택 트랜지스터, 소스측 메모리 셀들, 파이프 트랜지스터, 드레인측 메모리 셀들, 및 드레인 선택 트랜지스터는 채널막(CH)을 통해 직렬로 연결될 수 있다. 직렬 연결된 소스 선택 트랜지스터, 소스측 메모리 셀들, 파이프 트랜지스터, 드레인측 메모리 셀들, 및 드레인 선택 트랜지스터는 채널막(CH)의 U자 타입 형태를 따라 U자 타입 메모리 스트링(UCST)을 정의한다.
메탈 라인 콘택 영역(MCTR) 상부의 도전 패턴들(CP1 내지 CPn)은 연결 도전 패턴들(CP_L)로서 슬릿(SI)에 의해 셀 어레이 영역 상부의 소스측 도전 패턴들(CP_S) 및 드레인측 도전 패턴들(CP_D)로부터 완전히 분리될 수 있다.
연결 도전 패턴들(CP_L)은 계단식 구조로 적층되고, 메탈 라인 콘택 플러그들(MPLG)에 연결된다. 메탈 라인 콘택 플러그들(MPLG)은 소스 픽업 라인(ESL)을 향해 연장되고, 소스 픽업 라인(ESL)에 접촉된다. 소스 픽업 라인(ESL)은 소스 디스차지 영역(SDR) 상부로 연장된다. 기판(SUB)의 소스 디스차지 영역(SDR) 내에 소스 디스차지 트랜지스터의 접합 영역(Jn)이 형성될 수 있다. 소스 디스차지 트랜지스터의 접합 영역(Jn)은 주변 콘택 플러그들(PPLG)에 연결된다. 주변 콘택 플러그들(PPLG)은 소스 픽업 라인(ESL)을 향해 연장되고, 소스 픽업 라인(ESL)에 접촉된다.
도 5는 본 발명의 일 실시 예에 따른 스트링 구조를 설명하고, 소스 픽업 라인과 공통 소스 라인의 연결관계를 설명하기 위한 단면도이다. 특히, 도 5는 도 2의 I-I' 선을 따라 절취한 단면도이다. 절연막들은 설명의 편의를 위해, 도 5에 도시되지 않았다.
도 5를 참조하면, 채널막(CH)은 스트레이트 타입으로 형성될 수 있다. 스트레이트 타입의 메모리 스트링(SCST)은 스트레이트 타입의 채널막(CH)을 따라, 적층된 메모리 셀들 및 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들의 게이트들 및 선택 트랜지스터들의 게이트들은 셀 도전 패턴들(CP_C)에 연결될 수 있다. 셀 도전 패턴들(CP_C)은 셀 어레이 영역(CAR) 상에 적층된 제1 내지 제n 도전 패턴들(CP1 내지 CPn)을 포함할 수 있다. 셀 도전 패턴들(CP_C)은 적어도 한층의 소스 셀렉트 라인(SSL), 소스 셀렉트 라인(SSL) 상부의 워드 라인들(WL), 및 워드라인들(WL) 상부에 배치되고 적어도 한층의 드레인 셀렉트 라인(DSL)을 포함할 수 있다.
채널막(CH)은 셀 도전 패턴들(CP_C)을 관통한다. 채널막(CH)은 스트레이트 타입 홀의 중심 영역을 채우는 코어 절연막을 감싸며 튜브형으로 형성되거나, 스트레이트 타입 홀의 중심 영역을 완전히 채우는 매립형으로 형성될 수 있다. 채널막(CH)의 상단은 그의 상부로 지나가는 비트 라인(BL)에 전기적으로 연결될 수 있다. 비트 라인(BL)과 채널막(CH) 사이에 드레인 콘택 플러그(미도시)가 더 형성될 수 있다. 채널막(CH)은 공통 소스 라인(SL)에 연결될 수 있다. 공통 소스 라인(SL)은 다양한 구조로 형성될 수 있다. 공통 소스 라인(SL)은 채널막(CH)의 바닥면에 접촉될 수 있다. 공통 소스 라인(SL)은 셀 도전 패턴들(CP_S) 하부에 배치된다. 공통 소스 라인(SL)은 기판(SUB) 상에 형성된 도프트 폴리 실리콘막일 수 있다. 공통 소스 라인(SL)은 기판(SUB)에 불순물을 주입한 영역일 수 있다. 채널막(CH)은 공통 소스 라인(SL) 의 상면에 접촉되고, 비트 라인(BL)을 향해 연장될 수 있다.
채널막(CH)의 측벽은 다층막(MLA)으로 둘러싸일 수 있다. 다층막(MLA)은 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함할 수 있다. 터널 절연막은 채널막(CH)의 외벽 형상을 따라 형성되고, 데이터 저장막은 터널 절연막의 외벽 형상을 따라 형성되고, 블로킹 절연막은 데이터 저장막의 외벽 형상을 따라 형성될 수 있다.
공통 소스 라인(SL)은 소스 픽업 콘택 플러그(SPC)에 연결될 수 있다. 소스 픽업 콘택 플러그(SPC)는 채널막(CH)의 연장 방향을 따라 연장된다. 소스 픽업 콘택 플러그(SPC) 상에 소스 픽업 라인(ESL)이 연결된다. 소스 픽업 라인(ESL)은 비트 라인(BL)과 동일층에 형성될 수 있다. 소스 픽업 라인(ESL)은 메탈 라인 콘택 영역(MCTR) 상부로부터 소스 디스차지 영역(SDR) 상부로 연장된다. 소스 픽업 라인(ESL)과 기판(SUB)의 메탈 콘택 영역(MCTR) 사이에 배치된 도전 패턴들(CP1 내지 CPn)은 연결 도전 패턴들(CP_L)로서 슬릿(SI)에 의해 셀 어레이 영역(CAR) 상부의 셀 도전 패턴들(CP_C)로부터 완전히 분리될 수 있다. 연결 도전 패턴들(CP_L)은 계단식 구조로 적층되고, 메탈 라인 콘택 플러그들(MPLG)에 연결된다. 메탈 라인 콘택 플러그들(MPLG)은 소스 픽업 라인(ESL)을 향해 연장되고, 소스 픽업 라인(ESL)에 접촉된다. 기판(SUB)의 소스 디스차지 영역(SDR) 내에 소스 디스차지 트랜지스터의 접합 영역(Jn)이 형성될 수 있다. 소스 디스차지 트랜지스터의 접합 영역(Jn)은 주변 콘택 플러그들(PPLG)에 연결된다. 주변 콘택 플러그들(PPLG)은 소스 픽업 라인(ESL)을 향해 연장되고, 소스 픽업 라인(ESL)에 접촉된다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위하여 도 2의 I-I'선을 기준으로 하는 단면도들을 도시한다.
도 6a를 참조하면, 반도체 기판(101) 상에 게이트 절연막(103)을 형성한다. 게이트 절연막(103)은 반도체 기판(101)의 표면을 산화시켜 형성하거나, 반도체 기판(101) 상에 산화막을 증착하여 형성할 수 있다.
이후, 게이트 절연막(103) 상에 제1 도전막(111A)을 형성한다. 제1 도전막(111A)을 형성한 후, 제1 도전막(111A)의 일부를 식각하여 파이프 홀(PH)을 형성한다. 파이프 홀(PH)은 반도체 기판(101)의 셀 어레이 영역(CAR) 상에 배치된다. 이후, 파이프 홀(PH)을 희생막(113)으로 채운다. 이어서, 희생막(113)으로 채워진 파이프 홀(PH)을 포함하는 제1 도전막(111A) 상에 제2 도전막(111B)을 더 형성할 수 있다. 이후, 제1 및 제2 도전막(111A 및 111B)의 일부를 식각하여 파이프 게이트(PG)와 게이트 패턴(SDG)을 형성한다. 파이프 게이트(PG)는 반도체 기판(101)의 셀 어레이 영역(CAR) 상에 형성되고, 게이트 패턴(SDG)은 반도체 기판(101)의 소스 디스차지 영역(SDR) 상에 형성된다.
이어서, 게이트 패턴(SDG) 양측의 반도체 기판(101) 내에 불순물을 주입하여 접합 영역들(Jn)을 형성한다. 이로써, 게이트 패턴(SDG) 및 접합 영역들(Jn) 을 포함하는 소스 디스차지 트랜지스터가 형성될 수 있다. 접합 영역들(Jn)은 소스 영역 및 드레인 영역으로 이용된다.
이후, 파이프 게이트(PG) 및 소스 디스차지 트랜지스터 사이를 절연물(115)로 채울 수 있다. 이 후, 파이프 게이트(PG) 및 소스 디스차지 트랜지스터가 형성된 반도체 기판(101) 상에 제1 물질막들(121) 및 제2 물질막들(123)을 교대로 적층한다. 제2 물질막들(123)은 도전 패턴들이 배치될 영역들을 정의하고, 제1 물질막들(121)은 층간 절연막들이 배치될 영역을 정의한다. 제2 물질막들(123)은 제1 물질막들(121)과 다른 물질로 형성된다. 예를 들어, 제1 물질막들(121)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(123)은 제1 물질막들(121)에 대한 다른 식각 선택비를 갖는 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들(121)은 실리콘 산화막으로 형성되고, 제2 물질막들(123)은 실리콘 질화막으로 형성될 수 있다. 제1 및 제2 물질막들(121, 123)을 형성한 후, 이들을 식각하여 계단 구조를 형성할 수 있다. 이때, 메탈 라인 콘택 영역(MCTR) 상의 제1 및 제2 물질막들(121, 123)이 일부 제거될 수 있다. 또한, 도 6a에 도시되지는 아니하였으나, 셀 어레이 영역(CAR)의 네 면 중 적어도 하나와 접하는 워드 라인 콘택 영역(WCTR) 상의 제1 및 제2 물질막들(121,123)도 일부 제거될 수 있다. 또한, 도 6a에 도시되지는 아니하였으나, 더미 구조 영역(DSR) 상의 제1 및 제2 물질막들(121, 123)도 일부 제거될 수 있다. 이후, 계단 구조들 및 소스 디스차지 트랜지스터를 덮는 평탄화 절연막(119)을 형성할 수 있다.
이어서, 제1 및 제2 물질막들(121, 123)을 관통하여 제1 및 제2 물질막들(121, 123)을 관통하는 제1 슬릿들(미도시)을 형성한다. 제1 슬릿들 중 일부는 제1 및 제2 물질막들(121, 123)을 메모리 블록 단위로 분리하는 구조물로서 이용될 수 있다. 이 후, 제1 슬릿들(미도시) 내부를 제1 슬릿 절연막들(미도시)로 채운다. 제1 슬릿 절연막들은 제1 및 제2 물질막들(121, 123)을 지지하는 지지대로 이용될 수 있다.
또한, 제1 슬릿들 및 제1 슬릿 절연막들 중 일부는 메탈 라인 콘택 영역(MCTR)과 더미 구조 영역(DSR) 사이에 위치하는 제1 및 제2 물질막들(121, 123)을 관통할 수 있다.
이후, 제1 및 제2 물질막들(121, 123)을 관통하여 희생막(113)을 노출하는 적어도 한 쌍의 제1 및 제2 관통홀(H_S 및 H_D)을 형성한다. 제1 및 제2 관통홀(H_S 및 H_D)은 파이프 홀(PH)에 연결되도록, 제2 도전막(111B)을 더 관통할 수 있다.
계단 구조 형성 공정, 제1 및 제2 관통홀(H_S 및 H_D)의 형성 공정은 상술한 순서에 한정되지 않고, 다양한 순서로 진행될 수 있다.
도 6b를 참조하면, 제1 및 제2 관통홀(H_S 및 H_D)을 통해 노출된 희생막(도 6a의 113)을 제거하여 파이프 홀(도 6a의 PH)를 개구한다. 이후, 파이프 홀(도 6a의 PH), 제1 및 제2 관통홀(H_S 및 H_D)을 반도체막으로 채워서 채널막(CH)을 형성할 수 있다. 채널막(CH)은 파이프 홀을 채우는 파이프 채널막(P_CH), 제1 관통홀을 채우는 소스 사이드 채널막(S_CH) 및 제2 관통홀을 채우는 드레인 사이드 채널막(D_CH)으로 구분될 수 있다. 채널막(CH)을 형성하기 전, 파이프 홀, 제1 관통홀 및 제2 관통홀의 표면을 따라 터널 절연막(미도시)을 더 형성할 수 있다. 터널 절연막을 형성하기 전, 파이프 홀, 제1 관통홀 및 제2 관통홀의 표면을 따라 데이터 저장막(미도시)을 더 형성할 수 있다. 데이터 저장막을 형성하기 전, 파이프 홀, 제1 관통홀 및 제2 관통홀의 표면을 따라 블로킹 절연막(미도시)을 더 형성할 수 있다. 터널 절연막은 실리콘 산화막으로 형성될 수 있다. 데이터 저장막은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다. 블로킹 절연막은 실리콘 산화막으로 형성되거나, 실리콘 산화막에 비해 유전상수가 높은 고유전 절연막으로 형성될 수 있다. 예를 들어, 블로킹 절연막은 Al2O3로 형성될 수 있다.
채널막(CH)을 형성한 후, 제1 및 제2 물질막들(121, 123)을 관통하는 제2 슬릿들(SI2)을 형성한다. 제2 슬릿들(SI2) 중 일부는 소스 사이드 채널막(S_CH)과 드레인 사이드 채널막(D_CH) 사이의 제1 및 제2 물질막들(121, 123)을 관통하고, 또 다른 일부는 셀 어레이 영역(CAR)과 메탈라인 콘택 영역(MCTR) 사이에 배치된 제1 및 제2 물질막들(121, 123)을 관통한다. 이로써, 제1 및 제2 물질막들(121, 123)은 제2 슬릿들(SI2)에 의해 소스 사이드 채널막(S_CH)을 감싸는 제1 적층체, 드레인 사이드 채널막(D_CH)을 감싸는 제2 적층체, 및 메탈 라인 콘택 영역(MCTR) 상의 제3 적층체로 분리될 수 있다. 또한, 제2 슬릿들(SI2) 중 일부는 메탈라인 콘택 영역(MCTR) 상에 배치된 제1 및 제2 물질막들(121, 123)을 관통한다.
도 6c를 참조하면, 제2 슬릿들(SI2)에 의해 노출된 제2 물질막들(123)을 제거한다. 이때, 제1 슬릿(미도시)에 채워진 제1 슬릿 절연막(미도시)이 제1 내지 제3 적층체들을 지지하는 지지대 역할을 할 수 있다.
이후, 제2 물질막들(123)이 제거된 영역을 도전물로 채운다. 도 6a 및 도 6b에서 상술한 공정들 중 채널막(CH)의 외벽을 감싸는 터널 절연막(미도시), 데이터 저장막(미도시) 및 블로킹 절연막(미도시)의 형성 공정들 중 어느 하나가 생략되었다면, 도전물 형성 전, 터널 절연막, 데이터 저장막 및 블로킹 절연막을 형성할 수 있다.
터널 절연막은 채널막(CH)의 외벽에 접하도록 형성되고, 데이터 저장막은 터널 절연막의 외벽에 접하도록 형성되고, 블록킹 절연막은 데이터 저장막의 외벽에 접하도록 형성될 수 있다.
도전물 형성 공정 후, 제2 슬릿들(SI2) 내부의 도전물의 일부를 제거하여 서로 다른 높이에 배치되며 서로 분리된 도전 패턴들(CP)을 형성한다. 제1 물질막들은 도전 패턴들(CP) 중 어느 하나를 사이에 두고 층간 절연막들(ILD)로서 잔류한다.
이후, 제2 슬릿들(SI2)을 채울만큼 충분한 두께의 제2 슬릿 절연막(161)을 도전 패턴들(CP)이 형성된 전체 구조 상부에 형성한다.
도 6d를 참조하면, 제2 슬릿 절연막(161) 형성 후, 제2 슬릿 절연막(161)을 관통하여 채널막(CH)에 접속된 드레인 콘택 플러그(DCT)의 하단부와 소스 콘택 플러그(SCT)를 형성할 수 있다. 또한, 제2 슬릿 절연막(161) 형성 후, 상기 제2 슬릿 절연막(161) 및 상기 평탄화 절연막(119)을 관통하여 소스 디스차지 트랜지스터의 접합 영역들(Jn) 중 하나에 접속된 주변 콘택 플러그들(PPLG)이 더 형성될 수 있다. 또한, 제2 슬릿 절연막(161) 형성 후, 상기 제2 슬릿 절연막(161) 및 상기 평탄화 절연막(119)을 관통하여 메탈 라인 콘택 영역(MCTR)에 적층된 도전 패턴들(CP)에 접속된 메탈 라인 콘택 플러그들(MPLG)이 더 형성될 수 있다.
이어서, 드레인 콘택 플러그(DCT)의 하단부, 소스 콘택 플러그(SCT), 주변 콘택 플러그들(PPLG) 및 메탈 라인 콘택 플러그들(MPLG)이 형성된 전체 구조 상부에 상부 절연막(163)을 형성하고, 상부 절연막(163)을 관통하여 소스 콘택 플러그(SCT)에 접속된 공통 소스 라인(SL)과, 주변 콘택 플러그들(PPLG) 및 메탈 라인 콘택 플러그들(MPLG)에 접속된 소스 픽업 라인(ESL)이 형성될 수 있다. 이때, 도 4a 및 도 4b에 관한 설명과 같이, 공통 소스 라인(SL) 및 소스 픽업 라인(ESL)은 서로 연결될 수 있다. 소스 픽업 라인(ESL)은 도 3에서 상술한 바와 같이, 메탈 라인 콘택 플러그들(MPLG)과 함께 수직 적층 메쉬 구조를 형성하도록, 행 방향(x-방향)과 열 방향(y-방향)으로 각각 연장하는 다수의 가닥 구조를 가질 수 있다.
이후, 공통 소스 라인(SL) 및 소스 픽업 라인(ESL)이 형성된 전체 구조 상부에 상부 절연막(165)을 형성한다. 이어서, 드레인 콘택 플러그(DCT)의 하단부 상에 형성된 상부 절연막들(163, 165)을 관통하여 드레인 콘택 플러그(DCT)의 하단부에 접속된 드레인 콘택 플러그(DCT)의 상단부를 형성할 수 있다.
드레인 콘택 플러그(DCT) 의 상단부가 형성된 전체 구조 상부에 상부 절연막(167)을 형성한다. 이후, 상부 절연막(167)을 관통하여 드레인 콘택 플러그(DCT)에 접속된 비트 라인(BL)을 형성한다.
도 5에 도시된 반도체 장치는 도 6a 내지 도 6d에서 상술한 일부의 공정들을 이용하여 형성될 수 있다.
도 5를 참조하여 보다 구체적으로 설명하면, 먼저 소스 라인(SL)이 형성된 기판(SUB)을 형성한다.　 소스 라인(SL)은 기판(SUB) 내부에 불순물을 주입하여 형성하거나, 기판(SUB)의 상부에 한층 또는 2층 이상의 도전막을 적층하여 형성할 수 있다.　 소스 라인(SL)은 기판(SUB)의 셀 어레이 영역(CAR) 내부에 한하여 형성되거나, 셀 어레이 영역(CAR) 상부에 한하여 형성된다.
이 후, 기판(SUB)의 소스 디스차지 영역(SDR) 상에 소스 디스차지 트랜지스터(SDT)를 형성하기 위해, 기판(SUB)의 소스 디스차지 영역(SDR) 상에 게이트 절연막과 게이트 패턴을 형성하는 공정 및 소스 디스차지 영역(SDR) 내부에 접합 영역(Jn)을 형성하는 공정을 순차로 실시할 수 있다.
이어서, 도 6a에서 상술한 제1 물질막들 및 제2 물질막들 형성 공정, 제1 물질막들 및 제2 물질막들을 계단 구조로 패터닝하는 공정 및 제1 슬릿 절연막 형성 공정을 순차로 실시할 수 있다.　 또한, 셀 어레이 영역(CAR) 상에서 제1 물질막들 및 제2 물질막들을 관통하여 소스 라인(SL)에 연결된 채널막들(CH)을 형성할 수 있다.
이 후, 도 6b에서 상술한 바와 같이, 제1 및 제2 물질막들을 관통하는 제2 슬릿들을 형성한 후, 제2 슬릿들을 통해 제2 물질막들을 도전 패턴들(CP1 내지 CPn)로 대체한다.　 이어서, 도 6c에서 상술한 바와 같이 제2 슬릿 절연막을 형성한다.
이 후, 채널막(CH)에 연결된 콘택 플러그들, 소스 라인(SL)에 연결된 소스 라인 픽업 콘택 플러그(SPC), 도전 패턴들(CP1 내지 CPn)에 연결된 메탈 라인 콘택 플러그들(MPLG), 및 소스 디스 차지 트랜지스터(SDT)에 연결된 주변 콘택 플러그(PPLG)를 형성한다.　 이어서, 소스 라인 픽업 콘택 플러그(SPC)에 연결된 소스 픽업 라인(ESL)을 형성한다.　 소스 픽업 라인(ESL)은 채널막(CH)에 연결된 비트 라인(BL)과 동시에 형성될 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 5에서 상술한 구조를 포함할 수 있다. 예를 들어, 메모리 소자(1120)는 메탈 라인 콘택 영역 상에 적층된 도전 패턴들 및 이들에 연결된 메탈 라인 콘택 플러그들을 포함하는 수직 적층 메쉬 구조를 이용하여 셀 어레이 영역의 채널막에 접속된 공통 소스 라인과 소스 디스차지 트랜지스터 사이의 전류 이동 경로를 제공할 수 있다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 7을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
CAR : 셀 어레이 영역 WCTR: 워드 라인 콘택 영역
DCR : 디코딩 회로 영역 MCTR : 메탈 라인 콘택 영역
DSR : 더미 구조 영역 SDR : 소스 디스차지 영역
SUB : 기판 SI : 슬릿
SI2 : 제2 슬릿 SDT : 소스 디스차지 트랜지스터
SL : 공통 소스 라인 ESL : 소스 픽업 라인
CH : 채널막 MPLG : 메탈 라인 콘택 플러그
WPLG : 워드 라인 콘택 플러그 PPLG : 주변 콘택 플러그
SPC : 소스 픽업 콘택 플러그 SCT : 소스 콘택 플러그
DCT : 드레인 콘택 플러그 PG : 파이프 게이트
SC :희생막 ILD : 층간 절연막
BL : 비트 라인 MLA : 다층막
CP : 도전 패턴 CS : 셀 구조물
DS : 더미 구조물 SLS : 소스 연결 구조물
101 : 반도체 기판 103 : 게이트 절연막
111A : 제1 도전막 111B : 제2 도전막
113 : 희생막 115 : 절연물
119 : 평탄화 절연막 121 : 제1 물질막
123 : 제2 물질막 161 : 제2 슬릿 절연막
163, 165, 167 : 상부 절연막

Claims (20)

  1. 채널막을 감싸며 교대로 적층된 제1 도전 패턴들 및 제1 층간 절연막들을 포함하는 셀 구조물;
    상기 셀 구조물로부터 분리되고, 교대로 적층된 제2 도전 패턴들 및 제2 층간 절연막들을 포함하는 소스 연결 구조물; 및
    상기 소스 연결 구조물에 연결된 소스 디스차지 트랜지스터를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 소스 연결 구조물 및 상기 소스 디스차지 트랜지스터는
    상기 제2 도전 패턴들에 연결된 메탈 라인 콘택 플러그들;
    상기 메탈 라인 콘택 플러그들에 연결된 소스 픽업 라인;
    상기 소스 픽업 라인과, 상기 소스 디스차지 트랜지스터의 접합 영역 사이에 배치된 주변 콘택 플러그들을 통해 전기적으로 연결되는 반도체 장치.
  3. 제2 항에 있어서,
    상기 소스 픽업 라인과 상기 채널막을 연결하는 공통 소스 라인을 더 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 공통 소스 라인은 상기 채널막의 일측에 연결되고,
    상기 소스 픽업 라인은 상기 공통 소스 라인으로부터 연장된 부분인 반도체 장치.
  5. 제4항에 있어서,
    상기 소스 픽업 라인은 상기 공통 소스 라인과 동일한 층에 형성되는 반도체 장치.
  6. 제5항에 있어서,
    상기 채널막의 타측에 비트 라인 콘택 플러그를 통하여 비트 라인이 연결되고,
    상기 공통 소스 라인과 상기 비트 라인은 서로 다른 층에 형성되며,
    상기 공통 소스 라인은, 상기 소스 픽업 라인 방향으로 연장하는 제1 라인, 및 상기 제1 라인으로부터 상기 비트 라인 콘택 플러그와 접촉하지 않으면서 상기 소스 픽업 라인 방향으로 연장하는 제2 라인을 포함하는 반도체 장치.
  7. 제2항에 있어서,
    상기 소스 픽업 라인은, 상기 소스 디스차지 트랜지스터로 연장하는 다수의 제1 가닥들, 및 상기 제1 가닥들과 교차 형성되어 연장된 다수의 제2 가닥들을 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 메탈 라인 콘택 플러그들은 상기 소스 픽업 라인의 제1 가닥들에 연결되고,
    상기 주변 콘택 플러그들은 상기 소스 픽업 라인의 상기 제2 가닥들에 연결되는 반도체 장치.
  9. 제3 항에 있어서,
    상기 공통 소스 라인은 상기 채널막의 하단에 연결되고,
    상기 소스 픽업 라인은 상기 공통 소스 라인에 접속된 소스 픽업 콘택 플러그를 통해 상기 공통 소스 라인에 전기적으로 연결되는 반도체 장치.
  10. 제9항에 있어서,
    상기 채널막의 상단에 비트 라인이 연결되고,
    상기 소스 픽업 라인은 상기 비트 라인과 동일한 층에 형성되는 반도체 장치.
  11. 제1 항에 있어서,
    상기 제2 도전 패턴들은 계단식 구조로 적층된 반도체 장치.
  12. 제1 항에 있어서,
    상기 제2 도전 패턴들은 상기 제1 도전 패턴들과 동일층에 동일 물질로 형성되는 반도체 장치.
  13. 제1 항에 있어서,
    상기 셀 구조물 및 상기 소스 연결 구조물로부터 분리되고, 교대로 적층된 제3 층간 절연막들 및 희생막들을 갖는 더미 구조물을 더 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 더미 구조물은 계단식 구조로 형성되는 반도체 장치.
  15. 제14항에 있어서,
    상기 제1 층간 절연막들, 상기 제2 층간 절연막들 및 상기 제3 층간 절연막들은 동일층에 동일 물질로 형성되는 반도체 장치.
  16. 기판 상에, 소스 디스차지 트랜지스터를 형성하는 단계;
    상기 소스 디스차지 트랜지스터 상에 제1 물질막들 및 제2 물질막들이 교대로 적층된 적층물을 형성하는 단계;
    상기 적층물을 제1 적층물 및 제2 적층물로 분리하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 제1 및 제2 적층물의 상기 제2 물질막들을 도전 패턴들로 대체하여, 셀 구조물 및 소스 연결 구조물을 형성하는 단계;
    상기 소스 연결 구조물의 상기 도전 패턴과 상기 소스 디스차지 트랜지스터에 접속된 콘택 플러그들을 형성하는 단계; 및
    상기 콘택 플러그들 상에 상기 소스 연결 구조물과 상기 소스 디스차지 트랜지스터를 연결하는 소스 픽업 라인을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  17. 제16항에 있어서,
    상기 제2 물질막들을 도전 패턴들로 대체하기 전,
    상기 제1 적층물에 적층된 제1 물질막들 및 제2 물질막들을 관통하는 홀을 형성하고, 상기 홀을 반도체막으로 채워서 채널막을 형성하는 단계;를 더 포함하는 반도체 장치의 제조방법.
  18. 제17항에 있어서,
    상기 콘택 플러그들을 형성하는 단계는, 상기 채널막의 일측에 접속된 소스 콘택 플러그, 및 상기 채널막의 타측에 접속된 드레인 콘택 플러그의 하단부를 더 형성하는 반도체 장치의 제조방법.
  19. 제18항에 있어서,
    상기 소스 픽업 라인을 형성하는 단계는, 상기 소스 콘택 플러그에 접속된 공통 소스 라인을 더 형성하는 반도체 장치의 제조방법.
  20. 제17항에 있어서,
    상기 콘택 플러그들을 형성하는 단계는, 상기 채널막들의 하단에 연결된 소스 라인에 접속된 소스 픽업 콘택 플러그를 더 형성하는 반도체 장치의 제조방법.
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