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KR20180011385A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

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KR20180011385A
KR20180011385A KR1020160092562A KR20160092562A KR20180011385A KR 20180011385 A KR20180011385 A KR 20180011385A KR 1020160092562 A KR1020160092562 A KR 1020160092562A KR 20160092562 A KR20160092562 A KR 20160092562A KR 20180011385 A KR20180011385 A KR 20180011385A
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switching element
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Abstract

본 발명은 반도체층의 탈수소화 공정시 신호 라인의 손상을 방지할 수 있는 표시 장치 및 이의 제조 방법에 관한 것으로, 기판; 기판 상의 적어도 하나의 스위칭 소자; 적어도 하나의 스위칭 소자에 연결된 화소 전극; 기판 상에 위치하며, 적어도 하나의 스위칭 소자의 채널 영역을 제공하는 반도체층; 반도체층 상에 위치한 절연막; 절연막의 콘택홀을 통해 상기 반도체층에 연결된 도전층을 포함하며; 절연막은, 반도체층과 중첩하며 콘택홀 내의 도전층을 둘러싸는 폐곡선의 형상을 갖는 홈을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 표시 장치에 관한 것으로, 특히 반도체층의 탈수소화 공정시 신호 라인의 손상을 방지할 수 있는 표시 장치 및 이의 제조 방법에 대한 것이다.
발광 소자 표시 장치의 각 화소는 발광 소자 및 이를 구동하기 위한 화소 회로를 포함한다. 화소 회로는 복수의 스위칭 소자들을 포함한다.
스위칭 소자의 문턱 전압 개선을 위해 반도체층의 탈수소화가 진행된다. 그러나, 이러한 탈수소화 과정시 수반되는 열처리 공정에 의해 신호 라인이 손상될 수 있다.
본 발명은 반도체층의 탈수소화 공정시 신호 라인의 손상을 방지할 수 있는 표시 장치 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 기판; 기판 상의 적어도 하나의 스위칭 소자; 적어도 하나의 스위칭 소자에 연결된 화소 전극; 기판 상에 위치하며, 적어도 하나의 스위칭 소자의 채널 영역을 제공하는 반도체층; 반도체층 상에 위치한 절연막; 절연막의 콘택홀을 통해 상기 반도체층에 연결된 도전층을 포함하며; 절연막은, 반도체층과 중첩하며 콘택홀 내의 도전층을 둘러싸는 폐곡선의 형상을 갖는 홈을 포함한다.
홈은 도전층을 둘러싸는 링의 형상을 갖는다.
표시 장치는 절연막 상에 위치한 다른 절연막을 더 포함한다.
다른 절연막 중 홈에 위치한 부분은 링의 형상을 갖는다.
절연막은, 반도체층 상에 위치하며, 콘택홀 내의 도전층을 둘러싸며 홈과 중첩하는 더미홀을 갖는 제 1 절연막; 및 콘택홀의 내부 및 제 1 절연막 상에 위치한 제 2 절연막을 포함한다.
더미홀은 콘택홀 내의 도전층을 둘러싸는 링의 형상을 갖는다.
제 2 절연막 중 더미홀의 내부에 위치한 부분은 링의 형상을 갖는다.
적어도 하나의 스위칭 소자는, 절연막과 기판 사이에 위치한 게이트 전극; 및 절연막 상에 위치하며, 도전층에 연결된 소스 전극 또는 드레인 전극을 포함한다.
소스 전극 또는 드레인 전극은 도전층과 일체로 이루어진다.
화소 전극 상의 공통 전극; 및 공통 전극과 화소 전극 사이에 위치한 표시 소자를 더 포함한다.
표시 소자는 유기 발광 소자 또는 액정을 포함한다.
표시 장치는 일측 단자를 통해 상기 절연막 상의 초기화 라인에 접속된 제 1 커패시터; 화소 전극과 데이터 라인 사이에 접속된 제 2 커패시터; 및 화소 전극과 공통 전극 사이에 연결된 발광 소자를 더 포함한다.
적어도 하나의 스위칭 소자는, 게이트 라인에 연결된 게이트 전극을 포함하며, 초기화 라인과 화소 전극 사이에 접속된 제 1 스위칭 소자; 및 제 1 커패시터의 타측 단자에 연결된 게이트 전극을 포함하며, 구동 전원 라인과 상기 화소 전극 사이에 접속된 제 2 스위칭 소자; 스캔 라인에 연결된 게이트 전극을 포함하며, 제 1 커패시터의 타측 단자와 화소 전극 사이에 접속된 제 3 스위칭 소자를 포함한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 다른 표시 장치는 기판; 기판 상의 적어도 하나의 스위칭 소자; 적어도 하나의 스위칭 소자에 연결된 화소 전극; 기판 상에 위치하며, 적어도 하나의 스위칭 소자의 채널 영역을 제공하는 반도체층; 반도체층 상에 위치하며, 반도체층과 중첩하는 홈을 갖는 절연막을 포함하며; 홈은 폐곡선의 형상을 갖는다.
절연막은, 반도체층 상에 위치하며, 홈과 중첩하는 더미홀을 갖는 제 1 절연막; 및 더미홀의 내부 및 제 1 절연막 상에 위치하며, 홈을 갖는 제 2 절연막을 포함한다.
홈은 더미홀보다 작은 크기를 갖는다.
적어도 하나의 스위칭 소자는, 절연막과 상기 기판 사이에 위치한 게이트 전극; 및 절연막 상에 위치하며, 절연막의 콘택홀을 통해 반도체층에 연결된 소스 전극 또는 드레인 전극을 포함한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치의 제조 방법은, 기판 상에 반도체층을 형성하는 단계; 반도체층 상에 게이트 절연막을 형성하는 단계; 반도체층과 중첩하게 게이트 절연막 상에 게이트 전극을 형성하는 단계; 게이트 전극 및 게이트 절연막 상에 제 1 절연막을 형성하는 단계; 제 1 절연막에 반도체층을 노출시키는 더미홀을 형성하는 단계; 홀을 통해 반도체층의 수소를 배출시키는 단계; 및 더미홀의 내부 및 제 1 절연막 상에 제 2 절연막을 형성하는 단계를 포함한다.
표시 장치의 제조 방법은 제 2 절연막에 반도체층을 노출시키는 콘택홀을 형성하는 단계; 및 제 2 절연막 상에, 콘택홀을 통해 반도체층에 연결되는 소스 전극 또는 드레인 전극을 형성하는 단계를 더 포함한다.
표시 장치의 제조 방법은 소스 전극 또는 드레인 전극에 연결되는 화소 전극; 화소 전극에 연결된 발광 소자; 상기 발광 소자에 연결된 공통 전극을 형성하는 단계를 더 포함한다.
더미홀을 통해 반도체층의 수소를 배출시키는 단계는, 더미홀을 포함한 기판을 열처리하는 단계를 포함한다.
본 발명에 따른 액정 표시 장치 및 이의 제조 방법은 다음과 같은 효과를 제공한다.
첫째, 더미홀을 통해 반도체층의 탈수소화가 원활하게 진행될 수 있다.
둘째, 탈수소화 진행시 사용되는 열처리 공정이 제 2 층간 절연막 상에 위치하는 전극 또는 라인의 공정 전에 수행되므로, 예를 들어, 데이터 라인의 손상이 방지될 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치에 구비된 하나의 화소에 대한 등가 회로를 나타낸 도면이다.
도 2는 도 1의 화소 회로에 대응되는 화소 구조를 포함하는 한 실시예에 따른 표시 장치에 대한 평면도이다.
도 3a 내지 도 3f는 도 2의 주요 구성 요소들을 각각 개별적으로 나타낸 도면이다.
도 4는 도 2의 I-I'의 선을 따라 자른 단면도이다.
도 5는 도 2의 II-II`의 선을 따라 자른 단면도이다.
도 6은 도 2의 III-III`의 선을 따라 자른 단면도이다.
도 7a는 도 4에서의 제 1 더미홀 및 그 주변부에 대한 확대도이다.
도 7b는 도 4에서의 제 1 더미홀 및 그 주변부에 대한 다른 확대도이다.
도 8은 도 2의 IV-IV`의 선을 따라 자른 단면도이다.
도 9a는 도 8에서의 제 3 더미홀 및 그 주변부에 대한 확대도이다.
도 9b는 도 8에서의 제 3 더미홀 및 그 주변부에 대한 다른 확대도이다.
도 10a 내지 도 12h는 본 발명의 한 실시예에 따른 표시 장치의 공정 순서를 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 12h를 참조로 본 발명에 따른 표시 장치 및 이의 제조 방법을 상세히 설명하면 다음과 같다.
도 1은 본 발명의 한 실시예에 따른 표시 장치에 구비된 하나의 화소에 대한 등가 회로를 나타낸 도면이다.
화소는, 도 1에 도시된 바와 같이, 제 1 스위칭 소자(TFT1), 제 2 스위칭 소자(TFT2), 제 3 스위칭 소자(TFT3), 제 1 커패시터(Cst), 제 2 커패시터(Cpr), 발광 소자(LED)를 포함한다. 발광 소자(LED)는 발광층을 포함한다.
제 1 커패시터(Cst)는 초기화 라인(333)과 제 1 스위칭 소자(TFT1)의 게이트 전극 사이에 접속된다.
발광 소자(LED)는 화소 전극(PE)과 공통 전극(613) 사이에 접속된다. 예를 들어, 화소 전극(PE)은 발광 소자(LED)의 애노드 전극으로서 기능하며, 공통 전극(613)은 발광 소자(LED)의 캐소드 전극으로서 기능한다. 공통 전극(613)으로 직류 저전압(ELVSS)이 공급된다.
제 2 커패시터(Cpr)는 화소 전극(PE)과 데이터 라인(DL) 사이에 접속된다.
제 1 스위칭 소자(TFT1)는 게이트 라인(GL)에 연결된 게이트 전극을 포함하며, 초기화 라인(333)과 화소 전극(PE) 사이에 접속된다.
제 2 스위칭 소자(TFT2)는 제 1 커패시터(Cst)의 일측 단자에 연결된 게이트 전극을 포함하며, 구동 전원 라인(455)과 화소 전극(PE) 사이에 접속된다. 구동 전원 라인으로 직류 고전압(ELVDD)이 공급된다.
제 3 스위칭 소자(TFT3)는 스캔 라인(SL)에 연결된 게이트 전극을 포함하며, 제 1 스위칭 소자(TFT1)의 게이트 전극과 화소 전극(PE) 사이에 접속된다. 제 3 스위칭 소자(TFT3)는 듀얼(dual) 스위칭 소자일 수 있다. 예를 들어, 제 3 스위칭 소자(TFT3)는, 도 1에 도시된 바와 같이, 제 1 스위칭 소자(TFT1)의 게이트 전극과 화소 전극(PE) 사이에 직렬로 접속된 2개의 스위칭 소자들(T3a, T3b)을 포함할 수 있다. 이들 2개의 스위칭 소자들(T3a, T3b)의 각 게이트 전극은 스캔 라인(SL)에 공통으로 연결된다.
도 2는 도 1의 화소 회로에 대응되는 화소 구조를 포함하는 한 실시예에 따른 표시 장치에 대한 평면도이고, 도 3a 내지 도 3f는 도 2의 주요 구성 요소들을 각각 개별적으로 나타낸 도면이다. 그리고, 도 4는 도 2의 I-I'의 선을 따라 자른 단면도이고, 도 5는 도 2의 II-II`의 선을 따라 자른 단면도이고, 도 6은 도 2의 III-III`의 선을 따라 자른 단면도이다.
본 발명의 한 실시예에 따른 표시 장치는, 도 2 내지 도 6에 도시된 바와 같이, 기판(110), 버퍼층(120), 반도체층(321), 게이트 절연막(140), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 3 게이트 전극(GE3), 게이트 라인(GL), 제 1 층간 절연막(150), 제 1 커패시터 전극(201), 스캔 라인(SL), 연결 전극(600), 제 2 층간 절연막(160), 데이터 라인(DL), 제 3 층간 절연막(170), 초기화 라인(333), 제 1 소스 전극(SE1), 제 1 드레인 전극(DE1), 제 2 커패시터 전극(202), 전원 공급 라인(455), 제 2 드레인 전극(DE), 평탄화막(180), 화소 전극(PE), 화소 정의막(190), 발광층(512), 공통 전극(613) 및 밀봉 부재(750)를 포함한다.
제 1 스위칭 소자(TFT1)는 제 1 게이트 전극(GE1), 제 1 소스 전극(SE1) 및 제 1 드레인 전극(DE1)을 포함한다.
제 2 스위칭 소자(TFT2)는 제 2 게이트 전극(GE2), 제 2 소스 전극(SE2) 및 제 2 드레인 전극(DE2)을 포함한다.
제 3 스위칭 소자(TFT3)는 제 3 게이트 전극(GE3), 제 3 소스 전극(SE3) 및 제 3 드레인 전극(DE3)을 포함한다.
제 1 스위칭 소자(TFT1)의 제 1 드레인 전극(DE1), 제 2 스위칭 소자(TFT2)의 제 2 소스 전극(SE2) 및 제 3 스위칭 소자(TFT3)의 제 3 드레인 전극(DE3)은 서로 연결된다. 예를 들어, 전술된 제 1 드레인 전극(DE1), 제 2 소스 전극(SE2) 및 제 3 드레인 전극(DE3)은 일체로 이루어질 수 있다.
기판(110)은 유리 및 투명한 소재의 플라스틱 등으로 만들어진 투명 절연 기판일 수 있다. 예를 들어, 기판(110)은 캡톤(kapton), 폴리에테르술폰(polyethersulphone, PES), 폴리카보네이트(polycarbonate: PC), 폴리이미드(polyimide: PI), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate: PET), 폴리에틸렌 나프탈레이트(polyethylenenaphthalate, PEN), 폴리아크릴레이트(polyacrylate, PAR) 및 섬유 강화 플라스틱(fiber reinforced plastic: FRP) 등으로 이루어진 군 중에서 선택된 어느 하나로 만들어질 수 있다.
버퍼층(120)은 기판(301) 상에 위치한다. 버퍼층(120)은 기판(301)의 전면(全面)에 위치할 수 있다. 버퍼층(120)은 불순 원소의 침투를 방지하며 표면을 평탄화하는 역할을 하는 것으로, 이러한 역할을 수행할 수 있는 다양한 물질로 형성될 수 있다. 예를 들어, 버퍼층(120)은 질화규소(SiNx)막, 산화규소(SiO2)막, 산질화규소(SiOxNy)막 중 어느 하나로 만들어질 수 있다. 그러나, 버퍼층(120)은 반드시 필요한 것은 아니며, 기판(301)의 종류 및 공정 조건에 따라 생략될 수도 있다.
반도체층(321)은 버퍼층(120) 상에 위치한다. 반도체층(321)은, 도 3a에 도시된 바와 같이, 제 1 채널 영역(CH1), 제 2 채널 영역(CH2), 제 3 채널 영역(CH3), 제 1 소스 영역(S1), 제 2 드레인 영역(D2), 제 2 소스 영역(S2), 제 2 드레인 영역(D2), 제 3 소스 영역(S3) 및 제 3 드레인 영역(D3)을 포함한다.
반도체층(321)은 제 1, 제 2 및 제 3 스위칭 소자들(TFT1, TFT2, TFT3)의 각 채널 영역(CH1, CH2, CH3)을 제공한다. 또한, 반도체층(321)은 제 1, 제 2 및 제 3 스위칭 소자들(TFT1, TFT2, TFT3)의 각 소스 영역(S1, S2, S3)을 제공한다. 또한, 반도체층(321)은 제 1, 제 2 및 제 3 스위칭 소자들(TFT1, TFT2, TFT3)의 각 드레인 영역(D1, D2, D3)을 제공한다. 반도체층(321)의 제 1 드레인 영역(D1), 제 2 소스 영역(S2) 및 제 3 드레인 영역(D3)은 서로 연결된다. 예를 들어, 제 1 드레인 영역(D1), 제 2 소스 영역(S2) 및 제 3 드레인 영역(D3)은 일체로 이루어질 수 있다.
반도체층(321)은 다결정 규소막, 비정질 규소막, 및 IGZO(Indium-Galuim-Zinc Oxide), IZTO(Indium Zinc Tin Oxide)와 같은 산화물 반도체 중 어느 하나를 포함할 수 있다. 예를 들어, 반도체층(321)이 다결정 규소막을 포함하는 경우, 그 반도체층(321)은 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆에 위치하여 불순물 이온으로 도핑된 소스 영역 및 드레인 영역을 포함한다.
게이트 절연막(140)은 반도체층(321) 및 버퍼층(110) 상에 배치된다. 게이트 절연막(140)은 테트라에톡시실란(TetraEthylOrthoSilicate, TEOS), 질화 규소(SiNx) 및 산화 규소(SiO2)중 적어도 하나를 포함할 수 있다. 일례로, 게이트 절연막(140)은 40nm의 두께를 갖는 질화규소막과 80nm의 두께를 갖는 테트라에톡시실란막이 차례로 적층된 이중막 구조를 가질 수 있다.
도 4 내지 도 6에 도시된 바와 같이, 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 3 게이트 전극(GE3) 및 게이트 라인(GL; 도 3b)은 게이트 절연막(140) 상에 위치한다.
제 1 게이트 전극(GE1)은 반도체층(321)의 제 1 채널 영역(CH1)을 중첩하며, 제 2 게이트 전극(GE2)은 반도체층(321)의 제 2 채널 영역(CH2)을 중첩하며, 제 3 게이트 전극(GE3)은 반도체층(321)의 제 3 채널 영역(CH3)을 중첩한다.
제 3 게이트 전극(GE3)은 게이트 라인(GL)에 연결되는 바, 도 3b에 도시된 바와 같이, 제 3 게이트 전극(GE3)은 게이트 라인(GL)의 일부일 수 있다. 예를 들어, 게이트 라인(GL) 중 반도체층(321)과 중첩되는 부분이 제 3 게이트 전극(GE3)일 수 있다.
게이트 라인(GL)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 또는, 이 게이트 라인(GL)은, 크롬(Cr) 및 탄탈륨(Ta) 중 어느 하나로 만들어질 수 있다. 한편, 게이트 라인(GL)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2) 및 제 3 게이트 전극(GE3)은 게이트 라인(GL)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 각 게이트 전극(GE1 내지 GE3) 및 게이트 라인(GL)은 동일한 공정으로 동시에 만들어질 수 있다.
도 4 내지 도 6에 도시된 바와 같이, 제 1 층간 절연막(150)은 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 3 게이트 전극(GE3; GE3a, GE3b) 및 게이트 절연막(140) 상에 위치한다.
도 4 내지 도 6에 도시된 바와 같이, 제 1 커패시터 전극(201), 스캔 라인(SL) 및 연결 전극(600)은 제 1 층간 절연막(150) 상에 위치한다.
제 1 커패시터 전극(201)은 제 2 게이트 전극(GE2)과 중첩하며, 스캔 라인(SL)은 반도체층(321)과 중첩한다. 제 1 커패시터 전극(201)과 제 2 게이트 전극(GE2) 사이에 제 1 커패시터(Cst)가 위치한다. 제 2 게이트 전극(GE2)은 제 1 커패시터(Cst)의 일측 단자에 해당하며, 제 1 커패시터 전극(201)은 제 1 커패시터(Cst)의 타측 단자에 해당한다.
스캔 라인(SL)은 제 1 콘택홀(H1)을 통해 제 1 게이트 전극(GE1)에 연결된다. 제 1 콘택홀(H1)은 제 1 게이트 전극(GE1)과 중첩한다. 제 1 콘택홀(H1)은 제 1 층간 절연막(150)을 관통하여 제 1 게이트 전극(GE1)의 일부를 노출시킨다.
연결 전극(600)의 일부는 제 2 콘택홀(H2)을 통해 반도체층(321)의 제 3 소스 영역(S3)에 연결되며, 그 연결 전극(600)의 다른 일부는 제 3 콘택홀(H3)을 통해 제 2 게이트 전극(GE2)에 연결된다. 연결 전극(600)에 의해 제 3 소스 영역(S3)과 제 2 게이트 전극(GE2)이 서로 연결된다.
제 2 콘택홀(H2)은 반도체층(321)의 제 3 소스 영역(S3)과 중첩한다. 제 2 콘택홀(H2)은 제 1 층간 절연막(150) 및 게이트 절연막(140)을 관통하여 제 3 소스 영역(S3)의 일부를 노출시킨다.
제 3 콘택홀(H3)은 제 2 게이트 전극(GE2)과 중첩한다. 제 3 콘택홀(H3)은 제 1 층간 절연막(150)을 관통하여 제 2 게이트 전극(GE2)의 일부를 노출시킨다.
제 1 커패시터 전극(201), 스캔 라인(SL), 연결 전극(600) 및 제 1 층간 절연막(150) 상에 제 2 층간 절연막(160)이 위치한다. 제 2 층간 절연막(160)은 제 1 절연막(160a) 및 제 2 절연막(160b)을 포함한다. 제 1 절연막(160a)은 제 1 커패시터 전극(201), 스캔 라인(SL), 연결 전극(600) 및 제 1 층간 절연막(150) 상에 위치한다. 제 2 절연막(160b)은 제 1 절연막(160a) 상에 위치한다.
도 5 및 도 6에 도시된 바와 같이, 데이터 라인(DL)은 제 2 층간 절연막(160) 상에 위치한다. 구체적으로, 데이터 라인(DL)은 제 2 층간 절연막(160)의 제 2 절연막(160b) 상에 위치한다. 데이터 라인(DL)은 외부로부터 영상 데이터 신호를 공급받는다.
데이터 라인(DL)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어질 수 있다. 데이터 라인(DL)은 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 데이터 라인(DL)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
제 3 층간 절연막(170)은 데이터 라인(DL) 및 제 2 층간 절연막(160) 상에 위치한다.
도 4 및 도 5에 도시된 바와 같이, 초기화 라인(333), 제 1 소스 전극(SE1), 제 1 드레인 전극(DE1), 제 2 커패시터 전극(202), 전원 공급 라인(455) 및 제 2 드레인 전극(DE2)은 제 3 층간 절연막(170) 상에 위치한다. 제 1 드레인 전극(DE1), 제 2 소스 전극(SE2) 및 제 3 드레인 전극(DE3)은 일체로 이루어진다.
초기화 라인(333)은 제 4 콘택홀(H4)을 통해 제 1 커패시터 전극(201)에 연결된다. 제 4 콘택홀(H4)은 제 1 커패시터 전극(201)과 중첩한다. 제 4 콘택홀(H4)은 제 3 층간 절연막(170) 및 제 2 층간 절연막(160)을 관통하여 제 1 커패시터 전극(201)의 일부를 노출시킨다.
제 1 소스 전극(SE1)은 제 5 콘택홀(H5)을 통해 반도체층(321)의 제 1 소스 영역(S1)에 연결된다. 초기화 라인(333)과 제 1 소스 전극(SE1)은 서로 연결된다. 예를 들어, 도 4에 도시된 바와 같이, 초기화 라인(333)과 제 1 소스 전극(SE1)은 일체로 구성될 수 있다. 제 5 콘택홀(H5)은 반도체층(321)의 제 1 소스 영역(S1)과 중첩한다. 제 5 콘택홀(H5)은 제 3 층간 절연막(170), 제 2 층간 절연막(160), 제 1 층간 절연막(150) 및 게이트 절연막(140)을 관통하여 제 1 소스 영역(S1)의 일부를 노출시킨다.
제 1 드레인 전극(DE1)은 제 6 콘택홀(H6)을 통해 반도체층(321)의 제 1 드레인 영역(D1)에 연결된다. 제 6 콘택홀(H6)은 반도체층(321)의 제 1 드레인 영역(D1)과 중첩한다. 제 6 콘택홀(H6)은 제 3 층간 절연막(170), 제 2 층간 절연막(160), 제 1 층간 절연막(150) 및 게이트 절연막(140)을 관통하여 제 1 드레인 영역(D1)의 일부를 노출시킨다.
제 2 드레인 전극(DE2)은 제 7 콘택홀(H7)을 통해 반도체층(321)의 제 2 드레인 영역(D2)에 연결된다. 제 7 콘택홀(H7)은 반도체층(321)의 제 2 드레인 영역(D2)과 중첩한다. 제 7 콘택홀(H7)은 제 3 층간 절연막(170), 제 2 층간 절연막(160), 제 1 층간 절연막(150) 및 게이트 절연막(140)을 관통하여 제 2 드레인 영역(D2)의 일부를 노출시킨다.
도 5에 도시된 바와 같이, 제 2 커패시터 전극(202)은 데이터 라인(DL)과 중첩한다. 제 2 커패시터 전극(202)과 데이터 라인(DL) 사이에 제 2 커패시터(Cpr)가 위치한다. 제 2 커패시터 전극(202)은 제 2 커패시터(Cpr)의 일측 단자에 해당하며, 데이터 라인(DL)은 제 2 커패시터(Cpr)의 타측 단자에 해당한다.
도 4 내지 도 5에 도시된 바와 같이, 평탄화막(180)은 초기화 라인(333), 제 1 소스 전극(SE1), 제 1 드레인 전극(DE1), 제 2 커패시터 전극(202), 전원 공급 라인(455), 제 2 드레인 전극(DE2) 및 제 3 층간 절연막(170) 상에 위치한다.
평탄화막(180)은 그 위에 형성될 유기 발광 소자의 발광 효율을 높이기 위해, 기판(110)의 높낮이차를 제거함으로써 기판(110)을 평탄화시키는 역할을 한다. 평탄화막(180)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolicresin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계수지(unsaturated polyesters resin), 폴리페닐렌계 수지(polyphenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin), 및 벤조사이클로부텐(benzocyclobutene, BCB) 중 하나 이상의 물질로 만들어질 수 있다.
화소 전극(PE)은 평탄화막(180) 상에 위치한다. 화소 전극(PE)의 일부 또는 전부는 화소 영역(111) 내에 위치한다. 즉, 화소 전극(PE)은 후술할 화소 정의막(190)에 의해 정의된 화소 영역(111)에 대응되게 위치한다. 화소 정의막(190)은 폴리아크릴계(polyacrylates resin) 및 폴리이미드계(polyimides) 등의 수지로 만들어질 수 있다.
화소 전극(PE)은 제 8 콘택홀(H8)을 통해 제 2 커패시터 전극(202)에 연결된다. 제 8 콘택홀(H8)은 평탄화막(H8)과 중첩한다. 제 8 콘택홀(H8)은 평탄화막(180)의 관통하여 제 2 커패시터의 전극(202)의 일부는 노출시킨다.
발광층(512)은 화소 영역(111) 내의 화소 전극(PE) 상에 위치하며, 공통 전극(613)은 화소 정의막(190) 및 발광층(512) 상에 위치한다.
발광층(512)은 저분자 유기물 또는 고분자 유기물로 이루어진다. 도시되지 않았지만, 정공 주입층(Hole Injection Layer, HIL) 및 정공 수송층(Hole Transporting Layer, HTL) 중 적어도 하나가 화소 전극(PE)과 발광층(512) 사이에 더 위치할 수 있고, 전자 수송층(Electron Transporting Layer, ETL) 및 전자 주입층(Electron Injection Layer, EIL) 중 적어도 하나가 발광층(512)과 공통 전극(613) 사이에 더 위치할 수 있다.
화소 전극(PE) 및 공통 전극(513)은 투과형 전극, 반투과형 전극 및 반사형 전극 중 어느 하나로 제조될 수 있다.
투과형 전극은 투명 도전성 산화물(TCO; Transparent Conductive Oxide)을 포함할 수 있다. 투명 도전성 산화물(TCO)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 안티몬 주석 산화물(ATO), 알루미늄 아연 산화물(AZO), 산화 아연(ZnO), 및 그 혼합물로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
반투과형 전극 및 반사형 전극은 마그네슘(Mg), 은(Ag), 금(Au), 칼슘(Ca), 리튬(Li), 크롬(Cr), 알루미늄(Al), 구리(Cu)와 같은 금속 또는 이들의 합금을 포함할 수 있다. 이때, 반투과형 전극과 반사형 전극은 두께에 의해 구별된다. 일반적으로, 반투과형 전극은 약 200nm 이하의 두께를 가지며, 반사형 전극은 300nm 이상의 두께를 가진다. 반투과형 전극은 두께가 얇아질수록 빛의 투과율이 높아지지만 저항이 커지고, 두께가 두꺼워질수록 빛의 투과율이 낮아진다.
또한, 반투과형 및 반사형 전극은 금속 또는 금속의 합금으로 된 금속층과 금속층상에 적층된 투명 도전성 산화물(TCO)층을 포함하는 다층 구조를 가질 수 있다.
밀봉 부재(750)는 공통 전극(613) 상에 배치된다. 밀봉 부재(750)는 유리 및 투명한 소재의 플라스틱 등으로 만들어진 투명 절연 기판이 사용될 수 있다. 또한, 밀봉 부재(750)는 하나 이상의 무기막 및 하나 이상의 유기막이 교호적으로 적층된 박막 봉지 구조로 형성될 수도 있다.
도시되지 않았지만, 밀봉 부재(750) 상에 방수 코팅층이 더 위치할 수 있다. 방수 코팅층은 투명한 특성을 갖는 고분자 계열의 물질이 사용될 수 있다. 예를 들어, 방수 코팅층(261a, 261b)은 폴리에스터(polyester), 및 파릴렌(parylene) 등이 사용될 수 있다. 방수 코팅층(261a, 261b)은 상온에서 열확산 증착 방식으로 코팅되거나, 필름 형태로 접착되어 형성될 수 있다. 이외에도 당업계에서 일반적으로 사용되는 방수 코팅 재료는 본 발명에 적용될 수 있다.
도 7a는 도 4에서의 제 1 더미홀 및 그 주변부에 대한 확대도이다. 도 7a에서의 중심에 위치한 도면은 도 4의 확대도이며, 도 7a에서 상측에 위치한 도면은 홀 및 각 홈의 크기를 설명하기 위한 평면도이고, 도 7a에서 하측에 위치한 도면은 제 1 홀의 형상을 설명하기 위한 평면도이다.
도 7a에 도시된 바와 같이, 제 1 더미홀(11)에 의해 이의 상부에 위치한 제 2 절연막(160b) 및 제 3 층간 절연막(170)은 각각 그 제 1 더미홀(11)을 향해 오목하게 들어간 형태의 홈(310, 320)을 갖는다. 설명의 편의상, 제 2 절연막(160b)의 홈(310)을 제 1 홈(310)으로 정의하고, 제 3 층간 절연막(170)의 홈(320)을 제 2 홈(320)으로 정의한다.
제 1 홈(310)은 제 1 더미홀(11) 및 반도체층(321)과 중첩한다.
제 2 홈(320)은 제 1 더미홀(11), 반도체층(321) 및 제 1 홈(310)과 중첩한다.
평면적인 관점에서 제 1 홈(310) 및 제 2 홈(320)은 각각 폐곡선의 형상을 갖는다. 다시 말하여, 제 1 홈(310) 및 제 2 홈(320)은 각각 콘택홀(예를 들어, H6)을 통해 삽입된 전극(예를 들어, DE1)을 둘러싸는 폐곡선의 형상을 갖는다.
예를 들어, 도 7a의 하측 도면에 도시된 바와 같이, 평면적인 관점에서 제 1 홈(310)은 제 1 드레인 전극(DE1)을 둘러싸는 링(ring)의 형상을 가질 수 있다. 이에 따라, 제 3 층간 절연막(170) 중 제 1 홈(310)에 채워진 부분은 제 1 드레인 전극(DE1)을 둘러싸는 링 형상을 가질 수 있다. 다시 말하여, 단면적인 관점에서 제 1 홈(310)의 내벽과 제 1 드레인 전극(DE1) 사이에 제 3 층간 절연막(170)의 일부가 위치할 수 있다.
평면적인 관점에서 제 2 홈(320)은 제 1 드레인 전극(DE1)을 둘러싸는 링(ring)의 형상을 가질 수 있다. 이에 따라, 평탄화막(180) 중 제 2 홈(320)에 채워진 부분은 제 1 드레인 전극(DE1)을 둘러싸는 링 형상을 가질 수 있다. 다시 말하여, 단면적인 관점에서 제 2 홈(300)의 내벽과 제 1 드레인 전극(DE1) 사이에 평탄화막(180)의 일부가 위치할 수 있다.
제 1 홈(310)은 제 1 더미홀(11)보다 더 작다. 예를 들어, 제 1 홈(310)의 직경(d2)은 제 1 더미홀(11)의 직경(d1)보다 더 작다.
제 2 홈(320)은 제 1 홈(310)보다 더 작다. 예를 들어, 제 2 홈(320)의 직경(d3)은 제 1 홈(310)의 직경(d2)보다 더 작다.
도 7a의 상단 도면에 도시된 바와 같이, 평면적인 관점에서 제 1 더미홀(11)은 제 1 홈(310)을 둘러싸며, 제 1 홈(310)은 제 2 홈(320)을 둘러싼다. 제 1 더미홀(11)은 제 1 및 제 2 홈들(310, 320)을 둘러싼다.
제 1 더미홀(11)은 제 6 콘택홀(H6) 내의 제 1 드레인 전극(DE1)을 둘러싸는 링 형상을 가질 수 있다.
도 7b는 도 4에서의 제 1 더미홀 및 그 주변부에 대한 다른 확대도이다. 도 7b에서의 중심에 위치한 도면은 도 4의 확대도이며, 도 7b에서 상측에 위치한 도면은 홀 및 각 홈의 크기를 설명하기 위한 평면도이고, 도 7b에서 하측에 위치한 도면은 제 1 홀의 형상을 설명하기 위한 평면도이다.
도 7b에 도시된 바와 같이, 제 1 절연막(160a)과 제 2 절연막(160b)은 동일한 물질로 이루어질 수 있다. 따라서, 제 1 절연막(160a)과 제 2 절연막(160b)이 순차적으로 형성된다 하더라도 제 2 절연막(160b)의 적층 공정 후에 제 1 절연막(160a)과 제 2 절연막(160b) 간의 경계면이 제거된다. 즉, 제 1 절연막(160a)과 제 2 절연막(160b)은 하나의 제 2 층간 절연막(160)으로 이루어진다.
이와 같은 경우에도 제 1 더미홀(11)에 영향을 받아 제 2 절연막(160b) 및 제 3 층간 절연막(170)은 각각 그 제 1 더미홀(11)을 향해 오목하게 들어간 형태의 홈(310, 320)을 갖는다.
도 7b에서의 제 1 홈(310) 및 제 2 홈(320)은 전술된 도 7a에서의 제 1 홈(310) 및 제 2 홈(320)과 동일하므로, 도 7b에서의 각 홈에 대한 구체적인 설명은 도 7a 및 이의 기재를 참조한다.
도 7b에서의 제 1 더미홀(11)은 제 1 층간 절연막(150) 및 게이트 절연막(140)을 관통하는 홀이다.
한편, 제 1 절연막(160a)과 반도체층(321) 사이에 다른 절연막이 없고, 제 1 절연막(160a)과 제 2 절연막(160b)이 전술된 바와 같이 동일한 물질로 이루어질 경우, 제 2 절연막(160b)의 형성 이후 제 1 더미홀(11)은 실질적으로 보이지 않는다. 그러나, 이 제 1 더미홀(11)은 보이지 않을 뿐 존재한다. 따라서, 이와 같은 경우에도 제 1 더미홀(11)에 영향을 받아 제 2 절연막(160b) 및 제 3 층간 절연막(170)은 각각 그 제 1 더미홀(11)을 향해 오목하게 들어간 형태의 홈(310, 320)을 갖는다.
제 2 더미홀(22)과 중첩하는 제 2 절연막(160b) 및 제 3 층간 절연막(170)도 각각 제 1 홈(410) 및 제 2 홈(420)을 포함하는 바, 이 제 1 홈(410) 및 제 2 홈(420)은 전술된 도 7a 및 도 7b의 제 1 홈(310) 및 제 2 홈(320)과 동일하다.
도 8은 도 2의 IV-IV`의 선을 따라 자른 단면도이다.
도 8에 도시된 바와 같이, 더미홀(33; 이하, 제 3 더미홀)은 콘택홀과 다른 곳에 위치할 수도 있다. 제 3 더미홀(33)은 반도체층(321)과 중첩한다.
이와 같은 경우에도 제 3 더미홀(33)에 영향을 받아 제 2 절연막(160b) 및 제 3 층간 절연막(170)은 각각 그 제 3 더미홀(33)을 향해 오목하게 들어간 형태의 홈(510, 520)을 갖는다.
도 9a는 도 8에서의 제 3 더미홀 및 그 주변부에 대한 확대도이다. 도 9a에서 상측에 위치한 도면은 홀 및 각 홈의 크기를 설명하기 위한 평면도이고, 하측에 위치한 도면은 도 8의 확대도이다.
도 9a에 도시된 바와 같이, 제 3 더미홀(33)에 의해 이의 상부에 위치한 제 2 절연막(160b) 및 제 3 층간 절연막(170)은 각각 그 제 2 더미홀(33)을 향해 오목하게 들어간 형태의 홈(510, 520)을 갖는다. 설명의 편의상, 제 2 절연막(160b)의 홈(510)을 제 1 홈(510)으로 정의하고, 제 3 층간 절연막(170)의 홈(520)을 제 2 홈(520)으로 정의한다.
제 1 홈(510)은 제 3 더미홀(33) 및 반도체층(321)과 중첩한다.
제 2 홈(520)은 제 3 더미홀(33), 반도체층(321) 및 제 1 홈(510)과 중첩한다.
평면적인 관점에서 제 1 홈(510) 및 제 2 홈(520)은 각각 폐곡선의 형상을 갖는다.
제 1 홈(510)은 제 3 더미홀(33)보다 더 작다. 예를 들어, 제 1 홈(510)의 직경(d2)은 제 3 더미홀(33)의 직경(d1)보다 더 작다.
제 2 홈(520)은 제 1 홈(510)보다 더 작다. 예를 들어, 제 2 홈(520)의 직경(d3)은 제 1 홈(510)의 직경(d2)보다 더 작다.
도 9a의 상단 도면에 도시된 바와 같이, 평면적인 관점에서 제 3 더미홀(33)은 제 1 홈(510)을 둘러싸며, 제 1 홈(510)은 제 2 홈(520)을 둘러싼다. 제 3 더미홀(33)은 제 1 및 제 2 홈들(510, 520)을 둘러싼다.
도 9b는 도 8에서의 제 3 더미홀 및 그 주변부에 대한 다른 확대도이다. 도 9b에서 상측에 위치한 도면은 홀 및 각 홈의 크기를 설명하기 위한 평면도이고, 하측에 위치한 도면은 도 8의 확대도이다.
도 9b에 도시된 바와 같이, 제 1 절연막(160a)과 제 2 절연막(160b)은 동일한 물질로 이루어질 수 있다. 따라서, 제 1 절연막(160a)과 제 2 절연막(160b)이 순차적으로 형성된다 하더라도 제 2 절연막(160b)의 적층 공정 후에 제 1 절연막(160a)과 제 2 절연막(160b) 간의 경계면이 제거된다. 즉, 제 1 절연막(160a)과 제 2 절연막(160b)은 하나의 제 2 층간 절연막(160)으로 이루어진다.
이와 같은 경우에도 제 3 더미홀(33)에 영향을 받아 제 2 절연막(160b) 및 제 3 층간 절연막(170)은 각각 그 제 3 더미홀(33)을 향해 오목하게 들어간 형태의 홈(510, 520)을 갖는다.
도 10a 내지 도 12h는 본 발명의 한 실시예에 따른 표시 장치의 공정 순서를 나타낸 도면이다. 여기서, 도 10a 내지 도 10k는 도 4에 대한 공정 단면도이고, 도 11a 내지 도 11k는 도 5에 대한 공정 단면도이며, 도 12a 내지 도 12h는 도 6에 대한 공정 단면도이다.
먼저, 도 10a, 도 11a 및 도 12a에 도시된 바와 같이, 기판(110)의 전면(全面)에 버퍼층(120)이 증착된다. 버퍼층(120)은 화학 기상 증착(chemical vapor deposition: CVD) 방식으로 증착될 수 있다.
다음으로, 도시되지 않았지만, 그 버퍼층(120)을 포함한 기판(110)의 전면에 반도체 물질이 증착된다. 반도체 물질은 화학 기상 증착 방식으로 증착될 수 있다.
이후, 포토리쏘그라피 공정에 의해 반도체 물질이 패터닝됨으로써, 도 10a, 도 11a 및 도 12a에 도시된 바와 같이, 반도체층(321)이 형성된다. 반도체 물질 식각 가스를 이용한 건식 식각(dry-etch) 방식으로 제거될 수 있다.
이어서, 도 10b, 도 11b 및 도 12b에 도시된 바와 같이, 반도체층(321) 및 버퍼층(120)을 포함한 기판(110)의 전면에 게이트 절연막(140)이 증착된다. 게이트 절연막(140)은 화학 기상 증착 방식으로 증착될 수 있다.
다음으로, 도시되지 않았지만, 게이트 절연막(140)을 포함한 기판(110)의 전면(全面)에 제 1 금속층이 증착된다. 제 1 금속층은 스퍼터링(sputtering)과 같은 물리 기상 증착(physical vapor deposition: PVD) 방식으로 증착될 수 있다.
이후 포토리쏘그라피(photolithography) 공정에 의해 전술된 제 1 금속층이 패터닝됨으로써, 도 10c, 도 11c 및 도 12c에 도시된 바와 같이, 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2) 및 제 3 게이트 전극(GE3)이 게이트 절연막(140) 상에 형성된다. 도시되지 않았지만, 이 공정에 의해 게이트 절연막(140) 상에 게이트 라인(GL)이 형성된다. 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 3 게이트 전극(GE3) 및 게이트 라인(GL)은 반도체층(321)과 중첩한다.
다음으로, 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 3 게이트 전극(GE3) 및 게이트 라인(GL)을 마스크로 하여 불순물 이온 도핑 공정이 수행된다. 이 도핑 공정에 의해 제 1 채널 영역(CH1), 제 2 채널 영역(CH2), 제 3 채널 영역(CH3), 제 1 소스 영역(S1), 제 1 드레인 영역(D1), 제 2 소스 영역(S2), 제 2 드레인 영역(D2), 제 3 소스 영역(S3) 및 제 3 드레인 영역(D3)이 반도체층(321)에 형성된다. 채널 영역들(CH1, CH2, CH3)을 제외한 제 1 소스 영역(S1), 제 1 드레인 영역(D1), 제 2 소스 영역(S2), 제 2 드레인 영역(D2), 제 3 소스 영역(S3) 및 제 3 드레인 영역(D3)은 전술된 불순물 이온을 포함한다.
이후, 도 10d, 도 11d 및 도 12d에 도시된 바와 같이, 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 3 게이트 전극(GE3), 게이트 라인(GL) 및 게이트 절연막(140)을 포함한 기판(110)의 전면에 제 1 층간 절연막(150)이 증착된다. 제 1 층간 절연막(150)은 화학 기상 증착 방식으로 증착될 수 있다.
이어서, 포토리쏘그라피 공정에 의해 제 1 층간 절연막(150) 및 게이트 절연막(140)이 선택적으로 제거됨으로써, 도 10d 및 도 12d에 도시된 바와 같이, 제 1 게이트 전극(GE1)을 노출시키는 제 1 콘택홀(H1), 반도체층(321)의 제 3 소스 영역(S3)을 노출시키는 제 2 콘택홀(H2) 및 제 2 게이트 전극(GE2)을 노출시키는 제 3 콘택홀(H3)이 형성된다.
이후, 도시되지 않았지만, 제 1 층간 절연막(150), 제 1 콘택홀(H1), 제 2 콘택홀(H2) 및 제 3 콘택홀(H3)을 포함한 기판(110)의 전면에 제 2 금속층이 증착된다. 제 2 금속층은 스퍼터링과 같은 물리 기상 증착 방식으로 증착될 수 있다.
이어서, 포토리쏘그라피(photolithography) 공정에 의해 전술된 제 2 금속층이 패터닝됨으로써, 도 10e, 도 11e 및 도 12e에 도시된 바와 같이, 제 1 커패시터 전극(201), 스캔 라인(SL) 및 연결 전극(600)이 제 1 층간 절연막(150) 상에 형성된다. 이때, 도 10e에 도시된 바와 같이, 스캔 라인(SL)은 제 1 콘택홀(H1)을 통해 제 1 게이트 전극(GE1)에 연결되고, 연결 전극(600)은 제 2 및 제 3 콘택홀들(H2, H3)을 통해 반도체층(321)의 제 3 소스 영역(S3) 및 제 2 게이트 전극(GE2)에 연결된다.
다음으로, 도 10f, 도 11f 및 도 12f에 도시된 바와 같이, 제 1 커패시터 전극(201), 스캔 라인(SL), 연결 전극(600) 및 제 1 층간 절연막(150)을 포함한 기판(110)의 전면에 제 1 절연막(160a)이 증착된다. 제 1 절연막(160a)은 화학 기상 증착 방식으로 증착될 수 있다.
이후, 포토리쏘그라피 공정에 의해 제 1 절연막(160a), 제 1 층간 절연막(150) 및 게이트 절연막(140)이 선택적으로 제거됨으로써, 도 10g 및 도 11g에 도시된 바와 같이, 반도체층(321)의 제 1 드레인 영역(D1)을 노출시키는 제 1 더미홀(11) 및 반도체층의 제 2 드레인 영역(D2)을 노출시키는 제 2 더미홀(22)이 형성된다.
이어서, 이러한 제 1 및 2 홀들(11, 22)을 갖는 기판(110)을 열처리하면, 반도체층의 수소(H)가 제 1 및 제 2 홀들(11, 22)을 통해 외부로 빠져나간다. 즉, 반도체층(321)에 대한 탈수소화 공정이 수행된다.
다음으로, 도 10h, 도 11h 및 도 12g에 도시된 바와 같이, 제 1 절연막(160a), 제 1 더미홀(11) 및 제 2 더미홀(22)을 포함한 기판(110)의 전면에 제 2 절연막(160b)이 증착된다. 제 2 절연막(160b)은 화학 기상 증착 방식으로 증착될 수 있다. 제 1 더미홀(11) 및 제 2 더미홀(22)을 통해 노출된 반도체층(321)은 제 2 절연막(160b)에 의해 보호된다.
이때, 제 1 더미홀(11)에 의해 이의 상부에 위치한 제 2 절연막(160b)은 그 제 1 더미홀(11)을 향해 오목하게 들어간 형태의 홈(310)을 갖는다. 또한, 제 2 더미홀(22)에 의해 이의 상부에 위치한 제 2 절연막(160b)은 그 제 2 더미홀(22)을 향해 오목하게 들어간 형태의 홈(410)을 갖는다.
이후, 도시되지 않았지만, 제 2 절연막(160b)을 포함한 기판(110)의 전면에 제 3 금속층이 증착된다. 제 3 금속층은 스퍼터링과 같은 물리 기상 증착 방식으로 증착될 수 있다.
이어서, 포토리쏘그라피 공정에 의해 전술된 제 3 금속층이 패터닝됨으로써, 도 11h 및 도 12g에 도시된 바와 같이, 데이터 라인(DL)이 제 2 절연막(160b) 상에 형성된다.
다음으로, 도 10i, 도 11i 및 도 12h에 도시된 바와 같이, 데이터 라인(DL) 및 제 2 절연막(160b)을 포함한 기판(110)의 전면에 제 3 층간 절연막(170)이 증착된다. 제 3 층간 절연막(170)은 화학 기상 증착 방식으로 증착될 수 있다.
제 1 더미홀(11) 및 제 2 더미홀(22)에 의해 제 3 층간 절연막(170)은 그 제 1 더미홀(11) 및 제 2 더미홀(22)을 향해 오목하게 들어간 형태의 홈들(320, 420)을 갖는다.
이후, 포토리쏘그라피 공정에 의해 제 3 층간 절연막(170), 제 2 층간 절연막(160; 160a, 160b), 제 1 층간 절연막(160a) 및 게이트 절연막(140)이 선택적으로 제거됨으로써, 도 10j 및 도 11j에 도시된 바와 같이, 제 1 커패시터 전극(201)을 노출시키는 제 4 콘택홀(H4), 반도체층(321)의 제 1 소스 영역(S1)을 노출시키는 제 5 콘택홀(H5), 반도체층(321)의 제 1 드레인 영역(D1)을 노출시키는 제 6 콘택홀(H6) 및 반도체층(321)의 제 2 드레인 영역(D2)을 노출시키는 제 7 콘택홀(H7)이 형성된다.
이어서, 도시되지 않았지만, 제 3 층간 절연막(170), 제 4 콘택홀(H4), 제 5 콘택홀(H5), 제 6 콘택홀(H6) 및 제 7 콘택홀(H7)을 포함한 기판(110)의 전면에 제 4 금속층이 증착된다. 제 4 금속층은 스퍼터링과 같은 물리 기상 증착 방식으로 증착될 수 있다.
이어서, 포토리쏘그라피 공정에 의해 전술된 제 4 금속층이 패터닝됨으로써, 도 10k 및 도 11k에 도시된 바와 같이, 초기화 라인(333), 제 1 소스 전극(SE1), 제 1 드레인 전극(DE1), 제 2 커패시터 전극(202), 전원 공급 라인(455) 및 제 2 드레인 전극(DE2)이 제 3 층간 절연막(170) 상에 형성된다. 초기화 라인(333)은 제 4 콘택홀(H4)을 통해 제 1 커패시터 전극(201)에 연결되고, 제 1 소스 전극(SE1)은 제 5 콘택홀(H5)을 통해 반도체층(321)의 제 1 소스 영역(S1)에 연결되며, 제 1 드레인 전극(DE1)은 제 6 콘택홀(H6)을 통해 반도체층(321)의 제 1 드레인 영역(D1)에 연결되며, 제 2 드레인 전극(DE2)은 제 7 콘택홀(H7)을 통해 반도체층(321)의 제 2 드레인 영역(D2)에 연결된다. 이때, 초기화 라인(333)과 제 1 소스 전극(SE1)은 서로 연결되며, 제 1 드레인 전극(DE1)과 제 2 커패시터 전극(202)은 서로 연결되며, 전원 공급 라인(455)과 제 2 드레인 전극(DE2)은 서로 연결된다.
이후, 도 4 내지 도 6에 도시된 바와 같이, 평탄화막(180)이 초기화 라인(333), 제 1 소스 전극(SE1), 제 1 드레인 전극(DE1), 제 2 커패시터 전극(202), 전원 공급 라인(455), 제 2 드레인 전극(DE2) 및 제 3 층간 절연막(170) 상에 형성된다.
다음으로, 이후, 포토리쏘그라피 공정에 의해 평탄화막(180)이 선택적으로 제거됨으로써, 도 5에 도시된 바와 같이, 제 2 커패시터 전극(202)을 노출시키는 제 8 콘택홀(H8)이 형성된다.
이어서, 도시되지 않았지만, 평탄화막(180) 및 제 8 콘택홀(H8)을 포함한 기판(110)의 전면에 투명 도전막이 증착된다. 투명 도전막은 스퍼터링과 같은 물리 기상 증착 방식으로 증착될 수 있다.
다음으로, 포토리쏘그라피 공정에 의해 전술된 투명 도전막이 패터닝됨으로써, 도 4 내지 도 6에 도시된 바와 같이, 화소 전극(PE)이 평탄화막(180) 상에 형성된다. 이때, 도 5에 도시된 바와 같이, 화소 전극(PE)은 제 8 콘택홀(H8)을 통해 제 2 커패시터 전극(202)에 연결된다.
이후, 도 4 내지 도 6에 도시된 바와 같이, 화소 전극(PE) 및 평탄화막(190)을 포함한 기판(110)의 전면에 화소 정의막(190)이 증착된다.
이어서, 포토리쏘그라피 공정에 의해 화소 정의막(190)이 선택적으로 제거됨으로써, 도 5에 도시된 바와 같이, 화소 전극(PE)을 노출시키는 화소 영역(111)이 형성된다.
다음으로, 발광 물질이 증착된 후 이것이 포토리쏘그라피 공정에 의해 패터닝됨으로써, 도 5에 도시된 바와 같이, 발광층(512)이 화소 영역(111)의 화소 전극(PE) 상에 형성된다.
이후, 발광층(512) 및 화소 정의막(190)을 포함한 기판(110)의 전면에 공통 전극(613)이 형성된다.
다음으로, 도 4 내지 도 6에 도시된 바와 같이, 공통 전극(613) 상에 밀봉 부재(750)가 형성된다. 밀봉 부재(750)는 공통 전극(613)을 포함한 기판(110)의 전면에 형성된다.
이와 같이 본 발명에 따르면, 더미홀을 통해 반도체층(321)의 탈수소화가 원활하게 진행될 수 있다. 이때, 탈수소화 진행시 사용되는 열처리 공정이 제 2 층간 절연막(160) 상에 위치하는 전극 또는 라인의 공정 전에 수행되므로, 예를 들어, 데이터 라인(DL)의 손상이 방지될 수 있다. 즉, 열처리 공정 전에 형성되는 각 게이트 전극(GE1, GE2, GE3), 게이트 라인(GL), 스캔 라인(SL), 제 1 커패시터 전극(201) 및 연결 전극(600)은 알루미늄을 포함하지 않으므로 열처리 공정에 의해 손상되지 않지만, 열처리 공정 후에 형성되는 각 소스 전극, 각 드레인 전극, 데이터 라인 등은 알루미늄을 포함하므로 그 열처리 공정에 의해 손상될 수 있다. 예를 들어, 열처리 공정에 의해 알루미늄 힐록(hillock)이 발생될 수 있으며, 이때, 그 힐록이 절연층을 손상시키고, 그 손상된 절연층을 통해 데이터 라인(DL)으로 세정액이 침투할 수 있다. 이와 같은 경우, 데이터 라인이 손상될 수 있다.
본 발명의 표시 장치는 표시 소자로서 전술된 바와 같이 발광 소자를 포함하는 발광 표시 장치일 수 있다. 그러나, 본 발명의 표시 장치는 이에 한정되지 않고, 예를 들어, 표시 소자로서 액정을 포함하는 액정 표시 장치일 수도 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
110: 기판 120: 버퍼층
321: 반도체층 140: 게이트 절연막
150: 제 1 층간 절연막 160: 제 2 층간 절연막
160a: 제 1 절연막 160b: 제 2 절연막
170: 제 3 층간 절연막 201: 제 1 커패시터 전극
S1: 제 1 소스 영역 D1: 제 1 드레인 영역
S2: 제 2 소스 영역 D3: 제 3 드레인 영역
CH1: 제 1 채널 영역 H1: 제 1 콘택홀
SL: 스캔 라인 333: 초기화 라인
H4: 제 4 콘택홀 H5: 제 5 콘택홀
SE1: 제 1 소스 전극 DE1: 제 1 드레인 전극
SE2: 제 2 소스 전극 DE3; 제 3 드레인 전극
202: 제 2 커패시터 전극 310: 제 1 홈
320: 제 2 홈 11: 제 1 더미홀
180: 평탄화막 PE: 화소 전극
190: 화소 정의막 613: 공통 전극
750: 밀봉 부재

Claims (19)

  1. 기판;
    상기 기판 상의 적어도 하나의 스위칭 소자;
    상기 적어도 하나의 스위칭 소자에 연결된 화소 전극;
    상기 기판 상에 위치하며, 상기 적어도 하나의 스위칭 소자의 채널 영역을 제공하는 반도체층;
    상기 반도체층 상에 위치한 절연막;
    상기 절연막의 콘택홀을 통해 상기 반도체층에 연결된 도전층을 포함하며;
    상기 절연막은, 상기 반도체층과 중첩하며 상기 콘택홀 내의 도전층을 둘러싸는 폐곡선의 형상을 갖는 홈을 포함하며;
    상기 홈은 상기 콘택홀보다 더 큰 크기를 갖는 표시 장치.
  2. 제 1 항에 있어서,
    상기 홈은 상기 도전층을 둘러싸는 링의 형상을 갖는 표시 장치.
  3. 제 2 항에 있어서,
    상기 절연막 상에 위치한 다른 절연막을 더 포함하는 표시 장치.
  4. 제 3 항에 있어서,
    상기 다른 절연막 중 상기 홈에 위치한 부분은 링의 형상을 갖는 표시 장치.
  5. 제 1 항에 있어서,
    상기 절연막은,
    상기 반도체층 상에 위치하며, 상기 콘택홀 내의 도전층을 둘러싸며 상기 홈과 중첩하는 더미홀을 갖는 제 1 절연막; 및
    상기 더미홀의 내부 및 상기 제 1 절연막 상에 위치한 제 2 절연막을 포함하는 표시 장치.
  6. 제 5 항에 있어서,
    상기 더미홀은 상기 콘택홀 내의 도전층을 둘러싸는 링의 형상을 갖는 표시 장치.
  7. 제 6 항에 있어서,
    상기 제 2 절연막 중 상기 더미홀의 내부에 위치한 부분은 링의 형상을 갖는 표시 장치.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 스위칭 소자는,
    상기 절연막과 상기 기판 사이에 위치한 게이트 전극; 및
    상기 절연막 상에 위치하며, 상기 도전층에 연결된 소스 전극 또는 드레인 전극을 포함하는 표시 장치.
  9. 제 8 항에 있어서,
    상기 소스 전극 또는 드레인 전극은 상기 도전층과 일체로 이루어진 표시 장치.
  10. 제 1 항에 있어서,
    상기 화소 전극 상의 공통 전극; 및
    상기 공통 전극과 상기 화소 전극 사이에 위치한 표시 소자를 더 포함하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 표시 소자는 유기 발광 소자 또는 액정을 포함하는 표시 장치.
  12. 제 1 항에 있어서,
    일측 단자를 통해 상기 절연막 상의 초기화 라인에 접속된 제 1 커패시터;
    상기 화소 전극과 데이터 라인 사이에 접속된 제 2 커패시터; 및
    상기 화소 전극과 공통 전극 사이에 연결된 발광 소자를 더 포함하는 표시 장치.
  13. 제 12 항에 있어서,
    상기 적어도 하나의 스위칭 소자는,
    게이트 라인에 연결된 게이트 전극을 포함하며, 상기 초기화 라인과 상기 화소 전극 사이에 접속된 제 1 스위칭 소자; 및
    상기 제 1 커패시터의 타측 단자에 연결된 게이트 전극을 포함하며, 구동 전원 라인과 상기 화소 전극 사이에 접속된 제 2 스위칭 소자;
    스캔 라인에 연결된 게이트 전극을 포함하며, 상기 제 1 커패시터의 타측 단자와 상기 화소 전극 사이에 접속된 제 3 스위칭 소자를 포함하는 표시 장치.
  14. 기판;
    상기 기판 상의 적어도 하나의 스위칭 소자;
    상기 적어도 하나의 스위칭 소자에 연결된 화소 전극;
    상기 기판 상에 위치하며, 상기 적어도 하나의 스위칭 소자의 채널 영역을 제공하는 반도체층;
    상기 반도체층 상에 위치하며, 상기 반도체층과 중첩하는 홈을 갖는 절연막을 포함하며;
    상기 홈은 폐곡선의 형상을 가지며;
    상기 절연막은,
    상기 반도체층 상에 위치하며, 상기 홈과 중첩하는 더미홀을 갖는 제 1 절연막; 및
    상기 더미홀의 내부 및 상기 제 1 절연막 상에 위치하며, 상기 더미홀보다 더 작은 크기의 홈을 갖는 제 2 절연막을 포함하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 적어도 하나의 스위칭 소자는,
    상기 절연막과 상기 기판 사이에 위치한 게이트 전극; 및
    상기 절연막 상에 위치하며, 상기 절연막의 콘택홀을 통해 반도체층에 연결된 소스 전극 또는 드레인 전극을 포함하는 표시 장치.
  16. 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 게이트 절연막을 형성하는 단계;
    상기 반도체층과 중첩하게 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 및 상기 게이트 절연막 상에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막에 상기 반도체층을 노출시키는 더미홀을 형성하는 단계;
    상기 더미홀을 통해 반도체층의 수소를 배출시키는 단계; 및
    상기 더미홀의 내부 및 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 2 절연막에 상기 반도체층을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 제 2 절연막 상에, 상기 콘택홀을 통해 상기 반도체층에 연결되는 소스 전극 또는 드레인 전극을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 소스 전극 또는 드레인 전극에 연결되는 화소 전극;
    상기 화소 전극에 연결된 발광 소자;
    상기 발광 소자에 연결된 공통 전극을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  19. 제 16 항에 있어서,
    상기 더미홀을 통해 반도체층의 수소를 배출시키는 단계는, 상기 더미홀을 포함한 기판을 열처리하는 단계를 포함하는 표시 장치의 제조 방법.



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