KR20180003703A - 표시패널과 이를 이용한 표시장치 - Google Patents

Abstract

본 발명은 표시패널과 이를 이용한 표시장치에 관한 것이다. 이 표시패널은 데이터 라인들과 게이트 라인들이 교차되고, 픽셀 TFT와 픽셀 전극을 갖는 픽셀들이 매트릭스 형태로 배치된 픽셀 어레이; 및 상기 픽셀 어레이 내에 분산 배치된 시프트 레지스터를 포함한다. 상기 픽셀 어레이는 상기 시프트 레지스터에 시프트 클럭을 공급하는 클럭 배선들을 포함한다.

Description

표시패널과 이를 이용한 표시장치{DISPLAY PANEL AND DISPLAY DEVICE USING THE SAME}

본 발명은 픽셀 어레이 내에 게이트 구동 회로의 시프트 레지스터가 배치될 수 있는 표시패널과 이를 이용한 표시장치에 관한 것이다.

액정표시장치(Liquid Crystal Display, LCD), 유기발광 다이오드 표시장치(Organic Light Emitting Diode Display, OLED Display), 전계 방출 표시장치(Field Emission Display, FED) 등 각종 평판 표시장치가 시판되고 있다.

액정표시장치는 액정층에 인가되는 전계를 제어하여 백라이트 유닛으로부터 입사되는 빛을 변조함으로써 화상을 표시한다. 액티브 매트릭스 타입의 액정표시장치는 매 픽셀 마다 박막트랜지스터(Thin Film Transistor, 이하 "TFT"라 한다)를 배치하여 그 TFT를 이용하여 픽셀들을 구동한다. 이러한 액정표시장치는 공정 기술의 발전과 연구 개발의 성과로 대형화와 고해상도화로 급속히 발전하고 있다.

액정표시장치의 표시패널은 액정층을 사이에 두고 접합된 상판과 하판을 포함한다. 상판과 하판 각각에서 액정층과 접하는 기판 표면에 배향막이 형성된다. 배향막은 액정분자의 프리 틸트 각(pre-tilt angle)을 설정한다. 액정층의 셀 갭(cell gap)을 유지하기 위하여, 스페이서(spacer)가 상판과 하판 사이에 배치된다. 하판은 하부 유리 기판 상에 형성된 TFT 어레이를 포함할 수 있다. 상판은 상부 유리 기판 상에 형성된 컬러 필터 어레이를 포함할 수 있다. 상판과 하판 각각에는 편광판이 접착된다.

액정표시장치의 제조공정은 기판 세정, 기판 패터닝 공정, 배향막 형성/러빙 공정, 기판 합착 및 액정 적하 공정, 구동회로 실장 공정, 검사 공정, 리페어 공정, 모듈 조립 공정 등을 포함한다.

기판세정 공정은 표시패널의 상부 유리기판과 하부 유리기판 표면에 오염된 이물질을 세정액으로 제거한다. 기판 패터닝 공정은 하부 유리기판에 데이터 라인 및 게이트 라인을 포함한 신호배선, TFT, 픽셀 전극, 공통 전극 등을 형성한다. 그리고 기판 패터닝 공정은 상부 유리기판 상에 블랙 매트릭스, 컬러 필터 등을 형성한다. 배향막 형성/러빙 공정은 유리기판들 상에 배향막을 도포하고 그 배향막을 러빙포로 러빙하거나 광배향 처리한다. 이러한 일련의 공정을 거쳐 하부 유리기판에는 비디오 데이터전압이 공급되는 데이터 라인들, 그 데이터 라인들과 교차되고 스캔신호 즉, 게이트펄스가 순차적으로 공급되는 게이트 라인들, 데이터 라인들과 게이트 라인들의 교차부에 형성된 TFT들, TFT들에 연결된 픽셀 전극들 및 스토리지 커패시터(Storage Capacitor) 등을 포함한 TFT 어레이가 형성된다. 공통전극은 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드 등과 같은 수직 전계 구동방식에서 상부 유리기판 상에 형성되고, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드 등과 같은 수평 전계 구동방식에서 픽셀 전극과 함께 하부 유리기판 상에 형성된다. 상부 유리기판과 하부 유리기판 각각에는 편광판이 접착된다.

기판 합착 및 액정 적하 공정은 표시패널의 상부 및 하부 유리기판 중 어느 하나에 실런트를 드로잉(drawing)하여 액정 영역을 정의하고, 그 액정 영역에 액정을 적하(Dropping)한 다음, 상부 유리 기판과 하부 유리기판을 실런트로 접합한다.

구동회로 실장공정은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정을 이용하여 데이터 구동회로가 집적된 드라이브 IC(Integrated Circuit, IC)를 이방성 도전 필름(Anisotropic conductive film, ACF)으로 표시패널의 데이터 패드들(data pad)에 접착한다. 게이트 구동회로는 GIP(Gate In Panel) 공정으로 하부 유리 기판 상에 직접 형성되거나, IC로 집적되어 구동 회로 실장 공정에서 TAB(Tape Automated Bonding) 공정을 통해 ACF로 표시패널의 게이트 패드들(gate pad)에 접착될 수 있다. 구동회로 실장 공정은 IC들과 PCB(printed circuit board)를 FPC(Flexible Printed Circuit board), FFC(Flexible Flat Cable) 등의 연성 회로 기판으로 연결한다.

검사 공정은 구동회로에 대한 검사, TFT 어레이 기판에 형성된 데이터 라인과 게이트 라인 등의 배선 검사, 픽셀 전극이 형성된 후에 실시되는 검사, 기판 합착 및 액정 적하 공정 후에 실시되는 전기적 검사, 점등 검사 등을 포함한다. 리페어 공정은 검사 공정에 의해 발견된 불량을 수선한다.

전술한 일련의 공정을 거쳐 표시패널이 완성되면, 모듈 조립 공정이 수행된다. 모듈 조립 공정은 표시패널의 아래에 백라이트 유닛을 정렬하고, 가이드/케이스 부재 등의 기구물을 이용하여 표시패널과 백라이트 유닛을 조립한다.

평판 표시장치의 구동 회로는 표시패널의 데이터 라인들에 데이터 전압을 공급하는 데이터 구동 회로, 표시패널의 게이트 라인들(또는 스캔 라인들)에 게이트 펄스(또는 스캔 펄스)를 공급하는 게이트 구동 회로(또는 스캔 구동 회로), 이러한 구동 회로들의 제반 동작을 제어하는 타이밍 콘트롤러(Timing controller, TCON) 등을 포함한다.

데이터 구동 회로가 집적된 IC 칩은 연성 회로 기판 예를 들어, COF(Chip on film, COF) 상에 실장되고, COF는 표시패널에 ACF로 접착될 수 있다.

최근에는 액정표시장치(LCD)와 유기발광 다이오드 표시장치(OLED Display)를 중심으로 GIP 공정을 이용하여 게이트 구동 회로를 픽셀 어레이와 함께 표시패널의 기판 상에 직접 실장하는 기술이 적용되고 있다. 이하에서, 표시패널의 기판 상에 직접 실장된 게이트 구동 회로의 시프트 레지스터를 “GIP 회로”라 칭하기로 한다.

GIP 회로가 정상적으로 동작하기 위해는 스타트 펄스, 시프트 클럭 등의 타이밍 제어 신호들과 구동 전압들이 필요하기 때문에 GIP 회로에는 많은 배선들이 연결된다. GIP 회로는 픽셀 어레이 밖에서 표시패널의 기판 상에 배치되기 때문에 비표시 영역인 베젤(bezel) 크기를 증가시키는 요인으로 작용한다.

본 발명은 베젤 영역을 줄이고 픽셀들의 개구율 저하를 줄일 수 있는 표시패널과 이를 이용한 표시장치를 제공한다.

본 발명의 실시예에 따른 표시패널은 데이터 라인들과 게이트 라인들이 교차되고, 픽셀 TFT와 픽셀 전극을 갖는 픽셀들이 매트릭스 형태로 배치된 픽셀 어레이; 및 상기 픽셀 어레이 내에 분산 배치된 시프트 레지스터를 포함한다. 상기 픽셀 어레이는 상기 시프트 레지스터에 시프트 클럭을 공급하는 클럭 배선들을 포함한다.

본 발명의 일 실시예에 따른 표시장치의 시프트 레지스터는 표시패널 상에서 상기 픽셀 어레이 내에 분산 배치되거나 상기 픽셀 어레이 밖의 베젤 영역에 배치된다. 상기 시프트 레지스터는 스타트 펄스 또는 이전 스테이지의 출력 신호에 응답하여 Q 노드를 충전시키는 제1 TFT; 제N(N은 양의 정수) 클럭 신호에 응답하여 상기 Q 노드를 방전시키는 제2 TFT; 상기 Q 노드 전압에 응답하여 출력 단자의 전압을 충전하여 상기 게이트 펄스의 전압을 상승시키는 제3 TFT; 및 상기 제N 클럭 신호에 대하여 역위상으로 발생되는 제N-2 클럭 신호에 응답하여 상기 출력 단자의 전압을 상기 제N 클럭 신호가 공급되는 클럭 배선으로 방전시키는 제4 TFT를 포함한다.

본 발명의 다른 실시예에 따른 표시장치의 시프트 레지스터는 표시패널 상에서 상기 픽셀 어레이 내에 분산 배치된다. 상기 시프트 레지스터는 스타트 펄스 또는 이전 스테이지의 출력 신호에 응답하여 제1 Q 노드를 충전시키는 제1 TFT; 제2 게이트 라인의 전압에 응답하여 상기 제1 Q 노드를 방전시키는 제2 TFT; 및 상기 Q1 노드 전압에 응답하여 제1 게이트 라인의 전압에 응답하여 Q2 노드를 충전하는 제3 TFT를 포함한다. 상기 제1 게이트 라인에 제1 클럭 신호가 인가되고, 상기 제2 게이트 라인에 제2 클럭 신호가 인가된다.

본 발명은 최소한의 회로 구성을 갖는 GIP 회로를 픽셀 어레이 내에 분산하거나 베젤 영역에 배치함으로써 베젤 영역을 줄이고, GIP 회로가 픽셀 어레이 내에 배치되더라도 픽셀들의 개구율 저하를 줄일 수 있다.

도 1은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여 주는 평면도이다.
도 2는 GIP 회로의 시프트 레지스터 구성 일부를 간략히 보여 주는 도면이다.
도 3은 본 발명의 제1 실시예에 따른 GIP 회로를 보여 주는 도면이다.
도 4는 도 3에 도시된 회로의 입/출력 파형을 보여 주는 파형도이다.
도 5는 본 발명의 제2 실시예에 따른 GIP 회로를 보여 주는 도면이다.
도 6은 도 5에 도시된 회로의 입/출력 파형을 보여 주는 파형도이다.
도 7은 도 5에 도시된 제N 스테이지 회로에서 Q 노드의 전압과 출력 전압을 보여 주는 파형도이다.
도 8a 내지 도 8c는 GIP 회로를 패널 어레이에 내장한 제1 실시예를 보여 주는 도면들이다.
도 9는 도 8a에 도시된 GIP 회로(A)를 확대하여 보여 주는 회로도이다.
도 10a 내지 도 10c는 GIP 회로를 패널 어레이에 내장한 제2 실시예를 보여 주는 도면들이다.
도 11은 도 10a에 도시된 GIP 회로(B)를 확대하여 보여 주는 회로도이다.
도 12a 내지 도 12c는 GIP 회로를 패널 어레이에 내장한 제3 실시예를 보여 주는 도면들이다.
도 13은 도 12a에 도시된 GIP 회로(C)를 확대하여 보여 주는 회로도이다.
도 14는 GIP 회로를 패널 어레이에 내장한 제4 실시예를 보여 주는 도면들이다.
도 15는 도 14에 도시된 GIP 회로(D)를 확대하여 보여 주는 회로도이다.
도 16은 도 15에 도시된 GIP 회로의 입/출력 파형을 보여 주는 파형도이다.
도 17 및 도 18은 픽셀 어레이 밖의 베젤 영역에서 클럭 배선들을 보여 주는 도면이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED Display) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예에서, 평판 표시소자의 일 예로서 액정표시장치를 중심으로 설명하지만, 본 발명은 이에 한정되지 않는다.

본 발명의 GIP 회로는 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어 가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 GIP를 구성하는 트랜지스터들을 n 타입 MOSFET로 설명하지만, 이에 한정되지 않는다. 따라서, 이하의 설명에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되어서는 안된다.

도 1을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(PNL)과, 표시패널(PNL)에 입력 영상의 데이터를 기입하기 위한 구동회로를 구비한다.

구동 회로는 표시패널(PNL)의 데이터 라인들에 입력 영상의 데이터 전압을 공급하는 데이터 구동 회로와, 데이터 전압에 동기되는 게이트 펄스(또는 스캔 펄스)를 표시패널(PNL)의 게이트 라인들(GL)에 공급하는 게이트 구동회로, 및 데이터 구동 회로와 GIP 회로의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(TCON) 등을 포함한다. 게이트 구동회로는 픽셀 어레이에 분산 배치되거나 픽셀 어레이(AA) 밖의 베젤 영역에 배치된 GIP 회로를 포함한다. 도 1에서, 데이터 구동회로는 소스 드라이브 IC(SIC)에 집적된 형태로 표시패널(PNL)의 데이터 라인들(DL)에 연결된다.

본 발명의 GIP 회로는 픽셀 어레이(AA) 내에 분산 배치되거나 픽셀 어레이 밖의 베젤 영역 내에 배치된다. 본 발명은 GIP 회로에서 스위치 소자, 클럭 배선, 전원 배선의 개수를 줄여 회로 면적을 감소시킨다. 그 결과, GIP 회로가 픽셀 어레이(AA)에 배치될 때 픽셀들의 개구율 저하를 최소화할 수 있다. 도 5 또는 도 15와 같은 GIP 회로는 그 회로 면적이 매우 작기 때문에 픽셀 어레이(AA)에 배치되는 회로로 최적화되어 있을 뿐 아니라 베젤 영역에 배치되는 경우에 베젤 영역의 크기를 대폭 줄일 수 있다. 도 1은 GIP 회로가 픽셀 어레이(AA)에 분산된 예를 보여 준다.

본 발명의 GIP 회로는 픽셀 어레이(AA)와 함께 표시패널(PNL)의 하부 기판(SUBS1) 상에 직접 형성되어 게이트 라인들(GL)에 연결된다. GIP 회로는 스타트 펄스(Start pulse)와 시프트 클럭(shift clock) 등의 타이밍 제어 신호를 입력 받아 클럭 타이밍에 동기하여 출력을 순차적으로 하는 시프트 레지스터(shift register)를 포함한다.

표시패널(PNL)은 액정층을 사이에 두고 접합된 상판과 하판을 포함한다. 기판들은 유리 기판일 수 있으나 이에 한정되지 않는다. 표시패널(PNL)은 데이터라인들(DL)과 게이트라인들(GL)이 교차 구조에 의해 매트릭스 형태로 배치된 픽셀들을 포함한다. 픽셀들은 데이터 라인(GL)과 게이트 라인(GL)의 교차부에 형성된 픽셀 TFT, 픽셀 TFT에 연결된 액정셀(Clc) 및 스토리지 커패시터(storage capacitor, Cst) 등을 포함한다. 픽셀 TFT는 게이트 라인(GL)으로부터의 게이트 펄스에 응답하여 데이터 라인(DL)을 통해 입력되는 데이터 전압을 픽셀 전극(PXL)에 공급한다. 액정셀(Clc)은 픽셀 전극(PXL)과 공통 전극(COM) 간의 전계에 따라 구동되는 액정분자를 이용하여 입사광의 굴절율을 데이터 전압에 따라 조절한다.

표시패널(PNL)의 하판은 하부 기판에 형성된 TFT 어레이를 포함한다. TFT 어레이는 데이터라인들(DL), 게이트라인들(GL), TFT들, TFT에 접속된 픽셀 전극(PXL), 공통 전극(COM), 스토리지 커패시터(Cst) 그리고 GIP 회로 등을 포함한다. TFT 어레이 내에 GIP 회로가 분산 배치되고, GIP 회로에 연결되는 클럭 배선들이 배치된다. 클럭 배선들 중 적어도 일부는 게이트 라인들과 연결될 수 있다. 이 경우, 게이트 라인들은 클럭 배선 역할을 겸한다.

표시패널(PNL)의 상판은 상부 기판에 형성된 컬러 필터 어레이를 포함한다. 컬러 필터 어레이는 블랙매트릭스, 컬러 필터 등을 포함한다. COT(Color Filter on TFT)　또는 TOC(TFT on Color Filter)　모델의 경우에, 하판의 TFT 어레이 상에 컬러 필터가 더 형성될 수 있다.

공통전극(COM)은 수직 전계 구동방식에서 상부 기판 상에 형성되며, 수평 전계 구동방식에서 픽셀 전극(PXL)과 함께 하부 기판상에 형성된다. 표시패널(PNL)의 상부 기판과 하부 기판 상에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다.

표시패널(PNL)에는 인셀 터치 센서(In-cell touch sensor)를 활용한 터치 스크린이 구현될 수 있다. 인셀 터치 센서는 표시패널(PNL)의 픽셀 어레이(AA) 내에 내장된다. 인셀 터치 센서는 터치 전후 정전 용량의 변화를 바탕으로 터치를 센싱하는 정전 용량 타입의 터치 센서로 구현될 수 있다. 터치 센서들은 온셀 (On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널에 배치될 수도 있다.

타이밍 콘트롤러(TCON)는 외부의 호스트 시스템(Host system)으로부터 입력 영상의 데이터를 수신 받아 이를 소스 드라이브 IC(SIC)로 전송한다. 타이밍 콘트롤러(TCON)는 수직/수평 동기신호, 데이터 인에이블, 메인 클럭 신호 등의 타이밍 신호를 입력 받아 소스 드라이브 IC(SIC)와 GIP 회로, 터치 센서의 동작 타이밍을 제어하기 위한 타이밍 제어 신호들을 발생한다. 호스트 시스템은 TV(Television) 시스템, 셋톱 박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나일 수 있다.

소스 드라이브 IC(SIC)는 타이밍 콘트롤러(TCON)의 제어 하에 입력 영상의 디지털 비디오 데이터를 아날로그 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압을 발생하고 그 데이터전압을 데이터라인들(DL)로 출력한다. 소스 드라이브 IC(SIC)는 구부러질 수 있는 연성 회로 기판 예를 들어, COF에 실장될 수 있다.

COF들은 ACF(anisotropic conductive film)를 통해 표시패널(PNL)의 하부 기판(SUBS1)과 소스 PCB(SPCB)에 접착된다. COF들의 입력 핀들은 소스 PCB(SPCB)의 출력단자들에 전기적으로 연결된다. 소스 COF들(COF)의 출력 핀들은 ACF를 통해 표시패널(PNL)의 하부 기판에 형성된 데이터 패드들에 전기적으로 연결된다.

GIP 회로는 타이밍 콘트롤러(TCON)의 제어 하에 데이터 전압에 동기되는 게이트 펄스를 게이트 라인들(GL)로 출력한다. GIP 회로는 스타트 펄스(start pulse, VST)에 응답하여 구동하기 시작하여 시프트 클럭(shift clock, CLK1~n)에 맞추어 출력을 시프트하는 시프트 레지스터(shift register)를 포함한다.

시프트 레지스터는 도 2와 같이 종속적으로 접속된 다수의 스테이지들(S(N-1)~S(N+1))을 포함한다. GIP 회로는 시프트 레지스터를 이용하여 게이트 펄스를 타이밍 콘트롤러(TCON)로부터의 시프트 클럭 타이밍에 맞추어 시프트시킴으로써 표시패널(PNL)에서 데이터가 기입되는 픽셀들을 1 라인씩 순차적으로 선택한다.

타이밍 콘트롤러(TCON)로부터 생성된 스타트 펄스(VST), 시프트 클럭(CLK1~n) 등 게이트 타이밍 제어 신호가 시프트 레지스터에 입력된다. 레벨 시프터(Level shifter, LS)는 게이트 타이밍 제어 신호의 전압 레벨을 시프트하여 게이트 타이밍 제어 신호를 게이트 하이 전압(Gate high voltage, VGH)과 게이트 로우 전압(Gate low voltage, VGL) 사이에서 스윙하는 신호로 변환하여 시프트 레지스터로 전송한다. 게이트 하이 전압(VGH)는 픽셀 TFT의 문턱 전압 이상의 높은 전압으로 설정된다. 게이트 로우 전압(VGL)은 픽셀 TFT의 문턱 전압 보다 낮은 전압으로 설정된다. 따라서, 픽셀 TFT는 게이트 라인(GL)을 통해 자신의 게이트에 인가되는 게이트 펄스의 게이트 하이 전압(VGH)에 응답하여 턴-온(turn-on)되는 반면, 게이트 로우 전압(VGL)에 응답하여 턴-오프(turn-off)된다.

타이밍 콘트롤러(TCON)와 레벨 시프터(LS)는 콘트롤 보드(CPCB)에 배치될 수 있다. 콘트롤 보드(CPCB)는 FFC(Flexible Flat Cable)를 통해 소스 PCB(SPCB)에 연결될 수 있다. 시프트 레지스터의 구동에 필요한 게이트 타이밍 제어 신호 즉, 스타트 펄스(start pulse), 시프트 클럭(shift clock) 등은 COF 필름 상에 형성된 더미 채널 배선과, 표시패널(PNL)의 하부 기판 상에 형성된 LOG(Line On Glass) 배선들을 통해 GIP 회로에 공급될 수 있다.

도 2는 GIP 회로의 시프트 레지스터 구성 일부를 간략히 보여 주는 도면이다. 도 2에서 전원 배선이나 리셋 신호 배선은 생략되어 있다.

도 2를 참조하면, GIP 회로는 타이밍 콘트롤러(TCON)의 제어 하에 게이트 펄스를 순차적으로 시프트하는 시프트 레지스터를 포함한다. 시프트 레지스터를 구성하는 트랜지스터들은 비정질 실리콘(a-Si)을 포함한 TFT, 산화물 반도체를 포함한 TFT(Oxide TFT), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 TFT(LTPS TFT) 중 하나 이상을 포함할 수 있다. TFT는 MOSFET 구조의 트랜지스터들로 구현될 수 있다. 본 발명의 GIP 회로는 픽셀 어레이 내에 배치되기 때문에 픽셀들의 개구율 저하를 최소화하기 위하여 클럭 배선이나 구동 전압 배선 개수가 작고 필요한 TFT의 개수가 적은 회로가 바람직하다.

시프트 레지스터의 스테이지들((S(N-1)~S(N+1)) 각각은 풀업 트랜지스터(Pull-up transistor), 풀다운 트랜지스터(Pull-down transistor), 풀업 트랜지스터를 제어하는 Q 노드, 풀다운 트랜지스터를 제어하는 QB 노드, Q 노드와 QB 노드의 충방전을 제어하는 제어부를 포함한다. 스테이지들((S(N-1)~S(N+1)) 각각은 스타트 펄스 입력 단자로 수신되는 스타트 펄스 또는 이전 스테이지로부터 수신되는 캐리 신호에 응답하여 Q 노드를 프리 차징(pre-charging)한다. Q 노드가 프리 차징된 상태에서 시프트 클럭(CLK1~n)이 입력될 때 Q 노드와 클럭 단자 사이의 기생 용량을 통해 Q 노드가 부트스트랩(bootstrap)되어 풀업 트랜지스터의 게이트와 연결된 Q 노드의 전압이 더욱 상승된다. Q 노드의 전압이 부트스트랩될 때 풀업 트랜지스터를 통해 스테이지의 출력 단자 전압이 게이트 하이 전압(VGH)으로 상승되어 게이트 펄스가 출력되기 시작한다. 게이트 펄스는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다.

캐리 신호는 도 2와 같이 전단 스테이지의 출력 전압 또는, 출력 신호와 동시에 발생되는 별도의 캐리 신호일 수 있다. 도 2에서 Vout(N-1), Vout(N), Vout(N+1)은 제n-1 내지 제n+1 스테이지의 출력 신호 즉, 게이트 펄스의 전압이다.

시프트 클럭(CLK1~CLKn)은 클럭이 순차적으로 시프트되는 4 상(phase) 또는 8 상 클럭일 수 있으나 이에 한정되지 않는다. 캐리 신호와 리셋 신호가 발생되는 스테이지의 위치는 도 2에 한정되지 않는다.

도 3 및 도 4는 본 발명의 제1 실시예에 따른 GIP 회로와 그 입/출력 파형을 보여 주는 도면들이다.

도 3 및 도 4를 참조하면, 제N(N은 양의 정수) 스테이지(S(N))에는 스타트 펄스(VST), 시프트 클럭(CLK(N), CLK(N-1), CLK(N-2)), Vout(N-2), Vout(N+2), VSS 전압 등이 공급된다. VSS 전압은 게이트 로우 전압(VGL)으로 발생될 수 있다. 시프트 클럭에서, CLK(N-2), CLK(N-1), CLK(N) 순으로 위상이 시프트된다. Vout(N-2)는 제N-2 스테이지로부 출력된 캐리 신호이다. 제N-2 스테이지의 출력 신호(Vout(N-2))는 게이트 펄스로서 제N-2 게이트 라인에 공급됨과 동시에, 캐리 신호로서 제N 스테이지(S(N))의 VST 배선에 공급된다. 또한 제N-2 스테이지의 출력 신호(Vout(N-2))는 리셋 신호로서 제N-4 스테이지의 클럭 배선 또는 다른 게이트 라인에 공급된다. Vout(N+2)는 제N+2 스테이지로부 출력된 리셋 신호이다. 제N+2 스테이지의 출력 신호(Vout(N+2))는 게이트 펄스로서 제N+2 게이트 라인에 공급됨과 동시에, 캐리 신호로서 제N+4 스테이지의 VST 배선에 공급된다. 또한 제N+2 스테이지의 출력 신호(Vout(N+2))는 리셋 신호로서 제N 스테이지의 클럭 배선 또는 다른 게이트 라인에 공급된다.

제N 스테이지(S(N))는 제1 내지 제5 TFT(T1~T5)를 포함한다.

제1 TFT(T1)는 스타트 펄스(VST) 또는 이전 스테이지로부터 수신된 캐리 신호(Vout(N-2))에 응답하여 Q 노드를 프리 차징(pre-charging)한다. 제1 TFT(T1)의 게이트와 드레인은 VST 배선에 연결되어 다이오드로 동작한다. VST 배선에는 스타트 펄스(VST) 또는 이전 스테이지로부터 수신된 캐리 신호(Vout(N-2))가 공급된다. 제1 TFT(T1)의 소스는 Q 노드(Q)에 연결된다.

제2 TFT(T2)는 다음 스테이지로부터 수신된 리셋 신호에 응답하여 Q 노드(Q)를 방전시킨다. 제2 TFT(T2)의 게이트는 다음 스테이지로부터 수신된 리셋 신호가 공급되는 클럭 배선 또는 다른 게이트 라인에 연결된다. 제2 TFT(T2)의 드레인은 Q 노드(Q)에 연결된다. 제2 TFT(T2)의 소스는 VSS 단자에 연결된다. VSS 단자에 VSS 전압이 공급된다.

제3 TFT(T3)는 Q 노드 전압에 응답하여 출력 단자에 CLK(N)을 공급함으로써 출력 단자의 전압(Vout(N))을 라이징시키는 풀업 트랜지스터(pull-up transistor)이다. Q 노드(Q)의 전압이 프리차징되어 VGH 만큼 충전되어 있을 때 CLK(N)이 입력되면 제3 TFT(T3)의 게이트 및 드레인 사이의 기생 용량을 통해 Q 노드가 부트스트래핑(bootstrapping)되어 2VGH 만큼 상승한다. 그 결과, 제3 TFT(T3)는 CLK(N)이 입력될 때 출력 단자의 전압을 CLK(N)의 전압으로 충전함으로써 게이트 펄스(Vout(N))를 라이징시킨다. 게이트 펄스(Vout(N))는 제N 게이트 라인에 공급됨과 동시에 제N+2 스테이지의 VST 배선에 캐리 신호로 공급되고 또한, 리셋 신호로서 제N-2 스테이지의 클럭 배선 또는 다른 게이트 라인에 공급된다. 제3 TFT(T3)의 게이트는 Q 노드에 연결된다. 제3 TFT(T3)의 드레인은 CLK(N))이 수신되는 제1 클럭 배선에 연결되고, 제3 TFT(T3)의 소스는 출력 단자에 연결된다.

제4 TFT(T4)는 게이트 펄스가 라이징되기 전에 출력 단자의 전압을 방전시키는 풀다운 트랜지스터(pull-down transistor)이다. 제4 TFT(T4)는 CLK(N-2)에 응답하여 출력 단자의 전압을 방전시킨다. 제4 TFT(T4)의 게이트는 CLK(N-2)가 수신되는 제2 클럭 배선에 연결된다. 제4 TFT(T4)의 드레인은 출력 단자에 연결되고, 제4 TFT(T4)의 소스는 VSS 단자에 연결된다.

제5 TFT(T5)는 CLK(N-1)에 응답하여 Q 노드를 방전시킨다. 제5 TFT(T5)의 게이트는 CLK(N-1)이 수신되는 제3 클럭 배선에 연결된다. 제5 TFT(T5)의 드레인은 Q 노드에 연결되고, 제5 TFT(T5)의 소스는 VSS 단자에 연결된다.

제N 스테이지(S(N))에 스타트 펄스(VST) 또는 이전 스테이지로부터 캐리 신호가 인가되면, 제1 TFT(T1)를 통해 공급되는 전압에 의해 Q 노드(Q)의 전압이 VGH 만큼 프리 차징된다. CLK(N)이 수신될 때, Q 노드 전압이 부트스트랩으로 인하여 2VGH 만큼 상승하고 그 결과, 제3 TFT(T3)가 턴-온되어 CLK(N)의 전압이 출력 단자를 충전시켜 게이트 펄스(Vout(N))가 라이징된다. 제2 TFT(T2)의 게이트에 다음 스테이지로부터 캐리 신호(Vout(N+2))가 수신되면, 제2 TFT(T2)는 턴-온되어 Q 노드를 방전시킨다.

본 발명의 제2 실시예에 따른 GIP는 도 5 및 도 6과 같이 TFT의 개수와 클럭 배선 및 전원 배선 수가 더 감소된다. 따라서, 전술한 제1 실시예에 비하여 도 5에 도시된 GIP 회로는 픽셀들의 개구율 저하를 줄이는데 더 효과적이다.

도 5 및 도 6은 본 발명의 제2 실시예에 따른 GIP 회로와 그 입/출력 파형을 보여 주는 도면들이다. 도 7은 도 5에 도시된 제N 스테이지 회로에서 Q 노드의 전압(Q-node)과 출력 전압(Vout(N))을 나타낸다.

도 5 내지 도 7을 참조하면, 제N 스테이지(S(N))에는 스타트 펄스(VST), 시프트 클럭(CLK(N), CLK(N-2)), Vout(N-1), Vout(N-2)) 등이 공급된다. 스타트 펄스(VST)는 도면에서 생략되어 있다.

시프트 클럭에서, CLK(N-2)과 CLK(N)은 서로 역위상으로 발생된다. Vout(N-2)는 제N-2 스테이지로부 출력된 캐리 신호이다. 제N-2 스테이지의 출력 신호(Vout(N-2))는 게이트 펄스로서 제N-2 게이트 라인에 공급됨과 동시에, 캐리 신호로서 제N 스테이지(S(N))의 VST 배선에 공급된다. 또한 제N-2 스테이지의 출력 신호(Vout(N-2))는 리셋 신호로서 제N-4 스테이지의 클럭 배선 또는 다른 게이트 라인에 공급된다. Vout(N-1)는 제N-1 스테이지로부 출력된 리셋 신호이다. 제N-1 스테이지의 출력 신호(Vout(N-2))는 게이트 펄스로서 제N-1 게이트 라인에 공급됨과 동시에, 캐리 신호로서 제N+1 스테이지의 VST 배선에 공급된다. 또한 제N-1 스테이지의 출력 신호(Vout(N-1))는 리셋 신호로서 제N 스테이지의 클럭 배선 또는 다른 게이트 라인에 공급된다. 따라서, 임의의 스테이지로부터 출력된 게이트 신호는 캐리 신호와 리셋 신호로서 다른 스테이지들에 인가된다.

제N 스테이지(S(N))는 제1 내지 제4 TFT(T11~T14)를 포함한다.

제1 TFT(T11)는 스타트 펄스(VST) 또는 이전 스테이지로부터 수신된 캐리 신호(Vout(N-2))에 응답하여 Q 노드를 충전시킨다. 제1 TFT(T11)의 게이트와 드레인은 VST 배선에 연결되어 다이오드로 동작한다. VST 배선에는 스타트 펄스(VST) 또는 이전 스테이지로부터 수신된 캐리 신호(Vout(N-2))가 공급된다. 제1 TFT(T11)의 소스는 Q 노드(Q)에 연결된다.

제2 TFT(T12)는 CLK(N-2)에 응답하여 Q 노드를 방전시킨다. 제2 TFT(T12)의 게이트는 CLK(N-2)이 수신되는 제1 클럭 배선에 연결된다. 제2 TFT(T12)의 드레인은 Q 노드에 연결되고, 제2 TFT(T12)의 소스는 클럭 배선 또는 다른 게이트 라인에 연결된다. 클럭 배선 또는 다른 게이트 라인에는 이전 스테이지의 출력 신호 즉, 리셋 신호(Vout(N-1))가 수신된다.

제3 TFT(T13)는 Q 노드 전압에 응답하여 출력 단자의 전압을 상승시키는 풀업 트랜지스터이다. 제3 TFT(T13)는 CLK(N)이 입력될 때 출력 단자의 전압을 CLK(N)의 전압으로 충전함으로써 게이트 펄스(Vout(N))를 라이징시킨다. 게이트 펄스(Vout(N))는 제N 게이트 라인에 공급됨과 동시에 제N+2 스테이지의 VST 배선에 캐리 신호로 공급되고 또한, 리셋 신호로서 제N+1 스테이지의 클럭 배선 또는 다른 게이트 라인에 공급된다. 제3 TFT(T13)의 게이트는 Q 노드에 연결된다. 제3 TFT(T13)의 드레인은 CLK(N)이 수신되는 제2 클럭 배선에 연결되고, 제3 TFT(T13)의 소스는 출력 단자에 연결된다.

제4 TFT(T14)는 CLK(N-2)에 응답하여 출력 단자의 전압을 제2 클럭 배선을 통해 클럭 배선으로 방전시키는 풀다운 트랜지스터이다. 제4 TFT(T14)의 게이트는 CLK(N-2)가 수신되는 제1 클럭 배선에 연결된다. 제4 TFT(T4)의 드레인은 출력 단자에 연결되고, 제4 TFT(T14)의 소스는 제2 클럭 배선에 연결된다.

제N 스테이지(S(N))에 스타트 펄스(VST) 또는 이전 스테이지로부터 캐리 신호가 인가되면, 제1 TFT(T11)를 통해 공급되는 전압에 의해 Q 노드(Q)의 전압이 VGH 만큼 프리 차징된다. CLK(N)이 수신될 때, Q 노드 전압이 부트스트랩으로 인하여 2VGH 만큼 상승하고 그 결과, 제3 TFT(T13)가 턴-온되어 CLK(N)의 전압이 출력 단자를 충전시켜 게이트 펄스(Vout(N))가 라이징된다. CLK(N+2)가 제N 스테이지(S(N))에 수신될 때 제2 TFT(T12)는 턴-온되어 Q 노드를 방전시킨다.

본 발명의 GIP 회로는 이하의 실시예와 같이 다양한 형태로 표시패널(PNL)의 픽셀 어레이(AA)에 분산 배치될 수 있다.

도 8a 내지 도 8c는 GIP 회로를 패널 어레이에 내장한 제1 실시예를 보여 주는 도면들이다. 도 8a 내지 도 8c에 있어서, D1~D24는 데이터 라인(DL)의 번호이다. G1~G8은 게이트 라인(GL)의 번호이다. CLK1~CLK4는 클럭 배선들(CL1, CL2)을 통해 GIP 회로에 인가되는 시프트 클럭이다. 도 8a 내지 도 8c에서 점선으로 표시된 부분이 도 5와 같은 GIP 회로를 나타낸다. 도 9는 도 8a에 도시된 GIP 회로(A)를 확대하여 보여 주는 회로도이다.

도 8a 내지 도 9를 참조하면, 픽셀 어레이(AA)는 데이터 라인들(D1~D24)과 게이트 라인들(G1~G8)의 교차 구조에 의해 매트릭스 형태로 배치된 픽셀들을 포함한다. 픽셀들 각각은 픽셀 전극(PXL)과 픽셀 TFT를 포함한다. 또한, 픽셀 어레이(AA)는 점선으로 표시된 바와 같이 GIP 회로들이 분산 배치된다. 도 8a 내지 도 9에 도시된 GIP 회로는 도 5에 도시된 회로를 예시하였으나 본 발명은 이에 한정되지 않는다. 예컨대, GIP 회로는 도 3, 도 5, 도 15에 도시된 회로일 수 있다.

픽셀 어레이(AA)는 GIP 회로에 시프트 클럭(CLK1~CLK4)을 전송하기 위한 클럭 배선들(CL1, CL2)이 배치된다.

클럭 배선들(CL1, CL2)은 다양한 형태로 배치될 수 있다. 도 8a 내지 도 9의 경우에, 한 쌍의 클럭 배선들(CL1, CL2)은 좌우로 이웃한 픽셀들 사이의 공간을 가로 질로 수직 방향(도 1, Y축 방향)을 따라 길게 형성된다. 이 클럭 배선들(CL1, CL2)은 데이터 라인들(DL)과 나란하다. 한 쌍의 클럭 배선들(CL1, CL2)이 배치되는 픽셀들 간의 공간에는 데이터 라인이 배치되지 않는다. 이는 데이터 라인(DL)과 함께 클럭 배선들(CL1, CL2)이 가까이 배치되면 좌우 픽셀들 간의 간격이 넓어질 수 있을 뿐 아니라 데이터 라인(DL)과 클럭 배선들(CL1, CL2)의 커플링(Coupling)으로 인하여 상호 전기적으로 악영향을 줄 수 있기 때문이다.

한 쌍의 클럭 배선들(CL1, CL2)이 배치되는 공간을 확보하기 위하여, 한 쌍의 클럭 배선들(CL1, CL2)을 사이에 두고 픽셀들의 구조가 좌우 대칭(symmetry) 구조로 설계되어 좌우로 이웃한 픽셀들 사이에 데이터 라인이 없는 공간을 확보할 수 있다. 도 8a 내지 도 8c의 예에서, 한쌍의 클럭 배선들(CL1, CL2)은 D3과 D4 사이의 CLK1-CLK3, D9와 D10 사이의 CLK2-CLK4, D15와 D16 사이의 CLK3-CLK1, D21과 D22 사이의 CLK4-CLK2 등이다. 이렇게 클럭 배선들(CL1, CL2)과 GIP 회로가 픽셀 어레이(AA)에 배치되면, 표시패널(PNL)의 좌우 베젤 영역에서 클럭 배선과 GIP 회로가 제거되므로 그 베젤 영역이 최소화된다.

픽셀들이 한 쌍의 클럭 배선들(CL1, CL2)을 사이에 두고 좌우 대칭으로 설계되면, 좌우로 이웃한 픽셀들 사이에 한 쌍의 데이터 라인이 배치될 수 있다. 도 8a 내지 도 8c의 예에서, 한쌍의 데이터 라인들은 D5와 D8 사이의 D6-D7, D11과 D14 사이의 D12-D13, D17과 D20 사이의 D18-D19 등이다.

좌우 픽셀들 사이에서 데이터 라인(DL) 없이 한 쌍의 클럭 배선들(CL1, CL2)을 배치할 수 있는 다른 방법은 DRD(Double rate driving) 타입의 픽셀 어레이(AA)를 적용하는 것이다. DRD 타입의 픽셀 어레이에서 좌우(도 1, X축 방향)로 이웃한 서브 픽셀들이 하나의 데이터 라인을 공유하기 때문에 데이터 라인들의 개수가 1/2로 감소되고 그에 따라 소스 드라이브 IC의 개수가 감소된다. 데이터 라인들의 감소로 인하여 좌우로 이웃한 서브 픽셀들 사이에 데이터 라인이 없는 공간이 확보된다. 이러한 공간에 한쌍의 클럭 배선들(CL1, CL2)이 배치될 수 있다.

스타트 펄스(VST)는 VST 배선을 통해 제1 게이트 라인(G1)에 직접 인가되거나 도시하지 않은 더미 스테이지(Dummy stage)를 통해 제1 게이트 라인(G1)에 공급된다. 게이트 라인들(G1~G8)은 시프트 레지스터의 출력 단자들에 각각 연결되어 그 출력 단자들을 통해 게이트 펄스를 공급 받는다. 또한, 게이트 라인들은 다른 스테이지들에 캐리 신호 또는 리셋 신호를 공급한다. 게이트 라인, 캐리 신호 라인, 리셋 라인이 분리되지 않기 때문에 배선 수를 줄일 수 있기 때문에 픽셀의 개구율을 더 줄일 수 있다.

도 10a 내지 도 10c는 GIP 회로를 패널 어레이에 내장한 제2 실시예를 보여 주는 도면들이다. 도 11은 도 10a에 도시된 GIP 회로(B)를 확대하여 보여 주는 회로도이다. 도 10a 내지 도 10c에 있어서, D1~D24는 데이터 라인(DL)의 번호이다. G1~G8은 게이트 라인(GL)의 번호이다. CLK1~CLK4는 클럭 배선들(CLV, CLH)을 통해 GIP 회로에 인가되는 시프트 클럭이다. 도 10a 내지 도 10c에서 점선으로 표시된 부분이 도 5와 같은 GIP 회로를 나타낸다. 도 11은 도 10a에 도시된 GIP 회로(B)를 확대하여 보여 주는 회로도이다.

도 10a 내지 도 11을 참조하면, 픽셀 어레이(AA)는 데이터 라인들(D1~D24)과 게이트 라인들(G1~G8)의 교차 구조에 의해 매트릭스 형태로 배치된 픽셀들을 포함한다. 픽셀들 각각은 픽셀 전극(PXL)과 픽셀 TFT를 포함한다. 또한, 픽셀 어레이(AA)는 점선으로 표시된 바와 같이 GIP 회로들이 분산 배치된다. 도 10a 내지 도 11에 도시된 GIP 회로는 도 5에 도시된 회로를 예시하였으나 본 발명은 이에 한정되지 않는다. 예컨대, GIP 회로는 도 3, 도 5, 도 15에 도시된 회로일 수 있다.

픽셀 어레이(AA)는 GIP 회로에 시프트 클럭(CLK1~CLK4)을 전송하기 위한 클럭 배선들(CLV, CLH)이 배치된다. 클럭 배선들(CLV, CLH)은 데이터 라인들(DL)과 나란한 제1 클럭 배선(CLV)과, 제1 클럭 배선(CLV)과 교차되고 게이트 라인들(GL)과 나란한 제2 클럭 배선(CLH)을 포함한다. 제1 클럭 배선(CLV)과 제2 클럭 배선(CLH)은 절연층을 사이에 두고 교차된다. 동일한 시프트 클럭이 인가되는 제1 및 제2 클럭 배선들(CLV, CLH)은 그 교차부에서 절연층을 관통하는 콘택홀(Contact hole)을 통해 서로 연결된다. 이러한 클럭 배선들(CLV, CLH)이 배치된 픽셀 어레이(AA)는 도 8a 내지 도 8c에 도시된 픽셀 어레이(AA)에 비하여 수직 방향의 클럭 배선 수를 줄일 수 있지만 수평 방향의 클럭 배선 수가 추가된다.

제1 클럭 배선(CLV)은 좌우로 이웃한 픽셀들 사이의 공간을 가로 질로 수직 방향을 따라 길게 형성된다. GIP 회로의 스테이지 회로는 제1 클럭 배선(CLV)을 따라 수직 방향으로 길게 배치될 수 있다. 제1 클럭 배선(CLV)과 GIP 회로가 배치된 부분에 데이터 라인이 배치되지 않는다. 이는 데이터 라인(DL)과 함께 클럭 배선(CLV)과 GIP 회로가 배치되면 좌우 픽셀들 간의 간격이 넓어질 수 있을 뿐 아니라 데이터 라인(DL)과 클럭 배선(CLV) 사이의 커플링으로 인하여 상호 전기적으로 악영향을 줄 수 있기 때문이다.

제1 클럭 배선(CLV)이 배치되는 공간을 확보하기 위하여, 제1 클럭 배선들(CLV)을 사이에 두고 픽셀들의 구조가 좌우 대칭으로 설계되어 좌우로 이웃한 픽셀들 사이에 데이터 라인이 없는 공간을 확보할 수 있다. 도 10a 내지 도 10c의 예에서, 제1 클럭 배선(CLV)과 GIP 회로는 D3과 D4 사이의 CLK1, D9와 D10 사이의 CLK2, D15와 D16 사이의 CLK3, D21과 D22 사이의 CLK4 등에 배치된다.

픽셀들이 한 쌍의 클럭 배선들(CL1, CL2)을 사이에 두고 좌우 대칭으로 설계되면, 좌우로 이웃한 픽셀들 사이에 한 쌍의 데이터 라인이 배치될 수 있다. 도 10a 내지 도 10c의 예에서, 한쌍의 데이터 라인들은 D5와 D8 사이의 D6-D7, D11과 D14 사이의 D12-D13, D17과 D20 사이의 D18-D19 등이다.

좌우 픽셀들 사이에서 데이터 라인(DL) 없이 한 쌍의 클럭 배선들(CL1, CL2)을 배치할 수 있는 다른 방법은 DRD(Double rate driving) 타입의 픽셀 어레이(AA)를 적용하는 것이다. DRD 타입의 픽셀 어레이에서 좌우(도 1, X축 방향)로 이웃한 서브 픽셀들이 하나의 데이터 라인을 공유하기 때문에 데이터 라인들의 개수가 1/2로 감소되고 그에 따라 소스 드라이브 IC의 개수가 감소된다. 데이터 라인들의 감소로 인하여 좌우로 이웃한 서브 픽셀들 사이에 데이터 라인이 없는 공간이 확보된다. 이러한 공간에 한쌍의 클럭 배선들(CL1, CL2)이 배치될 수 있다.

스타트 펄스(VST)는 VST 배선을 통해 제1 게이트 라인(G1)에 직접 인가되거나 도시하지 않은 더미 스테이지(Dummy stage)를 통해 제1 게이트 라인(G1)에 공급된다. 게이트 라인들(G1~G8)은 시프트 레지스터의 출력 단자들에 각각 연결되어 그 출력 단자들을 통해 게이트 펄스를 공급 받는다. 또한, 게이트 라인들은 다른 스테이지들에 캐리 신호 또는 리셋 신호를 공급한다. 게이트 라인, 캐리 신호 라인, 리셋 라인이 분리되지 않기 때문에 배선 수를 줄일 수 있기 때문에 픽셀의 개구율을 더 줄일 수 있다.

도 12a 내지 도 12c는 GIP 회로를 패널 어레이에 내장한 제3 실시예를 보여 주는 도면들이다. 도 13은 도 12a에 도시된 GIP 회로(C)를 확대하여 보여 주는 회로도이다. 도 12a 내지 도 12c에 있어서, D1~D24는 데이터 라인(DL)의 번호이다. G1~G8은 게이트 라인(GL)의 번호이다. CLK1~CLK4는 클럭 배선들(CLV, CLH)을 통해 GIP 회로에 인가되는 시프트 클럭이다. 도 12a 내지 도 12c에서 점선으로 표시된 부분이 도 5와 같은 GIP 회로를 나타낸다. 도 13은 도 12a에 도시된 GIP 회로(C)를 확대하여 보여 주는 회로도이다.

도 12a 내지 도 13을 참조하면, 픽셀 어레이(AA)는 데이터 라인들(D1~D24)과 게이트 라인들(G1~G8)의 교차 구조에 의해 매트릭스 형태로 배치된 픽셀들을 포함한다. 픽셀들 각각은 픽셀 전극(PXL)과 픽셀 TFT를 포함한다. 또한, 픽셀 어레이(AA)는 점선으로 표시된 바와 같이 GIP 회로들이 분산 배치된다. 도 12a 내지 도 13에 도시된 GIP 회로는 도 5에 도시된 회로를 예시하였으나 본 발명은 이에 한정되지 않는다. 예컨대, GIP 회로는 도 3, 도 5, 도 15에 도시된 회로일 수 있다.

픽셀 어레이(AA)는 GIP 회로에 시프트 클럭(CLK1~CLK4)을 전송하기 위한 클럭 배선들(CLV, CLH)이 배치된다. 클럭 배선들(CLV, CLH)은 데이터 라인들(DL)과 나란한 제1 클럭 배선(CLV)과, 제1 클럭 배선(CLV)과 교차되고 게이트 라인들(GL)과 나란한 제2 클럭 배선(CLH)을 포함한다. 제1 클럭 배선(CLV)과 제2 클럭 배선(CLH)은 절연층을 사이에 두고 교차된다. 동일한 시프트 클럭이 인가되는 제1 및 제2 클럭 배선들(CLV, CLH)은 그 교차부에서 절연층을 관통하는 콘택홀을 통해 서로 연결된다. 이 실시예는 전술한 제2 실시예와 비교할 때 제2 클럭 배선(CLH)에서 구동에 불필요한 부분이 삭제된 것에서 차이가 있지만 전체적으로 유사하다.

도 14는 GIP 회로를 패널 어레이에 내장한 제4 실시예를 보여 주는 도면들이다. 도 15는 도 14에 도시된 GIP 회로(D)를 확대하여 보여 주는 회로도이다. 이 실시예는 GIP 회로를 픽셀 TFT와 연결하고 게이트 라인을 수평 방향의 클럭 배선으로 활용함으로써 GIP 구동에 필요한 배선 개수와 트랜지스터 개수를 더욱 줄인다.

도 14 및 도 15를 참조하면, 수직 클럭 배선들은 데이터 라인들과 나란하게 배치된다. 게이트 라인들은 수평 클럭 배선 역할을 겸한다. 따라서, 이 실시예는 별도의 수평 클럭 배선이 없다. 수직 클럭 배선과 게이트 라인은 절연층을 사이에 두고 교차된다. 동일한 시프트 클럭이 인가되는 수직 클럭 배선과 게이트 라인은 그 교차부에서 절연층을 관통하는 콘택홀을 통해 서로 연결된다.

GIP 회로에서, 3 개의 TFT들(T21~T23)이 표시패널(PNL)의 제N(N은 양의 정수) 라인에 배치된 제1 픽셀 TFT(TFT1)과 제1 픽셀 전극에 연결된다. 제1 TFT(T21)는 스타트 펄스(VST) 또는 이전 스테이지로부터 수신된 캐리 신호에 응답하여 Q1 노드를 프리 차징한다. 제1 TFT(T21)의 게이트와 드레인은 게이트 라인과 나란한 VST 배선에 연결되어 다이오드로 동작한다. VST 배선에는 스타트 펄스(VST) 또는 이전 스테이지로부터 수신된 캐리 신호(Vout(N-2))가 공급된다. 제1 TFT(T21)의 소스는 Q 노드(Q)에 연결된다.

제2 TFT(T22)는 제2 게이트 라인(G2)의 전압에 응답하여 Q1 노드를 방전시킨다. 제2 TFT(T22)의 게이트는 제2 게이트 라인(G2)에 연결된다. 제2 게이트 라인(G2)에는 CLK2가 인가되고 제N+1 라인의 제3 TFT(T23)를 통해 제2 게이트 펄스가 인가된다. 게이트 라인(G2)에는 CLK2가 인가될 때 VST 배선은 로우 레벨 전압을 유지하기 때문에 제2 TFT(T22)가 턴-온될 때 Q1 노드의 전압이 VST 배선 전위까지 방전된다. 제2 TFT(TT22)의 드레인은 Q1 노드에 연결되고, 제2 TFT(T22)의 소스는 제2 게이트 라인(G2)에 연결된다.

제3 TFT(T23)는 Q1 노드 전압에 응답하여 제1 게이트 라인(G1)의 전압에 응답하여 제N+1 라인의 Q2 노드를 프리 차징한다. 제1 게이트 라인(G1)에는 CLK1이 인가된다. Q1 노드가 충전될 때에만 제3 TFT(T23)가 턴-온되기 때문에 Q1 노드가 충전된 상태에서 CLK1이 제1 게이트 라인(G1)에 인가될 때에만 Q2 노드가 충전된다. 제3 TFT(T23)의 게이트는 Q1 노드에 연결된다. 제3 TFT(T23)의 드레인은 CLK1이 수신되는 제1 게이트 라인(G1)에 연결되고, 제3 TFT(T23)의 소스는 Q2 노드에 연결된다.

제1 픽셀 TFT(TFT1)와 제1 픽셀 전극(PXL1) 사이에 제4 TFT(T24)가 배치된다. 제4 TFT(T24)는 Q1 노드가 충전될 때 턴-온되어 제1 픽셀 TFT(TFT1)를 제1 픽셀 전극(PXL1)에 연결한다. 제4 TFT(T24)로 인하여, 제1 픽셀 TFT(TFT1)이 턴-온되고 Q1 노드가 충전될 때에만 제1 픽셀 전극(PXL1)에 데이터 전압이 공급된다. 제4 TFT(T24)의 게이트는 Q1 노드에 연결된다. 제4 TFT(T24)의 드레인은 제1 픽셀 TFT(TFT1)의 소스에 연결되고, 제4 TFT(T24)의 소스는 제1 픽셀 전극(PXL1)에 연결된다.

제1 픽셀 TFT(TFT1)는 제1 게이트 라인(G1)으로부터의 제1 게이트 펄스에 응답하여 턴-온되어 데이터 라인(DL)으로부터의 데이터 전압을 제4 TFT(T24)에 공급한다. 제1 게이트 펄스는 CLK1 전압으로 라이징된다. 제1 픽셀 TFT(TFT1)의 게이트는 제1 게이트 라인에 연결된다. 제1 픽셀 TFT(TFT1)의 드레인은 데이터 라인(DL)에 연결되고, 제1 픽셀 TFT(TFT1)의 소스는 제4 TFT (T24)의 드레인에 연결된다.

GIP 회로에서, 2 개의 TFT들(T22, T23)이 표시패널(PNL)의 제N+1 라인에 배치된 제2 픽셀 TFT(TFT2)와 제2 픽셀 전극(PXL)에 연결된다. 이 스위치들의 동작은 전술한 바와 유사하므로 그에 대한 설명을 생략한다. 제2 게이트 라인(G2)에는 수직 클럭 배선을 통해 CLK2이 인가된다.

도 17은 및 도 18은 픽셀 어레이 밖의 베젤 영역에서 클럭 배선들을 보여 주는 도면이다.

도 17 및 도 18을 참조하면, 픽셀 어레이(AA) 밖의 베젤 영역(BA)에 클럭 배선들과 VST 배선이 배치될 수 있다. 베젤 영역(BA)에 소스 드라이브 IC가 접착되거나 소스 드라이브 IC가 실장된 COF가 접착될 수 있다.

도 17에서, 베젤 영역(BA)은 수평 방향의 클럭 배선들을 포함한다. “CLK Link”는 베젤 영역(BA)에 배치된 수평 방향의 클럭 배선들이 픽셀 어레이(AA)의 수직 클럭 배선들과 연결되는 부분이다. “Data Link”는 소스 드라이브 IC 또는 COF의 출력 단자들과 데이터 라인들(DL)이 연결되는 부분이다.

도 18은 베젤 영역(BA)에 수평 방향의 클럭 배선들이 없는 예이다. 도 18에서 “CLK Link”는 베젤 영역(BA)의 수직 클럭 배선들이 픽셀 어레이(AA)로 그대로 연장되는 예이다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

PNL : 표시패널 SIC : 소스 드라이브 IC
104 : 게이트 구동부 TCON : 타이밍 콘트롤러
A-D : GIP 회로 DL(D1~D24) : 데이터 라인
GL(G1~G8) : 게이트 라인 CL, CL1, CL2, CLV, CLH : 클럭 배선
TFT : 픽셀 TFT T1~T5, T11~T14, T21~T24 : GIP 회로의 트랜지스터

Claims (8)

1. 데이터 라인들과 게이트 라인들이 교차되고, 픽셀 TFT와 픽셀 전극을 갖는 픽셀들이 매트릭스 형태로 배치된 픽셀 어레이; 및
   상기 픽셀 어레이 내에 분산 배치된 시프트 레지스터를 포함하고,
   상기 픽셀 어레이는 상기 시프트 레지스터에 시프트 클럭을 공급하는 클럭 배선들을 포함하는 표시패널.
   
2. 제 1 항에 있어서,
   상기 시프트 레지스터는,
   스타트 펄스 또는 이전 스테이지의 출력 신호에 응답하여 Q 노드를 충전시키는 제1 TFT;
   다음 스테이지의 출력 신호에 응답하여 상기 Q 노드를 방전시키는 제2 TFT;
   제N(N은 양의 정수) 클럭 신호가 입력될 때 상기 Q 노드 전압에 응답하여 출력 단자를 충전시켜 상기 게이트 펄스의 전압을 상승시키는 제3 TFT;
   제N-2 클럭 신호에 응답하여 상기 출력 단자의 전압을 방전시키는 제4 TFT;
   제N-1 클럭 신호에 응답하여 상기 Q 노드를 방전시키는 제5 TFT를 포함하는 표시패널.
   
3. 제 1 항에 있어서,
   상기 시프트 레지스터는
   스타트 펄스 또는 이전 스테이지의 출력 신호에 응답하여 Q 노드를 충전시키는 제1 TFT;
   제N(N은 양의 정수) 클럭 신호에 응답하여 상기 Q 노드를 방전시키는 제2 TFT;
   상기 Q 노드 전압에 응답하여 출력 단자의 전압을 충전하여 상기 게이트 펄스의 전압을 상승시키는 제3 TFT; 및
   상기 제N 클럭 신호에 대하여 역위상으로 발생되는 제N-2 클럭 신호에 응답하여 상기 출력 단자의 전압을 상기 제N 클럭 신호가 공급되는 클럭 배선으로 방전시키는 제4 TFT를 포함하는 표시패널.
   
4. 제 1 항에 있어서,
   상기 시프트 레지스터는
   스타트 펄스 또는 이전 스테이지의 출력 신호에 응답하여 제1 Q 노드를 충전시키는 제1 TFT;
   제2 게이트 라인의 전압에 응답하여 상기 제1 Q 노드를 방전시키는 제2 TFT; 및
   상기 Q1 노드 전압에 응답하여 제1 게이트 라인의 전압에 응답하여 Q2 노드를 충전하는 제3 TFT를 포함하고,
   상기 제1 게이트 라인에 제1 클럭 신호가 인가되고, 상기 제2 게이트 라인에 제2 클럭 신호가 인가되는 표시패널.
   
5. 제 4 항에 있어서,
   상기 시프트 레지스터에 연결된 픽셀은,
   상기 픽셀 TFT와 상기 픽셀 전극 사이에 연결되어 상기 Q1 노드가 충전될 때 턴-온되어 상기 픽셀 TFT를 상기 픽셀 전극에 연결하는 제4 TFT를 포함하는 표시패널.
   
6. 데이터 라인들과 게이트 라인들이 교차되고, 픽셀 TFT와 픽셀 전극을 갖는 픽셀들이 매트릭스 형태로 배치된 픽셀 어레이를 포함한 표시패널과, 시프트 레지스터를 이용하여 상기 게이트 라인들에 게이트 펄스를 공급하는 게이트 구동회로를 포함하는 표시장치에 있어서,
   상기 시프트 레지스터는 상기 표시패널 상에서 상기 픽셀 어레이 내에 분산 배치되거나 상기 픽셀 어레이 밖의 베젤 영역에 배치되고,
   상기 시프트 레지스터는
   스타트 펄스 또는 이전 스테이지의 출력 신호에 응답하여 Q 노드를 충전시키는 제1 TFT;
   제N(N은 양의 정수) 클럭 신호에 응답하여 상기 Q 노드를 방전시키는 제2 TFT;
   상기 Q 노드 전압에 응답하여 출력 단자의 전압을 충전하여 상기 게이트 펄스의 전압을 상승시키는 제3 TFT; 및
   상기 제N 클럭 신호에 대하여 역위상으로 발생되는 제N-2 클럭 신호에 응답하여 상기 출력 단자의 전압을 상기 제N 클럭 신호가 공급되는 클럭 배선으로 방전시키는 제4 TFT를 포함하는 표시장치.
   
7. 데이터 라인들과 게이트 라인들이 교차되고 픽셀 TFT와 픽셀 전극을 갖는 픽셀들이 매트릭스 형태로 배치된 픽셀 어레이를 포함한 표시패널과, 시프트 레지스터를 이용하여 상기 게이트 라인들에 게이트 펄스를 공급하는 게이트 구동회로를 포함하는 표시장치에 있어서,
   상기 시프트 레지스터는 상기 표시패널 상에서 상기 픽셀 어레이 내에 분산 배치되고,
   상기 시프트 레지스터는
   스타트 펄스 또는 이전 스테이지의 출력 신호에 응답하여 제1 Q 노드를 충전시키는 제1 TFT;
   제2 게이트 라인의 전압에 응답하여 상기 제1 Q 노드를 방전시키는 제2 TFT; 및
   상기 Q1 노드 전압에 응답하여 제1 게이트 라인의 전압에 응답하여 Q2 노드를 충전하는 제3 TFT를 포함하고,
   상기 제1 게이트 라인에 제1 클럭 신호가 인가되고, 상기 제2 게이트 라인에 제2 클럭 신호가 인가되는 표시장치.
   
8. 제 7 항에 있어서,
   상기 시프트 레지스터에 연결된 픽셀은,
   상기 픽셀 TFT와 상기 픽셀 전극 사이에 연결되어 상기 Q1 노드가 충전될 때 턴-온되어 상기 픽셀 TFT를 상기 픽셀 전극에 연결하는 제4 TFT를 포함하는 표시장치.

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