[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20170031041A - 반도체 산업계 안팎에서 ale 평활도 - Google Patents

반도체 산업계 안팎에서 ale 평활도 Download PDF

Info

Publication number
KR20170031041A
KR20170031041A KR1020160113157A KR20160113157A KR20170031041A KR 20170031041 A KR20170031041 A KR 20170031041A KR 1020160113157 A KR1020160113157 A KR 1020160113157A KR 20160113157 A KR20160113157 A KR 20160113157A KR 20170031041 A KR20170031041 A KR 20170031041A
Authority
KR
South Korea
Prior art keywords
substrate surface
substrate
plasma
smoothed
reactant
Prior art date
Application number
KR1020160113157A
Other languages
English (en)
Inventor
케렌 제이콥스 카나릭
사만다 탄
토르스텐 릴
메이후아 센
양 판
제프리 막스
리처드 와이즈
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20170031041A publication Critical patent/KR20170031041A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/321—Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F4/00—Processes for removing metallic material from surfaces, not provided for in group C23F1/00 or C23F3/00
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/22—Masks or mask blanks for imaging by radiation of 100nm or shorter wavelength, e.g. X-ray masks, extreme ultraviolet [EUV] masks; Preparation thereof
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/60—Substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H01L21/30621—Vapour phase etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Analytical Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

바이어스 윈도우 내에서 할로겐 함유 플라즈마 및 불활성 플라즈마에 주기적으로 노출시킴으로써 막들을 에칭하고 평활화하는 방법들이 제공된다. 방법들은 반도체 산업계에서 다양한 재료들의 막들을 에칭하고 평활화하기에 적합하고 또한 광학계 및 다른 산업계들에서의 적용예들에 적용가능하다.

Description

반도체 산업계 안팎에서 ALE 평활도{ALE SMOOTHNESS: IN AND OUTSIDE SEMICONDUCTOR INDUSTRY}
반도체 제조는 종종 박막들을 에칭하는 것을 수반하지만, 종종 평활한 막들은 보다 우수하게 수행되고 제조 프로세스들에서 보다 바람직하다. 다양한 종래의 에칭 방법들은 거친 막들을 발생시킨다. 평활화하기 위한 종래의 방법들은 적용예로 제한된다.
기판들을 프로세싱하기 위한 방법들 및 장치들이 본 명세서에 제공된다. 일 양태는 기판 표면을 에칭하고 평활화하는 방법을 수반하고, 방법은: (a) 기판 표면을 반응물질에 노출시키고 표면의 층을 개질하도록 제 1 플라즈마를 점화하는 단계; 및 (b) 개질된 층을 불활성 가스에 노출시키고 스퍼터링 없이 개질된 층을 제거하기에 충분한 바이어스 전력으로 그리고 지속기간 동안 제 2 플라즈마를 점화하는 단계를 포함하고, 개질된 층을 제거한 후 기판 표면은 기판 표면을 반응물질에 노출시키기 전의 기판 표면보다 평활하다.
일부 실시예들에서, 기판 표면은 알루미늄 갈륨 나이트라이드, 실리콘, 갈륨 나이트라이드, 텅스텐, 및 코발트로 구성된 그룹으로부터 선택된 재료를 포함한다. 일부 실시예들에서, 기판 표면은 게르마늄을 포함하고 그리고 바이어스 전력은 약 20 Vb 내지 약 35 Vb이다. 다양한 실시예들에서, 기판 표면은 실리콘을 포함하고 그리고 바이어스 전력은 약 35 Vb 내지 약 65 Vb이다. 일부 실시예들에서, 기판 표면은 갈륨 나이트라이드를 포함하고 그리고 바이어스 전력은 약 50 Vb 내지 약 100 Vb이다. 다양한 실시예들에서, 기판 표면은 텅스텐을 포함하고 그리고 바이어스 전력은 약 70 Vb 내지 약 80 Vb이다.
일부 실시예들에서, 기판 표면은 비정질 탄소를 포함하고 그리고 반응물질은 산소이다.
다양한 실시예들에서, 반응물질은 할로겐-함유 반응물질이다. 다양한 실시예들에서, 반응물질은 붕소-함유 할라이드이다. 일부 실시예들에서, 반응물질은 염소와 붕소 트리클로라이드의 조합물이다.
일부 실시예들에서, 불활성 가스는 질소, 아르곤, 네온, 헬륨, 및 이들의 조합들로 구성된 그룹으로부터 선택된다. 일부 실시예들에서, 바이어스 전력은 약 100 Vb 미만이다. 일부 실시예들에서, 방법은 또한 단계 (a) 및 단계 (b) 를 반복하는 단계를 포함한다. 일부 실시예들에서, 기판 표면을 포함하는 기판을 하우징하는 프로세스 챔버는 단계 (a) 후 그리고 단계 (b) 전에 퍼지된다. 다양한 실시예들에서, 기판을 반응물질에 노출시키기 전에 기판 표면의 거칠기는 약 100 ㎚이다.
개시된 실시예들은 반도체 산업계 안팎의 다양한 적용예들에 사용될 수도 있다. 일부 실시예들에서, 기판 표면은 자외선 리소그래피에 대한 마스크로서 사용된 반사성, 복수-층 막을 포함하는 기판 상에 있다.
다양한 실시예들에서, 제 2 플라즈마에서 생성된 이온들은 비스듬하게 기판 표면을 향해 지향된다. 일부 실시예들에서, 회전하는 컴포넌트로부터 이온들이 생성된다.
다양한 실시예들에서, 기판 표면은 기판 표면의 표면적을 감소시키고 의료적 적용들에서 반응성을 저감하도록 평활화된다.
일부 실시예들에서, 기판 표면은 우주 또는 군사적 적용들을 위한 정밀한 광학들에서 사용되는 평활화된 표면을 형성하도록 평활화된다.
이들 및 다른 양태들은 도면들을 참조하여 이하에 더 기술된다.
도 1a는 습식 에칭 프로세스 전 및 후의 입자들을 갖는 기판의 예의 개략적인 예시이다.
도 1b는 특정한 실시예들을 수행하기 전 및 후의 재료로 충진된 피처를 갖는 기판의 예의 개략적인 예시이다.
도 1c는 기판 상의 막의 ALE (atomic layer etching) 의 예의 개략적인 예시이다.
도 2는 개시된 실시예들에 따라 수행된 동작들의 프로세스 흐름도이다.
도 3은 다양한 재료들에 대한 예시적인 바이어스 윈도우들의 실험 결과들을 도시하는 그래프이다.
도 4는 특정한 개시된 실시예들을 수행하기 위한 예시적인 프로세스 챔버의 개략도이다.
도 5는 특정한 개시된 실시예들을 수행하기 위한 예시적인 프로세스 장치의 개략도이다.
도 6a, 도 7a, 도 8a, 및 도 9a는 실험들에서 사용된 기판들의 이미지들이다.
도 6b, 도 7b, 도 8b, 및 도 9b는 실험들에서 특정한 개시된 실시예들을 수행한 후 기판들의 이미지들이다.
이하의 기술에서, 다수의 구체적인 상세들이 본 실시예들의 전체적인 이해를 제공하기 위해 언급된다. 개시된 실시예들은 이들 구체적인 상세들 중 일부 또는 전부 없이도 실시될 수도 있다. 다른 예들에서, 공지의 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시예들이 구체적인 실시예들에 관하여 기술되지만, 이는 개시된 실시예들을 제한하는 것으로 의도되지 않는다는 것이 이해될 것이다.
반도체 제조 프로세스들은 종종 박막들을 에칭 및 평활한 막들의 제조를 수반한다. 다양한 적용예들에서, 평활한 막들은 반도체 디바이스의 성능 및 신뢰성을 개선할 수도 있어서 바람직하다. 다양한 종래의 에칭 및 증착 프로세스들은 방법들은 거친 막들을 발생시킨다. 예를 들어, 습식 에칭 프로세스는 통상적으로 고르지 않게 에칭된 표면을 발생시킨다. 도 1a는 습식 에칭을 겪는 기판 재료 입자들의 예를 도시한다. 111에서, 에칭 프로세스 전에, 입자들은 재료의 필드 영역에서 두께가 약간 고르지 않고, 습식 에칭 후, 113에 도시된 바와 같이, 입자들이 에칭되지만, 재료의 필드 영역은 재료에 걸쳐 상당한 거칠기 및 가변성을 보인다.
거친 막들을 평활화하기 위한 일부 방법들이 종래에 사용되었지만, 이들 방법들은 다양한 제조 프로세스들로의 적용예들에서 제한들을 갖는다. 많은 종래의 방법들에서, 피처들 내의 재료들의 표면을 평활화하는 것은 또한 문제가 된다. 예를 들어, 막들을 평활화하는 일 방법은 CMP (chemical mechanical polishing) 를 수행하는 것이다. CMP는 통상적으로 기판을 평탄화하도록 수행되고, 기판의 전체 표면을 평활화하지만 특정한 재료들에 대해 선택적이지 않다. 기판 상에 피처들이 있다면, CMP는 기판의 표면 상의 모든 패터닝을 제거한다. 부가적으로, CMP는 제어가능한 프로세스가 아니어서 기판 상의 평탄화된 표면들이 전체 기판에 걸쳐 균일하지 않을 수도 있다.
또 다른 예에서, 이온 빔 에칭에 사용된 아르곤은 라인 폭 거칠기 적용예들과 같은 막들을 평활화하는데 관습적으로 사용되었다. 그러나, 이러한 프로세스들은 종종 에칭 및 평활화 양자를 동시에 발생시키지 못하고, 자기-제한적이지 않다. 아르곤 이온 빔 에칭은 종종 에칭된 막을 제거하기 위해 고 바이어스 전력에서의 스퍼터링을 수반하지만, 에칭에 사용된 빔의 사이즈로 인해, 이러한 방법들은 스케일링가능하지 않고 따라서 전체 기판의 표면에 걸친 것과 같은 큰 영역에 걸쳐 막들을 평활화할 수 없다. 종래의 ALE 방법들은 자기-제한 반응들에서의 에칭에 의해 동일한 표면의 평활도를 유지하지만, 막들을 평활화하는데 있어서 적용예가 제한된다.
스케일링가능한 프로세스에서 필드 영역들 상 그리고 측벽들 상의 피처들에 걸친 것과 같은 수평 표면 및 수직 표면, 및 다양한 타입들의 재료들을 평활화할 수 있는 에칭 프로세스를 사용하여 막들을 동시에 에칭 및 평활화하는 방법들이 본 명세서에 제공된다. 본 명세서에 사용된 바와 같은 용어 "평활화 (smoothen)"는 AFM (atomic force microscopy) 측정에 의해 측정될 때 또는 HR-TEM (high resolution transmission electron microscopy) 이미지를 검사함으로써 시각적으로 측정될 때, 재료를 에칭하기 전보다 평활한 재료의 표면을 만드는 것으로 참조될 수도 있다. 다양한 실시예들에서, 에칭 프로세스는 실질적으로 자기-제한형이다.
도 1b는 에칭 전 및 후의 재료로 충진된 피처를 갖는 기판의 예를 도시한다. 101에서, 재료 (101a) 의 표면은 거칠고, 본 명세서에 기술된 바와 같이 에칭 프로세스 후에, 103에서 평활한 에칭된 표면 (101b) 이 피처의 표면에 도시된다.
개시된 실시예들은 ALE를 사용하여 에칭하고 평활화하는 것을 수반한다. ALE는 순차적인 자기-제한 반응들을 사용하여 재료의 박층들을 제거하는 기법이다. ALE 기법들의 예들은 2014년 11월 11일 허여된 미국 특허 제 8,883,028 호; 및 2014년 8월 19일에 허여된 미국 특허 제 8,808,561 호에 기술되고, 이들은 예시적인 ALE 및 에칭 기법들을 기술할 목적으로 본 명세서에 참조로서 인용된다. 개시된 실시예들에서, ALE는 플라즈마를 사용하여 수행된다.
ALE는 사이클들로 수행될 수도 있다. "ALE 사이클"의 개념은 본 명세서의 다양한 실시예들의 논의와 관련된다. 일반적으로 ALE 사이클은 모노레이어 에칭과 같은, 에칭 프로세스를 1 회 수행하기 위해 사용된 동작들의 최소 세트이다. 개시된 실시예들에서, 2 이상의 모노레이어가 사이클 각각에서 에칭될 수도 있다. 예를 들어, 약 1 내지 3 개의 모노레이어들이 사이클 각각에서 에칭될 수도 있다. 일 사이클의 결과는 기판 표면 상의 표면 또는 막 층의 적어도 일부가 에칭되는 것이다. 통상적으로, ALE 사이클은 반응성 층을 형성하기 위한 개질 동작, 이어서 이 개질된 층만을 제거하거나 에칭하기 위한 제거 동작을 포함한다. 반응성 층은 개질되지 않은 층보다 제거에 민감하다. 사이클은 반응물질들 또는 부산물들 중 하나를 스윕핑하거나 제거하는 것과 같은 특정한 보조 동작들을 포함할 수도 있다. 일반적으로, 사이클은 동작들의 고유한 시퀀스의 일 예를 포함한다. 예로서, ALE 사이클은 이하의 동작들: (i) 반응물질 가스 및/또는 플라즈마의 전달, (ii) 챔버로부터 반응물질 가스의 퍼지, (iii) 제거 가스 및 플라즈마 또는 바이어스의 전달, 및 (iv) 챔버의 퍼지를 포함할 수도 있다.
도 1c는 ALE 사이클의 2 개의 예시적인 개략적인 예시들을 도시한다. 도표들 171a 내지 171e는 일반적인 ALE 사이클을 도시한다. 171a에서, 기판이 제공된다. 171b에서, 기판의 표면이 개질된다. 171c에서, 다음 단계가 준비된다. 171d에서, 개질된 층이 에칭된다. 171e에서, 개질된 층이 제거된다. 유사하게, 도표들 172a 내지 172e는 금속 막을 에칭하기 위한 ALE 사이클의 예를 도시한다. 172a에서, 많은 금속 원자들을 포함하는 실리콘 기판이 제공된다. 172b에서, 반응물질 가스 염소가 기판에 도입되어 기판의 표면을 개질한다. 172b의 개략도는 일부 염소가 기판의 표면에 흡착된 것을 예로서 도시한다. 염소가 도 1b에 도시되었지만, 임의의 염소-함유 화합물 또는 적합한 반응물질이 사용될 수도 있다. 172c에서, 반응물질 가스 염소가 챔버로부터 퍼지된다. 172d에서, 제거 가스 아르곤이 Ar+ 플라즈마 종 및 화살표들로 나타낸 바와 같이 지향성 플라즈마와 함께 도입되고, 기판의 개질된 표면을 제거하기 위해 이온 충격이 수행된다. 이 동작 동안, 기판을 향해 이온들을 끌어당기기 위해 바이어스가 기판에 인가된다. 172e에서, 챔버가 퍼지되고 부산물들이 제거된다. 일부 실시예들에서, ALE는 재료와 관련된 또 다른 재료를 선택적으로 에칭하도록 수행된다.
개시된 실시예들은 다양한 재료들을 동시에 에칭 및 평활화할 수 있다. 예를 들어, ALE의 사이클 각각은 일부 실시예들에서 금속들 및 유전체들 양자를 평활화할 수도 있다. 개시된 실시예들은 또한 기판 상의 피처들 및 구조체들의 수평 표면들 및 수직 표면들 양자를 평활화할 수 있다. 예를 들어, 개시된 실시예들은 블랭킷 기판들의 필드 영역을 평활화하는데 적합할 수도 있지만, 또한 피처들의 측벽들을 에칭 및 평활화하는데 적합할 수도 있다. 이는 예를 들어, FinFET 제조를 위해 측벽들을 평활화 및 에칭하는데 적합할 수도 있다. 개시된 실시예들은 또한 스케일링가능하여, 전체 웨이퍼에 걸쳐 막들을 에칭 및 평활화할 수 있다. 개시된 실시예들은 기판에 걸쳐 균일도를 상승시키기 위해 증착, CMP, 및/또는 다른 프로세스들과 같은 다른 프로세스들과 통합될 수도 있다. 예를 들어, 일부 실시예들에서, 개시된 실시예들은 개시된 실시예들을 수행하는 것과 금속을 증착하는 것 사이를 교번함으로써 금속 재료를 증착하는 동안 금속 재료를 에칭 및 평활화하도록 사용될 수도 있다. 일부 실시예들에서, 개시된 실시예들은 기판 상에서 CMP를 수행한 후, 증착된 막을 평활화하기 위해 균일도를 개선하도록 웨이퍼에 걸쳐 온도를 조절하는데 사용될 수도 있다. 개시된 실시예들은 반도체 산업계 안팎의 산업들에서 유리할 수도 있다. 적용예들의 예는 (예컨대 금속들에 대한) 리세스 에칭들, EUV 마스크들, 광학계, 기계들, 항공우주, 코팅들을 포함할 수도 있다.
개시된 실시예들을 수행하기 위한 프로세스 동작들은 도 2에 대해 더 기술된다. 도 2는 반도체 기판들과 같은 기판들을 프로세싱하기 적합한 툴 내의 프로세스 챔버와 같은 챔버로 기판이 제공되는, 동작 202를 도시한다. 챔버는 복수-챔버 장치 또는 단일-챔버 장치 내의 챔버일 수도 있다.
기판은, 웨이퍼 위에 증착된 유전체, 도전체, 반도전성 재료와 같은 재료의 하나 이상의 층들을 갖는 웨이퍼들을 포함하는, 실리콘 웨이퍼, 예를 들어, 200-㎜ 웨이퍼, 300-㎜ 웨이퍼, 또는 450-㎜ 웨이퍼일 수도 있다. 일부 실시예들에서, 기판은 비정질 실리콘과 같은 실리콘의 블랭킷 층, 또는 게르마늄의 블랭킷 층을 포함한다. 기판은 기판 상에 미리 증착되고 패터닝된, 패터닝된 마스크 층을 포함할 수도 있다. 예를 들어, 마스크 층은 블랭킷 비정질 실리콘 층을 포함하는 기판 상에 증착 및 패터닝될 수도 있다.
일부 실시예들에서, 기판 상의 층들은 패터닝될 수도 있다. 기판들은, 하나 이상의 좁은 그리고/또는 재차들어간 개구부들, 피처 내의 협폭부들 (constrictions), 및 고 종횡비들을 특징으로 할 수도 있는, 비아 또는 콘택트 홀들과 같은 "피처들"을 가질 수도 있다. 피처는 하나 이상의 상기 기술된 층들 내에 형성될 수도 있다. 피처의 일 예는 반도체 기판 내의 홀 또는 비아 또는 기판 상의 층이다. 또 다른 예는 기판 또는 층 내의 트렌치이다. 다양한 실시예들에서, 피처는 배리어 층 또는 접착층과 같은 하부 층을 가질 수도 있다. 하부 층들의 비제한적인 예들은 유전체 층들 및 도전 층들, 예를 들어, 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 금속 옥사이드들, 금속 나이트라이드들, 금속 카바이드들, 및 금속 층들을 포함한다. 일부 실시예들에서, 기판의 표면은 기판이 패터닝된다면, 2 이상의 타입들의 재료를 포함할 수도 있다. 기판은 개시된 실시예들을 사용하여 에칭 및 평활화될 적어도 하나의 재료를 포함한다. 이 재료는 상기 기술된 - 금속들, 유전체들, 반도체 재료들, 등 중 임의의 하나일 수도 있다. 다양한 실시예들에서, 이들 재료들은 콘택트들, 비아들, 게이트들, 등을 제조하기 위해 준비될 수도 있다. 일부 실시예들에서, 에칭될 재료는 비정질 탄소와 같은 하드마스크 재료이다. 다른 예시적인 재료들은 알루미늄 갈륨 나이트라이드, 실리콘, 갈륨 나이트라이드, 텅스텐, 및 코발트를 포함한다.
일부 실시예들에서, 피처들은 적어도 약 2:1, 적어도 약 4:1, 적어도 약 6:1, 적어도 약 10:1, 적어도 약 30:1, 또는 그 이상의 종횡비들을 가질 수도 있다. 고 종횡비들에서 피처 측벽들의 보호가 바람직할 수도 있다. 개시된 방법들은 약 150 ㎚ 미만의 개구를 갖는 피처들을 갖는 기판들에 대해 수행될 수도 있다. 피처 비아 또는 트렌치는 충진되지 않은 피처 또는 피처로서 지칭될 수도 있다. 피처는 피처의 하단부, 폐쇄된 단부, 또는 내부로부터 피처 개구부로 좁아지는 재차들어간 프로파일을 가질 수도 있다. 일부 실시예들에서, 본 명세서에 개시된 방법들은 이들 특성들을 갖는 피처들을 형성하도록 사용될 수도 있다.
일부 실시예들에서, 기판은 개시된 실시예들을 수행하기 전에 기판 재료들의 표면 상의 모든 잔여 옥사이드들을 제거하기 위해 사전-프로세싱을 겪을 수도 있다. 예를 들어, 일부 실시예들에서, 기판들은 개시된 실시예들을 수행하기 전에 수소 플루오라이드 (HF) 에 기판을 딥핑 (dipping) 함으로써 준비될 수도 있다.
동작 204에서, 기판은 기판의 표면을 개질하도록 플라즈마와 반응물질에 노출된다. 개질 동작은, 후속하는 제거 동작에서 개질되지 않은 재료보다 용이하게 제거되는 두께를 갖는 얇은, 반응성 표면 층을 형성한다. 반응물질은 할로겐-함유 반응물질, 또는 산소일 수도 있다. 일부 실시예들에서, 붕소-함유 할라이드 반응물질이 사용될 수도 있다. 이들 반응물질들의 임의의 조합이 동작 204 동안 사용될 수도 있다. 예를 들어, 일부 실시예들에서, 동작 204는 기판을 염소 (Cl2) 에 노출시키는 것을 수반한다. 일부 실시예들에서, 동작 204은 기판을 염소 및 붕소 트리클로라이드 (Cl2/BCl3 조합) 에 노출시키는 것을 수반한다. 다양한 실시예들에서, 붕소-함유 할라이드 반응물질을 사용하는 것은 동작 204 동안 붕소를 함유하지 않는 할라이드 반응물질에 노출된 막들보다 평활한 막들을 산출할 수도 있다. 예를 들어, BCl3는 그렇지 않으면 에칭 동안 마이크로 마스킹을 유발할 수도 있는 산화제를 제거함으로써 평활도를 개선할 수도 있다.
일부 실시예들에서, 동작 204은 기판을 산소에 노출시키는 단계를 수반한다. 예를 들어, 기판이 에칭 및 평활화될 비정질 탄소를 포함하면, 비정질 탄소는 산소에 노출될 수도 있다. 동작 204에서 사용된 플라즈마는 에칭 및 평활화될 재료에 따를 수도 있다.
일부 실시예들에서, 캐리어 가스가 동작 204 동안 흐를 수도 있다. 예시적인 캐리어 가스들은 N2, Ar, Ne, He, 및 이들의 조합들과 같은 불활성 가스들을 포함한다.
일부 실시예들에서, 기판은 염소를 챔버 내로 도입함으로써 염소화될 수도 있다. 염소는 본 명세서에 개시된 예시적인 에천트 종으로서 사용되지만, 일부 실시예들에서, 상이한 에칭 가스가 챔버 내로 도입된다는 것이 이해될 것이다. 에칭 가스는 에칭될 기판의 타입 및 화학물질에 따라 선택될 수도 있다. 플라즈마가 점화되고 기판의 표면 상에 개질된 층을 형성하기 위해 염소 플라즈마가 기판과 반응한다. 예를 들어, 기판이 텅스텐이면, 염소 플라즈마는 텅스텐 막의 표면을 개질하기 위해 텅스텐과 반응한다. 일부 실시예들에서, 염소는 기판과 반응할 수도 있고 또는 기판의 표면 상에 흡착될 수도 있다. 다양한 실시예들에서, 염소는 가스 형태로 챔버 내로 도입되고 선택가능하게 임의의 상기 기술된 재료들일 수도 있는 캐리어 가스에 동반될 수도 있다. 염소 플라즈마로부터 생성된 종은 기판을 하우징하는 프로세스 챔버 내에서 플라즈마를 형성함으로써 직접적으로 생성될 수 있고 또는 기판을 하우징하지 않는 프로세스 챔버 내에서 리모트로 생성될 수 있고, 기판을 하우징하는 프로세스 챔버 내로 공급될 수 있다.
다양한 실시예들에서, 플라즈마는 유도 결합 플라즈마 또는 용량 결합 플라즈마일 수도 있다. 동작 204를 수행하는 플라즈마 조건들 및 지속기간은 개질되는 재료의 타입 및 플라즈마를 생성하기 위해 사용된 반응물질에 따를 수도 있다. 예를 들어, 기판 상의 금속 재료를 개질하기 위해 사용된 플라즈마 조건들 및 지속기간은 유전체 재료를 개질하기 위해 사용된 플라즈마 조건들 및 지속기간과 상이할 수도 있다. 지속기간은 적어도 기판 상의 재료의 표면의 대부분 또는 적어도 표면의 모노레이어를 개질하기에 충분할 수도 있다.
일부 실시예들에서, 유도 결합 플라즈마는 약 50 W 내지 약 2000 W의 플라즈마로 설정될 수도 있다. 일부 실시예들에서, 바이어스는 약 0 V 내지 약 500 V로 인가될 수도 있다.
특정한 이론에 매이지 않고, 개질은 기판의 표면으로 하여금 개질되지 않은 층보다 고르지 않게 할 수도 있다고 여겨진다. 예를 들어, 염소 플라즈마를 사용한 표면의 흡착 또는 개질은 기판의 표면 상에 입체 장애 (steric hindrance) 를 유발할 수도 있어서 기판 상의 재료의 하나 이상의 원자들에 결합된 하나 이상의 염소 원자들은 고르지 않은 표면을 유발한다. 특정한 이론에 매이지 않고, ALE에 의해 재료를 에칭하는 층-단위 (layer-by-layer) 메커니즘으로 인해 기판들은 개시된 실시예들에 의해 평탄화될 수도 있어서, 사이클 각각 동안 기판의 표면 상의 돌출부들을 에칭하고 평활화한다. 예를 들어, 평활화될 재료의 표면 상의 돌출부는, 돌출부가 에칭되도록 돌출부들의 표면들 상에서 개질되고 에칭될 수도 있고, 돌출부의 사이즈는 에칭 사이클 각각에서 축소되어, 재료의 표면을 평활화한다.
다양한 실시예들에서, 개시된 실시예들은 금속 또는 반도체 또는 유전체 재료들을 에칭 및 평활화하도록 사용될 수도 있다. 재료들은 입자 경계들과 함께 성장할 수도 있다. 일부 재료들은 에피택셜이거나 비정질일 수도 있다. 개시된 실시예들은 특정한 빈도들의 거칠기를 평활화할 수 있다. 예를 들어, 다양한 실시예들에서, 개시된 실시예들은 큰 스케일, 예컨대 100 ㎚보다 큰 거칠기를 개선하지 못 할 수도 있지만, 약 100 ㎚ 미만의 거칠기를 갖는 것으로 규정될 수도 있는 "미소거칠기"를 평활화하는데 적합할 수도 있다. 일부 실시예들에서, 개시된 실시예들은 약 100 ㎚의 거칠기를 갖는 막들을 평활화하도록 사용될 수 있다.
도 2를 다시 참조하면, 동작 206에서, 챔버는 선택가능하게 퍼지된다. 퍼지는 개질 동작 후에 수행될 수도 있다. 퍼지 동작에서, 비-표면 결합 활성화 반응물질 종이 프로세스 챔버로부터 제거될 수도 있다. 이는 흡착되거나 개질된 층을 제거하지 않고, 반응물질 종을 제거하기 위해 프로세스 챔버를 퍼지하고 그리고/또는 배기함으로써 이루어질 수 있다. 반응물질 플라즈마에서 생성된 종은 단순히 플라즈마를 중단시키고 그리고 선택가능하게 챔버의 퍼지 및/또는 배기와 결합하여, 남아 있는 종이 붕괴 (decay) 되게 함으로써 제거될 수 있다. 퍼지는 N2, Ar, Ne, He, 및 이들의 조합들과 같은 임의의 불활성 가스를 흘림으로써 이루어질 수 있다.
동작 208에서, 기판은 개질된 표면을 에칭하고 기판을 평활화하도록 불활성 플라즈마에 노출된다. 사용될 수도 있는 예시적인 불활성 가스들은 아르곤, 제논, 네온을 포함한다. 일부 실시예들에서, 헬륨이 사용될 수도 있다. 불활성 가스는 플라즈마를 형성하고 활성화된 가스, 예컨대 Ar+을 형성하도록 점화된다. 다양한 실시예들에서, 활성화된 가스는 대전된 종을 포함할 수도 있다. 플라즈마는 인시츄 플라즈마 또는 리모트 플라즈마일 수도 있다. 플라즈마는 약 100 W 내지 약 1500 W의 전력을 사용하여 생성될 수도 있다.
이 동작 동안 저 바이어스가 인가된다. 바이어스 전력은 불활성 가스의 화학물질, 활성화된 가스를 생성하기 위한 플라즈마 조건들, 및 이 동작 동안 평활화될 재료에 따른다. 다양한 실시예들에서, 이들 인자들에 따라, 개시된 실시예들을 수행하는데 적합한 바이어스 레벨들의 범위는 "윈도우"로서 지칭될 수도 있다. 개시된 실시예들에 적합한 바이어스 윈도우는 경험적으로 결정될 수도 있고 활성화된 가스를 에칭 및 평활화될 재료 상으로 물리적으로 스퍼터링하지 않도록 선택된다. 이 동작은 ALE 프로세스의 자기-제한 특성을 유지하도록 수행된다. 이와 같이, 사용된 바이어스 전력은 재료 상의 개질된 층이 밑의 재료를 물리적으로 스퍼터링하지 않고 제거될 수 있도록 하는 전력이다. 다양한 실시예들에서, 이 동작은 재료의 몇몇 모노레이어들을 에칭할 수도 있고 재료의 표면을 평활화할 수도 있다.
도 3은 제거 동작 동안 사용된 아르곤계 플라즈마에 대한 다양한 바이어스 윈도우들의 예를 도시한다. 이들 예들은 기판의 표면을 개질하기 위해 염소계 플라즈마 그리고 제거 동안 아르곤계 플라즈마를 사용하는 것을 수반한다. 윈도우들은 상이한 재료들에 대한 실험들로부터 경험적으로 결정된다. 윈도우 폭은 동작 204에서 수행된 표면 개질 강도의 지표이다. 즉, 동작 204에서 사용된 반응물질 플라즈마는 에칭되고 평활화될 재료에 잘 결합되고, 윈도우는 넓다. 동작 204에서 사용된 반응물질 플라즈마가 보다 낮은 흡착 레이트를 갖거나 에칭 및 평활화될 재료에 보다 덜 결합할 수 있으면, 윈도우는 좁다. 도 3에 도시된 바와 같이 사이클 당 에칭 레이트와 상관된 윈도우 높이는 바이어스 조건들 (플라즈마 전력, 플라즈마 주파수, 등) 및 에칭 및 평활화될 재료를 따른다.
도 3은 게르마늄에 대해 약 20 내지 35 Vb의 Ge 바이어스 윈도우 (302) 를 도시한다. 상기 기술된 바와 같이, 이는 약 20 Vb 내지 35 Vb의 바이어스 전력이 제거 동안 아르곤계 플라즈마를 사용하여 게르마늄을 에칭 및 평활화하는데 적합할 수도 있다는 것을 나타낸다. 도 3은 또한 다른 바이어스 윈도우들: 실리콘을 에칭 및 평활화하기 위한 약 35 Vb 내지 약 65 Vb의 Si 바이어스 윈도우 (304), 갈륨 나이트라이드 에칭 및 평활화하기 위한 약 50 Vb 내지 약 100 Vb의 GaN 바이어스 윈도우 (306), 그리고 텅스텐을 에칭 및 평활화하기 위한 약 70 Vb 내지 약 80 Vb의 W 바이어스 윈도우 (308) 를 도시한다. 다양한 실시예들에서, 바이어스 전력은 약 100 Vb미만이다.
도 2를 다시 참조하면, 동작 208은 적어도 개질된 층의 대부분 또는 전부를 제거하기 충분한 지속기간 동안 수행된다. 일부 실시예들에서, 동작 208이 기판으로부터 전체 개질된 층을 제거하기 충분한 지속기간 동안 수행되면, 보다 큰 평활화 효과가 관찰될 수도 있다.
특정한 이론에 매이지 않고, 제거 동작 동안, 기판의 표면으로부터 개질된 층의 제거는, 재료의 표면이 개시된 실시예들을 사용하여 에칭하기 전에 표면보다 평활하도록 재료 표면 상의 결합들을 재배열할 수도 있다 (예를 들어, 기판의 표면으로부터 개질된 층의 제거가 표면 확산을 허용할 수도 있다).
동작 210에서, 챔버는 에칭된 부산물들을 제거하도록 선택가능하게 퍼지된다. 퍼지 프로세스들은 개질 동작 후에 퍼지를 위해 사용된 임의의 프로세스들일 수도 있다.
동작 212에서, 동작들 204 내지 210은 선택가능하게 반복될 수도 있다. 다양한 실시예들에서, 개질 동작 및 제거 동작은 약 1 내지 약 30 사이클, 또는 약 1 내지 약 20 사이클들과 같은 사이클들로 반복될 수도 있다. 임의의 적합한 수의 ALE 사이클들이 목표된 양의 막을 에칭하기 위해 포함될 수도 있다. 일부 실시예들에서, ALE는 기판 상의 층들의 표면의 약 1 Å 내지 약 50 Å을 에칭하도록 사이클들로 수행된다. 일부 실시예들에서, ALE 에칭 사이클은 기판의 층들의 표면의 약 2 Å 내지 약 50 Å을 에칭한다.
개시된 실시예들은 다양한 반도체 제조 프로세스들 또는 심지어 반도체 산업계 외부의 프로세스들을 사용하는 적용예에 적합할 수도 있다. 예를 들어, 일부 반도체 애플리케이션들은 반사성, 복수-층 막을 형성하도록 자외선 리소그래피에 대한 마스크들의 제조를 포함한다. 마스크 LER (line edge roughness) 은 전자 발포 잡음으로 인해 증가될 수도 있지만, 복수층들 (예컨대 약 40 개의 층들) 에 의해 2차적으로 영향을 받을 수도 있다. 측벽들은 평활화를 허용하는 조각 (glancing angle) 이온 에너지로 인해 일부 실시예들에서 평활화될 수도 있다. 예를 들어, 일부 실시예들에서, 이온들이 수직 측벽들을 에칭 및 평활화하기 위해 본 명세서에 기술된 제거 동작 동안 비스듬하게 기판을 향해 지향되도록 이온들이 생성될 수도 있다. 일부 실시예들에서, 이온들은 회전하는 컴포넌트로부터 생성될 수도 있다. 이온화된 클러스터 빔과 달리, 개시된 실시예들은 소형 빔에 대해 이동될 웨이퍼를 사용하지 않을 수도 있고 - 그 결과, 전체 300 내지 450 ㎜ 웨이퍼가 동시에 평활화될 수도 있다.
반도체 제조 이외의 적용예들은 고체 상태 결합, SOI (silicon on insulator) 제조, 의학적 적용예들 (예컨대 저항률 또는 병원체들에 의한 공격을 저감하도록 표면적을 감소시키는 것), 및 우주 또는 군사적 적용예들을 위한 정밀 광학들을 포함한다.
개시된 실시예들은, 초-평활 금속들을 증착하는 것과 연관된 다양한 과제들이 있고 금속 입자들은 통상적으로 입자 경계들을 갖기 때문에, 금속들을 에칭 및 평활화하는데 특히 적합할 수도 있다. 일 적용예는 측벽 LER을 저감할 것이다. 또 다른 적용예는 비아의 상단부를 평활화하는 것일 수도 있다.
장치
특정한 실시예들에서, ALE 동작들을 포함하는 순환적 증착 및 활성화 프로세스들에 적합할 수도 있는 유도 결합 플라즈마 (ICP) 반응기들이 이제 기술된다. 이러한 ICP 반응기들은 또한 전체가 모든 목적들을 위해 본 명세서에 참조로서 인용된, 2013년 12월 10일 출원되고 명칭이 "IMAGE REVERSAL WITH AHM GAP FILL FOR MULTIPLE PATTERNING"인 미국 특허 출원 번호 제 2014/0170853 호에 기술된다. ICP 반응기들이 본 명세서에 기술되지만, 일부 실시예들에서, 용량 결합 플라즈마 (capacitively coupled plasma) 반응기들이 또한 사용될 수도 있다는 것이 이해되어야 한다.
도 4는 본 명세서의 특정한 실시예들을 구현하기 위해 적절한 유도 결합 플라즈마 통합된 에칭 및 증착 장치 (400) 의 단면도를 개략적으로 도시하고, 일 예는 캘리포니아 프레몬트 소재의 Lam Research Corp.에 의해 생산된 Kiyo® 반응기이다. 유도 결합 플라즈마 장치 (400) 는 챔버 벽들 (401) 및 윈도우 (411) 에 의해 구조적으로 규정된 전체적인 프로세스 챔버 (424) 를 포함한다. 챔버 벽들 (401) 은 스테인레스 스틸 또는 알루미늄으로 제조될 수도 있다. 윈도우 (411) 는 석영 또는 다른 유전체 재료로 제조될 수도 있다. 선택가능한 내부 플라즈마 그리드 (450) 는 상부 서브챔버 (402) 및 하부 서브챔버 (403) 으로 전체적인 프로세스 챔버를 분할한다. 대부분의 실시예들에서, 플라즈마 그리드 (450) 는 제거될 수도 있어서, 서브챔버들 (402 및 403) 로 이루어진 챔버 공간을 활용한다. 척 (417) 은 하단 내측 표면 근방의 하부 서브챔버 (403) 내에 위치된다. 척 (417) 은 그 위에서 에칭 및 평활화 프로세스들이 수행되는 반도체 웨이퍼 (419) 를 수용하고 홀딩하도록 구성된다. 척 (417) 은 존재한다면 웨이퍼 (419) 를 지지하기 위한 정전 척일 수 있다. 일부 실시예들에서, 에지 링 (미도시) 은 척 (417) 을 둘러싸고, 척 (417) 위에 존재한다면 웨이퍼 (419) 의 상단 표면과 거의 평탄한 상단 표면을 갖는다. 척 (417) 은 또한 웨이퍼 (419) 를 척킹 및 디척킹하기 위한 정전 전극들을 포함한다. 필터 및 DC 클램프 전력 공급부 (미도시) 가 이 목적을 위해 제공될 수도 있다. 척 (417) 으로부터 웨이퍼 (419) 를 리프팅하기 위한 다른 제어 시스템들이 또한 제공될 수 있다. 척 (417) 은 RF 전력 공급부 (423) 를 사용하여 전기적으로 대전될 수 있다. RF 전력 공급부 (423) 는 연결부 (427) 를 통해 매칭 회로 (421) 에 연결된다. 매칭 회로 (421) 는 연결부 (425) 를 통해 척 (417) 에 연결된다. 이러한 방식으로, RF 전력 공급부 (423) 는 척 (417) 에 연결된다. 다양한 실시예들에서, 정전 척의 바이어스 전력은 적어도 약 100 Vb 미만으로 설정될 수도 있고 또는 개시된 실시예들에 따라 수행된 프로세스에 따라 상이한 바이어스 전력으로 설정될 수도 있다. 예를 들어, 바이어스 전력은 약 20 Vb 내지 약 100 Vb, 또는 웨이퍼 상으로 플라즈마 종의 물리적 스퍼터링을 저감하기 위한 바이어스 전력일 수도 있다.
플라즈마 생성을 위한 엘리먼트들은 윈도우 (411) 위에 위치된 코일 (433) 을 포함한다. 일부 실시예들에서, 개시된 실시예들에서 코일이 사용되지 않는다. 코일 (433) 은 전기적으로 도전성 재료로부터 제조되고 적어도 1 회의 완벽한 회전 (turn) 을 포함한다. 도 4에 도시된 코일 (433) 은 3 회의 회전을 포함한다. 코일 (433) 의 단면들은 심볼들로 도시되고, "X"를 갖는 코일들은 페이지 내로 회전하며 연장되는 한편, "●"을 갖는 코일들은 페이지로부터 회전하며 연장한다. 플라즈마 생성을 위한 엘리먼트들은 또한 코일 (433) 로 RF 전력을 공급하도록 구성된 RF 전력 공급부 (441) 를 포함한다. 일반적으로, RF 전력 공급부 (441) 는 연결부 (445) 를 통해 매칭 회로 (439) 에 연결된다. 매칭 회로 (439) 는 연결부 (443) 를 통해 코일 (433) 에 연결된다. 이러한 방식으로, RF 전력 공급부 (441) 는 코일 (433) 에 연결된다. 선택가능한 Faraday 차폐부 (449a) 는 코일 (433) 과 윈도우 (411) 사이에 위치된다. Faraday 차폐부 (449a) 는 코일 (433) 에 대해 이격된 관계로 유지될 수도 있다. 일부 실시예들에서, Faraday 차폐부 (449a) 는 윈도우 (411) 바로 위에 배치된다. 일부 실시예들에서, Faraday 차폐부 (449b) 는 윈도우 (411) 과 척 (417) 사이에 있다. 일부 실시예들에서, Faraday 차폐부 (449b) 는 코일 (433) 에 대해 이격된 관계로 유지되지 않는다. 예를 들어, Faraday 차폐부 (449b) 는 갭 없이 윈도우 (411) 바로 아래에 있을 수도 있다. 코일 (433), Faraday 차폐부 (449a), 및 윈도우 (411) 는 각각 서로 실질적으로 평행하게 구성된다.
프로세스 가스들 및 불활성 가스들 (예를 들어 할로겐-함유 가스, 붕소-함유 할라이드 가스, BCl3, Cl2, Ar, Xe, Ne, He, 등) 이 상부 서브챔버 (402) 내에 위치된 하나 이상의 주 가스 플로우 유입부들 (460) 을 통해 그리고/또는 하나 이상의 측면 가스 플로우 유입부들 (470) 을 통해 프로세스 챔버 내로 흐를 수도 있다. 유사하게, 명시적으로 도시되지 않지만, 유사한 가스 플로우 유입부들이 용량 결합 플라즈마 프로세싱 챔버로 프로세스 가스들을 공급하도록 사용될 수도 있다. 진공 펌프 (440), 예를 들어, 1 또는 2 단계 기계적 건조 펌프 및/또는 터보분자 펌프가 프로세스 챔버 (424) 로부터 프로세스 가스들을 인출하고 프로세스 챔버 (424) 내 압력을 유지하도록 사용될 수도 있다. 예를 들어, 진공 펌프는 ALE의 퍼지 동작 동안 하부 서브챔버 (403) 를 배기하도록 사용될 수도 있다. 밸브-제어된 도관은 진공 펌프에 의해 제공된 진공 분위기의 인가를 선택적으로 제어하기 위해 진공 펌프를 프로세스 챔버 (424) 에 유체적으로 연결하도록 사용될 수도 있다. 이는 동작가능한 플라즈마 프로세싱 동안, 폐루프 제어된 플로우 제한 디바이스, 예컨대 쓰로틀 밸브 (미도시) 또는 펜둘럼 밸브 (미도시) 를 채용함으로써 이루어질 수도 있다. 유사하게, 용량 결합 플라즈마 프로세싱 챔버로의 진공 펌프 및 밸브 제어된 유체적 연결이 또한 채용될 수도 있다.
장치 (400) 의 동작 동안, 하나 이상의 프로세스 가스들 예컨대 염소 또는 아르곤이 가스 플로우 유입부들 (460 및/또는 470) 을 통해 공급될 수도 있다. 특정한 실시예들에서, 프로세스 가스들은 주 가스 플로우 유입부 (460) 를 통해서만, 또는 측면 가스 플로우 유입부 (470) 를 통해서만 공급될 수도 있다. 일부 경우들에서, 도면에 도시된 가스 플로우 유입부들은 예를 들어, 보다 복잡한 가스 플로우 유입부들, 하나 이상의 샤워헤드들에 의해 대체될 수도 있다. Faraday 차폐부 (449a) 및/또는 선택가능한 그리드 (450) 는 프로세스 챔버 (424) 로의 프로세스 가스들의 전달을 허용하는 내부 채널들 및 홀들을 포함할 수도 있다. Faraday 차폐부 (449a) 및 선택가능한 그리드 (450) 중 어느 하나 또는 양자는 프로세스 가스들을 전달하기 위한 샤워헤드로서 역할을 할 수도 있다. 일부 실시예들에서, 일단 반응물질 또는 전구체가 기화되면, 기화된 반응물질 또는 전구체가 가스 플로우 유입부 (460 및/또는 470) 를 통해 프로세스 챔버 (424) 내로 도입되도록 액체 기화 및 전달 시스템이 프로세스 챔버 (424) 의 업스트림에 놓일 수도 있다.
RF 전류로 하여금 코일 (433) 을 통해 흐르게 하도록, RF 전력이 RF 전력 공급부 (441) 로부터 코일 (433) 로 공급된다. 코일 (433) 을 통해 흐르는 RF 전류는 코일 (433) 을 중심으로 전자기장을 생성한다. 전자기장은 상부 서브챔버 (402) 내에 유도 전류를 생성한다. 다양한 생성된 이온들 및 라디칼들의 웨이퍼 (419) 와의 물리적 상호 작용 및 화학적 상호 작용은 웨이퍼 (419) 상의 피처들을 에칭하고 웨이퍼 (419) 상에 층들을 선택적으로 증착한다.
플라즈마 그리드 (450) 는, 상부 서브챔버 (402) 및 하부 서브챔버 (403) 양자가 있도록, 상부 서브챔버 (402) 내에서 전자-이온 플라즈마를 생성하도록 유도 전류가 상부 서브챔버 (402) 내 가스에 작용하도록 사용된다. 선택가능한 내부 플라즈마 그리드 (450) 는 하부 서브챔버 (403) 내에서 핫 (hot) 전자들의 양을 제한한다. 일부 실시예들에서, 장치 (400) 는 하부 서브챔버 (403) 내에 존재하는 플라즈마가 이온-이온 플라즈마이도록 설계되고 동작된다.
상부 전자-이온 플라즈마 및 하부 이온-이온 플라즈마 양자는 포지티브 이온들 및 네거티브 이온들을 함유할 수도 있지만, 이온-이온 플라즈마는 보다 큰 네거티브 이온들 대 포지티브 이온들의 비를 가질 것이다. 휘발성 에칭 및/또는 증착 부산물들은 포트 (422) 를 통해 하부 서브챔버 (403) 로부터 제거될 수도 있다. 본 명세서에 개시된 척 (417) 은 약 10 ℃ 내지 약 250 ℃의 범위의 상승된 온도들에서 동작할 수도 있다. 온도는 프로세스 동작 및 특정한 레시피에 따를 것이다.
장치 (400) 는 클린 룸 또는 제조 설비에 설치된 때에 설비들 (미도시) 에 커플링될 수도 있다. 설비들은 프로세싱 가스들, 진공, 온도 제어, 분위기 입자 제어를 제공하는 배관 (plumbing) 을 포함한다. 이들 설비들은 타깃 제조 설비에 설치되면, 장치 (400) 에 커플링된다. 부가적으로, 장치 (400) 는 로봇들로 하여금 반도체 웨이퍼들을 통상적인 자동화를 통해 장치 (400) 안팎으로 이송하게 하는 이송 챔버에 커플링될 수도 있다.
일부 실시예들에서, 시스템 제어기 (430) (하나 이상의 물리적 제어기들 또는 논리적 제어기들을 포함할 수도 있음) 는 프로세스 챔버 (424) 의 동작들의 일부 또는 전부를 제어한다. 시스템 제어기 (430) 는 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 수도 있다. 일부 실시예들에서, 장치 (400) 는 개시된 실시예들이 수행될 때 플로우 레이트들 및 지속기간들을 제어하기 위한 스위칭 시스템을 포함한다. 일부 실시예들에서, 장치 (400) 는 최대 약 500 ㎳, 또는 최대 약 750 ㎳의 스위칭 시간을 가질 수도 있다. 스위칭 시간은 플로우 화학물질, 선택된 레시피, 반응기 아키텍처, 및 다른 인자들에 따를 수도 있다.
일부 구현예들에서, 시스템 제어기 (430) 는 상술한 예들의 일부일 수도 있는 시스템의 일부일 수 있다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 시스템 제어기 (430) 에 통합될 수도 있다. 시스템 제어기는, 시스템의 프로세싱 파라미터들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 바이어스 전력, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 시스템 제어기 (430) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 또는 제거 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
시스템 제어기 (430) 는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 시스템 제어기 (430) 는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 시스템 제어기 (430) 는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
도 5는 VTM (vacuum transfer module) (538) 과 인터페이스하는 다양한 모듈들을 갖는 반도체 프로세스 클러스터 툴 아키텍처를 예시한다. 웨이퍼들을 복수의 저장 설비들 및 프로세싱 모듈들 간에서 "이송"하기 위한 다양한 모듈들의 배열은 "클러스터 툴 아키텍처" 시스템으로서 지칭될 수도 있다. 또한 로드록 또는 이송 모듈로 공지된, 에어록 (530) 은 VTM (538) 과 인터페이싱하고, 결국 4 개의 프로세싱 모듈들 (520a 내지 520d) 과 인터페이싱하고, 프로세싱 모듈들은 다양한 제조 프로세스들을 수행하도록 개별적으로 최적화될 수도 있다. 예로서, 프로세싱 모듈들 (520a 내지 520d) 은 기판 에칭, 증착, 이온 주입, 웨이퍼 세정, 스퍼터링, 및/또는 다른 반도체 프로세스들을 수행하도록 구현될 수도 있다. 일부 실시예들에서, 개시된 동작들은 동일한 모듈에서 수행될 수도 있다. 일부 실시예들에서, 개시된 동작들은 동일한 툴의 상이한 모듈들 내에서 수행될 수도 있다. 하나 이상의 기판 에칭 프로세싱 모듈들 (임의의 520a 내지 520d) 은 본 명세서에 개시된 바와 같이, 즉, 다양한 재료들의 막들을 에칭 및 평활화하고, 패턴들을 에칭하고, 금속을 에칭하고, 그리고 개시된 실시예들에 따른 다른 적합한 기능들을 구현할 수도 있다. 에어록 (530) 및 프로세싱 모듈들 (520a 내지 520d) 은 "스테이션들"로 지칭될 수도 있다. 스테이션 각각은 스테이션을 VTM (538) 에 인터페이싱하는 패시트 (536) 를 갖는다. 패스트 각각의 내부에서, 각각의 스테이션들 사이에서 사용될 때, 웨이퍼 (526) 의 통과를 검출하도록 센서들 (1 내지 18) 이 사용된다.
로봇 (522) 은 스테이션들 간에서 웨이퍼 (526) 를 이송한다. 일 실시예에서, 로봇 (522) 은 하나의 암을 갖고, 또 다른 실시예에서, 로봇 (522) 은 2 개의 암들을 갖고, 암 각각은 이송을 위해 웨이퍼 (526) 와 같은 웨이퍼들을 피킹 (pick) 하도록 엔드 이펙터 (524) 를 갖는다. ATM (atmospheric transfer module) (540) 내 프론트-엔드 로봇 (532) 이 LPM (Load Port Module) (542) 내 FOUP (Front Opening Unified Pod) (534) 또는 카세트로부터 에어록 (530) 으로 웨이퍼들 (526) 을 이송하도록 사용된다. 프로세싱 모듈들 (520a 내지 520d) 내부의 모듈 중심 (528) 은 웨이퍼 (526) 를 배치하기 위한 일 위치이다. ATM (540) 내 얼라이너 (544) 가 웨이퍼들을 정렬하기 위해 사용된다.
예시적인 프로세싱 방법에서, 웨이퍼는 LPM (542) 내 FOUP들 (534) 중 하나에 배치된다. 프론트-엔드 로봇 (532) 은 FOUP (534) 로부터 얼라이너 (544) 로 웨이퍼를 이송하고, 이는 웨이퍼 (526) 로 하여금 에칭되거나 프로세싱되기 전에 적절히 중심에 위치되게 한다. 정렬된 후, 웨이퍼 (526) 는 프론트-엔드 로봇 (532) 에 의해 에어록 (530) 내로 이동된다. 에어록 (530) 은 ATM (540) 과 VTM (538) 간의 분위기를 매칭하는 능력을 갖고, 웨이퍼 (526) 는 손상되지 않고 2 압력 분위기들 사이에서 이동될 수 있다. 에어록 (530) 으로부터, 웨이퍼 (526) 는 로봇 (522) 에 의해 VTM (538) 을 통해 프로세싱 모듈들 (520a 내지 520d) 중 하나 내로 이동된다. 이 웨이퍼 운동을 달성하기 위해, 로봇 (522) 은 암들 각각 상에서 엔드 이펙터들 (524) 을 사용한다. 일단 웨이퍼 (526) 가 프로세싱되었으면, 웨이퍼는 로봇 (522) 에 의해 프로세싱 모듈들 (520a 내지 520d) 로부터 에어록 (530) 으로 이동된다. 본 명세서로부터, 웨이퍼 (526) 는 프론트-엔드 로봇 (532) 에 의해 FOUP들 (534) 중 하나 또는 얼라이너 (544) 로 이동될 수도 있다.
웨이퍼 운동을 제어하는 컴퓨터는 클러스터 아키텍처에 대해 로컬일 수 있고, 또는 제작 현장의 클러스터 아키텍처 외부에 위치될 수 있고, 또는 리모트 위치에서 그리고 네트워크를 통해 클러스터 아키텍처에 연결될 수 있다는 것을 주의해야 한다. 도 4에 대하여 상기 기술된 바와 같은 제어기가 도 5의 툴을 사용하여 구현될 수도 있다.
실험
실험 1
몇몇 기판들이 다양한 바이어스 전력들에서 염소 플라즈마 및 아르곤 플라즈마의 사이클들에 노출된다. 이들 기판 재료들은 실리콘, 게르마늄, 갈륨 나이트라이드, 텅스텐, 코발트, 및 비정질 탄소를 포함한다. 결과들은 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 및 도 9b 및 이하의 표 1에 요약된다. 표 1은 실리콘 및 게르마늄에 대한 거칠기 결과들 및 관찰들을 요약한다.
실리콘 및 게르마늄에 대한 실험 1의 관찰들 및 결과들
재료 ALE 전 ALE 후 관찰들
실리콘 0.28 ㎚ RMS 0.4 ㎚ RMS (50 ㎚ 에칭) 가시적으로 보다 평활
높은 빈도
게르마늄 0.8 ㎚ RMS 0.9 ㎚ RMS (65 ㎚ 에칭) 평활도 유지
도시된 바와 같이, 도 6a에 도시된 실리콘 기판은 개시된 실시예들을 수행하기 전에 0.28 ㎚ RMS의 거칠기를 갖고, 50 ㎚ 에칭 후에 도 6b에 도시된 바와 같이 0.4 ㎚ RMS의 ALE 후 거칠기를 발생시킨다. 값이 보다 높지만, 도시된 바와 같이 기판은 가시적으로 보다 평활하다.
개시된 실시예들을 수행하기 전에 0.8 ㎚ RMS의 거칠기를 갖는 도 7a에 도시된 게르마늄 기판은 65 ㎚ 에칭 후에 도 7b에 도시된 바와 같이 0.9 ㎚ RMS의 ALE 후 거칠기를 발생시킨다. 이 실험에서, 결과들은 평활도가 유지된다는 것을 암시한다는 것을 주의한다.
도 8a에 도시된 텅스텐 기판은 개시된 실시예들을 겪고 텅스텐 6 ㎚ 에칭 후 도 8b에 도시된 바와 같은 ALE 후 기판을 발생시킨다. 바이어스를 사용한 염소 플라즈마 및 아르곤 플라즈마의 사이클들은 막을 평활화한다.
도 9a에 도시된 바와 같은 비정질 탄소를 갖는 기판은 0.39 ㎚ RMS의 초기 거칠기를 갖는다. 도 9b는 에칭 및 평활화 후의 기판의 TEM 이미지를 도시한다. 기판은 60 Vb의 바이어스에서 염소 플라즈마 및 아르곤 플라즈마의 사이클들에 노출되었다. 재료의 총 50 ㎚가 에칭되었고 발생되는 막의 거칠기는 0.28 ㎚ RMS였다.
개시된 실시예들을 수행하기 전에 0.75 ㎚ RMS의 거칠기를 갖는 갈륨 나이트라이드 기판 (미도시) 은 0.55 ㎚ RMS의 ALE 후 거칠기를 발생시킨다. 바이어스를 사용한 염소 플라즈마 및 아르곤 플라즈마의 사이클들은 22 ㎚의 재료를 에칭하고, 막을 평활화한다.
개시된 실시예들을 수행하기 전에 TEM 당 6 내지 8 ㎚의 거칠기를 갖는 코발트 기판 (미도시) 은 TEM 당 2 ㎚ 거칠기의 ALE 후 거칠기를 발생시킨다. 바이어스를 사용한 염소 플라즈마 및 아르곤 플라즈마의 사이클들은 막을 평활화한다.
결론
전술한 실시예들이 이해의 명확성을 목적으로 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수 있다는 것이 자명할 것이다. 본 실시예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 따라서, 본 실시예들은 예시적이고 제한하지 않는 것으로 간주되고, 실시예들은 본 명세서에 제공된 상세들로 제한되지 않는다.

Claims (20)

  1. 기판 표면을 에칭하고 평활화하는 방법에 있어서,
    상기 방법은,
    (a) 기판 표면을 반응물질에 노출시키고 상기 표면의 층을 개질하도록 제 1 플라즈마를 점화하는 단계; 및
    (b) 상기 개질된 층을 불활성 가스에 노출시키고 스퍼터링 없이 상기 개질된 층을 제거하기에 충분한 바이어스 전력으로 그리고 지속기간 동안 제 2 플라즈마를 점화하는 단계를 포함하고,
    상기 개질된 층을 제거한 후 상기 기판 표면은 상기 기판 표면을 상기 반응물질에 노출시키기 전의 상기 기판 표면보다 평활한, 기판 표면을 에칭하고 평활화하는 방법.
  2. 제 1 항에 있어서,
    상기 기판 표면은 알루미늄 갈륨 나이트라이드, 실리콘, 갈륨 나이트라이드, 텅스텐, 및 코발트로 구성된 그룹으로부터 선택된 재료를 포함하는, 기판 표면을 에칭하고 평활화하는 방법.
  3. 제 2 항에 있어서,
    상기 기판 표면은 게르마늄을 포함하고 그리고 상기 바이어스 전력은 약 20 Vb 내지 약 35 Vb인, 기판 표면을 에칭하고 평활화하는 방법.
  4. 제 2 항에 있어서,
    상기 기판 표면은 실리콘을 포함하고 그리고 상기 바이어스 전력은 약 35 Vb 내지 약 65 Vb인, 기판 표면을 에칭하고 평활화하는 방법.
  5. 제 2 항에 있어서,
    상기 기판 표면은 갈륨 나이트라이드를 포함하고 그리고 상기 바이어스 전력은 약 50 Vb 내지 약 100 Vb인, 기판 표면을 에칭하고 평활화하는 방법.
  6. 제 2 항에 있어서,
    상기 기판 표면은 텅스텐을 포함하고 그리고 상기 바이어스 전력은 약 70 Vb 내지 약 80 Vb인, 기판 표면을 에칭하고 평활화하는 방법.
  7. 제 1 항에 있어서,
    상기 기판 표면은 비정질 탄소를 포함하고 그리고 상기 반응물질은 산소인, 기판 표면을 에칭하고 평활화하는 방법.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반응물질은 할로겐-함유 반응물질인, 기판 표면을 에칭하고 평활화하는 방법.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반응물질은 붕소-함유 할라이드인, 기판 표면을 에칭하고 평활화하는 방법.
  10. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반응물질은 염소와 붕소 트리클로라이드의 조합물인, 기판 표면을 에칭하고 평활화하는 방법.
  11. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 불활성 가스는 질소, 아르곤, 네온, 헬륨, 및 이들의 조합들로 구성된 그룹으로부터 선택되는, 기판 표면을 에칭하고 평활화하는 방법.
  12. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 바이어스 전력은 약 100 Vb 미만인, 기판 표면을 에칭하고 평활화하는 방법.
  13. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 단계 (a) 및 상기 단계 (b) 를 반복하는 단계를 더 포함하는, 기판 표면을 에칭하고 평활화하는 방법.
  14. 제 13 항에 있어서,
    상기 기판 표면을 포함하는 기판을 하우징하는 프로세스 챔버는 상기 단계 (a) 후 그리고 상기 단계 (b) 전에 퍼지되는, 기판 표면을 에칭하고 평활화하는 방법.
  15. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 기판을 상기 반응물질에 노출시키기 전에 상기 기판 표면의 거칠기는 약 100 ㎚인, 기판 표면을 에칭하고 평활화하는 방법.
  16. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 기판 표면은 자외선 리소그래피에 대한 마스크로서 사용된 반사성, 복수-층 막을 포함하는 기판 상에 있는, 기판 표면을 에칭하고 평활화하는 방법.
  17. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 2 플라즈마에서 생성된 이온들은 비스듬하게 상기 기판 표면을 향해 지향되는, 기판 표면을 에칭하고 평활화하는 방법.
  18. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    회전하는 컴포넌트로부터 이온들이 생성되는, 기판 표면을 에칭하고 평활화하는 방법.
  19. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 기판 표면은 기판 표면의 표면적을 감소시키고 의료적 적용들에서 반응성을 저감하도록 평활화되는, 기판 표면을 에칭하고 평활화하는 방법.
  20. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 기판 표면은 우주 또는 군사적 적용들을 위한 정밀한 광학들에서 사용되는 평활화된 표면을 형성하도록 평활화되는, 기판 표면을 에칭하고 평활화하는 방법.
KR1020160113157A 2015-09-04 2016-09-02 반도체 산업계 안팎에서 ale 평활도 KR20170031041A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562214813P 2015-09-04 2015-09-04
US62/214,813 2015-09-04
US15/253,481 US9984858B2 (en) 2015-09-04 2016-08-31 ALE smoothness: in and outside semiconductor industry
US15/253,481 2016-08-31

Publications (1)

Publication Number Publication Date
KR20170031041A true KR20170031041A (ko) 2017-03-20

Family

ID=58190124

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160113157A KR20170031041A (ko) 2015-09-04 2016-09-02 반도체 산업계 안팎에서 ale 평활도

Country Status (3)

Country Link
US (2) US9984858B2 (ko)
KR (1) KR20170031041A (ko)
TW (1) TWI695412B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190076868A (ko) * 2017-12-21 2019-07-02 도쿄엘렉트론가부시키가이샤 제거 방법 및 처리 방법

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9873180B2 (en) 2014-10-17 2018-01-23 Applied Materials, Inc. CMP pad construction with composite material properties using additive manufacturing processes
US9776361B2 (en) 2014-10-17 2017-10-03 Applied Materials, Inc. Polishing articles and integrated system and methods for manufacturing chemical mechanical polishing articles
KR20240015167A (ko) 2014-10-17 2024-02-02 어플라이드 머티어리얼스, 인코포레이티드 애디티브 제조 프로세스들을 이용한 복합 재료 특성들을 갖는 ｃｍｐ 패드 구성
US10875153B2 (en) 2014-10-17 2020-12-29 Applied Materials, Inc. Advanced polishing pad materials and formulations
US11745302B2 (en) 2014-10-17 2023-09-05 Applied Materials, Inc. Methods and precursor formulations for forming advanced polishing pads by use of an additive manufacturing process
US9806252B2 (en) 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US9870899B2 (en) 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
US10056264B2 (en) * 2015-06-05 2018-08-21 Lam Research Corporation Atomic layer etching of GaN and other III-V materials
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US10096487B2 (en) 2015-08-19 2018-10-09 Lam Research Corporation Atomic layer etching of tungsten and other metals
US9984858B2 (en) * 2015-09-04 2018-05-29 Lam Research Corporation ALE smoothness: in and outside semiconductor industry
US10593574B2 (en) 2015-11-06 2020-03-17 Applied Materials, Inc. Techniques for combining CMP process tracking data with 3D printed CMP consumables
US10391605B2 (en) 2016-01-19 2019-08-27 Applied Materials, Inc. Method and apparatus for forming porous advanced polishing pads using an additive manufacturing process
US10685862B2 (en) 2016-01-22 2020-06-16 Applied Materials, Inc. Controlling the RF amplitude of an edge ring of a capacitively coupled plasma process device
JP6888007B2 (ja) 2016-01-26 2021-06-16 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ウェハエッジリングの持ち上げに関する解決
WO2017131927A1 (en) 2016-01-26 2017-08-03 Applied Materials, Inc. Wafer edge ring lifting solution
US10727073B2 (en) 2016-02-04 2020-07-28 Lam Research Corporation Atomic layer etching 3D structures: Si and SiGe and Ge smoothness on horizontal and vertical surfaces
US10229837B2 (en) 2016-02-04 2019-03-12 Lam Research Corporation Control of directionality in atomic layer etching
US10204795B2 (en) 2016-02-04 2019-02-12 Applied Materials, Inc. Flow distribution plate for surface fluorine reduction
US9991128B2 (en) 2016-02-05 2018-06-05 Lam Research Corporation Atomic layer etching in continuous plasma
US10269566B2 (en) 2016-04-29 2019-04-23 Lam Research Corporation Etching substrates using ale and selective deposition
US9947517B1 (en) 2016-12-16 2018-04-17 Applied Materials, Inc. Adjustable extended electrode for edge uniformity control
US10566212B2 (en) 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
US10553404B2 (en) 2017-02-01 2020-02-04 Applied Materials, Inc. Adjustable extended electrode for edge uniformity control
US10832909B2 (en) * 2017-04-24 2020-11-10 Lam Research Corporation Atomic layer etch, reactive precursors and energetic sources for patterning applications
US10494715B2 (en) * 2017-04-28 2019-12-03 Lam Research Corporation Atomic layer clean for removal of photoresist patterning scum
US10796912B2 (en) 2017-05-16 2020-10-06 Lam Research Corporation Eliminating yield impact of stochastics in lithography
US10504742B2 (en) * 2017-05-31 2019-12-10 Asm Ip Holding B.V. Method of atomic layer etching using hydrogen plasma
US10763081B2 (en) 2017-07-10 2020-09-01 Applied Materials, Inc. Apparatus and methods for manipulating radio frequency power at an edge ring in plasma process device
US11471999B2 (en) 2017-07-26 2022-10-18 Applied Materials, Inc. Integrated abrasive polishing pads and manufacturing methods
US10904996B2 (en) 2017-09-20 2021-01-26 Applied Materials, Inc. Substrate support with electrically floating power supply
US10510575B2 (en) 2017-09-20 2019-12-17 Applied Materials, Inc. Substrate support with multiple embedded electrodes
US10811296B2 (en) 2017-09-20 2020-10-20 Applied Materials, Inc. Substrate support with dual embedded electrodes
US10763150B2 (en) 2017-09-20 2020-09-01 Applied Materials, Inc. System for coupling a voltage to spatially segmented portions of the wafer with variable voltage
US10714372B2 (en) 2017-09-20 2020-07-14 Applied Materials, Inc. System for coupling a voltage to portions of a substrate
US11075105B2 (en) 2017-09-21 2021-07-27 Applied Materials, Inc. In-situ apparatus for semiconductor process module
US10763083B2 (en) 2017-10-06 2020-09-01 Lam Research Corporation High energy atomic layer etching
KR102016927B1 (ko) * 2017-11-01 2019-10-21 한국기초과학지원연구원 원자층 연마 방법 및 이를 위한 연마 장치
US10157773B1 (en) * 2017-11-28 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having layer with re-entrant profile and method of forming the same
US11043400B2 (en) 2017-12-21 2021-06-22 Applied Materials, Inc. Movable and removable process kit
US10727075B2 (en) 2017-12-22 2020-07-28 Applied Materials, Inc. Uniform EUV photoresist patterning utilizing pulsed plasma process
KR20240029787A (ko) * 2018-03-30 2024-03-06 램 리써치 코포레이션 내화성 금속들 및 다른 고 표면 결합 에너지 재료들의 원자 층 에칭 및 평활화 (smoothing)
US10555412B2 (en) 2018-05-10 2020-02-04 Applied Materials, Inc. Method of controlling ion energy distribution using a pulse generator with a current-return output stage
US10790123B2 (en) 2018-05-28 2020-09-29 Applied Materials, Inc. Process kit with adjustable tuning ring for edge uniformity control
US10347500B1 (en) 2018-06-04 2019-07-09 Applied Materials, Inc. Device fabrication via pulsed plasma
US11935773B2 (en) 2018-06-14 2024-03-19 Applied Materials, Inc. Calibration jig and calibration method
CN112654655A (zh) 2018-09-04 2021-04-13 应用材料公司 先进抛光垫配方
WO2020102085A1 (en) 2018-11-14 2020-05-22 Lam Research Corporation Methods for making hard masks useful in next-generation lithography
US11476145B2 (en) 2018-11-20 2022-10-18 Applied Materials, Inc. Automatic ESC bias compensation when using pulsed DC bias
US11289310B2 (en) 2018-11-21 2022-03-29 Applied Materials, Inc. Circuits for edge ring control in shaped DC pulsed plasma process device
DE102018221188A1 (de) * 2018-12-07 2020-06-10 Carl Zeiss Smt Gmbh Verfahren zum in situ Schutz einer Aluminiumschicht und optische Anordnung für den VUV-Wellenlängenbereich
CN113169026B (zh) 2019-01-22 2024-04-26 应用材料公司 用于控制脉冲电压波形的反馈回路
US11508554B2 (en) 2019-01-24 2022-11-22 Applied Materials, Inc. High voltage filter assembly
US10784089B2 (en) 2019-02-01 2020-09-22 Applied Materials, Inc. Temperature and bias control of edge ring
WO2020190941A1 (en) 2019-03-18 2020-09-24 Lam Research Corporation Reducing roughness of extreme ultraviolet lithography resists
WO2020214327A1 (en) 2019-04-19 2020-10-22 Applied Materials, Inc. Ring removal from processing chamber
US12009236B2 (en) 2019-04-22 2024-06-11 Applied Materials, Inc. Sensors and system for in-situ edge ring erosion monitor
WO2020223152A1 (en) * 2019-04-29 2020-11-05 Lam Research Corporation Atomic layer etching for subtractive metal etch
CN113785381A (zh) 2019-04-30 2021-12-10 朗姆研究公司 用于极紫外光刻抗蚀剂改善的原子层蚀刻及选择性沉积处理
TW202424665A (zh) 2019-06-26 2024-06-16 美商蘭姆研究公司 利用鹵化物化學品的光阻顯影
TW202123315A (zh) * 2019-10-23 2021-06-16 日商東京威力科創股份有限公司 基板洗淨方法、及基板洗淨裝置
KR20210135004A (ko) 2020-01-15 2021-11-11 램 리써치 코포레이션 포토레지스트 부착 및 선량 감소를 위한 하부층
US11462388B2 (en) 2020-07-31 2022-10-04 Applied Materials, Inc. Plasma processing assembly using pulsed-voltage and radio-frequency power
KR20220022502A (ko) * 2020-08-18 2022-02-28 주식회사 원익아이피에스 원자층 식각 방법 및 장치
JP7526361B2 (ja) 2020-09-03 2024-07-31 アプライド マテリアルズ インコーポレイテッド 選択的異方性金属エッチング
CN114156235B (zh) * 2020-09-07 2024-10-29 长鑫存储技术有限公司 存储器的制造方法
US11798790B2 (en) 2020-11-16 2023-10-24 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11901157B2 (en) 2020-11-16 2024-02-13 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11776816B2 (en) 2020-12-02 2023-10-03 Synopsys, Inc. Fin patterning to reduce fin collapse and transistor leakage
WO2022177727A1 (en) * 2021-02-19 2022-08-25 Tokyo Electron Limited Methods for etching a substrate using a hybrid wet atomic layer etching process
US11495470B1 (en) 2021-04-16 2022-11-08 Applied Materials, Inc. Method of enhancing etching selectivity using a pulsed plasma
US11791138B2 (en) 2021-05-12 2023-10-17 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11948780B2 (en) 2021-05-12 2024-04-02 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11967483B2 (en) 2021-06-02 2024-04-23 Applied Materials, Inc. Plasma excitation with ion energy control
US11557487B2 (en) * 2021-06-04 2023-01-17 Tokyo Electron Limited Etching metal during processing of a semiconductor structure
US11984306B2 (en) 2021-06-09 2024-05-14 Applied Materials, Inc. Plasma chamber and chamber component cleaning methods
US11810760B2 (en) 2021-06-16 2023-11-07 Applied Materials, Inc. Apparatus and method of ion current compensation
US11569066B2 (en) 2021-06-23 2023-01-31 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
US11476090B1 (en) 2021-08-24 2022-10-18 Applied Materials, Inc. Voltage pulse time-domain multiplexing
US12106938B2 (en) 2021-09-14 2024-10-01 Applied Materials, Inc. Distortion current mitigation in a radio frequency plasma processing chamber
US11972924B2 (en) 2022-06-08 2024-04-30 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
US12111341B2 (en) 2022-10-05 2024-10-08 Applied Materials, Inc. In-situ electric field detection method and apparatus

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH061769B2 (ja) 1983-08-10 1994-01-05 株式会社日立製作所 アルミナ膜のパターニング方法
US6022806A (en) 1994-03-15 2000-02-08 Kabushiki Kaisha Toshiba Method of forming a film in recess by vapor phase growth
WO1999036956A1 (en) 1998-01-13 1999-07-22 Applied Materials, Inc. Etching methods for anisotropic platinum profile
US6177353B1 (en) 1998-09-15 2001-01-23 Infineon Technologies North America Corp. Metallization etching techniques for reducing post-etch corrosion of metal lines
US8696875B2 (en) 1999-10-08 2014-04-15 Applied Materials, Inc. Self-ionized and inductively-coupled plasma for sputtering and resputtering
EP1120820A3 (en) 2000-01-24 2008-01-09 Ebara Corporation Method and apparatus for forming interconnect
JP3662472B2 (ja) 2000-05-09 2005-06-22 エム・エフエスアイ株式会社 基板表面の処理方法
US20020058409A1 (en) 2000-11-16 2002-05-16 Ching-Te Lin Elimination of overhang in liner/barrier/seed layers using post-deposition sputter etch
US6448192B1 (en) 2001-04-16 2002-09-10 Motorola, Inc. Method for forming a high dielectric constant material
US8110489B2 (en) 2001-07-25 2012-02-07 Applied Materials, Inc. Process for forming cobalt-containing materials
US7049226B2 (en) * 2001-09-26 2006-05-23 Applied Materials, Inc. Integration of ALD tantalum nitride for copper metallization
US6884730B2 (en) 2002-07-02 2005-04-26 Headway Technologies, Inc. Method of etching a film of magnetic material and method of manufacturing a thin-film magnetic head
US6933239B2 (en) 2003-01-13 2005-08-23 Applied Materials, Inc. Method for removing conductive residue
JP2006522480A (ja) * 2003-03-31 2006-09-28 東京エレクトロン株式会社 多層フォトレジストのドライ現像のための方法及び装置
US7049266B2 (en) 2003-03-31 2006-05-23 Indian Institute Of Chemical Technology Layered double hydroxides supported nanopalladium catalysts for Heck-, Suzuki, Sonogashira-, and Stille type coupling reactions of haloarenes
US6841484B2 (en) 2003-04-17 2005-01-11 Chentsau Ying Method of fabricating a magneto-resistive random access memory (MRAM) device
US7371688B2 (en) * 2003-09-30 2008-05-13 Air Products And Chemicals, Inc. Removal of transition metal ternary and/or quaternary barrier materials from a substrate
US7341946B2 (en) 2003-11-10 2008-03-11 Novellus Systems, Inc. Methods for the electrochemical deposition of copper onto a barrier layer of a work piece
US7115522B2 (en) 2004-07-09 2006-10-03 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
US7196955B2 (en) 2005-01-12 2007-03-27 Hewlett-Packard Development Company, L.P. Hardmasks for providing thermally assisted switching of magnetic memory elements
JP4860219B2 (ja) 2005-02-14 2012-01-25 東京エレクトロン株式会社 基板の処理方法、電子デバイスの製造方法及びプログラム
US7214626B2 (en) 2005-08-24 2007-05-08 United Microelectronics Corp. Etching process for decreasing mask defect
US20070238301A1 (en) 2006-03-28 2007-10-11 Cabral Stephen H Batch processing system and method for performing chemical oxide removal
US7795148B2 (en) 2006-03-28 2010-09-14 Tokyo Electron Limited Method for removing damaged dielectric material
US7368393B2 (en) 2006-04-20 2008-05-06 International Business Machines Corporation Chemical oxide removal of plasma damaged SiCOH low k dielectrics
KR101330707B1 (ko) 2007-07-19 2013-11-19 삼성전자주식회사 반도체 장치의 형성 방법
US8481423B2 (en) 2007-09-19 2013-07-09 International Business Machines Corporation Methods to mitigate plasma damage in organosilicate dielectrics
US8247030B2 (en) 2008-03-07 2012-08-21 Tokyo Electron Limited Void-free copper filling of recessed features using a smooth non-agglomerated copper seed layer
US7948044B2 (en) 2008-04-09 2011-05-24 Magic Technologies, Inc. Low switching current MTJ element for ultra-high STT-RAM and a method for making the same
US8252194B2 (en) 2008-05-02 2012-08-28 Micron Technology, Inc. Methods of removing silicon oxide
US7943527B2 (en) * 2008-05-30 2011-05-17 The Board Of Trustees Of The University Of Illinois Surface preparation for thin film growth by enhanced nucleation
US9034768B2 (en) 2010-07-09 2015-05-19 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US8124531B2 (en) 2009-08-04 2012-02-28 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US20110139748A1 (en) 2009-12-15 2011-06-16 University Of Houston Atomic layer etching with pulsed plasmas
US8227344B2 (en) * 2010-02-26 2012-07-24 Tokyo Electron Limited Hybrid in-situ dry cleaning of oxidized surface layers
US8709551B2 (en) * 2010-03-25 2014-04-29 Novellus Systems, Inc. Smooth silicon-containing films
US8546263B2 (en) 2011-04-27 2013-10-01 Applied Materials, Inc. Method of patterning of magnetic tunnel junctions
US9666414B2 (en) 2011-10-27 2017-05-30 Applied Materials, Inc. Process chamber for etching low k and other dielectric films
US8883028B2 (en) 2011-12-28 2014-11-11 Lam Research Corporation Mixed mode pulsing etching in plasma processing systems
JP2014049466A (ja) 2012-08-29 2014-03-17 Tokyo Electron Ltd エッチング処理方法及び基板処理装置
US9177780B2 (en) * 2012-10-02 2015-11-03 Applied Materials, Inc. Directional SiO2 etch using plasma pre-treatment and high-temperature etchant deposition
JP6035117B2 (ja) 2012-11-09 2016-11-30 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP5918108B2 (ja) 2012-11-16 2016-05-18 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US9362163B2 (en) 2013-07-30 2016-06-07 Lam Research Corporation Methods and apparatuses for atomic layer cleaning of contacts and vias
US9257638B2 (en) 2014-03-27 2016-02-09 Lam Research Corporation Method to etch non-volatile metal materials
US9773683B2 (en) 2014-06-09 2017-09-26 American Air Liquide, Inc. Atomic layer or cyclic plasma etching chemistries and processes
FR3023971B1 (fr) 2014-07-18 2016-08-05 Commissariat Energie Atomique Procede de formation des espaceurs d'une grille d'un transistor
US9362131B2 (en) 2014-08-29 2016-06-07 Applied Materials, Inc. Fast atomic layer etch process using an electron beam
US9240315B1 (en) * 2014-10-10 2016-01-19 Applied Materials, Inc. CVD oxide surface pre-conditioning by inductively coupled O2 plasma
WO2016100873A1 (en) 2014-12-18 2016-06-23 The Regents Of The University Of Colorado, A Body Corporate Novel methods of atomic layer etching (ale) using sequential, self-limiting thermal reactions
US9576811B2 (en) * 2015-01-12 2017-02-21 Lam Research Corporation Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)
US9806252B2 (en) 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US9870899B2 (en) 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
US9892935B2 (en) * 2015-05-28 2018-02-13 International Business Machines Corporation Limiting electronic package warpage with semiconductor chip lid and lid-ring
US10056264B2 (en) * 2015-06-05 2018-08-21 Lam Research Corporation Atomic layer etching of GaN and other III-V materials
US9449843B1 (en) 2015-06-09 2016-09-20 Applied Materials, Inc. Selectively etching metals and metal nitrides conformally
US9922839B2 (en) 2015-06-23 2018-03-20 Lam Research Corporation Low roughness EUV lithography
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US10096487B2 (en) * 2015-08-19 2018-10-09 Lam Research Corporation Atomic layer etching of tungsten and other metals
US9984858B2 (en) 2015-09-04 2018-05-29 Lam Research Corporation ALE smoothness: in and outside semiconductor industry
CN108352316B (zh) 2015-11-10 2023-03-24 乔治洛德方法研究和开发液化空气有限公司 蚀刻反应物及使用其的无等离子体的氧化物蚀刻方法
WO2017099718A1 (en) 2015-12-08 2017-06-15 Intel Corporation Atomic layer etching of transition metals by halogen surface oxidation
US9735024B2 (en) 2015-12-28 2017-08-15 Asm Ip Holding B.V. Method of atomic layer etching using functional group-containing fluorocarbon
US10727073B2 (en) 2016-02-04 2020-07-28 Lam Research Corporation Atomic layer etching 3D structures: Si and SiGe and Ge smoothness on horizontal and vertical surfaces
US9991128B2 (en) 2016-02-05 2018-06-05 Lam Research Corporation Atomic layer etching in continuous plasma
US20170243755A1 (en) 2016-02-23 2017-08-24 Tokyo Electron Limited Method and system for atomic layer etching
US10256108B2 (en) 2016-03-01 2019-04-09 Lam Research Corporation Atomic layer etching of AL2O3 using a combination of plasma and vapor treatments
US10269566B2 (en) 2016-04-29 2019-04-23 Lam Research Corporation Etching substrates using ale and selective deposition
US9837312B1 (en) 2016-07-22 2017-12-05 Lam Research Corporation Atomic layer etching for enhanced bottom-up feature fill

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190076868A (ko) * 2017-12-21 2019-07-02 도쿄엘렉트론가부시키가이샤 제거 방법 및 처리 방법

Also Published As

Publication number Publication date
TWI695412B (zh) 2020-06-01
US20180233325A1 (en) 2018-08-16
US9984858B2 (en) 2018-05-29
US10304659B2 (en) 2019-05-28
US20170069462A1 (en) 2017-03-09
TW201719712A (zh) 2017-06-01

Similar Documents

Publication Publication Date Title
US10304659B2 (en) Ale smoothness: in and outside semiconductor industry
US10515816B2 (en) Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)
TWI832325B (zh) 設計者原子層蝕刻
US20230093011A1 (en) Atomic layer etching of molybdenum
US9870899B2 (en) Cobalt etch back
US9620376B2 (en) Self limiting lateral atomic layer etch
US11742212B2 (en) Directional deposition in etch chamber
KR20200067213A (ko) Ale 및 선택적 증착을 사용한 금속 옥사이드 기판들 에칭
US20220392747A1 (en) Atomic layer etching and smoothing of refractory metals and other high surface binding energy materials
JP2017022368A (ja) ＧａＮ及びその他のＩＩＩ−Ｖ材料の原子層エッチング

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal