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KR20170018309A - 반도체 기판의 결함영역의 평가방법 - Google Patents

반도체 기판의 결함영역의 평가방법 Download PDF

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KR20170018309A
KR20170018309A KR1020167033541A KR20167033541A KR20170018309A KR 20170018309 A KR20170018309 A KR 20170018309A KR 1020167033541 A KR1020167033541 A KR 1020167033541A KR 20167033541 A KR20167033541 A KR 20167033541A KR 20170018309 A KR20170018309 A KR 20170018309A
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defective
area
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타카시 아라타니
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신에쯔 한도타이 가부시키가이샤
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Publication date
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Abstract

본 발명은, 반도체 기판의 결함영역을 반도체 기판에 형성된 MOS 구조의 C-V 특성으로부터 평가하는 반도체 기판의 결함영역의 평가방법으로서, 미리, 결함영역의 타입을 알고 있는 반도체 기판을 이용하여, 평가대상 반도체 기판의 결함영역을 평가할 때와 같은 열처리 조건, 및, C-V 특성 평가 조건으로, 결함영역과 플랫밴드 전압 또는 고정전하밀도의 관계를 구해 두고, 평가대상 반도체 기판의 결함영역의 평가에서는, 반도체 기판에 형성된 MOS 구조의 C-V 특성으로부터 구해진 플랫밴드 전압 또는 고정전하밀도로부터, 미리 구해져 있는 결함영역과 플랫밴드 전압 또는 고정전하밀도의 관계에 근거하여, 평가대상 반도체 기판의 결함영역을 판정하는 것을 특징으로 하는 반도체 기판의 결함영역의 평가방법이다. 이것에 의해, 저산소 농도라고 해도 간편한 방법으로 반도체 기판의 결함영역을 판정할 수 있는 반도체 기판의 결함영역의 평가방법이 제공된다.

Description

반도체 기판의 결함영역의 평가방법{METHOD FOR EVALUATING DEFECTIVE REGION OF SEMICONDUCTOR SUBSTRATE}
본 발명은, 반도체 기판의 결함영역의 평가방법에 관한 것이다.
집적회로의 기판으로서 일반적으로 반도체 실리콘 웨이퍼(이하 웨이퍼라 칭함)가 이용된다. 특히 집적회로의 소자를 형성하는 영역은 결함이 없는 영역인 것이 바람직하다.
웨이퍼에 포함되는 결함으로서, 예를 들면 CZ법 등에 의해 반도체 단결정을 제조할 때에 내부에 편입되는 Grown-in 결함이 있다. 이 결함으로는, 규칙적인 결정 격자 위치에 원자가 없는 것(공공(空孔))이나 격자 위치의 사이에 원자가 있는 것(격자간 실리콘)이 있다.
공공이 많이 포함되어 있는 영역을 V영역, 격자간 실리콘이 많이 포함되어 있는 영역을 I영역이라 칭하고, V영역과 I영역 사이에 공공 및 격자간 실리콘이 없는(혹은, 적은) N영역이 있다. 공공이나 격자간 실리콘의 농도는, CZ법에 있어서의 결정의 인상속도(성장속도)와 결정 중의 고액(固液) 계면 근방의 온도 구배의 관계로부터 정해진다고 알려져 있다. 또한, N영역 중에는, 산화 유기(誘起) 적층 결함(OSF)이라 불리우는 결함이 발생하는 영역도 있다. 집적회로의 소자를 만드는 것은 OSF가 발생하지 않는 N영역이 바람직하다고 여겨지고 있다.
반도체 단결정을 제조할 때에는, 이들 결정 결함영역을 제어하는 것이 중요해지고 있고, 그 때문에라도 Grown-in 결함을 검출·평가하는 기술이 필요해지고 있다.
Grown-in 결함을 검출·평가하는 방법은 많이 보고되어 있다.
예를 들면, 특허문헌 1이나 특허문헌 2에 나타나 있는 방법과 같이, 웨이퍼편에 열처리를 행하고, 웨이퍼 내부의 산소 석출물 밀도를 측정하여, 그 값으로부터 결정 결함영역을 판별하는 방법이 있다.
또한, 특허문헌 3에서 나타나 있는 방법과 같이, 웨이퍼 표면을 Fe로 오염시켜, 실리콘 단결정의 무결함영역을 육안으로 판정하는 방법도 있다.
일본 특개2001-139396호 공보 일본 특개2002-201093호 공보 일본 특개2006-278892호 공보
그러나, 특허문헌 1-3의 방법은, 복수회 열처리를 실시할 필요가 있거나, 표면을 강제 오염시키는 등 복잡한 처리가 필요해진다는 문제가 있었다.
또한, 종래의 평가방법은, 산소 석출의 유무나, 오염 후 게터링(ゲッタリング) 능력을 평가함으로써, Ni영역(N영역이지만, 격자간 결함이 우세한 영역)이나 Nv영역(N영역이지만, 공공 결함이 우세한 영역)을 판정하고 있는데, 웨이퍼 중의 산소 농도가 낮아지면 산소가 석출되기 어려워지므로, 결함영역의 판정이 곤란해진다는 문제가 있었다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로서, 저산소 농도라고 해도 간편한 방법으로 반도체 기판의 결함영역을 판정할 수 있는 반도체 기판의 결함영역의 평가방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은, 반도체 기판의 결함영역을 반도체 기판에 형성된 MOS 구조의 C-V 특성으로부터 평가하는 반도체 기판의 결함영역의 평가방법으로서, 미리, 결함영역의 타입을 알고 있는 반도체 기판을 이용하여, 평가대상 반도체 기판의 결함영역을 평가할 때와 같은 열처리 조건, 및, C-V 특성 평가 조건으로, 결함영역과 플랫밴드(フラットバンド) 전압 또는 고정전하밀도의 관계를 구해 두고, 평가대상 반도체 기판의 결함영역의 평가에서는, 반도체 기판에 형성된 MOS 구조의 C-V 특성으로부터 구해진 플랫밴드 전압 또는 고정전하밀도로부터, 미리 구해져 있는 결함영역과 플랫밴드 전압 또는 고정전하밀도의 관계에 근거하여, 평가대상 반도체 기판의 결함영역을 판정하는 것을 특징으로 하는 반도체 기판의 결함영역의 평가방법을 제공한다.
이와 같이 반도체 기판에 형성된 MOS 구조의 C-V 특성으로부터 구해지는 플랫밴드 전압 또는 고정전하밀도로부터, 반도체 기판의 결함영역을 판정함으로써, 반도체 기판이 저산소 농도라고 해도 간편한 방법으로 반도체 기판의 결함영역을 고정밀도로 판정할 수 있다.
이 때, 평가대상 반도체 기판의 결함영역의 상기 판정은, 결함영역이, 공공 결함이 우세한 것인 V영역, N영역이지만 공공 결함이 우세한 것인 Nv영역, N영역이지만 격자간 결함이 우세한 것인 Ni영역, 격자간 결함이 우세한 것인 I영역 중 어느 것인가를 판정하는 것으로 할 수 있다.
평가대상 반도체 기판의 결함영역의 판정으로서, 이와 같은 판정을 적합하게 행할 수 있다.
이상과 같이, 본 발명에 의하면, 반도체 기판이 저산소 농도라고 해도 간편한 방법으로 반도체 기판의 결함영역을 고정밀도로 판정할 수 있다.
도 1은 본 발명의 반도체 기판의 결함영역의 평가방법을 나타내는 흐름도이다.
도 2는 각종의 결함영역을 가지는 반도체 기판에 형성된 MOS 커패시터의 C-V 특성을 나타내는 도면이다.
도 3은 도 2의 C-V 특성의 상승(立ち上がり) 부분을 확대한 도면이다.
도 4는 각종의 결함영역을 가지는 반도체 기판의 플랫밴드 전압(Vfb)을 나타내는 도면이다.
도 5는 각종의 결함영역을 가지는 반도체 기판의 고정전하밀도(Qd)를 나타내는 도면이다.
도 6은 고정전하밀도와 결함영역의 관계를 나타내는 도면이다.
이하, 본 발명에 대하여, 실시태양의 일례로서, 도면을 참조하면서 상세하게 설명하는데, 본 발명은 이에 한정되는 것은 아니다.
상술한 바와 같이, 반도체 단결정을 제조할 때에는, 결정 결함영역을 제어하는 것이 중요해지고 있고, 그 때문에라도 Grown-in 결함을 검출·평가하는 기술이 필요해지고 있다. Grown-in 결함을 검출·평가하는 방법은 많이 보고되어 있고, 특허문헌 1-3에 나타나 있는 방법도 있는데, 이들 방법은, 복수회 열처리를 실시할 필요가 있거나, 표면을 강제 오염시키는 등 복잡한 처리가 필요해진다는 문제가 있었다.
또한, 종래의 평가방법은, 산소 석출의 유무나, 오염 후 게터링 능력을 평가함으로써, Ni영역이나 Nv영역을 판정하고 있는데, 웨이퍼 중의 산소 농도가 낮아지면 산소가 석출되기 어려워지므로, 결함영역의 판정이 곤란해진다는 문제가 있었다.
그리하여, 본 발명자는, 저산소 농도라고 해도 간편한 방법으로 반도체 기판의 결함영역을 판정할 수 있는 반도체 기판의 결함영역의 평가방법에 대하여 예의 검토를 거듭하였다.
본 발명자는, 우선, MOS(Metal-Oxide-Silicon) 커패시터의 C-V 특성 중의 플랫밴드 전압(Vfb)의 변화량은, 반도체 기판의 불순물 농도가 같은 경우, 산화막 중의 고정전하밀도에 의해 정해지는 것과, 산화막 중의 고정 전하는 산화막 중의 격자간 실리콘에 유래한다는 점에 착안하였다.
여기서, 플랫밴드 전압(Vfb)에 대해 설명한다.
우선, 이상(理想) 상태에서는 MOS 구조의 에너지 밴드 도(圖)는 외부로부터의 인가전압이 없을 경우, 밴드에 구부러짐(曲がり)은 없고 평평(플랫)하며, 외부로부터 전압이 인가되어 밴드가 구부러진다.
여기서, 이상 상태란, 전극의 일 함수와 반도체 기판의 페르미(フェルミ) 준위에 차이가 없고, 산화막 중에 고정 전하가 존재하고 있지 않은 상태이다.
그러나, 이상적인 상태와 달리, 일반적인 MOS 커패시터에서는, 금속전극의 일 함수와 반도체 기판의 페르미 준위에 차이가 있고, 또한, 산화막 중에 고정 전하가 존재하기 때문에, 외부로부터 전압이 인가되어 있지 않은 상태에서도 에너지 밴드는 구부러져 있다.
플랫밴드 전압(Vfb)이란, 상술한 에너지 밴드의 구부러짐을 없애고, 플랫으로 하기 위해 필요한 외부로부터의 인가전압을 말한다.
플랫밴드 전압(Vfb)은, 금속전극의 일 함수를 Wm, 반도체 기판의 페르미 준위를 Ef, 산화막의 두께를 dox, 산화막 중의 고정 전하량을 Qs로 했을 때 (1)식으로 부여된다.
Figure pct00001
금속전극의 일 함수 Wm은 그 금속전극의 재질에 의해 정해진 값이 되고, 반도체 기판의 페르미 준위 Ef는 (2)식으로 표시된다.
Figure pct00002
여기서, Ef는 페르미 준위, Ei는 진성(眞性) 페르미 준위, k는 볼츠만(ボルツマン) 계수, T는 온도, q는 전기 소량(素量), Nsub는 반도체 기판의 불순물 농도, ni는 진성 캐리어 농도이다.
(2)식으로부터, 온도가 일정한 조건하에서는, 페르미 준위 Ef는 반도체 기판의 불순물 농도 Nsub에 의해 그 값이 정해지는 것을 알 수 있다.
플랫밴드 상태의 MOS 커패시터의 용량 C는, 산화막 용량 Cox와 공핍층(空乏層) 용량 Cd의 직렬 접합이 되고, (3)식으로 표시된다.
Figure pct00003
또한, 산화막 용량 Cox, 공핍층 용량 Cd, 플랫밴드시의 공핍층 폭 Ld는 각각, (4)식, (5)식, (6)식으로 표시된다.
Figure pct00004
여기서, S는 커패시터의 면적, εO, ε은 각각 산화막의 유전율, 반도체 기판의 유전율이다.
플랫밴드 전압 Vfb나 반도체 기판의 불순물 농도 Nsub는 C-V 특성의 결과로부터 산출할 수 있으므로, C-V 특성을 구할 수 있다면, (1)식, (2)식으로부터 고정 전하량 Qs를 산출할 수 있고, 또한 (7)식으로 표시되는 고정전하밀도 Qd를 산출할 수 있는 것을 알 수 있다.
Figure pct00005
이어서, 고정 전하와 기판 중의 결정 결함의 관계성에 대하여 설명한다.
산화막 중의 고정 전하는 일반적으로 정(正)의 전하이며, 이하에 나타내는 화학식(8)과 같이, 실리콘 단결정을 열산화하여 산화막을 형성할 때에 발생하는 격자간 실리콘의 일부가 산화막 중에 남겨진 것으로 생각되고 있다.
Figure pct00006
산화막의 형성방법으로서 가장 일반적인 것은, 산소 분위기 혹은 수증기 분위기하에서의 고온의 열처리가 있다. 이 방법에서는, 기판 중의 실리콘을 소비하여 산화막을 형성한다.
여기서, 본 발명자는 산화막 중의 고정 전하는 격자간 실리콘에 유래하는 것이며, 또한 열산화 등 기판의 실리콘을 소비하여 산화막을 형성할 경우에, 산화막 중의 고정 전하는, 기판 중에 포함되는 격자간 실리콘이나 공공의 양과의 사이에 상관 관계가 있다고 생각하였다.
또한, 본 발명자는 상술한 바와 같이 고정전하밀도는 C-V 특성의 플랫밴드 전압을 이용함으로써 산출할 수 있기 때문에, C-V 특성의 플랫밴드 전압의 값 또는 고정전하밀도의 값으로부터 실리콘 단결정 중의 격자간 실리콘이나 공공의 양을 추정할 수 있다고 생각하고, 반도체 기판에 형성된 MOS 구조의 C-V 특성으로부터 구해지는 플랫밴드 전압 또는 고정전하밀도로부터, 반도체 기판의 결함영역을 판정함으로써, 반도체 기판이 저산소 농도라고 해도 간편한 방법으로 반도체 기판의 결함영역을 고정밀도로 판정할 수 있다는 것을 발견하여, 본 발명을 이루기에 이르렀다.
이하, 도 1을 참조하면서, 본 발명의 반도체 기판의 결함영역의 평가방법의 실시태양의 일례를 설명한다.
우선, 결함영역의 타입을 알고 있는 반도체 기판을 이용하여, 평가대상 반도체 기판의 결함영역을 평가할 때와 같은 열처리 조건, 및, C-V 특성 평가 조건으로, 반도체 기판에 형성된 MOS 구조의 C-V 특성을 측정한다(도 1의 스텝 S11 참조).
한편, 스텝 S11에서 C-V 특성을 측정하는 반도체 기판의 결함영역의 타입은, 예를 들면, 반도체 기판이 잘려 나오는 단결정 실리콘 잉곳의 결함영역의 타입을 특허문헌 1에 나타나 있는 평가방법을 이용하여 산소 석출물의 밀도를 산출하고, 산소 석출물의 밀도에 근거하여 미리 판정해 둘 수 있다.
또한, MOS 구조는, 예를 들면, 반도체 기판상에 열산화막을 형성하고, 열산화막상에 소정의 면적의 금속전극을 형성함으로써 제작할 수 있고, C-V 특성의 측정에 있어서 수은 프로버(プロ-バ)를 이용할 경우에는, 금속전극의 형성을 생략할 수 있다.
다음으로, 스텝 S11에서 측정된 C-V 특성으로부터 플랫밴드 전압 또는 고정전하밀도를 구한다(도 1의 스텝 S12 참조).
구체적으로는, 플랫밴드 전압 Vfb나 반도체 기판의 불순물 농도 Nsub는 C-V 특성의 결과로부터 산출할 수 있으므로, C-V 특성을 구할 수 있으면, 플랫밴드 전압 Vfb를 산출할 수 있고, 플랫밴드 전압 Vfb를 알면, (1)식, (2)식으로부터 고정 전하량 Qs를 산출할 수 있으며, 또한 (7)식으로 표시되는 고정전하밀도 Qd도 산출할 수 있다.
다음으로, 결함영역과 플랫밴드 전압 또는 고정전하밀도의 관계를 구한다(도 1의 스텝 S13 참조).
구체적으로는, 스텝 S12에서 구한 플랫밴드 전압 Vfb 또는 고정전하밀도 Qd에 근거하여, 결함영역의 타입과, 플랫밴드 전압 Vfb 또는 고정전하밀도 Qd의 값의 범위를 관련 짓는다.
여기서, 결함영역의 타입으로는, 예를 들면, 공공 결함이 우세한 것인 V영역, N영역이지만 공공 결함이 우세한 것인 Nv영역, N영역이지만 격자간 결함이 우세한 것인 Ni영역, 격자간 결함이 우세한 것인 I영역을 들 수 있다.
다음으로, 평가대상 반도체 기판에 형성된 MOS 구조의 C-V 특성을 측정한다(도 1의 스텝 S14 참조).
평가대상 반도체 기판의 MOS 구조에 대해서도, 예를 들면, 반도체 기판상에 열산화막을 형성하여, 열산화막상에 소정의 면적의 금속전극을 형성함으로써 제작할 수 있고, C-V 특성의 측정에 있어서 수은 프로버를 이용할 경우에는, 금속전극의 형성을 생략할 수 있다.
다음으로, 스텝 S14에서 측정된 C-V 특성으로부터 플랫밴드 전압 또는 고정전하밀도를 구한다(도 1의 스텝 S15 참조).
구체적으로는, 스텝 S12와 동일하게 하여, C-V 특성으로부터 플랫밴드 전압 Vfb 또는 고정전하밀도 Qd를 산출한다.
다음으로, 스텝 S15에서 구한 플랫밴드 전압 또는 고정전하밀도로부터, 스텝 S13에서 미리 구해져 있는 결함영역과 플랫밴드 전압 또는 고정전하밀도의 관계에 근거하여, 평가대상 반도체 기판의 결함영역을 판정한다(도 1의 스텝 S16 참조).
한편, 평가대상 반도체 기판의 결함영역의 판정은, 결함영역이, 공공 결함이 우세한 것인 V영역, N영역이지만 공공 결함이 우세한 것인 Nv영역, N영역이지만 격자간 결함이 우세한 것인 Ni영역, 격자간 결함이 우세한 것인 I영역 중 어느 것인지를 판정하는 것으로 할 수 있다.
평가대상 반도체 기판의 결함영역의 판정으로서, 이와 같은 판정을 적합하게 행할 수 있다.
도 1을 참조하여 상기에서 설명한 본 발명의 반도체 기판의 결함영역의 평가방법에 의하면, 반도체 기판이 저산소 농도라고 해도 간편한 방법으로 반도체 기판의 결함영역을 고정밀도로 판정할 수 있다.
[실시예]
이하, 실시예를 나타내어 본 발명을 보다 구체적으로 설명하는데, 본 발명은 이에 한정되는 것은 아니다.
(실시예)
우선, 직경 300㎜이고, 축 방위가 <100>이며, 저항율이 10~30Ω·㎝이고, 산소 농도가 15ppma(JEIDA)인 p형의 실리콘 단결정 잉곳을 CZ법을 이용하여 제작하였다.
CZ법에 의한 제작시에는, 인상 속도를 변화시켜, 결정 내의 결함의 농도를 변화시킴으로써, 공공 결함이 우세한 것(V영역), N영역이지만 공공 결함이 우세한 것(Nv영역), N영역이지만 격자간 결함이 우세한 것(Ni영역), 격자간 결함이 우세한 것(I영역)을 각각 제작하고, 그 단결정 잉곳을 이용하여, 슬라이스 공정, 연마 공정에 의해 폴리시드(ポリッシュド) 웨이퍼(반도체 기판)를 제작하였다.
각각의 웨이퍼의 결함영역의 판정에 대해서는, 특허문헌 1에 나타나 있는 평가방법을 이용하여 산소 석출물의 밀도를 산출하고, 산소 석출물의 밀도에 근거하여 판정을 행하였다.
다음으로, 그 웨이퍼들을 RCA 세정으로 세정을 행하여, 종형(縱型)의 열처리로에서 900℃, 산소 분위기에서 열처리를 행하고, 웨이퍼의 표리면에 25㎚의 열산화막을 형성하였다. 그 후, 그 웨이퍼들의 이면의 산화막을 HF의 증기를 이용하여 제거하였다.
다음으로, 그 웨이퍼들을 Four DIMENSIONS사 제의 수은 프로버 CVmap92를 이용하여, 고주파 C-V 특성을 측정하였다. 측정 개소는 각각의 웨이퍼의 중심부이며, 측정 조건은 측정 주파수를 1MHz로 하고 전압을 4V에서 -4V까지 변화시켰다.
결함영역이 각각 V영역, Nv영역, Ni영역, I영역인 웨이퍼의 C-V 특성 커브를 도 2에 나타낸다. 횡축은 바이어스 전압 Vg, 종축은 커패시터 면적으로 규격화한 용량 C/S를 각각 나타내고 있다. 어느 결함영역에서의 C-V 특성 커브의 형상은 거의 같지만, 상승의 위치가 어긋나 있는 것을 알 수 있다.
도 3에 도 2에서 나타낸 C-V 특성 커브의 상승 부분을 확대한 것을 나타낸다. 도 3에 있어서는, 상이한 결함영역에서 보다 명확하게 상승의 위치가 어긋나 있고, 격자간 실리콘이 많으며, 또한, 공공이 적은 결함영역일수록 C-V 특성 커브가 마이너스측으로 시프트되어 있는 것을 알 수 있다.
또한 도 2, 3에 나타낸 C-V 특성 커브로부터, 각 결정의 플랫밴드 전압 Vfb 및 고정전하밀도 Qd를 각각 상술한 방법으로 산출하였다. 그 결과를 도 4와 도 5에 나타낸다.
여기서, 더 샘플 수를 늘려, 얻어진 결과에 근거하여, 고정전하밀도 Qd와 결함영역의 타입의 관계를 도 6과 같이 정의하였다.
한편, 플랫밴드 전압 Vfb와 결함영역의 타입의 관계에 대해서도, 도 6과 동일하게 정의할 수 있다.
이어서, 평가대상 웨이퍼(평가대상 반도체 기판) 1~5에 대하여, 상기에 나타낸 방법으로 MOS 구조를 제작하고, 상기에 나타낸 방법으로 C-V 특성 커브를 취득하여, 플랫밴드 전압 Vfb로부터 고정전하밀도 Qd를 산출하고, 도 6에 나타나 있는 고정전하밀도 Qd와 결함영역의 타입의 관계에 근거하여, 결함영역의 타입을 결정하였다. 결과를 표 1에 나타낸다.
한편, 플랫밴드 전압 Vfb와 결함영역의 타입의 관계가 정의되어 있으면, 플랫밴드 전압 Vfb로부터 결함영역의 타입을 동일하게 결정할 수 있다.
또한, 평가대상 웨이퍼 1~5와 각각 동일한 결정의 웨이퍼에 대하여, 특허문헌 1에 나타나 있는 평가방법을 이용하여 산소 석출물의 밀도를 산출하고, 산출된 산소 석출물의 밀도에 근거하여 결함영역의 타입을 결정하였다. 결과를 표 1에 나타낸다.
[표 1]
Figure pct00007
표 1로부터 알 수 있듯이, 본 발명에 의한 판정 결과는, 특허문헌 1에 나타나 있는 평가방법을 이용하여 산소 석출물의 밀도로부터 판정한 결과와 일치하고 있다.
따라서, 본 발명의 고정전하밀도를 이용하는 평가방법에 의해, 결함영역의 판정을 고정밀도로 행하는 것이 가능해지는 것을 알 수 있다.
또한, 이 방법은, 산화막 중의 고정전하밀도를 산출하고, 산출된 고정전하밀도에 근거하여 판정을 행하고 있기 때문에, 평가대상 반도체 기판의 산소 농도에 관계없이 결함영역의 판정을 행하는 것이 가능하다.
한편, 본 발명은, 상기 실시형태에 한정되는 것은 아니다. 상기 실시형태는, 예시이며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지고, 동일한 작용 효과를 나타내는 것은, 어떠한 것이라고 해도 본 발명의 기술적 범위에 포함된다.

Claims (2)

  1. 반도체 기판의 결함영역을 반도체 기판에 형성된 MOS 구조의 C-V 특성으로부터 평가하는 반도체 기판의 결함영역의 평가방법으로서,
    미리, 결함영역의 타입을 알고 있는 반도체 기판을 이용하여, 평가대상 반도체 기판의 결함영역을 평가할 때와 같은 열처리 조건, 및, C-V 특성 평가 조건으로, 결함영역과 플랫밴드(flat band) 전압 또는 고정전하밀도의 관계를 구해 두고,
    평가대상 반도체 기판의 결함영역의 평가에서는, 반도체 기판에 형성된 MOS 구조의 C-V 특성으로부터 구해진 플랫밴드 전압 또는 고정전하밀도로부터, 미리 구해져 있는 결함영역과 플랫밴드 전압 또는 고정전하밀도의 관계에 근거하여, 평가대상 반도체 기판의 결함영역을 판정하는 것을 특징으로 하는 반도체 기판의 결함영역의 평가방법.
  2. 제1항에 있어서,
    평가대상 반도체 기판의 결함영역의 상기 판정은, 결함영역이, 공공(空孔) 결함이 우세한 것인 V영역, N영역이지만 공공 결함이 우세한 것인 Nv영역, N영역이지만 격자간 결함이 우세한 것인 Ni영역, 격자간 결함이 우세한 것인 I영역 중 어느 것인지를 판정하는 것임을 특징으로 하는 반도체 기판의 결함영역의 평가방법.
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