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KR20150146073A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20150146073A
KR20150146073A KR1020140075937A KR20140075937A KR20150146073A KR 20150146073 A KR20150146073 A KR 20150146073A KR 1020140075937 A KR1020140075937 A KR 1020140075937A KR 20140075937 A KR20140075937 A KR 20140075937A KR 20150146073 A KR20150146073 A KR 20150146073A
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KR
South Korea
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semiconductor patterns
semiconductor
pattern
patterns
slit
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KR1020140075937A
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English (en)
Inventor
정우영
Original Assignee
에스케이하이닉스 주식회사
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Publication date
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Abstract

반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하고, 제1 방향으로 배열된 제1 반도체 패턴들; 상기 제1 반도체 패턴들과 상기 제1 방향과 교차된 제2 방향으로 이웃하고, 상기 제1 방향으로 배열된 제2 반도체 패턴들; 및 상기 제1 및 제2 반도체 패턴들 중 상기 제2 방향으로 이웃한 적어도 하나의 상기 제1 반도체 패턴 및 적어도 하나의 상기 제2 반도체 패턴과 접하고, 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이의 영역을 채우는 블로킹 패턴을 포함한다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 또한, 3차원 비휘발성 메모리 소자의 제조 공정시, 복수의 산화막들과 복수의 질화막들을 교대로 적층한 후, 복수의 질화막들을 복수의 도전막들로 대체함으로써 적층된 게이트 전극들을 형성한다.
그러나, 복수의 질화막들을 복수의 도전막들로 대체하는 공정의 난이도가 높다. 또한, 질화막들을 도전막들로 대체하는 과정에서 주변막들이 손상되고, 메모리 소자의 특성이 저하될 수 있다.
본 발명의 일 실시예는 제조 공정이 개선되고 특성이 향상된 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하고, 제1 방향으로 배열된 제1 반도체 패턴들; 상기 제1 반도체 패턴들과 상기 제1 방향과 교차된 제2 방향으로 이웃하고, 상기 제1 방향으로 배열된 제2 반도체 패턴들; 상기 제1 반도체 패턴들과 상기 제2 반도체 패턴들 사이에 위치되고 상기 제1 방향으로 확장된 에어 갭들; 및 상기 적층물을 관통하고, 상기 에어 갭들의 일부 영역을 채우는 적어도 하나의 블로킹 패턴을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 희생막들 및 절연막들이 교대로 적층된 적층물을 형성하는 단계; 상기 적층물을 관통하고, 제1 방향 및 제2 방향으로 배열된 반도체 패턴들을 형성하는 단계; 상기 적층물을 관통하고, 상기 제2 방향으로 이웃한 상기 반도체 패턴들의 사이에 위치되고, 상기 반도체 패턴들 중 적어도 하나의 반도체 패턴과 접하는 블로킹 패턴을 형성하는 단계; 상기 제1 및 제2 물질막들을 관통하는 슬릿을 형성하는 단계; 상기 슬릿을 통해 상기 제1 물질막들을 제거하여 개구부들을 형성하는 단계; 및 상기 개구부들 내에, 상기 제2 방향으로 이웃한 상기 반도체 패턴들의 사이에 정의된 에어 갭을 포함하는 도전막들을 형성하는 단계를 포함한다.
3차원 구조를 갖는 반도체 장치를 제조함에 있어서, 희생막들을 도전막들로 대체하는 공정의 난이도를 낮출 수 있다. 또한, 희생막들을 도전막들로 대체하는 과정에서 주변막들이 손상되는 것을 방지하고, 메모리 소자의 특성이 저하되는 것을 방지할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 레이아웃이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 레이아웃으로, 도 1a는 도전막의 레이아웃을 나타내고, 도 1b는 절연막의 레이아웃을 나타낸다. 이다.
본 발명의 일 실시예에 따른 반도체 장치는 도전막들(C) 및 절연막들(I)이 교대로 적층된 적층물을 포함한다. 적층물의 하부에는 기판, 소스막, 파이프 게이트 등의 하부 구조물이 위치될 수 있다. 또한, 적층물에는 셀 영역(CELL) 및 콘택 영역(CONTACT)이 정의될 수 있다. 여기서, 콘택 영역(CONTACT)은 적층된 도전막들(C)에 콘택 플러그를 각각 연결시키기 위한 영역이다. 예를 들어, 적층물의 콘택 영역(CONTACT)은 계단 형태를 가질 수 있다.
또한, 반도체 장치는 적층물을 관통하는 반도체 패턴들(SP1, SP2), 블로킹 패턴(13), 제1 슬릿 절연막(11) 및 제2 슬릿 절연막(12)을 포함하고, 반도체 패턴들(SP1, SP2) 사이에 위치되고 일 방향으로 확장된 에어 갭을 포함한다. 이러한 구조에 따르면, 기판 상에 수직, U형태 등으로 배열된 메모리 스트링들이 형성된다.
여기서, 제1 및 제2 슬릿 절연막들(11, 12)은 제1 방향(I-I')으로 확장되고, 반도체 패턴들(SP1, SP2)의 사이에 위치될 수 있다. 또한, 제1 및 제2 슬릿 절연막들(11, 12)은 셀 영역(CELL)에 위치되거나, 셀 영역(CELL)으로부터 콘택 영역(CONTACT)까지 확장될 수 있고, 돌출부를 포함할 수 있다.
제1 슬릿 절연막(11)은 도전막들(C)을 메모리 블록 단위로 분리하도록, 이웃한 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)의 경계에 위치된 제1 슬릿(SL1) 내에 형성된 것일 수 있다. 한편, 본 발명의 일 실시예에 따르면, 제2 슬릿(SL2)을 통해 절연막들(I)과 교대로 적층된 희생막들을 제거하고, 희생막들이 제거된 영역에 도전막들(C)을 형성한다. 따라서, 제1 슬릿 절연막(11)은 희생막들을 제거한 후에 잔류된 절연막들(I)을 지지하기 위한 지지체로 사용하기 위해 셀 영역(CELL) 또는 콘택 영역(CONTACT) 내에 위치될 수 있다. 또한, 제2 슬릿 절연막들(12)은 제2 슬릿(SL2) 내에 형성된 것일 수 있다. 제1 및 제2 슬릿 절연막들(11, 12)은 적층된 도전막들(C)을 모두 관통하는 깊이로 형성될 수 있다.
반도체 패턴들(SP1, SP2)은 셀 영역(CELL) 내에 위치되며, 메모리 스트링들의 채널막일 수 있다. 또한, 반도체 패턴들(SP1, SP2) 중 콘택 영역(CONTACT)과 인접하여 위치된 일부는 더미 채널막일 수 있다. 따라서, 반도체 패턴들(SP1, SP2) 중 일부는 더미 채널막으로 사용되는 제1 및 제2 더미 반도체 패턴들(SP1_D, SP2_D)일 수 있다.
또한, 반도체 패턴들(SP1, SP2)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열된다. 그 중에서 제1 슬릿 절연막(11)의 좌측에 위치된 제1 반도체 패턴들(SP1)은 제1 방향(I-I')으로 중심이 일치되어 배열될 수 있다. 제1 슬릿 절연막(11)의 우측에 위치된 제2 반도체 패턴(SP2)들은 제1 방향(I-I')으로 배열된 중심이 일치되어 배열될 수 있다. 또한, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2)은 중심이 오프셋되도록 위치될 수 있다.
여기서, 제1 방향(I-I')으로 이웃한 제1 반도체 패턴들(SP1) 사이의 간격(W1)은 제1 반도체 패턴들(SP1)과 제1 슬릿 절연막(11) 사이의 간격(W2)에 비해 좁을 수 있다. 또한, 제1 방향(I-I')으로 이웃한 제2 반도체 패턴들(SP2) 사이의 간격(W3)은 제2 반도체 패턴들(SP1)과 제1 슬릿 절연막(11) 사이의 간격(W4)에 비해 좁을 수 있다.
또한, 이러한 배열에 따르면, 도전막(C)과 절연막(I)이 상이한 레이아웃을 가질 수 있다. 도 1a를 참조하면, 제1 반도체 패턴들(SP1)과 제1 슬릿 절연막(11)의 사이 및 제2 반도체 패턴들(SP2)과 제1 슬릿 절연막(11)의 사이에는 에어 갭(AG)이 위치된다. 본 발명의 일 실시예에 따르면, 제2 슬릿(SL2)을 통해 도전 물질을 증착하여 도전막(C)을 형성하는데, 제1 반도체들(SP1) 간의 간격(W1)이 좁기 때문에, 제1 반도체 패턴들(SP1)과 제1 슬릿 절연막(11) 사이에 도전막(C)이 채워지기 전에 제1 반도체들(SP1)의 사이에 도전 물질이 먼저 채워질 수 있다. 따라서, 도전막(C) 내에 에어 갭(AG)이 정의될 수 있다. 반면에, 도 1b를 참조하면, 절연막(I) 내에는 에어 갭(AG)이 정의되지 않는다. 따라서, 에어 갭(AG)은 적층된 절연막들(I)의 사이에 개재되며, 상부의 에어 갭(AG)과 하부의 에어 갭(AG)은 절연막(I)에 의해 상호 분리된다.
블로킹 패턴(13)은 셀 영역(CELL)에 위치된 에어 갭(AG)을 밀폐시키기 위한 것으로, 절연 물질, 반도체 물질 등을 포함한다. 제조 공정 시, 식각액이 에어 갭(AG) 내로 유입될 경우, 식각액이 에어 갭(AG)을 통해 셀 영역(CELL)의 내부로 유입되어 주변 막들을 손상시킬 수 있다(화살표 참조). 따라서, 블로킹 패턴(13)은 에어 갭(AG) 내부로 유입된 식각액이 채널막들이 위치된 셀 영역(CELL)의 내부로 이동하는 것을 차단하도록, 에어 갭(AG)의 일부 영역을 채우도록 형성된다.
예를 들어, 식각액의 이동 경로를 완전히 차단하기 위해, 에어 갭(AG)을 채우면서 반도체 패턴들(SP1, SP2)과 직접 접하도록 블로킹 패턴(13)을 형성한다. 또한, 반도체 패턴들(SP1, SP2) 중에서, 식각액이 주로 유입되는 셀 영역(CELL)과 콘택 영역(CONTACT)의 경계 부근에 위치된 반도체 패턴들(SP1_D, SP2_D)은 더미 채널막으로 사용하고, 더미 채널막과 블로킹 패턴(13)이 접하도록 한다. 이를 통해, 리얼 채널막들이 식각액에 노출되지 않도록 할 수 있다.
또한, 블로킹 패턴(13)은 제1 슬릿 절연막(11)과 접하도록 형성될 수 있다. 예를 들어, 블로킹 패턴(13)은 절연 물질을 포함하고, 제1 슬릿 절연막(11)과 연결되어 하나의 막으로 형성될 수 있다. 예를 들어, 제1 더미 반도체 패턴(SP1_D)과 접한 제1 블로킹 패턴(13A)은 제1 슬릿 절연막(11)의 좌측에 연결되고, 제2 더미 반도체 패턴(SP2_D)과 접한 제2 블로킹 패턴(13B)은 제1 슬릿 절연막(12)의 우측에 연결된다. 또한, 제1 블로킹 패턴(13A)과 제2 제2 블로킹 패턴(13B)은 비대칭 형태로 제1 슬릿 절연막(12)에 연결될 수 있다. 참고로, 본 도면에는 도시되지 않았으나, 반도체 패턴들(SP1, SP2)의 측벽이 다층 유전막으로 감싸질 수 있다. 여기서, 다층 유전막은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있다. 또한, 데이터 저장막은 실리콘, 질화물, 나노 닷, 상변화 물질 등을 포함할 수 있다. 이러한 경우, 제2 블로킹 패턴(13B) 다층 유전막을 관통하여 제1 및 제2 더미 반도체 패턴들(SP1_D, SP_2)과 직접 접한다. 즉, 제1 및 제2 더미 반도체 패턴들(SP1_D, SP2_D)과 제2 블로킹 패턴(13B)의 사이에는 다층 유전막이 개재되지 않는다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 것으로, 도 2a는 도전막의 레이아웃이고, 도 2b는 절연막의 레이아웃이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
본 발명의 일 실시예에 따른 반도체 장치는 도전막들(C) 및 절연막들(I)이 교대로 적층된 적층물을 포함한다. 또한, 적층물을 관통하도록 반도체 패턴들(SP1, SP2), 블로킹 패턴(23) 및 제2 슬릿 절연막(21)이 형성된다.
도 2a 및 도 2b를 참조하면, 제1 방향(I-I')으로 이웃한 제1 반도체 패턴들(SP1) 간의 간격(W1)은 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 반도체 패턴(SP1)과 제2 반도체 패턴(OP2) 간의 간격(W3)에 비해 좁고, 제1 방향(I-I')으로 이웃한 제2 반도체 패턴들(SP2) 간의 간격(W2)은 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 간의 간격(W3)에 비해 좁다. 따라서, 제2 슬릿(SL2)을 통해 도전막(C)을 형성할 경우, 제1 방향(I-I')으로 이웃한 제1 반도체 패턴들(SP1)의 사이 및 제1 방향(I-I')으로 이웃한 제1 반도체 패턴들(SP1)의 사이는 도전 물질이 채워지지만, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2)의 사이에는 도전 물질이 충분히 채워지지 않는다. 즉, 에어 갭(AG)이 정의된다.
블로킹 패턴(23)은 에어 갭(AG)을 통한 식각액의 이동 경로(화살표 참조)를 차단하기 위해, 에어 갭(AG)의 일부를 채우도록 형성된다. 예를 들어, 블로킹 패턴(23)은 원형, 타원형, 다각형 등의 다양한 형태를 가지며, 에어 갭(AG)을 가로지르도록 형성된다. 블로킹 패턴(23)은 제1 및 제2 반도체 패턴들(SP1, SP2) 중 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 및 제2 더미 반도체 패턴들(SP1_D, SP2_D)과 접할 수 있다. 또한, 블로킹 패턴(23)은 에어 갭(AG)을 완전히 밀폐시키도록, 두 개의 제1 더미 반도체 패턴들(SP1_D) 및 두 개의 제2 반도체 패턴들(SP2_D)과 접할 수 있다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도로서, 도 3a, 도 3b 및 도 3d 내지 도 3f는 도 1a 또는 도 2a의 A-A' 단면도이고, 도 3c는 도 1a 또는 도 2a의 B-B' 단면도이다.
도 3a에 도시된 바와 같이, 희생막들(31) 및 절연막들(32)을 교대로 형성한다. 여기서, 희생막들(31)은 절연막들(32)에 대해 식각 선택비가 큰 물질로 형성된다. 예를 들어, 희생막(31)은 질화물로 형성되고, 절연막(32)은 산화물로 형성될 수 있다.
이어서, 희생막들(31) 및 절연막들(32)을 관통하는 홀들(H)을 형성한 후, 홀들(H) 내에 다층 유전막들(33) 및 반도체 패턴들(34)을 형성한다. 여기서, 각각의 반도체 패턴들(34)은 중심까지 완전히 채워진 형태를 갖거나, 오픈된 중심 영역에 절연막이 채워진 형태를 갖거나, 이들을 조합한 형태를 가질 수 있다.
또한, 반도체 패턴들(34)은 제1 방향(I-I') 및 제2 방향(Ⅱ-Ⅱ')으로 배열될 수 있다. 여기서, 제1 방향(I-I')으로 이웃한 반도체 패턴들(34) 간의 간격(W1)은 제2 방향(Ⅱ-Ⅱ')으로 이웃한 반도체 패턴들(34) 간의 간격에 비해 좁다(도 1a 및 도 2a 참조).
도 3b 및 도 3c에 도시된 바와 같이, 제1 및 제2 물질막들(31, 32)을 관통하는 제1 개구부(OP1)를 형성한다. 제1 개구부(OP1)는 제2 방향(Ⅱ-Ⅱ')으로 이웃한 반도체 패턴들(34)의 사이에 위치된다. 이어서, 제1 개구부(OP1) 내에 블로킹 패턴(35)을 형성한다. 예를 들어, 제1 개구부(OP1) 형성시, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 반도체 패턴들(34) 및 이들을 감싸는 다층 유전막(33)을 일부 식각할 수 있으며, 이러한 경우, 제1 개구부(OP1) 내에 반도체 패턴들(34)이 노출된다. 따라서, 블로킹 패턴(35)은 제2 방향(Ⅱ-Ⅱ')으로 이웃한 반도체 패턴들(34)과 직접 접하게 된다.
참고로, 제1 개구부(OP1) 형성시, 제1 슬릿(SL1)을 함께 형성할 수 있다(도 1a 참조). 제1 슬릿(SL1)은 제2 방향(Ⅱ-Ⅱ')으로 이웃한 반도체 패턴들(34)의 사이에 위치되며, 제1 방향(I-I')으로 확장된 라인 형태를 가질 수 있다. 이러한 경우, 제1 개구부(OP1)와 제1 슬릿(SL1)이 연결되어 형성되며, 블로킹 패턴(35)과 제1 슬릿 절연막이 하나의 절연막으로 연결되어 형성된다.
또는 홀들(H) 형성시에 제1 개구부(OP1)를 함께 형성하는 것도 가능하다. 이러한 경우, 반도체 패턴들(34)과 블로킹 패턴(35)이 동일한 물질로 형성된다.
이어서, 제1 및 제2 물질막들(31, 32)을 관통하고 반도체 패턴들(34)의 사이에 위치된 제2 슬릿(SL2)을 형성한다. 여기서, 제2 슬릿(SL2)은 희생막들(31)을 모두 노출시키는 깊이로 형성된다. 이어서, 제2 슬릿(SL2)을 통해 희생막들(31)을 제거하여 제2 개구부들(OP2)을 형성한다.
이어서, 제2 개구부들(OP2) 및 제2 슬릿(SL2) 내에 제1 베리어막(36) 및 보호막(37)을 형성한다. 예를 들어, 제1 베리어막(36)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있고, 보호막(37)은 산화물, 질화물, 실리콘 산화물, 실리콘 질화물, 폴리실리콘, 게르마늄 및 실리콘게르마늄 등을 포함할 수 있다.
예를 들어, 제2 슬릿(SL2)을 통해 증착 가스가 유입되어 제2 개구부들(OP2) 및 제2 슬릿(SL2) 내에 제1 베리어막(36) 및 보호막(37)이 증착된다. 여기서, 제1 방향(I-I')으로 이웃한 반도체 패턴들(34)의 사이의 간격은 제2 방향(Ⅱ-Ⅱ')으로 이웃한 반도체 패턴들(34) 사이의 간격에 비해 좁다. 따라서, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 반도체 패턴들(34)의 사이에는 제1 베리어막(36) 및 보호막(37)이 충분히 증착되기 전에, 제1 방향(I-I')으로 이웃한 반도체 패턴들(34)의 사이 영역이 제1 베리어막(36) 및 보호막(37)으로 완전히 채워진다. 따라서, 도 3c에 도시된 바와 같이, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 반도체 패턴들(34)의 사이에 에어 갭(AG)이 형성된다. 참고로, 도 3c에서는 제1 슬릿 절연막을 도시하지 않았는데, 에어 갭들(AG)이 형성된 영역에 제1 방향(I-I')으로 확장된 제1 슬릿 절연막이 형성될 수 있으며, 제1 슬릿 절연막과 블로킹 패턴(35)이 연결될 수 있다.
도 3d에 도시된 바와 같이, 제2 슬릿(SL2) 내에 형성된 보호막(37)을 일부 제거하여, 제2 슬릿(SL2) 내에 형성된 제1 베리어막(36)을 노출시킨다. 이어서, 도 3e에 도시된 바와 같이, 보호막(37)을 식각 베리어로 제1 베리어막(36)을 식각하여, 제1 베리어 패턴들(36A)을 형성한다. 이어서, 제1 베리어 패턴들(36A)을 식각 베리어로 보호막(37)을 식각하여, 보호 패턴들(37A)을 형성한다. 이로써, 제2 슬릿(SL2)과 인접한 제2 개구부들(OP2)의 일부 영역이 재오픈되며, 제2 슬릿(SL2)으로부터 이격된 제2 개구부들(OP2) 내에 제1 베리어 패턴(36A) 및 보호 패턴(37A)이 형성된다.
이때, 보호막(36)을 식각하기 위한 식각액이 셀 영역(CELL)과 콘택 영역(CONTACT)의 경계에서 에어 갭(AG)을 통해 유입될 수 있다. 여기서, 에어 갭(AG) 내로 유입된 식각액은 에어 갭(AG)을 따라 셀 영역(CELL)으로 이동하여, 기 형성된 다층 유전막(33), 반도체 패턴(34), 제1 베리어 패턴(36A) 등을 손상시킬 수 있다. 그러나, 본 발명의 일 실시예에 따르면, 블로킹 패턴(35A)으로 셀 영역(CELL)의 에어 갭(AG)을 밀폐시키므로, 식각액이 셀 영역(CELL)으로 이동하여 주변 막들을 손상시키는 것을 방지할 수 있다.
도 3f에 도시된 바와 같이, 재오픈된 제2 개구부들(OP2) 내에 제2 베리어막(38) 및 금속막(39)을 형성한다. 이로써, 도전막들(C)이 형성된다.
전술한 바와 같은 공정에 따르면, 희생막들(31)을 도전막들(C)로 대체하는 과정에서, 제2 슬릿(SL2)으로부터 이격된 거리에 따라 상이한 물질을 채워 도전막들(C)을 형성한다. 특히, 제2 슬릿(SL2)으로부터 상대적으로 이격된 영역에는 제1 베리어 패턴(36A) 및 보호 패턴(37A)을 형성하고, 제2 슬릿(SL2)으로부터 상대적으로 가까운 영역에는 제2 베리어막(38) 및 금속막(39)을 형성한다. 따라서, 금속 형성시 사용되는 가스가 도전막(C) 내에 잔류하는 것을 방지할 수 있다. 또한, 도전막(C) 내에 에어 갭(AG)이 형성되더라도, 식각액이 유입되는 통로인 에어 갭(AG)을 블로킹 패턴(35)으로 밀폐시킴으로써, 식각액에 의해 주변 막들이 손상되는 것을 방지할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 3f를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물, 적층물을 관통하고 제1 방향으로 배열된 제1 반도체 패턴들, 제1 반도체 패턴들과 제1 방향과 교차된 제2 방향으로 이웃하고 제1 방향으로 배열된 제2 반도체 패턴들, 제1 반도체 패턴들과 제2 반도체 패턴들 사이에 위치되고 제1 방향으로 확장된 에어 갭들 및 적층물을 관통하고 에어 갭들의 일부 영역을 채우는 적어도 하나의 블로킹 패턴을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 구조적 안정성이 개선되고 제조 공정 난이도를 낮추고, 집적도가 향상된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 안정성, 집적도 또한 향상시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 3f를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물, 적층물을 관통하고 제1 방향으로 배열된 제1 반도체 패턴들, 제1 반도체 패턴들과 제1 방향과 교차된 제2 방향으로 이웃하고 제1 방향으로 배열된 제2 반도체 패턴들, 제1 반도체 패턴들과 제2 반도체 패턴들 사이에 위치되고 제1 방향으로 확장된 에어 갭들 및 적층물을 관통하고 에어 갭들의 일부 영역을 채우는 적어도 하나의 블로킹 패턴을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 구조적 안정성이 개선되고 제조 공정 난이도를 낮추고, 집적도가 향상된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 안정성, 집적도 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 3f를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물, 적층물을 관통하고 제1 방향으로 배열된 제1 반도체 패턴들, 제1 반도체 패턴들과 제1 방향과 교차된 제2 방향으로 이웃하고 제1 방향으로 배열된 제2 반도체 패턴들, 제1 반도체 패턴들과 제2 반도체 패턴들 사이에 위치되고 제1 방향으로 확장된 에어 갭들 및 적층물을 관통하고 에어 갭들의 일부 영역을 채우는 적어도 하나의 블로킹 패턴을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)는 도 5를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 구조적 안정성이 개선되고 제조 공정 난이도를 낮추고, 집적도가 향상된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 안정성, 데이터 저장 용량을 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 3f를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물, 적층물을 관통하고 제1 방향으로 배열된 제1 반도체 패턴들, 제1 반도체 패턴들과 제1 방향과 교차된 제2 방향으로 이웃하고 제1 방향으로 배열된 제2 반도체 패턴들, 제1 반도체 패턴들과 제2 반도체 패턴들 사이에 위치되고 제1 방향으로 확장된 에어 갭들 및 적층물을 관통하고 에어 갭들의 일부 영역을 채우는 적어도 하나의 블로킹 패턴을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 시스템(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 구조적 안정성이 개선되고 제조 공정 난이도를 낮추고, 집적도가 향상된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 안정성, 데이터 저장 용량을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31: 희생막 32: 절연막
33: 다층 유전막 34: 반도체 패턴
35: 블로킹 패턴 36: 제1 베리어막
37: 보호막 38: 제2 베리어막
39: 금속막

Claims (20)

  1. 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물;
    상기 적층물을 관통하고, 제1 방향으로 배열된 제1 반도체 패턴들;
    상기 제1 반도체 패턴들과 상기 제1 방향과 교차된 제2 방향으로 이웃하고, 상기 제1 방향으로 배열된 제2 반도체 패턴들;
    상기 제1 반도체 패턴들과 상기 제2 반도체 패턴들 사이에 위치되고 상기 제1 방향으로 확장된 에어 갭들; 및
    상기 적층물을 관통하고, 상기 에어 갭들의 일부 영역을 채우는 적어도 하나의 블로킹 패턴
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 블로킹 패턴은 상기 제1 및 제2 반도체 패턴들 중 적어도 하나와 접하는
    반도체 장치.
  3. 제2항에 있어서,
    상기 제1 및 제2 반도체 패턴들은 채널막 또는 더미 채널막이고, 상기 블로킹 패턴은 상기 더미 채널막과 접하는
    반도체 장치.
  4. 제1항에 있어서,
    상기 제1 반도체 패턴들과 상기 제2 반도체 패턴들 사이에 위치되어 상기 블로킹 패턴과 접하고, 상기 제1 방향으로 확장된 슬릿 절연막
    을 더 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 방향으로 이웃한 상기 제1 반도체 패턴들 간의 제1 간격은 상기 제1 반도체 패턴들과 상기 슬릿 절연막 간의 제2 간격에 비해 좁고, 상기 제1 방향으로 이웃한 상기 제2 반도체 패턴들 간의 제3 간격은 상기 제2 반도체 패턴들과 상기 슬릿 절연막 간의 제4 간격에 비해 좁은
    반도체 장치.
  6. 제4항에 있어서,
    상기 에어 갭은 상기 제1 반도체 패턴들과 상기 슬릿 절연막의 사이 및 상기 제2 반도체 패턴들과 상기 슬릿 절연막의 사이에 위치된
    반도체 장치.
  7. 제4항에 있어서,
    상기 제1 반도체 패턴들은 제1 메모리 블록 내에 위치되고, 상기 제2 반도체 패턴들은 제2 메모리 블록 내에 위치되고, 상기 슬릿 절연막은 이웃한 상기 제1 메모리 블록과 상기 제2 메모리 블록 간의 경계에 위치된
    반도체 장치.
  8. 제4항에 있어서,
    상기 블로킹 패턴은 상기 슬릿 절연막 및 상기 슬릿 절연막을 사이에 두고 상기 제2 방향으로 이웃한 제1 및 제2 반도체 패턴들과 접하는
    반도체 장치
  9. 제1항에 있어서,
    상기 제1 방향으로 이웃한 상기 제1 반도체 패턴들 간의 제1 간격 및 상기 제1 방향으로 이웃한 상기 제2 반도체 패턴들 간의 제2 간격이 상기 제2 방향으로 이웃한 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 간의 제3 간격에 비해 좁은
    반도체 장치.
  10. 제9항에 있어서,
    상기 블로킹 패턴은 상기 제2 방향으로 이웃한 제1 및 제2 반도체 패턴들과 접하는
    반도체 장치.
  11. 제1항에 있어서,
    상기 블로킹 패턴은 절연 물질 또는 반도체 물질을 포함하는
    반도체 장치.
  12. 제1항에 있어서,
    상기 에어 갭은 적층된 상기 절연막들의 사이에 개재된
    반도체 장치.
  13. 제1항에 있어서,
    상기 제1 및 제2 반도체 패턴들을 감싸는 다층 유전막들을 더 포함하고, 상기 블로킹 패턴은 상기 다층 유전막을 관통하여 상기 제1 및 제2 반도체 패턴들 중 적어도 하나와 접하는
    반도체 장치.
  14. 희생막들 및 절연막들이 교대로 적층된 적층물을 형성하는 단계;
    상기 적층물을 관통하고, 제1 방향 및 제2 방향으로 배열된 반도체 패턴들을 형성하는 단계;
    상기 적층물을 관통하고, 상기 제2 방향으로 이웃한 상기 반도체 패턴들의 사이에 위치되고, 상기 반도체 패턴들 중 적어도 하나의 반도체 패턴과 접하는 블로킹 패턴을 형성하는 단계;
    상기 제1 및 제2 물질막들을 관통하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 제1 물질막들을 제거하여 개구부들을 형성하는 단계; 및
    상기 개구부들 내에, 상기 제2 방향으로 이웃한 상기 반도체 패턴들의 사이에 정의된 에어 갭을 포함하는 도전막들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 적층물을 관통하고, 상기 반도체 패턴들의 사이에 위치되어 상기 제1 방향으로 확장되며, 상기 블로킹 패턴과 연결된 슬릿 절연막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 방향으로 이웃한 반도체 패턴들 간의 제1 간격은 상기 반도체 패턴들과 상기 슬릿 절연막 간의 제2 간격에 비해 좁은
    반도체 장치의 제조 방법.
  17. 제14항에 있어서,
    상기 제1 방향으로 이웃한 상기 반도체 패턴들 간의 제1 간격은 상기 제2 방향으로 이웃한 상기 반도체 패턴들 간의 제2 간격에 비해 좁은
    반도체 장치의 제조 방법.
  18. 제14항에 있어서,
    상기 도전막들을 형성하는 단계는,
    상기 에어 갭을 정의하도록, 상기 제1 방향으로 이웃한 반도체 패턴들의 사이를 채우는 제1 베리어 패턴 및 보호 패턴을 형성하는 단계; 및
    상기 슬릿과 상기 반도체 패턴들의 사이를 채우는 제2 베리어 패턴 및 금속 패턴을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 베리어 패턴 및 상기 보호 패턴을 형성하는 단계는,
    상기 에어 갭을 제외한 상기 개구부들 및 상기 슬릿 내에 제1 베리어막 및 보호막을 형성하는 단계;
    상기 슬릿 내에 형성된 상기 보호막을 일부 제거하여, 상기 슬릿 내에 형성된 상기 제1 베리어막을 노출시키는 단계;
    상기 보호막을 식각 베리어로 상기 제1 베리어막을 식각하여 상기 제1 베리어 패턴을 형성하는 단계; 및
    상기 제1 베리어 패턴을 식각 베리어로 상기 보호막을 식각하여, 상기 보호 패턴을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 보호 패턴 형성시, 상기 블로킹 패턴에 의해 상기 에어 갭 내로 유입된 식각액이 이동되는 것을 차단하는
    반도체 장치의 제조 방법.
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