KR20150124498A - 핀 게이트 구조를 갖는 반도체 장치, 이를 포함하는 저항 변화 메모리 장치 및 반도체 장치의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 103
- 238000004519 manufacturing process Methods 0.000 title abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 26
- 239000000463 material Substances 0.000 claims description 26
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 2
- 230000008859 change Effects 0.000 description 12
- 239000012535 impurity Substances 0.000 description 9
- 239000004020 conductor Substances 0.000 description 6
- -1 TaO Chemical class 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 229910015345 MOn Inorganic materials 0.000 description 2
- 229910019794 NbN Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910004491 TaAlN Inorganic materials 0.000 description 2
- 229910003071 TaON Inorganic materials 0.000 description 2
- 229910004200 TaSiN Inorganic materials 0.000 description 2
- 229910010037 TiAlN Inorganic materials 0.000 description 2
- 229910010060 TiBN Inorganic materials 0.000 description 2
- 229910010282 TiON Inorganic materials 0.000 description 2
- 229910008482 TiSiN Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910008807 WSiN Inorganic materials 0.000 description 2
- 229910006249 ZrSi Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000005415 magnetization Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract
동작 전류를 개선할 수 있는 핀 게이트를 갖는 반도체 장치 및 그 제조방법에 관한 기술로, 반도체 장치는 반도체 기판 상부에 형성되며, 제 1 영역 및 상기 제 1 영역의 적어도 한면을 둘러싸는 제 2 영역으로 구성되는 액티브 필라; 및 상기 액티브 필라의 상면 및 측면의 오버랩되도록 연장되는 핀(fin) 게이트를 포함하며, 상기 액티브 필라의 제 1 영역은 상기 액티브 필라의 제 2 영역 보다 작은 격자 상수를 갖는 반도체층으로 구성된다.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 핀 게이트 구조를 갖는 PMOS 트랜지스터, 이를 포함하는 저항 변화 메모리 장치 및 그 제조방법에 관한 것이다.
모바일 및 디지털 정보 통신과 가전 산업의 급속한 발전에 따라, 기존의 전자의 전하 제어에 기반을 둔 소자 연구는 한계에 봉착할 것으로 전망된다. 이에, 기존 전자 전하 소자의 개념이 아닌 새로운 개념의 신 기능성 메모리 장치의 개발이 요구되고 있다. 특히, 주요 정보 기기의 메모리의 대용량화 요구를 충족시키기 위해, 차세대 대용량 초고속 및 초전력 메모리 장치의 개발이 필요하다.
현재, 차세대 메모리 장치로서 가변 저항 물질을 메모리 매체로 사용하는 저항 변화 메모리가 제안되고 있으며, 대표적으로, 상변화 메모리 장치, 저항 메모리, 및 자기 저항 메모리가 있다.
저항 변화 메모리 장치는 억세스 소자 및 저항 소자를 기본 구성으로 하고 있으며, 저항 소자의 상태에 따라 "0" 또는 "1"의 데이터를 저장하게 된다.
하지만, 이러한 저항 변화 메모리 장치 또한 집적 밀도 개선이 최우선 과제이며, 좁은 면적에 최대의 메모리 셀을 집적시키는 것이 관건이다.
이러한 요구를 만족시키기 위하여, 저항 변화 메모리 역시 3차원 트랜지스터 구조를 채용하게 되었다. 3차원 트랜지스터는 3차원 수직 채널 및 서라운드 게이트(surrounded gate) 또는 3차원 수평 채널 및 핀 게이트(fin gate)를 포함할 수 있다.
저항 변화 메모리의 3차원 트랜지스터 역시 스위칭 소자로 이용되기 때문에, 높은 동작 전류를 제공할 것이 요구된다.
본 발명의 실시예들은 높은 동작 전류 특성을 갖는 PMOS 트랜지스터, 이를 포함하는 저항 변화 메모리 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치는, 반도체 기판 상부에 형성되며, 제 1 영역 및 상기 제 1 영역의 적어도 한면을 둘러싸는 제 2 영역으로 구성되는 액티브 필라; 및 상기 액티브 필라의 상면 및 측면의 오버랩되도록 연장되는 핀(fin) 게이트를 포함하며, 상기 액티브 필라의 제 1 영역은 상기 액티브 필라의 제 2 영역 보다 작은 격자 상수를 갖는 반도체층으로 구성될 수 있다.
또한, 본 발명의 일 실시예에 따른 저항 변화 메모리 장치는 채널 영역 및 상기 채널 영역 양측에 위치하는 P 타입 소스 및 드레인을 포함하는 액티브 필라, 상기 액티브 필라의 채널 영역의 상면 및 측면을 감싸도록 연장되는 핀 게이트, 상기 액티브 필라 및 상기 핀 게이트 사이에 개재되는 게이트 절연막 및상기 드레인과 전기적으로 연장되는 가변 저항을 포함하고, 상기 액티브 필라는 내부 영역 및 상기 내부 영역의 적어도 일면을 감싸도록 형성되는 외부 영역을 포함하고, 상기 내부 영역과 외부 영역의 접합 계면에서 압축 스트레스(compress stress)가 발생되도록 구성된다.
또한, 본 발명의 일 실시예에 따른 반도체 장치의 제조방법은, 반도체 기판 상에 내부의 물질이 외부의 물질보다 작은 격자 상수를 갖도록 구성된 액티브 필라를 형성하는 단계; 상기 액티브 필라의 표면에 게이트 절연막을 형성하는 단계; 및 상기 액티브 필라의 3면을 감싸도록 상기 게이트 절연막 상부에 핀 게이트를 형성하는 단계로 구성될 수 있다.
본 발명에 따르면, 내부 및 외부를 갖는 필라에 있어서, 실질적으로 채널이 형성되는 내부를 외부에 비해 작은 격자 상수를 갖는 물질로 구성할 수 있다. 이에 따라, 필라의 내부에 압축 스트레스가 인가됨에 따라, PMOS 트랜지스터의 채널 이동도 즉, 전류 구동 능력을 크게 증대시킬 수 있다.
또한, 핀게이트 사용에 의해 채널 3면으로부터 게이트 전계를 인가받게 되어, PMOS 트랜지스터의 동작 특성이 한 층 더 개선될 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 핀 게이트를 갖는 PMOS 트랜지스터의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2는 본 발명의 일 실시예에 따라 제조된 핀 게이트를 갖는 PMOS 트랜지스터의 사시도이다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 핀 게이트를 갖는 PMOS 트랜지스터의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 핀 게이트를 갖는 PMOS 트랜지스터의 사시도이다.
도 5는 본 발명의 실시예에 따른 핀 게이트를 갖는 저항 변화 메모리 장치의 사시도이다.
도 6 내지 도 8은 본 발명의 다른 실시예에 핀 게이트를 갖는 반도체 장치의 필라를 보여주는 사시도이다.
도 2는 본 발명의 일 실시예에 따라 제조된 핀 게이트를 갖는 PMOS 트랜지스터의 사시도이다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 핀 게이트를 갖는 PMOS 트랜지스터의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 핀 게이트를 갖는 PMOS 트랜지스터의 사시도이다.
도 5는 본 발명의 실시예에 따른 핀 게이트를 갖는 저항 변화 메모리 장치의 사시도이다.
도 6 내지 도 8은 본 발명의 다른 실시예에 핀 게이트를 갖는 반도체 장치의 필라를 보여주는 사시도이다.
이하, 본 발명의 바람직한 실시예를 자세히 설명하도록 한다. 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
먼저, 도 1a을 참조하면, 반도체 기판(200)을 준비한다. 반도체 기판(200)은 예를 들어, 제 1 도전형 불순물, 예를 들어, n형의 불순물을 포함하는 Si 기판일 수 있다. 반도체 기판(200) 상부에 제 1 반도체층(210)을 증착한다. 제 1 반도체층(210)은 반도체 기판(200)의 격자 상수보다 작은 격자 상수를 갖는 물질이 이용될 수 있다. 본 실시예의 제 1 반도체층(210)은 예를 들어 SiC, AlN, GaN, ZnS, ZnO, ZnSe, CdS, BP 및 InN 중 선택되는 하나가 이용될 수 있다. 제 1 반도체층(210)은 이후, 실질적인 채널이 형성될 영역으로, 상기 채널 길이를 고려하여 그 두께가 결정될 수 있으며, 예를 들어, 에피택셜 성장 방식에 의해 단결정 성장될 수 있다. 에피택셜 성장 방식에 의해 제 1 반도체층(210)이 형성되는 경우, 다결정 상태로 형성되는 경우 보다 홀 모빌리티(hole mobility) 특성을 개선할 수 있다.
도 1b를 참조하면, 제 1 반도체층(210) 및 반도체 기판(200)의 일부를 패터닝하여, 예비 필라(P)를 형성한다. 도면 부호 210a는 패터닝된 제 1 반도체층 및 200a는 패터닝된 반도체 기판 부분을 지시한다. 본 실시예의 예비 필라(P)는 일정 길이를 갖는 구조물, 즉, 라인 형태로 연장된 구조물일 수 있다.
도 1c를 참조하면, 예비 필라(P)가 형성된 반도체 기판(200) 상부에 제 2 반도체층(222)을 형성한다. 제 2 반도체층(222)은 상기 반도체 기판(200)과 동일 물질, 예를 들어, Si로 형성될 수 있으며, 예를 들어, 에피택셜 성장 방식으로 형성될 수 있다.
도 1d를 참조하면, 제 2 반도체층(222) 상부에 게이트 절연막(230) 및 게이트 도전물을 증착한다. 게이트 절연막(230)은 제 2 반도체층(222)의 산화 공정에 의해 형성될 수도 있고, TaO, TiO, BaTiO, BaZrO, ZrO, HfO, LaO, AlO, YO 및 ZrSi와 같은 금속 산화물, 질화물 또는 이들의 복합막을 증착하여 구성될 수도 있다. 게이트 도전물은 예를 들어, W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, Tisi, TaSi, TiW, TiON, TiAlON, WON, TaON 또는 도핑된 폴리실리콘막 중 적어도 하나로 구성될 수 있다.
도 2에 도시된 바와 같이, 게이트 도전물을 상기 액티브 필라(P)와 교차할 수 있도록 실질적인 라인 형태로 패터닝하여, 핀 게이트(Fin gate:240)를 형성한다. 게이트 도전물 패터닝시, 게이트 절연막(230)이 동시에 패터닝될 수 있다. 이에 따라, 핀 게이트(240)는 액티브 필라(P)의 상면 및 양측면과 오버랩될 수 있다.
핀 게이트(240) 양측의 액티브 필라(P)에 제 2 도전형의 불순물, 예를 들어, 고농도 n형의 불순물을 주입하여, 핀 게이트(240)를 중심으로 액티브 필라(P)의 일측에 소스(S)를 형성하고, 타측에 드레인(D)을 형성할 수 있다. 상기 소스(S) 및 드레인(D)은 GIDL(gate induced drain leakage)과 같은 단채널 효과를 줄일 수 있도록 LDD(lightly doped drain) 방식으로 형성될 수 있다.
저항 변화 메모리를 구현하는 경우, 드레인(D)과 전기적으로 연결되도록 공지의 방식으로 비트 라인과 가변 저항을 형성할 수 있다.
이와 같은 핀 게이트(240)를 갖는 3차원 트랜지스터는 채널이 형성되는 액티브 필라(P) 내부를 외부 보다 작은 격자 상수를 갖는 반도체 물질로 형성한다. 액티브 필라(P)의 내부 및 외부의 접합 계면에서 격자 상수 차이에 따른 압축 스트레스가 발생될 수 있다. 이렇게 액티브 필라(P)의 내부에 압축 스트레스가 제공되면, 홀(hole)을 주 모빌리티로 하는 PMOS 트랜지스터의 캐리어 이동도가 크게 증대될 수 있다. 이에 따라, PMOS 트랜지스터의 커런트 구동 능력이 개선된다.
도 3a을 참조하면, 반도체 기판(200)을 준비한다. 반도체 기판(200)은 예를 들어, 제 1 도전형 불순물, 예를 들어, n형의 불순물을 포함하는 Si 기판일 수 있다. n형의 불순물은 예를 들어, P 또는 As 이온이 이용될 수 있다. 반도체 기판(200) 상부에 제 1 반도체층(210) 및 제 2 반도체층(220)을 순차적으로 적층한다. 제 1 반도체층(210)은 Si으로 구성된 반도체 기판(200)보다는 격자 상수가 작은 물질이 이용될 수 있다. 제 1 반도체층(210)은 예를 들어, SiC, AlN, GaN, ZnS, ZnO, ZnSe, CdS, BP 및 InN 중 선택되는 하나가 이용될 수 있다. 제 1 반도체층(210)은 이후, 실질적인 채널이 형성될 영역으로, 상기 채널 길이를 고려하여 그 두께가 결정될 수 있다. 또한, 제 1 반도체층(210)은 홀 모빌리티(hole mobility) 특성을 고려하여, 에피택셜 성장 방식에 의해 단결정 성장될 수 있다. 제 1 반도체층(210) 상부에 제 2 반도체층(220)을 형성할 수 있다. 제 2 반도체층(220)은 예를 들어, 반도체 기판(200)과 동일 물질인 Si으로 형성될 수 있다.
도 3b를 참조하면, 제 2 반도체층(220), 제 1 반도체층(210) 및 반도체 기판(200)의 일부를 패터닝하여, 예비 필라(P1)를 형성할 수 있다. 도면 부호 220a는 패터닝된 제 2 반도체층, 210a는 패터닝된 제 1 반도체층 및 200a는 패터닝된 반도체 기판 부분을 지시한다. 예비 필라(P1)는 일정 길이를 가지며 연장될 수 있다. 즉, 예비 필라(P1)는 라인 구조물에 해당할 수 있다.
도 3c 및 도 4를 참조하면, 상기 예비 필라(P1, 도 3b 참조) 외부 표면에 상기 제 1 반도체층(210a)보다 큰 격자 상수를 갖는 제 3 반도체층(225)을 형성한다. 예를 들어, 제 3 반도체층(225)은 상기 반도체 기판(200) 및 제 2 반도체층(220a)과 동일한 물질인 Si로 형성될 수 있다. 아울러, 제 3 반도체층(225)은 에피택셜 성장 방식을 이용하여 형성될 수도 있고, 혹은 증착 및 스페이서 형성 공정에 의해 형성될 수도 있다. 이와 같은 제 3 반도체층(225)의 형성에 따라, 상기 제 1 반도체층(210a)은 제 1 반도체층(210a)보다 큰 격자 상수를 갖는 반도체 물질, 예를 들어, Si 물질에 의해 전 표면이 포위될 수 있다. 이로써 3차원 트랜지스터가 형성될 액티브 필라(P)가 형성될 수 있다.
도 3e를 참조하면, 상기 액티브 필라(P) 및 노출된 반도체 기판(200) 표면을 산화하여, 게이트 절연막(230)을 형성한다. 본 실시예의 게이트 절연막(230)은 산화 방식으로 형성하였지만, 여기에 한정되지 않고 증착 방식으로도 게이트 절연막(230)을 형성할 수 있다. 증착 방식으로 게이트 절연막(230)이 형성될 경우, TaO, TiO, BaTiO, BaZrO, ZrO, HfO, LaO, AlO, YO 및 ZrSi와 같은 금속 산화물, 질화물 또는 이들의 복합막이 이용될 수 있다. 또한, 반도체 기판(200) 표면에 형성되는 게이트 절연막(230)은 액티브 필라(P) 표면 보다 두껍게 형성되거나, 동일한 두께로 형성될 수 있다.
도 3e 및 도 5를 참조하면, 액티브 필라(P)가 형성된 반도체 기판(200) 구조물 상부에 게이트 도전물을 증착할 수 있다. 게이트 도전물은 예를 들어, W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, Tisi, TaSi, TiW, TiON, TiAlON, WON, TaON 또는 도핑된 폴리실리콘막 중 적어도 하나로 구성될 수 있다.
다음, 게이트 도전물을 소정 부분 패터닝하여, 핀(fin) 게이트(240)를 형성할 수 있다. 핀 게이트(240)는 도 5에 도시된 바와 같이, 게이트 절연막(230)이 피복된 액티브 필라(P)의 상면 및 측면의 일부와 오버랩되도록 형성될 수 있다.
핀 게이트(240) 양측의 액티브 필라(P)에 제 2 도전형의 불순물, 예를 들어 고농도 n형의 불순물을 주입하여, 핀 게이트(240)를 중심으로 액티브 필라(P)의 일측에 소스(S)를 형성하고, 타측에 드레인(D)을 형성할 수 있다. 상기 소스(S) 및 드레인(D)은 GIDL(gate-induced drain leakage)과 같은 단채널 효과를 줄일 수 있도록 LDD(lightly doped drain) 방식으로 형성될 수 있다.
그후, 드레인(D)과 전기적으로 연결되도록 공지의 방식으로 비트 라인(BL)과 연결되는 가변 저항(Rv)을 형성할 수 있다. 여기서 가변 저항(Rv)은 저항 메모리의 재료인 PCMO막, 상변화 메모리의 재료인 칼코게나이드막, 자기 메모리의 재료인 자성층, STTMRAM의 재료인 자화 반전 소자층 또는 폴리머 메모리의 재료인 폴리머층들이 다양하게 이용될 수 있다. 도면에 도시되지는 않았지만, 가변 저항(Rv)과 드레인(D) 사이에 가열 전극이 추가로 개재될 수 있다.
본 발명은 상기한 실시예에 한정되는 것만은 아니다.
도 6에 도시된 바와 같이, 예비 필라(P1)의 제 1 반도체층(210a)은 제 1 서브 반도체층(210-1), 제 2 서브 반도체층(210-2) 및 제 3 서브 반도체층(210-3)으로 구성될 수 있다. 상기 제 1 반도체층(210a)이 SiC로 구성되는 경우, 제 1 서브 반도체층(210-1) 및 제 3 서브 반도체층(210-3)은 C가 SiC의 화학 양론비 이하로 포함된 SiC층(이하, C 저농도 SiC층)일 수 있고, 제 2 서브 반도체층(210-2)은 C가 SiC의 화학 양론비 이상으로 포함된 SiC층(이하 C 고농도 SiC층)일 수 있다. SiC층은 C의 함량이 증대되는 경우, 격자 상수가 감소되는 경향이 있다. 그러므로, 제 1 반도체층(210a) 중에서도 실질적인 유효 채널 존(zone)에 가장 작은 격자 상수를 갖는 물질이 형성됨에 따라, 채널에서의 정공 이동도를 증대시킬 수 있다. 이와 같은 서브 반도체층들(210-1,210-2,210-3)은 증착 방식에 의해 적층 가능하다.
또한, 도 7에 도시된 바와 같이, 액티브 필라(P)는 제 1 반도체층(212) 상면이 노출되도록 구성될 수 있다. 이에 따라, 핀 게이트(240)와 제 1 반도체층(212)이 게이트 절연막(도시되지 않음)을 사이에 두고 오버랩될 수도 있다.
또한, 제 1 반도체층(212)의 상면이 노출되도록 액티브 필라(P)가 형성되는 경우, 도 8에 도시된 바와 같이, 상기 제 1 반도체층(212)은 적층된 Ge 저농도 SiGe층(212-1) 및 Ge 고농도 SiGe층(212-2)으로 구성될 수도 있다.
본 실시예에 따르면, 내부 및 외부를 갖는 필라에 있어서, 실질적으로 채널이 형성되는 내부를 외부에 비해 작은 격자 상수를 갖는 물질로 구성할 수 있다. 이에 따라, 필라의 내부에 압축 스트레스가 인가됨에 따라, PMOS 트랜지스터의 채널 이동도 즉, 전류 구동 능력을 크게 증대시킬 수 있다.
또한, 핀게이트 사용에 의해 채널 3면으로부터 게이트 전계를 인가받게 되어, MOS 트랜지스터의 동작 특성이 한 층더 개선될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
200 : 반도체 기판 210,210a : 제 1 반도체층
220, 220a : 제 2 반도체층 225 : 제 3 반도체층
240 : 핀 게이트
220, 220a : 제 2 반도체층 225 : 제 3 반도체층
240 : 핀 게이트
Claims (18)
- 반도체 기판 상부에 형성되며, 제 1 영역 및 상기 제 1 영역의 적어도 한면을 둘러싸는 제 2 영역으로 구성되는 액티브 필라; 및
상기 액티브 필라의 상면 및 측면의 오버랩되도록 연장되는 핀(fin) 게이트를 포함하며,
상기 액티브 필라의 제 1 영역은 상기 액티브 필라의 제 2 영역 보다 작은 격자 상수를 갖는 반도체층으로 구성되는 반도체 장치. - 제 1 항에 있어서,
상기 액티브 필라 및 상기 핀 게이트 사이에 개재되는 게이트 절연막을 더 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 액티브 필라는 상기 핀 게이트의 연장 방향과 실질적으로 수직인 방향으로 연장되고,
상기 제 1 영역은 상기 액티브 필라의 연장 방향과 실질적으로 평행한 방향으로 연장되는 반도체 장치. - 제 1 항에 있어서,
상기 반도체 기판 및 상기 제 2 영역 중 적어도 하나는 Si 포함 물질로 구성되는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 영역은 SiC, AlN, GaN, ZnS, ZnO, ZnSe, CdS, BP 및InN 중 선택되는 하나로 구성되는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 영역이 SiC층으로 구성되는 경우,
상기 제 1 영역은 C가 SiC의 화학 양론비 이하로 포함된 C 저농도 SiC층, 상기 C가 SiC의 화학양론비 이상으로 포함된 C 고농도 SiC층, 및 상기 C가 SiC의 화학 양론비 이하로 포함된 C 저농도 SiC층을 포함하도록 구성되는 반도체 장치. - 제 1 항에 있어서,
상기 핀 게이트 일측의 상기 액티브 필라에 형성되는 P타입 소스; 및
상기 핀 게이트 타측의 상기 액티브 필라에 형성되는 P타입 드레인을 더 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 영역은 상기 액티브 필라의 상부 표면을 통해 노출되도록 구성되는 반도체 장치. - 제 8 항에 있어서,
상기 제 1 반도체층이 SiC층으로 구성되는 경우인 경우,
상기 제 1 반도체층은 C가 SiC의 화학 양론비 이하로 포함된 C 저농도 SiC층 및 상기 C가 SiC의 화학양론비 이상으로 포함된 C 고농도 SiC층으로 구성되는 반도체 장치. - 제 9 항에 있어서,
상기 제 1 반도체층은 C 저농도 Sic층 사이에 C 고농도 SiC가 개재되도록 구성되는 반도체 장치. - 채널 영역 및 상기 채널 영역 양측에 위치하는 P 타입 소스 및 드레인을 포함하는 액티브 필라;
상기 액티브 필라의 채널 영역의 상면 및 측면을 감싸도록 연장되는 핀 게이트;
상기 액티브 필라 및 상기 핀 게이트 사이에 개재되는 게이트 절연막; 및
상기 드레인과 전기적으로 연장되는 가변 저항을 포함하고,
상기 액티브 필라는,
내부 영역; 및
상기 내부 영역의 적어도 일면을 감싸도록 형성되는 외부 영역을 포함하고, 상기 내부 영역과 외부 영역의 접합 계면에서 압축 스트레스(compress stress)가 발생되도록 구성되는 저항 변화 메모리 장치. - 제 11 항에 있어서,
상기 액티브 필라는 내부 영역은 상기 제 2 영역보다 작은 격자 상수를 갖는 물질로 구성되는 저항 변화 메모리 장치. - 제 12 항에 있어서,
상기 내부 영역은 SiC, AlN, GaN, ZnS, ZnO, ZnSe, CdS, BP 및 InN 중 선택되는 하나의 물질을 포함하도록 구성되고,
상기 외부 영역은 Si층을 포함하도록 구성되는 저항 변화 메모리 장치. - 반도체 기판 상에 내부의 물질이 외부의 물질보다 작은 격자 상수를 갖도록 구성된 액티브 필라를 형성하는 단계;
상기 액티브 필라의 표면에 게이트 절연막을 형성하는 단계; 및
상기 액티브 필라의 3면을 감싸도록 상기 게이트 절연막 상부에 핀 게이트를 형성하는 단계를 포함하는 반도체 장치의 제조방법. - 제 14 항에 있어서,
상기 액티브 필라를 형성하는 단계는,
상기 반도체 기판 상부에 상기 반도체 기판보다 작은 격자 상수를 갖는 제 1 반도체층을 형성하는 단계;
상기 제 1 반도체층 및 상기 반도체 기판의 일부를 패터닝하여 예비 필라를 형성하는 단계; 및
상기 예비 필라가 형성된 상기 반도체 기판 상부에 상기 반도체 기판과 실질적으로 동일한 격자 상수를 갖는 제 2 반도체층을 형성하는 단계를 포함하는 반도체 장치의 제조방법. - 제 15 항에 있어서,
상기 반도체 기판 및 상기 제 2 반도체층 중 적어도 하나는 Si 물질을 포함하는 반도체 장치의 제조방법. - 제 16 항에 있어서,
상기 제 1 반도체층 및 제 2 반도체층은 에피택셜 성장 방식으로 형성하는 반도체 장치의 제조방법. - 제 14 항에 있어서,
상기 제 1 반도체층은 SiC, AlN, GaN, ZnS, ZnO, ZnSe, CdS, BP 및 InN 중 선택되는 하나로 구성되는 반도체 장치의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140050647A KR20150124498A (ko) | 2014-04-28 | 2014-04-28 | 핀 게이트 구조를 갖는 반도체 장치, 이를 포함하는 저항 변화 메모리 장치 및 반도체 장치의 제조방법 |
| US14/460,175 US9466671B2 (en) | 2013-08-19 | 2014-08-14 | Semiconductor device having fin gate, resistive memory device including the same, and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020140050647A KR20150124498A (ko) | 2014-04-28 | 2014-04-28 | 핀 게이트 구조를 갖는 반도체 장치, 이를 포함하는 저항 변화 메모리 장치 및 반도체 장치의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
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Family
ID=54600827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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-
2014
- 2014-04-28 KR KR1020140050647A patent/KR20150124498A/ko not_active Application Discontinuation
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