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KR20150124498A - Semiconductor Device Having Fin Gate and Method of Manufacturing The Same - Google Patents

Semiconductor Device Having Fin Gate and Method of Manufacturing The Same Download PDF

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Publication number
KR20150124498A
KR20150124498A KR1020140050647A KR20140050647A KR20150124498A KR 20150124498 A KR20150124498 A KR 20150124498A KR 1020140050647 A KR1020140050647 A KR 1020140050647A KR 20140050647 A KR20140050647 A KR 20140050647A KR 20150124498 A KR20150124498 A KR 20150124498A
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KR
South Korea
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region
sic
active
semiconductor layer
layer
Prior art date
Application number
KR1020140050647A
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Korean (ko)
Inventor
박남균
Original Assignee
에스케이하이닉스 주식회사
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Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
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    • HELECTRICITY
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

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Abstract

The present technique relates to a semiconductor device having a fin gate capable of improving an operating current, and a method of manufacturing the same. The semiconductor device includes an active pillar which is formed in the upper part of a semiconductor substrate and surrounds a first region and at least a side of the first region; and a fin gate which is extended to overlap the upper side and lateral side of the active pillar. The first region of the active pillar comprises a semiconductor layer which has a smaller lattice constant than the second region of the active pillar.

Description

핀 게이트 구조를 갖는 반도체 장치, 이를 포함하는 저항 변화 메모리 장치 및 반도체 장치의 제조방법{Semiconductor Device Having Fin Gate and Method of Manufacturing The Same}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor device having a pin gate structure, a resistance change memory device including the same,

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 핀 게이트 구조를 갖는 PMOS 트랜지스터, 이를 포함하는 저항 변화 메모리 장치 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a PMOS transistor having a fin gate structure, a resistance change memory device including the PMOS transistor, and a manufacturing method thereof.

모바일 및 디지털 정보 통신과 가전 산업의 급속한 발전에 따라, 기존의 전자의 전하 제어에 기반을 둔 소자 연구는 한계에 봉착할 것으로 전망된다. 이에, 기존 전자 전하 소자의 개념이 아닌 새로운 개념의 신 기능성 메모리 장치의 개발이 요구되고 있다. 특히, 주요 정보 기기의 메모리의 대용량화 요구를 충족시키기 위해, 차세대 대용량 초고속 및 초전력 메모리 장치의 개발이 필요하다. With the rapid development of mobile and digital information communication and consumer electronics industries, it is expected that device research based on charge control of existing electron will be limited. Therefore, development of a novel functional memory device which is not a concept of an existing electronic charge device is required. In particular, in order to meet the demand for increasing the memory capacity of the main information equipment, it is necessary to develop a next-generation high-capacity super-high-speed and super-power memory device.

현재, 차세대 메모리 장치로서 가변 저항 물질을 메모리 매체로 사용하는 저항 변화 메모리가 제안되고 있으며, 대표적으로, 상변화 메모리 장치, 저항 메모리, 및 자기 저항 메모리가 있다. At present, a resistance change memory using a variable resistance material as a memory medium has been proposed as a next generation memory device, and typically includes a phase change memory device, a resistance memory, and a magnetoresistive memory.

저항 변화 메모리 장치는 억세스 소자 및 저항 소자를 기본 구성으로 하고 있으며, 저항 소자의 상태에 따라 "0" 또는 "1"의 데이터를 저장하게 된다. The resistance change memory device has a basic configuration of an access element and a resistance element, and stores data of "0" or "1" according to the state of the resistance element.

하지만, 이러한 저항 변화 메모리 장치 또한 집적 밀도 개선이 최우선 과제이며, 좁은 면적에 최대의 메모리 셀을 집적시키는 것이 관건이다. However, improvement of integration density is also a top priority for such a resistance change memory device, and it is important to integrate the largest memory cell in a narrow area.

이러한 요구를 만족시키기 위하여, 저항 변화 메모리 역시 3차원 트랜지스터 구조를 채용하게 되었다. 3차원 트랜지스터는 3차원 수직 채널 및 서라운드 게이트(surrounded gate) 또는 3차원 수평 채널 및 핀 게이트(fin gate)를 포함할 수 있다. To meet this demand, the resistance change memory also employs a three-dimensional transistor structure. The three-dimensional transistor may include a three-dimensional vertical channel and a surrounding gate or a three-dimensional horizontal channel and a fin gate.

저항 변화 메모리의 3차원 트랜지스터 역시 스위칭 소자로 이용되기 때문에, 높은 동작 전류를 제공할 것이 요구된다. Since the three-dimensional transistor of the resistance change memory is also used as a switching element, it is required to provide a high operating current.

본 발명의 실시예들은 높은 동작 전류 특성을 갖는 PMOS 트랜지스터, 이를 포함하는 저항 변화 메모리 장치 및 그 제조방법을 제공하는 것이다. Embodiments of the present invention provide a PMOS transistor having high operating current characteristics, a resistance change memory device including the PMOS transistor, and a method of manufacturing the same.

본 발명의 일 실시예에 따른 반도체 장치는, 반도체 기판 상부에 형성되며, 제 1 영역 및 상기 제 1 영역의 적어도 한면을 둘러싸는 제 2 영역으로 구성되는 액티브 필라; 및 상기 액티브 필라의 상면 및 측면의 오버랩되도록 연장되는 핀(fin) 게이트를 포함하며, 상기 액티브 필라의 제 1 영역은 상기 액티브 필라의 제 2 영역 보다 작은 격자 상수를 갖는 반도체층으로 구성될 수 있다.The semiconductor device according to an embodiment of the present invention includes: an active filament formed on a semiconductor substrate and including a first region and a second region surrounding at least one side of the first region; And a fin gate extending to overlap the upper surface and the side surface of the active pillar, wherein the first region of the active pillar may be composed of a semiconductor layer having a lattice constant smaller than that of the second region of the active pillar .

또한, 본 발명의 일 실시예에 따른 저항 변화 메모리 장치는 채널 영역 및 상기 채널 영역 양측에 위치하는 P 타입 소스 및 드레인을 포함하는 액티브 필라, 상기 액티브 필라의 채널 영역의 상면 및 측면을 감싸도록 연장되는 핀 게이트, 상기 액티브 필라 및 상기 핀 게이트 사이에 개재되는 게이트 절연막 및상기 드레인과 전기적으로 연장되는 가변 저항을 포함하고, 상기 액티브 필라는 내부 영역 및 상기 내부 영역의 적어도 일면을 감싸도록 형성되는 외부 영역을 포함하고, 상기 내부 영역과 외부 영역의 접합 계면에서 압축 스트레스(compress stress)가 발생되도록 구성된다. Also, the resistance change memory device according to an embodiment of the present invention includes an active filer including a channel region and a P-type source and drain located on both sides of the channel region, an active filament And a variable resistor electrically extended with the drain, wherein the active pillar includes an inner region and an outer region formed to surround at least one surface of the inner region, And a compress stress is generated at a junction interface between the inner region and the outer region.

또한, 본 발명의 일 실시예에 따른 반도체 장치의 제조방법은, 반도체 기판 상에 내부의 물질이 외부의 물질보다 작은 격자 상수를 갖도록 구성된 액티브 필라를 형성하는 단계; 상기 액티브 필라의 표면에 게이트 절연막을 형성하는 단계; 및 상기 액티브 필라의 3면을 감싸도록 상기 게이트 절연막 상부에 핀 게이트를 형성하는 단계로 구성될 수 있다. According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method comprising: forming an active filament on a semiconductor substrate, the active filament having a lattice constant smaller than that of an external material; Forming a gate insulating film on a surface of the active pillars; And forming a pin gate on the gate insulating film so as to surround three sides of the active pillars.

본 발명에 따르면, 내부 및 외부를 갖는 필라에 있어서, 실질적으로 채널이 형성되는 내부를 외부에 비해 작은 격자 상수를 갖는 물질로 구성할 수 있다. 이에 따라, 필라의 내부에 압축 스트레스가 인가됨에 따라, PMOS 트랜지스터의 채널 이동도 즉, 전류 구동 능력을 크게 증대시킬 수 있다. According to the present invention, in the pillars having the inside and the outside, the inside where the channels are formed substantially can be made of a material having a smaller lattice constant than the outside. Accordingly, as the compressive stress is applied to the inside of the pillar, the channel mobility of the PMOS transistor, that is, the current driving capability can be greatly increased.

또한, 핀게이트 사용에 의해 채널 3면으로부터 게이트 전계를 인가받게 되어, PMOS 트랜지스터의 동작 특성이 한 층 더 개선될 수 있다. In addition, by using the pin gate, the gate electric field is applied from the three surfaces of the channel, and the operation characteristics of the PMOS transistor can be further improved.

도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 핀 게이트를 갖는 PMOS 트랜지스터의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2는 본 발명의 일 실시예에 따라 제조된 핀 게이트를 갖는 PMOS 트랜지스터의 사시도이다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 핀 게이트를 갖는 PMOS 트랜지스터의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 핀 게이트를 갖는 PMOS 트랜지스터의 사시도이다.
도 5는 본 발명의 실시예에 따른 핀 게이트를 갖는 저항 변화 메모리 장치의 사시도이다.
도 6 내지 도 8은 본 발명의 다른 실시예에 핀 게이트를 갖는 반도체 장치의 필라를 보여주는 사시도이다.
FIGS. 1A to 1D are cross-sectional views for explaining a method of manufacturing a PMOS transistor having a pin gate according to an embodiment of the present invention.
2 is a perspective view of a PMOS transistor having a fin gate fabricated according to an embodiment of the present invention.
3A to 3E are cross-sectional views illustrating a method of manufacturing a PMOS transistor having a pin gate according to another embodiment of the present invention.
4 is a perspective view of a PMOS transistor having a pin gate according to another embodiment of the present invention.
5 is a perspective view of a resistance change memory device having a pin gate according to an embodiment of the present invention.
6 to 8 are perspective views showing a pillar of a semiconductor device having a pin gate according to another embodiment of the present invention.

이하, 본 발명의 바람직한 실시예를 자세히 설명하도록 한다. 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. Hereinafter, preferred embodiments of the present invention will be described in detail. BRIEF DESCRIPTION OF THE DRAWINGS The features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG. It should be understood, however, that the invention is not limited to the disclosed embodiments, but is capable of many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, To fully disclose the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. The dimensions and relative sizes of layers and regions in the figures may be exaggerated for clarity of illustration. Like reference numerals refer to like elements throughout the specification.

먼저, 도 1a을 참조하면, 반도체 기판(200)을 준비한다. 반도체 기판(200)은 예를 들어, 제 1 도전형 불순물, 예를 들어, n형의 불순물을 포함하는 Si 기판일 수 있다. 반도체 기판(200) 상부에 제 1 반도체층(210)을 증착한다. 제 1 반도체층(210)은 반도체 기판(200)의 격자 상수보다 작은 격자 상수를 갖는 물질이 이용될 수 있다. 본 실시예의 제 1 반도체층(210)은 예를 들어 SiC, AlN, GaN, ZnS, ZnO, ZnSe, CdS, BP 및 InN 중 선택되는 하나가 이용될 수 있다. 제 1 반도체층(210)은 이후, 실질적인 채널이 형성될 영역으로, 상기 채널 길이를 고려하여 그 두께가 결정될 수 있으며, 예를 들어, 에피택셜 성장 방식에 의해 단결정 성장될 수 있다. 에피택셜 성장 방식에 의해 제 1 반도체층(210)이 형성되는 경우, 다결정 상태로 형성되는 경우 보다 홀 모빌리티(hole mobility) 특성을 개선할 수 있다. First, referring to FIG. 1A, a semiconductor substrate 200 is prepared. The semiconductor substrate 200 may be, for example, a Si substrate containing a first conductivity type impurity, for example, an n-type impurity. A first semiconductor layer 210 is deposited on the semiconductor substrate 200. The first semiconductor layer 210 may be made of a material having a lattice constant smaller than that of the semiconductor substrate 200. As the first semiconductor layer 210 of this embodiment, for example, one selected from SiC, AlN, GaN, ZnS, ZnO, ZnSe, CdS, BP and InN may be used. The first semiconductor layer 210 may be a region in which a substantial channel is to be formed, and the thickness thereof may be determined in consideration of the channel length. For example, the first semiconductor layer 210 may be monocrystalline grown by an epitaxial growth method. When the first semiconductor layer 210 is formed by the epitaxial growth method, the hole mobility characteristics can be improved as compared with the case where the first semiconductor layer 210 is formed in the polycrystalline state.

도 1b를 참조하면, 제 1 반도체층(210) 및 반도체 기판(200)의 일부를 패터닝하여, 예비 필라(P)를 형성한다. 도면 부호 210a는 패터닝된 제 1 반도체층 및 200a는 패터닝된 반도체 기판 부분을 지시한다. 본 실시예의 예비 필라(P)는 일정 길이를 갖는 구조물, 즉, 라인 형태로 연장된 구조물일 수 있다.Referring to FIG. 1B, the first semiconductor layer 210 and a part of the semiconductor substrate 200 are patterned to form a pre-filler P. Reference numeral 210a denotes a patterned first semiconductor layer and 200a denotes a patterned semiconductor substrate portion. The pre-pillar P of this embodiment may be a structure having a certain length, that is, a structure extending in a line shape.

도 1c를 참조하면, 예비 필라(P)가 형성된 반도체 기판(200) 상부에 제 2 반도체층(222)을 형성한다. 제 2 반도체층(222)은 상기 반도체 기판(200)과 동일 물질, 예를 들어, Si로 형성될 수 있으며, 예를 들어, 에피택셜 성장 방식으로 형성될 수 있다. Referring to FIG. 1C, a second semiconductor layer 222 is formed on a semiconductor substrate 200 on which a pre-filler P is formed. The second semiconductor layer 222 may be formed of the same material as the semiconductor substrate 200, for example, Si, and may be formed by an epitaxial growth method, for example.

도 1d를 참조하면, 제 2 반도체층(222) 상부에 게이트 절연막(230) 및 게이트 도전물을 증착한다. 게이트 절연막(230)은 제 2 반도체층(222)의 산화 공정에 의해 형성될 수도 있고, TaO, TiO, BaTiO, BaZrO, ZrO, HfO, LaO, AlO, YO 및 ZrSi와 같은 금속 산화물, 질화물 또는 이들의 복합막을 증착하여 구성될 수도 있다. 게이트 도전물은 예를 들어, W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, Tisi, TaSi, TiW, TiON, TiAlON, WON, TaON 또는 도핑된 폴리실리콘막 중 적어도 하나로 구성될 수 있다.Referring to FIG. 1D, a gate insulating layer 230 and a gate conductive layer are deposited on the second semiconductor layer 222. The gate insulating layer 230 may be formed by an oxidation process of the second semiconductor layer 222 or may include a metal oxide such as TaO, TiO, BaTiO, BaZrO, ZrO, HfO, LaO, AlO, YO, and ZrSi, Or the like. The gate conductor may be formed of a material selected from the group consisting of W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ta, Tisi, TaSi, TiW, TiON, TiAlON, WON, TaON, or a doped polysilicon film.

도 2에 도시된 바와 같이, 게이트 도전물을 상기 액티브 필라(P)와 교차할 수 있도록 실질적인 라인 형태로 패터닝하여, 핀 게이트(Fin gate:240)를 형성한다. 게이트 도전물 패터닝시, 게이트 절연막(230)이 동시에 패터닝될 수 있다. 이에 따라, 핀 게이트(240)는 액티브 필라(P)의 상면 및 양측면과 오버랩될 수 있다. As shown in FIG. 2, a gate conductor is patterned in a substantially line shape so as to intersect with the active pillars P, thereby forming a fin gate 240. At the time of gate conductor patterning, the gate insulating film 230 can be simultaneously patterned. Thus, the pin gate 240 can overlap the top and both sides of the active pillars P.

핀 게이트(240) 양측의 액티브 필라(P)에 제 2 도전형의 불순물, 예를 들어, 고농도 n형의 불순물을 주입하여, 핀 게이트(240)를 중심으로 액티브 필라(P)의 일측에 소스(S)를 형성하고, 타측에 드레인(D)을 형성할 수 있다. 상기 소스(S) 및 드레인(D)은 GIDL(gate induced drain leakage)과 같은 단채널 효과를 줄일 수 있도록 LDD(lightly doped drain) 방식으로 형성될 수 있다.An impurity of a second conductivity type such as a high concentration n type impurity is implanted into the active pillars P on both sides of the pin gate 240, (S), and the drain (D) can be formed on the other side. The source S and drain D may be formed in a lightly doped drain (LDD) manner to reduce short channel effects such as gate induced drain leakage (GIDL).

저항 변화 메모리를 구현하는 경우, 드레인(D)과 전기적으로 연결되도록 공지의 방식으로 비트 라인과 가변 저항을 형성할 수 있다. When implementing the resistance change memory, the bit line and the variable resistor can be formed in a known manner to be electrically connected to the drain D.

이와 같은 핀 게이트(240)를 갖는 3차원 트랜지스터는 채널이 형성되는 액티브 필라(P) 내부를 외부 보다 작은 격자 상수를 갖는 반도체 물질로 형성한다. 액티브 필라(P)의 내부 및 외부의 접합 계면에서 격자 상수 차이에 따른 압축 스트레스가 발생될 수 있다. 이렇게 액티브 필라(P)의 내부에 압축 스트레스가 제공되면, 홀(hole)을 주 모빌리티로 하는 PMOS 트랜지스터의 캐리어 이동도가 크게 증대될 수 있다. 이에 따라, PMOS 트랜지스터의 커런트 구동 능력이 개선된다.The three-dimensional transistor having the pin gate 240 is formed of a semiconductor material having a lattice constant smaller than that of the outside, in the active filament P in which the channel is formed. A compressive stress due to a difference in lattice constant may be generated at the joint interface between the inside and the outside of the active filament P. If compression stress is provided inside the active filament P, the carrier mobility of the PMOS transistor having the hole as the main mobility can be greatly increased. Thus, the current driving capability of the PMOS transistor is improved.

도 3a을 참조하면, 반도체 기판(200)을 준비한다. 반도체 기판(200)은 예를 들어, 제 1 도전형 불순물, 예를 들어, n형의 불순물을 포함하는 Si 기판일 수 있다. n형의 불순물은 예를 들어, P 또는 As 이온이 이용될 수 있다. 반도체 기판(200) 상부에 제 1 반도체층(210) 및 제 2 반도체층(220)을 순차적으로 적층한다. 제 1 반도체층(210)은 Si으로 구성된 반도체 기판(200)보다는 격자 상수가 작은 물질이 이용될 수 있다. 제 1 반도체층(210)은 예를 들어, SiC, AlN, GaN, ZnS, ZnO, ZnSe, CdS, BP 및 InN 중 선택되는 하나가 이용될 수 있다. 제 1 반도체층(210)은 이후, 실질적인 채널이 형성될 영역으로, 상기 채널 길이를 고려하여 그 두께가 결정될 수 있다. 또한, 제 1 반도체층(210)은 홀 모빌리티(hole mobility) 특성을 고려하여, 에피택셜 성장 방식에 의해 단결정 성장될 수 있다. 제 1 반도체층(210) 상부에 제 2 반도체층(220)을 형성할 수 있다. 제 2 반도체층(220)은 예를 들어, 반도체 기판(200)과 동일 물질인 Si으로 형성될 수 있다. Referring to FIG. 3A, a semiconductor substrate 200 is prepared. The semiconductor substrate 200 may be, for example, a Si substrate containing a first conductivity type impurity, for example, an n-type impurity. As the n-type impurity, for example, P or As ion may be used. A first semiconductor layer 210 and a second semiconductor layer 220 are sequentially stacked on the semiconductor substrate 200. The first semiconductor layer 210 may be made of a material having a smaller lattice constant than that of the semiconductor substrate 200 made of Si. As the first semiconductor layer 210, for example, one selected from SiC, AlN, GaN, ZnS, ZnO, ZnSe, CdS, BP and InN may be used. The thickness of the first semiconductor layer 210 may be determined in consideration of the channel length. Also, the first semiconductor layer 210 can be monocrystallically grown by an epitaxial growth method in consideration of hole mobility characteristics. The second semiconductor layer 220 may be formed on the first semiconductor layer 210. The second semiconductor layer 220 may be formed of Si, which is the same material as the semiconductor substrate 200, for example.

도 3b를 참조하면, 제 2 반도체층(220), 제 1 반도체층(210) 및 반도체 기판(200)의 일부를 패터닝하여, 예비 필라(P1)를 형성할 수 있다. 도면 부호 220a는 패터닝된 제 2 반도체층, 210a는 패터닝된 제 1 반도체층 및 200a는 패터닝된 반도체 기판 부분을 지시한다. 예비 필라(P1)는 일정 길이를 가지며 연장될 수 있다. 즉, 예비 필라(P1)는 라인 구조물에 해당할 수 있다. Referring to FIG. 3B, the second semiconductor layer 220, the first semiconductor layer 210, and a part of the semiconductor substrate 200 may be patterned to form the preliminary pillars P1. Reference numeral 220a denotes a patterned second semiconductor layer, 210a denotes a patterned first semiconductor layer, and 200a denotes a patterned semiconductor substrate portion. The spare pillars P1 can be extended with a predetermined length. That is, the preliminary pillars P1 may correspond to line structures.

도 3c 및 도 4를 참조하면, 상기 예비 필라(P1, 도 3b 참조) 외부 표면에 상기 제 1 반도체층(210a)보다 큰 격자 상수를 갖는 제 3 반도체층(225)을 형성한다. 예를 들어, 제 3 반도체층(225)은 상기 반도체 기판(200) 및 제 2 반도체층(220a)과 동일한 물질인 Si로 형성될 수 있다. 아울러, 제 3 반도체층(225)은 에피택셜 성장 방식을 이용하여 형성될 수도 있고, 혹은 증착 및 스페이서 형성 공정에 의해 형성될 수도 있다. 이와 같은 제 3 반도체층(225)의 형성에 따라, 상기 제 1 반도체층(210a)은 제 1 반도체층(210a)보다 큰 격자 상수를 갖는 반도체 물질, 예를 들어, Si 물질에 의해 전 표면이 포위될 수 있다. 이로써 3차원 트랜지스터가 형성될 액티브 필라(P)가 형성될 수 있다.Referring to FIG. 3C and FIG. 4, a third semiconductor layer 225 having a larger lattice constant than the first semiconductor layer 210a is formed on the outer surface of the pre-pillar P1 (see FIG. 3B). For example, the third semiconductor layer 225 may be formed of Si, which is the same material as the semiconductor substrate 200 and the second semiconductor layer 220a. In addition, the third semiconductor layer 225 may be formed using an epitaxial growth method, or may be formed by a deposition and a spacer formation process. According to the formation of the third semiconductor layer 225, the first semiconductor layer 210a is entirely covered with a semiconductor material having a lattice constant larger than that of the first semiconductor layer 210a, for example, a Si material It can be surrounded. Thus, the active pillars P on which the three-dimensional transistors are to be formed can be formed.

도 3e를 참조하면, 상기 액티브 필라(P) 및 노출된 반도체 기판(200) 표면을 산화하여, 게이트 절연막(230)을 형성한다. 본 실시예의 게이트 절연막(230)은 산화 방식으로 형성하였지만, 여기에 한정되지 않고 증착 방식으로도 게이트 절연막(230)을 형성할 수 있다. 증착 방식으로 게이트 절연막(230)이 형성될 경우, TaO, TiO, BaTiO, BaZrO, ZrO, HfO, LaO, AlO, YO 및 ZrSi와 같은 금속 산화물, 질화물 또는 이들의 복합막이 이용될 수 있다. 또한, 반도체 기판(200) 표면에 형성되는 게이트 절연막(230)은 액티브 필라(P) 표면 보다 두껍게 형성되거나, 동일한 두께로 형성될 수 있다. Referring to FIG. 3E, the surface of the active pillars P and the exposed semiconductor substrate 200 are oxidized to form a gate insulating film 230. Although the gate insulating film 230 of the present embodiment is formed by the oxidation method, the gate insulating film 230 can be formed by an evaporation method without being limited thereto. When the gate insulating film 230 is formed by a deposition method, a metal oxide such as TaO, TiO, BaTiO, BaZrO, ZrO, HfO, LaO, AlO, YO and ZrSi, nitride or a composite film thereof may be used. In addition, the gate insulating layer 230 formed on the surface of the semiconductor substrate 200 may be thicker than the active pillars P, or may have the same thickness.

도 3e 및 도 5를 참조하면, 액티브 필라(P)가 형성된 반도체 기판(200) 구조물 상부에 게이트 도전물을 증착할 수 있다. 게이트 도전물은 예를 들어, W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, Tisi, TaSi, TiW, TiON, TiAlON, WON, TaON 또는 도핑된 폴리실리콘막 중 적어도 하나로 구성될 수 있다.Referring to FIGS. 3E and 5, a gate conductor may be deposited over the structure of the semiconductor substrate 200 on which the active pillars P are formed. The gate conductor may be formed of a material selected from the group consisting of W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ta, Tisi, TaSi, TiW, TiON, TiAlON, WON, TaON, or a doped polysilicon film.

다음, 게이트 도전물을 소정 부분 패터닝하여, 핀(fin) 게이트(240)를 형성할 수 있다. 핀 게이트(240)는 도 5에 도시된 바와 같이, 게이트 절연막(230)이 피복된 액티브 필라(P)의 상면 및 측면의 일부와 오버랩되도록 형성될 수 있다. The gate conductor may then be patterned in part to form a fin gate 240. The pin gate 240 may be formed to overlap with the top surface and a part of the side surface of the active pillar P coated with the gate insulating film 230, as shown in FIG.

핀 게이트(240) 양측의 액티브 필라(P)에 제 2 도전형의 불순물, 예를 들어 고농도 n형의 불순물을 주입하여, 핀 게이트(240)를 중심으로 액티브 필라(P)의 일측에 소스(S)를 형성하고, 타측에 드레인(D)을 형성할 수 있다. 상기 소스(S) 및 드레인(D)은 GIDL(gate-induced drain leakage)과 같은 단채널 효과를 줄일 수 있도록 LDD(lightly doped drain) 방식으로 형성될 수 있다. An impurity of a second conductivity type, for example, a high concentration n type impurity is implanted into the active pillars P on both sides of the pin gate 240, S, and the drain D can be formed on the other side. The source S and drain D may be formed in a lightly doped drain (LDD) manner to reduce short channel effects such as gate-induced drain leakage (GIDL).

그후, 드레인(D)과 전기적으로 연결되도록 공지의 방식으로 비트 라인(BL)과 연결되는 가변 저항(Rv)을 형성할 수 있다. 여기서 가변 저항(Rv)은 저항 메모리의 재료인 PCMO막, 상변화 메모리의 재료인 칼코게나이드막, 자기 메모리의 재료인 자성층, STTMRAM의 재료인 자화 반전 소자층 또는 폴리머 메모리의 재료인 폴리머층들이 다양하게 이용될 수 있다. 도면에 도시되지는 않았지만, 가변 저항(Rv)과 드레인(D) 사이에 가열 전극이 추가로 개재될 수 있다. Thereafter, a variable resistor Rv connected to the bit line BL may be formed in a known manner to be electrically connected to the drain D. Here, the variable resistor Rv may be formed of a material selected from the group consisting of a PCMO film which is a material of the resistance memory, a chalcogenide film which is a material of the phase change memory, a magnetic layer which is a material of the magnetic memory, a magnetization reversing element layer which is a material of the STTMRAM, It can be used variously. Although not shown in the drawing, a heating electrode may be further interposed between the variable resistor Rv and the drain D.

본 발명은 상기한 실시예에 한정되는 것만은 아니다. The present invention is not limited to the above embodiments.

도 6에 도시된 바와 같이, 예비 필라(P1)의 제 1 반도체층(210a)은 제 1 서브 반도체층(210-1), 제 2 서브 반도체층(210-2) 및 제 3 서브 반도체층(210-3)으로 구성될 수 있다. 상기 제 1 반도체층(210a)이 SiC로 구성되는 경우, 제 1 서브 반도체층(210-1) 및 제 3 서브 반도체층(210-3)은 C가 SiC의 화학 양론비 이하로 포함된 SiC층(이하, C 저농도 SiC층)일 수 있고, 제 2 서브 반도체층(210-2)은 C가 SiC의 화학 양론비 이상으로 포함된 SiC층(이하 C 고농도 SiC층)일 수 있다. SiC층은 C의 함량이 증대되는 경우, 격자 상수가 감소되는 경향이 있다. 그러므로, 제 1 반도체층(210a) 중에서도 실질적인 유효 채널 존(zone)에 가장 작은 격자 상수를 갖는 물질이 형성됨에 따라, 채널에서의 정공 이동도를 증대시킬 수 있다. 이와 같은 서브 반도체층들(210-1,210-2,210-3)은 증착 방식에 의해 적층 가능하다. 6, the first semiconductor layer 210a of the preliminary filer P1 includes a first sub-semiconductor layer 210-1, a second sub-semiconductor layer 210-2, and a third sub- 210-3. When the first semiconductor layer 210a is made of SiC, the first sub-semiconductor layer 210-1 and the third sub-semiconductor layer 210-3 are formed of a SiC layer containing C at a stoichiometric ratio of SiC or less (Hereinafter referred to as a C low-concentration SiC layer), and the second sub-semiconductor layer 210-2 may be a SiC layer (hereinafter, referred to as a C-high-concentration SiC layer) in which C is included in a stoichiometric ratio of SiC or more. When the content of C is increased in the SiC layer, the lattice constant tends to decrease. Therefore, among the first semiconductor layer 210a, the material having the smallest lattice constant is formed in a substantial effective channel zone, and thus the hole mobility in the channel can be increased. The sub-semiconductor layers 210-1, 210-2, and 210-3 may be stacked by a deposition method.

또한, 도 7에 도시된 바와 같이, 액티브 필라(P)는 제 1 반도체층(212) 상면이 노출되도록 구성될 수 있다. 이에 따라, 핀 게이트(240)와 제 1 반도체층(212)이 게이트 절연막(도시되지 않음)을 사이에 두고 오버랩될 수도 있다. 7, the active pillars P may be configured to expose the upper surface of the first semiconductor layer 212. [ Accordingly, the pin gate 240 and the first semiconductor layer 212 may overlap with each other with a gate insulating film (not shown) therebetween.

또한, 제 1 반도체층(212)의 상면이 노출되도록 액티브 필라(P)가 형성되는 경우, 도 8에 도시된 바와 같이, 상기 제 1 반도체층(212)은 적층된 Ge 저농도 SiGe층(212-1) 및 Ge 고농도 SiGe층(212-2)으로 구성될 수도 있다.8, the first semiconductor layer 212 may include a stacked Ge low-concentration SiGe layer 212-i, and an active pillar P- 1) and Ge high-concentration SiGe layer 212-2.

본 실시예에 따르면, 내부 및 외부를 갖는 필라에 있어서, 실질적으로 채널이 형성되는 내부를 외부에 비해 작은 격자 상수를 갖는 물질로 구성할 수 있다. 이에 따라, 필라의 내부에 압축 스트레스가 인가됨에 따라, PMOS 트랜지스터의 채널 이동도 즉, 전류 구동 능력을 크게 증대시킬 수 있다. According to the present embodiment, in the pillars having the inside and the outside, the inside where the channel is formed substantially can be made of a material having a smaller lattice constant than the outside. Accordingly, as the compressive stress is applied to the inside of the pillar, the channel mobility of the PMOS transistor, that is, the current driving capability can be greatly increased.

또한, 핀게이트 사용에 의해 채널 3면으로부터 게이트 전계를 인가받게 되어, MOS 트랜지스터의 동작 특성이 한 층더 개선될 수 있다. In addition, the gate electric field is applied from the three surfaces of the channel by using the pin gate, and the operation characteristics of the MOS transistor can be further improved.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but variations and modifications may be made without departing from the scope of the present invention. Do.

200 : 반도체 기판 210,210a : 제 1 반도체층
220, 220a : 제 2 반도체층 225 : 제 3 반도체층
240 : 핀 게이트
200: semiconductor substrate 210, 210a: first semiconductor layer
220, 220a: second semiconductor layer 225: third semiconductor layer
240: pin gate

Claims (18)

반도체 기판 상부에 형성되며, 제 1 영역 및 상기 제 1 영역의 적어도 한면을 둘러싸는 제 2 영역으로 구성되는 액티브 필라; 및
상기 액티브 필라의 상면 및 측면의 오버랩되도록 연장되는 핀(fin) 게이트를 포함하며,
상기 액티브 필라의 제 1 영역은 상기 액티브 필라의 제 2 영역 보다 작은 격자 상수를 갖는 반도체층으로 구성되는 반도체 장치.
An active filament formed on the semiconductor substrate and consisting of a first region and a second region surrounding at least one side of the first region; And
And a fin gate extending to overlap the top and side surfaces of the active pillars,
And the first region of the active pillars is composed of a semiconductor layer having a lattice constant smaller than that of the second region of the active pillars.
제 1 항에 있어서,
상기 액티브 필라 및 상기 핀 게이트 사이에 개재되는 게이트 절연막을 더 포함하는 반도체 장치.
The method according to claim 1,
And a gate insulating film interposed between the active pillar and the pin gate.
제 1 항에 있어서,
상기 액티브 필라는 상기 핀 게이트의 연장 방향과 실질적으로 수직인 방향으로 연장되고,
상기 제 1 영역은 상기 액티브 필라의 연장 방향과 실질적으로 평행한 방향으로 연장되는 반도체 장치.
The method according to claim 1,
The active pillars extend in a direction substantially perpendicular to an extending direction of the pin gate,
And the first region extends in a direction substantially parallel to the extending direction of the active pillars.
제 1 항에 있어서,
상기 반도체 기판 및 상기 제 2 영역 중 적어도 하나는 Si 포함 물질로 구성되는 반도체 장치.
The method according to claim 1,
Wherein at least one of the semiconductor substrate and the second region is made of a material containing Si.
제 1 항에 있어서,
상기 제 1 영역은 SiC, AlN, GaN, ZnS, ZnO, ZnSe, CdS, BP 및InN 중 선택되는 하나로 구성되는 반도체 장치.
The method according to claim 1,
Wherein the first region is made of one selected from SiC, AlN, GaN, ZnS, ZnO, ZnSe, CdS, BP and InN.
제 1 항에 있어서,
상기 제 1 영역이 SiC층으로 구성되는 경우,
상기 제 1 영역은 C가 SiC의 화학 양론비 이하로 포함된 C 저농도 SiC층, 상기 C가 SiC의 화학양론비 이상으로 포함된 C 고농도 SiC층, 및 상기 C가 SiC의 화학 양론비 이하로 포함된 C 저농도 SiC층을 포함하도록 구성되는 반도체 장치.
The method according to claim 1,
When the first region is composed of a SiC layer,
Wherein the first region comprises a C low concentration SiC layer in which C is less than or equal to the stoichiometric ratio of SiC, a C high concentration SiC layer in which C is included in a stoichiometric ratio or more of SiC, and C is less than or equal to the stoichiometric ratio of SiC C low-concentration SiC layer.
제 1 항에 있어서,
상기 핀 게이트 일측의 상기 액티브 필라에 형성되는 P타입 소스; 및
상기 핀 게이트 타측의 상기 액티브 필라에 형성되는 P타입 드레인을 더 포함하는 반도체 장치.
The method according to claim 1,
A P-type source formed on the active pillars on one side of the pin gate; And
And a P-type drain formed on the active pillars on the other side of the pin gate.
제 1 항에 있어서,
상기 제 1 영역은 상기 액티브 필라의 상부 표면을 통해 노출되도록 구성되는 반도체 장치.
The method according to claim 1,
Wherein the first region is configured to be exposed through an upper surface of the active pillar.
제 8 항에 있어서,
상기 제 1 반도체층이 SiC층으로 구성되는 경우인 경우,
상기 제 1 반도체층은 C가 SiC의 화학 양론비 이하로 포함된 C 저농도 SiC층 및 상기 C가 SiC의 화학양론비 이상으로 포함된 C 고농도 SiC층으로 구성되는 반도체 장치.
9. The method of claim 8,
In the case where the first semiconductor layer is composed of a SiC layer,
Wherein the first semiconductor layer is composed of a C low concentration SiC layer in which C is less than or equal to the stoichiometric ratio of SiC and a C high concentration SiC layer in which C is included in a stoichiometric ratio or more of SiC.
제 9 항에 있어서,
상기 제 1 반도체층은 C 저농도 Sic층 사이에 C 고농도 SiC가 개재되도록 구성되는 반도체 장치.
10. The method of claim 9,
Wherein the first semiconductor layer is structured such that a C high-concentration SiC is interposed between the C low-concentration Sic layers.
채널 영역 및 상기 채널 영역 양측에 위치하는 P 타입 소스 및 드레인을 포함하는 액티브 필라;
상기 액티브 필라의 채널 영역의 상면 및 측면을 감싸도록 연장되는 핀 게이트;
상기 액티브 필라 및 상기 핀 게이트 사이에 개재되는 게이트 절연막; 및
상기 드레인과 전기적으로 연장되는 가변 저항을 포함하고,
상기 액티브 필라는,
내부 영역; 및
상기 내부 영역의 적어도 일면을 감싸도록 형성되는 외부 영역을 포함하고, 상기 내부 영역과 외부 영역의 접합 계면에서 압축 스트레스(compress stress)가 발생되도록 구성되는 저항 변화 메모리 장치.
An active filament including a channel region and a P-type source and drain located on both sides of the channel region;
A pin gate extending to cover an upper surface and a side surface of the channel region of the active pillars;
A gate insulating film interposed between the active pillars and the fin gate; And
And a variable resistor that is electrically extended with the drain,
The active pillar includes:
Inner region; And
And an outer region formed to surround at least one side of the inner region, wherein compress stress is generated at a junction interface between the inner region and the outer region.
제 11 항에 있어서,
상기 액티브 필라는 내부 영역은 상기 제 2 영역보다 작은 격자 상수를 갖는 물질로 구성되는 저항 변화 메모리 장치.
12. The method of claim 11,
And the active region of the active region is made of a material having a lattice constant smaller than that of the second region.
제 12 항에 있어서,
상기 내부 영역은 SiC, AlN, GaN, ZnS, ZnO, ZnSe, CdS, BP 및 InN 중 선택되는 하나의 물질을 포함하도록 구성되고,
상기 외부 영역은 Si층을 포함하도록 구성되는 저항 변화 메모리 장치.
13. The method of claim 12,
Wherein the inner region comprises one material selected from SiC, AlN, GaN, ZnS, ZnO, ZnSe, CdS, BP and InN,
And the outer region is configured to include a Si layer.
반도체 기판 상에 내부의 물질이 외부의 물질보다 작은 격자 상수를 갖도록 구성된 액티브 필라를 형성하는 단계;
상기 액티브 필라의 표면에 게이트 절연막을 형성하는 단계; 및
상기 액티브 필라의 3면을 감싸도록 상기 게이트 절연막 상부에 핀 게이트를 형성하는 단계를 포함하는 반도체 장치의 제조방법.
Forming an active filament on the semiconductor substrate such that the internal material has a smaller lattice constant than the external material;
Forming a gate insulating film on a surface of the active pillars; And
And forming a pin gate on the gate insulating film so as to surround three sides of the active pillars.
제 14 항에 있어서,
상기 액티브 필라를 형성하는 단계는,
상기 반도체 기판 상부에 상기 반도체 기판보다 작은 격자 상수를 갖는 제 1 반도체층을 형성하는 단계;
상기 제 1 반도체층 및 상기 반도체 기판의 일부를 패터닝하여 예비 필라를 형성하는 단계; 및
상기 예비 필라가 형성된 상기 반도체 기판 상부에 상기 반도체 기판과 실질적으로 동일한 격자 상수를 갖는 제 2 반도체층을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
15. The method of claim 14,
Wherein forming the active pillars comprises:
Forming a first semiconductor layer having a lattice constant smaller than that of the semiconductor substrate on the semiconductor substrate;
Patterning the first semiconductor layer and a portion of the semiconductor substrate to form a preliminary pillar; And
And forming a second semiconductor layer having a lattice constant substantially equal to that of the semiconductor substrate on the semiconductor substrate on which the preliminary pillar is formed.
제 15 항에 있어서,
상기 반도체 기판 및 상기 제 2 반도체층 중 적어도 하나는 Si 물질을 포함하는 반도체 장치의 제조방법.
16. The method of claim 15,
Wherein at least one of the semiconductor substrate and the second semiconductor layer includes a Si material.
제 16 항에 있어서,
상기 제 1 반도체층 및 제 2 반도체층은 에피택셜 성장 방식으로 형성하는 반도체 장치의 제조방법.
17. The method of claim 16,
Wherein the first semiconductor layer and the second semiconductor layer are formed by an epitaxial growth method.
제 14 항에 있어서,
상기 제 1 반도체층은 SiC, AlN, GaN, ZnS, ZnO, ZnSe, CdS, BP 및 InN 중 선택되는 하나로 구성되는 반도체 장치의 제조방법.
15. The method of claim 14,
Wherein the first semiconductor layer is made of one selected from SiC, AlN, GaN, ZnS, ZnO, ZnSe, CdS, BP and InN.
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