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KR20150103318A - 개선된 격리를 갖는 증폭기들 - Google Patents

개선된 격리를 갖는 증폭기들 Download PDF

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KR20150103318A
KR20150103318A KR1020157022727A KR20157022727A KR20150103318A KR 20150103318 A KR20150103318 A KR 20150103318A KR 1020157022727 A KR1020157022727 A KR 1020157022727A KR 20157022727 A KR20157022727 A KR 20157022727A KR 20150103318 A KR20150103318 A KR 20150103318A
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transistor
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circuit
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셰리프 압델하렘
윌리엄 제임스 3세 비델맨
Original Assignee
퀄컴 인코포레이티드
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Abstract

개선된 격리를 갖는 증폭기들이 개시된다. 예시적인 설계에서, 장치(예를 들어, 무선 디바이스, 집적 회로 등)는 이득 트랜지스터, 제 1 및 제 2 캐스코드 트랜지스터들, 및 션트 트랜지스터를 갖는 증폭기를 포함한다. 이득 트랜지스터는 입력 신호를 수신하고 증폭된 신호를 제공한다. 제 1 캐스코드 트랜지스터는 이득 트랜지스터와 중간 노드 사이에 커플링되고 증폭된 신호를 수신한다. 제 2 캐스코드 트랜지스터는 중간 노드와 출력 노드 사이에 커플링되고 출력 신호를 제공한다. 션트 트랜지스터는 중간 노드와 회로 접지 사이에 커플링된다. 제 1 및 제 2 캐스코드 트랜지스터들은 출력 신호를 제공하도록 인에이블된다. 션트 트랜지스터는 (i) 캐스코드 트랜지스터들이 인에이블될 때 디스에이블되고, (ii) 캐스코드 트랜지스터들이 디스에이블될 때 중간 노드를 회로 접지에 단락시키도록 인에이블된다.

Description

개선된 격리를 갖는 증폭기들{AMPLIFIERS WITH IMPROVED ISOLATION}
관련 출원들에 대한 상호참조
[0001] 본 출원은 2013년 1월 25일 출원되고 공동으로 소유되는 미국 정식 특허 출원 번호 제13/750,878호를 우선권으로 주장하며, 상기 미국 특허의 내용물들은 그 전체가 인용에 의해 본원에 명시적으로 포함된다.
분야
[0002] 본 개시는 일반적으로 전자기기에 관한 것으로서, 보다 구체적으로 증폭기들에 관한 것이다.
[0003] 무선 통신 시스템에서 무선 디바이스(예를 들어, 셀룰러 전화 또는 스마트폰)는 양방향 통신을 위해 데이터를 전송 및 수신할 수 있다. 무선 디바이스는 데이터 전송을 위한 전송기 및 데이터 수신을 위한 수신기를 포함할 수 있다. 데이터 전송을 위해, 전송기는 변조된 신호를 획득하기 위해 데이터로 라디오 주파수(RF) 캐리어 신호를 변조하고, 적절한 전송 전력 레벨을 갖는 출력 RF 신호를 획득하기 위해 변조된 RF 신호를 증폭하고, 안테나를 통해 기지국에 출력 RF 신호를 전송할 수 있다. 데이터 수신을 위해, 수신기는 안테나를 통해 수신된 RF 신호를 획득하고, 기지국에 의해 송신된 데이터를 복구하기 위해 수신된 RF 신호를 증폭 및 프로세싱할 수 있다.
[0004] 무선 디바이스는 상이한 목적들을 위해 상이한 타입들의 증폭기들을 포함할 수 있다. 예를 들어, 무선 디바이스는 수신기 내의 LNA(low noise amplifier), 전송기 내의 DA(driver amplifier) 및 PA(power amplifier), 및 수신기 및/또는 전송기 내의 VGA(variable gain amplifier)를 포함할 수 있다. 무선 디바이스는 함께 커플링되는 출력들을 갖는 다수의 증폭기들을 포함할 수 있으며, 각각의 증폭기는 출력 신호를 제공하도록 인에이블 또는 출력 신호를 제공하지 않도록 디스에이블된다. 누설된 신호로 인한 성능 저하를 완화하기 위해 증폭기가 디스에이블될 때 양호한 격리를 제공하는 것이 바람직할 수 있다.
[0005] 도 1은 무선 시스템들과 통신하는 무선 디바이스를 도시한다.
[0006] 도 2는 캐리어 어그리게이션(CA)의 다양한 예들을 도시한다.
[0007] 도 3은 도 1의 무선 디바이스의 블록도를 도시한다.
[0008] 도 4는 LNA의 예시적인 설계를 도시한다.
[0009] 도 5는 개선된 격리를 갖는 LNA의 예시적인 설계를 도시한다.
[0010] 도 6은 단일-입력 다중-출력(SIMO) LNA의 예시적인 설계를 도시한다.
[0011] 도 7a 내지 도 7c는 개선된 격리를 갖는 SIMO LNA의 3개의 예시적인 설계들을 도시한다.
[0012] 도 8a 및 도 8b는 개선된 격리를 갖는 다중-입력 다중-출력(MIMO) LNA의 2개의 예시적인 설계들을 도시한다.
[0013] 도 9는 바이어스 전압들 및 제어 신호들을 생성하기 위한 회로들을 도시한다.
[0014] 도 10은 개선된 격리를 갖거나 갖지 않는 LNA들에 대한 격리의 플롯들을 도시한다.
[0015] 도 11은 증폭을 수행하기 위한 프로세스를 도시한다.
[0016] 아래에 제시되는 상세한 설명은 본 개시의 예시적인 설계들의 설명으로서 의도되며 본 개시가 실시될 수 있는 유일한 설계들만을 표현하도록 의도되는 것은 아니다. "예시적인" 이란 용어는 "예, 인스턴스 또는 예시로서 작용하는 것"을 의미하도록 본 명세서에서 이용된다. "예시적인" 것으로서 본 명세서에서 설명되는 임의의 설계는 반드시 다른 설계들보다 선호되거나 유리한 것으로서 해석될 필요는 없다. 상세한 설명은 본 개시의 예시적인 설계들의 완전한 이해를 제공하기 위한 특정한 세부사항들을 포함한다. 본 명세서에서 설명되는 예시적인 설계들은 이들 특정한 세부사항들 없이 실시될 수 있다는 것이 당업자들에게 자명할 것이다. 몇몇 인스턴스들에서, 잘 알려진 구조들 및 디바이스들은 본 명세서에서 제시되는 예시적인 설계들의 신규성을 모호하게 하지 않도록 블록도 형태로 도시된다.
[0017] 개선된 격리를 갖는 증폭기들이 본 명세서에서 개시된다. 이들 증폭기들은 무선 통신 디바이스들(예를 들어, 셀룰러 전화들, 스마트폰들 등), 테블릿들, 개인용 디지털 보조기기들(PDA들), 핸드헬드 디바이스들, 무선 모뎀들, 랩톱 컴퓨터들, 스마트북들, 넷북들, 코드리스 전화, 무선 로컬 루프(WLL) 스테이션들, 블루투스 디바이스들, 소비자 전자 디바이스들 등과 같은 다양한 전자 디바이스들을 위해 이용될 수 있다. 명확성을 위해 무선 통신 시스템에서 개선된 격리를 갖는 증폭기들의 이용은 아래에서 설명된다.
[0018] 도 1은 무선 통신 시스템(120)과 통신하는 무선 디바이스(110)를 도시한다. 무선 시스템(120)은 각각 LTE(Long Term Evolution) 시스템, CDMA(Code Division Multiple Access) 시스템, GSM(Global System for Mobile Communications) 시스템, WLAN(wireless local area network) 시스템, 또는 몇몇 다른 무선 시스템일 수 있다. CDMA 시스템은 WCDMA(Wideband CDMA), CDMA 1X, TD-SCDMA(Time Division Synchronous CDMA), 또는 몇몇 다른 버전의 CDMA를 구현할 수 있다. 단순함을 위해, 도 1은 3개의 기지국들(130, 132 및 134) 및 하나의 시스템 제어기(140)를 포함하는 무선 시스템(120)을 도시한다. 일반적으로, 각각의 무선 시스템은 임의의 수의 기지국들 및 임의의 세트의 네트워크 엔티티들을 포함할 수 있다. 기지국은 노드B, 이볼브드 노드B(eNB), 액세스 포인트 등으로서 또한 지칭될 수 있다.
[0019] 무선 디바이스(110)는 사용자 장비(UE), 모바일 스테이션, 단말, 액세스 단말, 가입자 유닛, 스테이션 등으로서 또한 지칭될 수 있다. 무선 디바이스(110)는 셀룰러 전화, 스마트폰, 태블릿, 무선 모뎀, 개인용 디지털 보조기기(PDA), 핸드헬드 디바이스, 랩톱 컴퓨터, 스마트북, 넷북, 코드리스 전화, 무선 로컬 루프(WLL) 스테이션, 블루투스 디바이스 등일 수 있다. 무선 디바이스(110)는 무선 시스템(120)과 통신할 수 있다. 무선 디바이스(110)는 브로드캐스트 스테이션들로부터 신호들, 하나 또는 그 초과의 GNSS(global navigation satellite systems)에서 위성들(예를 들어, 위성(150))로부터 신호들 등을 또한 수신할 수 있을 수 있다. 무선 디바이스(110)는 LTE, WCDMA, CDMA 1X, TD-SCDMA, GSM, 802.11 등과 같은 무선 통신을 위한 하나 또는 그 초과의 라디오 기술들을 지원할 수 있다.
[0020] 무선 디바이스(110)는 1000MHz(megahertz) 보다 낮은 주파수들을 커버하는 저-대역(LB), 1000 MHz 내지 2300 MHz의 주파수들을 커버하는 중-대역(MB) 및/또는 2300 MHz보다 높은 주파수들을 커버하는 고-대역(HB)에서 동작할 수 있을 수도 있다. 예를 들어, 저-대역은 698 내지 960 MHz를 커버할 수 있고, 중-대역은 1475 MHz 내지 2170 MHz를 커버할 수 있고 고-대역은 2300 MHz 내지 2690 MHz 및 3400 MHz 내지 3800 MHz를 커버할 수 있다. 저-대역, 중-대역 및 고-대역은 대역들의 3개의 그룹들(또는 대역 그룹들)을 지칭하며, 각각의 대역 그룹은 다수의 주파수 대역들(또는 단순히 "대역들")을 포함한다. 각각의 대역은 200 MHz까지 커버할 수 있다. LTE 릴리즈 11은 LTE/UMTS 대역들로서 지칭되고 공개적으로 입수 가능한 문서 3GPP TS 36.101에서 나열되는 35개의 대역들을 지원한다. 일반적으로, 임의의 수의 대역 그룹들이 정의될 수 있다. 각각의 대역 그룹은, 위에서 주어진 주파수 범위들 중 임의의 것에 매칭하거나 매칭하지 않을 수 있는 임의의 주파수들의 범위를 커버할 수 있다. 각각의 대역 그룹은 임의의 수의 대역들을 포함할 수 있다.
[0021] 무선 디바이스(110)는 다수의 캐리어들 상의 동작인 캐리어 어그리게이션을 지원할 수 있다. 캐리어 어그리게이션은 또한 다중-캐리어 동작으로 지칭될 수 있다. 캐리어는 통신을 위해 이용되는 주파수들의 범위를 지칭할 수 있고 특정한 특성들과 연관될 수 있다. 예를 들어, 캐리어는 캐리어 상의 동작을 설명하는 시스템 정보 및/또는 제어 정보와 연관될 수 있다. 캐리어는 또한 컴포넌트 캐리어(CC), 주파수 채널, 셀 등으로서 지칭될 수 있다. 대역은 하나 또는 그 초과의 캐리어들을 포함할 수 있다. 각각의 캐리어는 LTE에서 20MHz까지 커버할 수 있다. 무선 디바이스(110)는 LTE 릴리즈 11에서는 하나 또는 둘의 대역들에서 5개까지의 캐리어들로 구성될 수 있다.
[0022] 일반적으로 캐리어 어그리게이션(CA)은 2개의 타입들 - 인트라-대역 CA 및 인터-대역 CA - 로 카테고리화될 수 있다. 인트라-대역 CA는 동일한 대역 내의 다수의 캐리어들 상의 동작을 지칭한다. 인터-대역 CA는 상이한 대역들에서 다수의 캐리어들 상의 동작을 지칭한다.
[0023] 도 2는 무선 디바이스(110)에 의해 지원될 수 있는 다양한 CA 시나리오들을 도시한다. 단순함을 위해, 도 2는 인터-대역 CA에 대한 대역에서 단지 하나의 캐리어들로 구성되는 무선 디바이스(110)를 도시한다. 일반적으로, 무선 디바이스(110)는 주어진 대역에서 하나 또는 그 초과의 캐리어들로 구성될 수 있다.
[0024] 시나리오(210)는 무선 디바이스(110)를 위해 구성되는, 저-대역의 대역 X에서 하나의 캐리어(C1) 및 중-대역의 대역 Y에서 하나의 캐리어(C2)를 갖는 인터-대역 CA를 커버한다. 시나리오(220)는 무선 디바이스(110)를 위해 구성되는, 중-대역의 대역 X에서 하나의 캐리어(C1) 및 고-대역의 대역 Y에서 하나의 캐리어(C2)를 갖는 인터-대역 CA를 커버한다. 시나리오(230)는 무선 디바이스(110)를 위해 구성되는, 저-대역의 대역 X에서 하나의 캐리어(C1) 및 고-대역의 대역 Y에서 하나의 캐리어(C2)를 갖는 인터-대역 CA를 커버한다.
[0025] 시나리오(240)는 무선 디바이스(110)를 위해 구성되는, 저-대역의 대역 X에서 하나의 캐리어(C1) 및 또한 저-대역의 대역 Y에서 하나의 캐리어(C2)를 갖는 인터-대역 CA를 커버한다. 시나리오(250)는 무선 디바이스(110)를 위해 구성되는, 중-대역의 대역 X에서 하나의 캐리어(C1) 및 또한 중-대역의 대역 Y에서 하나의 캐리어(C2)를 갖는 인터-대역 CA를 커버한다. 시나리오(260)는 무선 디바이스(110)를 위해 구성되는, 고-대역의 대역 X에서 하나의 캐리어(C1) 및 또한 고-대역의 대역 Y에서 하나의 캐리어(C2)를 갖는 인터-대역 CA 을 커버한다.
[0026] 시나리오(270)는 무선 디바이스(110)를 위해 구성되는, 저-대역, 또는 중-대역, 또는 고-대역의 대역 X에서 2개의 인접한 캐리어들(C1 및 C2)을 갖는 연속적 인트라-대역 CA를 커버한다. 시나리오(280)는 무선 디바이스(110)를 위해 구성되는, 저-대역, 또는 중-대역, 또는 고-대역의 대역 X에서 2개의 비-인접한 캐리어들(C1 및 C2)을 갖는 비-연속적 인트라-대역 CA를 커버한다.
[0027] 도 2는 캐리어 어그리게이션의 몇몇 예들을 도시한다. 캐리어 어그리게이션은 또한 대역들 및 대역 그룹들의 다른 결합들에 대해 지원될 수 있다.
[0028] 무선 디바이스(110)는 상이한 주파수들에서 다수의 전송된 신호들을 동시에 수신할 수 있다. 이들 다수의 전송된 신호들은 캐리어 어그리게이션을 위해 상이한 주파수들로 다수의 캐리어들 상에서 하나 또는 그 초과의 기지국들에 의해 송신될 수 있다. 이들 다수의 전송된 신호들은 또한 CoMP(coordinated multi-point) 전송, 핸드오버 등을 위해 상이한 기지국들에 의해 송신될 수 있다. 이들 다수의 전송된 신호들은 또한 동시성 음성/데이터, 또는 데이터/데이터, 또는 음성/음성 등에 대한 상이한 무선 시스템들에 의해 송신될 수 있다.
[0029] 도 3은 도 1의 무선 디바이스(110)의 예시적인 설계의 블록도를 도시한다. 예시적인 설계에서, 무선 디바이스(110)는 주 안테나(310)에 커플링되는 트랜시버(320), 보조 안테나(312)에 커플링되는 트랜시버들(322) 및 데이터 프로세서/제어기(380)를 포함한다. 트랜시버(320)는 안테나 인터페이스 회로(324), 다수(K)의 LNA들(330a-330k), 수신 회로들(340), 전송 회로들(350) 및 K개의 전력 증폭기들(PA들)(360a-360k)을 포함한다. 트랜시버(322)는 안테나 인터페이스 회로(326), 다수(M)의 LNA들(332a-332m), 수신 회로들(342), 전송 회로들(352) 및 M개의 PA들(362a-362m)을 포함한다. 트랜시버들(320 및 322)은 다수의 주파수 대역들, 캐리어 어그리게이션, 다수의 라디오 기술들, 다수의 무선 시스템들, 수신 다이버시티, 다수의 전송 안테나들로부터 다수의 수신 안테나들로의 MIMO(multiple-input multiple-output) 전송 등을 지원할 수 있다.
[0030] 데이터 수신에 대해, 안테나(310)는 기지국들 및/또는 다른 전송기 스테이션들로부터 신호들을 수신하고, 수신된 RF 신호를 제공하며, 이 수신된 RF 신호는 안테나 인터페이스 회로(324)를 통해 라우팅되고 입력 RF 신호로서 선택된 LNA(330)에 제공된다. 안테나 인터페이스 회로(324)는 스위치들, 듀플렉서들, 다이플렉서들, 전송 필터들, 수신 필터들, 매칭 회로들 등을 포함할 수 있다. 선택된 LNA(330)는 입력 RF 신호를 증폭하고 하나 또는 그 초과의 증폭된 RF 신호들을 수신 회로들(340)에 제공한다. 수신 회로들(340)은 RF로부터 기저대역으로 증폭된 RF 신호를 각각 하향변환하고, 하향변환된 신호를 필터링 및 증폭하고, 입력 기저대역 신호들을 데이터 프로세서(380)에 제공한다. 수신 회로들(340)은 믹서들, 필터들, 증폭기들, 매칭 회로들, 발진기들, 로컬 발진기(LO) 생성기들, 위상 동기 루프들(PLL들) 등을 포함할 수 있다.
[0031] 데이터 전송을 위해, 데이터 프로세서(380)는 전송될 데이터를 프로세싱(예를 들어, 인코딩 및 변조)하고 하나 또는 그 초과의 출력 기저대역 신호들을 전송 회로들(350)에 제공한다. 전송 회로들(350)은 각각의 출력 기저대역 신호를 증폭, 필터링하여 기저대역으로부터 RF로 상향변환하고 변조된 신호를 선택된 PA(360)에 제공한다. 전송 회로들(350)은 증폭기들, 필터들, 믹서들, 매칭 회로들, 발진기들, LO 생성기들, PLL들 등을 포함할 수 있다. 선택된 PA(360)는 변조된 신호를 증폭하고 적절한 전송 전력 레벨을 갖는 출력 RF 신호를 제공한다. 출력 RF 신호는 안테나 인터페이스 회로(324)를 통해 라우팅되고 안테나(310)를 통해 전송된다.
[0032] 트랜시버(322) 내의 LNA들(332), 수신 회로들(342), 전송 회로들(352), 및 PA들(362)은 트랜시버(320) 내의 LNA들(330), 수신 회로들(340), 전송 회로들(350) 및 PA들(360)과 유사한 방식으로 동작할 수 있다. 트랜시버들(320 및 322)은 또한 도 3에서 도시되지 않은 다른 회로들을 포함할 수 있다. 트랜시버들(320 및 322) 중 일부 또는 모두 다는 하나 또는 그 초과의 아날로그 집적 회로들(IC들), RF IC들(RFIC들), 믹싱된-신호 IC들 등 상에서 구현될 수 있다. 예를 들어, LNA들(330) 및 수신 회로들(340)은 RFIC 등일 수 있는 하나의 모듈들 상에서 구현될 수 있다. 트랜시버들(320 및 322)의 회로들은 다른 방식들로 또한 구현될 수 있다.
[0033] 데이터 프로세서/제어기(380)는 무선 디바이스(110)에 대한 다양한 기능들을 수행할 수 있다. 예를 들어, 데이터 프로세서(380)는 수신기 회로들(340 및 342)을 통해 수신되는 데이터 및 전송 회로들(350 및 352)을 통해 전송되는 데이터에 대한 프로세싱을 수행할 수 있다. 제어기(380)는 트랜시버들(320 및 322) 내의 다양한 회로들의 동작을 제어할 수 있다. 메모리(382)는 데이터 프로세서/제어기(380)에 대한 프로그램 코드들 및 데이터를 저장할 수 있다. 데이터 프로세서/제어기(380)는 하나 또는 그 초과의 주문형 집적 회로들(ASIC들) 및/또는 다른 IC들 상에 구현될 수 있다.
[0034] 도 3의 LNA들(330 및 332)은 다양한 방식들로 구현될 수 있다. LNA들(330 및 332)의 몇몇 예시적인 회로 설계들이 아래에서 설명된다. LNA들(330 및 332)은 또한 다양한 타입들의 트랜지스터들로 구현될 수 있다. NMOS(N-channel metal oxide semiconductor) 트랜지스터들을 통한 LNA들(330 및 332)의 몇몇 예시적인 회로 설계들이 아래에서 설명된다.
[0035] 도 4는 유도성 디제너레이션 및 캐스코드 셧오프를 갖는 LNA(400)의 예시적인 설계의 개략도를 도시한다. LNA(400)는 소스 디제너레이션 인덕터(412), 이득 트랜지스터(414) 및 캐스코드 트랜지스터(416)를 포함한다. 이득 트랜지스터(414)는 입력 RF 신호(RFin)를 수신하는 그의 게이트, 인덕터(412)의 한 단부에 커플링되는 그의 소스를 갖는다. 인덕터(412)의 다른 단부가 회로 접지에 커플링된다. 캐스코드 트랜지스터(416)는 이득 트랜지스터(414)의 드레인에 커플링되는 그의 소스 및 로드 회로(418)에 커플링되는 그의 드레인을 갖는다. 이득 트랜지스터(414) 및 캐스코드 트랜지스터(416)는 (도 4에서 도시된 바와 같이) NMOS 트랜지스터들로 또는 다른 타입들의 트랜지스터들로 구현될 수 있다.
[0036] 이득 트랜지스터(414)는 입력 RF 신호를 증폭하고, 증폭된 신호를 제공한다. 캐스코드 트랜지스터(416)는 증폭된 신호를 버퍼링하고, 출력 RF 신호(RFout)를 제공한다. 캐스코드 트랜지스터(416)는 그의 게이트에서의 바이어스 전압(Vbias)에 의해 제어된다. 캐스코드 트랜지스터(416)는 (i) Vbias 전압을 적합한 전압으로 세팅함으로써 인에이블 또는 턴 온되거나, (ii) Vbias 전압을 저 전압으로 세팅함으로써 디스에이블 또는 턴 오프될 수 있다. 이상적으로, 캐스코드 트랜지스터(416)가 디스에이블될 때, 개회로는 이득 트랜지스터(414)와 LNA(400)의 출력 사이에 있어야 한다. 그러나, 실제 구현에서, 캐스코드 트랜지스터(416)가 디스에이블될 때 캐스코드 트랜지스터(416)를 통한 누설 경로가 존재한다. 이 누설 경로는 이득 트랜지스터(414)와 로드 회로(418)에 커플링되는 다른 회로들(예를 들어, 하향변환기) 간의 격리를 열등하게 할 수 있고, 이는 바람직하지 않을 수 있다.
[0037] 본 개시의 양상에서, 증폭기가 디스에이블될 때, 증폭기는 개선된 격리를 제공할 수 있는 캐스코드 회로를 포함할 수 있다. 캐스코드 회로는 캐스코드 회로의 입력과 출력 사이에 신호를 통과시키거나, 또는 신호가 그것을 통해 통과하는 것을 차단할 수 있는 회로이다. 캐스코드 회로는 (i) 증폭기가 인에이블될 때 신호를 통과시키기 위한 관통 경로(through path) 및 (ii) 증폭기가 디스에이블될 때 더 나은 격리를 제공하기 위한 회로 접지로의 션트(shunt) 경로를 포함할 수 있다. 캐스코드 회로는 (i) 캐스코드 회로의 입력과 출력 간의 관통 경로를 위해 직렬로 커플링되는 다수의 캐스코드 트랜지스터들 및 (ii) 션트 경로를 위해 회로 접지와 중간 노드 사이에 커플링 션트 트랜지스터를 포함할 수 있다. 캐스코드 회로는 캐스코드 트랜지스터와 유사한 방식으로 버퍼링을 수행할 수 있고, 캐스코드 트랜지스터를 대체할 수 있다.
[0038] 도 5는 개선된 격리를 갖는 LNA(500)의 예시적인 설계의 개략도를 도시한다. LNA(500)는 도 3의 LNA들(330 및 332) 중 임의의 것을 위해 이용될 수 있다. 도 5에서 도시된 예시적인 설계에서, LNA(500)는 소스 디제너레이션 인덕터(512), 이득 트랜지스터(514) 및 캐스코드 회로(516)를 포함한다. 이득 트랜지스터(514)는 입력 RF 신호를 수신하는 그의 게이트, 인덕터(512)의 한 단부에 커플링되는 그의 소스 및 캐스코드 회로(516)에 커플링되는 그의 드레인을 갖는다. 인덕터(512)의 다른 단부는 회로 접지에 커플링된다. 이득 트랜지스터(514)는 또한 (소스 디제너레이션 인덕터 대신) 회로 접지에 직접 커플링되는 그의 소스를 가질 수 있다. 캐스코드 회로(516)는 추가로 로드 회로(518)에 커플링되고 출력 RF 신호를 제공한다. 이득 트랜지스터(514) 및 캐스코드 회로(516)는 (도 5에서 도시된 바와 같이) NMOS 트랜지스터들로 또는 다른 타입들의 트랜지스터들로 구현될 수 있다.
[0039] 도 5에서 도시된 예시적인 설계에서, 캐스코드 회로(516)는 (i) 스택(stack)으로 커플링되는 2개의 캐스코드 트랜지스터들(513 및 515) 및 (ii) 캐스코드 트랜지스터들(513 및 515)과 회로 접지 사이에 커플링되는 션트 트랜지스터(517)를 포함한다. 캐스코드 트랜지스터(513)는 이득 트랜지스터(514)의 드레인에 커플링되는 그의 소스, 바이어스 전압(Vbias)을 수신하는 그의 게이트, 및 노드 X에 커플링되는 그의 드레인을 갖는다. 캐스코드 트랜지스터(515)는 노드 X에 커플링되는 그의 소스, 트랜지스터(513)의 게이트에 커플링되고 Vbias 전압을 수신하는 그의 게이트, 및 로드 회로(518)에 커플링되고 출력 RF 신호를 제공하는 그의 드레인을 갖는다. 션트 트랜지스터(517)는 회로 접지에 커플링되는 그의 소스, 제어 신호(Cenb)를 수신하는 그의 게이트 및 노드 X에 커플링되는 그의 드레인을 갖는다 .
[0040] 캐스코드 트랜지스터들(513 및 515)은 도 4에서 도시된 캐스코드 트랜지스터(416)와 유사한 방식으로 인에이블 또는 디스에이블될 수 있다. 특히 캐스코드 트랜지스터들(513 및 515)은 트랜지스터들(513 및 515)의 게이트들에 적절한 바이어스 전압을 인가함으로써 인에이블될 수 있다. 이 경우에, 션트 트랜지스터(517)는 로우(low) 전압(또는 로직 로우)을 트랜지스터(517)의 게이트에 인가함으로써 디스에이블될 수 있다. 역으로, 캐스코드 트랜지스터들(513 및 515)은 트랜지스터(513 및 515)의 게이트들에 로우 바이어스 전압을 인가함으로써 디스에이블될 수 있다. 이 경우에, 트랜지스터(517)는 하이(high) 전압(또는 로직 하이)을 트랜지스터(517)의 게이트에 인가함으로써 인에이블될 수 있다. 트랜지스터(517)는 노드 X를 회로 접지로 풀링(pull)할 것이며, 이는 회로 접지로의 임의의 신호 누설을 단락시킬 것이다. 노드 X를 회로 접지로 단락시키는 것은 캐스코드 트랜지스터들(513 및 515)이 디스에이블될 때 격리를 개선할 수 있다.
[0041] 예시적인 설계에서, 캐스코드 트랜지스터들(513 및 515)은 아날로그 전압에 의해 제어될 수 있는 반면에, 션트 트랜지스터(517)는 디지털 제어 신호에 의해 제어될 수 있다. 캐스코드 트랜지스터들(513 및 515)은 적절한 바이어스 전압을 인가함으로써 인에이블될 수 있다. 트랜지스터들(513 및 515)의 바이어스 전압은 이득 트랜지스터(514)에 걸치는 드레인-소스 전압을 결정하고 이득 트랜지스터(514)를 포화상태(saturation)로 유지하도록 선택될 수 있다. 캐스코드 트랜지스터들(513 및 515)은 로우 전압(예를 들어, 0 볼트(V))을 인가함으로써 디스에이블될 수 있다. 션트 트랜지스터(517)는 그의 게이트에서 로직 하이(예를 들어, VDD)를 인가함으로써 인에이블되거나, 또는 로직 로우(예를 들어, 0V)를 인가함으로써 디스에이블될 수 있다.
[0042] 도 5에서 도시된 예시적인 설계에서, 캐스코드 회로(516)는 T-스위치형 구조를 가지며 션트 트랜지스터(517)에 커플링되는 2개의 캐스코드 트랜지스터들(513 및 515)을 포함한다. 캐스코드 트랜지스터들(513 및 515)은, 이들이 도 4의 캐스코드 트랜지스터(416)의 성능에 상응하는 성능을 제공할 수 있도록 설계될 수 있다. 예시적인 설계에서, 캐스코드 트랜지스터들(416, 513 및 515)은 유사한 폭을 가질 수 있고, 캐스코드 트랜지스터들(513 및 515)은 다음과 같이 캐스코드 트랜지스터(416)의 길이와 대략 동일한 결합된 길이를 가질 수 있다:
Figure pct00001
여기서 L은 캐스코드 트랜지스터(416)의 길이이고,
L1은 캐스코드 트랜지스터(513)의 길이이고,
L2는 캐스코드 트랜지스터(515)의 길이이다.
[0043] 예시적인 설계에서, 캐스코드 트랜지스터들(513 및 515)은 각각, 대략적으로
Figure pct00002
또는 캐스코드 트랜지스터(416)의 길이의 1/2의 길이를 가질 수 있다. 다른 예시적인 설계에서, 캐스코드 트랜지스터(513)는 대략적으로,
Figure pct00003
또는 캐스코드 트랜지스터(416)의 길이의 3/4의 길이 및
Figure pct00004
를 가질 수 있다. 또 다른 예시적인 설계에서, 캐스코드 트랜지스터(513)는
Figure pct00005
의 길이를 가질 수 있고, 캐스코드 트랜지스터(515)는
Figure pct00006
의 길이를 가질 수 있으며, 여기서 n은 정수 또는 정수가 아닌 값일 수 있다. 캐스코드 트랜지스터들(513 및 515)의 길이들은 또한 캐스코드 트랜지스터(416)의 길이의 일부 다른 퍼센티지일 수 있다. 캐스코드 트랜지스터들(513 및 515)의 결합된 길이를 캐스코드 트랜지스터(416)의 길이와 대략 동일하게 유지하는 것은, 트랜지스터들이 유사한 폭을 갖는다고 가정하면, 2개의 직렬-커플링된 캐스코드 트랜지스터들(513 및 515)이 단일 캐스코드 트랜지스터(416)와 유사한 성능을 제공할 수 있다는 것을 보장할 수 있다.
[0044] 일반적으로, 캐스코드 회로는 (i) 그의 입력과 출력 간의 관통 경로 및 (ii) 회로 접지와 관통 경로 내의 노드 간의 션트 경로를 포함할 수 있다. 관통 경로는 캐스코드 회로의 입력과 출력 사이에 커플링되는 하나 또는 그 초과의 트랜지스터들로 구현될 수 있다. 션트 경로는 회로 접지와 관통 경로 내의 노드 사이에 커플링되는 하나 또는 그 초과의 트랜지스터들로 구현될 수 있다. 캐스코드 회로는 관통 경로를 인에이블함으로써(예를 들어, 관통 경로 내의 트랜지스터(들)를 턴 온) 인에이블되고 션트 경로를 디스에이블(예를 들어, 션트 경로 내의 트랜지스터(들)를 턴 오프)함으로써 인에이블될 수 있다. 역으로, 캐스코드 회로는 관통 경로를 디스에이블(예를 들어, 관통 경로의 트랜지스터(들)를 턴 오프)하고 션트 경로를 인에이블(예를 들어, 션트 경로 내의 트랜지스터(들)를 턴 온)함으로써 디스에이블될 수 있다.
[0045] 도 5는 캐스코드 회로의 이용을 통한 개선된 격리를 갖는 LNA의 예시적인 설계를 도시한다. 개선된 격리를 갖는 LNA는 또한 다른 방식들로 구현될 수 있다. 다른 예시적인 설계에서, LNA는 LNA의 출력과 입력 사이에 커플링되는 피드백 회로를 포함할 수 있다. 피드백 회로는 레지스터, 커패시터, 트랜지스터, 몇몇 다른 회로 컴포넌트 또는 이들의 결합을 포함할 수 있다. 피드백 회로는 입력 매칭을 원조할 수 있고, LNA의 선형성을 또한 개선할 수 있다.
[0046] 도 6은 유도성 디제너레이션 및 캐스코드 셧오프를 갖는 SIMO LNA(600)의 예시적인 설계의 개략도를 도시한다. 도 6에서 도시된 예시적인 설계에서, LNA(600)는 소스 디제너레이션 인덕터(612), 이득 트랜지스터(614) 및 2개의 캐스코드 트랜지스터들(616 및 626)을 포함한다. 이득 트랜지스터(614)는 입력 RF 신호를 수신하는 그의 게이트 및 인덕터(612)의 한 단부에 커플링되는 그의 소스를 갖는다. 인덕터(612)의 다른 단부는 회로 접지에 커플링된다. 캐스코드 트랜지스터(616)는 이득 트랜지스터(614)의 드레인에 커플링되는 그의 소스, 제 1 바이어스 전압(Vbias1)을 수신하는 그의 게이트 및 로드 회로(618)에 커플링되는 그의 드레인을 갖는다. 캐스코드 트랜지스터(626)는 이득 트랜지스터(614)의 드레인에 커플링되는 그의 소스, 제 2 바이어스 전압(Vbias2)을 수신하는 그의 게이트 및 로드 회로(628)에 커플링되는 그의 드레인을 갖는다. 이득 트랜지스터(614) 및 캐스코드 트랜지스터들(616 및 626)은 도 6에서 도시된 바와 같이 NMOS 트랜지스터들로, 또는 다른 타입들의 트랜지스터들로 구현될 수 있다.
[0047] 도 6에서 도시된 예시적인 설계에서, 로드 회로(618)는 주 코일(682) 및 보조 코일(684)을 포함하는 변압기(680)를 포함한다. 주 코일(682)은 캐스코드 트랜지스터(616)의 드레인과 전력 공급기(VDD) 사이에 커플링된다. 보조 코일(684)은 제 1 하향변환기(도 6에서 도시되지 않음)에 제 1 차동 출력 RF 신호를 제공한다. 로드 회로(628)는 (i) 캐스코드 트랜지스터(626)의 드레인과 VDD 공급기 사이에 커플링되는 주 코일(692) 및 (ii) 제 2 하향변환기(도 6에서 도시되지 않음)에 제 2 차동 출력 RF 신호를 제공하는 보조 코일(694)을 갖는 변압기(690)를 포함한다.
[0048] SIMO LNA(600)는 임의의 주어진 순간에 단일-출력 모드 또는 다중-출력 모드에서 동작할 수 있다. 단일-출력 모드에서, SIMO LNA(600)는 (예를 들어, 캐리어들의 한 세트 상에서) 적어도 하나의 전송된 신호를 포함하는 입력 RF 신호를 수신하고 하나의 하향변환기에 대한 하나의 출력 RF 신호를 제공한다. 하나의 캐스코드 트랜지스터(616 또는 626)는 출력 RF 신호를 제공하도록 인에이블되고 다른 캐스코드 트랜지스터는 디스에이블된다. 다중-출력 모드에서, SIMO LNA(600)는 (예를 들어, 캐리어들의 2개의 세트들 상에서) 적어도 2개의 전송된 신호들을 포함하는 입력 RF 신호를 수신하고, 2개의 하향변환기들에 대한 2개의 출력 RF 신호들(예를 들어, 캐리어들의 각각의 세트에 대한 하나의 출력 RF 신호)을 제공한다. 캐스코드 트랜지스터(616 또는 626) 둘 다는 2개의 출력 RF 신호들을 제공하도록 인에이블된다.
[0049] 도 6에서 도시된 예시적인 설계에서, 캐스코드 트랜지스터들(616 및 626)은 버퍼링을 위해 이용되고 셧-오프 스위치로서 또한 이용된다. 예를 들어, 단일-출력 모드에서, 캐스코드 트랜지스터(616)는 제 1 하향변환기에 대한 출력 RF 신호를 제공하도록 인에이블될 수 있고, 캐스코드 트랜지스터(626)는 로드 회로(628)와 이득 트랜지스터(614) 간의 격리를 제공하도록 디스에이블될 수 있다. 제 2 하향변환기에 대한 LO 신호는 제 2 하향변환기를 통해 누설될 수 있고, 보조 코일(694)로부터 주 코일(692)로 커플링될 수 있다. 이상적으로, 캐스코드 트랜지스터(626)는 완전히 턴 오프되어야 하고, 누설된 LO 신호가 이득 트랜지스터(614)에 커플링하는 것을 차단해야 한다. 그러나, 실제 구현에서, 캐스코드 트랜지스터(626)는 제한된 격리를 갖고, 누설된 LO 신호의 일부가 캐스코드 트랜지스터(626)를 통해 커플링되고 이득 트랜지스터(614)에 제공된다. 누설된 LO 신호는 캐스코드 트랜지스터(616)를 통해 통과되고, 캐스코드 트랜지스터(616) 및 로드 회로(618)를 통해 수신되는 전송된 신호(들)의 성능을 저하시킬 수 있다.
[0050] 도 7a는 개선된 격리를 갖는 SIMO LNA(700)의 예시적인 설계의 개략도를 도시한다. LNA(700)는 도 3의 LNA들(330 및 332) 중 임의의 것에 대해 이용될 수 있다. 도 7a에서 도시된 예시적인 설계에서, LNA(700)는 소스 디제너레이션 인덕터(712), 이득 트랜지스터(714), 및 2개의 캐스코드 회로들(716 및 726)을 포함한다. 이득 트랜지스터(714)는 입력 RF 신호를 수신하는 그의 게이트, 인덕터(712)의 한 단부에 커플링되는 그의 소스 및 캐스코드 회로들(716 및 726)에 커플링되는 그의 드레인을 갖는다. 인덕터(712)의 다른 단부는 회로 접지에 커플링된다. 이득 트랜지스터(714)는 또한 (소스 디제너레이션 인덕터 대신) 회로 접지에 직접 커플링되는 그의 소스를 가질 수 있다. 캐스코드 회로(716)는 추가로 로드 회로(718)에 커플링되고, 제 1 출력 RF 신호(RFout1)를 제공한다. 캐스코드 회로(726)는 추가로 로드 회로(728)에 커플링되고 제 2 출력 RF 신호(RFout2)를 제공한다.
[0051] 도 7a에서 도시된 예시적인 설계에서, 캐스코드 회로(716)는 (i) 스택으로 커플링되는 2개의 캐스코드 트랜지스터들(713 및 715) 및 (ii) 캐스코드 트랜지스터들(713 및 715)과 회로 접지 사이에 커플링되는 션트 트랜지스터(717)를 포함한다. 캐스코드 트랜지스터들(713 및 715) 및 션트 트랜지스터(717)는 도 5의 캐스코드 트랜지스터들(513 및 515) 및 션트 트랜지스터(517)와 유사한 방식으로 커플링된다. 캐스코드 트랜지스터들(713 및 715)은 그의 게이트들에서 제 1 바이어스 전압(Vbias1)을 수신하고, 션트 트랜지스터(717)는 그의 게이트에서 제 1 제어 신호(Cenb1)를 수신한다. 캐스코드 회로(726)는 (i) 스택으로 커플링되는 2개의 캐스코드 트랜지스터들(723 및 725) 및 (ii) 캐스코드 트랜지스터들(723 및 725)과 회로 접지 사이에 커플링되는 션트 트랜지스터(727)를 포함한다. 캐스코드 트랜지스터들(723 및 725) 및 션트 트랜지스터(727)는 도 5의 캐스코드 트랜지스터들(513 및 515) 및 션트 트랜지스터(517)와 유사한 방식으로 커플링된다. 캐스코드 트랜지스터들(723 및 725)은 그의 게이트들에서 제 2 바이어스 전압(Vbias2)을 수신하고, 션트 트랜지스터(727)는 그의 게이트에서 제 2 제어 신호(Cenb2)를 수신한다.
[0052] 캐스코드 트랜지스터들(713 및 715)은 도 6의 캐스코드 트랜지스터(616)의 성능과 유사한 성능을 획득하기 위해 위에서 설명된 바와 같은 적합한 길이들로 구현될 수 있다. 유사하게, 캐스코드 트랜지스터들(723 및 725)은 도 6의 캐스코드 트랜지스터(626)와 유사한 성능을 획득하도록 적합한 길이들로 구현될 수 있다. 일 예시적인 설계에서, 캐스코드 트랜지스터들은 유사한 폭을 가질 수 있고, 캐스코드 트랜지스터들(713 및 715)의 길이들은, 예를 들어, 캐스코드 회로들(716 및 726)에 대해 유사한 성능을 획득하기 위해 캐스코드 트랜지스터(723 및 725)의 길이들에 각각 매칭한다. 다른 예시적인 설계에서, 캐스코드 트랜지스터들(713 및 715)의 길이들은, 예를 들어, 캐스코드 회로들(716 및 726)에 대해 상이한 성능 특성들을 획득하도록 트랜지스터들(723 및 725)의 길이들과 각각 상이할 수 있다.
[0053] SIMO LNA(700)는 또한 다른 방식들로 구현될 수 있다. 다른 예시적인 설계에서, SIMO LNA는 (소스 디제너레이션 인덕터 대신) 회로 접지에 직접 커플링되는 그의 소스를 갖는 이득 트랜지스터를 포함할 수 있다. 또 다른 예시적인 설계에서, SIMO LNA는 병렬로 커플링되고 입력 RF 신호를 수신하는 그의 게이트를 갖는 2개의 이득 트랜지스터들을 포함할 수 있다. 제 1 이득 트랜지스터는 도 7a에서 도시된 바와 같이 소스 디제너레이션 인덕터에 커플링되는 그의 소스를 가질 수 있다. 제 2 이득 트랜지스터는 회로 접지에 직접 커플링되는 그의 소스를 가질 수 있다. 제 1 이득 트랜지스터 또는 제 2 이득 트랜지스터 중 어느 하나가 선택될 수 있다.
[0054] 도 7a에서 도시된 예시적인 설계에서, 로드 회로(718)는 주 코일(782) 및 보조 코일(784)을 포함하는 변압기(780)를 포함한다. 주 코일(782)은 캐스코드 회로(716)와 VDD 공급기 사이에 커플링된다. 보조 코일(784)은 제 1 하향변환기(도 7a에서 도시되지 않음)에 제 1 차동 출력 RF 신호를 제공한다. 로드 회로(728)는 (i) 캐스코드 회로(726)와 VDD 공급기 사이에 커플링되는 주 코일(792) 및 (ii) 제 2 하향변환기(도 7a에서 도시되지 않음)에 제 2 차동 출력 RF 신호를 제공하는 보조 코일(794)을 갖는 변압기(790)를 포함한다.
[0055] 로드 회로들(718 및 728)은 다른 방식들로 또한 구현될 수 있다. 다른 예시적인 설계에서, 로드 회로는 인덕터 및 가능하게는, 캐스코드 트랜지스터의 드레인과 VDD 공급기 사이에 커플링되는 커패시터를 포함할 수 있다. 캐스코드 트랜지스터들(715 및 725)은 그의 드레인들에서 출력 RF 신호들을 제공할 수 있다. 또 다른 예시적인 설계에서, 로드 회로는 VDD 공급기에 커플링되는 그의 소스 및 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(715 또는 725))의 드레인에 커플링되는 그의 드레인을 갖는 PMOS(P-channel metal oxide semiconductor) 트랜지스터를 포함할 수 있다. PMOS 트랜지스터는 캐스코드 트랜지스터에 대한 활성 로드를 제공할 수 있다.
[0056] 단순함을 위해, 도 7a는 예를 들어, 캐리어 어그리게이션을 위해 동시에 수신되는 2개까지의 캐리어들의 세트들에 대해, 2개까지의 출력 RF 신호들을 2개까지의 로드 회로들(718 및 728)에 제공하기 위해 2개의 캐스코드 회로들(716 및 726)을 포함하는 SIMO LNA(700)를 도시한다. 일반적으로, SIMO LNA는 N개까지의 출력 RF 신호들을 제공하기 위해 N개의 로드 회로들에 커플링되는 N개의 캐스코드 회로들을 포함할 수 있으며, 여기서 N은 1 초과의 임의의 정수값일 수 있다.
[0057] SIMO LNA(700)는 임의의 주어진 순간에 이루어지는 단일-출력 모드 또는 다중-출력 모드에서 동작할 수 있다. 단일-출력 모드에서, SIMO LNA(700)는 (예를 들어, 캐리어들의 한 세트 상에서) 적어도 하나의 전송된 신호를 포함하는 입력 RF 신호를 수신하고, 하나의 캐스코드 회로(716 또는 726)를 통해 하나의 출력 RF 신호를 하나의 하향변환기 회로에 제공한다. 다중-출력 모드에서, SIMO LNA(700)는 (예를 들어, 캐리어들의 2개의 세트들 상에서) 적어도 2개의 전송된 신호들을 포함하는 입력 RF 신호를 수신하고 2개의 캐스코드 회로들(716 및 726)을 통해 2개의 출력 RF 신호들(예를 들어, 캐리어들의 각각의 세트에 대해 하나의 출력 RF 신호)을 2개의 하향변환기 회로들에 제공한다.
[0058] 캐스코드 회로(716)는 RFout1 신호를 로드 회로(718)에 제공하기 위해 단일-출력 모드 또는 다중-출력 모드에서 인에이블될 수 있다. 이는, (i) 적절한 바이어스 전압을 캐스코드 트랜지스터(713 및 715)의 게이트들에 인가함으로써 트랜지스터들(713 및 715)을 턴 온시키고 (ii) 로직 로우를 션트 트랜지스터(717)의 게이트에 인가함으로써 트랜지스터(717)를 턴 오프시켜서 달성될 수 있다. 역으로, 캐스코드 회로(716)는, (i) 로우 전압을 캐스코드 트랜지스터들(713 및 715)의 게이트들에 인가함으로써 트랜지스터들(713 및 715)을 턴 오프시키고 (ii) 로직 하이를 션트 트랜지스터(717)의 게이트에 인가함으로써 트랜지스터(717)를 턴 온시켜서 디스에이블될 수 있다. 캐스코드 회로(726)는 RFout2 신호를 로드 회로(728)에 제공하기 위해 단일-출력 모드 또는 다중-출력 모드에서 인에이블될 수 있다. 이는 (i) 적절한 바이어스 전압을 캐스코드 트랜지스터들(723 및 725)의 게이트들에 인가함으로써 트랜지스터들(723 및 725)을 턴 온시키고 (ii) 로직 로우를 션트 트랜지스터(727)의 게이트에 인가함으로써 트랜지스터(727)를 턴 오프시켜서 달성될 수 있다. 역으로, 캐스코드 회로(726)는, (i) 로우 전압을 캐스코드 트랜지스터들(723 및 725)의 게이트들에 인가함으로써 트랜지스터들(723 및 725)을 턴 오프시키고 (ii) 로직 하이를 션트 트랜지스터(727)의 게이트에 인가함으로써 트랜지스터(727)를 턴 온시켜서 디스에이블될 수 있다.
[0059] 도 7b는 개선된 격리를 갖는 SIMO LNA(702)의 예시적인 설계의 개략도를 도시한다. LNA(702)는 또한 도 3의 LNA들(330 및 332) 중 임의의 것에 대해 이용될 수 있다. 도 7b에서 도시된 예시적인 설계에서, LNA(702)는 도 7a의 LNA(700) 내의 모든 회로 컴포넌트들을 포함한다. LNA(702)는 또한 제 2 이득 트랜지스터(724) 및 제 2 소스 디제너레이션 인덕터(722)를 포함한다. 이득 트랜지스터(724)는 입력 RF 신호를 수신하는 그의 게이트, 인덕터(722)의 한 단부에 커플링되는 그의 소스 및 캐스코드 회로(726)에 커플링되는 그의 드레인을 갖는다. 인덕터(722)의 다른 단부는 회로 접지에 커플링된다. 이득 트랜지스터(714)는 (도 7a에서 도시된 바와 같이 캐스코드 회로들(716 및 726) 둘 다 대신) 캐스코드 회로(716)에만 커플링되는 그의 드레인을 갖는다.
[0060] 도 7b에서 도시된 예시적인 설계에서, LNA(702)는 (i) 이득 트랜지스터(714), 캐스코드 회로(716) 및 인덕터(712)에 의해 형성되는 제 1 증폭기 회로(710) 및 (ii) 이득 트랜지스터(724), 캐스코드 회로(726) 및 인덕터(722)에 의해 형성되는 제 2 증폭기 회로(720)를 포함한다.
[0061] 도 7b에서 도시된 예시적인 설계에서, 별개의 소스 디제너레이션 인덕터들(712 및 722)은, 2개의 증폭기 회로들 간의 상호작용을 감소시키고 노이즈 지수(NF) 저하의 감소를 돕기 위해 증폭기 회로들(710 및 720)에 대해 이용된다. 소스 디제너레이션 인덕터들(712 및 722)은 또한 증폭기 회로들(710 및 720)의 선형성을 개선하고 SIMO LNA(702)의 입력 매칭을 도울 수 있다. 인덕터들(712 및 722)은 동일한 값 또는 상이한 값들을 가질 수 있다. 인덕터들(712 및 722)의 값들은 증폭기 회로들(710 및 720)에 대한 양호한 성능을 획득하도록 (예를 들어, 독립적으로) 선택될 수 있다. 다른 예시적인 설계에서, 하나의 증폭기 회로(710 또는 720)는 소스 디제너레이션 인덕터를 포함할 수 있고, 다른 증폭기 회로는 소스 디제너레이션 인덕터를 생략하고 회로 접지에 커플링되는 그의 이득 트랜지스터를 가질 수 있다. 또 다른 예시적인 설계에서, 증폭기 회로들(710 및 720) 둘 다는 소스 디제너레이션 인덕터들을 생략하고 회로 접지에 커플링되는 그의 이득 트랜지스터들을 가질 수 있다.
[0062] SIMO LNA(702)는 임의의 주어진 순간에, 단일-출력 모드 또는 다중-출력 모드에서 동작할 수 있다. 단일-출력 모드에서, 증폭기 회로(710 또는 720) 중 어느 하나는 출력 RF 신호를 연관된 로드 회로(718 또는 728)에 제공하도록 인에이블된다. 다중-출력 모드에서, 증폭기 회로들(710 및 720) 둘 다는 2개의 출력 RF 신호들을 로드 회로들(718 및 728)에 각각 제공하도록 인에이블된다.
[0063] 단일-출력 모드에서, 이득 트랜지스터들(714 및 724) 둘 다는 이들 트랜지스터들에 인가되는 입력 RF 신호에 의해 인에이블된다. 디스에이블된 증폭기 회로(예를 들어, 캐스코드 회로(726))의 캐스코드 회로가 디스에이블되기 때문에, 디스에이블된 증폭기 회로의 이득 트랜지스터(예를 들어, 이득 트랜지스터(724))는 선형 영역에서 동작한다. 그러므로, 증폭기 회로의 이득 트랜지스터는 (i) 증폭기 회로가 인에이블될 때 포화 영역에서 또는 (ii) 증폭기 회로가 디스에이블될 때 선형 영역에서 동작할 수 있다. 디스에이블된 증폭기 회로의 이득 트랜지스터를 선형 영역에서 동작시키는 것은 단일-출력 모드와 다중-출력 모드 간의 SIMO LNA(702)의 입력 임피던스의 변동들을 감소시키도록 도울 수 있다.
[0064] 도 7b에서 도시된 예시적인 설계에서, 입력 RF 신호는, 2개의 캐스코드 회로들(716 및 726)을 구동하는 2개의 이득 트랜지스터들(714 및 724)에 입력 RF 신호가 인가되게 함으로써 "게이트" 레벨에서 분할된다. 대조적으로, 도 7a에서 도시된 예시적인 설계에서, 입력 RF 신호는 2개의 캐스코드 회로들(716 및 726)을 구동하는 단일 이득 트랜지스터에 입력 RF 신호가 인가되게 함으로써 "캐스코드" 레벨에서 분할된다. (도 7b에서 도시된 바와 같이) 게이트 레벨에서 입력 RF 신호를 분할하는 것은, (도 7a에서 도시된 바와 같이) 캐스코드 레벨에서 입력 RF 신호를 분할하는 것보다 더 양호한 성능을 제공할 수 있다. 게이트-레벨 분할을 통한 더 양호한 성능은 더 양호한 이득, 더 낮은 노이즈 지수, 개선된 선형성, 하향변환기들에 대한 누설된 LO 신호들의 커플링을 감소시키는 더 양호한 격리 등을 포함할 수 있다.
[0065] 다른 예시적인 설계에서, 캐스코드 트랜지스터들은 캐스코드 회로들(716 및 726) 대신 이용될 수 있다. 션트 트랜지스터는 이득 트랜지스터(714)의 드레인과 회로 접지 사이에 커플링될 수 있다. 션트 트랜지스터는, 트랜지스터(714)가 턴 온되지 않을 때 이득 트랜지스터(714)의 드레인을 단락시키도록 턴 온될 수 있으며, 이는 격리를 개선할 수 있다. 대안적으로 또는 부가적으로, 션트 트랜지스터는 이득 트랜지스터(724)의 드레인과 회로 접지 사이에 커플링될 수 있고, 이득 트랜지스터(724)의 드레인을 단락시키도록 턴 온될 수 있다.
[0066] 도 7c는 캐스코드 전환(divert) 스위치 및 개선된 격리를 갖는 SIMO LNA(704)의 예시적인 설계의 개략도를 도시한다. LNA(704)는 도 3의 LNA들(330 및 332) 중 임의의 것에 대해 또한 이용될 수 있다. 도 7c에서 도시된 예시적인 설계에서, LNA(704)는 도 7b의 LNA(702)의 모든 회로 컴포넌트들을 포함한다. LNA(704)는 추가로, (i) 이득 트랜지스터(714)의 드레인과 로드 회로(728) 사이에 커플링되는 제 3 캐스코드 회로(736) 및 (ii) 이득 트랜지스터(724)의 드레인과 로드 회로(718) 사이에 커플링되는 제 4 캐스코드 회로(746)를 포함한다.
[0067] 캐스코드 회로(736)는 (i) 스택으로 커플링되는 2개의 캐스코드 트랜지스터들(733 및 735) 및 (ii) 캐스코드 트랜지스터들(733 및 735)과 회로 접지 사이에 커플링되는 션트 트랜지스터(737)를 포함한다. 캐스코드 트랜지스터들(733 및 735) 및 션트 트랜지스터(737)는 도 5의 캐스코드 트랜지스터들(513 및 515) 및 션트 트랜지스터(517)와 유사한 방식으로 커플링된다. 캐스코드 트랜지스터들(733 및 735)은 그의 게이트들에서 제 3 바이어스 전압(Vbias3)을 수신하고, 션트 트랜지스터(737)는 그의 게이트에서 제 3 제어 신호(Cenb3)를 수신한다. 캐스코드 회로(746)는 (i) 스택으로 커플링되는 2개의 캐스코드 트랜지스터들(743 및 745) 및 (ii) 캐스코드 트랜지스터들(743 및 745)과 회로 접지 사이에 커플링되는 션트 트랜지스터(747)를 포함한다. 캐스코드 트랜지스터들(743 및 745) 및 션트 트랜지스터(747)는 도 5의 캐스코드 트랜지스터들(513 및 515) 및 션트 트랜지스터(517)와 유사한 방식으로 커플링된다. 캐스코드 트랜지스터들(743 및 745)은 그의 게이트들에서 제 4 바이어스 전압(Vbias4)을 수신하고, 션트 트랜지스터(747)는 그의 게이트에서 제 4 제어 신호(Cenb4)를 수신한다.
[0068] SIMO LNA(704)는 임의의 주어진 순간에 이루어지는 단일-출력 모드 또는 다중-출력 모드에서 동작할 수 있다. 단일-출력 모드에서, 이득 트랜지스터들(714 및 724) 둘 다가 인에이블되고, 2개의 캐스코드 회로들이 인에이블된다. 캐스코드 회로들(716 및 746)은 로드 회로(718)에 대한 제 1 출력 RF 신호(RFout1)를 생성하도록 인에이블될 수 있고, 캐스코드 회로들(726 및 736)은 디스에이블될 수 있다. 이득 트랜지스터들(714 및 724)은 입력 RF 신호를 증폭하고 증폭된 신호들을 제공하며, 이 증폭된 신호들은 인에이블된 캐스코드 회로들(716 및 746)에 의해 버퍼링되고 결합되어 로드 회로(718)에 대한 RFout1 신호를 생성한다. 대안적으로, 캐스코드 회로들(726 및 736)은 로드 회로(728)에 대한 제 2 출력 RF 신호(RFout2)를 생성하도록 인에이블될 수 있고, 캐스코드 회로들(716 및 746)은 디스에이블될 수 있다. 이득 트랜지스터들(714 및 724)은 입력 RF 신호를 증폭하고, 증폭된 신호들을 제공하며, 이 증폭된 신호들은 인에이블된 캐스코드 회로들(726 및 736)에 의해 버퍼링되고 결합되어 로드 회로(728)에 대한 RFout2 신호를 생성한다.
[0069] 다중-출력 모드에서, 이득 트랜지스터들(714 및 724) 둘 다가 인에이블되고, 캐스코드 회로들(716 및 726)이 인에이블된다. 이득 트랜지스터들(714 및 724)은 입력 RF 신호를 증폭하고, 2개의 증폭된 신호들을 제공하며, 이 2개의 증폭된 신호들은 2개의 로드 회로들(718 및 728)에 대한 2개의 출력 RF 신호들을 획득하기 위해 캐스코드 회로들(716 및 726)에 의해 버퍼링된다. 대안적으로, 이득 트랜지스터들(714 및 724) 둘 다가 인에이블되고, 모든 캐스코드 회로들(716, 726, 736 및 746)이 인에이블된다. 이득 트랜지스터들(714 및 724)은 입력 RF 신호를 증폭하고, 2개의 증폭된 신호들을 제공한다. 이득 트랜지스터(714)로부터의 증폭된 신호는 캐스코드 회로들(716 및 736) 간에 분할되고, 이득 트랜지스터(724)로부터의 증폭된 신호는 캐스코드 회로들(726 및 746) 간에 분할된다. 캐스코드 회로들(716 및 746)로부터의 신호들은 로드 회로(718)에 대한 RFout1 신호를 획득하도록 결합된다. 캐스코드 회로들(726 및 736)로부터의 신호들은 로드 회로(728)에 대한 RFout2 신호를 획득하도록 결합된다. 각각의 캐스코드 회로는 도 7a 및 도 7b에 대해 위에서 설명된 바와 같이 인에이블 또는 디스에이블된다.
[0070] SIMO LNA(704)는 2개의 메인 경로들 및 2개의 전환 경로들을 포함한다. 제 1 메인 경로(711)는 이득 트랜지스터(714) 및 캐스코드 회로(716)에 의해 형성되고, 제 2 메인 경로(721)는 이득 트랜지스터(724) 및 캐스코드 회로(726)에 의해 형성된다. 제 1 전환 경로(731)는 이득 트랜지스터(714) 및 캐스코드 회로(736)에 의해 형성되고, 제 2 전환 경로(741)는 이득 트랜지스터(724) 및 캐스코드 회로(746)에 의해 형성된다. 단일-출력 모드에서, 하나의 메인 경로 및 하나의 전환 경로가 인에이블되고, 인에이블된 둘 다의 경로들로부터의 신호들은 출력 RF 신호를 생성하도록 결합된다. 특히, 제 1 메인 경로(711) 및 제 2 전환 경로(741)는 RFout1 신호를 생성하도록 인에이블될 수 있다. 대안적으로, 제 2 메인 경로(721) 및 제 1 전환 경로(731)는 RFout2 신호를 생성하도록 인에이블될 수 있다. 다중-출력 모드에서, 메인 경로들(711 및 721) 둘 다는 RFout1 및 RFout2 신호들을 생성하도록 인에이블된다.
[0071] 단일-출력 모드에서, 하나의 메인 경로(711 또는 721)는 하나의 출력 RF 신호를 제공하도록 인에이블된다. 또한, 이득 트랜지스터(714 및 724) 둘 다는 LNA(704)의 입력 임피던스의 변동들을 감소시키기 위해 인에이블된다. 또한, 하나의 전환 경로(731 또는 741)가 또한 인에이블되고 디스에이블된 메인 경로의 이득 트랜지스터로부터 인에이블된 메인 경로로 RF 전류를 스티어링한다. 이 RF 전류 스위칭은 단일-출력 모드에서 LNA(704)의 이득/트랜스컨덕턴스를 부스팅한다.
[0072] 도 7a 내지 도 7c는 캐스코드 회로들의 이용을 통해 개선된 격리를 갖는 SIMO LNA들의 3개의 예시적인 설계들을 도시한다. 개선된 격리를 갖는 SIMO LNA는 다른 방식들로 또한 구현될 수 있다. 다른 예시적인 설계에서, SIMO LNA는 (도 7c에서 도시된 양자의 전환 캐스코드 회로들(736 및 746) 대신) 단일 전환 캐스코드 회로(736 또는 746)를 포함할 수 있다. 또 다른 예시적인 설계에서, SIMO LNA는 (소스 디제너레이션 인덕터 대신) 회로 접지에 커플링되는 그의 소스를 각각 갖는 하나 또는 그 초과의 이득 트랜지스터들을 포함할 수 있다. 디제너레이션 인덕터는 또한 회로 영역을 절감하기 위해 다수의 이득 트랜지스터들 간에 공유될 수 있다. 또 다른 예시적인 설계에서, SIMO LNA는 LNA의 입력과 출력 사이에 커플링되는 피드백 회로를 포함할 수 있다. 피드백 회로는 레지스터, 커패시터, 트랜지스터, 몇몇 다른 회로 컴포넌트, 또는 이들의 결합을 포함할 수 있다. 피드백 회로는 입력 매칭을 원조할 수 있고 SIMO LNA의 선형성을 또한 개선할 수 있다.
[0073] 도 8a는 개선된 격리를 갖는 MIMO LNA(800)의 예시적인 설계의 개략도를 도시한다. LNA(800)는 도 3의 LNA들(330 및 332) 중 임의의 것에 대해 이용될 수 있다. 도 8a에서 도시된 예시적인 설계에서, LNA(800)는 도 7c의 LNA(704)의 모든 회로 컴포넌트들을 포함한다. 그러나 이득 트랜지스터들(714 및 724)은 LNA(704)에서 함께 커플링되지 않는다. 오히려, 이득 트랜지스터(714)는 제 1 대역에 대한 제 1 입력 매칭 회로(도 8a에서 도시되지 않음)에 의해 제공될 수 있는 제 1 입력 RF 신호(RFin1)를 수신하는 그의 게이트를 갖는다. 이득 트랜지스터(724)는 제 1 대역 또는 제 2 대역에 대한 제 2 입력 매칭 회로(도 8a에서 도시되지 않음)에 의해 제공될 수 있는 제 2 입력 RF 신호(RFin2)를 수신하는 그의 게이트를 갖는다. LNA(800)는 이에 따라 인트라-대역 CA는 물론 인터-대역 CA를 지원할 수 있다.
[0074] 도 8b는 개선된 격리를 갖는 MIMO LNA(802)의 예시적인 설계의 개략도를 도시한다. LNA(802)는 도 3의 LNA들(330 및 332) 중 임의의 것에 대해 이용될 수 있다. 도 8b에서 도시된 예시적인 설계에서, LNA(802)는 도 8a의 LNA(800)의 모든 회로 컴포넌트들을 포함한다. LNA(802)는 추가로, (i) RFin1 신호에 대한 이득 트랜지스터(754), 인덕터(752) 및 캐스코드 회로들(756 및 776) 및 (ii) RFin2 신호에 대한 이득 트랜지스터(764), 인덕터(762) 및 캐스코드 회로들(766 및 786)을 포함한다. 이득 트랜지스터(754)는 RFin1 신호를 수신하는 그의 게이트 및 인덕터(752)의 한 단부에 커플링되는 그의 소스를 갖는다. 인덕터(752)의 다른 단부는 회로 접지에 커플링된다. 캐스코드 회로(756)는 이득 트랜지스터(754)의 드레인과 로드 회로(718) 사이에 커플링된다. 캐스코드 회로(776)는 이득 트랜지스터(754)의 드레인과 로드 회로(728) 사이에 커플링된다. 이득 트랜지스터(764)는 RFin2 신호를 수신하는 그의 게이트 및 인덕터(762)의 한 단부에 커플링되는 그의 소스를 갖는다. 인덕터(762)의 다른 단부는 회로 접지에 커플링된다. 캐스코드 회로(766)는 이득 트랜지스터(764)의 드레인과 로드 회로(718) 사이에 커플링된다. 캐스코드 회로(786)는 이득 트랜지스터(764)의 드레인과 로드 회로(728) 사이에 커플링된다. 캐스코드 회로들(716, 726, 736, 746, 756, 766, 776 및 786)은 각각, 예를 들어, 도 8a에서 도시된 바와 같은 2개의 캐스코드 트랜지스터들 및 션트 트랜지스터로 구현될 수 있다.
[0075] LNA(802)는 도 7c의 LNA(704)의 2개의 카피들을 포함하는 것으로서 또한 고려될 수 있다. LNA(704)의 제 1 카피는 RFin1 신호를 수신하고, 인에이블될 때, 하나 또는 둘의 로드 회로들에 하나 또는 둘의 RFout 신호들을 제공한다. LNA(704)의 제 2 카피는 RFin2 신호를 수신하고, 인에이블될 때, 하나 또는 둘의 로드 회로들에 하나 또는 둘의 RFout 신호들을 제공한다.
[0076] 도 8a 및 도 8b는 캐스코드 회로들의 이용을 통해 개선된 격리를 갖는 MIMO LNA들의 2개의 예시적인 설계들을 도시한다. 개선된 격리를 갖는 MIMO LNA는 또한 다른 방식들로 구현될 수 있다. 다른 예시적인 설계에서, MIMO LNA는 (소스 디제너레이션 인덕터 대신) 회로 접지에 커플링되는 그의 소스를 각각 갖는 하나 또는 그 초과의 이득 트랜지스터들을 포함할 수 있다. 또 다른 예시적인 설계에서, MIMO LNA는 MIMO LNA의 입력과 출력 사이에 커플링되는 피드백 회로를 포함할 수 있다.
[0077] 캐스코드 회로들 내의 캐스코드 트랜지스터들에 대한 바이어스 전압들은 다양한 방식들로 생성될 수 있다. 일 예시적인 설계에서, 바이어스 전압은 각각의 캐스코드 회로 내의 캐스코드 트랜지스터들에 대해 독립적으로 생성될 수 있다. 다른 예시적인 설계에서, 바이어스 전압은 다수의 캐스코드 회로들 내의 캐스코드 트랜지스터들에 대해 생성될 수 있다.
[0078] 도 9는 도 7c의 SIMO LNA(704)에 대한 바이어스 전압들 및 제어 신호들을 생성하기 위한 회로들의 예시적인 설계의 개략도를 도시한다. 제어 회로(910)는 CA1en 및 CA2en 제어 신호들을 수신하고 도 7c의 션트 트랜지스터들(717, 727, 737 및 747)에 대해 Cenb1, Cenb2, Cenb3 및 Cenb4 제어 신호들을 각각 생성한다. CA1en 신호는 수신되는 캐리어들의 제 1 세트에 대한 RFout1 신호를 생성하도록 로직 하이(high)에 있다. CA2en 신호는 수신되는 캐리어들의 제 2 세트에 대한 RFout2 신호를 생성하도록 로직 하이에 있다. 각각의 Cenbx 신호(x = 1, 2, 3 또는 4에 대해)는 대응하는 션트 트랜지스터를 디스에이블하도록 로직 로우(low) 또는 션트 트랜지스터를 인에이블하도록 로직 하이에 있다. 제어 회로(910) 내에서, 인버터(912)는 CA1en 신호를 수신하고 Cenb1 신호를 제공한다. 인버터(922)는 CA2en 신호를 수신하고 Cenb2 신호를 제공한다. NAND 게이트(914)는 제 1 입력에서 CA2en 신호 및 제 2 입력에서 Cen1 신호를 수신하고 Cenb3 신호를 제공한다. NAND 게이트(924)는 제 1 입력에서 Cenb2 신호를 그리고 제 2 입력에서 CA1en 신호를 수신하고 Cenb4 신호를 제공한다.
[0079] 바이어스 생성기(930)는 그 입력에서 Vbiasx 전압을 수신하고 그의 제 1 및 제 2 출력들에서 Vbias1 및 Vbias2 전압들을 각각 생성한다. Vbias1 및 Vbias2 전압들은 각각 도 7c의 캐스코드 회로들(716 및 726)의 캐스코드 트랜지스터들의 게이트들에 제공된다. 바이어스 생성기(930) 내에서, 스위치(932)는 바이어스 생성기(930)의 입력과 제 1 출력 사이에 커플링된다. 스위치(934)는 바이어스 생성기(930)의 입력과 제 2 출력 사이에 커플링된다. 스위치(936)는 바이어스 생성기(930)의 제 1 출력과 회로 접지 사이에 커플링된다. 스위치(938)는 바이어스 생성기(930)의 제 2 출력과 회로 접지 사이에 커플링된다. 스위치들(932 및 934)은 로직 로우에 의해 폐쇄되고, Cenb1 및 Cenb2 신호들 상의 로직 하이에 의해 각각 개방된다. 스위치들(936 및 938)은 로직 하이에 의해 폐쇄되고, Cenb1 및 Cenb2 신호들 상의 로직 로우에 의해 각각 개방된다.
[0080] 바이어스 생성기(940)는 그 입력에서 Vbiasy 전압을 수신하고 그의 제 1 및 제 2 출력들에서 Vbias3 및 Vbias4 전압들을 각각 생성한다. Vbias3 및 Vbias4 전압들은 각각 도 7c의 캐스코드 회로들(736 및 746)의 캐스코드 트랜지스터들의 게이트들에 제공된다. 바이어스 생성기(940) 내에서, 스위치(942)는 바이어스 생성기(940)의 입력과 제 1 출력 사이에 커플링된다. 스위치(944)는 바이어스 생성기(940)의 입력과 제 2 출력 사이에 커플링된다. 스위치(946)는 바이어스 생성기(940)의 제 1 출력과 회로 접지 사이에 커플링된다. 스위치(948)는 바이어스 생성기(940)의 제 2 출력과 회로 접지 사이에 커플링된다. 스위치들(942 및 944)은 로직 로우에 의해 폐쇄되고, Cenb3 및 Cenb4 신호들 상의 로직 하이에 의해 각각 개방된다. 스위치들(946 및 948)은 로직 하이에 의해 폐쇄되고, Cenb3 및 Cenb4 신호들 상의 로직 로우에 의해 각각 개방된다.
[0081] 도 9는 SIMO LNA의 캐스코드 회로 내의 캐스코드 트랜지스터들 및 션트 트랜지스터들에 대한 바이어스 전압들 및 제어 신호들을 생성하기 위한 회로들의 예시적인 설계를 도시한다. 바이어스 전압들 및 제어 신호들은 다른 방식들로 또한 생성될 수 있다. 예시적인 설계에서, 동일한 바이어스 전압이 바이어스 생성기들(930 및 940) 둘 다에 제공될 수 있다. 다른 예시적인 설계에서, 상이한 바이어스 전압들은 바이어스 생성기들(930 및 940)에 제공될 수 있다.
[0082] 증폭기들에서 각각이 직렬 캐스코드 트랜지스터들 및 션트 트랜지스터를 포함하는 캐스코드 회로들의 이용은 성능을 개선할 수 있다. 특히, 증폭기의 다수의 출력들 간의 격리는 캐스코드 회로들의 이용을 통해 개선될 수 있다. 이는 캐리어 어그리게이션 수신기에서 바람직할 수 있다. 예를 들어, 몇몇 대역 결합들에 대한 인터-대역 CA에서, 제 1 대역에서 하나의 캐리어 상의 강한 대역외 잼머들(strong out-of-band jammers)은 제 2 대역에 대한 제 2 LNA의 출력으로 제 1 LNA의 오프 신호 경로(off signal path)를 통해 누설할 수 있고 대역 내에 속할 수 있으며, 이는 상당한 둔감화를 야기할 수 있고 및/또는 수신기의 선형성 요건을 상승시킬 수 있다.
[0083] 도 10은 캐스코드 회로들 없는, 그리고 이들을 갖는 LNA들에 대한 격리의 플롯들을 도시한다. 도 10에서, 수평 축은 주파수를 나타내고, GHz(gigahertz)의 단위들로 제시된다. 수직 축은 LNA(예를 들어, SIMO LNA 또는 MIMO LNA)의 2개의 출력들 간의 격리를 나타내고, dB(decibels)의 단위들로 제시된다. 플롯(1010)은 종래의 캐스코드 트랜지스터들을 갖는 LNA, 예를 들어, 도 6의 LNA(600)의 2개의 출력들 간의 격리를 도시한다. 턴 오프되는 출력으로부터 턴 온되는 출력까지 대략 32dB의 격리가 획득된다. 플롯(1020)은 캐스코드 회로들을 갖는 LNA, 예를 들어, 도 7a의 LNA(700)의 2개의 출력들 간의 격리를 도시한다. 턴 오프되는 출력으로부터 턴 온되는 출력까지 대략 47dB의 격리가 획득된다. 도 10은 일 예시적인 설계에 따라, 캐스코드 회로들을 통해 대략 15dB만큼 격리가 개선될 수 있다는 것을 도시한다.
[0084] 본 명세서에서 설명되는 캐스코드 회로들을 갖는 증폭기들은 다양한 이점들을 제공할 수 있다. 첫째로, 예를 들어, 도 10에서 도시된 바와 같이, 캐스코드 회로들 내의 션트 트랜지스터들의 이용을 통해 격리가 개선될 수 있다. 둘째로, 캐스코드 회로들의 성능은 종래의 캐스코드 트랜지스터들의 성능에 상응할 수 있다. 이는 위에서 설명된 바와 같이 캐스코드 회로들 내에서 캐스코드 트랜지스터들에 대한 적절한 길이들을 선택함으로써 달성될 수 있다. 셋째로, 캐스코드 회로들은 부가적인 회로/다이 영역들이 거의 없이 구현될 수 있고, 비용을 최소로 증가시킬 수 있다. 넷째로, 증폭기들의 전류 소비는 캐스코드 회로들의 이용으로 인해 증가되거나 영향을 받지 않을 수 있다. 캐스코드 회로들을 갖는 증폭기는, 이에 따라, 성능, 회로 영역 및 전력 소비의 견지에서 최소의 비용으로 더 양호한 격리를 달성할 수도 있다.
[0085] 예시적인 설계에서, 장치(예를 들어, 무선 디바이스, IC, 회로 모듈 등)는 이득 트랜지스터, 제 1 및 제 2 캐스코드 트랜지스터들, 및 션트 트랜지스터를 포함할 수 있다. 이득 트랜지스터(예를 들어, 도 5의 이득 트랜지스터(514) 또는 도 7a 내지 도 8a의 이득 트랜지스터(714))는 입력 신호를 수신하고 증폭된 신호를 제공할 수 있다. 제 1 캐스코드 트랜지스터(예를 들어, 도 5의 캐스코드 트랜지스터(513) 또는 도 7a 내지 도 8a의 캐스코드 트랜지스터(713))는 이득 트랜지스터와 중간 노드 사이에 커플링될 수 있고, 증폭된 신호를 수신할 수 있다. 제 2 캐스코드 트랜지스터(예를 들어, 도 5의 캐스코드 트랜지스터(515) 또는 도 7a 내지 도 8a의 캐스코드 트랜지스터(715))는 중간 노드와 출력 노드 사이에 커플링될 수 있고, 출력 신호를 제공할 수 있다. 션트 트랜지스터(예를 들어, 도 5의 션트 트랜지스터(517) 또는 도 7a 내지 도 8a의 션트 트랜지스터(717))는 중간 노드와 회로 접지 사이에 커플링될 수 있다.
[0086] 이득 트랜지스터는 인덕터에 커플링되는 그의 소스를 가질 수 있으며, 이는 추가로 회로 접지에 커플링될 수 있다. 대안적으로, 이득 트랜지스터는 회로 접지에 직접 커플링되는 그의 소스를 가질 수 있다.
[0087] 제 1 및 제 2 캐스코드 트랜지스터들은 제 1 모드에서 출력 신호를 제공하도록 인에이블될 수 있고 제 2 모드에서 디스에이블될 수 있다. 션트 트랜지스터는 제 1 모드에서 인에이블될 수 있고, 제 2 모드에서 디스에이블되어, 제 1 및 제 2 캐스코드 트랜지스터들이 디스에이블될 때 중간 노드를 회로 접지에 단락시킨다. 제 1 및 제 2 캐스코드 트랜지스터들은 함께 커플링되는 게이트들을 가질 수 있고 캐스코드 트랜지스터들을 인에이블 또는 디스에이블하는 바이어스 전압을 수신할 수 있다. 션트 트랜지스터는 션트 트랜지스터를 인에이블 또는 디스에이블하는 제어 신호를 수신할 수 있다.
[0088] 제 1 및 제 2 캐스코드 트랜지스터들 및 션트 트랜지스터는 제 1 캐스코드 회로, 예를 들어, 도 7b 및 도 8a의 캐스코드 회로(716)를 형성할 수 있다. 캐스코드 트랜지스터들은, 이들 캐스코드 트랜지스터들이 인에이블될 때 출력 신호를 제공할 수 있다. 션트 트랜지스터는 션트 트랜지스터가 인에이블될 때 중간 노드를 회로 접지에 단락시킬 수 있다. 캐스코드 트랜지스터들은 캐스코드 회로의 적어도 하나의 타겟 동작 특성에 기초하여 선택된 길이들을 가질 수 있다. 예를 들어, 제 1 캐스코드 트랜지스터는 제 1 길이를 가질 수 있고, 제 2 트랜지스터는 제 2 길이를 가질 수 있다. 제 1 및 제 2 길이들은 제 1 캐스코드 회로의 적어도 하나의 타겟 동작 특성에 기초하여 선택될 수 있다. 제 1 길이는 제 2 길이에 매칭할 수 있거나, 또는 제 2 길이와 상이할 수 있다.
[0089] 예시적인 설계에서, 장치는 추가로, 예를 들어, 도 7a의 캐스코드-레벨 분할을 갖는 SIMO LNA에 대해 제 2 캐스코드 회로를 포함할 수 있다. 제 2 캐스코드 회로(예를 들어, 도 7a의 캐스코드 회로(726))는 이득 트랜지스터와 제 2 출력 노드 사이에 커플링될 수 있고, 제 2 캐스코드 회로가 인에이블될 때 제 2 출력 신호를 제공할 수 있다. 제 2 캐스코드 회로는 제 3 및 제 4 캐스코드 트랜지스터들 및 제 2 션트 트랜지스터를 포함할 수 있다. 제 3 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(723))는 이득 트랜지스터와 제 2 중간 노드 사이에 커플링될 수 있다. 제 4 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(725))는 제 2 중간 노드와 제 2 출력 노드 사이에 커플링될 수 있고, 제 3 및 제 4 캐스코드 트랜지스터들이 인에이블될 때 제 2 출력 신호를 제공할 수 있다. 제 2 션트 트랜지스터(예를 들어, 션트 트랜지스터(727))는 제 2 중간 노드와 회로 접지 사이에 커플링될 수 있고, 제 2 션트 트랜지스터가 인에이블될 때 제 2 중간 노드를 회로 접지에 단락시킬 수 있다.
[0090] 다른 예시적인 설계에서, 장치는, 추가로 예를 들어, 도 7b 및 도 7c의 게이트-레벨 분할을 갖는 SIMO LNA에 대해 제 2 이득 트랜지스터 및 제 2 캐스코드 회로를 포함할 수 있다. 제 2 이득 트랜지스터(예를 들어, 도 7b 및 도 7c의 이득 트랜지스터(724))는 입력 신호를 수신하고, 제 2 증폭된 신호를 제공할 수 있다. 제 2 캐스코드 회로(예를 들어, 도 7b 및 도 7c의 캐스코드 회로(726))는 제 2 이득 트랜지스터와 제 2 출력 노드 사이에 커플링될 수 있고, 제 2 캐스코드 회로가 인에이블될 때 제 2 출력 신호를 제공할 수 있다. 예시적인 설계에서, 장치는 추가로 제 3 및 제 4 캐스코드 회로들을 포함할 수 있다. 제 3 캐스코드 회로(예를 들어, 도 7c의 캐스코드 회로(736))는 이득 트랜지스터와 제 2 출력 노드 사이에 커플링될 수 있고, 제 2 및 제 3 캐스코드 회로들이 인에이블될 때 제 2 출력 신호를 제공할 수 있다. 제 4 캐스코드 회로(예를 들어, 도 7c의 캐스코드 회로(746))는 제 2 이득 트랜지스터와 출력 노드 사이에 커플링될 수 있고, 제 1 및 제 4 캐스코드 회로들이 인에이블될 때 출력 신호를 제공할 수 있다.
[0091] 또 다른 예시적인 설계에서, 장치는 추가로, 예를 들어, 도 8a 및 도 8b의 MIMO LNA에 대해 제 2 이득 트랜지스터 및 제 2, 제 3 및 제 4 캐스코드 회로들을 포함할 수 있다. 제 2 이득 트랜지스터(예를 들어, 도 8a 및 도 8b의 이득 트랜지스터들(724))는 제 2 입력 신호를 수신하고 제 2 증폭된 신호를 제공할 수 있다. 제 2 캐스코드 회로(예를 들어, 도 8a 및 도 8b의 캐스코드 회로(726))는 제 2 이득 트랜지스터와 제 2 출력 노드 사이에 커플링될 수 있고, 제 2 출력 신호를 제공할 수 있다. 제 3 캐스코드 회로(예를 들어, 도 8a 및 도 8b의 캐스코드 회로(736))는 이득 트랜지스터와 제 2 출력 노드 사이에 커플링될 수 있다. 제 4 캐스코드 회로(예를 들어, 도 8a 및 도 8b의 캐스코드 회로(746))는 제 2 이득 트랜지스터와 출력 노드 사이에 커플링될 수 있다.
[0092] 장치는 추가로, 예를 들어, 도 8b의 MIMO LNA에 대해 제 3 및 제 4 이득 트랜지스터 및 제 5 내지 제 8 캐스코드 회로들을 포함할 수 있다. 제 3 이득 트랜지스터(예를 들어, 이득 트랜지스터(754))는 입력 신호를 수신하고 제 3 증폭된 신호를 제공할 수 있다. 제 5 캐스코드 회로(예를 들어, 캐스코드 회로(756))는 제 3 이득 트랜지스터와 출력 노드 사이에 커플링될 수 있다. 제 6 캐스코드 회로(예를 들어, 캐스코드 회로(776))는 제 3 이득 트랜지스터와 제 2 출력 노드 사이에 커플링될 수 있다. 제 4 이득 트랜지스터(예를 들어, 이득 트랜지스터(764))는 제 2 입력 신호를 수신하고 제 4 증폭된 신호를 제공할 수 있다. 제 7 캐스코드 회로(예를 들어, 캐스코드 회로(766))는 제 4 이득 트랜지스터와 출력 노드 사이에 커플링될 수 있다. 제 8 캐스코드 회로(예를 들어, 캐스코드 회로(786))는 제 4 이득 트랜지스터와 제 2 출력 노드 사이에 커플링될 수 있다.
[0093] 도 11은 증폭을 수행하기 위한 프로세스(1100)의 예시적인 설계를 도시한다. 입력 신호는 증폭된 신호를 획득하기 위해 이득 트랜지스터(예를 들어, 도 5의 이득 트랜지스터(514) 또는 도 7a 내지 도 8b의 이득 트랜지스터(714))로 증폭될 수 있다(블록 1112). 증폭된 RF 신호는 제 1 및 제 2 캐스코드 트랜지스터들이 인에이블될 때 출력 신호를 획득하도록 중간 노드에 커플링되는 제 1 및 제 2 캐스코드 트랜지스터들(예를 들어, 도 5의 캐스코드 트랜지스터(513 및 515) 또는 도 7a 내지 도 8b의 캐스코드 트랜지스터들(713 및 715))로 버퍼링될 수 있다(블록 1114). 예를 들어, 제 1 캐스코드 트랜지스터는 이득 트랜지스터와 중간 노드 사이에 커플링될 수 있고, 제 2 캐스코드 트랜지스터는 중간 노드와 출력 노드 사이에 커플링될 수 있다. 중간 노드는 제 1 및 제 2 캐스코드 트랜지스터들이 디스에이블될 때 션트 트랜지스터(예를 들어, 도 5의 션트 트랜지스터(517) 또는 도 7a 내지 도 8b의 트랜지스터(717))로 회로 접지에 단락될 수 있다(블록 1116).
[0094] (예를 들어, 도 7a에서 도시된 캐스코드-레벨 분할을 갖는 SIMO LNA에 대한) 예시적인 설계에서, 증폭된 신호는 제 3 및 제 4 캐스코드 트랜지스터들이 인에이블될 때 제 2 출력 신호를 획득하기 위해 제 2 중간 노드에서 커플링되는 제 3 및 제 4 캐스코드 트랜지스터들(예를 들어, 캐스코드 트랜지스터들(723 및 725))로 버퍼링될 수 있다. 제 2 중간 노드는 제 3 및 제 4 캐스코드 트랜지스터들이 디스에이블될 때 제 2 션트 트랜지스터(예를 들어, 션트 트랜지스터(727))로 회로 접지에 단락될 수 있다.
[0095] (예를 들어, 도 7b에서 도시된 게이트-레벨 분할을 갖는 SIMO LNA에 대한) 다른 예시적인 설계에서, 입력 신호는 제 2 증폭된 신호를 획득하기 위해 제 2 이득 트랜지스터(예를 들어, 이득 트랜지스터(724))로 증폭될 수 있다. 제 2 증폭된 신호는 제 3 및 제 4 캐스코드 트랜지스터들이 인에이블될 때 제 2 출력 신호를 획득하기 위해 제 2 중간 노드에서 커플링되는 제 3 및 제 4 캐스코드 트랜지스터들(예를 들어, 캐스코드 트랜지스터들(723 및 725))로 버퍼링될 수 있다. 제 2 중간 노드는 제 3 및 제 4 캐스코드 트랜지스터들이 디스에이블될 때 제 2 션트 트랜지스터(예를 들어, 션트 트랜지스터(727))로 회로 접지에 단락될 수 있다.
[0096] (예를 들어, 도 8a 및 도 8b에서 도시된 MIMO LNA에 대한) 또 다른 예시적인 설계에서, 제 2 입력 신호는 제 2 증폭된 신호를 획득하기 위해 제 2 이득 트랜지스터(예를 들어, 이득 트랜지스터(724))로 증폭될 수 있다. 제 2 증폭된 신호는 제 3 및 제 4 캐스코드 트랜지스터들이 인에이블될 때 제 2 출력 신호를 획득하기 위해 제 2 중간 노드에서 커플링되는 제 3 및 제 4 캐스코드 트랜지스터들(예를 들어, 캐스코드 트랜지스터들(723 및 725))로 버퍼링될 수 있다. 제 2 중간 노드는 제 3 및 제 4 캐스코드 트랜지스터들이 디스에이블될 때 제 2 션트 트랜지스터(예를 들어, 션트 트랜지스터(727))로 회로 접지에 단락될 수 있다. 제 1 증폭된 신호는 제 5 및 제 6 캐스코드 트랜지스터들이 인에이블될 때 제 2 출력 신호를 획득하기 위해 제 3 중간 노드에서 커플링되는 제 5 및 제 6 캐스코드 트랜지스터들(예를 들어, 캐스코드 트랜지스터들(733 및 735))로 버퍼링될 수 있다. 제 3 중간 노드에서, 제 5 및 제 6 캐스코드 트랜지스터들이 디스에이블될 때 제 3 션트 트랜지스터(예를 들어, 션트 트랜지스터(737))로 회로 접지에 단락될 수 있다. 제 2 증폭된 신호는 제 7 및 제 8 캐스코드 트랜지스터들이 인에이블될 때 출력 신호를 획득하기 위해 제 4 중간 노드에서 커플링되는 제 7 및 제 8 캐스코드 트랜지스터들(예를 들어, 캐스코드 트랜지스터들(743 및 745))로 버퍼링될 수 있다. 제 4 중간 노드는 제 7 및 제 8 캐스코드 트랜지스터들이 디스에이블될 때 제 4 션트 트랜지스터(예를 들어, 션트 트랜지스터(747))로 회로 접지에 단락될 수 있다. 부가적인 이득 트랜지스터들, 캐스코드 트랜지스터들, 및/또는 션트 트랜지스터들이 또한 증폭, 버퍼링 및 단락을 위해 이용될 수 있다.
[0097] 본 명세서에서 설명된 개선된 격리를 갖는 증폭기들(예를 들어, LNA들)은 IC, 아날로그 IC, RFIC, 믹싱된-신호 IC, ASIC, PCB(printed circuit board), 전자 디바이스 등 상에서 구현될 수 있다. 개선된 격리를 갖는 증폭기들은 또한 CMOS(complementary metal oxide semiconductor), NMOS(N-channel MOS), PMOS(P-channel MOS), BJT(bipolar junction transistor), BiCMOS(bipolar-CMOS), SiGe(silicon germanium), GaAs(gallium arsenide), HBT들(heterojunction bipolar transistors), HEMT들(high electron mobility transistors), SOI(silicon-on-insulator) 등과 같은 다양한 IC 프로세스 기술들로 제조될 수 있다.
[0098] 본 명세서에서 설명된 개선된 격리를 갖는 증폭기들을 구현하는 장치는 자립형 디바이스일 수 있거나, 또는 더 큰 디바이스의 부분일 수 있다. 디바이스는 (i) 자립형 IC, (ii) 데이터 및/또는 명령들을 저장하기 위한 메모리 IC들을 포함할 수 있는 하나 또는 그 초과의 IC들의 세트, (iii) RFR(RF receiver) 또는 RTR(RF transmitter/receiver)과 같은 RFIC, (iv) MSM(mobile station modem)과 같은 ASIC, (v) 다른 디바이스들 내에 임베딩될 수 있는 모듈, (vi) 수신기, 셀룰러 전화, 무선 디바이스, 핸드셋, 또는 모바일 유닛, (vii) 기타 등일 수 있다.
[0099] 하나 또는 그 초과의 예시적인 설계들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 결합으로 구현될 수 있다. 소프트웨어로 구현되는 경우, 상기 기능들은 컴퓨터 판독 가능한 매체 상에 하나 또는 그 초과의 명령들 또는 코드로서 저장되거나, 또는 이들을 통해 전송될 수 있다. 컴퓨터 판독 가능한 매체는 컴퓨터 저장 매체, 및 일 장소에서 다른 장소로 컴퓨터 프로그램의 이전을 용이하게 하는 임의의 매체를 포함하는 통신 매체 둘 다를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용한 매체일 수 있다. 예를 들어, 이러한 컴퓨터 판독 가능한 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령 또는 데이터 구조의 형태로 원하는 프로그램 코드를 저장하거나 전달하는데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있지만, 이들로 제한되는 것은 아니다. 또한, 임의의 연결 수단이 컴퓨터 판독 가능한 매체로 적절히 칭해질 수 있다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 라인(DSL), 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들을 이용하여 전송되는 경우, 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들이 매체의 정의 내에 포함된다. 여기서 사용되는 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광 디스크(disc), 디지털 다용도 디스크(disc)(DVD), 플로피 디스크(disk), 및 블루-레이 디스크(disc)를 포함하며, 여기서 디스크(disk)는 보통 데이터를 자기적으로 재생하지만, 디스크(disc)는 레이저를 통해 광학적으로 데이터를 재생한다. 상기 것들의 조합들 역시 컴퓨터 판독 가능한 매체의 범위 내에 포함되어야 한다.
[00100] 본 개시의 이전 설명은 임의의 당업자가 본 개시를 실시 또는 이용하는 것을 가능케 하기 위해 제공된다. 본 개시에 대한 다양한 수정들은 당업자들에게 쉽게 자명하게 될 것이며, 본 명세서에서 정의된 일반적인 원리들은 본 개시의 범위로부터 벗어남 없이 다른 변동물들에 적용될 수 있다. 따라서 본 개시는 본 명세서에서 설명된 예들 및 설계들로 제한되도록 의도되는 것이 아니라 본 명세서에서 기재된 원리들 및 신규한 특징들과 부합하는 최광의의 범위로 허여될 것이다.

Claims (20)

  1. 장치로서,
    입력 신호를 수신하고, 증폭된 신호를 제공하도록 구성된 이득 트랜지스터;
    상기 이득 트랜지스터와 중간 노드 사이에 커플링되고 상기 증폭된 신호를 수신하도록 구성된 제 1 캐스코드 트랜지스터;
    상기 중간 노드와 출력 노드 사이에 커플링되고 출력 신호를 제공하도록 구성된 제 2 캐스코드 트랜지스터; 및
    상기 중간 노드와 상기 회로 접지 사이에 커플링되는 션트(shunt) 트랜지스터
    를 포함하는,
    장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 캐스코드 트랜지스터들은 제 1 모드에서 상기 출력 신호를 제공하도록 인에이블되고, 제 2 모드에서 디스에이블되고,
    상기 션트 트랜지스터는 상기 중간 노드를 회로 접지에 단락시키도록 상기 제 1 모드에서 디스에에블되고 상기 제 2 모드에서 인에이블되는,
    장치.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 캐스코드 트랜지스터들은 함께 커플링되고 상기 제 1 및 제 2 캐스코드 트랜지스터들을 인에이블 또는 디스에이블하는 바이어스 전압을 수신하는 게이트들을 갖는,
    장치.
  4. 제 1 항에 있어서,
    상기 이득 트랜지스터와 제 2 중간 노드 사이에 커플링되는 제 3 캐스코드 트랜지스터;
    상기 제 2 중간 노드와 제 2 출력 노드 사이에 커플링되고 제 2 출력 신호를 제공하도록 구성되는 제 4 캐스코드 트랜지스터; 및
    상기 제 2 중간 노드와 회로 접지 사이에 커플링되는 제 2 션트 트랜지스터
    를 더 포함하는,
    장치.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 캐스코드 트랜지스터들 및 상기 션트 트랜지스터는 제 1 캐스코드 회로를 형성하고,
    상기 장치는,
    상기 입력 신호를 수신하고 제 1 증폭된 신호를 제공하도록 구성되는 제 2 이득 트랜지스터; 및
    상기 제 2 이득 트랜지스터와 제 2 출력 노드 사이에 커플링되고 제 2 출력 신호를 제공하도록 구성되는 제 2 캐스코드 회로
    를 더 포함하는,
    장치.
  6. 제 5 항에 있어서,
    상기 이득 트랜지스터와 상기 제 2 출력 노드 사이에 커플링되는 제 3 캐스코드 회로, 또는 상기 제 2 이득 트랜지스터와 상기 출력 노드 사이에 커플링되는 제 4 캐스코드 회로, 또는 상기 제 3 및 제 4 캐스코드 회로들 둘 다
    를 더 포함하는,
    장치.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 캐스코드 트랜지스터들 및 상기 션트 트랜지스터는 제 1 캐스코드 회로를 형성하고,
    상기 장치는,
    제 2 입력 신호를 수신하고 제 2 증폭된 신호를 제공하도록 구성되는 제 2 이득 트랜지스터; 및
    상기 제 2 이득 트랜지스터와 제 2 출력 노드 사이에 커플링되고 제 2 출력 신호를 제공하도록 구성되는 제 2 캐스코드 회로
    를 더 포함하는,
    장치.
  8. 제 7 항에 있어서,
    상기 이득 트랜지스터와 상기 제 2 출력 노드 사이에 커플링되는 제 3 캐스코드 회로; 및
    상기 제 2 이득 트랜지스터와 상기 출력 노드 사이에 커플링되는 제 4 캐스코드 회로
    를 더 포함하는,
    장치.
  9. 제 8 항에 있어서,
    상기 입력 신호를 수신하고 제 3 증폭된 신호를 제공하도록 구성되는 제 3 이득 트랜지스터;
    상기 제 3 이득 트랜지스터와 상기 출력 노드 사이에 커플링되는 제 5 캐스코드 회로; 및
    상기 제 3 이득 트랜지스터와 상기 제 2 출력 노드 사이에 커플링되는 제 6 캐스코드 회로
    를 더 포함하는,
    장치.
  10. 제 9 항에 있어서,
    상기 제 2 입력 신호를 수신하고 제 4 증폭된 신호를 제공하도록 구성된 제 4 이득 트랜지스터;
    상기 제 4 이득 트랜지스터와 상기 출력 노드 사이에 커플링되는 제 7 캐스코드 회로; 및
    상기 제 4 이득 트랜지스터와 상기 제 2 출력 노드 사이에 커플링되는 제 8 캐스코드 회로
    를 더 포함하는,
    장치.
  11. 제 1 항에 있어서,
    상기 제 1 캐스코드 트랜지스터는 제 1 길이를 갖고, 상기 제 2 캐스코드 트랜지스터는 제 2 길이를 갖고, 상기 제 1 및 제 2 길이는 상기 제 1 및 제 2 캐스코드 트랜지스터들의 적어도 하나의 타겟 동작 특성에 기초하여 선택되는,
    장치.
  12. 제 11 항에 있어서,
    상기 제 1 길이는 상기 제 2 길이와 매칭하는,
    장치.
  13. 제 1 항에 있어서,
    상기 이득 트랜지스터의 소스와 회로 접지 사이에 커플링되는 인덕터
    를 더 포함하는,
    장치.
  14. 방법으로서,
    증폭된 신호를 획득하도록 이득 트랜지스터로 입력 신호를 증폭하는 단계;
    상기 제 1 및 제 2 캐스코드 트랜지스터들이 인에이블될 때 출력 신호를 획득하기 위해 중간 노드에서 커플링되는 제 1 및 제 2 캐스코드 트랜지스터들로 상기 증폭된 신호를 버퍼링하는 단계; 및
    상기 제 1 및 제 2 캐스코드 트랜지스터들이 디스에이블될 때 션트 트랜지스터로 상기 중간 노드를 회로 접지에 단락(short)시키는 단계
    를 포함하는,
    방법.
  15. 제 14 항에 있어서,
    상기 제 3 및 제 2 캐스코드 트랜지스터들이 인에이블될 때 제 2 출력 신호를 획득하도록 제 2 중간 노드에서 커플링되는 제 3 및 제 4 캐스코드 트랜지스터들로 상기 증폭된 신호를 버퍼링하는 단계; 및
    상기 제 3 및 제 4 캐스코드 트랜지스터들이 디스에이블될 때 제 2 션트 트랜지스터로 상기 제 2 중간 노드를 회로 접지에 단락시키는 단계
    를 더 포함하는,
    방법.
  16. 제 14 항에 있어서,
    제 2 증폭된 신호를 획득하기 위해 제 2 이득 트랜지스터로 상기 입력 신호를 증폭하는 단계;
    상기 제 3 및 제 4 캐스코드 트랜지스터들이 인에이블될 때 제 2 출력 신호를 획득하기 위해 제 2 중간 노드에서 커플링되는 제 3 및 제 4 캐스코드 트랜지스터들로 상기 제 2 증폭된 신호를 버퍼링하는 단계; 및
    상기 제 3 및 제 4 캐스코드 트랜지스터들이 디스에이블될 때 제 2 션트 트랜지스터로 상기 제 2 중간 노드를 회로 접지에 단락시키는 단계
    를 더 포함하는,
    방법.
  17. 제 14 항에 있어서,
    제 2 증폭된 신호를 획득하기 위해 제 2 이득 트랜지스터로 제 2 입력 신호를 증폭하는 단계;
    상기 제 3 및 제 4 캐스코드 트랜지스터들이 인에이블될 때 제 2 출력 신호를 획득하도록 제 2 중간 노드에서 커플링되는 제 3 및 제 4 캐스코드 트랜지스터들로 상기 제 2 증폭된 신호를 버퍼링하는 단계; 및
    상기 제 3 및 제 4 캐스코드 트랜지스터들이 디스에이블될 때 제 2 션트 트랜지스터로 상기 제 2 중간 노드를 회로 접지에 단락시키는 단계
    를 더 포함하는,
    방법.
  18. 장치로서,
    입력 신호를 수신하고 증폭된 신호를 제공하도록 구성 가능한 증폭을 위한 수단;
    상기 증폭을 위한 수단과 중간 노드 사이에 커플링되고 상기 증폭된 신호를 수신하도록 구성 가능한 버퍼링을 위한 제 1 수단;
    상기 중간 노드와 출력 노드 사이에 커플링되고 출력 신호를 제공하도록 구성 가능한 버퍼링을 위한 제 2 수단; 및
    상기 버퍼링을 위한 제 1 및 제 2 수단이 디스에이블될 때 상기 중간 노드를 회로 접지에 단락시키기 위한 수단
    을 포함하는,
    장치.
  19. 제 18 항에 있어서,
    상기 증폭을 위한 수단과 제 2 중간 노드 사이에 커플링되고 상기 증폭된 신호를 수신하도록 구성 가능한 버퍼링을 위한 제 3 수단;
    상기 제 2 중간 노드와 제 2 출력 노드 사이에 커플링되고 제 2 출력 신호를 제공하도록 구성 가능한 버퍼링을 위한 제 4 수단; 및
    상기 버퍼링을 위한 제 3 및 제 4 수단이 디스에이블될 때 상기 제 2 중간 노드를 회로 접지에 단락시키기 위한 수단
    을 더 포함하는,
    장치.
  20. 제 18 항에 있어서,
    상기 입력 신호 또는 제 2 입력 신호를 수신하고 제 2 증폭된 신호를 제공하도록 구성 가능한 증폭을 위한 제 2 수단;
    상기 증폭을 위한 제 2 수단과 제 2 중간 노드 사이에 커플링되고 상기 제 2 증폭된 신호를 수신하도록 구성 가능한 버퍼링을 위한 제 3 수단;
    상기 제 2 중간 노드와 제 2 출력 노드 사이에 커플링되고 제 2 출력 신호를 제공하도록 구성 가능한 버퍼링을 위한 제 4 수단; 및
    상기 버퍼링을 위한 제 3 및 제 4 수단이 디스에이블될 때 상기 제 2 중간 노드를 회로 접지에 단락시키기 위한 수단
    을 더 포함하는,
    장치.
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