JP2022144452A - 高周波増幅回路 - Google Patents

Abstract

【課題】スプリット出力モードにおいて出力ポート間のアイソレーションに優れる。
【解決手段】実施形態の高周波増幅回路は、ゲートに信号が入力されるトランジスタＦＥＴ１１及びＦＥＴ１２と、ＦＥＴ１１のソースと基準電圧間のインダクタＬｓ１と、ソースがＦＥＴ１１のドレインに接続されたゲート接地のトランジスタＦＥＴ２１と、ＦＥＴ２１のドレインと電源電圧間のインダクタＬｄ１と、ＦＥＴ２１のドレインとＬｄ１間のノードＮＤ１と、出力端子ＯＵＴ１との間のスイッチＴ_Ｓｗ１と、ＦＥＴ１２のソースと基準電圧との間のインダクタＬｓ２と、ソースがＦＥＴ１２のドレインに接続されたゲート接地のトランジスタＦＥＴ２２と、ＦＥＴ２２のドレインと電源電圧との間のインダクタＬｄ２と、ＦＥＴ２２のドレインとＬｄ２間のノードＮＤ２と、出力端子ＯＵＴ２との間のスイッチＴ_Ｓｗ２と、ノードＮＤ１とＮＤ２間のスイッチＴ_Ｓｗ３とを備える。
【選択図】図２

Description

本発明の実施形態は、高周波増幅回路に関する。

無線装置等に用いられる高周波低雑音増幅器（ＬＮＡ：Low Noise Amplifier）は、ＳｉＧｅバイポーラプロセスを用いて製造されてきた。しかし、近年、ＳＯＩ（Silicon On Insulator）基板にＣＭＯＳプロセスを用いた製造に置き換えられつつある。高周波スイッチ電界効果トランジスタを高周波低雑音増幅器に組み込むことで、高機能な高周波低雑音増幅器を実現できるためである。

さて近年、無線通信を高速化するために、キャリアアグリゲーション（以下、ＣＡとも称す）が導入されている。なお、ＣＡのモードには、イントラバンドＣＡがある。このイントラバンドＣＡでは、ＬＮＡの出力を２つに分岐する必要がある。すなわち、イントラバンドＣＡ対応のＬＮＡを実現するには、単一出力モードと共に、スプリット出力モードが必要となる。しかし、スプリット出力モード時における出力ポート間のアイソレーションは、例えば２５ｄＢ以上が要求されるが、それを実現することは容易ではない。

特開２０１９－２０８１３５号公報

スプリット出力モードにおいて出力ポート間のアイソレーションに優れた高周波増幅回路を提供する。

実施形態の高周波増幅回路は、ゲートに入力信号が入力される第１トランジスタと、前記第１トランジスタのソースと基準電圧端との間に接続された第１インダクタと、ゲートが交流的に接地され、ソースが前記第１トランジスタのドレインに接続された第２トランジスタと、前記第２トランジスタのドレインと電源電圧端との間に接続された第２インダクタと、前記第２トランジスタのドレインと前記第２インダクタとの間の第１ノードと、第１出力端子との間に接続された第１スイッチと、ゲートに前記入力信号が入力される第３トランジスタと、前記第１トランジスタのソースと前記基準電圧端との間に接続された第３インダクタと、ゲートが交流的に接地され、ソースが前記第３トランジスタのドレインに接続された第４トランジスタと、前記第４トランジスタのドレインと前記電源電圧端との間に接続された第４インダクタと、前記第４トランジスタのドレインと前記第４インダクタとの間の第２ノードと、第２出力端子との間に接続された第２スイッチと、前記第１ノードと前記第２ノードとの間に接続された第３スイッチとを具備する。

実施形態の高周波増幅回路を含む無線装置の構成を示すブロック図である。 実施形態の高周波増幅回路の構成を示す回路図である。 実施形態におけるスイッチのオン状態及びオフ状態を示す回路図である。 実施形態の高周波増幅回路における出力スイッチ回路を示す概略図である。 実施形態の高周波増幅回路における出力スイッチ回路を示す概略図である。 実施形態の高周波増幅回路における出力スイッチ回路を示す概略図である。 実施形態における単一出力モード及びスプリット出力モードのスイッチの状態を示す図である。 実施形態の高周波増幅回路におけるノイズ低減回路の動作を示す図である。 実施形態の高周波増幅回路における出力アイソレーション改善回路の動作を示す図である。 実施形態の高周波増幅回路における出力アイソレーション改善回路の磁気結合の関係を示す図である。 実施形態の高周波増幅回路のレイアウトの模式図である。 図１１におけるインダクタの巻き方向を概略的に示す図である。 図１１におけるインダクタの巻き方向の他例を概略的に示す図である。 実施形態の高周波増幅回路の単一出力モードにおけるＳパラメータを示す図である。 実施形態の高周波増幅回路の単一出力モードにおけるノイズ指数を示す図である。 実施形態の高周波増幅回路のスプリット出力モードにおけるＳパラメータを示す図である。 実施形態の高周波増幅回路のスプリット出力モードにおけるノイズ指数を示す図である。 比較例の高周波増幅回路の構成を示す回路図である。 図１８におけるインダクタの巻き方向を概略的に示す図である。 比較例の単一出力モードにおけるＳパラメータを示す図である。 比較例のスプリット出力モードにおけるＳパラメータを示す図である。 実施形態及び比較例における各種特性の値を示す図である。

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。

１．実施形態
実施形態の高周波低雑音増幅器（以下、高周波増幅回路と記す）は、例えば、携帯電話やスマートフォンなどの無線装置で用いられる。図１は、第１実施形態の高周波増幅回路を含む無線装置の構成を示すブロック図である。

図１に示すように、無線装置は、高周波増幅回路１、アンテナ２、アンテナスイッチ３、バンドパスフィルタ（ＢＰＦ：Band Pass Filter）４、無線周波数集積回路（ＲＦＩＣ：Radio frequency Integrated Circuit）５、パワーアンプ（ＰＡ：Power Amplifier）６、及びローパスフィルタ（ＬＰＦ：Low Pass Filter）７を備える。

アンテナ２は、高周波信号を送信あるいは受信する。アンテナスイッチ３は、高周波信号の送受信を切り替えるスイッチである。図１では、送信側と受信側がそれぞれ１系統の例を示しているが、送信側と受信側がそれぞれ、複数の周波数帯域の信号を送受信する複数系統を有していてもよい。

バンドパスフィルタ４は、所定の周波数帯域の信号を通過させ、それ以外の周波数帯域の信号をカットする。本実施形態の高周波増幅回路１は、バンドパスフィルタ４を通過した信号を増幅し、増幅した信号をＲＦＩＣ５に出力する。

ＲＦＩＣ５は、高周波増幅回路１から受信した信号を処理し、例えば画像あるいは音声などとして出力する。ＲＦＩＣ５は、所定の信号をパワーアンプ６に出力する。

パワーアンプ６は、ＲＦＩＣ５から出力された信号を増幅し、増幅した信号をローパスフィルタ７に出力する。ローパスフィルタ７は、パワーアンプ６から出力された信号のうち、所定の周波数より高い周波数の信号を遮断し、所定の周波数より低い周波数の信号を通過させる。

図１に示すアンテナスイッチ３と高周波増幅回路１は、同一のＳＯＩ基板上に配置可能であり、ワンチップ化することができる。アンテナスイッチ３と高周波増幅回路１をＳＯＩ基板にてワンチップ化することにより、高周波信号の伝送損失を低減できる。さらに、前記ワンチップ化により、高周波増幅回路１における消費電力の削減と、高周波増幅回路１の小型化も可能となる。

１．１ 高周波増幅回路１の回路構成
実施形態の高周波増幅回路１の回路構成について説明する。図２は、実施形態の高周波増幅回路１の構成を示す回路図である。高周波増幅回路１は、カスコード接続の増幅回路１１_１及び１１_２、入力整合回路１２、出力整合回路１３、バイアス電圧生成回路１４、出力スイッチ回路１５、ノイズ低減回路１６、出力アイソレーション改善回路１７、１８_１ａ、１８_１ｂ、１８_２ａ、１８_２ｂ、入力端子（または、入力ポート）ＬＮＡin、及び出力端子（または、出力ポート）ＯＵＴ１、ＯＵＴ２を備える。各回路の動作については、後述する。

以下に、実施形態の高周波増幅回路１における回路素子の接続関係を説明する。ｎ型ＭＯＳ電界効果トランジスタＦＥＴ１１のゲートには、キャパシタＣｘを介して入力端子ＬＮＡinが接続される。入力端子ＬＮＡinには、外付けのインダクタＬextを介して高周波の入力信号ＲＦinが入力される。また、トランジスタＦＥＴ１１のゲートには、バイアス電圧生成回路１４から抵抗ＲＢ１を介してバイアス電圧ＶＢ１が供給される。トランジスタＦＥＴ１１のソースは、インダクタＬｓ１を介して接地電位端（あるいは、基準電圧端）ＧＮＤに接続される。接地電位端ＧＮＤには、接地電位（あるいは、基準電圧）、例えば０Ｖが供給される。

トランジスタＦＥＴ１１のドレインは、ｎ型ＭＯＳ電界効果トランジスタＦＥＴ２１のソースに接続される。トランジスタＦＥＴ２１のゲートには、バイアス電圧生成回路１４から抵抗ＲＢ２１を介してバイアス電圧ＶＢ２が供給される。トランジスタＦＥＴ２１のゲートと抵抗ＲＢ２１との間のノードは、キャパシタＣＢ２１を介して接地電位端ＧＮＤに接続される。

トランジスタＦＥＴ２１のドレインは、インダクタＬｄ１を介して電源電圧端VDD_LNAに接続される。電源電圧端VDD_LNAには、電源電圧（例えば、１．８Ｖ）が供給される。

トランジスタＦＥＴ２１のドレインは、キャパシタＣout１及びスイッチＴ_Ｓｗ１を介して出力端子ＯＵＴ１に接続される。キャパシタＣout１とスイッチＴ_Ｓｗ１は、トランジスタＦＥＴ２１のドレインと出力端子ＯＵＴ１との間に直列に接続される。トランジスタＦＥＴ２１のドレインは、キャパシタＣadd１及びスイッチＳｗ２を介してスイッチＴ_Ｓｗ１に接続される。キャパシタＣadd１とスイッチＳｗ２は、トランジスタＦＥＴ２１のドレインとスイッチＴ_Ｓｗ１との間に直列に接続される。すなわち、キャパシタＣout１と、キャパシタＣadd１及びスイッチＳｗ２とは、トランジスタＦＥＴ２１のドレインとスイッチＴ_Ｓｗ１との間に並列に接続される。

さらに、トランジスタＦＥＴ２１のドレインは、キャパシタＣｄ１及びスイッチＳｗ１を介して接地電位端ＧＮＤに接続される。

ｎ型ＭＯＳ電界効果トランジスタＦＥＴ１２のゲートは、キャパシタＣｘの電極に接続される。トランジスタＦＥＴ１２のゲートには、バイアス電圧生成回路１４から抵抗ＲＢ１を介してバイアス電圧ＶＢ１が供給される。トランジスタＦＥＴ１２のソースは、インダクタＬｓ２を介して接地電位端ＧＮＤに接続される。

トランジスタＦＥＴ１２のドレインは、ｎ型ＭＯＳ電界効果トランジスタＦＥＴ２２のソースに接続される。トランジスタＦＥＴ２２のゲートには、バイアス電圧生成回路１４から抵抗ＲＢ２２を介してバイアス電圧ＶＢ２が供給される。トランジスタＦＥＴ２２のゲートと抵抗ＲＢ２２との間のノードは、キャパシタＣＢ２２を介して接地電位端ＧＮＤに接続される。

トランジスタＦＥＴ２２のドレインは、インダクタＬｄ２を介して電源電圧端VDD_LNAに接続される。

トランジスタＦＥＴ２２のドレインは、キャパシタＣout２及びスイッチＴ_Ｓｗ２を介して出力端子ＯＵＴ２に接続される。キャパシタＣout２とスイッチＴ_Ｓｗ２は、トランジスタＦＥＴ２２のドレインと出力端子ＯＵＴ２との間に直列に接続される。トランジスタＦＥＴ２２のドレインは、キャパシタＣadd２及びスイッチＳｗ４を介してスイッチＴ_Ｓｗ２に接続される。キャパシタＣadd２とスイッチＳｗ４は、トランジスタＦＥＴ２２のドレインとスイッチＴ_Ｓｗ２との間に直列に接続される。すなわち、キャパシタＣout２と、キャパシタＣadd２及びスイッチＳｗ４とは、トランジスタＦＥＴ２２のドレインとスイッチＴ_Ｓｗ２との間に並列に接続される。

さらに、トランジスタＦＥＴ２２のドレインは、キャパシタＣｄ２及びスイッチＳｗ３を介して接地電位端ＧＮＤに接続される。

トランジスタＦＥＴ１１のソースとトランジスタＦＥＴ１２のソースとの間には、キャパシタＣｓｘが接続される。また、トランジスタＦＥＴ２１のドレインとトランジスタＦＥＴ２２のドレインとの間には、キャパシタＣｄｘ及び抵抗Ｒｄｘが接続される。キャパシタＣｄｘと抵抗Ｒｄｘは、トランジスタＦＥＴ２１のドレインとトランジスタＦＥＴ２２のドレイン間に直列に接続される。

キャパシタＣout１とスイッチＴ_Ｓｗ１間のノードＮＤ１と、キャパシタＣout２とスイッチＴ_Ｓｗ２間のノードＮＤ２との間には、スイッチＴ_Ｓｗ３が接続される。

スイッチＴ_Ｓｗ１～Ｔ_Ｓｗ３の各々は、オン状態あるいはオフ状態のいずれかの状態に設定される。図３は、各スイッチＴ_Ｓｗ１～Ｔ_Ｓｗ３におけるオン状態及びオフ状態を示す回路図である。スイッチＴ_Ｓｗ１～Ｔ_Ｓｗ３の各々は、スイッチ素子Ｓ１、Ｓ２、及びＳ３を含む。スイッチ素子Ｓ１とスイッチ素子Ｓ２は直列に接続される。スイッチ素子Ｓ３は、スイッチ素子Ｓ１とスイッチ素子Ｓ２間のノードと、接地電位端ＧＮＤとの間に接続される。スイッチ素子Ｓ１～Ｓ３の各々は、例えば、ｎ型ＭＯＳ電界効果トランジスタあるいはｐ型ＭＯＳ電界効果トランジスタを含む。

オン状態は、図３の（ａ）に示すように、スイッチ素子Ｓ１及びＳ２が閉じており、スイッチ素子Ｓ３が開いている状態である。オン状態では、スイッチＴ_Ｓｗ１～Ｔ_Ｓｗ３の各々の一端と他端とが接続状態となる。

オフ状態は、図３の（ｂ）に示すように、スイッチ素子Ｓ１及びＳ２が開いており、スイッチ素子Ｓ３が閉じている状態である。オフ状態では、スイッチＴ_Ｓｗ１～Ｔ_Ｓｗ３の各々の一端と他端とが遮断状態（あるいは、非接続状態）となる。

なおここでは、トランジスタＦＥＴ１１、ＦＥＴ２１、ＦＥＴ１２、及びＦＥＴ２２がｎ型ＭＯＳ電界効果トランジスタで構成される例を示すが、ｐ型ＭＯＳ電界効果トランジスタで構成することも可能である。ただし、トランジスタＦＥＴ１１、ＦＥＴ２１、ＦＥＴ１２、及びＦＥＴ２２をｎ型ＭＯＳ電界効果トランジスタで構成するほうが、ｐ型ＭＯＳ電界効果トランジスタで構成する場合より、電気的な特性がよい。

また、上述した実施形態の回路構成は、図２に示した構成に限るわけではない。実施形態と同様の動作が実現できれば、その他の構成を有することも可能である。

１．２ 高周波増幅回路１の動作
以下に、実施形態の高周波増幅回路１の動作について説明する。先に、高周波増幅回路１の基本的な動作を説明し、次に、高周波増幅回路１の主な改善回路の動作について説明する。

高周波増幅回路１は、動作モードとして、出力端子ＯＵＴ１あるいはＯＵＴ２のいずれか１つから信号を出力する単一出力モードと、出力端子ＯＵＴ１及びＯＵＴ２の両方から信号を出力するスプリット出力モードを有する。単一出力モードは、入力端子ＬＮＡinから入力された入力信号ＲＦinを増幅し、増幅した出力信号ＲＦout１を出力端子ＯＵＴ１から出力する、あるいは増幅した出力信号ＲＦout２を出力端子ＯＵＴ２から出力するモードである。スプリット出力モードは、入力端子ＬＮＡinから入力された入力信号ＲＦinを増幅し、増幅した出力信号ＲＦout１及びＲＦout２を出力端子ＯＵＴ１及びＯＵＴ２からそれぞれ出力するモードである。以降においては、入力端子ＬＮＡinをポート１、出力端子ＯＵＴ１をポート２、出力端子ＯＵＴ２をポート３とも称する。ポート１、２、３間のアイソレーション、並び通過特性（あるいは、伝送特性）及び反射特性は、ポート番号によって指定される。

増幅回路１１_１は、ソース接地のトランジスタＦＥＴ１１と、ゲート接地のトランジスタＦＥＴ２１とを有する。トランジスタＦＥＴ１１とトランジスタＦＥＴ２１は、カスコード接続される。すなわち、トランジスタＦＥＴ１１のドレインは、トランジスタＦＥＴ２１のソースに接続される。

トランジスタＦＥＴ１１のゲートには、抵抗ＲＢ１を介してバイアス電圧ＶＢ１が供給される。トランジスタＦＥＴ１１のソースがインダクタＬｓ１を介して接地電位端ＧＮＤに接続されているため、トランジスタＦＥＴ１１はソース接地の増幅器として機能する。

トランジスタＦＥＴ２１のゲートには、抵抗ＲＢ２１を介してバイアス電圧ＶＢ２が供給される。トランジスタＦＥＴ２１のゲートは、キャパシタＣＢ２１を介して接地電位端ＧＮＤに接続される。すなわち、トランジスタＦＥＴ２１のゲートは、交流的に接地電位端ＧＮＤに接続されており、交流的に接地されている。キャパシタＣＢ２１の容量と抵抗ＲＢ２１の抵抗値はいずれも十分に大きいため、トランジスタＦＥＴ２１はゲート接地の増幅器として機能する。

トランジスタＦＥＴ１１は、入力端子ＬＮＡinに入力された入力信号ＲＦinを増幅する。トランジスタＦＥＴ２１は、トランジスタＦＥＴ１１で増幅された信号をさらに増幅して出力信号ＲＦout１を生成する。

増幅回路１１_２は、ソース接地のトランジスタＦＥＴ１２と、ゲート接地のトランジスタＦＥＴ２２とを有する。トランジスタＦＥＴ１２とトランジスタＦＥＴ２２は、カスコード接続される。すなわち、トランジスタＦＥＴ１２のドレインは、トランジスタＦＥＴ２２のソースに接続される。増幅回路１１_２は、増幅回路１１_１と同じ回路定数を有する。言い換えると、増幅回路１１_１は第１回路定数を有し、増幅回路１１_２も同じ第１回路定数を有する。

トランジスタＦＥＴ１２のゲートには、抵抗ＲＢ１を介してバイアス電圧ＶＢ１が供給される。トランジスタＦＥＴ１２のソースがインダクタＬｓ２を介して接地電位端ＧＮＤに接続されているため、トランジスタＦＥＴ１２はソース接地の増幅器として機能する。

トランジスタＦＥＴ２２のゲートには、抵抗ＲＢ２２を介してバイアス電圧ＶＢ２が供給される。トランジスタＦＥＴ２２のゲートは、キャパシタＣＢ２２を介して接地電位端ＧＮＤに接続される。すなわち、トランジスタＦＥＴ２２のゲートは、交流的に接地電位端ＧＮＤに接続されており、交流的に接地されている。キャパシタＣＢ２２の容量と抵抗ＲＢ２２の抵抗値はいずれも十分に大きいため、トランジスタＦＥＴ２２はゲート接地の増幅器として機能する。

トランジスタＦＥＴ１２は、入力端子ＬＮＡinに入力された入力信号ＲＦinを増幅する。トランジスタＦＥＴ２２は、トランジスタＦＥＴ１２で増幅された信号をさらに増幅して出力信号ＲＦout２を生成する。

入力整合回路１２は、インダクタＬｓ１、Ｌｓ２及びＬext、キャパシタＣｘ、及び入力端子ＬＮＡinを有する。入力整合回路１２では、入力インピーダンスがほぼ５０オームになるように、インダクタＬｓ１、Ｌｓ２及びＬext、キャパシタＣｘの回路定数が構成される。

インダクタＬｓ１及びＬｓ２は、高周波増幅回路１における利得とノイズ指数（Noise figure）ＮＦとの整合性を取る機能を有する。インダクタＬｓ１及びＬｓ２のインダクタンスを調整することにより、利得とノイズ指数ＮＦを適する値に設定する。インダクタＬｓ１及びＬｓ２の各々のインダクタンスは、例えば０．５ｎＨである。ノイズ指数ＮＦは、入力信号ＲＦinのＳ（signal）／Ｎ（noise）と、出力信号ＲＦout１あるいはＲＦout２のＳ／Ｎとの比である。

インダクタＬextは、高周波増幅回路１の外部に設けられる。すなわち、インダクタＬextは、例えば、ＳＯＩ基板に設けられず、ディスクリート部品などで外付けされる。また、キャパシタＣｘは、入力信号ＲＦinの直流成分をカットする機能も有する。

出力整合回路１３は、インダクタＬｄ１及びＬｄ２、キャパシタＣout１、Ｃout２、Ｃadd１、Ｃadd２、Ｃd１、Ｃd２、及びスイッチＳｗ１、Ｓｗ２、Ｓｗ３、Ｓｗ４を有する。出力整合回路１３では、出力インピーダンスがほぼ５０オームになるように、インダクタＬｄ１及びＬｄ２、キャパシタＣout１、Ｃout２、Ｃadd１、Ｃadd２、Ｃd１、Ｃd２の回路定数が構成される。また、図示しないが、利得調整及び利得安定化のための抵抗が、トランジスタＦＥＴ２１のドレインと電源電圧端VDD_LNAとの間、及びトランジスタＦＥＴ２２のドレインと電源電圧端VDD_LNAとの間にそれぞれ接続されてもよい。

バイアス電圧生成回路１４は、トランジスタＦＥＴ１１及びＦＥＴ１２に供給されるバイアス電圧ＶＢ１と、トランジスタＦＥＴ２１及びＦＥＴ２２に供給されるバイアス電圧ＶＢ２を生成する。抵抗ＲＢ１、ＲＢ２１及びＲＢ２２は、入力信号ＲＦinがバイアス電圧生成回路１４に回り込むのを防止するために設けられている。バイアス電圧ＶＢ１は、例えば０．５Ｖであり、バイアス電圧ＶＢ２は例えば１．２Ｖである。

出力スイッチ回路１５は、スイッチＴ_Ｓｗ１、Ｔ_Ｓｗ２、及びＴ_Ｓｗ３を有する。出力スイッチ回路１５は、単一出力モードとスプリット出力モードとを切り換えるために設けられる。

スイッチＴ_Ｓｗ１～Ｔ_Ｓｗ３のオン状態とオフ状態を制御する制御回路（不図示）により、各スイッチＴ_Ｓｗ１～Ｔ_Ｓｗ３のオン状態とオフ状態とが切り換えられる。スイッチＴ_Ｓｗ１がオン状態に設定されると、スイッチＴ_Ｓｗ１の一端と他端が接続状態になる。スイッチＴ_Ｓｗ１がオフ状態に設定されると、スイッチＴ_Ｓｗ１の一端と他端が遮断状態（あるいは、非接続状態）になる。同様に、スイッチＴ_Ｓｗ２がオン状態に設定されると、スイッチＴ_Ｓｗ２の一端と他端が接続状態になり、スイッチＴ_Ｓｗ２がオフ状態に設定されると、スイッチＴ_Ｓｗ２の一端と他端が遮断状態になる。スイッチＴ_Ｓｗ３がオン状態に設定されると、スイッチＴ_Ｓｗ３の一端と他端が接続状態になり、スイッチＴ_Ｓｗ３がオフ状態に設定されると、スイッチＴ_Ｓｗ３の一端と他端が遮断状態になる。

スイッチＴ_Ｓｗ１～Ｔ_Ｓｗ３におけるオン状態とオフ状態を制御することにより、高周波増幅回路１における動作モードが、単一出力モードあるいはスプリット出力モードに切り換えられる。出力スイッチ回路１５については後で詳述する。

ノイズ低減回路１６は、トランジスタＦＥＴ１１のソースと、トランジスタＦＥＴ１２のソースとの間に接続されたキャパシタＣｓｘを有する。ノイズ低減回路１６は、スプリット出力モードにおいて、トランジスタＦＥＴ１２のゲートからトランジスタＦＥＴ１１のゲートに回り込むノイズを低減する。同様に、ノイズ低減回路１６は、スプリット出力モードにおいて、トランジスタＦＥＴ１１のゲートからトランジスタＦＥＴ１２のゲートに回り込むノイズを低減する。ノイズ低減回路１６は、スプリット出力モードにおける出力信号のノイズレベルを、単一出力モードにおける出力信号のノイズレベルまで低減する。ノイズ低減回路１６については後で詳述する。

出力アイソレーション改善回路１７は、キャパシタＣｄｘ及び抵抗Ｒｄｘを有する。キャパシタＣｄｘ及び抵抗Ｒｄｘは、トランジスタＦＥＴ２１のドレインと、トランジスタＦＥＴ２２のドレインとの間に直列に接続される。出力アイソレーション改善回路１７は、スプリット出力モードにおいて、出力端子ＯＵＴ２（ポート３）から入り、トランジスタＦＥＴ２２、ＦＥＴ１２、ＦＥＴ１１、及びＦＥＴ２１を経て、出力端子ＯＵＴ１（ポート２）から出力される信号を低減する。すなわち、出力アイソレーション改善回路１７は、出力端子ＯＵＴ１とＯＵＴ２間のアイソレーションを表すＳパラメータ（Scattering parameters）Ｓ２３を改善することができる。同様に、出力アイソレーション改善回路１７は、スプリット出力モードにおいて、出力端子ＯＵＴ１（ポート２）から入り、トランジスタＦＥＴ２１、ＦＥＴ１１、ＦＥＴ１２、及びＦＥＴ２２を経て、出力端子ＯＵＴ２（ポート３）から出力される信号を低減する。すなわち、出力アイソレーション改善回路１７は、出力端子ＯＵＴ１とＯＵＴ２間のアイソレーションを表すＳパラメータＳ３２を改善することができる。出力アイソレーション改善回路１７については後で詳述する。また、Ｓパラメータについては、効果の項で詳述する。

出力アイソレーション改善回路１８_１ａ、１８_１ｂ、１８_２ａ、及び１８_２ｂは、それぞれインダクタＬｓ１、Ｌｄ１、Ｌｓ２、及びＬｄ２に相当する。インダクタＬｓ１とインダクタＬｄ１との磁気結合係数を調整し、かつインダクタＬｓ２とインダクタＬｄ２との磁気結合係数を調整することにより、スプリット出力モードにおいて、出力端子ＯＵＴ２（あるいは、ＯＵＴ１）から入り、出力端子ＯＵＴ１（あるいは、ＯＵＴ２）から出力される信号を低減する。すなわち、出力アイソレーション改善回路１８_１ａ～１８_２ｂは、出力端子ＯＵＴ１とＯＵＴ２間のアイソレーションを表すＳパラメータＳ２３及びＳ３２を改善することができる。出力アイソレーション改善回路１８_１ａ～１８_２ｂについては後で詳述する。

以下に、出力スイッチ回路１５、ノイズ低減回路１６、出力アイソレーション改善回路１７、及び１８_１ａ、１８_１ｂ、１８_２ａ、１８_２ｂの動作について詳述する。

１．２．１ 出力スイッチ回路１５
図４、図５及び図６は、実施形態の高周波増幅回路１における出力スイッチ回路１５を示す概略図である。図７は、単一出力モード及びスプリット出力モードにおける各スイッチの状態を示す図である。単一出力モードでは、出力端子ＯＵＴ１あるいはＯＵＴ２がアクティブ出力となり、スプリット出力モードでは、出力端子ＯＵＴ１及びＯＵＴ２の両方がアクティブ出力となる。アクティブ出力とは、どの出力端子が有効となっているかを示す。

単一出力モードにおいて、出力端子ＯＵＴ１をアクティブ出力とする場合、すなわち、出力端子ＯＵＴ１から信号を出力する場合、以下のように動作する。図４は、単一出力モードにおいて出力端子ＯＵＴ１から信号を出力する場合のスイッチの状態を示す。

図４及び図７に示すように、単一出力モードにおいて、出力端子ＯＵＴ１から信号を出力する場合、バイアス電圧ＶＢ１が所定の低電圧に設定され、スイッチＴ_Ｓｗ１及びＴ_Ｓｗ３がオン状態に、スイッチＴ_Ｓｗ２がオフ状態にそれぞれ設定される。また、スイッチＳｗ１及びＳｗ３がオン状態に、スイッチＳｗ２及びＳｗ４がオフ状態にそれぞれ設定される。

これにより、入力端子ＬＮＡinに入力された入力信号ＲＦinは、増幅回路１１_１により増幅され、スイッチＴ_Ｓｗ１を通って出力端子ＯＵＴ１から出力される。また、入力端子ＬＮＡinに入力され、増幅回路１１_２にて増幅された入力信号ＲＦinは、スイッチＴ_Ｓｗ３及びＴ_Ｓｗ１を通って出力端子ＯＵＴ１から出力される。

また、単一出力モードにおいて、出力端子ＯＵＴ２をアクティブ出力とする場合、すなわち、出力端子ＯＵＴ２から信号を出力する場合、以下のように動作する。図５は、単一出力モードにおいて出力端子ＯＵＴ２から信号を出力する場合のスイッチの状態を示す。

図５及び図７に示すように、単一出力モードにおいて、出力端子ＯＵＴ２から信号を出力する場合、バイアス電圧ＶＢ１が所定の低電圧に設定され、スイッチＴ_Ｓｗ２及びＴ_Ｓｗ３がオン状態に、スイッチＴ_Ｓｗ１がオフ状態にそれぞれ設定される。また、スイッチＳｗ１及びＳｗ３がオン状態に、スイッチＳｗ２及びＳｗ４がオフ状態にそれぞれ設定される。

これにより、入力端子ＬＮＡinに入力された入力信号ＲＦinは、増幅回路１１_２により増幅され、スイッチＴ_Ｓｗ２を通って出力端子ＯＵＴ２から出力される。また、入力端子ＬＮＡinに入力され、増幅回路１１_１にて増幅された入力信号ＲＦinは、スイッチＴ_Ｓｗ３及びＴ_Ｓｗ２を通って出力端子ＯＵＴ２から出力される。

また、スプリット出力モードにおいて、出力端子ＯＵＴ１及びＯＵＴ２をアクティブ出力とする場合、すなわち、出力端子ＯＵＴ１及びＯＵＴ２の両方から信号を出力する場合、以下のように動作する。図６は、スプリット出力モードにおいて出力端子ＯＵＴ１及びＯＵＴ２から信号を出力する場合のスイッチの状態を示す。

図６及び図７に示すように、スプリット出力モードにおいて、出力端子ＯＵＴ１及びＯＵＴ２から信号を出力する場合、バイアス電圧ＶＢ１が所定の高電圧に設定され、スイッチＴ_Ｓｗ１及びＴ_Ｓｗ２がオン状態に、スイッチＴ_Ｓｗ３がオフ状態にそれぞれ設定される。また、スイッチＳｗ１及びＳｗ３がオフ状態に、スイッチＳｗ２及びＳｗ４がオン状態にそれぞれ設定される。

これにより、入力端子ＬＮＡinに入力された入力信号ＲＦinは、増幅回路１１_１により増幅され、スイッチＴ_Ｓｗ１を通って出力端子ＯＵＴ１から出力される。また、入力端子ＬＮＡinに入力され、増幅回路１１_２にて増幅された入力信号ＲＦinは、スイッチＴ_Ｓｗ２を通って出力端子ＯＵＴ２から出力される。

上述したように、出力端子ＯＵＴ１あるいはＯＵＴ２をアクティブ出力とする単一出力モードにおいては、増幅回路１１_１及び１１_２により増幅された信号が、出力端子ＯＵＴ１あるいはＯＵＴ２から出力される。一方、スプリット出力モードにおいては、増幅回路１１_１及び１１_２により増幅された信号が、出力端子ＯＵＴ１及びＯＵＴ２からそれぞれ出力される。

このように、単一出力モードにおいても、スプリット出力モードにおいても、増幅回路１１_１及び１１_２の両方が動作している。すなわち、単一出力モード及びスプリット出力モード共に、増幅回路１１_１及び１１_２により増幅された信号は、遮断されることなく出力端子から出力される。このため、単一出力モードにおいても、スプリット出力モードにおいても、入力側から見たインピーダンスは大きくは変わらない。

「大きく変わらない」と述べた理由は、単一出力モードとスプリット出力モードとでバイアス電圧ＶＢ１の値が異なり、それによる入力インピーダンスの変化が若干あるからである。

以上により、単一出力モードとスプリット出力モードにおける入力インピーダンスの変化を小さくできる。したがって、単一出力モードとスプリット出力モードの両モードにおいて、入力側の反射特性を表すＳパラメータＳ１１を良好な値に設定することができる。

１．２．２ ノイズ低減回路１６
図８は、実施形態の高周波増幅回路１におけるノイズ低減回路１６の動作を示す図である。スプリット出力モードにおいては、トランジスタＦＥＴ１２のゲートからトランジスタＦＥＴ１１のゲートに回り込むノイズＮＳ１が発生する場合がある。ノイズＮＳ１は、トランジスタＦＥＴ１２のゲートとトランジスタＦＥＴ１１のゲートとを接続する配線を介して、トランジスタＦＥＴ１２のゲートからトランジスタＦＥＴ１１のゲートに回り込む。

高周波増幅回路１におけるノイズ低減回路１６は、トランジスタＦＥＴ１１のソースと、トランジスタＦＥＴ１２のソースとの間に接続されたキャパシタＣｓｘを有する。これにより、トランジスタＦＥＴ１２のソースから、キャパシタＣｓｘを経てトランジスタＦＥＴ１１のソース及びゲートに回り込むノイズＮＳ２が発生する。

ここで、ノイズＮＳ１の位相に対して、ノイズＮＳ２が１８０度反転した位相を持つように、キャパシタＣｓｘ、インダクタＬｓ１及びＬｓ２の回路定数を調整する。これにより、ノイズＮＳ２がノイズＮＳ１を打ち消すように働く。すなわち、ノイズＮＳ１とノイズＮＳ２が１８０度反転した位相を持つため、互いに打ち消し合い、トランジスタＦＥＴ１２のゲートからトランジスタＦＥＴ１１のゲートに回り込むノイズＮＳ１を低減する。これにより、スプリット出力モードにおいて、高周波増幅回路１におけるノイズ指数ＮＦを悪化させることはない。

同様に、トランジスタＦＥＴ１１のゲートからトランジスタＦＥＴ１２のゲートに回り込むノイズが発生する場合でも、ノイズ低減回路１６によりトランジスタＦＥＴ１２のゲートに印加されるノイズを低減できる。

１．２．３ 出力アイソレーション改善回路１７
図9は、実施形態の高周波増幅回路１における出力アイソレーション改善回路１７の動作を示す図である。スプリット出力モードにおいては、出力端子ＯＵＴ２（ポート３）から入り、トランジスタＦＥＴ２２、ＦＥＴ１２、ＦＥＴ１１、及びＦＥＴ２１を経て、出力端子ＯＵＴ１（ポート２）から出力される信号ＳＳ１が発生する。

高周波増幅回路１における出力アイソレーション改善回路１７は、トランジスタＦＥＴ２１のドレインとトランジスタＦＥＴ２２のドレインとの間に、直列に接続されたキャパシタＣｄｘ及び抵抗Ｒｄｘを有する。これにより、出力端子ＯＵＴ２（ポート３）から入った信号は、トランジスタＦＥＴ２２に伝送されると共に、キャパシタＣｄｘ及び抵抗Ｒｄｘにも伝送される。このため、出力端子ＯＵＴ２（ポート３）から入り、キャパシタＣｄｘ及び抵抗Ｒｄｘを経て、トランジスタＦＥＴ２１のドレインとキャパシタＣｄｘとが接続されるノードに伝送される信号ＳＳ２が発生する。

ここで、信号ＳＳ１の位相に対して、キャパシタＣｄｘ及び抵抗Ｒｄｘを経た信号ＳＳ２の位相が１８０度反転した位相を持つように、キャパシタＣｄｘ及び抵抗Ｒｄｘの回路定数を調整する。これにより、信号ＳＳ２が信号ＳＳ１を打ち消すように働く。すなわち、信号ＳＳ１と信号ＳＳ２が１８０度反転した位相を持つため、互いに打ち消し合い、出力端子ＯＵＴ１から出力される信号ＳＳ１を低減する。これにより、スプリット出力モードにおいて、出力端子ＯＵＴ１とＯＵＴ２間のアイソレーションを表すＳパラメータＳ２３を改善することができる。

同様に、出力端子ＯＵＴ１（ポート２）から入り、トランジスタＦＥＴ２１、ＦＥＴ１１１、ＦＥＴ１２、及びＦＥＴ２２を経て、出力端子ＯＵＴ２（ポート３）から出力される信号が発生する場合でも、出力アイソレーション改善回路１７により出力端子ＯＵＴ２から出力される信号を低減できる。

１．２．４ 出力アイソレーション改善回路１８_１ａ、ｂ及び１８_２ａ、ｂ
図１０は、実施形態の高周波増幅回路１における出力アイソレーション改善回路１８_１ａ、１８_１ｂ、１８_２ａ、及び１８_２ｂの磁気結合の関係を示す図である。出力アイソレーション改善回路１８_１ａ～１８_２ｂは、出力アイソレーション改善回路１７と同様に、出力端子ＯＵＴ１とＯＵＴ２間のアイソレーションを表すＳパラメータＳ２３（あるいは、Ｓ３２）を改善する回路である。

高周波増幅回路１における出力アイソレーション改善回路１８_１ａ～１８_２ｂにおいては、インダクタＬｓ１とインダクタＬｄ１とが磁気結合係数Ｋで磁気結合している。インダクタＬｓ１とインダクタＬｄ１の磁気結合の極性は、インダクタＬｓ１の極性ドットを接地電位端ＧＮＤ側に付けたとき、インダクタＬｄ１の極性ドットはトランジスタＦＥＴ２１のドレイン側に付く。なお、磁気結合係数Ｋは、例えば、０.０４５である。

さらに、インダクタＬｓ２とインダクタＬｄ２とは、インダクタＬｓ１とインダクタＬｄ１間と同様に、磁気結合係数Ｋで磁気結合している。インダクタＬｓ２とインダクタＬｄ２の磁気結合の極性は、インダクタＬｓ２の極性ドットを接地電位端ＧＮＤ側に付けたとき、インダクタＬｄ２の極性ドットはトランジスタＦＥＴ２２のドレイン側に付く。なお、磁気結合係数Ｋは、例えば、０.０４５である。

上述したように、インダクタＬｓ１とインダクタＬｄ１との磁気結合係数Ｋを、例えば０．０４５に調整し、かつインダクタＬｓ２とインダクタＬｄ２との磁気結合係数Ｋを、例えば０．０４５に調整する。これにより、出力端子ＯＵＴ２（あるいは、ＯＵＴ１）から入り、出力端子ＯＵＴ１（あるいは、ＯＵＴ２）に出力される信号を低減できる。すなわち、出力アイソレーション改善回路１８_１ａ～１８_２ｂは、出力アイソレーション改善回路１７と同様に、スプリット出力モードにおいて、出力端子ＯＵＴ１とＯＵＴ２間のアイソレーションを表すＳパラメータＳ２３（あるいは、Ｓ３２）を改善することができる。

１．３．回路レイアウト
実施形態の高周波増幅回路１が備えるインダクタＬｓ１、Ｌｄ１、Ｌｓ２、及びＬｄ２は、例えば、ＳＯＩ基板に設けられたスパイラルインダクタである。詳述すると、ＳＯＩ基板を構成する絶縁層上の半導体層上に設けられたスパイラルインダクタである。

図１１は、実施形態の高周波増幅回路１のレイアウトの模式図である。インダクタＬｓ１、Ｌｄ１、Ｌｓ２、及びＬｄ２は、ＳＯＩ基板の上方から見たレイアウトを示す。言い換えると、ＳＯＩ基板を構成する半導体層の上方から見た様子を表す。

図１１において、インダクタＬｓ１、Ｌｄ１、Ｌｓ２、及びＬｄ２は、互いの縮尺及び相対位置がＳＯＩ基板上のレイアウトにほぼ準じて示されている。これらインダクタを除く主要な回路素子は、ＳＯＩ基板上の概略の位置にシンボルで示している。

インダクタＬｓ１、Ｌｄ１、Ｌｓ２、及びＬｄ２の各々は、絶縁層上の半導体層上に形成された渦巻き状（または、螺旋状）の導電パターン（または、配線パターン）である。インダクタＬｓ１、Ｌｄ１、Ｌｓ２、及びＬｄ２の各々は、矩形状の渦巻き状に形成される。

詳述すると、ＳＯＩ基板の上方から見て、インダクタＬｓ１は、反時計回りに内側に向かって渦巻き状に配置される。インダクタＬｓ１の最外周の一端は、トランジスタＦＥＴ１１のソースに接続される。インダクタＬｓ１の最内周の他端は、接地電位端ＧＮＤに接続される。ＳＯＩ基板の上方から見て、インダクタＬｄ１は、反時計回りに内側に向かって渦巻き状に配置される。インダクタＬｄ１の最外周の一端は、トランジスタＦＥＴ２１のドレインに接続される。インダクタＬｄ１の最内周の他端は、電源電圧端VDD_LNAに接続される。

ＳＯＩ基板の上方から見て、インダクタＬｓ２は、時計回りに内側に向かって渦巻き状に配置される。インダクタＬｓ２の最外周の一端は、トランジスタＦＥＴ１２のソースに接続される。インダクタＬｓ２の最内周の他端は、接地電位端ＧＮＤに接続される。さらに、ＳＯＩ基板の上方から見て、インダクタＬｄ２は、時計回りに内側に向かって渦巻き状に配置される。インダクタＬｄ２の最外周の一端は、トランジスタＦＥＴ２２のドレインに接続される。インダクタＬｄ２の最内周の他端は、電源電圧端VDD_LNAに接続される。

図１１に示したレイアウトは、高周波増幅回路１のレイアウトの中心を通るＹ方向の線（対称軸）に対して線対称になっている。すなわち、対称軸に対して、インダクタＬｓ１とインダクタＬｓ２とが線対称に配置されている。同様に、対称軸に対して、インダクタＬｄ１とインダクタＬｄ２とが線対称に配置されている。その他の回路素子も、対称軸に対して、ほぼ線対称に配置されている。

これにより、一対のカスコード接続された増幅回路、すなわち増幅回路１１_１及び１１_２は、増幅する信号に位相差を生じさせることなく、同一の増幅動作を行う。

図１２は、図１１におけるインダクタＬｓ１、Ｌｄ１、Ｌｓ２、及びＬｄ２の巻き方向を概略的に示す図である。インダクタＬｓ１及びＬｄ１の巻き方向は、同一方向であり、反時計回りに内側に向かう方向である。インダクタＬｓ２及びＬｄ２の巻き方向は、同一方向であり、時計回りに内側に向かう方向である。

図１２に示すインダクタＬｓ１とインダクタＬｄ１との磁気結合の極性は、図２に示したインダクタＬｓ１とＬｄ１との磁気結合の極性に準じている。同様に、インダクタＬｓ２とインダクタＬｄ２との磁気結合の極性は、図２に示したインダクタＬｓ２とＬｄ２との磁気結合の極性に準じている。

図１３は、インダクタＬｓ１、Ｌｄ１、Ｌｓ２、及びＬｄ２の巻き方向の他例を概略的に示す図である。図１３に示すインダクタＬｓ１、Ｌｄ１、Ｌｓ２、及びＬｄ２の巻き方向は、図１２に示した巻き方向と逆になっている。すなわち、インダクタＬｓ１及びＬｄ１の巻き方向は、時計回りに内側に向かう方向である。インダクタＬｓ２及びＬｄ２の巻き方向は、反時計回りに内側に向かう方向である。

図１２に示したインダクタＬｓ１及びＬｄ１の巻き方向は、図１３に示すように逆方向であってもよい。同様に、図１２に示したインダクタＬｓ２及びＬｄ２の巻き方向は、図１３に示すように逆方向であってもよい。すなわち、インダクタＬｓ１とＬｄ１との磁気結合の極性、及びインダクタＬｓ２とＬｄ２との磁気結合の極性が、図２あるいは図３に示した極性であればよい。

１．４ 効果
本実施形態によれば、スプリット出力モードにおいて出力ポート間のアイソレーションに優れた高周波増幅回路を提供することができる。

以下に、実施形態の効果について詳述する。

実施形態の高周波増幅回路１において、単一出力モードとスプリット出力モードにおけるＳパラメータ及びノイズ指数ＮＦをシミュレーションにより算出した。実施形態の高周波増幅回路１は、Ｂａｎｄ４１（例えば、２４９６ＭＨｚ～２６９０ＭＨｚ）において使用することを想定した。また、入力整合回路１２は、図２に示したように、入力端子ＬＮＡinにインダクタＬextが接続されているものとした。

Ｓパラメータは、高周波回路における通過特性（あるいは、伝送特性）及び反射特性を表すパラメータである。入力端子ＬＮＡinをポート１とし、出力端子ＯＵＴ１をポート２、出力端子ＯＵＴ２をポート３とする。これらのポート番号を用いて、ＳパラメータをＳ２１、Ｓ１１、Ｓ２２、Ｓ２３と表す。Ｓ２１は、入力側から出力側への通過特性、すなわち、入力信号ＲＦinの入力端子ＬＮＡin（ポート１）から出力端子ＯＵＴ１（ポート２）への通過特性を表す。Ｓ２１は、入力信号ＲＦinに対する出力信号ＲＦout1（あるいは、ＲＦout2）の増幅度を表す。Ｓ１１は、入力側の反射特性、すなわち、入力端子ＬＮＡinに入力された入力信号ＲＦinの反射特性を表す。Ｓ２２は、出力側の反射特性、すなわち、出力端子ＯＵＴ１から入った信号の反射特性を表す。Ｓ２３は、一方の出力側（ポート３）から他方の出力側（ポート２）への通過特性、すなわち、出力端子ＯＵＴ２に入った信号の、出力端子ＯＵＴ２から出力端子ＯＵＴ１への通過特性を表す。Ｓ２３は、出力ポート間のアイソレーション（あるいは、出力間アイソレーション）とも称す。

図１４は、実施形態の高周波増幅回路１の単一出力モードにおけるＳパラメータを示す。図１４の横軸は入力信号ＲＦinの周波数（ＧＨｚ）を表し、縦軸はＳパラメータ（ｄＢ）を表す。図１４を含む以降の図において、Ｓパラメータを示す図の上部に記された、ｍ１は周波数２４９６ＭＨｚにおけるＳパラメータの値を示し、ｍ２は周波数２５９３ＭＨｚにおけるＳパラメータの値を、ｍ３は周波数２６９０ＭＨｚにおけるＳパラメータの値をそれぞれ示す。

周波数帯域２４９６ＭＨｚ～２６９０ＭＨｚの中心周波数２５９３ＭＨｚにおいて、実施形態におけるＳ２１は１９.３５ｄＢである。このＳ２１は、設計において要求される値を満たしている。

また、周波数帯域２４９６ＭＨｚ～２６９０ＭＨｚにおいて、実施形態におけるＳ１１は、－９.４ｄＢ以下である。このＳ１１は、一般的に要求される値（例えば、－８ｄＢ以下）を満たしている。また、周波数帯域２４９６ＭＨｚ～２６９０ＭＨｚにおいて、実施形態におけるＳ２２は、－１６.３ｄＢ以下である。このＳ２２は、一般的に要求される値（例えば、－１２ｄＢ以下）を満たしている。よって、実施形態におけるＳ１１及びＳ２２で示される反射特性は良好である。

また、周波数帯域２４９６ＭＨｚ～２６９０ＭＨｚにおいて、実施形態におけるＳ２３は、－５９.４ｄＢ以下である。このＳ２３は、一般的に要求される値（－２５ｄＢ以下）を満たしている。

実施形態の単一出力モードでは、出力側として選択されていない出力端子に接続されたスイッチはオフ状態に設定される。例えば、信号を出力する端子として出力端子ＯＵＴ１が選択されている場合、出力端子ＯＵＴ２に接続されたスイッチＴ_Ｓｗ２はオフ状態に設定される。逆に、信号を出力する端子として出力端子ＯＵＴ２が選択されている場合、出力端子ＯＵＴ１に接続されたスイッチＴ_Ｓｗ１はオフ状態に設定される。これにより、出力ポート間のアイソレーションを示すＳパラメータＳ２３を改善することができる。

なお、Ｓ３１、Ｓ３２、Ｓ３３は示していないが、増幅回路１１_１及び１１_２、入力整合回路１２、及び出力整合回路１３等の回路定数を調整しているため、Ｓ３１、Ｓ３２、Ｓ３３の値は、Ｓ２１、Ｓ２３、Ｓ２２の値とほぼ同様になる。

図１５は、実施形態の高周波増幅回路１の単一出力モードにおけるノイズ指数ＮＦを示す。図１５の横軸は入力信号ＲＦinの周波数（ＧＨｚ）を表し、縦軸はノイズ指数ＮＦ（ｄＢ）を表す。図１５を含む以降の図において、ノイズ指数ＮＦを示す図の上部に記された、ｍ４は周波数２４９６ＭＨｚにおけるノイズ指数ＮＦを示し、ｍ５は周波数２５９３ＭＨｚにおけるノイズ指数ＮＦを、ｍ６は周波数２６９０ＭＨｚにおけるノイズ指数ＮＦをそれぞれ示す。

周波数帯域２４９６ＭＨｚ～２６９０ＭＨｚにおいて、実施形態におけるノイズ指数ＮＦは０.７８ｄＢ以下である。よって、実施形態におけるノイズ指数ＮＦは良好である。

図１６は、実施形態の高周波増幅回路１のスプリット出力モードにおけるＳパラメータを示す。横軸は入力信号ＲＦinの周波数（ＧＨｚ）を、縦軸はＳパラメータ（ｄＢ）をそれぞれ表す。

周波数帯域２４９６ＭＨｚ～２６９０ＭＨｚの中心周波数２５９３ＭＨｚにおいて、実施形態におけるＳ２１は１８.１ｄＢである。このＳ２１は、設計において要求される値を満たしている。

また、周波数帯域２４９６ＭＨｚ～２６９０ＭＨｚにおいて、実施形態におけるＳ１１は、－１２.０ｄＢ以下である。このＳ１１は、一般的に要求される値（例えば、－８ｄＢ以下）を満たしている。また、周波数帯域２４９６ＭＨｚ～２６９０ＭＨｚにおいて、実施形態におけるＳ２２は、－１５.０ｄＢ以下である。このＳ２２は、一般的に要求される値（例えば、－１２ｄＢ以下）を満たしている。よって、実施形態におけるＳ１１及びＳ２２で示される反射特性は良好である。

また、周波数帯域２４９６ＭＨｚ～２６９０ＭＨｚにおいて、実施形態におけるＳ２３は、－４２.０ｄＢ以下である。このＳ２３は、一般的に要求される値（－２５ｄＢ以下）を満たしている。なお、出力間アイソレーションを示すＳパラメータＳ２３については、後述する比較例と対比して評価する。

なお、Ｓ３１、Ｓ３２、Ｓ３３は示していないが、増幅回路１１_１及び１１_２、入力整合回路１２、及び出力整合回路１３等の回路定数を調整しているため、Ｓ３１、Ｓ３２、Ｓ３３の値は、Ｓ２１、Ｓ２３、Ｓ２２の値とほぼ同様になる。

図１７は、実施形態の高周波増幅回路１のスプリット出力モードにおけるノイズ指数ＮＦを示す。横軸は入力信号ＲＦinの周波数（ＧＨｚ）を、縦軸はノイズ指数ＮＦ（ｄＢ）をそれぞれ表す。

周波数帯域２４９６ＭＨｚ～２６９０ＭＨｚにおいて、実施形態におけるノイズ指数ＮＦは０.７９ｄＢ以下である。よって、実施形態におけるノイズ指数ＮＦは良好である。

本実施形態では、前述したように、インダクタＬｓ１とインダクタＬｄ１との磁気結合の極性は、インダクタＬｓ１の極性ドットを接地電位端ＧＮＤ側に付けたとき、インダクタＬｄ１の極性ドットはトランジスタＦＥＴ２１のドレイン側に付く。また、インダクタＬｓ２の極性ドットを接地電位端ＧＮＤ側に付けたとき、インダクタＬｄ２の極性ドットはトランジスタＦＥＴ２２のドレイン側に付く。

実施形態においてこれらインダクタの磁気結合係数Ｋの極性が上記のように設定されている場合の効果を説明するために、磁気結合係数の極性が実施形態と逆である場合を比較例とし、その特性を以下に示す。

図１８は、比較例の高周波増幅回路の構成を示す回路図である。比較例は、図２に示した回路構成と比較して、インダクタＬｓ１とインダクタＬｄ１との磁気結合の極性が逆であり、インダクタＬｓ２とインダクタＬｄ２との磁気結合の極性が逆である。

すなわち、比較例では、インダクタＬｓ１とインダクタＬｄ１との磁気結合の極性は、インダクタＬｓ１の極性ドットをトランジスタＦＥＴ１１のソース側に付けたとき、インダクタＬｄ１の極性ドットはトランジスタＦＥＴ２１のドレイン側に付く。また、インダクタＬｓ２の極性ドットをトランジスタＦＥＴ１２のソース側に付けたとき、インダクタＬｄ２の極性ドットはトランジスタＦＥＴ２２のドレイン側に付く。

図１９に、図１８におけるインダクタＬｓ１、Ｌｄ１、Ｌｓ２、及びＬｄ２の巻き方向を概略的に示す。インダクタＬｓ１の巻き方向は、反時計回りに内側に向かう方向である。インダクタＬｄ１の巻き方向は、インダクタＬｓ１の巻き方向と逆であり、時計回りに内側に向かう方向である。インダクタＬｓ２の巻き方向は、時計回りに内側に向かう方向である。インダクタＬｄ２の巻き方向は、インダクタＬｓ２の巻き方向と逆であり、反時計回りに内側に向かう方向である。

比較例におけるインダクタＬｓ１とＬｄ１との磁気結合係数Ｋ、及びインダクタＬｓ２とＬｄ２との磁気結合係数Ｋは、実施形態とは逆の極性であるが、その大きさは共に実施形態と同じ値（例えば、０．０４５）に設定する。

比較例におけるその他の回路構成は、抵抗Ｒｄ１及びＲｄ２を除き、図２に示した回路構成と同様である。抵抗Ｒｄ１及びＲｄ２は、スプリット出力モードにおける周波数帯域の中心周波数における利得を実施形態と一致させるために追加されている。

比較例において、単一出力モードとスプリット出力モードにおけるＳパラメータをシミュレーションにより算出した。比較例においても、Ｂａｎｄ４１（２４９６ＭＨｚ～２６９０ＭＨｚ）において使用することを想定した。また、入力整合回路１２は、図１８に示すように、入力端子ＬＮＡinにインダクタＬextが接続されるものとした。

図２０は、比較例の単一出力モードにおけるＳパラメータを示す。図２１は、比較例のスプリット出力モードにおけるＳパラメータを示す。

比較例の単一出力モードにおけるＳパラメータＳ２１、Ｓ１１、Ｓ２２、Ｓ２３は、実施形態のＳパラメータと比較してほぼ同等の値となっている。しかし、比較例のスプリット出力モードにおけるＳパラメータＳ２３に着目すると、周波数帯域２４９６ＭＨｚ～２６９０ＭＨｚにおいて、Ｓ２３は－３５.４ｄＢ以下である。このＳ２３は、実施形態における－４２.０ｄＢと比べて、６.６ｄＢ程度悪い。よって、実施形態における出力ポート間のアイソレーションを示すＳパラメータＳ２３は、比較例と比べて十分に改善されていることがわかる。比較例のスプリット出力モードにおけるその他のＳパラメータは、実施形態のＳパラメータと比較してほぼ同等の値となっている。

なお、ＳパラメータＳ３２は示していないが、増幅回路１１_１及び１１_２、入力整合回路１２、及び出力整合回路１３等の回路定数を調整しているため、Ｓ３２の値はＳ２３の値とほぼ同様になる。

図２２に、実施形態及び比較例における各種特性（Ｓパラメータ及びノイズ指数ＮＦ）の値を示す。各種特性の算出条件は、入力信号ＲＦinの周波数帯域が２４９６ＭＨｚ～２６９０ＭＨｚであり、電源電圧端VDD_LNAが１．２Ｖである。実施形態の単一出力モードにおけるバイアス電流は６.２４ｍＡ、比較例の単一出力モードにおけるバイアス電流は６.２５ｍＡである。実施形態及び比較例のスプリット出力モードにおけるバイアス電流は１２.４ｍＡである。

図２２から解るように、実施形態は、比較例に比べてＳパラメータＳ２３を改善することができる。さらに、実施形態は、比較例に比べてＳパラメータＳ２２を改善することができる。

２．その他変形例等
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…高周波増幅回路、２…アンテナ、３…アンテナスイッチ、４…バンドパスフィルタ、５…無線周波数集積回路（ＲＦＩＣ）、６…パワーアンプ、７…ローパスフィルタ、１１_１…増幅回路、１１_２…増幅回路、１２…入力整合回路、１３…出力整合回路、１４…バイアス電圧生成回路、１５…出力スイッチ回路、１６…ノイズ低減回路、１７…出力アイソレーション改善回路、１８_１ａ、１８_１ｂ、１８_２ａ、１８_２ｂ…出力アイソレーション改善回路、ＦＥＴ１１、ＦＥＴ１２、ＦＥＴ２１、ＦＥＴ２２…ｎ型ＭＯＳ電界効果トランジスタ、ＬＮＡin…入力端子、ＯＵＴ１…出力端子、ＯＵＴ２…出力端子、Ｓ１１、Ｓ２１、Ｓ２２、Ｓ２３…Ｓパラメータ、Ｔ_Ｓｗ１、Ｔ_Ｓｗ２、Ｔ_Ｓｗ３、Ｔ_Ｓｗ４…スイッチ。

Claims (9)

1. ゲートに入力信号が入力される第１トランジスタと、
   前記第１トランジスタのソースと基準電圧端との間に接続された第１インダクタと、
   ゲートが交流的に接地され、ソースが前記第１トランジスタのドレインに接続された第２トランジスタと、
   前記第２トランジスタのドレインと電源電圧端との間に接続された第２インダクタと、
   前記第２トランジスタのドレインと前記第２インダクタとの間の第１ノードと、第１出力端子との間に接続された第１スイッチと、
   ゲートに前記入力信号が入力される第３トランジスタと、
   前記第１トランジスタのソースと前記基準電圧端との間に接続された第３インダクタと、
   ゲートが交流的に接地され、ソースが前記第３トランジスタのドレインに接続された第４トランジスタと、
   前記第４トランジスタのドレインと前記電源電圧端との間に接続された第４インダクタと、
   前記第４トランジスタのドレインと前記第４インダクタとの間の第２ノードと、第２出力端子との間に接続された第２スイッチと、
   前記第１ノードと前記第２ノードとの間に接続された第３スイッチと、
   を具備する高周波増幅回路。
2. 前記第１インダクタと前記第２インダクタは第１磁気結合係数で磁気結合し、前記第１インダクタと前記第２インダクタの磁気結合の極性は、前記第１インダクタの極性ドットを前記基準電圧端側に付けたとき、前記第２インダクタの極性ドットは前記第２トランジスタのドレイン側に付き、
   前記第３インダクタと前記第４インダクタは前記第１磁気結合係数で磁気結合し、前記第３インダクタと前記第４インダクタの磁気結合の極性は、前記第３インダクタの極性ドットを前記基準電圧端側に付けたとき、前記第４インダクタの極性ドットは前記第４トランジスタのドレイン側に付く請求項１に記載の高周波増幅回路。
3. 前記第１トランジスタのソースと、前記第３トランジスタのソースとの間に接続されたキャパシタをさらに具備する請求項１または２に記載の高周波増幅回路。
4. 前記第２トランジスタのドレインと、前記第４トランジスタのドレインとの間に、直列に接続された抵抗及びキャパシタをさらに具備する請求項１乃至３のいずれか１つに記載の高周波増幅回路。
5. 前記第１スイッチを接続状態に設定し、前記第２スイッチを遮断状態に設定し、前記第３スイッチを接続状態に設定する第１動作と、
   前記第１スイッチを遮断状態に設定し、前記第２スイッチを接続状態に設定し、前記第３スイッチを接続状態に設定する第２動作と、
   前記第１スイッチを接続状態に設定し、前記第２スイッチを接続状態に設定し、前記第３スイッチを遮断状態に設定する第３動作と、
   を有する請求項１乃至４のいずれか１つに記載の高周波増幅回路。
6. 前記第１トランジスタと前記第２トランジスタは、前記入力信号を増幅する第１増幅回路を構成し、
   前記第３トランジスタと前記第４トランジスタは、前記入力信号を増幅する第２増幅回路を構成し、
   前記第１増幅回路及び前記第２増幅回路は第１回路定数を有する請求項１乃至５のいずれか１つに記載の高周波増幅回路。
7. 前記第２トランジスタから出力される第１信号と、前記第４トランジスタから出力される第２信号とを、前記第１出力端子及び前記第２出力端子のいずれか１つから出力する単一出力モードと、
   前記第１信号を前記第１出力端子から出力し、前記第２信号を前記第２出力端子から出力するスプリット出力モードと、
   を有する請求項１乃至６のいずれか１つに記載の高周波増幅回路。
8. 前記第１インダクタ、前記第２インダクタ、前記第３インダクタ、及び前記第４インダクタは基板上に設けられ、
   前記第１インダクタは、前記基板の上方から見て第１の回転方向に内側に向かう渦巻き状に配置され、前記第１インダクタの外周の一端は前記第１トランジスタのソースに接続され、前記第１インダクタの内周の他端は前記基準電圧端に接続され、
   前記第２インダクタは、前記基板の上方から見て前記第１の回転方向に内側に向かう渦巻き状に配置され、前記第２インダクタの外周の一端は前記第２トランジスタのドレインに接続され、前記第２インダクタの内周の他端は前記電源電圧端に接続され、
   前記第３インダクタは、前記基板の上方から見て第２の回転方向に内側に向かう渦巻き状に配置され、前記第３インダクタの外周の一端は前記第３トランジスタのソースに接続され、前記第３インダクタの内周の他端は前記基準電圧端に接続され、
   前記第４インダクタは、前記基板の上方から見て前記第２の回転方向に内側に向かう渦巻き状に配置され、前記第４インダクタの外周の一端は前記第４トランジスタのドレインに接続され、前記第４インダクタの内周の他端は前記電源電圧端に接続される請求項１乃至７のいずれか１つに記載の高周波増幅回路。
9. 前記第１インダクタ、前記第２インダクタ、前記第３インダクタ、及び前記第４インダクタは、ＳＯＩ(Silicon On Insulator)基板上に設けられた渦巻き状の導電パターンである請求項１乃至７のいずれか１つに記載の高周波増幅回路。

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