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KR20150081871A - 표시 장치 - Google Patents

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KR20150081871A
KR20150081871A KR1020140001803A KR20140001803A KR20150081871A KR 20150081871 A KR20150081871 A KR 20150081871A KR 1020140001803 A KR1020140001803 A KR 1020140001803A KR 20140001803 A KR20140001803 A KR 20140001803A KR 20150081871 A KR20150081871 A KR 20150081871A
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KR
South Korea
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voltage line
gate
sub
voltage
line
Prior art date
Application number
KR1020140001803A
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English (en)
Inventor
구본용
손동연
Original Assignee
삼성디스플레이 주식회사
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Publication date
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Priority to US14/274,541 priority patent/US9627415B2/en
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Priority to US15/476,213 priority patent/US10388208B2/en
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Abstract

본 발명은 표시 장치에 관한 것으로, 더 구체적으로 게이트 구동부를 포함하는 표시 장치에 관한 것이다. 본 발명의 한 실시예에 따른 표시 장치는 복수의 화소, 상기 복수의 화소와 연결되어 있는 복수의 게이트선, 상기 복수의 게이트선에 게이트 신호를 출력하는 복수의 스테이지를 포함하는 게이트 구동부, 상기 게이트 구동부에 클록 신호를 전달하는 클록 신호 배선, 상기 게이트 구동부에 제1 저전압을 전달하는 제1 전압 배선, 그리고 상기 게이트 구동부에 제2 저전압을 전달하는 제2 전압 배선을 포함하고, 상기 클록 신호 배선은 상기 게이트 구동부의 제1측에 위치하고, 상기 제1 전압 배선 및 상기 제2 전압 배선은 상기 게이트 구동부의 상기 제1측과 마주하는 제2측에 위치한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 더 구체적으로 게이트 구동부를 포함하는 표시 장치에 관한 것이다.
일반적으로 표시 장치는 영상을 표시하는 단위인 복수의 화소와 구동부를 포함한다. 구동부는 화소에 데이터 전압을 인가하는 데이터 구동부 및 게이트 신호를 인가하는 게이트 구동부를 포함한다. 종래에는 게이트 구동부 및 데이터 구동부를 칩(chip) 형태로 인쇄 회로 기판(printed circuit board, PCB)에 실장하여 표시판과 연결하거나 구동부 칩을 표시판에 직접 실장하는 방식이 주로 사용되었다.
그러나 최근에는 박막 트랜지스터 채널의 높은 이동도를 요하지 않는 게이트 구동부의 경우 이를 별도의 칩으로 형성하지 않고 표시판에 집적하는 구조가 개발되고 있다.
이러한 게이트 구동부는 종속적으로 연결된 복수의 스테이지로 이루어진 시프트 레지스터와 이에 클록 신호, 저전압 등의 구동 제어 신호를 전달하는 복수의 신호 전달 배선을 포함한다.
복수의 스테이지는 각각 하나의 게이트선에 연결되어 구동 회로이다. 복수의 스테이지는 정해진 순서대로 순차적으로 각 게이트선에 게이트 신호를 출력한다.
신호 전달 배선은 대체로 복수의 스테이지가 나열된 방향으로 뻗는 다.
게이트 구동부의 스테이지와 이에 각종 구동 제어 신호를 전달하는 복수의 신호 전달 배선의 배치에 따라 어느 한 신호 전달 배선과 다른 신호 배선 또는 이와 연결된 신호선이 중첩하며 서로 교차할 수 있다. 이와 같이 서로 다른 신호를 전달하는 신호 전달 배선이 교차하는 곳에는 기생 축전기(parasitic capacitor)가 형성되어 신호 전달 배선의 부하(load)가 증가할 수 있다. 그러면 게이트 구동부의 소비 전력이 증가하고 발열이 증가할 수 있다.
본 발명이 해결하고자 하는 과제는 게이트 구동부에 구동 제어 신호를 전달하는 신호 전달 배선 사이의 중첩을 줄여 기생 축전기의 발생을 방지하고 신호 전달 배선의 부하를 줄여 게이트 구동부의 소비 전력을 줄이는 것이다. 특히 게이트 구동부에 클록 신호를 전달하는 클록 신호 배선의 부하를 줄이고자 한다.
본 발명의 한 실시예에 따른 표시 장치는 복수의 화소, 상기 복수의 화소와 연결되어 있는 복수의 게이트선, 상기 복수의 게이트선에 게이트 신호를 출력하는 복수의 스테이지를 포함하는 게이트 구동부, 상기 게이트 구동부에 클록 신호를 전달하는 클록 신호 배선, 상기 게이트 구동부에 제1 저전압을 전달하는 제1 전압 배선, 그리고 상기 게이트 구동부에 제2 저전압을 전달하는 제2 전압 배선을 포함하고, 상기 클록 신호 배선은 상기 게이트 구동부의 제1측에 위치하고, 상기 제1 전압 배선 및 상기 제2 전압 배선은 상기 게이트 구동부의 상기 제1측과 마주하는 제2측에 위치한다.
상기 제2측은 상기 복수의 스테이지의 게이트 출력 단자가 위치하는 쪽에 위치할 수 있다.
상기 제1 전압 배선 및 상기 제2 전압 배선은 평면상 상기 게이트 구동부와 상기 복수의 화소 사이에 위치할 수 있다.
상기 제1 전압 배선은 제1 메인 전압선 및 상기 제1 메인 전압선과 연결되어 있는 제1 서브 전압선을 포함하고, 상기 제1 메인 전압선 및 상기 제1 서브 전압선은 서로 다른 층에 위치할 수 있다.
상기 제2 전압 배선은 제2 메인 전압선 및 상기 제2 메인 전압선과 연결되어 있는 제2 서브 전압선을 포함하고, 상기 제2 메인 전압선 및 상기 제2 서브 전압선은 서로 동일한 층에 위치할 수 있다.
상기 제1 메인 전압선과 상기 제2 메인 전압선은 서로 동일한 층에 위치할 수 있다.
상기 복수의 스테이지는 제1방향으로 차례대로 배열되어 있고, 상기 제1 메인 전압선 및 상기 제2 메인 전압선은 상기 제1방향을 따라 뻗으며, 상기 제1 서브 전압선 및 상기 제2 서브 전압선은 상기 제1방향과 다른 제2방향으로 뻗는 부분을 포함할 수 있다.
상기 스테이지는 상기 제1 저전압을 입력받는 제1 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 제1 서브 전압선과 다른 층에 위치하는 입력 단자를 포함할 수 있다.
상기 제1 메인 전압선은 상기 제2 메인 전압선과 상기 복수의 화소 사이에 위치할 수 있다.
상기 복수의 게이트선 및 상기 제1 서브 전압선은 기판 위에 위치하는 게이트 도전층에 위치하고, 상기 제1 메인 전압선, 상기 제2 메인 전압선 및 상기 제2 서브 전압선은 상기 게이트 도전층 위에 위치하는 데이터 도전층에 위치할 수 있다.
상기 데이터 도전층 위에 위치하며, 상기 제1 메인 전압선 및 상기 제1 서브 전압선을 각각 드러내는 제1 접촉 구멍을 포함하는 보호막, 그리고 상기 보호막 위에 위치하며, 상기 제1 접촉 구멍을 통해 상기 제1 메인 전압선 및 상기 제1 서브 전압선을 서로 전기적으로 연결하는 제1 접촉 보조 부재를 더 포함할 수 있다.
상기 보호막은 상기 제1 서브 전압선 및 상기 스테이지가 포함하는 제1 트랜지스터의 입력 단자를 각각 드러내는 제2 접촉 구멍을 포함하고, 상기 보호막 위에 위치하며, 상기 제2 접촉 구멍을 통해 상기 제1 서브 전압선 및 상기 제1 트랜지스터의 입력 단자를 서로 전기적으로 연결하는 제2 접촉 보조 부재를 더 포함할 수 있다.
상기 제1 트랜지스터의 입력 단자는 상기 데이터 도전층에 위치할 수 있다.
상기 제1 서브 전압선과 상기 제2 서브 전압선 각각은 인접한 스테이지 사이를 뻗는 부분을 포함할 수 있다.
상기 제1 서브 전압선과 상기 제2 서브 전압선은 게이트 절연막을 사이에 두고 중첩할 수 있다.
상기 복수의 게이트선은 상기 제1 메인 전압선 및 상기 제2 메인 전압선과 교차할 수 있다.
상기 데이터 도전층 위에 위치하며, 상기 게이트선 및 상기 스테이지가 포함하는 제2 트랜지스터의 출력 단자를 각각 드러내는 제3 접촉 구멍을 포함하는 보호막, 그리고 상기 보호막 위에 위치하며, 상기 제3 접촉 구멍을 통해 상기 게이트선 및 상기 제2 트랜지스터의 출력 단자를 서로 전기적으로 연결하는 제3 접촉 보조 부재를 더 포함할 수 있다.
상기 제2 트랜지스터의 출력 단자는 상기 데이터 도전층에 위치할 수 있다.
상기 복수의 게이트선, 상기 클록 신호 배선, 상기 제1 전압 배선, 상기 제2 전압 배선, 그리고 상기 게이트 구동부가 포함하는 게이트 구동 회로는 기판 위에 형성되어 있을 수 있다.
본 발명의 실시예에 따르면 게이트 구동부에 구동 제어 신호를 전달하는 신호 전달 배선 사이의 중첩을 줄여 기생 축전기의 발생을 방지하고 신호 전달 배선의 부하를 줄일 수 있다. 이에 따라 게이트 구동부의 소비 전력을 줄이고 발열을 줄일 수 있다.
특히 게이트 구동부에 클록 신호를 전달하는 클록 신호 배선의 부하를 줄여 게이트 구동부의 소비 전력을 줄일 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이고,
도 2는 본 발명의 한 실시예에 따른 표시 장치의 한 화소에 대한 개략적인 회로도이고,
도 3은 본 발명의 한 실시예에 따른 표시 장치의 블록도이고,
도 4는 본 발명의 한 실시예에 따른 게이트 구동부의 블록도이고,
도 5는 본 발명의 한 실시예에 따른 게이트 구동부의 한 스테이지의 회로도의 한 예이고,
도 6은 본 발명의 한 실시예에 따른 게이트 구동부 및 신호 전달 배선의 배치도이고,
도 7은 도 6에 도시한 게이트 구동부 및 신호 전달 배선의 VII-VII 선을 따라 잘라 도시한 단면도이고,
도 8은 도 6에 도시한 게이트 구동부 및 신호 전달 배선의 일부를 확대한 도면이고,
도 9는 도 8에 도시한 게이트 구동부 및 신호 전달 배선의 IX-IX 선을 따라 잘라 도시한 단면도이고,
도 10은 도 8에 도시한 게이트 구동부 및 신호 전달 배선의 IX-IX 선을 따라 잘라 도시한 단면도의 다른 예이고,
도 11은 도 8에 도시한 게이트 구동부 및 신호 전달 배선의 XI-XI 선을 따라 잘라 도시한 단면도이고,
도 12는 도 8에 도시한 게이트 구동부 및 신호 전달 배선의 XII-XII 선을 따라 잘라 도시한 단면도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
먼저 도 1 내지 도 3을 참조하여 본 발명의 한 실시예에 따른 표시 장치에 대하여 설명한다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 표시 장치의 한 화소에 대한 개략적인 회로도이고, 도 3은 본 발명의 한 실시예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 표시 장치는 표시판(300), 게이트 구동부(400), 데이터 구동부(500) 및 신호 제어부(600)를 포함한다.
표시판(300)은 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting display, OLED), 전기 습윤 장치(electrowetting display, EWD) 등 다양한 표시 장치(display device)에 포함된 표시판일 수 있다.
표시판(300)은 영상을 표시하는 표시 영역(display area)(DA)과 그 주변에 위치하는 주변 영역(peripheral area)(PA)을 포함한다.
표시 영역(DA)에는 복수의 게이트선(G1-Gn), 복수의 데이터선(D1-Dm), 그리고 복수의 게이트선(G1-Gn) 및 복수의 데이터선(D1-Dm)에 연결되어 있는 복수의 화소(PX)가 위치한다.
게이트선(G1-Gn)은 게이트 신호를 전달하고 대략 행 방향으로 뻗으며 서로가 거의 평행할 수 있다.
데이터선(D1-Dm)은 영상 신호에 대응하는 데이터 전압을 전달하고 대략 열 방향으로 뻗으며 서로가 거의 평행할 수 있다.
복수의 화소(PX)는 대략 행렬 형태로 배열되어 있을 수 있다.
도 2를 참조하면, 각 화소(PX)는 게이트선(Gi) 및 데이터선(Dj)과 연결된 적어도 하나의 스위칭 소자(SW) 및 이에 연결된 적어도 하나의 화소 전극(191)을 포함할 수 있다. 스위칭 소자(SW)는 표시판(300)에 집적되어 있는 박막 트랜지스터 등의 삼단자 소자일 수 있다. 박막 트랜지스터는 게이트 단자, 입력 단자, 그리고 출력 단자를 포함한다. 스위칭 소자(SW)는 게이트선(Gi)의 게이트 신호에 따라 턴온 또는 턴오프되어 데이터선(Dj)으로부터의 데이터 신호를 선택적으로 화소 전극(191)에 전달할 수 있다. 스위칭 소자(SW)는 하나 이상의 박막 트랜지스터를 포함할 수 있다. 화소 전극(191)에 인가된 데이터 전압에 따라 화소(PX)는 해당 영상을 표시할 수 있다.
주변 영역(PA)은 차광 부재로 가려질 수 있다. 주변 영역(PA)은 표시 영역(DA)을 둘러싸거나 표시판(300)의 가장자리에 위치할 수 있다.
주변 영역(PA)에는 게이트 구동부(400) 및 게이트 구동부(400)에 구동 제어 신호를 전달하는 복수의 신호 전달 배선(도시하지 않음)이 위치할 수 있다. 주변 영역(PA)에는 표시 영역(DA)의 게이트선(G1-Gn) 및 데이터선(D1-Dm)이 연장되어 위치할 수 있다.
신호 제어부(600)는 데이터 구동부(500) 및 게이트 구동부(400) 등의 구동부를 제어한다.
신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력 제어 신호의 예로는 수직 동기 신호(VSync)와 수평 동기 신호(HSync), 메인 클록 신호, 데이터 인에이블 신호 등이 있다. 신호 제어부(600)는 입력 영상 신호와 입력 제어 신호를 기초로 입력 영상 신호를 적절히 처리하여 디지털 영상 신호(DAT)로 변환하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한다. 게이트 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호(STV), 게이트 온 전압(Von)의 출력 주기를 제어하는 적어도 하나의 클록 신호, 적어도 하나의 저전압 등을 포함한다. 데이터 제어 신호(CONT2)는 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)의 전송 시작을 알리는 수평 동기 시작 신호, 로드 신호 및 데이터 클록 신호 등을 포함한다.
신호 제어부(600)는 인쇄 회로 기판(printed circuit board) 위에 장착될 수 있고, 가요성 인쇄 회로막(flexible printed circuit film) 따위의 필름(도시하지 않음)을 통하여 데이터 제어 신호(CONT2), 게이트 제어 신호(CONT1) 및 디지털 영상 신호(DAT) 등을 게이트 구동부(400) 및 데이터 구동부(500)에 전달할 수 있다.
데이터 구동부(500)는 표시판(300)의 데이터선(D1-Dm)과 연결되어 있다. 데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2) 및 한 디지털 영상 신호(DAT)를 수신하여 각 디지털 영상 신호(DAT)에 대응하는 계조 전압을 선택함으로써 디지털 영상 신호(DAT)를 아날로그 데이터 신호로 변환한 다음, 이를 해당 데이터선(D1-Dm)에 인가한다.
데이터 구동부(500)는 복수의 구동 칩 형태로 표시판(300)의 주변 영역(PA)에 장착되거나, 표시판(300)에 연결되는 가요성 인쇄 회로막 또는 인쇄 회로 기판 위에 장착될 수 있다. 본 발명의 다른 실시예에 따르면 데이터 구동부(500)는 표시판(300)의 주변 영역(PA)에 표시 영역(DA)의 박막 트랜지스터 등의 전기 소자와 함께 동일한 공정에서 집적될 수도 있다.
게이트 구동부(400)는 게이트선(G1-Gn)과 연결되어 있다. 게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von) 및 게이트 오프 전압(Voff)으로 이루어진 게이트 신호를 생성하고, 게이트선(G1-Gn)에 게이트 신호를 인가한다. 게이트 온 전압(Von)은 표시 영역(DA)의 박막 트랜지스터의 게이트 단자에 인가되어 박막 트랜지스터를 턴온시킬 수 있는 전압이고, 게이트 오프 전압(Voff)은 박막 트랜지스터의 게이트 단자에 인가되어 박막 트랜지스터를 턴오프시킬 수 있는 전압이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 게이트 구동부(400)는 서로 종속적으로 연결되어 있으며 순차적으로 배열된 복수의 스테이지(stage)(ST1-STn)를 포함한다.
복수의 스테이지(ST1-STn)는 서로 종속적으로 연결되어 있다. 복수의 스테이지(ST1-STn)는 게이트 신호를 생성하여 게이트선(G1-Gn)에 게이트 신호를 순차적으로 전달할 수 있다. 각 스테이지(ST1-STn)는 각각의 게이트선(G1-Gn)에 연결되어 있는 게이트 구동 회로를 포함하며, 각 스테이지(ST1-STn)는 게이트 신호를 출력하는 게이트 출력 단자(도시하지 않음)를 가질 수 있다.
게이트 구동부(400)의 스테이지(ST1-STn)는 표시 영역(DA)의 왼쪽 또는 오른쪽의 주변 영역(PA)에 위치할 수 있고, 열 방향으로 일렬로 배열되어 있다. 도 1은 복수의 스테이지(ST1-STn)가 표시 영역(DA)의 왼쪽에 위치하는 주변 영역(PA)에 위치하는 예를 도시하고 있으나, 이에 한정되지 않고, 표시 영역(DA)을 기준으로 오른쪽, 위쪽 또는 아래쪽의 주변 영역(PA) 중 적어도 어느 한 곳에 위치할 수도 있다.
본 발명의 한 실시예에 따르면, 각 스테이지(ST1-STn)는 이전 스테이지(ST1-STn) 또는 이후 스테이지(ST1-STn)의 출력 단자와 연결될 수 있다. 이전 스테이지가 없는 첫 번째 스테이지(ST1)는 한 프레임의 시작을 알리는 주사 시작 신호(STV)을 입력받을 수 있다. 이후 스테이지가 없는 맨 마지막 스테이지(STn)는 이후 스테이지의 출력 단자에 연결되는 대신 다른 신호를 입력받을 수 있다.
각 스테이지(ST1-STn)는 표시판(300)의 주변 영역(PA)에 집적되어 있는 복수의 박막 트랜지스터 등의 능동 소자와 축전기 등의 수동 소자를 포함할 수 있다. 게이트 구동부(400)가 포함하는 능동 소자 또는 수동 소자는 표시 영역(DA)의 화소(PX)가 포함하는 박막 트랜지스터 등과 동일한 공정에서 만들어질 수 있다.
게이트 제어 신호(CONT1)을 비롯해 복수의 게이트 구동부(400)의 구동을 위해 필요한 저전압, 클록 신호 등의 구동 제어 신호들은 게이트 구동부(400)와 인접한 곳에 형성되어 있는 복수의 신호 전달 배선을 통해 게이트 구동부(400)로 입력될 수 있다. 복수의 신호 전달 배선은 게이트 구동부(400)가 위치하는 표시판(300)의 주변 영역(PA)에 위치하며 열 방향을 따라 연장되어 있을 수 있다.
도 3을 참조하면, 본 발명의 한 실시예에 따른 표시 장치는 앞에서 설명한 도 1 및 도 2에 도시한 표시 장치와 대부분 동일하나, 게이트 구동부(400)는 표시판(300)의 좌우의 주변 영역(PA)에 각각 위치하는 제1 게이트 구동부(400a) 및 제2 게이트 구동부(400b)를 포함할 수 있다.
제1 게이트 구동부(400a) 및 제2 게이트 구동부(400b)는 도시하지 않았으나 서로 다른 신호 전달 배선을 통해 각각 게이트 제어 신호(CONT1) 등의 구동 제어 신호를 입력 받을 수 있다.
제1 게이트 구동부(400a) 및 제2 게이트 구동부(400b) 각각은 앞에서 설명한 도 1에 도시한 게이트 구동부(400)와 실질적으로 동일한 구조 및 특징을 가질 수 있다.
제1 게이트 구동부(400a) 및 제2 게이트 구동부(400b) 각각은 열 방향을 따라 일렬로 배열된 복수의 스테이지(ST1-STn)를 포함한다. 제1 게이트 구동부(400a)와 제2 게이트 구동부(400b)의 서로 대응하는 스테이지는 도 3에 도시한 바와 같이 서로 동일한 게이트선(G1-Gn)에 연결되어 게이트 신호를 인가할 수 있다.
본 발명의 다른 실시예에 따르면, 제1 게이트 구동부(400a) 및 제2 게이트 구동부(400b)는 서로 다른 게이트선(G1-Gn)에 연결되어 게이트 신호를 인가할 수도 있다. 예를 들어 제1 게이트 구동부(400a)는 홀수 번째 게이트선(G1, G3, …)에 연결되어 있고, 제2 게이트 구동부(400b)는 짝수 번째 게이트선(G2, G4, …)에 연결되어 있을 수 있고, 이와 반대의 연결 관계를 가질 수도 있다.
그러면 도 4를 참조하여 본 발명의 한 실시예에 따른 게이트 구동부의 구체적인 구조에 대해 설명한다.
도 4는 본 발명의 한 실시예에 따른 게이트 구동부의 블록도이다.
도 4를 참조하면, 본 발명의 한 실시예에 따른 게이트 구동부(400, 400a, 400b)는 서로 종속적으로 연결되어 있으며 차례로 게이트 신호(Gout1, …, Gout(i), Gout(i+1), Gout(i+2), …, Gout(n))를 출력하는 복수의 스테이지(ST1, …, STi, ST(i+1), ST(i+2), …) 및 이들 스테이지(ST1, …, STi, ST(i+1), ST(i+2), …)에 입력되는 각종 구동 제어 신호(CLK, CLKB, VSS1, VSS2, STV)를 전달하는 복수의 신호 전달 배선을 포함한다. 여기서 각 신호 전달 배선은 그것이 전달하는 구동 제어 신호(CLK, CLKB, VSS1, VSS2)와 동일한 기호로 표시하기로 한다.
복수의 신호 전달 배선은 예를 들어 클록 신호(CLK, CLKB)를 전달하는 클록 신호 배선(CLK, CLKB), 제1 저전압(VSS1) 및 제2 저전압(VSS2)을 각각 전달하는 제1 및 제2 전압 배선(VSS1, VSS2), 그리고 주사 시작 신호(STV)를 전달하는 주사 시작 신호 배선(도시하지 않음) 등을 포함할 수 있다. 클록 신호(CLK)와 클록 신호(CLKB)의 위상은 서로 반대일 수 있다.
본 발명의 한 실시예에 따르면, 복수의 신호 전달 배선은 제1 신호 전달 배선 영역(SL1)과 제2 신호 전달 배선 영역(SL2)에 나뉘어 배치된다. 제1 신호 전달 배선 영역(SL1) 및 제2 신호 전달 배선 영역(SL2)은 열 방향으로 배열된 복수의 스테이지(ST1, …, STi, ST(i+1), ST(i+2), …)를 중심으로 양쪽에 위치한다. 예를 들어 제1 신호 전달 배선 영역(SL1)에는 클록 신호 배선(CLK, CLKB)이 위치할 수 있고, 제2 신호 전달 배선 영역(SL2)에는 제1 및 제2 전압 배선(VSS1, VSS2)이 위치할 수 있다.
특히 본 발명의 한 실시예에 따르면, 제1 및 제2 전압 배선(VSS1, VSS2)은 클록 신호 배선(CLK, CLKB)과 다른 신호 전달 배선 영역(SL1, SL2)에 위치하여 클록 신호 배선(CLK, CLKB)과 교차(cross)하거나 중첩(overlap)하지 않는다.
제1 및 제2 전압 배선(VSS1, VSS2)은 서로 동일한 신호 전달 배선 영역(SL1, SL2)에 위치할 수 있다.
각 스테이지(ST1, …, STi, ST(i+1), ST(i+2), …)는 클록 단자(CK), 제1 저전압 입력 단자(VS1), 제2 저전압 입력 단자(VS2), 제1 출력 단자(OUT1), 제2 출력 단자(OUT2), 제1 입력 단자(IN1), 제2 입력 단자(IN2) 및 제3 입력 단자(IN3)를 포함할 수 있다.
각 스테이지(ST1, …, STi, ST(i+1), ST(i+2), …)의 클록 단자(CK)에는 클록 신호(CLK) 및 클록 신호(CLKB) 중 하나가 입력될 수 있다. 예를 들어, 홀수 번째 스테이지(ST1, ST3, …)의 클록 단자(CK)에는 클록 신호(CLK)가 인가될 수 있고, 짝수 번째 스테이지(ST2, ST4, …)의 클록 단자(CK)에는 클록 신호(CLKB)가 인가될 수 있다. 이 경우 클록 신호(CLKB)의 위상은 클록 신호(CLK)의 위상과 반대일 수 있다.
제1 저전압 입력 단자(VS1)와 제2 저전압 입력 단자(VS2)에는 각각 서로 다른 크기의 저전압인 제1 저전압(VSS1)과 제2 저전압(VSS2)이 입력된다. 본 발명의 한 실시예에 따르면, 제2 저전압(VSS2)은 제1 저전압(VSS1)보다 낮을 수 있다. 제1 저전압(VSS1) 및 제2 저전압(VSS2)의 값은 경우에 따라 달라질 수 있으며, 대략 -5V 이하일 수 있다. 제1 저전압(VSS1)은 예를 들어 대략 -5.6V일 수 있고, 제2 저전압(VSS2)은 예를 들어 대략 -9.2V일 수 있다.
제1 출력 단자(OUT1)는 각 스테이지(ST1, …, STi, ST(i+1), ST(i+2), …)가 생성한 게이트 신호(Gout1, …, Gout(i), Gout(i+1), Gout(i+2), …)를 출력하는 게이트 출력 단자이다. 제2 출력 단자(OUT2)는 각 스테이지(ST1, …, STi, ST(i+1), ST(i+2), …)가 생성한 캐리 신호(carry signal)(Cr1, …, Cr(i), Cr(i+1), Cr(i+2), …)를 출력하는 캐리 출력 단자이다.
제1 입력 단자(IN1)는 이전 스테이지의 캐리 신호(Cr1, …, Cr(i), Cr(i+1), Cr(i+2), …)를 입력받을 수 있다. 이전 스테이지가 없는 첫 번째 스테이지(ST1)의 경우, 제1 입력 단자(IN1)에 주사 시작 신호(STV)가 입력될 수 있다.
제2 입력 단자(IN2)에는 이후 스테이지의 캐리 신호(Cr1, …, Cr(i), Cr(i+1), Cr(i+2), …), 특히 바로 직후 스테이지의 캐리 신호(Cr1, …, Cr(i), Cr(i+1), Cr(i+2), …)가 입력될 수 있다.
제3 입력 단자(IN3)에는 이후 스테이지의 캐리 신호(Cr1, …, Cr(i), Cr(i+1), Cr(i+2), …), 특히 두 단 이후의 스테이지의 캐리 신호(Cr1, …, Cr(i), Cr(i+1), Cr(i+2), …)가 입력될 수 있다.
그러면 도 5를 참조하여 앞에서 설명한 도 4에 도시한 게이트 구동부의 각 스테이지의 구체적인 구조에 대해 설명한다.
도 5는 본 발명의 한 실시예에 따른 게이트 구동부의 한 스테이지, 예를 들어 i번째 스테이지(STi)의 회로도의 한 예이다.
본 발명의 한 실시예에 따른 스테이지(STi)는 앞에서 설명한 바와 같이 클록 단자(CK), 제1 저전압 입력 단자(VS1), 제2 저전압 입력 단자(VS2), 제1 출력 단자(OUT1), 제2 출력 단자(OUT2), 제1 입력 단자(IN1), 제2 입력 단자(IN2) 및 제3 입력 단자(IN3)와 함께 복수의 트랜지스터(Tr1, Tr2, Tr4, Tr6, Tr7, Tr8, Tr9, Tr10, Tr11, Tr12, Tr13, Tr15)및 적어도 하나의 축전기(C1)를 포함한다. 도 5는 12개의 트랜지스터를 도시하고 있으나 트랜지스터의 개수는 이에 한정되지 않는다.
스테이지(STi)가 포함하는 복수의 트랜지스터 및 축전기는 기능에 따라 버퍼부(411), 풀업부(413), 캐리부(414), 방전부(415), 풀다운부(416), 스위칭부(417), 제1 유지부(418) 및 제2 유지부(419)로 묶을 수 있다.
버퍼부(411)는 풀업부(413)에 이전 스테이지 중 하나의 스테이지의 캐리 신호를 전달하거나, 주사 시작 신호를 전달한다. 버퍼부(411)는 예를 들어 직전 스테이지(ST(i-1))의 캐리 신호(Cr(i-1))를 제공받을 수 있다. 본 실시예에서는 버퍼부(411)가 직전 스테이지(ST(i-1))의 캐리 신호(Cr(i-1))를 전달하는 것으로 설명하겠으나, 이에 한정하는 것은 아니다.
버퍼부(411)는 제4 트랜지스터(Tr4)를 포함할 수 있다. 제4 트랜지스터(Tr4)의 입력 단자 및 제어 단자는 제1 입력 단자(IN1)에 공통 연결(다이오드 연결)되어 있으며, 출력 단자는 노드(Q)와 연결된다. 제4 트랜지스터(Tr4)는 제1 입력 단자(IN1)에 입력되는 캐리 신호(Cr(i-1))가 하이 레벨이 되면 입력 단자와 출력 단자를 서로 연결하여 하이 레벨의 전압을 그대로 출력하고, 캐리 신호(Cr(i-1))가 로우 레벨이 되면 입력 단자와 출력 단자를 분리시킨다.
풀업부(413)는 클록 단자(CK), 노드(Q) 및 제1 출력 단자(OUT1)와 연결되어 있으며, 제1 출력 단자(OUT1)를 통하여 게이트 신호(Gout(i))를 출력한다.
풀업부(413)는 예를 들어 제1 트랜지스터(Tr1) 및 축전기(C1)를 포함할 수 있다. 제1 트랜지스터(Tr1)의 제어 단자는 노드(Q)에 연결되고, 입력 단자는 클록 단자(CK)와 연결되며, 출력 단자는 제1 출력 단자(OUT1)와 연결된다. 축전기(C1)는 제1 트랜지스터(Tr1)의 제어 단자와 출력 단자 사이에 연결되어 있다. 축전기(C1)는 버퍼부(411)가 제공하는 캐리 신호(Cr(i-1))에 응답하여 충전된다. 축전기(C1)의 충전에 따라 노드(Q)의 전압이 하이 레벨인 상태에서 클록 단자(CK)로부터의 클록 신호(CLK, CLKB)가 하이 전압이면 제1 트랜지스터(Tr1)는 부트스트랩(bootstrap)된다. 이때 노드(Q)는 축전기(C1)의 충전 전압에서 부스팅 전압으로 부스팅된다. 제1 트랜지스터(Tr1)의 제어 단자에 부스팅 전압이 인가되면 제1 트랜지스터(Tr1)는 클록 신호(CLK, CLKB)의 하이 전압을 게이트 온 전압(Von)으로서 제1 출력 단자(OUT1)를 통해 출력한다. 노드(Q)의 전압이 로우 레벨로 내려가면, 제1 트랜지스터(Tr1)는 턴오프되고 저전압이 제1 출력 단자(OUT1)로 출력될 수 있다.
풀다운부(416)는 제2 입력 단자(IN2)에 이후 스테이지들 중 하나의 스테이지의 캐리 신호가 수신되면 제1 출력 단자(OUT1)로 출력되는 게이트 신호(Gout(i))의 전압을 제1 저전압 입력 단자(VS1)에 인가되는 제1 저전압(VSS1)으로 풀-다운(pull-down)한다. 제2 입력 단자(IN2)에는 예를 들어 직후 스테이지(ST(i+1))의 캐리 신호(Cr(i+1))가 수신될 수 있다. 본 실시예에서는 풀다운부(416)가 직후 스테이지(ST(i+1))의 캐리 신호(Cr(i+1))를 수신하는 것으로 설명하겠으나, 이에 한정하는 것은 아니다.
풀다운부(416)는 제2 트랜지스터(Tr2)를 포함할 수 있다. 제2 트랜지스터(Tr2)의 제어 단자는 제2 입력 단자(IN2)와 연결되고, 입력 단자는 제1 저전압 입력 단자(VS1)와 연결되며, 출력 단자는 제1 출력 단자(OUT1)와 연결된다.
캐리부(414)는 클록 단자(CK), 노드(Q) 및 제2 출력 단자(OUT2)와 연결되어 있으며, 제2 출력 단자(OUT2)를 통하여 캐리 신호(Cr(i))를 출력한다. 캐리부(414)는 노드(Q)에 하이 전압이 인가되면 클록 단자(CK)에 수신된 클록 신호(CLK, CLKB)의 하이 전압을 캐리 신호(Cr(i))로서 출력한다.
캐리부(414)는 제15 트랜지스터(Tr15)를 포함할 수 있다. 제15 트랜지스터(Tr15)의 입력 단자에는 클록 단자(CK)가 연결되고, 제어 단자는 노드(Q)에 연결되고, 출력 단자는 제2 출력 단자(OUT2)와 연결된다.
제1 유지부(418)는 캐리 신호(Cr(i))의 하이 전압의 출력 구간 이외의 구간 동안 노드(N)의 신호에 응답하여 제2 출력 단자(OUT2)로 출력되는 캐리 신호(Cr(i))의 전압을 제2 저전압(VSS2)으로 유지한다.
제1 유지부(418)는 제11 트랜지스터(Tr11)를 포함할 수 있다. 제11 트랜지스터(Tr11)의 제어 단자는 노드(N)와 연결되고, 입력 단자는 제2 저전압 입력 단자(VS2)와 연결되고, 출력 단자는 제2 출력 단자(OUT2)와 연결된다. 제11 트랜지스터(Tr11)는 노드(N)의 전압이 하이 레벨인 경우 캐리 신호(Cr(i))의 전압을 제2 저전압(VSS2)으로 유지한다.
스위칭부(417)는 캐리 신호(Cr(i))의 하이 전압의 출력 구간 이외의 구간 동안 노드(N)에 클록 단자(CK)에 수신된 클록 신호(CLK, CLKB)와 위상이 동일한 신호를 인가한다. 스위칭부(417)는 제12 트랜지스터(Tr12), 제7 트랜지스터(Tr7), 제13 트랜지스터(Tr13) 및 제8 트랜지스터(Tr8)를 포함할 수 있다.
방전부(415)는 이후 스테이지 중 적어도 한 스테이지의 캐리 신호에 응답하여 노드(Q)의 하이 전압을 제1 저전압(VSS1) 보다 낮은 레벨의 제2 저전압(VSS2)으로 방전한다.
방전부(415)는 제9 트랜지스터(Tr9)를 포함하는 제1 방전부(415_1) 및 제6 트랜지스터(Tr6)를 포함하는 제2 방전부(415_2)를 포함할 수 있다.
제1 방전부(415_1)는 제2 입력 단자(IN2)로부터 캐리 신호(Cr(i+1))가 수신되면 노드(Q)의 전압을 제1 저전압 입력 단자(VS1)에 인가되는 제1 저전압(VSS1)으로 방전한다.
제2 방전부(415_2)는 제3 입력 단자(IN3)에 캐리 신호가 인가되면 노드(Q)의 전압을 제2 저전압 입력 단자(VS2)에 인가되는 제2 저전압(VSS2)으로 방전한다. 제3 입력 단자(IN3)에는 예를 들어 두 단 이후의 스테이지(ST(i+2))의 캐리 신호(Cr(i+2))가 수신될 수 있다.
제2 유지부(419)는 프레임의 나머지 구간 동안 노드(N)의 신호에 응답하여 노드(Q)의 전압을 제2 저전압(VSS2)으로 유지한다. 제2 유지부(419)는 제10 트랜지스터(Tr10)를 포함할 수 있다.
도 5에 도시된 게이트 구동부(400)의 한 스테이지(STi)의 구조는 한 예로서, 이에 한정되는 것은 아니다.
그러면 앞에서 설명한 도면들과 함께 도 6 내지 도 12를 참조하여 본 발명의 한 실시예에 따른 표시 장치의 게이트 구동부 및 신호 전달 배선의 구조에 대하여 설명한다.
도 6은 본 발명의 한 실시예에 따른 게이트 구동부 및 신호 전달 배선의 배치도이고, 도 7은 도 6에 도시한 게이트 구동부 및 신호 전달 배선의 VII-VII 선을 따라 잘라 도시한 단면도이고, 도 8은 도 6에 도시한 게이트 구동부 및 신호 전달 배선의 일부를 확대한 도면이고, 도 9는 도 8에 도시한 게이트 구동부 및 신호 전달 배선의 IX-IX 선을 따라 잘라 도시한 단면도이고, 도 10은 도 8에 도시한 게이트 구동부 및 신호 전달 배선의 IX-IX 선을 따라 잘라 도시한 단면도의 다른 예이고, 도 11은 도 8에 도시한 게이트 구동부 및 신호 전달 배선의 XI-XI 선을 따라 잘라 도시한 단면도이고, 도 12는 도 8에 도시한 게이트 구동부 및 신호 전달 배선의 XII-XII 선을 따라 잘라 도시한 단면도이다.
먼저 도 6을 참조하면, 게이트 구동부(400, 400a, 400b)가 포함하는 복수의 스테이지(ST1, ST2, …)는 열 방향으로 차례대로 배열되어 있다. 각 스테이지(ST1, ST2, …)의 게이트 출력 단자는 표시 영역(DA)의 게이트선(G1, G2, …)과 연결되어 게이트 신호를 출력한다.
복수의 스테이지(ST1, ST2, …)의 일측에는 클록 신호(CLK, CLKB)를 전달하는 클록 신호 배선이 위치한다. 클록 신호 배선은 대체로 열 방향으로 뻗는 메인 클록 신호선(481) 및 이와 연결되어 있는 서브 클록 신호선(482)을 포함한다.
서브 클록 신호선(482)은 주로 메인 클록 신호선(481)과 다른 방향으로 뻗는 부분을 포함할 수 있는데, 예를 들어 주로 행 방향으로 뻗는 부분을 포함할 수 있다. 서브 클록 신호선(482)은 메인 클록 신호선(481)과 연결되어 있는 부분에서 그 끝 부분이 확장되어 확장부(483)를 이룰 수 있다.
메인 클록 신호선(481)은 서로 나란하게 뻗는 복수의 신호선을 포함할 수 있다.
각 스테이지(ST1, ST2, …)는 서브 클록 신호선(482)을 통해 메인 클록 신호선(481)으로부터 클록 신호(CLK, CLKB)를 전달받을 수 있다. 도 6을 참조하면, 각 서브 클록 신호선(482)은 이웃한 스테이지(ST1, ST2, …) 사이로 뻗어 각 스테이지(ST1, ST2, …)의 클록 단자(CK)와 연결될 수 있다.
도 7을 참조하면, 메인 클록 신호선(481)과 서브 클록 신호선(482)은 적층 구조상 서로 다른 층에 위치할 수 있다. 예를 들어 기판(110) 위에 메인 클록 신호선(481)을 포함하는 게이트 도전층이 위치하고, 그 위에 게이트 절연막(140)이 위치할 수 있다. 게이트 절연막(140) 위에는 서브 클록 신호선(482)을 포함하는 데이터 도전층이 위치할 수 있다.
여기서 게이트 도전층은 표시판(300)의 표시 영역(DA) 또는 게이트 구동부(400)의 스테이지(ST1, ST2, …)가 포함하는 박막 트랜지스터의 게이트 단자 및 게이트선(G1, G2, …) 등을 포함하고, 데이터 도전층은 박막 트랜지스터의 입력 단자 또는 출력 단자 및 데이터선(D1, D2, …)을 포함할 수 있다.
데이터 도전층 위에는 보호막(180)이 위치한다.
메인 클록 신호선(481)과 서브 클록 신호선(482)은 다양 방법으로 서로 전기적으로 연결될 수 있다. 메인 클록 신호선(481)과 서브 클록 신호선(482)이 서로 다른 층에 위치하는 경우, 메인 클록 신호선(481)과 서브 클록 신호선(482)은 이들과 다른 층에 위치하는 접촉 보조 부재(88)를 통해 서로 전기적으로 연결될 수 있다. 도 7을 참조하면, 접촉 보조 부재(88)는 예를 들어 보호막(180) 위에 위치할 수 있다. 이 경우 게이트 절연막(140) 및/또는 보호막(180)은 메인 클록 신호선(481) 및 서브 클록 신호선(482)의 확장부(483)를 각각 드러내는 접촉 구멍(188)을 가질 수 있다. 접촉 보조 부재(88)는 접촉 구멍(188)을 통해 메인 클록 신호선(481) 및 서브 클록 신호선(482)의 확장부(483)와 전기적, 물리적으로 접촉할 수 있다.
다시 도 6을 참조하면, 복수의 스테이지(ST1, ST2, …)의 타측, 즉 클록 신호 배선과 복수의 스테이지(ST1, ST2, …)를 사이에 두고 마주하는 쪽에는 제1 저전압(VSS1)을 전달하는 제1 전압 배선 및 제2 저전압(VSS2)을 전달하는 제2 전압 배선이 위치한다. 제1 전압 배선은 대체로 열 방향으로 뻗는 메인 전압선(471a) 및 이와 연결되어 있는 서브 전압선(472a)을 포함한다. 제2 전압 배선은 대체로 열 방향으로 뻗는 메인 전압선(471b) 및 이와 연결되어 있는 서브 전압선(472b)을 포함한다.
메인 전압선(471a, 471b)는 행 방향으로 뻗는 게이트선(G1, G2, …)과 교차할 수 있다.
메인 전압선(471a) 및 메인 전압선(471b)은 복수의 스테이지(ST1, ST2, …)를 기준으로 동일한 측(side)에 위치하며 서로 나란하게 뻗는다.
본 발명의 한 실시예에 따르면 메인 전압선(471a) 및 메인 전압선(471b)은 복수의 스테이지(ST1, ST2, …)와 표시 영역(DA) 사이에 위치할 수 있다. 즉, 메인 전압선(471a) 및 메인 전압선(471b)은 스테이지(ST1, ST2, …)의 게이트 출력 단자 쪽에 위치할 수 있다. 특히 제1 저전압(VSS1)을 전달하는 제1 전압 배선의 메인 전압선(471a)은 배치(layout)의 최적화를 위해 스테이지(ST1, ST2, …)의 게이트 출력 단자 쪽에 위치할 수 있으며, 제2 전압 배선도 스테이지(ST1, ST2, …)를 기준으로 제1 전압 배선과 동일한 측에 위치한다.
이에 따라 제1 전압 배선 또는 제2 전압 배선은 클록 신호(CLK, CLKB)를 전달하는 클록 신호 배선과 스테이지(ST1, ST2, …)를 기준으로 서로 다른 영역에 위치하게 되어 클록 신호 배선 등의 다른 신호 전달 배선과 교차하거나 중첩하지 않는다. 따라서 제1 전압 배선 또는 제2 전압 배선과 클록 신호 배선 등의 다른 신호 전달 배선 사이에 기생 축전기가 생기지 않고, 제1 전압 배선 또는 제2 전압 배선과 클록 신호 배선 등의 다른 신호 전달 배선이 교차하거나 중첩하는 경우에 비해 클록 신호 배선 등의 다른 신호 전달 배선의 부하가 작아져 게이트 구동부의 소비 전력 및 발열을 줄일 수 있다.
서브 전압선(472a, 472b)은 메인 전압선(471a, 471b)과 다른 방향으로 뻗는 부분을 포함할 수 있는데, 예를 들어 행 방향으로 뻗는 부분을 포함할 수 있다.
각 스테이지(ST1, ST2, …)는 서브 전압선(472a, 472b)을 통해 메인 전압선(471a, 471b)으로부터 제1 저전압(VSS1) 및 제2 저전압(VSS2)을 전달받을 수 있다. 도 6을 참조하면, 각 서브 전압선(472a, 472b)은 이웃한 스테이지(ST1, ST2, …) 사이로 뻗어 각 스테이지(ST1, ST2, …)의 제1 저전압 입력 단자(VS1) 및 제2 저전압 입력 단자(VS2)와 각각 연결될 수 있다.
메인 전압선(471a) 및 메인 전압선(471b)은 서로 동일한 층에 위치할 수 있다. 예를 들어 메인 전압선(471a)과 메인 전압선(471b) 모두 데이터 도전층에 위치할 수 있다.
제1 전압 배선의 메인 전압선(471a)과 서브 전압선(472a)은 서로 다른 층에 위치할 수 있고, 제2 전압 배선의 메인 전압선(471b)과 서브 전압선(472b)은 서로 동일한 층에 위치하여 서로 연결될 수 있다. 이에 따라 제1 전압 배선의 서브 전압선(472a)과 제2 전압 배선의 서브 전압선(472b)은 서로 다른 층에 위치하며, 도 7에 도시한 바와 같이 서로 중첩하며 나란하게 뻗을 수 있다.
그러면, 도 6 및 도 7과 함께 도 8 내지 도 12를 참조하여 본 발명의 한 실시예에 따른 표시 장치의 제1 및 제2 전압 배선과 게이트 구동부의 스테이지의 구조에 대해 자세히 설명한다.
도 8 내지 도 12를 참조하면, 유리, 플라스틱 등의 절연 물질을 포함하는 기판(110 위에 복수의 게이트선(121), 제1 전압 배선의 복수의 서브 전압선(472a), 그리고 표시 영역(DA)에 위치하는 복수의 박막 트랜지스터 또는 스테이지(ST1, ST2, …)가 포함하는 복수의 박막 트랜지스터의 게이트 단자를 포함하는 게이트 도전층이 위치한다.
도 7을 참조하면, 게이트선(121)은 스테이지(ST1, ST2, …)와의 연결 부분에서 한 쪽 끝부분이 확장되어 확장부(127)를 이룰 수 있다.
게이트 도전층은 앞에서 설명한 바와 같이 클록 신호 배선의 메인 클록 신호선(481)을 포함할 수 있다.
제1 전압 배선의 서브 전압선(472a)은 메인 전압선(471a)와의 연결 부분에서 한 쪽 끝부분이 확장되어 확장부(477a)를 이룰 수 있다. 서브 전압선(472a)의 확장부(477a)와 마주하는 메인 전압선(471a)은 배선의 폭이 작아져 오목한 형태를 이룰 수 있다.
제1 전압 배선의 서브 전압선(472a)은 또한 스테이지(ST1, ST2, …)와의 연결 부분에서 다른 쪽 끝부분이 확장되어 확장부(478a)를 이룰 수 있다.
게이트 도전층은 금속 등의 적어도 하나의 도전 물질을 포함할 수 있다.
게이트 도전층 위에는 질화 규소(SiNx) 또는 산화 규소(SiOx) 등의 절연 물질을 포함하는 게이트 절연막(140)이 위치한다.
게이트 절연막(140) 위에는 복수의 데이터선(도시하지 않음), 제1 전압 배선의 메인 전압선(471a), 제2 전압 배선의 메인 전압선(471b) 및 서브 전압선(472b), 그리고 표시 영역(DA)에 위치하는 복수의 박막 트랜지스터 또는 스테이지(ST1, ST2, …)가 포함하는 복수의 박막 트랜지스터의 입력 단자 또는 출력 단자를 포함하는 데이터 도전층이 위치한다. 예를 들어 데이터 도전층은 스테이지(ST1, ST2, …)의 게이트 출력 단자를 이루는 제1 트랜지스터(Tr1)의 출력 단자(175), 그리고 제1 저전압 입력 단자(VS1)를 이루는 제2 트랜지스터(Tr2)의 입력 단자(173)를 포함할 수 있다.
제1 전압 배선의 서브 전압선(472a)와 제2 전압 배선의 서브 전압선(472b)은 서로 다른 층에 위치하므로 도 7에 도시한 바와 같이 서로 중첩하며 뻗을 수 있다. 제1 전압 배선의 서브 전압선(472a)와 제2 전압 배선의 서브 전압선(472b)은 인접한 스테이지(ST1, ST2, …) 사이를 뻗으며 각각의 스테이지(ST1, ST2, …)와 연결될 수 있다.
데이터 도전층은 앞에서 설명한 바와 같이 클록 신호 배선의 서브 클록 신호선(482)을 포함할 수 있다.
데이터 도전층은 금속 등의 적어도 하나의 도전 물질을 포함할 수 있다
도 9를 참조하면, 데이터 도전층과 게이트 절연막(140) 사이에는 반도체(151a, 151b)가 더 위치할 수 있다. 반도체(151a, 151b)는 비정질 규소, 다결정 규소, 또는 산화물 반도체를 포함할 수 있다. 반도체(151a, 151b)와 데이터 도전층 사이에는 인(phosphorus) 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있는 저항성 접촉 부재(161a, 161b)가 더 위치할 수 있다.
데이터 도전층 위에는 유기 절연 물질 또는 무기 절연 물질을 포함하는 보호막(180)이 위치한다.
게이트 절연막(140) 및/또는 보호막(180)은 제1 전압 배선의 메인 전압선(471a) 및 서브 전압선(472a)의 확장부(477a)를 각각 드러내는 접촉 구멍(187), 그리고 제1 전압 배선의 서브 전압선(472a)의 확장부(478a) 및 이와 인접한 제2 트랜지스터(Tr2)의 입력 단자(173)를 각각 드러내는 접촉 구멍(186)을 포함한다. 또한 게이트 절연막(140) 및/또는 보호막(180)은 게이트선(121)의 확장부(127) 및 제1 트랜지스터(Tr1)의 출력 단자(175)를 각각 드러내는 접촉 구멍(182)을 포함할 수 있다.
보호막(180) 위에는 복수의 접촉 보조 부재(87, 86, 82)를 포함하는 화소 전극층이 위치한다. 화소 전극층은 표시 영역(DA)의 복수의 화소 전극(도시하지 않음)을 포함할 수 있다.
접촉 보조 부재(87)는 접촉 구멍(187)을 통해 제1 전압 배선의 메인 전압선(471a)와 서브 전압선(472a)의 확장부(477a)를 서로 전기적으로 연결한다. 접촉 보조 부재(86)는 접촉 구멍(186)을 통해 제1 전압 배선의 서브 전압선(472a)의 확장부(478a)와 스테이지(ST1, ST2, …)의 제2 트랜지스터(Tr2)의 입력 단자(173)를 서로 전기적으로 연결한다. 접촉 보조 부재(82)는 접촉 구멍(182)을 통해 게이트선(121)의 확장부(127)와 제1 트랜지스터(Tr1)의 출력 단자(175)를 서로 전기적으로 연결한다.
화소 전극층은 ITO, IZO 등의 투명한 도전 물질 또는 금속 등의 도전 물질을 포함할 수 있다.
본 발명의 실시예에서는 제1 전압 배선의 메인 전압선(471a)이 제2 전압 배선의 메인 전압선(471b)와 표시 영역(DA) 사이에 위치하는 예를 주로 설명하였으나, 이에 한정되는 것은 아니다. 즉, 제1 전압 배선과 제2 전압 배선의 위치가 서로 바뀔 수도 있다.
이 경우 앞에서 설명한 실시예와 반대로 제2 전압 배선의 메인 전압선(471b)과 서브 전압선(472b)이 서로 다른 층에 위치하며 접촉 보조 부재를 통해 서로 연결될 수 있고, 제1 전압 배선의 메인 전압선(471a)과 서브 전압선(472a)이 서로 동일한 층에 위치하며 서로 연결될 수 있다. 또한 제2 전압 배선의 서브 전압선(472b)은 스테이지(ST1, ST2, …)의 해당 박막 트랜지스터의 입력 단자와 연결될 때 별도의 접촉 구멍(도시하지 않음) 및 접촉 보조 부재(도시하지 않음)를 통해 연결될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
82, 86, 87, 88: 접촉 보조 부재
110: 기판 121: 게이트선
140: 게이트 절연막 173: 입력 단자
175: 출력 단자 180: 보호막
182, 186, 187, 188: 접촉 구멍
191: 화소 전극 300: 표시판
400: 게이트 구동부 471a, 471b: 메인 전압선
472a, 472b: 서브 전압선 481: 메인 클록 신호선
482: 서브 클록 신호선 500: 데이터 구동부
600: 신호 제어부

Claims (20)

  1. 복수의 화소,
    상기 복수의 화소와 연결되어 있는 복수의 게이트선,
    상기 복수의 게이트선에 게이트 신호를 출력하는 복수의 스테이지를 포함하는 게이트 구동부,
    상기 게이트 구동부에 클록 신호를 전달하는 클록 신호 배선,
    상기 게이트 구동부에 제1 저전압을 전달하는 제1 전압 배선, 그리고
    상기 게이트 구동부에 제2 저전압을 전달하는 제2 전압 배선
    을 포함하고,
    상기 클록 신호 배선은 상기 게이트 구동부의 제1측에 위치하고,
    상기 제1 전압 배선 및 상기 제2 전압 배선은 상기 게이트 구동부의 상기 제1측과 마주하는 제2측에 위치하는
    표시 장치.
  2. 제1항에서,
    상기 제2측은 상기 복수의 스테이지의 게이트 출력 단자가 위치하는 쪽에 위치하는 표시 장치.
  3. 제2항에서,
    상기 제1 전압 배선 및 상기 제2 전압 배선은 평면상 상기 게이트 구동부와 상기 복수의 화소 사이에 위치하는 표시 장치.
  4. 제3항에서,
    상기 제1 전압 배선은 제1 메인 전압선 및 상기 제1 메인 전압선과 연결되어 있는 제1 서브 전압선을 포함하고,
    상기 제1 메인 전압선 및 상기 제1 서브 전압선은 서로 다른 층에 위치하는
    표시 장치.
  5. 제4항에서,
    상기 제2 전압 배선은 제2 메인 전압선 및 상기 제2 메인 전압선과 연결되어 있는 제2 서브 전압선을 포함하고,
    상기 제2 메인 전압선 및 상기 제2 서브 전압선은 서로 동일한 층에 위치하는
    표시 장치.
  6. 제5항에서,
    상기 제1 메인 전압선과 상기 제2 메인 전압선은 서로 동일한 층에 위치하는 표시 장치.
  7. 제6항에서,
    상기 복수의 스테이지는 제1방향으로 차례대로 배열되어 있고,
    상기 제1 메인 전압선 및 상기 제2 메인 전압선은 상기 제1방향을 따라 뻗으며,
    상기 제1 서브 전압선 및 상기 제2 서브 전압선은 상기 제1방향과 다른 제2방향으로 뻗는 부분을 포함하는
    표시 장치.
  8. 제7항에서,
    상기 스테이지는 상기 제1 저전압을 입력받는 제1 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 상기 제1 서브 전압선과 다른 층에 위치하는 입력 단자를 포함하는
    표시 장치.
  9. 제8항에서,
    상기 제1 메인 전압선은 상기 제2 메인 전압선과 상기 복수의 화소 사이에 위치하는 표시 장치.
  10. 제5항에서,
    상기 복수의 게이트선 및 상기 제1 서브 전압선은 기판 위에 위치하는 게이트 도전층에 위치하고,
    상기 제1 메인 전압선, 상기 제2 메인 전압선 및 상기 제2 서브 전압선은 상기 게이트 도전층 위에 위치하는 데이터 도전층에 위치하는
    표시 장치.
  11. 제10항에서,
    상기 데이터 도전층 위에 위치하며, 상기 제1 메인 전압선 및 상기 제1 서브 전압선을 각각 드러내는 제1 접촉 구멍을 포함하는 보호막, 그리고
    상기 보호막 위에 위치하며, 상기 제1 접촉 구멍을 통해 상기 제1 메인 전압선 및 상기 제1 서브 전압선을 서로 전기적으로 연결하는 제1 접촉 보조 부재
    를 더 포함하는 표시 장치.
  12. 제11항에서,
    상기 보호막은 상기 제1 서브 전압선 및 상기 스테이지가 포함하는 제1 트랜지스터의 입력 단자를 각각 드러내는 제2 접촉 구멍을 포함하고,
    상기 보호막 위에 위치하며, 상기 제2 접촉 구멍을 통해 상기 제1 서브 전압선 및 상기 제1 트랜지스터의 입력 단자를 서로 전기적으로 연결하는 제2 접촉 보조 부재를 더 포함하는
    표시 장치.
  13. 제12항에서,
    상기 제1 트랜지스터의 입력 단자는 상기 데이터 도전층에 위치하는 표시 장치.
  14. 제10항에서,
    상기 제1 서브 전압선과 상기 제2 서브 전압선 각각은 인접한 스테이지 사이를 뻗는 부분을 포함하는 표시 장치.
  15. 제14항에서,
    상기 제1 서브 전압선과 상기 제2 서브 전압선은 게이트 절연막을 사이에 두고 중첩하는 표시 장치.
  16. 제10항에서,
    상기 복수의 게이트선은 상기 제1 메인 전압선 및 상기 제2 메인 전압선과 교차하는 표시 장치.
  17. 제16항에서,
    상기 데이터 도전층 위에 위치하며, 상기 게이트선 및 상기 스테이지가 포함하는 제2 트랜지스터의 출력 단자를 각각 드러내는 제3 접촉 구멍을 포함하는 보호막, 그리고
    상기 보호막 위에 위치하며, 상기 제3 접촉 구멍을 통해 상기 게이트선 및 상기 제2 트랜지스터의 출력 단자를 서로 전기적으로 연결하는 제3 접촉 보조 부재를 더 포함하는
    표시 장치.
  18. 제17항에서,
    상기 제2 트랜지스터의 출력 단자는 상기 데이터 도전층에 위치하는 표시 장치.
  19. 제1항에서,
    상기 복수의 게이트선, 상기 클록 신호 배선, 상기 제1 전압 배선, 상기 제2 전압 배선, 그리고 상기 게이트 구동부가 포함하는 게이트 구동 회로는 기판 위에 형성되어 있는 표시 장치.
  20. 제19항에서,
    상기 복수의 게이트선은 상기 제1 메인 전압선 및 상기 제2 메인 전압선과 교차하는 표시 장치.
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