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KR20090014102A - 반도체 장치 및 그것의 제조 방법과 표시 장치 - Google Patents

반도체 장치 및 그것의 제조 방법과 표시 장치 Download PDF

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KR20090014102A
KR20090014102A KR1020080075060A KR20080075060A KR20090014102A KR 20090014102 A KR20090014102 A KR 20090014102A KR 1020080075060 A KR1020080075060 A KR 1020080075060A KR 20080075060 A KR20080075060 A KR 20080075060A KR 20090014102 A KR20090014102 A KR 20090014102A
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KR
South Korea
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conductive layer
conductive layers
pair
conductive
contact
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KR1020080075060A
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English (en)
Inventor
츠토무 타나카
야스히로 야마다
히로히사 타케다
Original Assignee
소니 가부시끼가이샤
소니 모빌 디스플레이 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

본 명세서에는, 기판 위에 n개(n은 3이상의 양의 정수를 나타낸다)의 도전층이 적층해서 형성되고, 상기 n층의 도전층이 컨택트 패턴을 거쳐서 서로 연결된 반도체 장치가 개시되어 있다.
기판, 도전층, 컨택트 패턴, 유효 표시부, 구동 회로, 데이터 처리 회로, 전원 회로, 인터페이스 회로.

Description

반도체 장치 및 그것의 제조 방법과 표시 장치{SEMICONDUCTOR DEVICE, ITS MANUFACTURING METHOD AND DISPLAY APPARATUS}
본 발명은, 그 전체 내용이 본원 명세서에 참고용으로 병합되어 있는, 2007년 8월 3일자로 일본 특허청에 출원된 일본특허출원 제 2007-202867호에 관련된 주제를 포함한다.
본 발명은, n개(n은 3 이상의 양의 정수를 나타낸다)의 도전층을 서로 연결하는데 이용되는 컨택트 패턴을 가지는 반도체 장치, 그 반도체 장치의 제조 방법 및, 그 반도체 장치를 적용가능한 표시 장치에 관한 것이다. 그 표시 장치의 예로서는, 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치를 들 수 있다.
요즈음, 휴대 전화기(hand-held phone)나 PDA(Personal Digital Assistants) 등의 휴대 단말의 보급이 눈부시다. 그 중에서도 특히, 휴대 단말에 출력 표시부로서 각각 이용 가능한 액정 표시 장치의 이용도에 의해, 이들 휴대 단말이 급속하게 보급되고 있다. 그 이유는, 액정 표시 장치가 원리적으로 구동 전력을 필요로 하지 않는 특성이 있기 때문이다. 다시 말해, 액정 표시 장치는 저소비 전력의 표시 장치이다.
요즈음, 화소의 스위칭 소자로서 폴리실리콘 TFT(Thin Film Transistor: 박막 트랜지스터)를 이용한 액티브 매트릭스형 표시 장치에 있어서, 화소가 매트릭스형상으로 배치되어 구성되는 화소 표시 에리어부와 동일 기판 위에, 디지털 인터페이스 구동 회로를 일체적으로 형성하는 경향이 있다.　
더 상세히 말하면, 이 화소 표시 에리어부와 디지털 인터페이스 구동 회로를 단일 유닛으로 통합하는 표시 장치에서, 화소 표시 에리어부의 유효 표시부의 주변부(peripheral parts)에 디지털 인터페이스 구동 회로를 구성하는 수평 구동계나 수직 구동계가 제공된다. 이들 구동계는 폴리실리콘 TFT를 이용해서 화소 표시 에리어부와 함께 동일 기판 위에 일체적으로 형성된다.
또, 요즈음, 휴대 전화기 등에 이용되는 액정 표시 장치나 유기 EL 표시 장치는, 3인치 WVGA(Wide Video Graphics Array) 클래스의 고해상도(high-resolution)이고 대화면이면서, 소형 경량인 것이 요구되고 있다.　
그 액정 표시 장치나 유기 EL 표시 장치 일부는, 각각 아몰퍼스(amorphous) 실리콘(a-Si) 재질을 반도체층으로서 이용한다. 이러한 표시 장치에서는, 표시 장치에 이용되는 화소 표시 에리어부의 유효 표시부의 주변부에, 실리콘(Si) 칩으로서의 구동 회로를 실장(實裝)할 필요가 있다. 그 표시 장치에서 이용되는 화소 표시 에리어부의 규모(size)를 축소하는 것(소형화), 및/또는 화소 표시 에리어부의 유효 화소 표시부의 주변부가 차지하는 면적을 좁게 하는 것(주변부 협소화)에는 불리하게 되고 있다.
상기의 문제점을 해결하는 수단으로서, 상기한 표시 장치를 제조하는 방법도 제공되어 있다. 그 방법에 따르면, 유리 기판 위에 화소 트랜지스터를 형성하는 공정과 동시에 실행되는 공정에서, 구동 회로를 형성한다(만든다). 이 구동 회로는, 아몰퍼스 실리콘막보다도 이동도가 큰 반도체층을 이용해서, 동일한 유리 기판 위에 형성한다. 이러한 반도체층의 예로서는, 저온 폴리실리콘막, 마이크로크리스탈 실리콘막 및 산화물 반도체막을 들 수 있다.
그렇지만, 상기한 방법을 적용하더라도, 구동 회로의 규모가 증가할수록, 그 구동 회로를 구성하는 주변 부분의 점유 면적을 협소화하는 것은 더욱더 곤란하게 되고 있다.
상기한 문제를 고찰해 보면, 주변의 구동 회로에서 그의 집적도를 결정하는 파라미터의 하나로서, 배선층(이하, '도전층'이라 한다) 사이를 서로 연결하는 컨택트 부분을 들 수 있다. 이러한 컨택트 부분은, 큰 회로 규모를 구성할 때에 필요한 배선층의 수를 늘리면 늘릴수록 증가해 가게 된다.
도 1은, 일반적인 방법을 적용해서 컨택트 부분을 형성하는 통상의(전형적인) 컨택트 형성 영역의 평면도(top view)이다.　도 1에서, EL1 및 EL2는 각각 전극을 나타내고, ARCNT1 및 ARCNT2는 각각 컨택트 영역을 나타내고 있다. C는 최소 컨택트홀의 사이즈를 나타내고, M은 층(layer) 사이의 정합 어긋남(alignment shift)을 고려한 필요 마진을 나타내고 있다.
일반적인 방법을 적용해서 2층 사이를 연결하기 위해, 도 1에 도시하는 통상 의 컨택트 형성 영역에서의 최소 컨택트 영역을 이용하는 경우를 생각해 본다. 이 경우, 컨택트에 필요한 최소 면적의 설계값은, 노광 장치의 해상도로 결정되는 최소 패턴의 사이즈 C와, 층 사이의 정합 마진 M을 고려한 ((C+2×M)＾2)×2의 식으로 표현된다. 이것은, 컨택트 영역 ARCNT1 및 ARCNT2 사이의 면적 (C+2×M)×(2×M)이 여분인 것을 의미하므로, 표시 장치의 소형화 및/또는 주변부의 점유 면적 협소화에는 여전히 불리하게 된다.
또, 일본공개특허공보 특개2000-267595호에는, 주사선과 신호선을 화소 전극에 연결하는 제조 방법이 개시되어 있다.
도 2는, 그 제조 방법을 적용해서 주사선과 신호선을 화소 전극에 연결하는 통상의 컨택트 형성 영역의 평면도이다.
도 2에 도시된 통상의 컨택트 형성 영역은, 제 1 컨택트 영역 ARCNT11이 제 2 컨택트 영역 ARCNT12와 중첩(重合; overlap)하는 부분을 포함하고 있다.
그렇지만, 이 방법을 적용하더라도, (C+4×M)＾2가 필요하므로, 큰 면적이 필요하게 된다.
본 발명의 실시형태는, 3층 이상의 배선을 서로 연결할 때에, 가장 효율적이고 또한 최소 면적으로 연결하는데 이용가능한 컨택트 구조를 실현할 수 있는 반도체 장치 및 그 반도체 장치의 제조 방법과, 그 반도체 장치를 적용가능한 표시 장치를 제공하는 것을 목적으로 하고 있다.
본 발명의 제 1 관점(mode)에 따르면, 기판 위에 n개(n은 3이상의 양의 정 수(整數)를 나타냄)의 도전층이 적층해서 형성되고, 상기 n개의 도전층이 컨택트 패턴을 거쳐서 서로 연결된 반도체 장치가 제공된다. 이 반도체 장치에 있어서, 상기 컨택트 패턴이 형성되는 하나의 주(main)컨택트 영역은, 상기 n개의 도전층에 포함되지만 상기 n개의 도전층의 n번째 도전층으로서의 역할을 하는 최상층 도전층을 배제하는 (n-1)개의 도전층을 상기 n번째 도전층에 연결하기 위해 각각 사용된 (n-1)개의 연결 영역을 포함하고, 상기 (n-1)개의 도전층의 모든 2개의 인접하는 도전층은, 상기 2개의 인접하는 도전층으로 이루어지는 도전층 쌍을 개념적으로 형성하고, 상기 2개의 인접하는 도전층은 각각 상기 도전층 쌍의 제 1 도전층 쌍과 제 2 도전층 쌍으로 부르며, 상기 기판 위에 상기 (n-1)개의 도전층을 쌓아 올리는 라미네이션 공정(lamination process)의 적층 방향으로 상기 제 2 도전층 쌍과 동일한 도전층 쌍에 속하는 상기 제 1 도전층 쌍으로부터 기하학적으로 떨어져 표시된 위치에 제공된 모든 제 2 도전층 쌍은, 상기 제 2 도전층 쌍의 종단부가 상기 컨택트 패턴의 가장자리(edge) 일부와 대면(face)하도록 형성되고, 상기 (n-1)개의 도전층은, 상기 n번째의 도전층에 의해 서로 전기적으로 연결되어 있다.
본 발명의 제 2 관점에 따르면, 기판 위에 n개(n은 3이상의 양의 정수)의 도전층이 적층해서 형성되고, 상기 n개의 도전층이 컨택트 홀을 거쳐서 서로 연결되는 반도체 장치가 제공된다. 이 반도체 장치에서는 상기 컨택트 홀이 형성되는 주컨택트 영역에는, 상기 n개의 도전층에 포함되지만 상기 n개의 도전층의 n번째 도전층으로서의 역할을 하는 최상층 도전층을 배제하는 (n-1)개의 개별 도전층 중 모든 2개의 인접하는 도전층은, 개념적으로 도전층 쌍을 형성하고, 상기 도전층 쌍의 각각의 개별 도전층 쌍에서, 상기 기판 위에 상기 도전층을 쌓아 올리는 라미네이션 공정의 적층 방향에 반대인 방향으로 기하학적으로 바꾸어 놓인 위치에 제공된 상기 개별 도전층은 상기 개별 도전층 쌍의 제 1 도전층 쌍의 역할을 하는데 반해, 상기 라미네이션 공정의 상기 적층 방향으로 기하학적으로 배치된 위치에 제공된 상기 개별 도전층은 상기 개별 도전층 쌍의 제 2 도전층 쌍으로서의 역할을 하며, 상기 컨택트 홀이 형성되는 주컨택트 영역은, 상기 개별 도전층 쌍의 상기 제 1 도전층 쌍을 상기 개별 도전층 쌍의 상기 제 2 도전층 쌍에 연결하기 위한 부컨택트(sub-contact) 영역으로서의 상기 도전층 쌍 중 개별 도전층 쌍에 각각 할당된 (n-2)개의 부컨택트 영역을 포함하고, 상기 설명된 컨택트 홀은, 상기 (n-1)개의 도전층 각각의 노출된 영역 위에서 늘어난 직경을 가지는 컨택트 홀로서 상기 주컨택트 영역에서 형성된 제 1 컨택트 홀과, 상기 제 1 컨택트 홀에 연결되고 특정 부컨택트 영역이 할당되는 상기 도전층 쌍의 상기 제 1 도전층 쌍에 연장된 컨택트 홀로서의 상기 (n-2)개의 부컨택트 영역 중 상기 특정 부컨택트 영역에서 각각 생성된 (n-2)개의 제 2 컨택트 홀을 포함하며, 상기 부컨택트 영역 중 각각의 특정 부컨택트 영역에서는, 상기 제 2 도전층 쌍의 상층면이 상기 제 1 콘택트 홀과 대면하고, 상기 제 2 도전층 쌍의 종단부가 상기 특정 부컨택트 영역에서 형성된 상기 제 2 컨택트 홀과 대면하도록, 상기 특정 부컨택트 영역에서 연결된 상기 제 2 도전층 쌍이 형성되고, 각각 상기 부컨택트 영역 중 하나에서 형성된 상기 제 2 컨택트 홀 중 하나 내부에 각각 위치한 상기 제 1 도전층 쌍으로부터 시작하여 상기 반도체 장치의 최상층에서 끝나도록, 상기 n개의 도전층의 상기 n번째 도전층으로 서의 역할을 하는 상기 최상층 도전층이 형성되고, 상기 제 1 컨택트 홀에서 상기 제 2 도전층 쌍의 상층면뿐만 아니라 상기 제 2 도전층 쌍의 종단부에 연결되어 있다.
서로 연결될 도전층으로서의 상기 n개의 도전층에 포함된 임의의 2개의 인접하는 도전층 사이에는 층간 절연막이 형성되고, 상기 층간 절연막의 두께를 n번째의 도전층의 두께보다도 얇게 만드는 것이 좋다.
본 발명의 제 3 관점에 따르면, 기판 위에 적층된 층으로 형성되고 컨택트 패턴을 거쳐서 서로 연결되는 n개(n은 3이상의 양의 정수)의 도전층을 포함하는 반도체 장치의 제조 방법이 제공된다. 이 방법은 상기 n개의 도전층에 포함되고, 상기 기판 위에서 상기 도전층 중 임의의 인접하는 2개의 도전층 사이에 층간 절연막을 도입함으로써, 상기 n개의 도전층의 n번째 도전층의 역할을 하는 최상층 도전층을 배제하는 (n-1)개의 도전층을 쌓는 단계; 상기 (n-1)개의 도전층을 포함하는 상기 컨택트 패턴을 생성하도록, 상기 각각의 층간 절연막의 부분들을 제거하기 위해, 상기 각각의 층간 절연막을 연속적으로 에칭하는 단계; 및 상기 컨택트 패턴을 거쳐서 서로 연결된 상기 (n-1)개의 도전층 각각의 적어도 일부를 덮는 패턴을 생성하도록, 상기 n번째 도전층을 형성하는 단계를 포함한다.
본 발명의 제 4 관점에 따르면, 반도체 장치의 제조 방법이 제공된다. 이 방법은 기판 위에 제 1 도전층을 형성하는 단계; 상기 제 1 도전층 위에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 위에 제 2 도전층을 형성하는 단계; 상기 제 2 도전층 위에 제 2 절연막을 형성하는 단계; 상기 제 1 도전층과 상기 제 2 도전 층을 포함하는 컨택트 패턴을 생성하도록 상기 제 1 절연막과 상기 제 2 절연막의 부분들을 제거하기 위해 상기 제 1 절연막과 상기 제 2 절연막을 연속적으로 에칭하는 단계; 및 상기 컨택트 패턴을 거쳐서 서로 연결된 상기 제 1 도전층 및 상기 제 2 도전층 각각의 적어도 일부를 덮는 패턴을 생성하도록 제 3 도전층을 형성하는 단계를 포함한다.
본 발명의 제5 관점에 따르면, 표시 장치가 제공되는데, 이 표시 장치는 매트릭스 형상으로 배치된 화소로 구성된 표시부가, 단일 유닛을 생성하기 위해 반도체 장치를 사용하여 상기 표시부의 주변 부분에 형성된 주변 회로와 통합되고, 상기 반도체 장치는 컨택트 패턴을 거쳐서 서로 연결되고 기판 상의 적층된 층들로서 형성된 n개(n은 3이상의 양의 정수)의 도전층을 포함하며, 상기 컨택트 패턴이 형성되는 하나의 주컨택트 영역은, 상기 n개의 도전층에 포함되지만 상기 n개의 도전층의 n번째 도전층으로서의 역할을 하는 최상층 도전층을 배제하는 (n-1)개의 도전층을 상기 n번째 도전층에 연결하기 위해 각각 사용된 (n-1)개의 연결 영역을 포함하고, 상기 (n-1)개의 도전층의 모든 2개의 인접하는 도전층은, 상기 2개의 인접 도전층으로 이루어지는 도전층 쌍을 형성하고, 상기 2개의 인접하는 도전층은 각각 상기 도전층 쌍의 제 1 도전층 쌍과 제 2 도전층 쌍으로 부르며, 상기 기판 위에 상기 (n-1)개의 도전층을 쌓아 올리는 라미네이션 공정(lamination process)의 적층 방향으로 상기 제 2 도전층 쌍과 동일한 도전층 쌍에 속하는 상기 제 1 도전층 쌍으로부터 기하학적으로 떨어져 표시된 위치에 제공된 모든 제 2 도전층 쌍은, 상기 제 2 도전층 쌍의 종단부가 상기 컨택트 패턴의 가장자리(edge) 일부와 대 면(face)하도록 형성되고, 상기 (n-1)개의 도전층은, 상기 n번째의 도전층에 의해 서로 전기적으로 연결되어 있다.
본 발명의 관점들에 따르면, n개의 도전층의 n번째 도전층으로서의 역할을 하는 최상층 도전층을 배제하는 (n-1)개의 도전층의 모든 2개의 인접하는 도전층은, 이들 2개의 인접하는 도전층으로 이루어지는 도전층 쌍을 개념적으로 형성하고, 이들 2개의 인접하는 도전층은 각각 상기 도전층 쌍의 제 1 도전층 쌍과 제 2 도전층 쌍으로 부른다. 기판 위에 상기 (n-1)개의 도전층을 쌓아 올리는 라미네이션 공정(lamination process)의 적층 방향으로 상기 제 2 도전층 쌍과 동일한 도전층 쌍에 속하는 제 1 도전층 쌍으로부터 기하학적으로 떨어져 표시된 위치에 제공된 모든 제 2 도전층 쌍은, 상기 제 2 도전층 쌍의 종단부가 상기 컨택트 패턴의 가장자리 일부와 대면하도록 형성되고, 상기 (n-1)개의 도전층은, 상기 n번째 도전층에 의해 서로 전기적으로 연결되어 있다.
이 경우, 동일한 컨택트 홀내에서 3층 이상의 층간(레이어 사이의) 컨택트를 취하는 것이 가능하여, 도전층들이 가장 효율적이고 또한 최소 면적으로 서로 연결될 수 있다.
본 발명의 관점에 따르면, 3층 이상의 배선을 연결할 때에, 가장 효율적이고 또한 최소 면적으로 연결을 행할 수 있는 컨택트 구조가 실현가능하게 된다.
그 결과, 고해상도 화면을 유지하면서 주변부 점유 면적의 협소화에까지 대응할 수 있는 구동 회로 일체형 표시 장치를 실현할 수가 있다. 이하의 설명에 있 어서, 표시부와 일체로 형성된 구동회로를 가지는 표시 장치를, 간단히 "구동 회로 내장형 표시 장치(built-in driving-circuit display apparatus)"라고 한다.
이하, 본 발명의 실시형태에 대해서 도면에 관련지어서 상세하게 설명한다.
도 3 및 도 4는, 본 발명의 실시형태에 따른 구동 회로 내장형 표시 장치의 통상의 구성예를 도시하는 개략 구성도이다. 보다 구체적으로는, 도 3은 본 실시형태에 따른 구동 회로 내장형 표시 장치의 레이아웃 구성을 도시하는 도면이며, 도 4는 본 실시형태에 따른 구동 회로 내장형 표시 장치의 회로 기능을 도시하는 시스템 블록도이다.
본 실시형태에 따른 구동 회로 내장형 표시 장치에서는, 이후에 상세하게 기술하는 바와 같이, 표시 패널의 소형화 또는 주변부 점유 면적의 협소화를 위해서, 3층 이상의 배선(도전층)을 서로 연결할 때에, 가장 효율적이고 또한 최소 면적으로 서로 연결을 행할 수 있는 본 실시형태에 따른 반도체 장치의 컨택트 구조를 채용하도록 하고 있다.
여기서는, 예를 들면 각 화소의 전기 광학 소자로서 액정 셀을 이용한 액티브매트릭스형 액정 표시 장치(10)에 본 실시형태를 적용한 경우를 예로써 선택하여 설명한다.
이 액정 표시 장치(10)는, 도 3에 도시하는 바와 같이, 액정 표시 장치(10)의 투명 절연 기판 위에 집적된(integrated) 구성 요소(component)를 가진다. 투명 절연 기판은 통상 유리 기판(11)이다. 액정 표시 장치(10)에 집적된 구성 요소에 는, 유효 표시부(ACDSP)(12), 한 쌍의 수평 구동 회로(각각 H드라이버 또는 HDRV라고 한다)(13U, 13D), 수직 구동 회로(V드라이버 또는 VDRV)(14), 데이터 처리 회로(DATAPRC)(15), 전원 회로(DC-DC)(16), 인터페이스 회로(I/F)(17), 타이밍 제너레이터(TG)(18) 및, 기준 전압 구동 회로(REFDRV)(19)가 포함된다. 유효 표시부(12)는, 각각 액정 셀을 포함하는 복수의 화소가 매트릭스 형상으로 배치되어 있다. 수평 구동 회로(13U, 13D)는, 도 3에서 유효 표시부(12)의 상측 및 하측에 각각 배치되어 있다. 수직 구동 회로(14)는, 도 3에서 유효 표시부(12)의 측부에 배치되어 있다. 전원 회로(16)는, DC-DC 컨버터이다. 기준 전압 구동 회로(19)는, 복수의 구동 기준 전압을 수평 구동 회로(13U, 13D) 등의 다른 회로에 공급하는 회로이다.
또, 유리 기판의 특정(particular) 가장자리에는 데이터 등을 입력하기 위한 입력 패드(20)가 설치되어 있다. 유리 기판(11)의 특정 가장자리는 하측의 수평 구동 회로(13D)의 배치 위치 근방의 가장자리이다.
유리 기판(11)은, 제 1 기판과 제 2 기판을 포함한다. 제 1 기판 위에는, 각각 트랜지스터 등의 능동 소자를 포함하는 복수의 화소 회로가 매트릭스형상으로 배치되어 있다. 제 2 기판은, 제 1 기판과 대면해서, 미리 정해진 두께의 간극(間隙; gap)을 두고 제 1 기판으로부터 기하학적으로(geometrically) 표시되는 위치에 설치되어 있다. 이들 제 1 및 제 2 기판 사이에는 액정이 봉입(封入; enclose)된다.
절연 기판으로서의 유리 기판(11) 위에 형성되는 회로군은, 일반적으로(통 상) 저온 폴리실리콘 TFT 프로세스에 의해 형성되고 있다. 즉, 이 액정 표시 장치(10)는, 유효 표시부(12)의 주위부(surrounding parts)에 형성되는 수평 구동 회로(13U, 13D)나 수직 구동 회로(14)를 포함한다. 구동계를 구성하는 이들 수평 구동 회로(13U, 13D)나 수직 구동 회로(14)는, 폴리실리콘 TFT를 이용해서 유효 표시부(12), 수평 구동 회로(13U, 13D) 및 수직 구동 회로(14)에 공통인 유효 표시부 상의 단일부(single unit)를 구성하기 위해 유효 포시부와 일체적으로 형성된다.
상기한 바와 같이, 본 실시형태에 따른 액정 표시 장치(10)에서는, 2개의 수평 구동 회로(13U 및 13D)를 유효 표시부(12)의 양측, 즉 도 3에서는 상측과 하측에 각각 배치하고 있다. 이 수평 구동 회로(13U, 13D)는, 홀수 신호 라인과 짝수 신호 라인으로 신호선을 나누어 구동하는데 이용된다.
2개의 수평 구동 회로(13U 및 13D)에서는, 3개의 디지털 데이터를 샘플링 래치 회로에 각각 저장한다. 1수평 기간(H) 중에 3개의 디지털 데이터에 의해 공유된 디지털 아날로그 변환 회로는, 3개의 디지털 데이터를 각각 3개의 아날로그 데이터로 변환하기 위해, 3회 변환 처리를 행하고, 3개의 아날로그 데이터를 수평 기간내에서 시분할적으로 선택해서 소위 RGB 셀렉터(selector) 방식에 따라 신호 라인에 출력한다.
유효 표시부(12)는, 각가 액정 셀을 포함하는 복수의 화소 회로가 매트릭스형상으로 배열되어 있다.　그리고, 유효 표시부(12)는, 수평 구동 회로(13U 및 13D)와 수직 구동 회로(14)에 의해 구동되는 신호 라인 및 수직 주사 라인이 매트릭스 형상으로 배선되어 있다.
도 5는, 유효 표시부(12)의 구체적인 구성의 1예를 도시하는 도면이다. 도면의 간략화를 위해서, 화소 회로는 3개의 행과 4개의 열로 이루어지는 통상적인 매트릭스의 형태로 배선된다. 3개의 행(n-1행∼n+1행)과 4개의 열(m-2열∼m+1열)의 경우를 예로 들어 도시하고 있다.
도 5에 도시하는 바와 같이, 유효 표시부(12)에는, 참조 번호 (121n-1, 121n 및 121n+1)로 표시되는 3개의 수직 주사 라인과, 참조 번호 (122m-2, 122m-1, 122m 및 122m+1)로 표시되는 4개의 신호 라인이 각각 포함된다. 이들 수직 주사 라인과 신호 라인은 그들의 각 교점에 구성요소(element)를 포함하는 매트릭스 형상으로 배선되어 있다. 그들의 각 교점 부분에는 단위 화소(123)가 배치되어 있다.
단위 화소(123)는, 화소 트랜지스터로서의 TFT(박막 트랜지스터), LC(액정 셀) 및 보존유지(保持; storage) 용량 Cs를 포함하는 구성으로 되어 있다. 여기서, 액정 셀(LC)은, 박막 트랜지스터(TFT)에 연결되는 화소 전극과, 이 화소 전극과 대면하는 대향(opposite) 전극 사이에서 형성되는 용량(capacitor)이다. 다음 설명에서, 픽셀 전극과 대향 전극은 또한 특별한 전극 및 또다른 전극으로 각각 불린다.
박막 트랜지스터(TFT)의 게이트 전극은 수직 주사 라인(121n-1, 121n 및 121n+1)의 하나에 연결되어 있다. 한편, 박막 트랜지스터(TFT)의 소스 전극은, 신호 라인(122m-2, 122m-1, 122m 및 122m+1)의 하나에 연결되어 있다.
액정 셀(LC)의 화소 전극은, 박막 트랜지스터(TFT)의 드레인 전극에 연결되어 있다. 한편, 액정 셀(LC)의 대향 전극은, 공통 라인(124)에 연결되어 있다. 보존유지용량(Cs)은, 박막 트랜지스터(TFT)의 드레인 전극과 공통 라인(124) 사이에 연결되어 있다.
공통 라인(124)은 VCOM 회로(21)로부터, 미리 정해진 교류(AC) 전압을, 공통 전압(Vcom)으로서 수신한다. VCOM 회로(21)는, 통상 유리 기판(11) 위에 구동 회로 등과 일체적으로 형성된다.
수직 주사 라인(121n-1, 121n, 121n+1)의 각각의 일단(one end)은, 도 3에 도시하는 수직 구동 회로(14)의 대응하는 행의 출력단(output end)에 연결된다. 대응하는 행은, 수직 주사 라인에 대응하는 행이다.
수직 구동 회로(14)는, 통상, 시프트 레지스터를 포함해서 구성되고, 도시하고 있지 않은 수직 클럭 펄스(VCK)와 동기해서 순차적으로 수직 선택 펄스를 발생시킨다. 수직 선택 펄스는, 수직 주사 동작을 행하기 위해서, 수직 주사 라인(121n-1, 121n 및 121n+1)에 부여하는 것이다.
또, 유효 표시부(12)의 신호 라인(122m-1 및 122m+1)중 기수 라인의 각 일단은, 도 3에 도시하는 수평 구동 회로(13U)의 대응하는 열의 출력단에 연결된다. 대응하는 열은, 신호 라인에 대응하는 열이다. 한편, 유효 표시부(12)의 신호 라인(122m-2, 122m-1, 122m 및 122m+1) 중 우수 라인의 각각의 타단(他端)은, 도 3에 도시하는 더 낮은 수평 구동 회로(13D)의 대응하는 열의 출력단에 연결된다. 대응하는 열은 신호 라인에 대응하는 열이다.
2개의 수평 구동 회로(13U, 13D)의 각각에서는, 3개의 디지털 데이터를 샘플링 래치 회로에 저장한다. 이 3개의 디지털 데이터는, R데이터, B데이터 및 G데이터이다. 이 3개의 디지털 데이터가 공유(share)하는 디지털/아날로그 변환 회로는, 3개의 디지털 데이터를 3개의 아날로그 데이터로 각각 변환하기 위해서, 1수평 기간(H)중에 변환 처리를 3회 행하고, 3개의 아날로그 데이터를 수평 기간중에 시분할적으로 선택해서, 대응하는 신호 라인에 출력한다.
상부 수평 구동 회로(13U)는 상부 시프트 레지스터군(131U), 샘플링 래치 회로군, 상부 선순차 변환 래치 회로군(132U), 및 디지털/아날로그 변환(DAC) 회로군(133u)을 이용한다. 상부 시프트 레지스터군(131U)은 도시하지 않은 수평 클럭 펄스(HCK)와 동기해서 전송단으로부터 시프트 펄스(샘플링 펄스)를 순차적으로 출력하는 레지스터군이다. 샘플링 래치 회로군은 시프트 레지스터군(131U, 131D)으로부터 상부 시프트-레지스터군(13U)에 의해 발생된 샘플링 펄스에 의해 결정된 타이밍으로 디지털 화상 데이터를 순차적으로 샘플링하고 샘플링된 디지털 화상 데이터를 래치하는 회로군이다. 상부 선순차화 래치 회로군(132U)은 샘플링 래치 회로군에서 래치된 디지털 화상 데이터를 선순차화하는 회로군이다. 상부 디지털/아날로그 변환 회로(DAC)군(133U)은 상부 선순차 변환 래치 회로군(132U)에 의해 선순차 순서로 된 디지털 화상 데이터를 아날로그 화상 신호로 변환하기 위한 회로군이다.
마찬가지로, 더 낮은 수평 구동 회로(13D)는 더 낮은 시프트-레지스터군(13D), 샘플링 래치 회로군, 더 낮은 선순차 변환 래치 회로군(132D), 디지털/아날로그 변환(DAC) 회로군(133d)을 이용한다. 더 낮은 시프트-레지스터군(13D)은 도면에 도시되어 있지 않은 수평 클럭 펄스(HCK)와 동기해서 전송단으로부터 시프트 펄스(또는 샘플링 펄스)를 순차적으로 출력하기 위한 레지스터군이다. 샘플링 래치 회로군은 디지털 화상 데이터를 순차적으로 샘플링하고, 더 낮은 시프트-레지스터 군(13D)에 의해 발생된 샘플링 펄스에 의해 결정된 타이밍으로 샘플링된 디지털 화상 데이터를 래치하기 위한 회로군이다. 더 낮은 선순차 변환 래치 회로군(132D)은 샘플링 래치 회로군에서 래치된 디지털 화상 데이터를 선순차 순서대로 하기 위한 회로군이다. 더 낮은 디지털/아날로그 변환 회로군(133D)은 더 낮은 선순차 변환 래치 회로군(132D)에 의해 선순차 순서대로 된 디지털 화상 데이터를 아날로그 화상 신호로 변환하기 위한 회로군이다.
통상, DAC 회로군(133U, 133D)의 각각의 출력단에는, CMOS 인버터 등의 버퍼가 배치된다는 점이 주목되어야 한다.
데이터 처리(Data Processing) 회로(15)는, 레벨 시프터(151), 시리얼/패러렐 변환 회로(152) 및 다운 컨버터 회로(153)를 이용한다. 레벨 시프터(151)는 외부로부터 입력된 패러렐의 디지털 R, G, B 데이터의 레벨을 0∼3V(2.9V)계에서 6V계로 시프트하는 구성 성분이다. 시리얼/패러렐 변환 회로(152)는 레벨 시프터(151)에서 레벨 시프트된 R, G, B 디지털 데이터를 위상 조정이나 주파수를 내리기 위해서, 시리얼 데이터로부터 패러렐 데이터로 변환하기 위한 구성 성분이다. 다운 컨버터 회로(153)는 시리얼/패러렐 변환 회로(152)에 의해 공급된 패러렐 데이터를 6V계로부터 0∼3V(2.9V)계로 다운시프트해서 홀수 데이터(odd data)를 상부 수평 구동 회로(13U)에 출력하고, 짝수 데이터(even data)를 더 낮은 수평 구동 회로(13D)에 출력하는 구성 성분이다.
DC-DC 컨버터(DC-DC con)를 포함하는 전원 회로(16)는, 외부로부터 액정 전압(VDD1)(예를 들면, 2.9V)을 수신한다. 전원 회로(16)는, 이 전압을 통상 2.9V의 2배인 6V계의 5.8V의 패널 내부 전압(VDD2)으로 승압하고, 이 내부 패널 전압(VDD2)을 액정 패널에 이용된 회로에 공급한다. 전원 회로(16)는 인터페이스 회로(17)로부터 공급되는 마스터 클럭 신호(MCK) 및/또는 수평 동기 신호(Hsync)와 동기해서, 액정 전압(VDD1)을 패널 내부 전압(VDD2)으로 승압한다. 대안으로서, 전원 회로(16)는 보정된 클럭 신호 및 수평 동기 신호(Hsync)에 의거해서, 액정 전압(VDD1)을 패널 내부 전압(VDD2)으로 승압한다. 보정된 클럭 신호는 낮은 주파수 또는 낮은 속도의 내장(embed)되어 있는 발진 회로에 의해 발생된 클럭 신호를 보정하기 위해 미리 결정된 시스템에 의해 실행된 보정 공정의 결과이다. 내장된 발진 회로에 의해 발생된 클럭 신호는 보정될 필요가 있는데, 이는 내장된 발진 회로의 발진 주파수가 변하기 때문이다.
또한, 전원 회로(16)는 통상 -1.9V인 음의 패널 내부 전압(VSS2)과 통상 -3.8V인 음의 패널 내부 전압(VSS3)을 발생시켜 이들 전압을 액정 패널에서의 미리 결정된 회로에 공급한다.
인터페이스(Interface) 회로(17)는, 외부로부터 공급되는 마스터 클럭 신호(MCK), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync)의 레벨을 패널 내부의 로직 레벨(예를 들면, VDD2 레벨)까지 레벨 시프트하고, 레벨 시프트 공정의 결과로서 각각 얻어지는 마스터 클럭(MCK), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync)를 타이밍 제너레이터(18)에 공급하는 구성 성분이다. 인터페이스 회로(17)는 또한 레벨 시프트 공정의 결과로서 얻어진 수평 동기 신호(Hsync)를 전원 회로(16)에 공급한다.
전원 회로(16)가 마스터 클럭 신호(MCK)를 이용하지 않고 내장된 발진 회로에 의해 발생되는 클럭 신호를 보정한 결과로서 얻어진 보정된 클럭 신호에 의거해서 액정 전압(VDD1)을 승압하는 구성인 경우에는, 전원 회로(16)에 어떠한 마스터 클럭 신호(MCK)도 공급하지 않도록 인터페이스 회로(17)를 구성하는 것이 가능하다. 또는, 인터페이스 회로(17)로부터 전원 회로(16)에 마스터 클럭 신호(MCK)의 공급 라인을 그대로 둔 채, 전원 회로(16)측에서 마스터 클럭 신호(MCK)를 액정 전압(VDD1)의 승압 동작에 사용하지 않도록 구성하는 것도 가능하다.
타이밍 제너레이터(TG)(18)는, 인터페이스 회로(17)로부터 수신된 마스터 클럭 신호(MCK), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync)와 동기해서, 수평 스타트 펄스(HST), 수평 클럭 펄스(HCK(HCKX)), 수직 스타트 펄스(VST), 수직 클럭 펄스(VCK(VCKX))를 생성하기 위한 구성 성분이다. 타이밍 제너레이터(18)는 수평 구동 회로(13U, 13D)에 수평 구동 회로(13U, 13D)를 위한 클럭 신호로서 사용될 수수평 스타트 펄스(HST)와 수평 클럭 펄스(HCK(HCKX))를 공급한다. 한편, 타이밍 제너레이터(18)는 수직 구동 회로(14)에 수직 구동 회로(14)를 위한 클럭 신호로서 사용될 수직 스타트 펄스(VST)와 수직 클럭 펄스(VCK(VCKX))를 공급한다.
위 설명은 본 실시형태에 따른 액정 표시 장치의 액정 패널에 형성되는 모든 구성 성분의 구조 및 기능을 설명했다.
다음에, 본 실시형태에 따른 표시 패널의 소형화 또는 패널의 주변부 점유 면적의 협소화를 실현 가능하게 하는 컨택트 구조에 대해서 설명한다. 즉, 이하의 설명에서는, 3층 이상의 배선(도전층)을 서로 연결할 때에, 가장 효율적이고 또한 최소 면적으로 연결을 행할 수 있는 본 실시형태에 따른 반도체 장치의 컨택트 구조에 대해서 설명한다.
본 실시형태에 따른 반도체 장치의 컨택트 구조는, 유효 표시부(12), 유효 표시부(12)의 주변 회로에 적용될 수 있다. 유효 표시부(12)의 주변 회로는 수평 구동 회로(13U, 13D), 수직 구동 회로(14), 데이터 처리 회로(DATAPRC)(15), 전원 회로(DC-DC)(16), 인터페이스 회로(IF)(17), 타이밍 제너레이터(TG)(18) 및, 기준 전압 구동 회로(REFDRV)(19)를 포함한다.
도 6의 (a) 및 (b)는, 본 실시형태에 따른 컨택트 구조의 기본적인 구성을 도시하는 도면이다. 보다 구체적으로는, 도 6의 (a)에는 컨택트 구조의 단면도를 도시하고, 도 6의 (b)에는 컨택트 구조의 평면도를 도시하고 있다.
도 6에 도시되는 통상의 반도체 장치의 경우에서는, 도 6의 (a)중에 파선으로 나타내는 컨택트 영역 ARCNT201에서 본 실시형태에 따른 컨택트 구조가 채용되고 있다.
본 실시형태에 따른 반도체 장치(200)는 기본적으로, 기판(201) 위에 n개(n은 3이상의 양의 정수를 나타낸다)의 도전층이 적층해서 형성되고, n개의 도전층이 컨택트 패턴을 거쳐서 서로 연결되어 있다.
도 6에서 도시된 통상의 반도체 장치는, n=3인 경우이다. 기판(201) 위에 3개의 도전층(202, 203 및 204)이 적층해서 형성되고, 이 3개의 도전층(202, 203 및 204)이 컨택트 패턴을 거쳐서 서로 연결되어 있다. 또한, 도전층(202)과 도전층(203) 사이 및 기판(201) 위에는 층간 절연막(206)이 선택적으로 형성되어 있다 는 점이 주목되어야 한다. 또한 도전층(203) 위 및 층간 절연막(206) 위에는 층간 절연막(207)이 선택적으로 형성되어 있다.
또, 컨택트 패턴 CPTN이 형성되는 하나의 주컨택트 영역에는, (n-1)개의 도전층을 각각 n번째 도전층에 연결하는 (n-1)개의 연결 영역을 가지고 있다.
더 구체적으로는, 도 6의 (a)에 도시된 통상적인 반도체 장치(200)의 경우, n=3이고, 따라서 컨택트 패턴 CPTN이 형성되는 하나의 주컨택트 영역은 2(=n-1=3-1)개의 도전층(202, 203)을 도전층(204)에 각각 연결하기 위한 2(=n-1=3-1)개의 연결 영역(211,212)을 포함한다.
또한, n개의 도전층의 n번째 도전층의 역할을 하는 최상층의 도전층을 제외한 n개의 도전층에 포함되는 (n-1)개의 도전층 중 모든 2개의 인접하는 도전층은, 이들 2개의 인접하는 도전층으로 이루어지는 도전층 쌍을 개념적으로 형성하는데, 이러한 2개의 인접하는 도전층은 각각 상기 도전층 쌍의 제 1 도전층 쌍과 제 2 도전층 쌍이라고 불린다. 기판(201) 위에 (n-1)개의 도전층을 쌓아 올리는 라미네이션 공정(lamination process)의 적층 방향으로 제 2 도전층 쌍과 동일한 도전층 쌍에 속하는 제 1 도전층 쌍으로부터 기하학적으로 떨어져 표시된 위치에 제공된 모든 제 2 도전층 쌍은, 상기 제 2 도전층 쌍의 종단부가 컨택트 패턴의 가장자리 일부와 대면(face)하도록 형성된다. 기판(201) 위에 (n-1)개의 도전층을 쌓아 올리는 라미네이션 공정의 적층 방향은, 기판(201)의 주 표면에 수직인 방향이다.
더 구체적으로 얘기하면, 도 6의 (a)에 도시된 통상적인 반도체 장치(200)의 경우, n=3이고 따라서 2(=n-1=3-1)개의 도전층이 도전층(202)와 도전층(203)이다. 도전층(203)은 기판(201) 위에 도전층(202, 203)을 쌓아 올리는 라미네이션 공정의 적층 방향으로, 즉 제 2 도전층 쌍으로서의 역할을 하는 기판(201)의 주 표면에 수직인 방향으로, 제 1 도전층 쌍으로서의 역할을 하는 도전층(202)으로부터 기하학적으로 떨어져 표시된 위치에 제공된다. 도전층(203)은 제 1 도전층 쌍(203)의 종단부(203T)가 컨택트 패턴(또는 컨택트 홀)의 가장자리의 일부와 대면하도록 형성된다. 즉, 도전층(203)은 컨택트 패턴(CPTN)의 가장자리의 일부 이상에 존재하지 않는 영역을 가진다. 도 6의 (a)는 도전층(203)이 컨택트 영역(ARCNT)(201)의 일부를 점유하는 구성 또는 도전층(203)이 컨택트 패턴(CPTN)의 가장자리의 일부를 점유하지 않는 구성을 도시한다.
(n-1)개의 도전층은 n번째 도전층에 의해 서로 전기적으로 연결된다. n번째 도전층은 컨택트 패턴(CPTN)으로서의 역할을 하는 컨택트 홀을 메우도록(fill up) 형성되어 있다.
더 구체적으로 얘기하면, 도 6의 (a)에 도시하는 통상의 반도체 장치(200)의 경우에, 도전층(202, 203)은 컨택트 패턴(CPTN)으로서의 역할을 하는 컨택트 홀을 메우는 도전층(204)에 의해, 서로 전기적으로 연결되어 있다.
이 컨택트 구조에 대해서 더욱더 구체적으로 설명한다.
도 7의 (a) 및 (b)는, 도 6의 본 실시형태에 따른 컨택트 구조를 채용한 컨택트 영역을 확대해서 도시하는 도면이다.
본 실시형태에 따른 반도체 장치(200)에서는, 컨택트 패턴으로서의 역할을 하는 컨택트 홀이 형성된다. n번째 도전층으로서의 역할을 하는 최상층을 제외한 (n-1)개의 도전층에 포함된 임의의 2개의 인접하는 개별 도전층이 도전층 쌍을 개념적으로 구성한다. 임의의 도전층 쌍에서, 기판(201) 위에 도전층을 쌓아 올리는 라미네이션 공정의 적층 방향에 반대인 방향으로 기하학적으로 바꾸어 놓인 위치에 제공된 도전층은 도전층 쌍의 제 1 도전층 쌍이라고 부르고, 라미네이션 공정의 적층 방향으로 기하학적으로 배치된 위치에 제공된 도전층은 도전층 쌍의 제 2 도전층 쌍이라고 부른다. 전술한 바와 같이 컨택트 홀이 생성되는 주컨택트 영역은 각각 제 1 도전층 쌍을 나중에 설명될 제 2 컨택트 홀을 거쳐 제 1 도전층 쌍과 동일한 도전층 쌍에 속하는 제 2 도전층 쌍에 연결하기 위해 사용된 (n-2)개의 부컨택트(sub-contact) 영역(SCNT)을 포함한다. 한편, 전술한 (n-1)개의 연결 영역은 (n-1)개의 각 도전층을 n번째 도전층에 연결하기 위해 사용된다.
도 7에 도시된 통상의 반도체 장치의 경우, 도전층 쌍을 개념적으로 구성하기 위해 연속적으로 적층되는 2개의 도전층은, 도전층(204)을 제외한 도전층(202, 203)이다. 기판(201) 위에 도전층을 쌓아 올리기 위해 라미네이션 공정의 적층 방향에 반대인 방향으로 기하학적으로 바꾸어 놓인 위치에 제공된 도전층(202)은, 도전층 쌍의 제 1 도전층 쌍으로서의 역할을 한다. 반면에, 기판(201) 위에 도전층을 쌓아 올리기 위해 라미네이션 공정의 적층 방향으로 기하학적으로 배치된 위치에 제공된 도전층(203)은, 동일한 도전층 쌍의 제 2 도전층 쌍으로서의 역할을 한다. 컨택트 홀(220)이 전술한 바와 같이 형성되는 주컨택트 영역(MCNT)은, 아래에 설명될 제 2 컨택트 홀을 거쳐 도전층(203)에 도전층(202)을 연결하기 위한 1(=n-2=3-2)개의 부컨택트 영역(SCNT)을 포함한다. 반면에, 연결 영역(211, 212)은 전술한 바와 같은 도전층(204)에 2(=n-1=3-1)개의 도전층(202, 203)을 각각 연결하기 위해 사용된다.
컨택트 홀(220)은 n개의 도전층의 n번째 도전층의 역할을 하는 최상층의 도전층을 제외하는 n개의 도전층에 포함되는 각각의 (n-1)개의 도전층의 노출된 영역에 걸치는 지름을 가지는 컨택트 홀로서 주 컨택트 영역(MCNT)(201)의 전술한 컨택트 영역(ARCNT)(201)에서 형성된 제 1 컨택트 홀(221)을 포함한다. 컨택트 홀은 또한 특정 부 컨택트 영역(SCNT)(201)과 연관된 도전층 쌍의 제 1 도전층 쌍의 표면으로 연장하고 제 1 컨택트 홀(221)에 연결되는 컨택트 홀로서 주 컨택트 영역(MCNT)(201)의 부 컨택트 영역(SCNT)(201) 중 하나의 특정 부 컨택트 영역에 각각 형성된 (n-2)개의 전술한 제 2 컨택트 홀(222)을 포함한다.
도 7에 도시된 통상의 반도체 디바이스(200)의 경우, 컨택트 홀(220)은 3개의 도전층(202 내지 204) 중 마지막 도전층(204)의 역할을 하는 최상층 도전층을 배제한 3개의 도전층(202 내지 204)에 포함되는 2개의 도전층(202,203) 각각의 노출된 영역에 걸치는 지름(X)을 가지는 컨택트 홀로서의 역할을 하는 컨택트 영역(ARCNT)(201)에 형성된 제 1 컨택트 홀(221)을 포함한다. 컨택트 홀은 또한 제 1 컨택트 홀(221)에 연결되고 부 컨택트 영역(SCNT)(201)과 연관된 도전층 쌍의 제 1 도전층 쌍으로서의 역할을 하는 도전층(202)의 표면에 연장된 컨택트 홀로서 부 컨택트 영역(SCNT)(201)에 형성된 1개(=n-2=3-2)의 제 2 컨택트 홀(222)을 포함한다. 제 2 컨택트 홀(222)의 지름(Y)은 제 1 컨택트 홀(221)의 지름(X)보다 작은데, 즉 X>Y이다.
부 컨택트 영역(SCNT) 중 각 특정된 부 컨택트 영역에서, 제 2 도전층 쌍의 상부 표면이 제 1 컨택트 홀과 대면하고, 제 2 도전층 쌍의 종단부가 특정의 부 컨택트 영역에 형성된 제 2 컨택트 홀과 대면하도록, 특정 부 컨택트 영역에서 연결된 제 2 도전층 쌍이 형성된다.
도 7에 도시된 통상적인 반도체 디바이스(200)의 경우, 부 컨택트 영역(SCNT)에서 도전층 쌍 중 제 2 도전층 쌍으로서의 역할을 하는 도전층(203)은, 도전층(203)의 상부 표면(203S)이 제 1 컨택트 홀(221)과 대면하고, 도전층(203)의 종단부(203T)가 부 컨택트 영역(SCNT)에서 형성된 제 2 컨택트 홀(222)과 대면하도록 형성된다.
각각 부 컨택트 영역 중 하나에서 형성되는 제 2 컨택트 홀 중 하나 내부에 각각 위치한 제 1 도전층 쌍으로부터 시작하여, 반도체 장치의 최상층 표면에서 끝나게 n개의 도전층의 n번째 도전층으로서의 역할을 하는 최상층 도전층이 형성되고, 제 1 컨택트 홀에서의 제 2 도전층 쌍의 상부 표면과 함께 제 2 도전층 쌍의 종단부에 연결된다.
도 7에 도시된 통상의 반도체 장치(200)의 경우, 제 1 도전층 쌍으로서의 역할을 하기 위해 제 2 컨택트 홀(222) 내부에 놓인 도전층(202)으로부터 시작하여 반도체 장치의 최상층 표면에서 끝나게 3개의 도전층 중 마지막 도전층(204)으로서의 역할을 하는 최상층 도전층이 형성되고, 제 1 컨택트 홀(221)에서의 도전층(203)의 상부 표면(203S)과 함께 제 2 도전층 쌍으로서의 역할을 하는 도전층(203)의 종단부(203T)에 연결된다.
전술한 바와 같이, 서로 연결될 임의의 2개의 인접하는 도전층 사이에 층간 절연막이 형성된다. 이 경우, 각 층간 절연막의 두께를 최상층 도전층이 단차(step)에 의해 단선(broken)되지 않는 값으로 조정하는 것이 바람직하다. 특히, n번째 도전층으로서의 역할을 하는 최상층 도전층의 두께보다 작은 두께를 각각의 층간 절연막이 가지는 것이 바람직하다(최상층 도전층의 두께 > 각 층간 절연막의 두께).
도 6과 도 7 각각에 도시된 통상적인 반도체 장치(200)의 경우, 제 2 층간 절연막(207)의 두께는 제 3 도전층으로서의 역할을 하는 도전층(204)의 두께보다 작게 만들어진다.
도 8은, 본 실시형태에 따른 컨택트 형성 영역의 기본적인 예의 평면도이다. 도 8에서, 도 1 및 도 2에 도시한 컨택트 형성 영역과 마찬가지로, C는 최소 컨택트 홀의 사이즈를, M은 층간의 정합 어긋남(alignment shift)을 고려한 필요 마진을 도시하고 있다.
본 실시형태에서는, 컨택트 형성 영역으로서, (C + 2 ×M) ×(2 ×C + 2 ×M)의 면적이 필요하다. 그러므로, 본 실시형태에 따르면, 도 1에 도시된 컨택트 형성 영역으로부터 (C+2×M)×(2×M)의 사이즈를 가지는 영역이 제거될 수 있어, 미세화(miniaturization)가 가능하게 된다. (C+2×M)×(2×M)의 사이즈는 도 1에 도시된 컨택트 형성 영역 사이의 사이즈의 차이이다.
또, (-C＾2+2×C×M+12×M＾2]의 사이즈를 가지는 영역이 도 2에 도시된 컨택트 형성 영역으로부터 제거될 수 있다.
통상, 액정 표시 장치의 생산(production)에서 사용되고 있는 gh선 노광 장치(최소 선폭 C: 3㎛, 정합 마진 M: 1.5㎛)의 사양(specifications)으로 검증하면, 본 실시형태에 따른 컨택트 형성 영역은 약 33%의 면적 감소 효과가 있다.
도 9는, 본 실시형태에 따른 컨택트 구조의 다른 통상의 구성예를 도시하는 도면이다.
도 6과 도 7 각각에 도시된 통상의 반도체 장치(200)의 예에서는, n이 3으로 설정된다. 즉 3개의 도전층을 서로 연결하기 위한 컨택트 구조가 사용된다. 도 9에 도시된 반도체 장치(200A)의 예는, n이 4로 설정된다. 즉 통상적인 컨택트 구조는 4개의 도전층을 서로 연결하기 위해 사용된다.
또한, 도 6 및 도 7에 도시된 통상의 반도체 장치(200)에 포함된 각각의 대응하는 부분과 동일한 구성 성분으로서 도 9에 도시된 통상의 컨택트 구조에 포함된 구성 성분은, 설명을 쉽게 하기 위해서, 그 대응하는 부분과 동일한 참조 부호를 붙여서 도시하고 있음이 주목되어야 한다.
도 9의 반도체 장치(200A)는 n=4로 설정된다. 즉 기판(201) 위에 4개의 도전층(202, 203, 205 및 204)이 적층해서 형성된다. 이 4개의 도전층(202, 203, 205 및 204)이 컨택트 패턴을 거쳐서 서로 연결된다. 또한, 도전층(202)과 도전층(203) 사이 및 기판(201) 위에는 제 1 층간 절연막(206)이 선택적으로 형성되고, 도전층(203)과 도전층(205) 사이 및 제 1 층간 절연막(206) 위에는 제 2 층간 절연막(207)이 선택적으로 형성된다. 도전층(205) 및 제 2 층간 절연막(207) 위에는 층간 절연막(208)이 선택적으로 형성되어 있다.
도 9에 도시된 통상의 반도체 장치(200A)의 예에서는 n=4이고, 따라서 컨택트 패턴 CPTN이 형성되는 하나의 주컨택트 영역(MCNT)는 최상층의 도전층(204)을 제외한 3(=n-1=4-1)개의 도전층(202, 203, 205)을 연결하는 3(=n-1=4-1)개의 연결 영역(211, 212 및 213)을 가지고 있다.
또, 도 9의 예에서는 n=4이고, 따라서 3(=n-1=4-1)개의 도전층이 도전층(202, 203, 205)이다. 도전층(203)은 기판(201) 위에 도전층(202, 203, 205)을 쌓아 올리기 위해 라미네이션 공정의 적층 방향{기판(201)의 주 표면에 수직인 방향}에서 도전층(203)과 동일한 도전층 쌍에 속하는 도전층(202)으로부터 기하학적으로 떨어져 표시된 위치에 제공된다. 도전층(203)은 제 2 도전층 쌍의 종단부(203T)가 컨택트 패턴(컨택트 홀)(CPTN)의 가장자리의 일부와 대면하도록 형성되어 있다. 즉, 도전층(203)은 컨택트 패턴(CPTN)의 가장자리의 일부 이상에 존재하지 않는 영역을 가지도록 형성된다. 도 9는 도전층(203)이 컨택트 영역(MCNT)(201A)의 일부를 점유하는 구성 또는 도전층(203)이 컨택트 패턴(CPTN)의 가장자리의 일부를 점유하지 않는 구성을 도시한다.
마찬가지로, 도전층(205)은 기판(201) 위에 도전층(202, 203, 205)을 쌓아 올리기 위해 라미네이션 공정의 적층 방향에서 도전층(205)과 동일한 도전층 쌍에 속하는 도전층(203)으로부터 기하학적으로 떨어져 표시된 위치에 제공된다. 도전층(205)은 제 2 도전층 쌍(205)의 종단부(205T)가 컨택트 패턴(컨택트 홀)(CPTN)의 가장자리의 일부와 대면하도록 형성되어 있다. 즉, 도전층(205)은 컨택트 패턴(CPTN)의 가장자리의 일부 이상에 존재하지 않는 영역을 가지도록 형성된다. 도 9는 도전층(206)이 컨택트 영역(MCNT)(201A)의 일부를 점유하는 구성 또는 도전층(205)이 컨택트 패턴(CPTN)의 가장자리의 일부를 점유하지 않는 구성을 도시한다.
도 9에 도시된 통상의 반도체 장치(200A)의 경우, 도전층(202, 203, 205)은, 컨택트 패턴(CPTN)으로서의 역할을 하는 컨택트 홀을 메우는 도전층(204)에 의해 전기적으로 서로 연결된다.
이 컨택트 구조에 대해서 더욱더 구체적으로 설명한다.
도 9의 통상의 반도체 장치(200A)의 경우, 도전층(204)을 제외한 도전층(202,203)이 연속적으로 적층되어 제 1 도전층 쌍을 개념적으로 구성한다. 마찬가지로, 도전층(204)을 제외한 도전층(203, 205)이 연속적으로 적층되어 제 2 도전층 쌍을 개념적으로 구성한다. 기판(201) 위에 도전층을 쌓아 올리기 위해 라미네이션 공정의 적층 방향에 반대인 방향으로 기하학적으로 바꾸어 놓인 위치에 제공된 도전층(202)은, 제 1 도전층 쌍의 제 1 도전층 쌍으로서의 역할을 한다. 한편, 라미네이션 공정의 적층 방향으로 기하학적으로 배치된 위치에 제공된 도전층(203)은 제 1 도전층 쌍의 제 2 도전층 쌍으로서의 역할을 한다. 컨택트 홀(220A)이 전술한 바와 같이 형성되는 주 컨택트 영역(MCNT)(201A)은 2(n-2)개의 부 컨택트 영역(SCNT1,SCNT2)을 포함한다. 부 컨택트 영역(SCNT1)은 도전층(202)을 도전층(203)에 연결하기 위해 사용된다.
마찬가지로, 라미네이션 공정의 적층 방향에 반대인 반향으로 기하학적으로 바꾸어 놓인 위치에 제공된 도전층(203)은 제 2 도전층 쌍의 제 1 도전층 쌍으로서 의 역할을 한다. 한편, 라미네이션 공정의 적층 방향으로 기하학적으로 배치된 위치에 제공된 도전층(205)은 제 2 도전층 쌍의 제 2 도전층 쌍으로서의 역할을 한다. 부 컨택트 영역(SCNT2)은 도전층(203)을 도전층(205)에 연결하기 위해 사용된다.
부 컨택트 영역(SCNT1 및 SCNT2)은, 기판(201) 위에 도전층을 쌓아 올리기 위해 라미네이션 공정의 적층 방향과는 상이한 방향으로 주 컨택트 영역(MCNT) 위에서 서로 어긋나게 떨어져 동시에 형성된다.
도 9에 도시된 통상의 반도체 장치의 경우, 4개의 도전층의 마지막 도전층(204)의 역할을 하는 최상의 도전층을 배제한 4개의 도전층(202 내지 205) 중 3개의 도전층(202,203,205) 각각의 노출된 영역에 걸치는 지름(X)을 가지는 제 1 컨택트 홀(221A)을 포함한다. 컨택트 홀은 또한 각각 부 컨택트 영역(SCNT1 및 SCNT2)에서 형성된 2개(=n-2=4-2)의 제 2 컨택트 홀(222-1, 222-2)을 포함한다. 제 2 컨택트 홀(222-1)은 제 1 컨택트 홀(221A)과 연결되고 제 1 도전층 쌍에 속하는 제 1 도전층 쌍으로서의 역할을 하는 도전층(202)의 표면으로 연장된다. 제 2 컨택트 홀(222-1)의 지름(Y1)은 제 1 컨택트 홀(221A)의 지름(X) 보다 작은데, 즉 X>Y1이다. 마찬가지로, 제 2 컨택트 홀(222-2)은 제 1 컨택트 홀(221A)에 연결되고, 제 2 도전층 쌍에 속하는 제 1 도전층 쌍으로서의 역할을 하는 도전층(203)의 표면으로 연장된다. 제 2 컨택트 홀(222-2)의 지름(Y2)은 제 1 컨택트 홀(221A)의 지름(X)보다 작은데, 즉 X>Y2이다.
도 9에 도시된 통상의 반도체 장치(200A)의 경우, 부 컨택트 영역(SCNT1)에 서, 제 1 도전층 쌍의 제 2 도전층 쌍으로서의 역할을 하는 도전층(203)은, 도전층(203)의 상부 표면(203S)이 제 1 컨택트 홀(221A)과 대면하고, 도전층(203)의 종단부(203T)가 제 2 컨택트 홀(222-1)과 대면하도록 형성된다. 마찬가지로, 부 컨택트 영역(SCNT2)에서는 제 2 도전층 쌍의 제 2 도전층 쌍으로서의 역할을 하는 도전층(205)이, 도전층(205)의 상부 표면(205S)이 제 1 컨택트 홀(221A)과 대면하고, 도전층(205)의 종단부(205T)가 제 2 컨택트 홀(222-2)과 대면하도록 형성된다.
도 9에 도시된 통상의 반도체 장치(200A)의 경우, 4개의 도전층(201 내지 205)의 마지막 도전층(204)으로서의 역할을 하는 최상층 도전층이, 제 1 도전층 쌍에서 제 1 도전층 쌍으로서의 역할을 하기 위해 제 2 컨택트 홀(222-1) 내부에 놓인 도전층(202)으로부터 시작해서 반도체 장치의 최상층 표면에서 끝나게 형성되고, 제 1 컨택트 홀(221)에서 도전층(203)의 상부 표면(203S)과 함께, 제 1 도전층 쌍에 속하는 제 2 도전층 쌍으로서의 역할을 하는 도전층(203)의 종단부(203T)에 연결된다.
마찬가지로, 4개의 도전층의 마지막 도전층(204)으로서의 역할을 하는 최상층 도전층이, 제 2 도전층 쌍에서 제 1 도전층 쌍으로서의 역할을 하기 위해 제 2 컨택트 홀(222-2) 내부에 놓인 도전층(203)으로부터 시작해서 반도체 장치의 최상층 표면에서 끝나게 형성되고, 제 1 컨택트 홀(221)에서 도전층(205)의 상부 표면(205S)과 함께, 제 2 도전층 쌍에 속하는 제 2 도전층 쌍으로서의 역할을 하는 도전층(205)의 종단부(205T)에 연결된다.
도 10은, 도 9의 컨택트 형성 영역의 기본적인 예의 평면도이다. 도 1, 도 2 및 도 8에 도시하는 컨택트 형성 영역과 마찬가지로, 도 10에 도시된 C는 최소 컨택트 홀의 사이즈를, M은 층간의 정합 어긋남을 고려한 필요 마진을 나타내고 있다.
상술한 바와 같이, 도 10에 도시하는 통상의 컨택트 형성 영역은 4개의 도전층 사이의 컨택트의 영역이다. 본 발명의 실시형태에 따른 컨택트 구조를 채용하고 있지 않은 컨택트 영역의 사이즈는 ((C+2M)＾2)×3인데 반해, 이 실시형태에 따른 컨택트 영역의 사이즈는 (C+2×M)×(3×C+2×M)이다. 그러므로, 이 실시형태에 다른 컨택트 영역의 사이즈는 본 발명의 실시형태에 따른 컨택트 구조를 채용하지 않는 컨택트 영역의 사이즈보다 (C+2×M)×2×M×2의 차이만큼 작다.
이상 설명한 도전층(202∼205) 각각은, 통상 배선층으로서 형성된다. 이러한 배선층의 예는 TFT 등의 트랜지스터의 전극이다. 보다 구체적으로는, 도전층(202 내지 206)은 통상 트랜지스터의 게이트 전극, 드레인 전극, 소스 전극이다.
도 11은, 본 실시형태에 따른 컨택트 구조의 적용을 각각 도시하는 복수의 도면이다. 보다 구체적으로는, 도 11의 (a)는, 본 실시형태에 따른 컨택트 구조를 적용가능한 회로로서, 통상, 수평 구동 회로의 출력단에 제공되는 버퍼 회로의 등가 회로를 도시하는 도면이다. 도 11의 (b)는, 버퍼 회로의 통상의 연결 패턴을 도시하는 도면이다.
도 11에서, CMOS 인버터(INV1, INV2 및 INV3)가 3단 직렬로 연결되어, 버퍼 회로가 구성되어 있다.
CMOS 인버터(INV1)는, p채널 MOS(PMOS) 트랜지스터(PT1)와 n채널 MOS(NMOS) 트랜지스터(NT1)에 의해 구성되어 있다. PMOS 트랜지스터(PT1)의 소스 전극이 전원 전위 VDD에 연결되고, NMOS 트랜지스터(NT1)의 소스 전극이 기준 전위 VSS에 연결되고, PMOS 트랜지스터(PT1)의 드레인 전극과 NMOS 트랜지스터(NT1)의 드레인 전극이 연결되고, 그의 연결점에 의해 CMOS 인버터 INV1의 출력 노드 ND1이 형성되어 있다. 또, PMOS 트랜지스터(PT1)의 게이트 전극과 NMOS 트랜지스터(NT1)의 게이트 전극이 신호 입력 라인에 공통으로 연결되어 있다. 기준 전위 VSS는 통상 접지 전위이다.
마찬가지로, CMOS 인버터 INV2는, PMOS 트랜지스터(PT2)와 NMOS 트랜지스터(NT2)에 의해 구성되어 있다. PMOS 트랜지스터(PT2)의 소스 전극이 전원 전위 VDD에 연결되고, NMOS 트랜지스터(NT2)의 소스 전극이 기준 전위 VSS에 연결되며, PMOS 트랜지스터(PT2)의 드레인 전극과 NMOS 트랜지스터(NT2)의 드레인 전극이 연결되고, 그의 연결점에 의해 CMOS 인버터 INV2의 출력 노드 ND2가 형성되어 있다. 또, PMOS 트랜지스터(PT2)의 게이트 전극과 NMOS 트랜지스터(NT2)의 게이트 전극이 CMOS 인버터 INV1의 출력 노드 ND1에 공통으로 연결되어 있다.
마찬가지 방식으로, CMOS 인버터 INV3은, PMOS 트랜지스터(PT3)와 NMOS 트랜지스터(NT3)에 의해 구성되어 있다. PMOS 트랜지스터(PT3)의 소스 전극이 전원 전위 VDD에 연결되고, NMOS 트랜지스터(NT3)의 소스 전극이 기준 전위 VSS에 연결되며, PMOS 트랜지스터(PT3)의 드레인 전극과 NMOS 트랜지스터(NT3)의 드레인 전극이 연결되고, 그의 연결점에 의해 CMOS 인버터 INV3의 출력 노드 ND3이 형성되어 있다. 또, PMOS 트랜지스터(PT3)의 게이트 전극과 NMOS 트랜지스터(NT3)의 게이트 전 극이 CMOS 인버터 INV2의 출력 노드 ND2에 공통으로 연결되어 있다.
도 11의 (b)에 도시된 통상의 응용에서는, 본 실시형태에 따른 컨택트 구조를 채용하지 않는 통상의 컨택트 구성에 따라, CMOS 인버터 INV1의 출력 노드{즉, PMOS 트랜지스터(PT1)와 NMOS 트랜지스터(NT1)의 드레인 전극들} ND1이 CMOS 인버터 INV2에서 이용되는 PMOS 트랜지스터(PT2)의 게이트 전극과 NMOS 트랜지스터(NT2)의 게이트 전극과 연결된다.
이에 반해, 본 실시형태에 따른 컨택트 구조에 따라 CMOS 인버터 INV2의 출력 노드(드레인 전극) ND2는 CMOS 인버터 INV3에서 이용되는 PMOS 트랜지스터(PT3)의 게이트 전극과 NMOS 트랜지스터 NT3의 게이트 전극과 연결된다.
도 11의 (b)로부터도 명확한 바와 같이, 본 실시형태에 따른 컨택트 구조를 채용하지 않는 통상의 컨택트 구성에서는 3개의 컨택트 영역이 필요하다. 이에 반해 본 실시형태에 따른 컨택트 구조를 채용한 경우, 1개의 컨택트 영역으로 형성가능하게 되어 있다.
또한, 본 실시형태에 따른 컨택트 구조로서는, 도 12에 도시하는 바와 같이, 모든 배선층(도전층)의 최저한도의 컨택트 영역을 확보하고 있으면, 각 전극의 인출(drawing) 방향으로만 컨택트의 가장자리를 가로지르는 레이아웃을 가질 수도 있다는 점이 주목되어야 한다.
다음에, 본 실시형태에 따른 컨택트 구조를 가지는 반도체 장치의 제조 방법에 대해서 설명한다.
기본적으로, n(n은 3이상의 양의 정수)개의 도전층을, 컨택트 패턴을 거쳐서 서로 연결하는 반도체 장치의 제조 방법은,
임의의 인접하는 2개의 도전층 사이에 층간 절연만을 도입함으로써, 기판 위에 n개의 도전층 중 (n-1)개의 도전층을 쌓아 올리는 공정,
(n-1)개의 도전층을 포함하는 컨택트 패턴을 구성하도록, 각 층간 절연막의 부분들을 제거하기 위해, 각 층간 절연막을 연속적으로 에칭하는 공정,
컨택트 패턴에 포함된 (n-1)개의 도전층 각각의 적어도 일부를 덮는 패턴에 따라 n번째 도전층을 형성하는 공정을 포함한다.
도 6과 도 7의 통상의 반도체 장치의 경우, (n-1)개의 도전층은 도전층(202, 203)이다. 이에 반해 도 9에 도시된 통상의 반도체 장치의 경우, (n-1)개의 도전층은 도전층(202, 203, 205)이다.
예를 들면, 도 6 및 도 7에 도시하는 통상의 반도체 장치의 제조 방법은, 기판(201) 위에 제 1 도전층(202)을 형성하는 공정과; 제 1 도전층(202) 위에 제 1 층간 절연막(206)을 형성하는 공정과; 제 1 층간 절연막(206) 위에 제 2 도전층(203)을 형성하는 공정과; 제 2 도전층(203) 위에 제 2 층간 절연막(207)을 형성하는 공정과; 제 1 도전층(202)과 제 2 도전층(203)을 포함하는 컨택트 패턴(CPTN)을 구성하도록 제 1 층간 절연막(206)과 제 2 층간 절연막(207)의 부분들을 제거하기 위해 연속적으로 제 1 층간 절연막(206)과 제 2 층간 절연막(207)을 에칭하는 공정과; 컨택트 패턴(CPTN) 내에 포함된 제 1 도전층(202) 및 제 2 도전층(203) 각각의 적어도 일부를 덮는 패턴에 따라 제 3 도전층(204)을 형성하는 공정을 포함한다.
여기서, 도 6 및 도 7에 도시하는 통상의 반도체 장치의 제조 방법을 보다 구체적으로 설명한다.
도 13의 (a)∼(c) 및 도 14의 (a) 및 (b)는, 도 6 및 도 7에 도시하는 통상의 반도체 장치의 제조 방법을 보다 구체적으로 설명하기 위한 도면이다.
도 13의 (a)에 도시하는 바와 같이, 유리 기판(201) 위에, 제 1 도전층(예를 들면, Mo, Cr, Ta, W 등)(202)을 100㎚의 두께로 스퍼터링법을 이용해서 형성한다.
그 후, 미리 정해진 위치에서, 제 1 도전층(202) 위에 도 13에 도시하지 않은 포토레지스트가 형성된다. 그 후 포토레지스트를 마스크로 사용함으로써, 미리 정해진 위치 밖에 있는 제 1 도전층(202)의 부분들이 그 부분들을 제거하고 나머지 부분들을 전극으로서 남겨 두기 위해 에칭된다. 이후 포토레지스트는 도 13의 (a)에 도시된 것과 같이 전극(202)을 남겨 두기 위해, 제 1 도전층(202)의 나머지 부분들로부터 박리된다.
제 1 도전층(202)의 부분들을 제거하기 위한 에칭 공정은, 예를 들면 SF6 등의 불소계 가스를 이용한 반응성 이온 에칭(RIE) 방법을 이용하고 1㎾의 전력 투입을 통해 실행된다.
다음에, 도 13의 (b)에 도시하는 바와 같이, P(플라즈마)-CVD법을 이용해서 제 1 도전층(202)의 나머지 부분 위에 SiO2 등의 물질로 제 1 층간 절연막(206)을 100㎚ 두께로 형성한다. 그 후, 다음과 같이 설명된 제 2 도전층(203)을 형성하기 위한 공정에서, P-CVD법을 이용해서 제 1 층간 절연막(206) 위에 a-Si막과 같은 반 도체막이 50㎚ 두께로 형성된다.
저온 폴리실리콘 LCD 등의 경우, 상기한 a-Si막에 XeCl 엑시머 레이저를 300mJ/㎠의 강도로 조사하여 p-Si막을 형성한다.
그 다음, 도면에 도시되어 있지 않은 CMOS 회로를 형성하기 위해서, 상기 p-Si막에 인 또는 붕소를, 이온 도핑법을 이용해서 주입하고, 그 후 450℃의 조건하에서 어닐 처리하는 것에 의해, 낮은 저항의 p-Si막을 형성한다. 여기서는, 제 2 도전층(전극)(203)으로서, 상기 낮은 저항의 p-Si막이 사용되어, 전극으로서의 역할을 한다.
그 다음, 도 13에 도시되어 있지 않은 포토레지스트는 미리 정해진 위치에서 제 2 도전층(203) 위에 형성된다. 계속해서, 포토레지스트를 마스크로 사용함으로써, 미리 정해진 위치 밖에 있는 제 2 도전층(203)의 부분들은 에칭되어, 그 부분들을 제거하고 나머지 부분들을 점극으로서 남겨둔다. 그 후, 전극(203)을 도 13의 (c)에 도시된 것과 같이 남겨두기 위해, 제 2 도전층(203)의 나머지 부분들로부터 포토레지스트가 박리된다. 제 2 도전층(203)의 부분들을 제거하기 위한 에칭 공정은 SF6 등의 불소계 가스를 이용한 RIE법을 이용해서 1㎾의 전력 투입을 행함으로써, 실행된다.
다음에, 도 13의 (c)에 도시된 것과 같이, P-CVD법을 이용해서 400㎚ 두께를 지닌 제 2 층간 절연막(207)이 제 2 도전층(203)의 나머지 부분들 위에서 SiNx 등의 물질로부터 형성된다.
제 2 도전층(203) 위의 컨택트 형성을 위한 포토레지스트는, 제 1 도전 층(202)과 본 실시형태에 따라 컨택트 형성 영역에서 점선으로 된 원에 의해 표시된 동일한 컨택트 내부의 부분에 제 2 도전층(203)이 놓이고, 도 14의 (a)에 도시된 제 2 도전층(203)에 의해 점유되지 않은 부분에는 제 1 도전층(202)이 놓이도록 미리 정해진 위치에 형성된다.
그 다음, 제 1 층간 절연막(206)과 제 2 층간 절연막(207)의 부분들은, 그 부분들을 제거하기 위해 에칭된다. 제 1 층간 절연막(206)과 제 2 층간 절연막(207)의 부분들을 제거하기 위한 에칭 공정은, C4F8계 가스를 이용한 RIE법을 이용해서 3㎾의 전력 투입을 행함으로써 실행된다. 이 경우, 제 1 층간 절연막(206)과 제 2 층간 절연막(207)의 부분들을 제거하기 위한 에칭 공정은, 각각 전극으로서의 역할을 할 제 1 도전층(202)과 제 2 도전층(203)을 에칭하지 않는 가스를 이용한다.
그 다음, 도 14의 (b)에 도시하는 바와 같이, 제 2 도전층(203)의 나머지 부분들로부터 컨택트 형성용 포토레지스트를 박리 제거한 후, 스퍼터링법을 이용해서 Al, W, Mo, Cr, Cu 등의 물질로부터 300㎚ 두께의 제 3 도전층(204)이 형성된다.
다음에, 미리 정해진 위치에서, 제 3 도전층(204) 위에 미리 정해진 형상을 가지는 포토레지스트가 형성된다. 계속해서 포토레지스트를 마스크로 사용함으로써, 미리 정해진 위치 밖에 있는 제 3 도전층(204)의 부분이 그 부분을 제거하기 위해 에칭된다. 그 후 포토레지스트는 제 3 도전층(204)으로부터 박리 제거된다. 제 3 도전층의 부분을 제거하기 위한 에칭 공정은 BCl3 등의 염소계 가스를 이용한 RIE법을 이용하고 1㎾의 전력 투입을 행함으로써, 실행된다.
또한, 층간 절연막의 에칭을 위한 방법으로서 이방성(異方性)이 있는 에칭 방법을 채용하는 것이 바람직하다. 층간 절연막의 부분들을 구성하기 위해, 드라이 에칭법을 채용하는 것이 특별히 바람직하다. 이는 등방성(等方性)의 에칭(예를 들면, WET 에칭)에서는, 전극 하부의 층간 절연막이 횡방향(horizontal direction)으로도 침식(侵食)되어, 단선된 단차(段切; broken step) 등의 불량 원인으로 되기 때문이다.
게다가, 에칭 공정에서 전극을 만들기 위해 각각 사용된 물질을 에칭하지 않는 가스를 선택하는 것이 바람직하다.
이상으로 설명한 바와 같이, 본 실시형태에 따른 반도체 장치(200)는, 기본적으로, 기판(201) 위에 n개(n은 3이상의 양의 정수)의 도전층을 적층하고, n층의 도전층을 컨택트 패턴(CPTN)을 거쳐서 서로 연결하여 형성된다. 도 6과 도 7에 도시된 통상의 반도체 장치의 경우, n=3이고 따라서 n개의 도전층은 도전층(202,203,204)이다. 컨택트 패턴(CPTN)이 형성되는 하나의 주 컨택트 영역은, n번째 도전층으로서의 역할을 하는 도전층(204)을 제외한 (n-1)개의 도전층(202, 203)을 n번째 도전층에 연결하는 2(=n-1=3-1)개의 연결 영역(211, 212)을 포함한다. 이에 반해 도 9에 도시된 통상의 반도체 장치의 경우는 n=4이고, n개의 도전층은 도전층(202,203,204,205)이다. 이 경우, 컨택트 패턴(CPTN)이 형성되는 하나의 주 컨택트 영역은, n번째 도전층으로서의 역할을 하는 도전층(204)을 제외한 (n-1)개의 도전층(202,203,205)을 n번째 도전층에 연결하는 3(=n-1=4-1)개의 연결 영역(211 내지 213)을 포함한다.
(n-1)개의 도전층의 모든 2개의 인접하는 도전층은, 각각 도전층 쌍의 제 1 도전층 쌍과 제 2 도전층 쌍으로 부르는 이들 2개의 인접하는 도전층으로 이루어지는 도전층 쌍을 개념적으로 구성한다. 기판(201) 위에 (n-1)개의 도전층을 쌓아 올리기 위해 라미네이션 공정의 적층 방향으로 제 2 도전층 쌍과 동일한 도전층 쌍에 속하는 제 1 도전층 쌍으로부터 기하학적으로 떨어져 표시된 위치에 제공된 모든 제 2 도전층 쌍은, 제 2 도전층 쌍의 종단부가 컨택트 패턴(CPTN)의 가장자리의 부분과 대면하도록 형성되고, (n-1)개의 도전층은 n번째 도전층에 의해 전기적으로 서로 연결된다. (n-1)개의 도전층을 기판(201) 위에 쌓아 올리기 위한 라미네이션 공정의 적층 방향은, 기판(201)의 주 표면에 수직인 방향이다. 컨택트 패턴(CPTN)으로서 사용된 컨택트 홀을 메우는 n번째 도전층이 형성된다.
다시 말해, 본 실시형태에 따른 반도체 장치(200)에서 컨택트 홀(200)이 컨택트 패턴(CPTN)으로서 형성된다. 연속적으로 적층된 2개의 도전층으로서 n개의 도전층에 포함된 임의의 2개의 도전층은, 개념적으로 도전층 쌍을 구성한다. 기판(201) 위에 도전층을 쌓아 올리기 위한 라미네이션 공정의 적층 방향에 반대인 방향으로 기하학적으로 바꾸어 놓인 위치에 제공된 도전층은 도전층 쌍의 제 1 도전층 쌍이라고 부르고, 라미네이션 공정의 적층 방향으로 기하학적으로 배치된 위치에 제공된 도전층은 도전층 쌍의 제 2 도전층 쌍이라고 부른다. 컨택트 홀(220)이 형성되는 주 컨택트 영역은, 제 1 도전층 쌍과 동일한 도전층 쌍에 속하는 제 2 도전층 쌍에 제 1 도전층 쌍을 연결하기 위해 각각 사용된 (n-2)개의 부 컨택트 영역(SCNT)을 포함한다. 즉, 도전층 쌍만큼이나 많은 부 컨택트 영역(SCNT)이 존재한 다. 전술한 컨택트 영역(220)은 n개의 도전층의 n번째 도전층의 역할을 하는 최상층 도전층을 배제한 n개의 도전층 중 (n-1)개의 도전층 각각의 노출된 영역에 걸치는 지름을 가지는 컨택트 홀로서 주 컨택트 영역의 컨택트 영역(ARCNT201)에 형성된 제 1 컨택트 홀(221)을 포함한다. 컨택트 홀(220)은 또한 제 1 컨택트 홀에 연결된 컨택트 홀로서 주 컨택트 영역에 포함된 부 컨택트 영역(SCNT) 중 임의의 작 부 컨택트 영역에 각각 형성되고 개별 부 컨택트 영역(SCNT)과 연관된 도전층 쌍의 제 1 도전층 쌍에 연장하는 (n-1)개의 제 2 컨택트 홀(222)을 포함한다. 즉, 도전층 쌍만큼이나 많은 컨택트 홀(222)이 부 컨택트 영역(SCNT)이 존재한다. 각 부 컨택트 영역(SCNT) 중 각각의 개별 부 컨택트 영역에서, 개별 부 컨택트 영역(SCNT)과 연관된 도전층 쌍의 제 2 도전층 쌍은, 제 2 도전층 쌍의 상부 표면이 제 1 컨택트 홀(221)과 대면하고, 제 2 도전층 쌍의 종단부가 개별 부 컨택트 영역(SCNT)에서 형성되는 제 2 컨택트 홀(222) 중 하나에 대면하도록 형성된다. n개의 도전층의 n번째 도전층으로서의 역할을 하는 최상층 도전층은, 부 컨택트 영역 중 하나에서 각각 형성된 제 2 컨택트 홀 중 하나 내부에 각각 위치한 제 1 도전층 쌍으로부터 시작해서 반도체 장치의 최상층 표면에서 끝나게 형성되고, 제 1 컨택트 홀에서의 제 2 도전층 쌍의 상부 표면과 함께 제 2 도전층 쌍의 종단부에 연결된다.
그러므로, 본 실시형태에 의해 구현된 반도체 장치에 따르면, 3개 이상의 배선층을 연결하기 위해 필요한 영역의 사이즈를 줄이는 것이 가능하다. 즉, 본 실시형태에 따른 반도체 장치는 고집적화 및 주변부 점유 면적의 축소에 공헌한다. 특히, 본 실시형태에 다른 반도체 장치는, 사용하는 배선이 많아진 경우에 현저한 효 과를 발휘한다.
상기 실시형태에서는, 구동 회로를 기판 위에 가지는 액티브 매트릭스형 액정 표시 장치에 반도체 장치를 적용한 경우를 예로 들어 설명했다. 하지만 본 발명의 실시형태의 범주는 결코 이것에 한정되는 것은 아니다. 즉 본 발명의 실시형태는, 일렉트로루미네센스(EL; 전계 발광) 소자를 각 화소의 전기 광학 소자로서 이용한 EL 표시 장치를 포함하는 다른 액티브 매트릭스형 표시 장치에도 마찬가지로 적용가능하다.
또한, 본 발명의 실시형태는 기판 위에 제공된 유사한 구동 회로를 가지고, 포토 센서, 바이오 셀, 온도 센서, 또는 그들의 조합을 이용하는 입출력 회로에도 응용가능하다.
예를 들면, 본 발명의 실시예는 도 15에 도시하는 바와 같이, 각각 구동 회로(310)와 수광 셀(320)로 이루어지는 표시 유닛(300)의 매트릭스를 이용하는 표시 장치에 적용가능하다. 표시 회로(310)는 도 5에 도시된 유효 디스플레이 섹션(12)에 이용된 단위 화소(123)에 대응한다. 각 수광 셀(320)에서 이용된 구동 회로와 신호 처리 회로는 패널 위에 일체적으로 형성된다.
도 15는 본 발명의 또다른 실시형태에 따른 수광 셀(320)의 기본 통상 구성과 수광 셀(320)에 인접한 위치에 제공된 표시 회로(310)의 기본 통상 구성을 도시하는 회로도이다.
수광 셀(320)은, 수광 소자(321), 리셋 TFT(322), 증폭 TFT(323), 선택(판독) TFT(324), 수광 신호 축적 용량(캐패시터)(325) 및, 노드(ND321)를 가지고 있 다. 수광 소자(321)는, TFT, 다이오드 등에 의해 형성된다. 또, 수광 셀(320)의 판독 회로는, 리셋 TFT(322), 증폭 TFT(323), 선택(판독) TFT(324), 수광 신호 축적 캐패시터(325) 및 노드(ND321)를 가지고 있다.
수광 소자(321)는 전원 전위(VDD)와 노드(ND321) 사이에 연결되어 있다. 리셋 TFT(322)는, 통상적으로 n채널 트랜지스터이다. 리셋 TFT(322)의 소스 전극은 접지 GND의 전위와 같은 기준 전위(VSS)에 연결된다. 리셋 TFT(322)의 드레인 전극은 노드(ND321)에 연결되어 있다. 리셋 TFT(322)의 게이트 전극은 수광 셀(320)이 제공되는 행에 링크되는 수광 셀 제어선(331)에 연결되어 있다.
증폭 TFT(323)의 게이트 전극은 노드(ND321)에 연결되고, 증폭 TFT(323)의 드레인 전극은 전원 전위(VDD)에 연결된다. 증폭 TFT(323)의 소스 전극은 선택 TFT(324)의 드레인 전극에 연결되어 있다. 선택 TFT(324)의 게이트 전극이 제 2 수광 신호 제어선(332)에 연결되어 있다. 선택 TFT(324)의 소스 전극은 수광 셀(320)이 제공되는 열에 배선된 수광 신호선(333)에 연결되어 있다.
이 증폭 TFT(323)와 선택 TFT(324)에 의해, 이른바 소스 폴로워가 형성되어 있다. 따라서, 수광 신호선(333)에는 전류원이 연결된다. 이 전류원은, 본 실시형태에서는, 통상 수광 신호 처리 회로에 형성된다.
또, 수광 신호 축적 용량(325)이 노드(ND321)와 기준 전위(VSS) 사이에 연결되어 있다.
도시하지 않은 수광 신호 처리 회로는, 패널에 일체적으로 형성되어 있다. 이 경우 전술한 본 실시형태에 따른 컨택트 구조가 수광 신호 처리 회로에 적용가 능하다.
액티브 매트릭스형 액정 표시 장치로 대표되는 액티브 매트릭스형 표시 장치는, 퍼스널 컴퓨터, 워드 프로세서 등의 OA 기기나 텔레비전 수상기 등의 디스플레이로서 잘 이용된다. 게다가, 그러한 액티브 매트릭스형 표시 장치는 특히 장치 본체의 소형화, 컴팩트화가 진행되고 있는 휴대 단말의 표시부로서도 잘 이용된다. 그러한 휴대 단말의 예는 휴대 전화기나 PDA가 있다.
본 발명은 첨부하는 특허청구범위 또는 그 균등물의 범위내에서, 설계 요구조건 및 그 밖의 요인에 의거하여 각종 변형, 조합, 수정 및 변경 등을 행할 수 있다는 것은 당업자라면 당연히 이해할 수 있을 것이다.
도 1은 일반적인 방법을 적용해서 컨택트 부분을 형성하는 통상의 컨택트 형성 영역의 평면도.
도 2는 제조 방법을 적용해서 주사선과 신호선을 화소 전극에 연결하는 통상의 컨택트 형성 영역의 평면도,
도 3은 본 발명의 1실시형태에 따른 구동 회로 내장형 표시 장치의 레이아웃 구성을 도시하는 도면.
도 4는 본 발명의 1실시형태에 따른 구동 회로 내장형 표시 장치의 회로 기능을 도시하는 시스템 블록도.
도 5는 액정 표시 장치의 유효 표시부의 통상의 구조 구성을 도시하는 도면.
도 6의 (a)는 컨택트 구조의 단면도.
도 6의 (b)는 컨택트 구조의 평면도.
도 7의 (a)는 컨택트 구조의 단면도.
도 7의 (b)는 컨택트 구조의 평면도.
도 8은 본 실시형태에 따른 컨택트 형성 영역의 기본적인 예의 평면도.
도 9는 본 실시형태에 따른 컨택트 구조의 다른 통상의 구성을 도시하는 도면.
도 10은 도 9에 도시하는 컨택트 구조의 컨택트 형성 영역의 기본적인 예의 평면도.
도 11의 (a)는 본 실시형태에 따른 컨택트 구조를 적용가능한 회로로서, 수 평 구동 회로의 출력단에 통상 설치되는 버퍼 회로의 등가 회로를 도시하는 도면.
도 11의 (b)는 버퍼 회로의 통상의 연결 패턴을 도시하는 도면.
도 12는 본 실시형태에 따른 컨택트 구조의 매우 적합한 통상의 레이아웃을 도시하는 도면.
도 13의 (a)는 기판 위에 제 1 도전층을 형성하는 공정을 보다 상세하게 설명하기 위한 도면.
도 13의 (b)는 제 1 층간 절연막 위에 제 2 도전층을 형성하는 공정을 보다 상세하게 설명하기 위한 도면.
도 13의 (c)는 제 2 도전층 위에 제 2 층간 절연막을 형성하는 공정을 보다 상세하게 설명하기 위한 도면.
도 14의 (a)는 컨택트 영역에서의 제 1 및 제 2 도전층의 위치를 보다 상세하게 설명하기 위한 도면.
도 14의 (b)는 제 2 층간 절연막 위에 제 3 도전층을 형성하는 공정을 보다 상세하게 설명하기 위한 도면.
도 15는 본 발명의 다른 실시형태에 따른 수광 셀 및 표시 회로의 통상의 구성을 도시하는 회로도.
※ 도면의 주요 부분에 대한 부호의 설명 ※
10: 액정 표시 장치 11:　유리 기판
12:　유효 표시부 13U,13D: 수평 구동 회로
14:　수직 구동 회로 15:　데이터 처리 회로
16: 전원 회로 17:　인터페이스 회로
18: 타이밍 제너레이터 19: 기준 전압 구동 회로
20: 입력 패드

Claims (11)

  1. 기판 위에 n개(n은 3이상의 양의 정수)의 도전층이 적층해서 형성되고, 상기 n개의 도전층이 컨택트 패턴을 거쳐서 서로 연결된 반도체 장치로서,
    상기 컨택트 패턴이 형성되는 하나의 주(main) 컨택트 영역은,
    상기 n개의 도전층에 포함되지만 상기 n개의 도전층의 n번째 도전층으로서의 역할을 하는 최상층 도전층을 배제하는 (n-1)개의 도전층을 상기 n번째 도전층에 연결하기 위해 각각 사용된 (n-1)개의 연결 영역을 포함하고,
    상기 (n-1)개의 도전층의 모든 2개의 인접하는 도전층은, 상기 2개의 인접하는 도전층으로 이루어지는 도전층 쌍을 개념적으로 형성하고, 상기 2개의 인접하는 도전층은 각각 상기 도전층 쌍의 제 1 도전층 쌍과 제 2 도전층 쌍으로 부르며,
    상기 기판 위에 상기 (n-1)개의 도전층을 쌓아 올리는 라미네이션 공정(lamination process)의 적층 방향으로 상기 제 2 도전층 쌍과 동일한 도전층 쌍에 속하는 상기 제 1 도전층 쌍으로부터 기하학적으로 떨어져 표시된 위치에 제공된 모든 제 2 도전층 쌍은, 상기 제 2 도전층 쌍의 종단부가 상기 컨택트 패턴의 가장자리(edge) 일부와 대면(face)하도록 형성되고,
    상기 (n-1)개의 도전층은, 상기 n번째의 도전층에 의해 서로 전기적으로 연결되어 있는, 반도체 장치.
  2. 제 1항에 있어서, 서로 연결될 도전층으로서의 상기 n개의 도전층에 포함된 임의의 2개의 인접하는 도전층 사이에는 층간 절연막이 형성되고,
    상기 층간 절연막의 두께는 상기 n번째의 도전층의 두께보다도 얇게 형성되어 있는, 반도체 장치.
  3. 기판 위에 n개(n은 3이상의 양의 정수)의 도전층이 적층해서 형성되고, 상기 n개의 도전층이 컨택트 홀을 거쳐서 서로 연결되는 반도체 장치로서,
    상기 컨택트 홀이 형성되는 주컨택트 영역에는,
    상기 n개의 도전층에 포함되지만 상기 n개의 도전층의 n번째 도전층으로서의 역할을 하는 최상층 도전층을 배제하는 (n-1)개의 개별 도전층 중 모든 2개의 인접하는 도전층은, 개념적으로 도전층 쌍을 형성하고,
    상기 도전층 쌍의 각각의 개별 도전층 쌍에서, 상기 기판 위에 상기 도전층을 쌓아 올리는 라미네이션 공정의 적층 방향에 반대인 방향으로 기하학적으로 바꾸어 놓인 위치에 제공된 상기 개별 도전층은 상기 개별 도전층 쌍의 제 1 도전층 쌍의 역할을 하는데 반해, 상기 라미네이션 공정의 상기 적층 방향으로 기하학적으로 배치된 위치에 제공된 상기 개별 도전층은 상기 개별 도전층 쌍의 제 2 도전층 쌍으로서의 역할을 하며,
    상기 컨택트 홀이 형성되는 주컨택트 영역은, 상기 개별 도전층 쌍의 상기 제 1 도전층 쌍을 상기 개별 도전층 쌍의 상기 제 2 도전층 쌍에 연결하기 위한 부컨택트(sub-contact) 영역으로서의 상기 도전층 쌍 중 개별 도전층 쌍에 각각 할당된 (n-2)개의 부컨택트 영역을 포함하고,
    상기 설명된 컨택트 홀은, 상기 (n-1)개의 도전층 각각의 노출된 영역 위에서 늘어난 직경을 가지는 컨택트 홀로서 상기 주컨택트 영역에서 형성된 제 1 컨택트 홀과, 상기 제 1 컨택트 홀에 연결되고 특정 부컨택트 영역이 할당되는 상기 도전층 쌍의 상기 제 1 도전층 쌍에 연장된 컨택트 홀로서의 상기 (n-2)개의 부컨택트 영역 중 상기 특정 부컨택트 영역에서 각각 생성된 (n-2)개의 제 2 컨택트 홀을 포함하며,
    상기 부컨택트 영역 중 각각의 특정 부컨택트 영역에서는,
    상기 제 2 도전층 쌍의 상층면이 상기 제 1 콘택트 홀과 대면하고, 상기 제 2 도전층 쌍의 종단부가 상기 특정 부컨택트 영역에서 형성된 상기 제 2 컨택트 홀과 대면하도록, 상기 특정 부컨택트 영역에서 연결된 상기 제 2 도전층 쌍이 형성되고,
    각각 상기 부컨택트 영역 중 하나에서 형성된 상기 제 2 컨택트 홀 중 하나 내부에 각각 위치한 상기 제 1 도전층 쌍으로부터 시작하여 상기 반도체 장치의 최상층에서 끝나도록, 상기 n개의 도전층의 상기 n번째 도전층으로서의 역할을 하는 상기 최상층 도전층이 형성되고, 상기 제 1 컨택트 홀에서 상기 제 2 도전층 쌍의 상층면뿐만 아니라 상기 제 2 도전층 쌍의 종단부에 연결되는, 반도체 장치.
  4. 제 3항에 있어서, 서로 연결될 도전층으로서의 상기 n개의 도전층에 포함된 임의의 2개의 인접하는 도전층 사이에는 층간 절연막이 형성되고,
    상기 층간 절연막의 두께는 상기 n번째의 도전층의 두께보다도 얇게 형성되 어 있는, 반도체 장치.
  5. 제 1항에 있어서, 상기 연결 영역은 상기 기판의 상기 도전층을 쌓아올리기 위해 상기 라미네이션 공정의 상기 적층 방향과는 다른 방향으로 상기 주컨택트 영역 위에서 서로 떨어져 이동하도록 동시에 형성되는, 반도체 장치.
  6. 제 3항에 있어서, 상기 부컨택트 영역은 상기 기판의 상기 도전층을 쌓아올리기 위해 상기 라미네이션 공정의 상기 적층 방향과는 다른 방향으로 상기 주컨택트 영역 위에서 서로 떨어져 이동하도록 동시에 형성되는, 반도체 장치.
  7. 기판 위에 적층된 층으로 형성되고 컨택트 패턴을 거쳐서 서로 연결되는 n개(n은 3이상의 양의 정수)의 도전층을 포함하는 반도체 장치의 제조 방법으로서,
    상기 n개의 도전층에 포함되고, 상기 기판 위에서 상기 도전층 중 임의의 인접하는 2개의 도전층 사이에 층간 절연막을 도입함으로써, 상기 n개의 도전층의 n번째 도전층의 역할을 하는 최상층 도전층을 배제하는 (n-1)개의 도전층을 쌓는 단계;
    상기 (n-1)개의 도전층을 포함하는 상기 컨택트 패턴을 생성하도록, 상기 각각의 층간 절연막의 부분들을 제거하기 위해, 상기 각각의 층간 절연막을 연속적으로 에칭하는 단계; 및
    상기 컨택트 패턴을 거쳐서 서로 연결된 상기 (n-1)개의 도전층 각각의 적어 도 일부를 덮는 패턴을 생성하도록, 상기 n번째 도전층을 형성하는 단계를 포함하는, 반도체 장치의 제조 방법.
  8. 반도체 장치의 제조 방법으로서,
    기판 위에 제 1 도전층을 형성하는 단계;
    상기 제 1 도전층 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 제 2 도전층을 형성하는 단계;
    상기 제 2 도전층 위에 제 2 절연막을 형성하는 단계;
    상기 제 1 도전층과 상기 제 2 도전층을 포함하는 컨택트 패턴을 생성하도록 상기 제 1 절연막과 상기 제 2 절연막의 부분들을 제거하기 위해 상기 제 1 절연막과 상기 제 2 절연막을 연속적으로 에칭하는 단계; 및
    상기 컨택트 패턴을 거쳐서 서로 연결된 상기 제 1 도전층 및 상기 제 2 도전층 각각의 적어도 일부를 덮는 패턴을 생성하도록 제 3 도전층을 형성하는 단계를 포함하는, 반도체 장치의 제조 방법.
  9. 제 7항에 있어서, 상기 층간 절연막 각각을 연속적으로 에칭하는 상기 단계는, 드라이 에칭(dry etching)에 의해 행해지는, 반도체 장치의 제조 방법.
  10. 제 8항에 있어서, 상기 층간 절연막 각각을 연속적으로 에칭하는 상기 단계는, 드라이 에칭(dry etching)에 의해 행해지는, 반도체 장치의 제조 방법.
  11. 표시 장치로서,
    매트릭스 형상으로 배치된 화소로 구성된 표시부가, 단일 유닛을 생성하기 위해 반도체 장치를 사용하여 상기 표시부의 주변 부분에 형성된 주변 회로와 통합되고,
    상기 반도체 장치는 컨택트 패턴을 거쳐서 서로 연결되고 기판 상의 적층된 층들로서 형성된 n개(n은 3이상의 양의 정수)의 도전층을 포함하며,
    상기 컨택트 패턴이 형성되는 하나의 주컨택트 영역은,
    상기 n개의 도전층에 포함되지만 상기 n개의 도전층의 n번째 도전층으로서의 역할을 하는 최상층 도전층을 배제하는 (n-1)개의 도전층을 상기 n번째 도전층에 연결하기 위해 각각 사용된 (n-1)개의 연결 영역을 포함하고,
    상기 (n-1)개의 도전층의 모든 2개의 인접하는 도전층은, 상기 2개의 인접 도전층으로 이루어지는 도전층 쌍을 형성하고, 상기 2개의 인접하는 도전층은 각각 상기 도전층 쌍의 제 1 도전층 쌍과 제 2 도전층 쌍으로 부르며,
    상기 기판 위에 상기 (n-1)개의 도전층을 쌓아 올리는 라미네이션 공정(lamination process)의 적층 방향으로 상기 제 2 도전층 쌍과 동일한 도전층 쌍에 속하는 상기 제 1 도전층 쌍으로부터 기하학적으로 떨어져 표시된 위치에 제공된 모든 제 2 도전층 쌍은, 상기 제 2 도전층 쌍의 종단부가 상기 컨택트 패턴의 가장자리(edge) 일부와 대면(face)하도록 형성되고,
    상기 (n-1)개의 도전층은, 상기 n번째의 도전층에 의해 서로 전기적으로 연 결되어 있는, 표시 장치.
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