KR20150046797A - Semiconductor package structure for improving warpage and method thereof - Google Patents
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Abstract
Description
본 발명은 반도체 패키지(package) 제조 방법에 관한 것으로, 특히 반도체 패키지의 제조에 있어서, PCB(printed circuit board) 기판 등의 기판의 상부면에 반도체 칩 다이(die)를 보호하기 위한 몰드(mold)를 형성할 때 솔더볼(solder ball)이 형성된 기판의 하부면에도 솔더볼을 덮도록 몰드를 형성하고, 기판의 하부에 형성된 몰드에 대해 솔더볼이 드러나도록 그라인딩(grinding)을 수행한 후, 그라인딩을 통해 드러난 솔더볼과 연결되는 추가의 솔더볼을 형성함으로써, 기판의 상/하부에 형성된 몰드를 통해 열팽창으로 인한 기판의 휨(warpage) 현상을 개선시킬 수 있도록 하는 반도체 패키지 구조 및 방법에 관한 것이다.
The present invention relates to a method of manufacturing a semiconductor package. More particularly, the present invention relates to a method of manufacturing a semiconductor package in which a mold for protecting a semiconductor chip die is formed on a top surface of a substrate such as a PCB (printed circuit board) A mold is formed so as to cover the solder ball on the lower surface of the substrate on which the solder ball is formed and the solder ball is exposed to the mold formed on the lower portion of the substrate, To a semiconductor package structure and a method for improving warpage of a substrate due to thermal expansion through a mold formed on the top and bottom of the substrate by forming an additional solder ball connected to the solder ball.
근래에 들어 전자 제품들은 점차 소형화, 박형화의 추세로 변화하고 있다. 이에 따라 전자제품에 사용되는 반도체 패키지 역시 소형화, 박형화에 적합한 새로운 형태의 반도체 패키지가 등장하고 있고, 이를 위하여 새로운 반도체 패키지의 제조공정들이 지속적으로 개발되고 있으며, 반도체 칩의 두께도 지속적으로 얇아지고 있다. In recent years, electronic products are gradually becoming smaller and thinner. As a result, a new type of semiconductor package suitable for miniaturization and thinning of semiconductor packages used for electronic products has appeared. To this end, new semiconductor package manufacturing processes are continuously being developed and the thickness of semiconductor chips is continuously thinning .
한편, 반도체 패키지의 제조공정은 반도체 칩을 리드프레임(lead frame) 혹은 인쇄회로기판(printed circuit board)과 같은 기본 프레임에 반도체 칩 다이를 접착시킨 후, 와이어 본딩 혹은 범핑(bumping) 기술을 통하여 반도체 칩과 기본 프레임을 전기적으로 서로 연결한 후, 이를 보호 수지로 몰딩하는 공정으로 이루어진다. Meanwhile, in a manufacturing process of a semiconductor package, a semiconductor chip is bonded to a basic frame such as a lead frame or a printed circuit board, and then a semiconductor chip die is bonded to the semiconductor chip via a wire bonding or bumping technique. And a step of electrically connecting the chip and the basic frame to each other and then molding the same with a protective resin.
이때, 위와 같은 몰딩은 일반적으로 PCB 기판상 반도체 칩 다이가 연결되는 PCB 기판의 상부 기판에만 형성하기 때문에 PCB 기판의 상부 기판에 형성된 몰딩 수지와 PCB 기판의 하부 기판간 열팽창 계수가 달라서, 패키징을 수행한 이후, 열팽창에 의해 반도체 패키지에 휨이 발생하는 문제점이 있었다.In this case, since the molding is generally formed only on the upper substrate of the PCB substrate on which the semiconductor chip die is connected, the thermal expansion coefficient between the molding resin formed on the upper substrate of the PCB substrate and the lower substrate of the PCB substrate is different, There has been a problem that warpage occurs in the semiconductor package due to thermal expansion.
도 1은 종래 반도체 패키지 구조를 도시한 것이다.1 shows a conventional semiconductor package structure.
위 도 1에서 보여지는 바와 같이 반도체 칩 다이(100)를 PCB 기판 등의 기판(102)에 접착하고, 몰드(mold)(104)를 형성하여 패키징(packaging)을 수행하여 반도체 패키지를 완성한다.1, the semiconductor chip die 100 is bonded to a
이때, 반도체 패키지에 열이 가해져 열에 의해 반도체 패키지에 열팽창이 발생하는 경우, 반도체 패키지내 기판(102)의 상부면에 반도체 칩을 보호하기 위해 형성된 몰드(104)와 기판(102)간 열팽창율이 서로 달라 반도체 패키지에 휨(warpage)이 발생하는 문제점이 있었다.
At this time, when thermal expansion is generated in the semiconductor package due to heat applied to the semiconductor package, the thermal expansion rate between the
(특허문헌)(Patent Literature)
대한민국 공개특허번호 10-2011-0004115호(공개일 2011년 1월 13일)에는 반도체 패키지 및 그 제조 방법에 관한 기술이 개시되어 있다.
Korean Patent Publication No. 10-2011-0004115 (published January 13, 2011) discloses a semiconductor package and a manufacturing method thereof.
따라서, 본 발명에서는 반도체 패키지의 제조에 있어서, PCB 기판 등의 기판의 상부면에 반도체 칩 다이를 보호하기 위한 몰드를 형성할 때 솔더볼이 형성된 기판의 하부면에도 솔더볼을 덮도록 몰드를 형성하고, 기판의 하부에 형성된 몰드에 대해 솔더볼이 드러나도록 그라인딩을 수행한 후, 그라인딩을 통해 드러난 솔더볼과 연결되는 추가의 솔더볼을 형성함으로써, 기판의 상/하부에 형성된 몰드를 통해 열팽창으로 인한 기판의 휨 현상을 개선시킬 수 있도록 하는 반도체 패키지 구조 및 방법을 제공하고자 한다.
Therefore, in the present invention, when a mold for protecting a semiconductor chip die is formed on a top surface of a substrate such as a PCB substrate, a mold is formed on the lower surface of the substrate having the solder ball so as to cover the solder ball, The solder balls may be grinded so that the solder balls are exposed to the molds formed at the lower part of the substrate, and then the solder balls connected to the solder balls exposed through the grinding are formed so that the bending phenomenon And a method of manufacturing the semiconductor package.
상술한 본 발명은 휨 개선을 위한 반도체 패키지 구조로서, 기판과, 반도체 칩 다이와, 상기 기판의 상부면에 상기 반도체 칩 다이를 몰딩시키는 제1 몰드와, 상기 기판의 하부면에 형성된 솔더볼 사이에 몰딩되는 제2 몰드를 포함한다.The present invention provides a semiconductor package structure for improving warpage, comprising: a substrate; a semiconductor chip die; a first mold for molding the semiconductor chip die on an upper surface of the substrate; And a second mold.
또한, 상기 제2 몰드는, 상기 솔더볼을 덥도록 형성된 후, 상기 솔더볼의 일정 부분이 드러나도록 기설정된 두께 범위로 그라인딩되어 형성되는 것을 특징으로 한다.The second mold may be formed to cover the solder ball, and may be formed in a predetermined thickness range such that a portion of the solder ball is exposed.
또한, 상기 제2 몰드는, 레이저 어블레이션 처리되는 것을 특징으로 한다.The second mold is laser ablation-treated.
또한, 상기 제2 몰드는, 상기 제1 몰드와 동일한 물성을 가지는 물질인 것을 특징으로 한다.Further, the second mold is a material having the same physical properties as the first mold.
또한, 상기 제2 몰드는, 상기 제1 몰드의 두께의 1/3 ∼ 1/2 배의 두께로 형성되는 것을 특징으로 한다.The second mold is formed to have a thickness of 1/3 to 1/2 times the thickness of the first mold.
또한, 상기 솔더볼은, 상기 기판의 하부면에 1차로 형성된 제1 솔더볼과 상기 제2 몰드의 그라인딩 후 상기 제1 솔더볼에 연결되도록 형성되는 제2 솔더볼로 이루어지는 것을 특징으로 한다.The solder ball may include a first solder ball formed on a lower surface of the substrate and a second solder ball formed to be connected to the first solder ball after grinding the second mold.
또한, 본 발명은 반도체 패키지 구조 형성방법으로서, 반도체 칩 다이를 기판의 상부면에 접착시킨 후, 상기 반도체 칩 다이를 몰딩시키는 제1 몰드를 형성시키는 단계와, 상기 기판의 하부면을 몰딩시키는 제2 몰드를 형성시키는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of forming a semiconductor package structure, comprising: forming a first mold for molding the semiconductor chip die after bonding the semiconductor chip die to the upper surface of the substrate; 2 < / RTI > mold.
또한, 상기 제2 몰드를 형성시키는 단계는, 상기 기판의 하부면을 상기 제2 몰드를 이용하여 상기 하부면에 형성된 제1 솔더볼을 덮도록 몰딩시키는 단계와, 상기 제1 솔더볼의 일정 부분이 드러나도록 기설정된 두께 범위로 상기 제2 몰드를 그라인딩시키는 단계와, 상기 제1 솔더볼과 연결되도록 제2 솔더볼을 형성시키는 단계를 포함하는 것을 특징으로 한다.The forming of the second mold may include molding the lower surface of the substrate to cover the first solder ball formed on the lower surface using the second mold, Grinding the second mold to a predetermined thickness range; and forming a second solder ball to be connected to the first solder ball.
또한, 상기 제2 몰드는, 상기 제1 몰드와 동일한 물성을 가지는 물질인 것을 특징으로 한다.Further, the second mold is a material having the same physical properties as the first mold.
또한, 상기 제2 몰드는, 상기 제1 몰드의 두께의 1/3 ∼ 1/2 배의 두께로 형성되는 것을 특징으로 한다.The second mold is formed to have a thickness of 1/3 to 1/2 times the thickness of the first mold.
또한, 상기 제2 몰드는, 레이저 어블레이션 처리되는 것을 특징으로 한다.
The second mold is laser ablation-treated.
본 발명에 따르면 반도체 패키지의 제조에 있어서, PCB 기판 등의 기판의 상부면에 반도체 칩 다이를 보호하기 위한 몰드를 형성할 때 솔더볼이 형성된 기판의 하부면에도 솔더볼을 덮도록 몰드를 형성하고, 기판의 하부에 형성된 몰드에 대해 솔더볼이 드러나도록 그라인딩을 수행한 후, 그라인딩을 통해 드러난 솔더볼과 연결되는 추가의 솔더볼을 형성함으로써, 반도체 패키지 구조에서 기판의 상/하부에 형성된 몰드를 통해 열팽창으로 인한 기판의 휨 현상을 개선시킬 수 있는 이점이 있다.
According to the present invention, when a mold for protecting a semiconductor chip die is formed on a top surface of a substrate such as a PCB substrate, a mold is formed so as to cover a solder ball on a lower surface of the substrate on which the solder ball is formed, And the solder balls are connected to the solder balls exposed through the grinding so as to form solder balls on the upper and lower surfaces of the substrate formed by the thermal expansion through the molds formed on the upper and lower sides of the substrate in the semiconductor package structure, It is possible to improve the warping phenomenon.
도 1은 종래 반도체 패키지 구조 단면도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 휨 개선을 위한 반도체 패키지 구조 형성 공정 단면도.1 is a sectional view of a conventional semiconductor package structure,
2A to 2E are cross-sectional views illustrating a process of forming a semiconductor package structure for improving warpage according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Hereinafter, the operation principle of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. The following terms are defined in consideration of the functions of the present invention, and these may be changed according to the intention of the user, the operator, or the like. Therefore, the definition should be based on the contents throughout this specification.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 휨 개선을 위한 반도체 패키지 구조 형성을 위한 공정 단면도를 도시한 것이다. 이하, 도 2a 내지 도 2e를 참조하여 본 발명의 반도체 패키지 구조에 대해 상세히 설명하기로 한다.2A to 2E are cross-sectional views illustrating a process for forming a semiconductor package structure for improving warpage according to an embodiment of the present invention. Hereinafter, the semiconductor package structure of the present invention will be described in detail with reference to FIGS. 2A to 2E.
먼저, 도 2a에서와 같이 반도체 칩 다이(200)를 PCB 기판 등의 기판(204)에 접착하여 전기적으로 연결시키기 위해 반도체 칩 다이(200)에 범프(bump)(202)를 형성시킨 후, 도 2b에서와 같이 기판(204)상 반도체 칩 다이(200)가 장착될 위치에 위와 같은 형성된 범프(202)를 이용하여 반도체 칩 다이(200)를 기판(204)에 접착시킨다. 이어, 반도체 칩 다이(200)가 접착된 기판(204)에 대해 몰딩공정을 통해 몰드(206)를 형성시킨다.First, a
이어, 도 2b에서와 같이 솔더볼(solder ball)(208)이 형성된 기판(204)의 하부면에도 몰딩공정을 통해 몰드(210)를 형성시킨다. 이때, 기판(204)의 하부면에 형성되는 몰드(210)는 기판(204)의 하부면에 형성된 솔더볼(208)을 덮도록 형성시킬 수 있다.2B, the
이어, 도 2c에서와 같이 기판(204)의 하부면에 형성된 몰드(210)를 기설정된 두께 범위가 되도록 그라인딩(grinding)을 수행한다. 이에 따라, 기판(204)의 하부면은 참조번호 300과 같이 몰드(210) 사이에 잘려진 솔더볼(208)이 드러난 형태로 형성될 수 있다. 이때, 기판(204)의 하부면에 형성되는 몰드(210)는, 기판의 상부면에 반도체 칩 다이(200)를 보호하기 위해 형성된 몰드(206)와 동일한 물성 또는 다른 물성을 가지는 물질로 형성될 수 있으며, 몰드(206) 두께의 1/3 ∼ 1/2 배의 두께로 형성될 수 있다. Next, as shown in FIG. 2C, the
그런 후, 도 2d에서와 같이 솔더볼(208)이 드러나도록 몰드(210)를 그라인딩한 후, 기판(204)의 하부면을 도 2e에서와 같이 기판(204)의 하부면에 드러난 솔더볼(208)에 솔더볼 형성 공정을 통해 솔더볼(208)과 연결되는 추가의 솔더볼(212)을 형성시켜 반도체 패키지를 완성시킨다.After the
이에 따라, 기판의 상부면과 하부면에 동일 물성의 몰드를 형성시켜 반도체 패키지를 완성시킴으로써, 반도체 패키지에 열이 가해지는 경우에도 기판의 상부면과 하부면에 비슷한 열팽창율을 가지는 몰드로 인해 반도체 패키지에 휨 현상이 발생되는 것이 방지될 수 있다. Thus, by forming a mold having the same physical properties on the upper surface and the lower surface of the substrate to complete the semiconductor package, even when heat is applied to the semiconductor package, due to the mold having a similar thermal expansion rate to the upper surface and the lower surface of the substrate, It is possible to prevent the package from being bent.
상기한 바와 같이, 본 발명에서는 반도체 패키지의 제조에 있어서, PCB 기판 등의 기판의 상부면에 반도체 칩 다이를 보호하기 위한 몰드를 형성할 때 솔더볼이 형성된 기판의 하부면에도 솔더볼을 덮도록 몰드를 형성하고, 기판의 하부에 형성된 몰드에 대해 솔더볼이 드러나도록 그라인딩을 수행한 후, 그라인딩을 통해 드러난 솔더볼과 연결되는 추가의 솔더볼을 형성함으로써, 반도체 패키지 구조에서 기판의 상/하부에 형성된 몰드를 통해 열팽창으로 인한 기판의 휨 현상을 개선시킬 수 있도록 한다.As described above, in the present invention, when a mold for protecting a semiconductor chip die is formed on a top surface of a substrate such as a PCB substrate, a mold is formed on the lower surface of the substrate having the solder ball so as to cover the solder ball The solder balls are connected to the solder balls exposed through the grinding after the grinding is performed so that the solder balls are exposed to the molds formed at the lower part of the substrate. Thereby making it possible to improve the warping of the substrate due to thermal expansion.
한편 상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made without departing from the spirit and scope of the invention. Accordingly, the scope of the invention should not be limited by the described embodiments but should be defined by the appended claims.
200 : 반도체 칩 다이 202 : 범프
204 : 기판 206 : 몰드
208 : 솔더볼 210 : 몰드
212 : 솔더볼200: semiconductor chip die 202: bump
204: substrate 206: mold
208: solder ball 210: mold
212: solder ball
Claims (11)
반도체 칩 다이와,
상기 기판의 상부면에 상기 반도체 칩 다이를 몰딩시키는 제1 몰드와,
상기 기판의 하부면에 형성된 솔더볼 사이에 몰딩되는 제2 몰드
를 포함하는 휩 개선을 위한 반도체 패키지 구조.
A substrate;
A semiconductor chip die,
A first mold for molding the semiconductor chip die on an upper surface of the substrate,
A second mold that is molded between the solder balls formed on the lower surface of the substrate,
And a semiconductor package structure for sweep improvement.
상기 제2 몰드는,
상기 솔더볼을 덥도록 형성된 후, 상기 솔더볼의 일정 부분이 드러나도록 기설정된 두께 범위로 그라인딩되어 형성되는 것을 특징으로 하는 반도체 패키지 구조.
The method according to claim 1,
The second mold may include:
Wherein the solder ball is formed so as to cover the solder ball, and the solder ball is formed in a predetermined thickness range such that a certain portion of the solder ball is exposed.
상기 제2 몰드는,
레이저 어블레이션 처리되는 것을 특징으로 하는 반도체 패키지 구조.
3. The method of claim 2,
The second mold may include:
Wherein the semiconductor substrate is subjected to a laser ablation process.
상기 제2 몰드는,
상기 제1 몰드와 동일한 물성을 가지는 물질인 것을 특징으로 하는 반도체 패키지 구조.
The method according to claim 1,
The second mold may include:
Wherein the first mold is a material having the same physical properties as the first mold.
상기 제2 몰드는,
상기 제1 몰드의 두께의 1/3∼1/2 배의 두께로 형성되는 것을 특징으로 하는 반도체 패키지 구조.
The method according to claim 1,
The second mold may include:
And the thickness of the first mold is 1/3 to 1/2 times the thickness of the first mold.
상기 솔더볼은,
상기 기판의 하부면에 1차로 형성된 제1 솔더볼과 상기 제2 몰드의 그라인딩 후 상기 제1 솔더볼에 연결되도록 형성되는 제2 솔더볼로 이루어지는 것을 특징으로 하는 반도체 패키지 구조.
The method according to claim 1,
The solder ball,
A first solder ball formed on a lower surface of the substrate and a second solder ball formed on the lower surface of the substrate to be connected to the first solder ball after grinding the second mold.
상기 기판의 하부면을 몰딩시키는 제2 몰드를 형성시키는 단계
를 포함하는 반도체 패키지 형성방법.
Bonding a semiconductor chip die to an upper surface of the substrate, and then forming a first mold for molding the semiconductor chip die;
Forming a second mold for molding a lower surface of the substrate
≪ / RTI >
상기 제2 몰드를 형성시키는 단계는,
상기 기판의 하부면을 상기 제2 몰드를 이용하여 상기 하부면에 형성된 제1 솔더볼을 덮도록 몰딩시키는 단계와,
상기 제1 솔더볼의 일정 부분이 드러나도록 기설정된 두께 범위로 상기 제2 몰드를 그라인딩시키는 단계와,
상기 제1 솔더볼과 연결되도록 제2 솔더볼을 형성시키는 단계
를 포함하는 것을 특징으로 하는 반도체 패키지 형성방법.
8. The method of claim 7,
Wherein forming the second mold comprises:
Molding the lower surface of the substrate to cover the first solder ball formed on the lower surface using the second mold;
Grinding the second mold in a predetermined thickness range to expose a certain portion of the first solder ball;
Forming a second solder ball to be connected to the first solder ball
And forming a semiconductor package on the semiconductor substrate.
상기 제2 몰드는,
상기 제1 몰드와 동일한 물성을 가지는 물질인 것을 특징으로 하는 반도체 패키지 형성방법.
8. The method of claim 7,
The second mold may include:
Wherein the first mold is a material having the same physical properties as the first mold.
상기 제2 몰드는,
상기 제1 몰드의 두께의 1/3 ∼ 1/2 배의 두께로 형성되는 것을 특징으로 하는 반도체 패키지 형성방법.
8. The method of claim 7,
The second mold may include:
Wherein the thickness of the first mold is 1/3 to 1/2 times the thickness of the first mold.
상기 제2 몰드는,
레이저 어블레이션 처리되는 것을 특징으로 하는 반도체 패키지 형성방법.
8. The method of claim 7,
The second mold may include:
Wherein the laser ablation process is performed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130125706A KR101565016B1 (en) | 2013-10-22 | 2013-10-22 | Semiconductor package structure for improving warpage and method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130125706A KR101565016B1 (en) | 2013-10-22 | 2013-10-22 | Semiconductor package structure for improving warpage and method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150046797A true KR20150046797A (en) | 2015-05-04 |
| KR101565016B1 KR101565016B1 (en) | 2015-11-03 |
Family
ID=53386006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130125706A KR101565016B1 (en) | 2013-10-22 | 2013-10-22 | Semiconductor package structure for improving warpage and method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101565016B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9824988B1 (en) | 2016-08-11 | 2017-11-21 | Samsung Electro-Mechanics Co., Ltd. | Fan-out semiconductor package |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106920779B (en) | 2017-03-09 | 2019-09-06 | 三星半导体(中国)研究开发有限公司 | The composite structure and its transportation resources of flexible semiconductor packaging part |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5608521B2 (en) * | 2010-11-26 | 2014-10-15 | 新光電気工業株式会社 | Semiconductor wafer dividing method, semiconductor chip and semiconductor device |
-
2013
- 2013-10-22 KR KR1020130125706A patent/KR101565016B1/en active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9824988B1 (en) | 2016-08-11 | 2017-11-21 | Samsung Electro-Mechanics Co., Ltd. | Fan-out semiconductor package |
| US10026703B2 (en) | 2016-08-11 | 2018-07-17 | Samsung Electro-Mechanics Co., Ltd. | Fan-out semiconductor package |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101565016B1 (en) | 2015-11-03 |
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