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KR20150022241A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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Publication number
KR20150022241A
KR20150022241A KR20130099818A KR20130099818A KR20150022241A KR 20150022241 A KR20150022241 A KR 20150022241A KR 20130099818 A KR20130099818 A KR 20130099818A KR 20130099818 A KR20130099818 A KR 20130099818A KR 20150022241 A KR20150022241 A KR 20150022241A
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KR
South Korea
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voltage
node
write driver
current
driving
Prior art date
Application number
KR20130099818A
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English (en)
Inventor
김규성
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
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Priority to US14/082,353 priority patent/US9401191B2/en
Priority to TW102148066A priority patent/TWI613649B/zh
Priority to CN201410037838.8A priority patent/CN104425016B/zh
Publication of KR20150022241A publication Critical patent/KR20150022241A/ko
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Abstract

더미 메모리 소자의 저항 값을 감지하여 라이트 드라이버 제어 신호를 생성하는 드라이빙 전류 제어부; 및 라이트 드라이버 인에이블 신호 및 상기 라이트 드라이버 제어 신호에 응답하여 드라이빙 전압을 메모리 셀 어레이에 제공하는 라이트 드라이빙부를 포함한다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다.
데이터를 저장하는 방식에 따라 반도체 메모리 장치의 종류가 나누어지기도 한다.
데이터를 저장하는 방식 중 메모리 소자에 인가시키는 전류량에 따라 메모리 소자의 저항 값을 변하게 하여 데이터의 값을 저장하는 방식이 있다.
이러한 방식의 메모리 소자는 전류를 인가 받는 일단과 전류를 접지단으로 흘려보내는 타단으로 구성된다. 이때, 메모리 소자가 접지단으로 전류를 흘리는 타단 즉, 메모리 소자의 하부 전극(bottom electrode contact)은 공정, 전압, 온도(Process, voltage, temperature)에 따라 그 저항 값이 바뀔 수 있다.
메모리 소자의 하부 전극의 저항 값이 변하게 되면 데이터 값을 변하게 하기 위하여 메모리 소자에 인가시켜야 하는 전류의 양이 변해야 하지만 현재 특정양의 전류만을 메모리 소자에 인가시키는 기술만이 사용되고 있다.
본 발명은 메모리 소자의 특성에 맞는 전류를 메모리 소자에 공급할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 더미 메모리 소자의 저항 값을 감지하여 라이트 드라이버 제어 신호를 생성하는 드라이빙 전류 제어부; 및 라이트 드라이버 인에이블 신호 및 상기 라이트 드라이버 제어 신호에 응답하여 드라이빙 전압을 메모리 셀 어레이에 제공하는 라이트 드라이빙부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 복수의 더미 메모리 소자의 저항 값들에 따라 복수의 라이트 드라이버 제어 신호를 생성하는 드라이빙 전류 제어부; 라이트 드라이버 인에이블 신호에 응답하여 메모리 셀 어레이에 드라이빙 전압을 제공하는 메인 드라이버; 및 상기 라이트 드라이버 인에이블 신호가 인에이블되면 상기 복수의 라이트 드라이버 제어 신호에 응답하여 상기 메모리 셀 어레이에 상기 드라이빙 전압을 제공하는 복수의 서브 드라이버를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 컨트롤러 또는 테스트 장비로부터 옵션 신호를 인가 받아, 상기 옵션 신호의 인에이블 구간동안 복수의 더미 메모리 소자의 저항 값을 감지하여 복수의 라이트 드라이버 제어 신호를 생성하는 드라이빙 전류 제어부; 및 라이트 드라이버 인에이블 신호 및 상기 복수의 라이트 드라이버 제어 신호에 응답하여 드라이빙 전압을 생성하는 라이트 드라이버의 개수를 결정하는 라이트 드라이빙부를 포함한다.
본 발명에 따른 반도체 메모리 장치는 메모리 소자의 특성에 맞는 전류를 메모리 소자에 공급할 수 있어, 데이터를 저장하는 동작의 마진(margin) 및 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 2는 도 1의 드라이빙 전류 제어부의 구성도,
도 3은 도 1의 드라이빙부의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 드라이빙 전류 제어부(100), 라이트 드라이빙부(200), 및 메모리 셀 어레이(300)를 포함한다.
상기 드라이빙 전류 제어부(100)는 반도체 메모리 장치를 제어하는 컨트롤러 또는 반도체 메모리 장치를 테스트하는 테스트 장비로부터 옵션 신호(OPT_en)를 입력 받을 수도 있고, 반도체 메모리 장치 내부에서 생성되는 신호를 상기 옵션 신호(OPT_en)로서 입력 받을 수 있다.
상기 드라이빙 전류 제어부(100)는 상기 옵션 신호(OPT_en)의 인에이블 구간동안 더미 메모리 소자의 저항 값을 감지하여 제 1 및 제 2 라이트 드라이버 제어 신호(ctrl_wd<0:1>)를 생성한다. 상기 드라이빙 전류 제어부(100)는 상기 옵션 신호(OPT_en)가 디스에이블된 이후에도 상기 더미 메모리 소자의 저항 값을 감지하여 생성된 상기 제 1 및 제 2 라이트 드라이버 제어 신호(ctrl_wd<0:1>)의 값들을 유지한다. 상기 더미 메모리 소자는 상기 메모리 셀 어레이(300)에 포함된 메모리 소자일 수 있다. 또한 상기 더미 메모리 소자는 상기 메모리 셀 어레이(300)에 포함된 메모리 소자를 모델링(modeling)한 메모리 소자일 수 있다. 이때, 상기 더미 메모리 소자는 반도체 메모리 장치의 데이터 쓰기 동작시 데이터를 저장하는 메모리 소자로 이용되지 않으며, 데이터 쓰기 동작시 데이터를 저장하는 메모리 소자와 동일한 공정으로 형성된 메모리 소자이다.
상기 라이트 드라이빙부(200)는 라이트 드라이버 인에이블 신호(WD_en) 및 상기 복수의 라이트 드라이버 제어 신호(ctrl_wd<0:1>)에 응답하여 드라이빙 전압(V_dr)을 생성하는 드라이버의 개수를 결정한다. 예를 들어 상기 라이트 드라이빙부(200)는 상기 라이트 드라이버 인에이블 신호(WD_en)가 인에이블되면 상기 제 1 및 제 2라이트 드라이버 제어 신호(ctrl_wd<0:1>) 중 인에이블된 라이트 드라이버 제어 신호의 개수에 따라 상기 드라이빙 전압(V_dr)을 생성하는 드라이버의 개수가 증가 또는 감소한다.
상기 메모리 셀 어레이(300)는 데이터를 저장하기 위한 메모리 소자를 포함하며, 메모리 소자는 데이터의 값에 대응하는 저항 값을 갖는 저항성 메모리 소자이다.
상기 드라이빙 전류 제어부(100)는 제 1 및 제 2 더미 메모리 소자(111, 112)의 저항 값에 대응하는 제 1 및 제 2 감지 신호(V_d1, V_d2)를 생성하고, 상기 제 1 및 제 2 감지 신호(V_d1, V_d2)와 기준 전압(V_ref)을 비교하여 상기 제 1 및 제 2 라이트 드라이버 제어 신호(ctrl_wd<0:1>)를 생성한다.
상기 드라이빙 전류 제어부(100)는 도 2에 도시된 바와 같이, 제 1 및 제 2 더미 메모리 소자(111, 112), 제 1 및 제 2 감지 전압 생성부(121, 122), 제 1 및 제 2 래치형 비교부(131, 132), 및 제 1 및 제 2 드라이버(141, 142)를 포함한다.
상기 제 1 감지 전압 생성부(121)는 상기 제 1 더미 메모리 소자(111)에 전압을 인가시켜 상기 제 1 더미 메모리 소자(111)의 저항 값에 대응하는 상기 제 1 감지 전압(V_d1)을 생성한다.
상기 제 1 감지 전압 생성부(121)는 제 1 전류 생성부(121-1), 및 제 1 전압 변환부(121-2)를 포함한다.
상기 제 1 전류 생성부(121-1)는 상기 제 1 더미 메모리 소자(111)에 전압을 인가시켜 상기 제 1 더미 메모리 소자(111)에 공급되는 전류와 동일한 전류를 생성한다.
상기 제1 전류 생성부(121-1)는 제 1 내지 제3 트랜지스터(P1, P2, P3)를 포함한다. 상기 제 1 트랜지스터(P1)는 게이트에 상기 옵션 신호(OPT_en)를 입력 받고, 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 2 트랜지스터(P2)는 소오스에 상기 제 1 트랜지스터(P1)의 드레인 연결되며, 드레인에 상기 제 1 더미 메모리 소자(111)의 일단이 연결되며, 게이트에 자신의 드레인이 연결된다. 상기 제 1 더미 메모리 소자(111)의 타단에 접지단(VSS)이 연결된다. 상기 제 3 트랜지스터(P3)는 게이트에 상기 제 2 트랜지스터(P2)의 게이트가 연결되며, 소오스에 외부 전압(VDD)을 인가 받고, 드레인에 제 1 노드(Node_A)가 연결된다.
상기 제 1 전압 변환부(121-2)는 상기 제 1 전류 생성부(121-1)에서 생성된 전류의 양에 대응하는 전압 레벨의 상기 제 1 감지 전압(V_d1)을 생성한다. 예를 들어, 상기 제 1 전압 변환부(121-2)는 상기 제 1 노드(Node_A)에 연결되며, 상기 제 1 노드(Node_A)는 상기 제 1 전류 생성부(121-1)에서 생성된 전류가 공급된다. 이때, 상기 제 1 전압 변환부(121-2)는 제 1 바이어스 전압(V_bias1)에 대응하는 만큼의 전류량을 상기 제 1 노드(Node_A)에서 접지단(VSS)으로 흘린다. 상기 제 1 노드(Node_A)에 공급되는 전류 즉, 상기 제 1 전류 생성부(121-1)에서 생성되는 전류의 양이 상기 제 1 전압 변환부(121-2)가 접지단(VSS)으로 흘리는 전류의 양보다 크면 상기 제 1 노드(Node_A)의 전압은 높아진다. 상기 제 1 노드(Node_A)에 공급되는 전류 즉, 상기 제 1 전류 생성부(121-1)에서 생성되는 전류의 양이 상기 제 1 전압 변환부(121-2)가 접지단(VSS)으로 흘리는 전류의 양보다 작으면 상기 제 1 노드(Node_A)의 전압은 낮아진다.
상기 제 1 전압 변환부(121-2)는 제 4 내지 제 8 트랜지스터(P4, N1, N2, N3, N4)를 포함한다. 상기 제 4 트랜지스터(P4)는 게이트에 상기 제 1 바이어스 전압(V_bias1)을 인가 받으며 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 5 트랜지스터(N1)는 드레인에 상기 제 4 트랜지스터(P4)의 드레인이 연결되며, 게이트와 자신의 드레인이 연결된다. 상기 제 6 트랜지스터(N2)는 게이트에 상기 제 4 트랜지스터(P4)의 드레인이 연결되며, 드레인에 상기 제 5 트랜지스터(N1)의 소오스가 연결되고, 소오스에 접지단(VSS)이 연결된다. 상기 제 7 트랜지스터(N3)는 게이트에 상기 제 4 트랜지스터(P4)의 드레인이 연결되며, 드레인에 상기 제 1 노드(Node_A)가 연결된다. 상기 제 8 트랜지스터(N4)는 게이트에 상기 제 4 트랜지스터(P4)의 드레인이 연결되며, 드레인에 상기 제 7 트랜지스터(N3)의 소오스가 연결되고, 소오스에 접지단(VSS)이 연결된다.
상기 제 1 래치형 비교부(131)는 상기 제 1 감지 전압(V_d1)과 상기 기준 전압(Vref)을 비교하여 제 1 비교 신호(com1)를 생성한다.
상기 제 1 래치형 비교부(131)는 제 1 비교부(131-1), 및 제 1 래치부(131-2)를 포함한다.
상기 제 1 비교부(131-1)는 상기 제 1 감지 전압(V_d1)과 상기 기준 전압(Vref)의 전압 레벨에 따라 제 2 노드(Node_B) 및 제 3 노드(Node_C)의 전압 레벨을 결정한다. 즉, 상기 제 1 비교부(131-1)는 상기 제 1 감지 전압(V_d1)과 상기 기준 전압(Vref)의 전압 레벨을 비교하여 상기 제 2 노드(Node_B)와 상기 제 3 노드(Node_C) 중 하나의 노드가 다른 노드의 전압 레벨보다 낮아지도록 한다. 예를 들어, 상기 제1 비교부(131-1)는 상기 제 1 감지 전압(V_d1)의 전압 레벨이 상기 기준 전압(Vref)의 전압 레벨보다 높으면 상기 제 2 노드(Node_B)의 전압 레벨보다 상기 제 3 노드(Node_C)의 전압 레벨을 더 낮춘다. 또한 상기 제 1 비교부(131-1)는 상기 제 1 감지 전압(V_d1)의 전압 레벨이 상기 기준 전압(Vref)의 전압 레벨보다 낮으면 상기 제 3 노드(Node_C)의 전압 레벨보다 상기 제 2 노드(Node_B)의 전압 레벨을 더 낮춘다.
상기 제 1 비교부(131-1)는 제 9 및 제 10 트랜지스터(N5, N6)를 포함한다. 상기 제 9 트랜지스터(N5)는 게이트에 상기 제 1 감지 전압(V_d1)을 인가 받고 드레인에 상기 제 2 노드(Node_B)가 연결되며, 소오스에 접지단(VSS)이 연결된다. 상기 제 10 트랜지스터(N6)는 게이트에 상기 기준 전압(Vref)을 인가 받으며, 드레인에 제 3 노드(Node_C)가 연결되고, 소오스에 접지단(VSS)이 연결된다.
상기 제 1 래치부(131-2)는 상기 제 2 노드(Node_B) 및 상기 제 3 노드(Node_C)의 전압 레벨에 따라 상기 제 1 비교 신호(com1)를 생성하고, 상기 제 1 비교 신호(com1)를 래치한다. 예를 들어, 상기 제 1 래치부(131-2)는 상기 제 2 노드(Node_B) 및 상기 제 3 노드(Node_C) 중 더 낮은 노드의 전압 레벨에 따라 상기 제 1 비교 신호(com1)를 인에이블시키거나 디스에이블시킨다.
상기 제 1 래치부(131-2)는 제 11 내제 제 14 트랜지스터(P5, P6, N7, N8)를 포함한다. 상기 제 11 트랜지스터(P5)는 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 12 트랜지스터(P6)는 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 13 트랜지스터(N7)는 게이트에 상기 제 11 트랜지스터(P5)의 게이트가 연결되고, 드레인에 상기 제 11 트랜지스터(P5)의 드레인이 연결되며, 소오스에 상기 제 2 노드(Node_B)가 연결된다. 상기 제 14 트랜지스터(N8)는 게이트에 상기 제 12 트랜지스터(P6)의 게이트가 연결되며, 드레인에 상기 제 12 트랜지스터(P6)의 드레인이 연결되고, 소오스에 상기 제 3 노드(Node_C)가 연결된다. 이때, 상기 제 11 트랜지스터(P5)의 드레인과 상기 제 13 트랜지스터(N7)의 드레인이 연결된 노드와 상기 제 12 트랜지스터(P6)의 게이트와 상기 제 14 트랜지스터(N8)의 게이트가 연결된 노드가 연결되며, 상기 제 1 내지 제 14 트랜지스터(P5, P6, N7, N8)가 모두 공통 연결된 노드에서 상기 제 1 비교 신호(com1)가 생성된다.
상기 제 1 드라이버(141)는 상기 제 1 비교 신호(com1)를 드라이빙하여 상기 제 1 라이트 드라이버 제어 신호(ctrl_wd<0>)를 출력한다.
상기 제 1 드라이버(141)는 직렬로 연결된 제 1 및 제 2 인버터(IV1, IV2)를 포함하며, 상기 제 1 인버터(IV1)는 상기 제 1 비교 신호(com1)를 입력 받고, 상기 제 2 인버터(IV2)는 상기 제 1 라이트 드라이버 제어 신호(ctrl_wd<0>)를 출력한다.
상기 제 2 감지 전압 생성부(122)는 상기 제 2 더미 메모리 소자(112)에 전압을 인가시켜 상기 제 2 더미 메모리 소자(112)의 저항 값에 대응하는 상기 제 2 감지 전압(V_d2)을 생성한다.
상기 제 2 감지 전압 생성부(122)는 제 2 전류 생성부(122-1), 및 제 2 전압 변환부(122-2)를 포함한다.
상기 제 2 전류 생성부(122-1)는 상기 제 2 더미 메모리 소자(112)에 전압을 인가시켜 상기 제 2 더미 메모리 소자(112)에 공급되는 전류와 동일한 전류를 생성한다. 상기 제2 전류 생성부(122-1)는 상기 제 1 전류 생성부(121-1)와 동일하게 구성된다.
상기 제 2 전압 변환부(122-2)는 상기 제 1 전류 생성부(121-1)에서 생성된 전류의 양에 대응하는 전압 레벨의 상기 제 2 감지 전압(V_d2)을 생성한다. 예를 들어, 상기 제 2 전압 변환부(122-2)는 상기 제 4 노드(Node_D)에 연결되며, 상기 제 4 노드(Node_D)는 상기 제 2 전류 생성부(122-1)에서 생성된 전류가 공급된다. 이때, 상기 제 2 전압 변환부(122-2)는 제 2 바이어스 전압(V_bias2)의 전압 레벨에 대응하는 만큼의 전류량을 상기 제 4 노드(Node_D)에서 접지단(VSS)으로 흘린다. 상기 제 4 노드(Node_D)에 공급되는 전류 즉, 상기 제 2 전류 생성부(122-1)에서 생성되는 전류의 양이 상기 제 2 전압 변환부(122-2)가 접지단(VSS)으로 흘리는 전류의 양보다 크면 상기 제 4 노드(Node_D)의 전압은 높아진다. 상기 제 4 노드(Node_D)에 공급되는 전류 즉, 상기 제 2 전류 생성부(122-1)에서 생성되는 전류의 양이 상기 제 2 전압 변환부(122-2)가 접지단(VSS)으로 흘리는 전류의 양보다 작으면 상기 제 4 노드(Node_D)의 전압은 낮아진다. 이때, 상기 제 4 노드(Node_D)의 전압 레벨이 상기 제 2 감지 전압(V_d2)의 전압 레벨이다.
상기 제 2 전압 변환부(122-2)는 상기 제 1 전압 변환부(121-2)와 동일하게 구성된다.
상기 제 2 래치형 비교부(132)는 상기 제 2 감지 전압(V_d2)과 상기 기준 전압(Vref)을 비교하여 제 2 비교 신호(com2)를 생성한다.
상기 제 2 래치형 비교부(132)는 제 2 비교부(132-1), 및 제 2 래치부(132-2)를 포함한다.
상기 제 2 비교부(132-1)는 상기 제 2 감지 전압(V_d2)과 상기 기준 전압(Vref)의 전압 레벨에 따라 제 5 노드(Node_E) 및 제 6 노드(Node_F)의 전압 레벨을 결정한다. 즉, 상기 제 2 비교부(132-1)는 상기 제 2 감지 전압(V_d2)과 상기 기준 전압(Vref)의 전압 레벨을 비교하여 상기 제 5 노드(Node_E)와 상기 제 6 노드(Node_F) 중 하나의 노드가 다른 노드의 전압 레벨보다 낮아지도록 한다. 예를 들어, 상기 제2 비교부(132-1)는 상기 제 2 감지 전압(V_d2)의 전압 레벨이 상기 기준 전압(Vref)의 전압 레벨보다 높으면 상기 제 5 노드(Node_E)의 전압 레벨보다 상기 제 6 노드(Node_F)의 전압 레벨을 더 낮춘다. 또한 상기 제 2 비교부(132-1)는 상기 제 2 감지 전압(V_d2)의 전압 레벨이 상기 기준 전압(Vref)의 전압 레벨보다 낮으면 상기 제 6 노드(Node_F)의 전압 레벨보다 상기 제 5 노드(Node_E)의 전압 레벨을 더 낮춘다.
상기 제 2 비교부(132-1)는 상기 제 1 비교부(131-1)와 동일하게 구성된다.
상기 제 2 래치부(132-2)는 상기 제 5 노드(Node_E) 및 상기 제 6 노드(Node_F)의 전압 레벨에 따라 상기 제 2 비교 신호(com2)를 생성하고, 상기 제 2 비교 신호(com2)를 래치한다. 예를 들어, 상기 제 2 래치부(132-2)는 상기 제 5 노드(Node_E) 및 상기 제 6 노드(Node_F) 중 더 낮은 노드의 전압 레벨에 따라 상기 제 2 비교 신호(com2)를 인에이블시키거나 디스에이블시킨다.
상기 제 2 래치부(132-2)는 상기 제 1 래치부(131-2)와 동일하게 구성된다.
상기 제 2 드라이버(142)는 상기 제 2 비교 신호(com2)를 드라이빙하여 상기 제 2 라이트 드라이버 제어 신호(ctrl_wd<1>)를 출력한다.
상기 제 2 드라이버(142)는 상기 제 1 드라이버(141)과 동일하게 구성된다.
상기 라이트 드라이빙부(200)는 도 3에 도시된 바와 같이, 라이트 드라이버 제어 인에이블 신호 생성부(210), 및 제 1 내지 제 3 라이트 드라이버(220, 230, 240)를 포함한다.
상기 라이트 드라이버 제어 인에이블 신호 생성부(210)는 상기 라이트 드라이버 인에이블 신호(WD_en) 및 상기 제 1 및 제 2 라이트 드라이버 제어 신호(ctrl_wd<0:1)에 응답하여 제 1 및 제 2 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<0:1>)를 생성한다. 예를 들어, 상기 라이트 드라이버 제어 인에이블 신호 생성부(210)는 상기 라이트 드라이버 인에이블 신호(WD_en)가 인에이블되면 상기 제 1 및 제 2 라이트 드라이버 제어 신호(ctrl_wd<0:1>)에 응답하여 상기 제 1 및 제 2 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<0:1>)를 생성한다. 또한 상기 라이트 드라이버 제어 인에이블 신호 생성부(210)는 상기 라이트 드라이버 인에이블 신호(WD_en)가 디스에이블되면 상기 제 1 및 제 2 라이트 드라이버 제어 신호(ctrl_wd<0:1>)와는 무관하게 상기 제 1 및 제 2 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<0:1>)를 모두 디스에이블시킨다.
상기 라이트 드라이버 제어 인에이블 신호 생성부(210)는 제 1 및 제 2 낸드 게이트(ND1, ND2)를 포함한다. 상기 제 1 낸드 게이트(ND1)는 상기 라이트 드라이버 인에이블 신호(WD_en) 및 상기 제 1 라이트 드라이버 제어 신호(ctrl_wd<0>)를 입력 받아 상기 제 1 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<0>)를 생성한다. 상기 제 2 낸드 게이트(ND2)는 상기 라이트 드라이버 인에이블 신호(WD_en) 및 상기 제 2 라이트 드라이버 제어 신호(ctrl_wd<1>)를 입력 받아 상기 제 2 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<1>)를 생성한다.
상기 제 1 라이트 드라이버(220)는 상기 라이트 드라이버 인에이블 신호(WD_en)가 인에이블되면 라이트용 고전압(VPPYWD)을 상기 드라이빙 전압(V_dr)으로서 출력한다. 상기 제 1 라이트 드라이버(220)는 상기 라이트 드라이버 인에이블 신호(WD_en)의 제어만을 받으므로, 메인 드라이버라 할 수 있다.
상기 제 1 라이트 드라이버(220)는 제 13 트랜지스터(P7)를 포함한다. 상기 제 13 트랜지스터(P7)는 게이트에 상기 라이트 드라이버 인에이블 신호(WD_en)를 입력 받으며 소오스에 상기 라이트용 고전압(VPPYWD)을 인가 받는다.
상기 제 2 라이트 드라이버(230)는 상기 제 2 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<1>)가 인에이블되면 상기 라이트용 고전압(VPPYWD)을 상기 드라이빙 전압(V_dr)으로서 출력한다.
상기 제 2 라이트 드라이버(230)는 제 14 트랜지스터(P8)를 포함한다. 상기 제 14 트랜지스터(P8)는 게이트에 상기 제 2 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<1>)를 입력 받으며 소오스에 상기 라이트용 고전압(VPPWD)을 인가 받는다.
상기 제 3 라이트 드라이버(240)는 상기 제 1 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<0>)가 인에이블되면 상기 라이트용 고전압(VPPYWD)을 상기 드라이빙 전압(V_dr)으로서 출력한다.
상기 제 3 라이트 드라이버(240)는 제 15 트랜지스터(P9)를 포함한다. 상기 제 15 트랜지스터(P9)는 게이트에 상기 제 1 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<0>)를 입력 받으며 소오스에 상기 라이트용 고전압(VPPWD)을 인가 받는다. 이때, 상기 제 1 내지 제 3 라이트 드라이버(220, 230, 240)의 출력단은 공통 연결되며, 상기 제 1 내지 제 3 라이트 드라이버(220, 230, 240)의 출력단이 공통 연결된 노드에서 상기 드라이빙 전압(V_dr)이 출력된다. 상기 제 2 및 제 3 라이트 드라이버(230, 240)는 상기 라이트 드라이버 인에이블 신호(WD_en)와 제 1 및 제 2 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<0:1>)의 제어를 받으므로, 서브 드라이버라 할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
저항성 메모리 소자는 자신에게 인가되는 전류량에 따라 저항 값이 변하게 되고, 저항 값은 데이터의 값으로서 저장된다.
이러한 메모리 소자는 전류를 인가 받는 일단과 전류를 접지단으로 흘려보내는 타단으로 구성된다. 이때, 메모리 소자가 접지단으로 전류를 흘리는 타단 즉, 메모리 소자의 하부 전극(bottom electrode contact)은 공정, 전압, 온도(Process, voltage, temperature)에 따라 그 저항 값이 바뀔 수 있다. 이와 같이 메모리 소자의 하부 전극의 저항 값이 변하게 되면 메모리 소자의 저항 값이 변하게 되므로, 데이터를 저장시킬 경우 메모리 소자에 인가시키는 전류의 양 또한 변화시켜야 한다.
본 발명의 실시예는 상기와 같이 메모리 소자의 저항 값이 하부 전극에 의해 설정된 저항 값과 달라질 경우 메모리 소자에 드라이빙 전압을 공급하는 라이트 드라이빙부가 메모리 소자에 공급하는 전류의 양을 제어하기 위한 것이다.
도 1를 참조하면, 더미 메모리 소자는 메모리 셀 어레이에 포함된 메모리 소자를 모델링하여 생성된 것이거나, 메모리 셀 어레이에 포함된 메모리 소자일 수 있다. 이때, 상기 더미 메모리 소자는 데이터를 읽고 쓰기 위한 메모리 소자로서 이용되지 않으며, 메모리 소자가 공정을 통해 생성된 초기의 저항 값을 갖는다.
도 2를 참조하면, 옵션 신호(OPT_en)가 인에이블되면 제 1 감지 전압 생성부(121)는 제 1 더미 메모리 소자(111)에 외부 전압(VDD)을 공급하여, 상기 제 1 더미 메모리 소자(111)의 저항 값에 대응하는 전압 레벨의 제 1 감지 전압(V_d1)을 생성한다. 더욱 상세히 설명하면, 상기 제 1 감지 전압 생성부(121)의 제 1 전류 생성부(121-1)는 상기 옵션 신호(OPT_en)가 인에이블되면 상기 제 1 더미 메모리 소자(111)에 외부 전압(VDD)을 공급한다. 상기 제 1 더미 메모리 소자(111)에 외부 전압(VDD)이 공급되면, 상기 제 1 더미 메모리 소자(111)의 저항 값에 따라 상기 제 1 더미 메모리 소자(111)를 통해 접지단(VSS)으로 흐르는 전류의 양이 결정된다. 즉, 상기 제 1 더미 메모리 소자(111)의 저항 값이 크면 상기 제 1 더미 메모리 소자(111)를 통해 접지단(VSS)으로 흐르는 전류의 양은 적어진다. 그러므로, 상기 제 1 전류 생성부(121-1)에서 상기 제 1 더미 메모리 소자(111)로 공급하는 전류의 양은 적어진다. 트랜지스터(P2)와 트랜지스터(P3)는 게이트와 드레인에 동일한 전압이 인가되므로, 트랜지스터(P2)를 통해 흐르는 전류의 양은 트랜지스터(P3)를 통해 흐르는 전류의 양과 같다. 결국, 상기 제 1 전류 생성부(121-1)는 상기 제 1 더미 메모리 소자(111)에 공급하는 전류의 양과 동일한 전류의 양을 제 1 노드(Node_A)에 공급한다.
제 1 전압 변환부(121-2)는 제 1 바이어스 전압(V_bias1)의 전압 레벨에 대응하는 만큼의 전류량을 상기 제 1 노드(Node_A)로부터 접지단(VSS)으로 흘린다.
결국, 상기 제 1 노드(Node_A)에 전류가 인가되는 양보다 상기 제 1 노드(Node_A)에서 접지단(VSS)으로 흘러나가는 전류의 양이 커지면 상기 제 1 노드(Node_A)의 전압 레벨은 낮아지고, 그 반대의 경우 상기 제 1 노드(Node_A)의 전압 레벨이 높아진다. 이때, 상기 제 1 노드(Node_A)의 전압 레벨이 제 1 감지 전압(V_d1)의 전압 레벨이다.
제 1 래치형 비교부(131)는 상기 제 1 감지 전압(V_d1)과 기준 전압(Vref)의 전압 레벨을 비교하여 제 1 비교 신호(com1)를 생성하고, 상기 제 1 비교 신호(com1)를 래치한다. 예를 들어, 상기 제 1 래치형 비교부(131)는 상기 제 1 감지 전압(V_d1)이 상기 기준 전압(Vref)보다 높을 경우 상기 제 1 비교 신호(com1)를 디스에이블시킨다. 상기 제 1 래치형 비교부(131)는 상기 제 1 감지 전압(V_d1)이 상기 기준 전압(Vref)보다 낮을 경우 상기 제 1 비교 신호(com1)를 인에이블시킨다.
상기 제 1 드라이버(141)는 상기 제 1 비교 신호(com1)를 드라이빙하여 제 1 라이트 드라이버 제어 신호(ctrl_wd<0>)로서 출력한다.
상기 제 2 감지 전압 생성부(122)의 제 2 전류 생성부(122-1)는 상기 옵션 신호(OPT_en)가 인에이블되면 제 2 더미 메모리 소자(112)에 외부 전압(VDD)을 공급한다. 상기 제 2 더미 메모리 소자(112)에 외부 전압(VDD)이 공급되면, 상기 제 2 더미 메모리 소자(112)의 저항 값에 따라 상기 제 2 더미 메모리 소자(112)를 통해 접지단(VSS)으로 흐르는 전류의 양이 결정된다. 즉, 상기 제 2 더미 메모리 소자(112)의 저항 값이 크면 상기 제 2 더미 메모리 소자(112)를 통해 접지단(VSS)으로 흐르는 전류의 양은 적어진다. 그러므로, 상기 제 2 전류 생성부(122-1)에서 상기 제 2 더미 메모리 소자(112)로 공급되는 전류의 양은 적어진다. 상기 제 2 전류 생성부(122-1)는 상기 제 2 더미 메모리 소자(112)에 공급하는 전류의 양과 동일한 전류의 양을 제 4 노드(Node_D)에 공급한다.
제 2 전압 변환부(122-2)는 제 2 바이어스 전압(V_bias2)의 전압 레벨에 대응하는 만큼의 전류량을 상기 제 4 노드(Node_D)로부터 접지단(VSS)으로 흘린다.
결국, 상기 제 4 노드(Node_D)에 전류가 인가되는 양보다 상기 제 4 노드(Node_D)에서 접지단(VSS)으로 흘러나가는 전류의 양이 커지면 상기 제 4 노드(Node_D)의 전압 레벨은 낮아지고, 그 반대의 경우 상기 제 4 노드(Node_D)의 전압 레벨이 높아진다. 이때, 상기 제 4 노드(Node_D)의 전압 레벨이 제 2 감지 전압(V_d2)의 전압 레벨이다.
제 2 래치형 비교부(132)는 상기 제 2 감지 전압(V_d2)과 상기 기준 전압(Vref)의 전압 레벨을 비교하여 제 2 비교 신호(com2)를 생성하고, 상기 제 2 비교 신호(com2)를 래치한다. 예를 들어, 상기 제 2 래치형 비교부(132)는 상기 제 2 감지 전압(V_d2)이 상기 기준 전압(Vref)보다 높을 경우 상기 제 2 비교 신호(com2)를 디스에이블시킨다. 상기 제 2 래치형 비교부(132)는 상기 제 2 감지 전압(V_d2)이 상기 기준 전압(Vref)보다 낮을 경우 상기 제 2 비교 신호(com2)를 인에이블시킨다.
제 2 드라이버(142)는 상기 제 2 비교 신호(com1)를 드라이빙하여 제 2 라이트 드라이버 제어 신호(ctrl_wd<1>)로서 출력한다.
도 3을 참조하면, 라이트 드라이빙부(200)는 라이트 인에이블 신호(WD_en) 및 제 1 및 2 라이트 드라이버 제어 신호(ctrl_wd<0:1>)에 응답하여 제 1 및 제 2 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<0:1>)를 생성한다. 또한 상기 라이트 드라이빙부(200)는 상기 제 1 및 제 2 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<0:1>)에 응답하여 드라이빙 전압(V_dr)을 생성하는 즉, 턴온되는 라이트 드라이버의 개수를 결정한다.
상기에 설명을 기초로 하여 본 발명에 따른 반도체 메모리 장치의 동작을 설명한다.
첫번째, 상기 제 1 및 제 2 더미 메모리 소자(111, 112)의 저항 값이 설정된 전압 레벨인 경우를 설명한다.
상기 제 1 더미 메모리 소자(111)의 저항 값과 상기 제 1 바이어스 전압(V_bias1)의 전압 레벨에 따라 상기 제 1 감지 전압(V_d1)의 전압 레벨이 기준 전압(Vref)의 전압 레벨보다 낮아지도록 상기 제 1 바이어스 전압(V_bias1)을 세팅(setting)한다.
상기 제 2 더미 메모리 소자(112)의 저항 값과 상기 제 2 바이어스 전압(V_bias2)의 전압 레벨에 따라 상기 제 2 감지 전압(V_d2)의 전압 레벨이 상기 기준 전압 레벨보다 높아지도록 상기 제 2 바이어스 전압(V_bias2)을 세팅한다. 이때, 세팅되어진 상기 제 1 바이어스 전압(V_bias1)의 전압 레벨은 상기 제 2 바이어스 전압(V_bias2)의 전압 레벨보다 낮다.
상기 제 1 감지 전압(V_d1)의 전압 레벨이 상기 기준 전압(Vref)보다 낮을 경우 제 1 비교 신호(com1)는 하이 레벨로 인에이블된다.
상기 제 2 감지 전압(V_d2)의 전압 레벨이 상기 기준 전압(Vref)보다 높은 경우 제 2 비교 신호(com2)는 로우 레벨로 디스에이블된다.
상기 제 1 및 제 2 비교 신호(com1, com2)는 각각 드라이빙되어 상기 제 1 및 제 2 라이트 드라이버 제어 신호(ctrl_wd<0>, ctrl_wd<1>)로서 출력된다. 이때, 상기 제 1 라이트 드라이버 제어 신호(ctrl_wd<0>)는 하이 레벨로 디스에이블되며, 상기 제 2 라이트 드라이버 제어 신호(ctrl_wd<1>)는 로우 레벨로 인에이블된다.
라이트 드라이버 인에이블 신호(WD_en)가 인에이블되면 상기 제 1 라이트 드라이버 제어 신호(ctrl_wd<0>)는 반전되어 상기 제 1 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<0>)로서 출력되고, 상기 제 2 라이트 드라이버 제어 신호(ctrl_wd<1>)는 반전되어 상기 제 2 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<1>)로서 출력된다. 즉. 상기 라이트 드라이버 인에이블 신호(WD_en)가 하이 레벨로 인에이블되면 하이 레벨의 상기 제 1 라이트 드라이버 제어 신호(ctrl_wd<0>)는 로우 레벨로 인에이블된 상기 제 1 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<0>)로서 출력된다. 또한 상기 라이트 드라이버 인에이블 신호(WD_en)가 하이 레벨로 인에이블되면 로우 레벨의 상기 제 2 라이트 드라이버 제어 신호(ctrl_wd<0>)는 하이 레벨로 디스에이블된 상기 제 2 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<1>)로서 출력된다.
제 1 라이트 드라이버(220)는 로우 레벨로 인에이블된 상기 라이트 드라이버 인에이블 신호(WD_en)를 입력 받아 턴온된다.
제 2 라이트 드라이버(230)는 하이 레벨로 인에이블된 상기 제 2 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<1>)를 입력 받아 턴오프된다.
제 3 라이트 드라이버(240)는 로우 레벨로 인에이블된 상기 제 1 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<0>)를 입력 받아 턴온된다.
결국, 상기 제 1 및 제 2 더미 메모리 소자(111, 112)가 설정된 저항 값인 경우 상기 제 1 및 제 3 라이트 드라이버(220, 240)가 턴온되어 드라이빙 전압(V_dr)을 생성한다. 상기 드라이빙 전압(V_dr)은 상기 메모리 셀 어레이(300)에 인가된다.
두번째, 상기 제 1 및 제 2 더미 메모리 소자(111, 112)의 저항 값이 설정된 레벨보다 커지는 경우를 설명한다.
상기 제 1 및 제 2 더미 메모리 소자(111, 112)의 저항 값이 설정된 레벨보다 커지면 상기 제 1 노드(Node_A) 및 상기 제 4 노드(Node_D)로 인가되는 전류의 양이 작아진다.
그러므로, 상기 제 1 및 제 2 감지 전압(V_d1, V_d2)의 전압 레벨은 상기 기준 전압(Vref)의 전압 레벨보다 낮아지게 된다.
상기 제 1 및 제 2 감지 전압(V_d1, V_d2)의 전압 레벨이 상기 기준 전압(Vref)의 전압 레벨보다 낮아지게 되면 상기 제 1 및 제 2 비교 신호(com1, com2)는 하이 레벨이 된다.
상기 제 1 및 제 2 비교 신호(com1, com2)는 상기 제 1 및 제 2 라이트 드라이버 제어 신호(ctrl_wd<0:1>)로서 출력된다.
상기 라이트 드라이버 인에이블 신호(WD_en)가 인에이블되면 상기 제 1 및 제 2 라이트 드라이버 제어 신호(ctrl_wd<0:1>)는 반전되어 로우 레벨로 인에이블된 상기 제 1 및 제 2 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<0:1>)로서 출력된다.
상기 제 1 내지 제 3 라이트 드라이버(220, 230, 240)는 모두 턴온되어 상기 드라이빙 전압(V_dr)을 생성한다.
세번째, 상기 제 1 및 제 2 더미 메모리 소자(111, 112)의 저항 값이 설정된 레벨보다 작아지는 경우를 설명한다.
상기 제 1 및 제 2 더미 메모리 소자(111, 112)의 저항 값이 설정된 레벨보다 작아지면면 상기 제 1 노드(Node_A) 및 상기 제 4 노드(Node_D)로 인가되는 전류의 양이 많아진다.
그러므로, 상기 제 1 및 제 2 감지 전압(V_d1, V_d2)의 전압 레벨은 상기 기준 전압(Vref)의 전압 레벨보다 높아지게 된다.
상기 제 1 및 제 2 감지 전압(V_d1, V_d2)의 전압 레벨이 상기 기준 전압(Vref)의 전압 레벨보다 높아지게 되면 상기 제 1 및 제 2 비교 신호(com1, com2)는 로우 레벨이 된다.
상기 제 1 및 제 2 비교 신호(com1, com2)는 상기 제 1 및 제 2 라이트 드라이버 제어 신호(ctrl_wd<0:1>)로서 출력된다.
상기 라이트 드라이버 인에이블 신호(WD_en)가 인에이블되면 상기 제 1 및 제 2 라이트 드라이버 제어 신호(ctrl_wd<0:1>)는 반전되어 하이 레벨로 디스에이블된 상기 제 1 및 제 2 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<0:1>)로서 출력된다. 디스에이블된 상기 제 1 및 제 2 라이트 드라이버 제어 인에이블 신호(WD_ctrl_en<0:1>)는 상기 제 2 및 제 3 라이트 드라이버(230, 240)를 턴오프시킨다.
상기 제 1 내지 제 3 라이트 드라이버(220, 230, 240)중 상기 제 1 라이트 드라이버(220)만이 턴온되어 상기 드라이빙 전압(V_dr)을 생성한다.
이와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 더미 메모리 소자의 저항 값 즉, 더미 메모리 소자의 하부 전극의 저항 값에 따라 감지 전압을 생성하고, 감지 전압의 전압 레벨과 기준 전압의 전압 레벨을 비교하여 메모리 셀 어레이에 드라이빙 전압을 인가시키는 드라이버 개수를 제어한다. 본 발명의 실시예에서는 더미 메모리 소자의 저항 값이 설정된 레벨일 경우 2개의 라이트 드라이버로 드라이빙 전압을 메모리 셀 어레이에 제공하고, 더미 메모리 소자의 저항 값이 설정된 레벨보다 낮을 경우 1개의 라이트 드라이버로 드라이빙 전압을 메모리 셀 어레이에 제공하며, 더미 메모리 소자의 저항 값이 설정된 레벨보다 높을 경우 3개의 라이트 드라이버로 드라이빙 전압을 메모리 셀 어레이에 제공하는 기술을 개시하였다. 하지만, 본 발명의 반도체 메모리 장치의 발명 개념을 참고하여 당업자라면 라이트 드라이버의 개수와 더미 메모리 소자의 저항 값에 따라 턴온되는 라이트 드라이버의 개수를 조절하는 것은 당업자에게 있어서 용이한 설계 변경일 것이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 더미 메모리 소자의 저항 값을 감지하여 라이트 드라이버 제어 신호를 생성하는 드라이빙 전류 제어부; 및
    라이트 드라이버 인에이블 신호 및 상기 라이트 드라이버 제어 신호에 응답하여 드라이빙 전압을 메모리 셀 어레이에 제공하는 라이트 드라이빙부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 더미 메모리 소자는 상기 메모리 셀 어레이에 포함된 메모리 소자인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 더미 메모리 소자는 상기 메모리 셀 어레이에 포함된 메모리 소자를 모델링한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 드라이빙 전류 제어부는
    상기 더미 메모리 소자의 저항 값에 대응하는 감지 전압을 생성하고, 기준 전압과 상기 감지 전압을 비교하여 상기 라이트 드라이버 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 드라이빙 전류 제어부는
    상기 더머 메모리 소자에 전압을 인가시켜 상기 더미 메모리 소자의 저항 값에 대응하는 상기 감지 전압을 생성하는 감지 전압 생성부,
    상기 감지 전압과 상기 기준 전압을 비교하여 비교 신호를 생성하는 래치형 비교부, 및
    상기 비교 신호를 드라이빙하여 상기 라이트 드라이버 제어 신호로서 출력하는 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 감지 전압 생성부는
    상기 더미 메모리 소자에 전압을 인가시켜 상기 더미 메모리 소자에 공급되는 전류와 동일한 전류를 생성하는 전류 생성부, 및
    상기 전류 생성부에서 생성된 전류의 양에 대응하는 전압 레벨의 상기 감지 전압을 생성하는 전압 변환부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 전압 변환부는 상기 전류 생성부와 연결되며, 연결된 노드에 상기 전류 생성부에서 생성된 전류가 인가되고,
    상기 전압 변환부는 바이어스 전압 레벨에 대응하는 만큼의 전류량을 상기 노드에서 접지단으로 흘리며,
    상기 노드의 전압이 상기 감지 전압인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 래치형 비교부는
    상기 감지 전압 및 상기 기준 전압의 전압 레벨에 따라 제 1 노드 및 제 2 노드의 전압 레벨을 결정하는 비교부, 및
    상기 제 1 노드 및 상기 제 2 노드의 전압 레벨에 따라 비교 신호를 생성하고, 상기 비교 신호를 래치하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 비교부는
    상기 감지 전압 및 상기 기준 전압의 전압 레벨을 비교하여 상기 제 1 노드 및 상기 제 2 노드 중 하나의 노드가 다른 노드의 전압 레벨보다 낮아지도록 하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 래치부는
    상기 제 1 노드 및 제 2 노드 중 더 낮은 노드의 전압 레벨에 따라 상기 비교 신호를 인에이블시키거나 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 라이트 드라이빙부는
    상기 라이트 드라이버 인에이블 신호가 인에이블되면 상기 드라이빙 전압을 생성하는 메인 드라이버, 및
    상기 라이트 드라이버 인에이블 신호 및 상기 라이트 드라이버 제어 신호가 모두 인에이블되면 상기 드라이빙 전압을 생성하는 서브 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 복수의 더미 메모리 소자의 저항 값들에 따라 복수의 라이트 드라이버 제어 신호를 생성하는 드라이빙 전류 제어부;
    라이트 드라이버 인에이블 신호에 응답하여 메모리 셀 어레이에 드라이빙 전압을 제공하는 메인 드라이버; 및
    상기 라이트 드라이버 인에이블 신호가 인에이블되면 상기 복수의 라이트 드라이버 제어 신호에 응답하여 상기 메모리 셀 어레이에 상기 드라이빙 전압을 제공하는 복수의 서브 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 드라이빙 전류 제어부는
    상기 복수의 더미 메모리 소자의 각 저항 값에 대응하는 복수의 감지 전압을 생성하고, 기준 전압과 상기 복수의 감지 신호를 각각 비교하여 상기 복수의 라이트 드라이버 제어 신호를 선택적으로 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 드라이빙 전류 제어부는
    상기 복수의 더미 메모리 소자 각각에 전압을 인가시켜 상기 복수의 더미 메모리 소자 각각의 저항 값에 대응하는 상기 복수의 감지 전압을 생성하는 복수의 감지 전압 생성부,
    상기 복수의 감지 전압 각각과 상기 기준 전압을 비교하여 복수의 비교 신호를 생성하는 복수의 래치형 비교부, 및
    상기 복수의 비교 신호 각각을 드라이빙하여 상기 복수의 라이트 드라이버 제어 신호로서 출력하는 복수의 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 복수의 감지 전압 생성부 각각은
    상기 더미 메모리 소자에 전압을 인가시켜 상기 더미 메모리 소자에 공급되는 전류와 동일한 전류를 생성하는 전류 생성부, 및
    상기 전류 생성부와 연결된 노드로부터 상기 전류 생성부에서 생성된 전류를 인가 받고, 바이어스 전압 레벨에 대응하는 만큼의 전류량을 상기 노드에서 접지단으로 흘리는 전압 변환부를 포함하며,
    상기 노드의 전압이 상기 감지 전압인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 복수의 감지 전압 생성부 각각에 포함된 상기 전압 변환부는
    서로 다른 전압 레벨의 상기 바이어스 전압을 인가 받는 것을 특징으로 하는 반도체 메모리 장치.
  17. 컨트롤러 또는 테스트 장비로부터 옵션 신호를 인가 받아, 상기 옵션 신호의 인에이블 구간동안 복수의 더미 메모리 소자의 저항 값을 감지하여 복수의 라이트 드라이버 제어 신호를 생성하는 드라이빙 전류 제어부; 및
    라이트 드라이버 인에이블 신호 및 상기 복수의 라이트 드라이버 제어 신호에 응답하여 드라이빙 전압을 생성하는 라이트 드라이버의 개수를 결정하는 라이트 드라이빙부를 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 드라이빙 전류 제어부는
    상기 옵션 신호가 디스에이블된 이후에도 상기 복수의 더미 메모리 소자의 저항 값을 감지하여 생성된 상기 복수의 라이트 드라이버 제어 신호의 값들을 유지하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 드라이빙 전류 제어부는
    상기 복수의 더미 메모리 소자 각각에 전압을 인가시켜 상기 복수의 더미 메모리 소자 각각의 저항 값에 대응하는 복수의 감지 전압을 생성하는 복수의 감지 전압 생성부,
    상기 복수의 감지 전압 각각과 기준 전압을 비교하여 복수의 비교 신호를 생성하고, 래치하여 출력하는 복수의 래치형 비교부, 및
    상기 복수의 비교 신호 각각을 드라이빙하여 상기 복수의 라이트 드라이버 제어 신호로서 출력하는 복수의 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 17 항에 있어서,
    상기 라이트 드라이빙부는
    상기 라이트 드라이버 인에이블 신호가 인에이블되면 상기 복수의 라이트 드라이버 제어 신호 중 인에이블된 라이트 드라이버 제어 신호의 개수에 따라 상기 드라이빙 전압을 생성하는 라이트 드라이버의 개수가 증가 또는 감소하는 것을 특징으로 하는 반도체 메모리 장치.
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