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CN104425016A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

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CN104425016A
CN104425016A CN201410037838.8A CN201410037838A CN104425016A CN 104425016 A CN104425016 A CN 104425016A CN 201410037838 A CN201410037838 A CN 201410037838A CN 104425016 A CN104425016 A CN 104425016A
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Abstract

一种半导体存储装置包括：驱动电流控制块，被配置为感测虚设存储器元件的电阻值，以及产生写入驱动器控制信号；以及写入驱动块，被配置为响应于写入驱动器使能信号和写入驱动器控制信号而将驱动电压提供至存储器单元阵列。

Description

半导体存储装置
相关申请的交叉引用
本申请要求2013年8月22日向韩国知识产权局提交的申请号为10-2013-0099818的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言涉及一种半导体集成电路，且具体而言涉及一种半导体存储装置。
背景技术
半导体存储装置被配置为储存数据且输出所储存的数据。
半导体存储装置的类型根据储存数据的方法来决定。
在储存数据的方法中，有一种方法是通过根据施加给存储器元件的电流量来改变存储器元件的电阻值而储存数据的值。
这样的存储器元件具有被施加电流的一端和将电流流至接地端子的另一端。存储器元件将电流流至接地端子所经过的所述另一端（即，存储器元件的底部电极）可能会根据工艺、电压和温度而改变其电阻值。
如果存储器元件的底部电极的电阻值改变，则应改变要施加至存储器元件的电流量以改变数据的值。然而，目前只有一种技术能够仅将指定电流量施加至存储器元件。
发明内容
本文说明一种可将符合存储器元件的特性的电流供应给存储器元件的半导体存储装置。
在本发明的一个实施例中，一种半导体存储装置包括：驱动电流控制块，被配置为感测虚设存储器元件的电阻值，以及产生写入驱动器控制信号；以及写入驱动块，被配置为响应于写入驱动器使能信号和写入驱动器控制信号而将驱动电压提供至存储器单元阵列。
在本发明的一个实施例中，一种半导体存储装置包括：驱动电流控制块，被配置为根据多个虚设存储器元件的电阻值来产生多个写入驱动器控制信号；主驱动器，被配置为响应于写入驱动器使能信号而将驱动电压提供至存储器单元阵列；以及多个副驱动器，被配置为：当写入驱动器使能信号被使能时，响应于所述多个写入驱动器控制信号而将驱动电压提供至存储器单元阵列。
在本发明的一个实施例中，一种半导体存储装置包括：驱动电流控制块，被配置为：被施加来自控制器或测试设备的选择信号、在选择信号的使能周期期间感测多个虚设存储器元件的电阻值、以及产生多个写入驱动器控制信号；以及写入驱动块，被配置为：响应于写入驱动器使能信号和所述多个写入驱动器控制信号，确定用于产生驱动电压的写入驱动器的数量。
在本发明的一个实施例中，一种半导体存储装置包括：驱动电流控制块，被配置为感测虚设存储器元件的电阻值，以及产生至少一个写入驱动器控制信号；以及写入驱动块，被配置为根据接收的写入驱动器控制信号的数量来增加或减少用于产生驱动电压的驱动器的数量，以及将驱动电压提供至存储器单元阵列。
在本发明的一个实施例中，一种微处理器包括：控制单元，被配置为从外部接收包括命令的信号，以及执行命令的提取或译码、或输入或输出控制；操作单元，被配置为根据控制单元中的命令的译码结果来执行操作；以及储存单元，被配置为储存要被操作的数据、与操作的结果相对应的数据、以及要被操作的数据的地址这三者之中的一个或更多个，其中储存单元包括半导体存储装置，所述半导体存储装置包括：驱动电流控制块，被配置为感测虚设存储器元件的电阻值，以及产生写入驱动器控制信号；以及写入驱动块，被配置为响应于写入驱动器使能信号和写入驱动器控制信号而将驱动电压提供至存储器单元阵列。
在本发明的一个实施例中，一种处理器包括：核心单元，被配置为根据从外部输入的命令而利用数据来执行与命令相对应的操作；高速缓冲半导体器件单元，被配置为储存要被操作的数据、与操作的结果相对应的数据、以及要被操作的数据的地址这三者之中的一个或更多个；以及总线接口，被配置为连接在核心单元与高速缓冲半导体器件单元之间，以及在核心单元与高速缓冲半导体器件单元之间传输数据，其中高速缓冲半导体器件单元包括半导体存储装置，所述半导体存储装置包括：驱动电流控制块，被配置为感测虚设存储器元件的电阻值，以及产生写入驱动器控制信号；以及写入驱动块，被配置为响应于写入驱动器使能信号和写入驱动器控制信号而将驱动电压提供至存储器单元阵列。
在本发明的一个实施例中，一种处理器包括：处理器，被配置为解译从外部输入的命令，以及根据命令的解译结果来控制信息的操作；辅助储存设备，被配置为储存信息和用于命令的解译的程序；主储存设备，被配置为传输来自辅助储存设备的程序和信息，以及储存程序和信息，使得当程序被执行时处理器利用程序和信息来执行操作；以及接口设备，被配置为执行外部与处理器、辅助储存设备、以及主储存设备这三者之中的一个或更多个之间的通信，其中辅助储存设备和主储存设备中的至少一个包括半导体存储装置，所述半导体存储装置包括：驱动电流控制块，被配置为感测虚设存储器元件的电阻值，以及产生写入驱动器控制信号；以及写入驱动块，被配置为响应于写入驱动器使能信号和写入驱动器控制信号而将驱动电压提供至存储器单元阵列。
得益于上述实施例，根据本发明的半导体存储装置可将符合存储器元件的特性的电流供应给存储器元件，藉此可以改善储存数据操作的余量和可靠度。
附图说明
结合附图来说明特征、方面和实施例，其中：
图1是根据本发明的实施例的半导体存储装置的配置图；
图2是图1的驱动电流控制块的配置图；
图3是图1的写入驱动块的配置图；
图4是示出根据本发明构思的实施例的微处理器的方框图；
图5是示出根据本发明构思的实施例的处理器的方框图；以及
图6是示出根据本发明构思的实施例的系统的方框图。
具体实施方式
在下文中，下面将参考附图通过实施例的各种实例来说明根据本发明的半导体存储装置。
参见图1，根据本发明的实施例的半导体存储装置可包括驱动电流控制块100、写入驱动块200、以及存储器单元阵列300。
驱动电流控制块100可被输入从控制半导体存储装置的控制器或测试半导体存储装置的测试设备而来的选择信号OPT_en，或可被输入在半导体存储装置内部产生的信号作为选择信号OPT_en。
驱动电流控制块100被配置为：在选择信号OPT_en的使能周期期间感测虚设存储器元件的电阻值，以及产生第一和第二写入驱动器控制信号ctrl_wd<0:1>。即使在选择信号OPT_en被去激活之后，驱动电流控制块100仍保持通过感测虚设存储器元件的电阻值而产生的第一和第二写入驱动器控制信号ctrl_wd<0:1>的值。虚设存储器元件可以是存储器单元阵列300中包括的存储器元件。此外，虚设存储器元件可以是通过将存储器单元阵列300中包括的存储器元件模型化而形成的存储器元件。虚设存储器元件不被用作在半导体存储装置的数据写入操作中储存数据的存储器元件，而是经由与用于在半导体存储装置的数据写入操作中储存数据的存储器元件相同的工艺而形成的存储器元件。
写入驱动块200被配置为响应于写入驱动器使能信号WD_en和多个写入驱动器控制信号ctrl_wd<0:1>来确定用于驱动驱动电压V_dr的驱动器的数量。例如，当写入驱动器使能信号WD_en被使能时，写入驱动块200根据第一和第二写入驱动器控制信号ctrl_wd<0:1>中的被使能的写入驱动器控制信号的数量来增加或减少用于产生驱动电压V_dr的驱动器的数量。
存储器单元阵列300包括用于储存数据的存储器元件。存储器元件是具有与数据的值相对应的电阻值的电阻式存储器元件。
参见图2，驱动电流控制块100产生与第一和第二虚设存储器元件111和112的电阻值相对应的第一和第二感测电压V_d1和V_d2、将第一和第二感测电压V_d1和V_d2与参考电压V_ref进行比较、以及产生第一和第二写入驱动器控制信号ctrl_wd<0:1>。
驱动电流控制块100包括第一和第二虚设存储器元件111和112、第一和第二感测电压发生单元121和122、第一和第二锁存器型比较单元131和132、以及第一和第二驱动器141和142。
第一感测电压发生单元121被配置为将电压施加至第一虚设存储器元件111，以及产生与第一虚设存储器元件111的电阻值相对应的第一感测电压V_d1。
第一感测电压发生单元121包括第一电流发生部121-1和第一电压转换部121-2。
第一电流发生部121-1被配置为将电压施加至第一虚设存储器元件111，以及产生与供应给第一虚设存储器元件111的电流相同的电流。
第一电流发生部121-1包括第一至第三晶体管P1、P2和P3。第一晶体管P1具有被输入选择信号OPT_en的栅极，以及被施加外部电压VDD的源极。第二晶体管P2具有电耦接至第一晶体管P1的漏极的源极、电耦接至第一虚设存储器元件111的一端的漏极、以及电耦接至漏极的栅极。接地端子VSS电耦接至第一虚设存储器元件111的另一端。第三晶体管P3具有电耦接至第二晶体管P2的栅极的栅极、被施加外部电压VDD的源极、以及电耦接至第一节点Node_A的漏极。
第一电压转换部121-2被配置为产生具有与第一电流发生部121-1所产生的电流量相对应的电压电平的第一感测电压V_d1。例如，第一电压转换部121-2电耦接至第一节点Node_A，且第一节点Node_A被供应第一电流发生部121-1所产生的电流。第一电压转换部121-2将与第一偏置电压V_bias1相对应的电流量从第一节点Node_A流至接地端子VSS。如果供应给第一节点Node_A的电流量（即，第一电流发生部121-1所产生的电流量）大于通过第一电压转换部121-2流至接地端子VSS的电流量，则第一节点Node_A的电压升高。如果供应给第一节点Node_A的电流量（即，第一电流发生部121-1所产生的电流量）小于通过第一电压转换部121-2流至接地端子VSS的电流量，则第一节点Node_A的电压下降或减小。
第一电压转换部121-2包括第四至第八晶体管P4、N1、N2、N3和N4。第四晶体管P4具有被施加第一偏置电压V_bias1的栅极，以及被施加外部电压VDD的源极。第五晶体管N1具有电耦接至第四晶体管P4的漏极的漏极、以及电耦接至漏极的栅极。第六晶体管N2具有电耦接至第四晶体管P4的漏极的栅极、电耦接至第五晶体管N1的源极的漏极、以及电耦接至接地端子VSS的源极。第七晶体管N3具有电耦接至第四晶体管P4的漏极的栅极，以及电耦接至第一节点Node_A的漏极。第八晶体管N4具有电耦接至第四晶体管P4的漏极的栅极、电耦接至第七晶体管N3的源极的漏极、以及电耦接至接地端子VSS的源极。
第一锁存器型比较单元131被配置为比较第一感测电压V_d1与参考电压V_ref，并产生第一比较信号com1。
第一锁存器型比较单元131包括第一比较部131-1和第一锁存部131-2。
第一比较部131-1被配置为根据第一感测电压V_d1和参考电压V_ref的电压电平来确定第二节点Node_B和第三节点Node_C的电压电平。也就是说，第一比较部131-1比较第一感测电压V_d1与参考电压V_ref的电压电平，以及使得第二节点Node_B和第三节点Node_C中的一个节点的电压电平变得低于另一个节点的电压电平。例如，当第一感测电压V_d1的电压电平高于参考电压V_ref的电压电平时，第一比较部131-1使得第三节点Node_C的电压电平变得低于第二节点Node_B的电压电平。此外，当第一感测电压V_d1的电压电平低于参考电压V_ref的电压电平时，第一比较部131-1使得第二节点Node_B的电压电平变得低于第三节点Node_C的电压电平。
第一比较部131-1包括第九和第十晶体管N5和N6。第九晶体管N5具有被施加第一感测电压V_d1的栅极、电耦接至第二节点Node_B的漏极、以及电耦接至接地端子VSS的源极。第十晶体管N6具有被施加参考电压V_ref的栅极、电耦接至第三节点Node_C的漏极、以及电耦接至接地端子VSS的源极。
第一锁存部131-2被配置为根据第二节点Node_B和第三节点Node_C的电压电平来产生第一比较信号com1且锁存第一比较信号com1。例如，第一锁存部131-2根据第二节点Node_B与第三节点Node_C之间的具有较低电压电平的节点的电压电平来将第一比较信号com1使能或禁止。
第一锁存部131-2包括第十一至第十四晶体管P5、P6、N7和N8。第十一晶体管P5具有被施加外部电压VDD的源极。第十二晶体管P6具有被施加外部电压VDD的源极。第十三晶体管N7具有电耦接至第十一晶体管P5的栅极的栅极、电耦接至第十一晶体管P5的漏极的漏极、以及电耦接至第二节点Node_B的源极。第十四晶体管N8具有电耦接至第十二晶体管P6的栅极的栅极、电耦接至第十二晶体管P6的漏极的漏极、以及电耦接至第三节点Node_C的源极。第十一晶体管P5的漏极和第十三晶体管N7的漏极电耦接的节点与第十二晶体管P6的栅极和第十四晶体管N8的栅极电耦接的节点彼此电耦接。第一比较信号com1从第十一至第十四晶体管P5、P6、N7和N8全部共同电耦接的节点产生。
第一驱动器141被配置为驱动第一比较信号com1，以及输出第一写入驱动器控制信号ctrl_wd<0>。
第一驱动器141包括串联电耦接的第一和第二反相器IV1和IV2。第一反相器IV1被输入第一比较信号com1，第二反相器IV2输出第一写入驱动器控制信号ctrl_wd<0>。
第二感测电压发生单元122被配置为将电压施加至第二虚设存储器元件112，以及产生与第二虚设存储器元件112的电阻值相对应的第二感测电压V_d2。
第二感测电压发生单元122包括第二电流发生部122-1和第二电压转换部122-2。
第二电流发生部122-1被配置为将电压施加至第二虚设存储器元件112，以及产生与供应给第二虚设存储器元件112的电流相同的电流。第二电流发生部122-1以与第一电流发生部121-1相同的方式来配置。
第二电压转换部122-2被配置为产生具有与第二电流发生部122-1所产生的电流量相对应的电压电平的第二感测电压V_d2。例如，第二电压转换部122-2电耦接至第四节点Node_D，且第四节点Node_D被供应第二电流发生部122-1所产生的电流。第二电压转换部122-2将与第二偏置电压V_bias2相对应的电流量从第四节点Node_D流至接地端子VSS。如果供应给第四节点Node_D的电流量（即，第二电流发生部122-1所产生的电流量）大于通过第二电压转换部122-2流至接地端子VSS的电流量，则第四节点Node_D的电压升高或增加。如果供应给第四节点Node_D的电流量（即，第二电流发生部122-1所产生的电流量）小于或少于通过第二电压转换部122-2流至接地端子VSS的电流量，则第四节点Node_D的电压下降。第四节点Node_D的电压电平是第二感测电压V_d2的电压电平。
第二电压转换部122-2以与第一电压转换部121-2相同的方式来配置。
第二锁存器型比较单元132被配置为比较第二感测电压V_d2与参考电压V_ref，并产生第二比较信号com2。
第二锁存器型比较单元132包括第二比较部132-1和第二锁存部132-2。
第二比较部132-1被配置为根据第二感测电压V_d2和参考电压V_ref的电压电平来确定第五节点Node_E和第六节点Node_F的电压电平。也就是说，第二比较部132-1比较第二感测电压V_d2与参考电压V_ref的电压电平，以及使得第五节点Node_E和第六节点Node_F中的一个节点的电压电平变得低于另一个节点的电压电平。例如，当第二感测电压V_d2的电压电平高于或大于参考电压V_ref的电压电平时，第二比较部132-1使得第六节点Node_F的电压电平变得低于或小于第五节点Node_E的电压电平。此外，当第二感测电压V_d2的电压电平低于或小于参考电压V_ref的电压电平时，第二比较部132-1使得第五节点Node_E的电压电平变得低于或小于第六节点Node_F的电压电平。
第二比较部132-1以与第一比较部131-1相同的方式来配置。
第二锁存部132-2被配置为根据第五节点Node_E和第六节点Node_F的电压电平来产生第二比较信号com2且锁存第二比较信号com2。例如，第二锁存部132-2根据第五节点Node_E与第六节点Node_F之间的具有较低电压电平的节点的电压电平来将第二比较信号com2使能或禁止。
第二锁存部132-2以与第一锁存部131-2相同的方式来配置。
第二驱动器142被配置为驱动第二比较信号com2，以及输出第二写入驱动器控制信号ctrl_wd<1>。
第二驱动器142以与第一驱动器141相同的方式来配置。
参见图3，写入驱动块200包括写入驱动器控制使能信号发生单元210、以及第一至第三写入驱动器220、230和240。
写入驱动器控制使能信号发生单元210被配置为响应于写入驱动器使能信号WD_en以及第一和第二写入驱动器控制信号ctrl_wd<0:1>而产生第一和第二写入驱动器控制使能信号WD_ctrl_en<0:1>。例如，当写入驱动器使能信号WD_en被使能时，写入驱动器控制使能信号发生单元210响应于第一和第二写入驱动器控制信号ctrl_wd<0:1>而产生第一和第二写入驱动器控制使能信号WD_ctrl_en<0:1>。此外，当写入驱动器使能信号WD_en被禁止时，无论第一和第二写入驱动器控制信号ctrl_wd<0:1>如何，写入驱动器控制使能信号发生单元210都将第一和第二写入驱动器控制使能信号WD_ctrl_en<0:1>两者禁止。
写入驱动器控制使能信号发生单元210包括第一和第二与非门ND1和ND2。第一与非门ND1被输入写入驱动器使能信号WD_en和第一写入驱动器控制信号ctrl_wd<0>，且产生第一写入驱动器控制使能信号WD_ctrl_en<0>。第二与非门ND2被输入写入驱动器使能信号WD_en和第二写入驱动器控制信号ctrl_wd<1>，且产生第二写入驱动器控制使能信号WD_ctrl_en<1>。
第一写入驱动器220被配置为输出用于写入的高电压VPPYWD，当写入驱动器使能信号WD_en被使能时，高电压VPPYWD与驱动电压V_dr一样高。由于第一写入驱动器220仅由写入驱动器使能信号WD_en控制，因此第一写入驱动器220可称为主驱动器。
第一写入驱动器220包括第十五晶体管P7和第三反相器IV3。第三反相器IV3接收写入驱动器使能信号WD_en。第十五晶体管P7具有被输入第三反相器IV3的输出的栅极，以及被施加用于写入的高电压VPPYMD的源极。
第二写入驱动器230被配置为：当第二写入驱动器控制使能信号WD_ctrl_en<1>被使能时，输出用于写入的高电压VPPYWD作为驱动电压V_dr。
第二写入驱动器230包括第十六晶体管P8。第十六晶体管P8具有被输入第二写入驱动器控制使能信号WD_ctrl_en<1>的栅极、以及被施加用于写入的高电压VPPYWD的源极。
第三写入驱动器240被配置为输出用于写入的高电压VPPYWD，当第一写入驱动器控制使能信号WD_ctrl_en<0>被使能时，高电压VPPYWD为驱动电压V_dr。
第三写入驱动器240包括第十七晶体管P9。第十七晶体管P9具有被输入第一写入驱动器控制使能信号WD_ctrl_en<0>的栅极，以及被施加用于写入的高电压VPPYWD的源极。第一至第三写入驱动器220、230和240的输出端子共同地电耦接，且驱动电压V_dr从第一至第三写入驱动器220、230和240的输出端子共同电耦接的节点输出。由于第二和第三写入驱动器230和240由写入驱动器使能信号WD_en以及第一和第二写入驱动器控制使能信号WD_ctrl_en<0:1>控制，因此第二和第三写入驱动器230和240可称为副驱动器。
如上述配置的根据本发明的实施例的半导体存储装置可操作如下。
电阻式存储器元件根据施加至其的电流量来改变其电阻值，且电阻值被储存作为数据的值。
这样的存储器元件具有被施加电流的一端以及将电流流至接地端子的另一端。存储器元件将电流流至接地端子的所述另一端（即，存储器元件的底部电极）可能会根据工艺、电压和温度而改变其电阻值。如果存储器元件的底部电极的电阻值以此方式改变，则由于存储器元件的电阻值被改变，因此在储存数据的情况下应改变要施加至存储器元件的电流量。
在本发明的实施例中，在存储器元件的电阻值如上所述因为底部电极所设定的电阻值而改变的情况下，用于将驱动电压供应给存储器元件的写入驱动块控制要供应给存储器元件的电流量。
参见图1，虚设存储器元件可以是通过将存储器单元阵列中包括的存储器元件模型化而形成的存储器元件，或者可以是存储器单元阵列中包括的存储器元件。虚设存储器元件不被用作读取和写入数据的存储器元件，而是具有经由工艺形成存储器元件时的初始电阻值。
参见图2，如果选择信号OPT_en被使能，则第一感测电压发生单元121将外部电压VDD供应给第一虚设存储器元件111，以及产生具有与第一虚设存储器元件111的电阻值相对应的电压电平的第一感测电压V_d1。详细来说，当选择信号OPT_en被使能时，第一感测电压发生单元121的第一电流发生部121-1将外部电压VDD供应给第一虚设存储器元件111。如果外部电压VDD被供应给第一虚设存储器元件111，则根据第一虚设存储器元件111的电阻值，确定流经第一虚设存储器元件111至接地端子VSS的电流量。换言之，如果第一虚设存储器元件111的电阻值大，则流经第一虚设存储器元件111至接地端子VSS的电流量减小。因此，从第一电流发生部121-1供应给第一虚设存储器元件111的电流量减小。由于晶体管P2和晶体管P3经由它们的栅极和漏极被施加相同的电压，因此流经晶体管P2的电流量与流经晶体管P3的电流量相同。结果，第一电流发生部121-1将与供应给第一虚设存储器元件111的电流量相同的电流量供应至第一节点Node_A。
第一电压转换部121-2将与第一偏置电压V_bias1的电压电平相对应的电流量从第一节点Node_A流至接地端子VSS。
因此，如果从第一节点Node_A流至接地端子VSS的电流量大于施加至第一节点Node_A的电流量，则第一节点Node_A的电压电平下降或减少，以及在相反的情况下，第一节点Node_A的电压电平上升或增加。第一节点Node_A的电压电平为第一感测电压V_d1的电压电平。
第一锁存器型比较单元131比较第一感测电压V_d1与参考电压V_ref的电压电平、产生第一比较信号com1、以及锁存第一比较信号com1。例如，在第一感测电压V_d1高于参考电压V_ref的情况下，第一锁存器型比较单元131将第一比较信号com1禁止。在第一感测电压V_d1低于参考电压V_ref的情况下，第一锁存器型比较单元131将第一比较信号com1使能。
第一驱动器141驱动第一比较信号com1以及输出第一写入驱动器控制信号ctrl_wd<0>。
当选择信号OPT_en被使能时，第二感测电压发生单元122的第二电流发生部122-1将外部电压VDD供应给第二虚设存储器元件112。如果外部电压VDD被供应给第二虚设存储器元件112，则根据第二虚设存储器元件112的电阻值，确定流经第二虚设存储器元件112至接地端子VSS的电流量。换言之，如果第二虚设存储器元件112的电阻值大，则流经第二虚设存储器元件112至接地端子VSS的电流量减小。因此，从第二电流发生部122-1供应给第二虚设存储器元件112的电流量减小。第二电流发生部122-1将与供应给第二虚设存储器元件112的电流量相同的电流量供应至第四节点Node_D。
第二电压转换部122-2将与第二偏置电压V_bias2的电压电平相对应的电流量从第四节点Node_D流至接地端子VSS。
因此，如果从第四节点Node_D流至接地端子VSS的电流量大于施加至第四节点Node_D的电流量，则第四节点Node_D的电压电平下降，以及在相反的情况下，第四节点Node_D的电压电平上升。第四节点Node_D的电压电平是第二感测电压V_d2的电压电平。
第二锁存器型比较单元132比较第二感测电压V_d2与参考电压V_ref的电压电平、产生第二比较信号com2、以及锁存第二比较信号com2。例如，在第二感测电压V_d2高于参考电压V_ref的情况下，第二锁存器型比较单元132将第二比较信号com2禁止。在第二感测电压V_d2低于参考电压V_ref的情况下，第二锁存器型比较单元132将第二比较信号com2使能。
第二驱动器142驱动第二比较信号com2以及输出第二写入驱动器控制信号ctrl_wd<1>。
参见图3，写入驱动块200响应于写入驱动器使能信号WD_en以及第一和第二写入驱动器控制信号ctrl_wd<0:1>而产生第一和第二写入驱动器控制使能信号WD_ctrl_en<0:1>。此外，写入驱动块200确定响应于第一和第二写入驱动器控制使能信号WD_ctrl_en<0:1>而产生驱动电压V_dr（即，被导通）的写入驱动器的数量。
将基于以上描述来说明根据本发明的实施例的半导体存储装置的操作。
首先，将说明第一和第二虚设存储器元件111和112的电阻值是预设电阻电平的情况。
第一偏置电压V_bias1以根据第一虚设存储器元件111的电阻值和第一偏置电压V_bias1的电压电平而将第一感测电压V_d1的电压电平变得低于参考电压V_ref的电压电平的方式来设定。
第二偏置电压V_bias2以根据第二虚设存储器元件112的电阻值和第二偏置电压V_bias2的电压电平而将第二感测电压V_d2的电压电平变得高于参考电压V_ref的电压电平的方式来设定。所设定的第一偏置电压V_bias1的电压电平低于所设定的第二偏置电压V_bias2的电压电平。
在第一感测电压V_d1的电压电平低于参考电压V_ref的情况下，第一比较信号com1被使能至高电平。
在第二感测电压V_d2的电压电平高于参考电压V_ref的情况下，第二比较信号com1被禁止至低电平。
相应的第一和第二比较信号com1和com2被驱动且被输出作为第一和第二写入驱动器控制信号ctrl_wd<0:1>。第一写入驱动器控制信号ctrl_wd<0>被禁止至高电平，第二写入驱动器控制信号ctrl_wd<1>被使能至低电平。
如果写入驱动器使能信号WD_en被使能，则第一写入驱动器控制信号ctrl_wd<0>被反相且被输出作为第一写入驱动器控制使能信号WD_ctrl_en<0>，且第二写入驱动器控制信号ctrl_wd<1>被反相且被输出作为第二写入驱动器控制使能信号WD_ctrl_en<1>。即，如果写入驱动器使能信号WD_en被使能至高电平，则输出高电平的第一写入驱动器控制信号ctrl_wd<0>作为被使能至低电平的第一写入驱动器控制使能信号WD_ctrl_en<0>。此外，如果写入驱动器使能信号WD_en被使能至高电平，则输出低电平的第二写入驱动器控制信号ctrl_wd<1>作为被禁止至高电平的第二写入驱动器控制使能信号WD_ctrl_en<1>。
第一写入驱动器220被输入使能至低电平的写入驱动器使能信号WD_en且被导通。
第二写入驱动器230被输入禁止至高电平的第二写入驱动器控制使能信号WD_ctrl_en<1>且被关断。
第三写入驱动器240被输入使能至低电平的第一写入驱动器控制使能信号WD_ctrl_en<0>且被导通。
因此，在第一和第二虚设存储器元件111和112具有预设电阻值的情况下，第一和第三写入驱动器220和240被导通且产生驱动电压V_dr。驱动电压V_dr施加至存储器单元阵列300。
其次，将说明第一和第二虚设存储器元件111和112的电阻值大于预设电阻电平的情况。
如果第一和第二虚设存储器元件111和112的电阻值大于预设电压电平，则施加至第一节点Node_A和第四节点Node_D的电流量减小。
因此，第一和第二感测电压V_d1和V_d2的电压电平变得低于参考电压V_ref的电压电平。
如果第一和第二感测电压V_d1和V_d2的电压电平变得低于参考电压V_ref的电压电平，则第一和第二比较信号com1和com2变成高电平。
第一和第二比较信号com1和com2被输出作为第一和第二写入驱动器控制信号ctrl_wd<0:1>。
如果写入驱动器使能信号WD_en被使能，则第一和第二写入驱动器控制信号ctrl_wd<0:1>被反相且被输出作为使能至低电平的第一和第二写入驱动器控制使能信号WD_ctrl_en<0:1>。
第一至第三写入驱动器220、230和240全部被导通且产生驱动电压V_dr。
第三，将说明第一和第二虚设存储器元件111和112的电阻值小于或低于预设电阻电平的情况。
如果第一和第二虚设存储器元件111和112的电阻值小于或低于预设电压电平，则施加至第一节点Node_A和第四节点Node_D的电流量增加。
因此，第一和第二感测电压V_d1和V_d2的电压电平变得高于或大于参考电压V_ref的电压电平。
如果第一和第二感测电压V_d1和V_d2的电压电平变得高于参考电压V_ref的电压电平，则第一和第二比较信号com1和com2变成低电平。
第一和第二比较信号com1和com2被输出作为第一和第二写入驱动器控制信号ctrl_wd<0:1>。
如果写入驱动器使能信号WD_en被使能，则第一和第二写入驱动器控制信号ctrl_wd<0:1>被反相且被输出作为禁止至高电平的第一和第二写入驱动器控制使能信号WD_ctrl_en<0:1>。被禁止的第一和第二写入驱动器控制使能信号WD_ctrl_en<0:1>将第二和第三写入驱动器230和240关断。
在第一至第三写入驱动器220、230和240中只有第一写入驱动器220被导通且产生驱动电压V_dr。
如从以上描述清楚的，根据本发明的实施例的半导体存储装置根据虚设存储器元件的电阻值（即，虚设存储器元件的底部电极的电阻值）来产生感测电压、比较感测电压的电压电平与参考电压的电压电平、以及控制用于将驱动电压施加至存储器单元阵列的驱动器的数量。本发明的实施例提出了一种技术，其中，当虚设存储器元件的电阻值是预设电平时两个写入驱动器将驱动电压提供至存储器单元阵列、当虚设存储器元件的电阻值低于预设电平时一个写入驱动器将驱动电压提供至存储器单元阵列、以及当虚设存储器元件的电阻值高于预设电平时三个写入驱动器将驱动电压提供至存储器单元阵列。然而，通过参考根据本发明的半导体存储装置的发明构思，本领域技术人员可以容易地进行设计，以根据虚设存储器元件的电阻值来控制全部写入驱动器的数量和要被导通的写入驱动器的数量。
另外，如图4所示，图4所示的微处理器、应用根据实施例的半导体存储装置的微处理器1000可控制并调整一系列过程，即从各种外部装置接收数据、处理数据且将处理结果传输至外部装置。微处理器1000可包括储存单元1010、操作单元1020、以及控制单元1030。微处理器1000可以是各种处理装置，诸如中央处理单元（CPU）、图形处理单元（GPU）、数字信号处理器（DSP）、或应用程序处理器（AP）。
储存单元1010可以是处理器寄存器或寄存器，且储存单元可以是可在微处理器1000中储存数据的单元，并且包括数据寄存器、地址寄存器、以及浮点寄存器。储存单元1010可包括除了上述寄存器之外的各种寄存器。储存单元1010可暂时地储存要在操作单元1020中被操作的数据、在操作单元1020中执行的结果数据、以及储存要操作的数据的地址。
储存单元1010可包括根据实施例的半导体存储装置之一。包括根据上述实施例的半导体存储装置的储存单元1010可包括：驱动电流控制块，被配置为感测虚设存储器元件的电阻值，以及产生写入驱动器控制信号；以及写入驱动块，被配置为响应于写入驱动器使能信号和写入驱动器控制信号而将驱动电压提供至存储器单元阵列。该半导体存储装置的详细配置可与图1至图3的结构相同。
操作单元1020可执行微处理器1000中的操作，以及基于控制单元1030中的命令的译码结果来执行各种四则算术运算或逻辑运算。操作单元1020可包括一个或更多个算术和逻辑单元（ALU）。
控制单元1030从储存单元1010、操作单元1020、或微处理器1000的外部装置接收信号、执行命令的提取或译码、或输入或输出控制、以及执行程序形式的进程。
根据实施例的微处理器1000还可包括高速缓冲存储单元1040，适用于暂时地储存从储存单元1010之外的外部装置输入的数据或要输出至外部装置的数据。此时，高速缓冲存储单元1040可通过总线接口1050与储存单元1010、操作单元1020、以及控制单元1030交换数据。
此外，高速缓冲存储单元1040可包括根据实施例的半导体存储装置之一。包括根据上述实施例的半导体存储装置的高速缓冲存储单元1040可包括：驱动电流控制块，被配置为感测虚设存储器元件的电阻值，以及产生写入驱动器控制信号；以及写入驱动块，被配置为响应于写入驱动器使能信号和写入驱动器控制信号而将驱动电压提供至存储器单元阵列。该半导体存储装置的详细配置可与图1至图3的结构相同。
如图5所示，根据实施例的处理器1100可以包括用以实现性能改进的各种功能，以及除了可控制并调整一系列过程的微处理器的功能之外的多种功能，所述一系列过程即从各种外部装置接收数据、处理数据且将处理结果传输至外部装置。处理器1100可包括核心单元1110、高速缓冲存储单元1120、以及总线接口1130。实施例中的核心单元1110是可对从外部装置输入的数据执行算术和逻辑运算的单元，且包括储存单元1111、操作单元1112、以及控制单元1113。处理器1100可以是各种芯片上系统（SoC），诸如多核处理器（MCP）、GPU、AP。
储存单元1111可以是处理器寄存器或寄存器，且储存单元1111可以是可在处理器1000中储存数据的单元，并且包括数据寄存器、地址寄存器、以及浮点寄存器。储存单元1111可包括除了上述寄存器之外的各种寄存器。储存单元1111可暂时地储存要在操作单元1112中被操作的数据、在操作单元1112中执行的结果数据、以及储存要被操作的数据的地址。操作单元1112可以是可执行处理器1100内部的操作、以及基于控制单元1113中的命令的译码结果来进行各种四则算术运算或逻辑运算的单元。操作单元1112可包括一个或更多个算术和逻辑单元（ALU）。控制单元1113从储存单元1111、操作单元1112、以及处理器1100的外部装置接收信号、进行命令的提取或译码、或输入或输出控制、以及执行程序形式的进程。
高速缓冲存储单元1120可暂时地储存数据以补偿与高速核心单元1110不同的低速外部装置的数据处理速率。高速缓冲存储单元1120可包括一级储存单元1121、二级储存单元1122、以及三级储存单元1123。一般而言，高速缓冲存储单元1120可包括一级和二级储存单元1121和1122。当需要高容量储存单元时，高速缓冲存储单元1120可包括三级储存单元1123。如果有必要的话，高速缓冲存储器1120可包括更多储存单元。即，可根据设计来改变高速缓冲存储单元1120中包括的储存单元的数量。在此，一级、二级、以及三级储存单元1121、1122、和1123的数据储存和识别的处理速率可相同或不同。当储存单元的处理速率不同时，一级储存单元的处理速率最大。高速缓冲存储单元中的一级储存单元1121、二级储存单元1122、以及三级储存单元1123中的一个或更多个可包括根据实施例的半导体存储装置之一。包括根据上述实施例的半导体存储装置的高速缓冲存储单元1120可包括如下半导体存储装置，即包括：驱动电流控制块，被配置为感测虚设存储器元件的电阻值，以及产生写入驱动器控制信号；以及写入驱动块，被配置为响应于写入驱动器使能信号和写入驱动器控制信号而将驱动电压提供至存储器单元阵列。该半导体存储装置的详细配置可与图1至图3的结构相同。
图5示出所有一级、二级、三级储存单元1121、1122和1123形成在高速缓冲存储单元1120中。然而，所有一级、二级、三级储存单元1121、1122和1123可形成在高速缓冲存储单元1120外部，且可补偿核心单元1110与外部装置的处理速率之间的差异。此外，高速缓冲存储单元1120的一级储存单元1121可位于核心单元1110中，而二级储存单元1122和三级储存单元1123可形成在核心单元1110外部以增强功能来补偿处理速率。
总线接口1130是可耦接核心单元1110与高速缓冲存储单元1120以有效率地传输数据的单元。
根据实施例的处理器单元1100可包括多个核心单元1110，且核心单元1110可共享高速缓冲存储单元1120。核心单元1110和高速缓冲存储单元1120可通过总线接口1130来耦接。核心单元1110可具有与上述核心单元1110的配置相同的配置。当设置核心单元1110时，高速缓冲存储单元1120的一级储存单元1121可形成在与核心单元1110的数量相对应的核心单元1110的每个中，而二级储存单元1122和三级储存单元1123可在通过总线接口1130被共享的核心单元1110的外部形成为一体。在此，一级储存单元1121的处理速率可大于二级和三级储存单元1122和1123的处理速率。
根据实施例的处理器1100还可包括：内嵌式存储单元1140，其可储存数据；通信模块单元1150，其可以以有线方式或无线方式发送和接收来自外部装置的数据；存储器控制单元1160，其可驱动外部储存设备；媒体处理单元1170，其可处理在处理器1100中被处理的数据或从外部装置输入的数据，且将处理结果输出至外部接口设备；以及多个模块。此时，所述模块可通过总线接口1130将数据发送至核心单元1110和高速缓冲存储单元1120以及从核心单元1110和高速缓冲存储单元1120接收数据，以及在模块之间发送和接收数据。
内嵌式存储单元1140可包括易失性存储器或非易失性存储器。易失性存储器可包括动态随机存取存储器（DRAM）、移动DRAM、静态随机存取存储器（SRAM）等，非易失性存储器可包括只读存储器（ROM）、或非型（NOR）快闪存储器、与非型（NAND）快闪存储器、相变随机存取存储器（PRAM）、电阻式RAM（RRAM）、自旋转移力矩RAM（STTRAM）、磁性RAM（MRAM）等。根据实施例的半导体存储装置可应用于内嵌式存储单元1140。
通信模块单元1150可包括诸如耦接至有线网络的模块和耦接至无线网络的模块的所有模块。有线网络模块可包括局域网络（LAN）、通用串行总线（USB）、以太网络、电源线通信（PLC）等，无线网络模块可包括红外线数据协会（IrDA）、码分多址（CDMA）、时分多址（TDMA）、频分多址（FDMA）、无线LAN、无线个域网（Zigbee）、泛在传感器网络（USN）、蓝牙、射频识别（RFID）、长期演进（LTE）、近场通信（NFC）、无线宽带因特网（Wibro）、高速下行链路分组接入（HSDPA）、宽带CDMA（WCDMA）、超宽带（UWB）等。
存储器控制单元1160可以是可管理在处理器1100与外部装置（可根据与处理器1100不同的通信标准来操作）之间传输的数据的单元。存储器控制单元1160可包括各种存储器控制器或如下的控制器，所述控制器可以控制集成设备电子（IDE）、串行高级技术附件（SATA）、小型计算机系统接口（SCSI）、独立磁盘冗余阵列（RAID）、固态磁盘（SSD）、外部SATA（eSATA）、个人计算机存储卡国际协会（PCMCIA）、USB、安全数字（SD）卡、小型安全数字（mSD）卡、微型SD卡、安全数字高容量（SDHC）卡、记忆棒卡、智能媒体卡（SM）、多媒体卡（MMC）、内嵌式MMC（eMMC）、紧凑型快闪（CF）卡等。
媒体处理单元1170可以是可处理在处理器1100中被处理的数据或从外部输入装置输入的数据、且将处理结果输出至外部接口设备的单元，使得处理结果可以以视频、语音、以及其它类型来传输。媒体处理单元1170可包括GPU、DSP、HD音频、高分辨率多媒体接口（HDMI）控制器等。
如图6所示，应用根据本发明构思的实施例的半导体存储装置的系统1200为数据处理装置。系统1200可执行输入、处理、输出、通信、储存等以对数据进行一系列操作，且包括处理器1210、主储存设备1220、辅助储存设备1230、以及接口设备1240。根据实施例的系统可以是可利用处理器来操作的各种电子系统，诸如计算机、服务器、个人数字助理（PDA）、便携式计算机、网络平板（web tablet）、无线电话、移动电话、智能电话、数字音乐播放器、便携式多媒体播放器（PMP）、照相机、全球定位系统（GPS）、摄像机、录音机、远程信息服务、视听（AV）系统、或智能电视。
处理器1210是系统的核心配置，其可控制输入命令的解译且对储存在系统中的数据的操作、比较等进行处理，且可由MPU、CPU、单/多核处理器、GPU、AP、DSP等形成。
主储存设备1220是可从辅助储存设备1230接收程序或数据且执行程序或数据的储存位置。主储存设备1220即使在电源关闭时仍保留所储存的内容，且可包括根据上述实施例的半导体存储装置。主储存设备1220可使用如下半导体存储装置，包括：驱动电流控制块，被配置为感测虚设存储器元件的电阻值，以及产生写入驱动器控制信号；以及写入驱动块，被配置为响应于写入驱动器使能信号和写入驱动器控制信号而将驱动电压提供至存储器单元阵列。该半导体存储装置的详细配置可与图1至图3的结构相同。
根据实施例的主储存设备1220还可包括所有内容都在电源关闭时被擦除的易失性存储器类型的SRAM或DRAM。可替选地，主储存设备1220可不包括根据实施例的半导体存储装置，而是可包括所有内容在电源关闭时都被擦除的易失性存储器类型的SRAM或DRAM。
辅助储存设备1230是可储存程序代码或数据的储存设备。辅助储存设备1230可具有比主储存设备1220的数据处理速率低的数据处理速率，但可储存大量数据且包括根据上述实施例的半导体存储装置。辅助储存设备1230也可使用如下半导体存储装置，包括：驱动电流控制块，被配置为感测虚设存储器元件的电阻值，以及产生写入驱动器控制信号；以及写入驱动块，被配置为响应于写入驱动器使能信号和写入驱动器控制信号而将驱动电压提供至存储器单元阵列。该半导体存储装置的详细配置可与图1至图3的结构相同。
根据实施例的辅助储存设备1230的面积可缩小以减小系统1200的尺寸且增加系统1200的便携性。另外，辅助储存设备1230还可包括数据储存系统，诸如使用磁的磁带和磁盘、使用光的光盘、使用磁和光的磁光盘、SSD、USB存储器、SD卡、mSD卡、微型SD卡、SDHC卡、记忆棒卡、智能媒体卡SM、MMC卡、eMMC、或CF卡。与此不同，辅助储存设备1230可不包括根据上述实施例的半导体存储装置，而是可包括数据储存系统，诸如使用磁的磁带和磁盘、使用光的光盘、使用磁和光的磁光盘、SSD、USB存储器、SD卡、mSD卡、微型SD卡、SDHC卡、记忆棒卡、智能媒体卡、MMC卡、eMMC、或CF卡。
接口设备1240可与实施例的系统交换外部装置的命令和数据，且可以是小键盘（keypad）、键盘、鼠标、扬声器、麦克风、显示器、各种人性化接口设备（HID）、或通信设备。通信设备可包括诸如耦接至有线网络的模块或耦接至无线网络的模块的所有模块。有线网络模块可包括LAN、USB、以太网络、电源线通信（PLC）等，无线网络模块可包括红外线数据协会（IrDA）、码分多址（CDMA）、时分多址（TDMA）、频分多址（FDMA）、无线LAN、无线个域网（Zigbee）、泛在传感器网络（USN）、蓝牙、射频识别（RFID）、长期演进（LTE）、近场通信（NFC）、无线宽带因特网（Wibro）、高速下行链路分组接入（HSDPA）、宽带CDMA（WCDMA）、超宽带（UWB）等。
如上具体所述的，根据实施例的存储器装置可提供：驱动电流控制块，被配置为感测虚设存储器元件的电阻值，以及产生写入驱动器控制信号；以及写入驱动块，被配置为响应于写入驱动器使能信号和写入驱动器控制信号而将驱动电压提供至存储器单元阵列。
虽然以上已经描述了各种实施例，但是本领域技术人员将理解的是描述的实施例仅是实例。因此，本文描述的半导体存储装置不应基于所描述的实施例来限制。确切地说，本文描述的半导体存储装置应在结合以上描述和附图的情况下根据权利要求来限制。
通过以上实施例可以看出，本申请提供了以下的技术方案。
1.一种半导体存储装置，包括：
驱动电流控制块，被配置为感测虚设存储器元件的电阻值，以及产生写入驱动器控制信号；以及
写入驱动块，被配置为响应于写入驱动器使能信号和所述写入驱动器控制信号而将驱动电压提供至存储器单元阵列。
2.如技术方案1所述的半导体存储装置，其中，所述虚设存储器元件是所述存储器单元阵列中包括的存储器元件。
3.如技术方案1所述的半导体存储装置，其中，所述虚设存储器元件是通过将所述存储器单元阵列中包括的存储器元件模型化而形成的存储器元件。
4.如技术方案1所述的半导体存储装置，其中，所述驱动电流控制块产生与所述虚设存储器元件的电阻值相对应的感测电压、比较参考电压与所述感测电压、以及产生所述写入驱动器控制信号。
5.如技术方案4所述的半导体存储装置，其中，所述驱动电流控制块包括：
感测电压发生单元，被配置为将电压施加至所述虚设存储器元件，以及产生与所述虚设存储器元件的电阻值相对应的感测电压；
锁存器型比较单元，被配置为比较所述感测电压与所述参考电压，以及产生比较信号；以及
驱动器，被配置为驱动所述比较信号，以及输出所述写入驱动器控制信号。
6.如技术方案5所述的半导体存储装置，其中，所述感测电压发生单元包括：
电流发生部，被配置为将电压施加至所述虚设存储器元件，以及产生与供应给所述虚设存储器元件的电流相同的电流；以及
电压转换部，被配置为产生具有与所述电流发生部产生的电流量相对应的电压电平的感测电压。
7.如技术方案6所述的半导体存储装置，
其中，所述电压转换部与所述电流发生部电耦接，并且所述电流发生部产生的电流施加至所述电压转换部与所述电流发生部电耦接的节点，
其中，所述电压转换部将与偏置电压的电平相对应的电流量从所述节点流至接地端子，以及
其中，所述节点的电压是所述感测电压。
8.如技术方案5所述的半导体存储装置，其中，所述锁存器型比较单元包括：
比较部，被配置为根据所述感测电压和所述参考电压的电压电平来确定第一节点和第二节点的电压电平；以及
锁存部，被配置为根据所述第一节点和所述第二节点的电压电平来产生所述比较信号，并且锁存所述比较信号。
9.如技术方案8所述的半导体存储装置，其中，所述比较部比较所述感测电压与所述参考电压的电压电平，并且使得所述第一节点和所述第二节点中的一个节点的电压电平低于另一个节点的电压电平。
10.如技术方案8所述的半导体存储装置，其中，所述锁存部根据所述第一节点与所述第二节点之间的具有较低电压电平的节点的电压电平来将所述比较信号使能或禁止。
11.如技术方案1所述的半导体存储装置，其中，所述写入驱动块包括：
主驱动器，被配置为：当所述写入驱动器使能信号被使能时，产生所述驱动电压；以及
副驱动器，被配置为：当所述写入驱动器使能信号和所述写入驱动器控制信号两者都被使能时，产生所述驱动电压。
12.一种半导体存储装置，包括：
驱动电流控制块，被配置为根据多个虚设存储器元件的电阻值来产生多个写入驱动器控制信号；
主驱动器，被配置为响应于写入驱动器使能信号而将驱动电压提供至存储器单元阵列；以及
多个副驱动器，被配置为：当所述写入驱动器使能信号被使能时，响应于所述多个写入驱动器控制信号而将所述驱动电压提供至所述存储器单元阵列。
13.如技术方案12所述的半导体存储装置，其中，所述驱动电流控制块产生与所述多个虚设存储器元件的相应电阻值相对应的多个感测电压、比较参考电压与所述多个感测电压、以及选择性地将所述多个写入驱动器控制信号使能。
14.如技术方案13所述的半导体存储装置，其中，所述驱动电流控制块包括：
多个感测电压发生单元，被配置为将电压分别施加至所述多个虚设存储器元件，以及产生与所述多个虚设存储器元件的相应电阻值相对应的所述多个感测电压；
多个锁存器型比较单元，被配置为比较所述多个相应感测电压与所述参考电压，以及产生多个比较信号；以及
多个驱动器，被配置为驱动所述多个比较信号，以及输出所述多个写入驱动器控制信号。
15.如技术方案14所述的半导体存储装置，
其中，所述多个感测电压发生单元中的每个包括：
电流发生部，被配置为将电压施加至每个虚设存储器元件，以及产生与供应给所述虚设存储器元件的电流相同的电流；以及
电压转换部，被配置为：从所述电压转换部与所述电流发生部电耦接的节点被施加所述电流发生部产生的电流，以及将与偏置电压的电平相对应的电流量从所述节点流至接地端子，以及
其中，所述节点的电压是所述感测电压。
16.如技术方案15所述的半导体存储装置，其中，分别被包括在所述多个感测电压发生单元中的电压转换部被施加具有不同电压电平的偏置电压。
17.一种半导体存储装置，包括：
驱动电流控制块，被配置为接收选择信号、在所述选择信号的使能周期期间感测多个虚设存储器元件的电阻值、以及产生多个写入驱动器控制信号；以及
写入驱动块，被配置为：响应于写入驱动器使能信号和所述多个写入驱动器控制信号，确定用于产生驱动电压的写入驱动器的数量。
18.如技术方案17所述的半导体存储装置，其中，即使在所述选择信号被禁止之后，所述驱动电流控制块仍保持通过感测所述多个虚设存储器元件的电阻值而产生的所述多个写入驱动器控制信号的值。
19.如技术方案18所述的半导体存储装置，其中，所述驱动电流控制块包括：
多个感测电压发生单元，被配置为将电压分别施加至所述多个虚设存储器元件，以及产生与所述多个虚设存储器元件的相应电阻值相对应的多个感测电压；
多个锁存器型比较单元，被配置为比较所述多个相应感测电压与参考电压，以及产生、锁存并输出多个比较信号；以及
多个驱动器，被配置为驱动所述多个比较信号，以及输出所述多个写入驱动器控制信号。
20.如技术方案17所述的半导体存储装置，其中，当所述写入驱动器使能信号被使能时，所述写入驱动块根据所述多个写入驱动器控制信号中的被使能的写入驱动器控制信号的数量来增加或减少用于产生所述驱动电压的写入驱动器的数量。
21.一种半导体存储装置，包括：
驱动电流控制块，被配置为感测虚设存储器元件的电阻值，以及产生至少一个写入驱动器控制信号；以及
写入驱动块，被配置为根据接收的写入驱动器控制信号的数量来增加或减少用于产生驱动电压的驱动器的数量，以及将所述驱动电压提供至存储器单元阵列。
22.如技术方案21所述的半导体存储装置，其中，所述写入驱动块响应于写入驱动器使能信号而将所述驱动电压提供至所述存储器单元阵列。
23.如技术方案21所述的半导体存储装置，其中：
仅所述存储器单元阵列的存储器元件用于在所述半导体存储装置的数据写入操作中储存数据；以及
所述存储器元件包括电阻式存储器元件，所述电阻式存储器元件具有与数据的值相对应的电阻值。
24.一种微处理器，包括：
控制单元，被配置为从外部接收包括命令的信号，以及执行所述命令的提取或译码、或输入或输出控制；
操作单元，被配置为根据所述控制单元中的所述命令的译码结果来执行操作；以及
储存单元，被配置为储存要被操作的数据、与所述操作的结果相对应的数据、以及要被操作的数据的地址这三者之中的一个或更多个，
其中，所述储存单元包括半导体存储装置，所述半导体存储装置包括：
驱动电流控制块，被配置为感测虚设存储器元件的电阻值，以及产生写入驱动器控制信号；以及
写入驱动块，被配置为响应于写入驱动器使能信号和所述写入驱动器控制信号而将驱动电压提供至存储器单元阵列。
25.一种处理器，包括：
核心单元，被配置为根据从外部输入的命令而利用数据来执行与所述命令相对应的操作；
高速缓冲半导体器件单元，被配置为储存要被操作的数据、与所述操作的结果相对应的数据、以及要被操作的数据的地址这三者之中的一个或更多个；以及
总线接口，被配置为连接在所述核心单元与所述高速缓冲半导体器件单元之间，以及在所述核心单元与所述高速缓冲半导体器件单元之间传输数据，
其中，所述高速缓冲半导体器件单元包括半导体存储装置，所述半导体存储装置包括：
驱动电流控制块，被配置为感测虚设存储器元件的电阻值，以及产生写入驱动器控制信号；以及
写入驱动块，被配置为响应于写入驱动器使能信号和所述写入驱动器控制信号而将驱动电压提供至存储器单元阵列。
26.一种处理器，包括：
处理器，被配置为解译从外部输入的命令，以及根据所述命令的解译结果来控制信息的操作；
辅助储存设备，被配置为储存所述信息和用于所述命令的解译的程序；
主储存设备，被配置为传输来自所述辅助储存设备的所述程序和所述信息，以及储存所述程序和所述信息，使得当所述程序被执行时所述处理器利用所述程序和所述信息来执行所述操作；以及
接口设备，被配置为执行外部与所述处理器、所述辅助储存设备、以及所述主储存设备这三者之中的一个或更多个之间的通信，
其中，所述辅助储存设备和所述主储存设备中的至少一个包括半导体存储装置，所述半导体存储装置包括：
驱动电流控制块，被配置为感测虚设存储器元件的电阻值，以及产生写入驱动器控制信号；以及
写入驱动块，被配置为响应于写入驱动器使能信号和所述写入驱动器控制信号而将驱动电压提供至存储器单元阵列。

Claims (10)

1.一种半导体存储装置，包括：
驱动电流控制块，被配置为感测虚设存储器元件的电阻值，以及产生写入驱动器控制信号；以及
写入驱动块，被配置为响应于写入驱动器使能信号和所述写入驱动器控制信号而将驱动电压提供至存储器单元阵列。
2.如权利要求1所述的半导体存储装置，其中，所述虚设存储器元件是所述存储器单元阵列中包括的存储器元件。
3.如权利要求1所述的半导体存储装置，其中，所述虚设存储器元件是通过将所述存储器单元阵列中包括的存储器元件模型化而形成的存储器元件。
4.如权利要求1所述的半导体存储装置，其中，所述驱动电流控制块产生与所述虚设存储器元件的电阻值相对应的感测电压、比较参考电压与所述感测电压、以及产生所述写入驱动器控制信号。
5.如权利要求4所述的半导体存储装置，其中，所述驱动电流控制块包括：
感测电压发生单元，被配置为将电压施加至所述虚设存储器元件，以及产生与所述虚设存储器元件的电阻值相对应的感测电压；
锁存器型比较单元，被配置为比较所述感测电压与所述参考电压，以及产生比较信号；以及
驱动器，被配置为驱动所述比较信号，以及输出所述写入驱动器控制信号。
6.如权利要求5所述的半导体存储装置，其中，所述感测电压发生单元包括：
电流发生部，被配置为将电压施加至所述虚设存储器元件，以及产生与供应给所述虚设存储器元件的电流相同的电流；以及
电压转换部，被配置为产生具有与所述电流发生部产生的电流量相对应的电压电平的感测电压。
7.如权利要求6所述的半导体存储装置，
其中，所述电压转换部与所述电流发生部电耦接，并且所述电流发生部产生的电流施加至所述电压转换部与所述电流发生部电耦接的节点，
其中，所述电压转换部将与偏置电压的电平相对应的电流量从所述节点流至接地端子，以及
其中，所述节点的电压是所述感测电压。
8.如权利要求5所述的半导体存储装置，其中，所述锁存器型比较单元包括：
比较部，被配置为根据所述感测电压和所述参考电压的电压电平来确定第一节点和第二节点的电压电平；以及
锁存部，被配置为根据所述第一节点和所述第二节点的电压电平来产生所述比较信号，并且锁存所述比较信号。
9.如权利要求8所述的半导体存储装置，其中，所述比较部比较所述感测电压与所述参考电压的电压电平，并且使得所述第一节点和所述第二节点中的一个节点的电压电平低于另一个节点的电压电平。
10.如权利要求8所述的半导体存储装置，其中，所述锁存部根据所述第一节点与所述第二节点之间的具有较低电压电平的节点的电压电平来将所述比较信号使能或禁止。
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