[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20150002835A - 기억 회로 - Google Patents

기억 회로 Download PDF

Info

Publication number
KR20150002835A
KR20150002835A KR1020147032134A KR20147032134A KR20150002835A KR 20150002835 A KR20150002835 A KR 20150002835A KR 1020147032134 A KR1020147032134 A KR 1020147032134A KR 20147032134 A KR20147032134 A KR 20147032134A KR 20150002835 A KR20150002835 A KR 20150002835A
Authority
KR
South Korea
Prior art keywords
data
circuit
bistable circuit
nonvolatile
tunnel junction
Prior art date
Application number
KR1020147032134A
Other languages
English (en)
Other versions
KR101666537B1 (ko
Inventor
슈이치로 야마모토
유스케 슈토
사토시 수가하라
Original Assignee
도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 filed Critical 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬
Publication of KR20150002835A publication Critical patent/KR20150002835A/ko
Application granted granted Critical
Publication of KR101666537B1 publication Critical patent/KR101666537B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1677—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0081—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a magnetic RAM [MRAM] element or ferromagnetic cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0076—Write operation performed depending on read result
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2263—Write conditionally, e.g. only if new data and old data differ

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

데이터를 기억하는 쌍안정 회로(30)와, 상기 쌍안정 회로에 기억된 데이터를 불휘발적으로 스토어하고, 불휘발적으로 스토어된 데이터를 상기 쌍안정 회로에 리스토어하는 불휘발성 소자(MTJ1, MTJ2)와, 상기 쌍안정 회로와 상기 불회발성 소자의 데이터가 일치하는 경우는 상기 쌍안정 회로의 데이터를 상기 불휘발성 소자에 스토어하지 않고, 상기 쌍안정 회로와 상기 불휘발성 소자의 데이터가 일치하지 않는 경우는 상기 쌍안정 회로의 데이터를 상기 불휘발성 소자에 리스토어하는 판정부(50)를 구비하는 기억 회로.

Description

기억 회로{MEMORY CIRCUIT}
본 발명은 기억 회로에 관한 것이고, 예를 들면 쌍안정 회로와 불휘발성 소자를 구비하는 기억 회로에 관한 것이다.
SRAM(Static Ramdom Access Memory)의 쌍안정 회로에 기억되어 있는 데이터를 강자성 터널 접합 소자(MTJ)에 불휘발적으로 스토어하여 쌍안정 회로의 전원을 차단한다. 그 후, 쌍안정 회로의 전원 투입 시에 MTJ로부터 쌍안정 회로에 데이터를 리스토어하는 기억장치가 알려져 있다(예를 들면 특허문헌 1). 이 기억장치를 마이크로프로세서, 시스템 온 칩, 마이크로컨트롤러, FPGA(Field Programmable Gate Array) 또는 CMOS(Complementary Metal Oxide Semiconductor) 로직 등에 사용함으로써 소비 전력을 삭감할 수 있다.
국제 공개 2009/028298호
특허문헌 1의 기억 회로에 있어서는 쌍안정 회로의 데이터를 MTJ에 불휘발적으로 스토어할 수 있는 점에서 쌍안정 회로의 전원을 차단할 수 있다. 이것에 의해 대기 시의 소비 전력을 대폭 억제할 수 있다. 그러나, 전원이 투입되고 있는 기간은 통상의 SRAM에 비하면 소비 전력이 커진다.
본 발명은 상기 과제를 감안하여 이루어진 것이며, 소비 전력을 삭감하는 것을 목적으로 한다.
본 발명은 데이터를 기억하는 쌍안정 회로와, 상기 쌍안정 회로에 기억된 데이터를 불휘발적으로 스토어하고, 불휘발적으로 스토어된 데이터를 상기 쌍안정 회로에 리스토어하는 불휘발성 소자와, 상기 쌍안정 회로와 상기 불휘발성 소자의 데이터가 일치하는 경우는 상기 쌍안정 회로의 데이터를 상기 불휘발성 소자에 스토어하지 않고, 상기 쌍안정 회로와 상기 불휘발성 소자의 데이터가 일치하지 않는 경우는 상기 쌍안정 회로의 데이터를 상기 불휘발성 소자에 스토어하는 제어부를 구비하는 것을 특징으로 하는 기억 회로이다. 본 발명에 의하면 소비 전력을 삭감할 수 있다.
상기 구성에 있어서, 상기 불휘발성 소자는 저항값이 변경됨으로써 상기 쌍안정 회로의 데이터를 스토어하는 구성으로 할 수 있다.
상기 구성에 있어서 상기 제어부는 상기 쌍안정 회로와 상기 불휘발성 소자의 데이터가 일치하는지 아닌지를 판정하고, 일치한다고 판정한 경우, 상기 쌍안정 회로의 데이터를 상기 불휘발성 소자에 스토어하지 않고, 일치하지 않는다고 판정한 경우, 상기 쌍안정 회로의 데이터를 상기 불휘발성 소자에 스토어하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 불휘발성 소자는 일단이 상기 쌍안정 회로 내의 노드에 타단이 제어선에 접속되고, 상기 제어부는 상기 쌍안정 회로에 데이터가 기억되어 있을 때의 상기 제어선의 전압에 의거하여 상기 쌍안정 회로와 상기 불휘발성 소자의 데이터가 일치하는지 아닌지를 판정하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 쌍안정 회로는 상보적인 제 1 노드 및 제 2 노드를 포함하고, 상기 불휘발성 소자는 일단이 상기 제 1 노드에 타단이 상기 제어선에 접속된 제 1 불휘발성 소자와, 일단이 상기 제 2 노드에 타단이 상기 제어선 사이에 접속된 제 2 불휘발성 소자를 포함하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 쌍안정 회로의 데이터를 판독하는 판독 회로를 구비하고, 상기 제어부는 상기 판독 회로의 출력과 상기 제어선의 전압에 의거하여 상기 쌍안정 회로와 상기 불휘발성 소자의 데이터가 일치하는지 아닌지를 판정하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 쌍안정 회로는 상보적인 제 1 노드 및 제 2 노드를 포함하고, 상기 제어선은 제 1 제어선과 제 2 제어선을 포함하고, 상기 불휘발성 소자는 일단이 상기 제 1 노드에 타단이 제 1 제어선에 접속된 제 1 불휘발성 소자와, 일단이 상기 제 2 노드에 타단이 제 2 제어선 사이에 접속된 제 2 불휘발성 소자를 포함하고, 상기 제어부는 상기 판독 회로의 출력과 상기 제 1 제어선 및 상기 제 2 제어선의 전압에 의거하여 상기 제 1 불휘발성 소자와 상기 제 2 불휘발성 소자의 데이터가 모순인지 아닌지를 판정하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 제어부는 스킵 신호를 수신한 경우, 상기 쌍안정 회로와 상기 불휘발성 소자의 데이터가 일치하는지 아닌지의 판정을 행하지 않는 구성으로 할 수 있다.
본 발명은 각각이 데이터를 기억하는 쌍안정 회로와, 상기 쌍안정 회로에 기억된 데이터를 불휘발적으로 스토어하고, 불휘발적으로 스토어된 데이터를 상기 쌍안정 회로에 리스토어하는 복수의 불휘발성 소자를 갖는 복수의 셀과, 전회에 상기 쌍안정 회로에 데이터가 리스토어된 이후에 상기 복수의 쌍안정 회로의 데이터가 휘발적으로 개서되어 있지 않은 경우, 상기 복수의 셀에 있어서 상기 쌍안정 회로의 데이터를 상기 불휘발성 소자에 스토어하지 않고, 상기 복수의 쌍안정 회로 중 적어도 1개의 데이터가 개서된 경우, 상기 복수의 셀의 적어도 일부에 있어서 상기 쌍안정 회로의 데이터를 상기 불휘발성 소자에 스토어하는 제어부를 구비하는 것을 특징으로 하는 기억 회로이다. 본 발명에 의하면 소비 전력을 삭감할 수 있다.
상기 구성에 있어서, 상기 제어부는 전회에 상기 쌍안정 회로에 데이터가 리스토어된 이후에 상기 복수의 쌍안정 회로의 데이터가 휘발적으로 개서되어 있는지 아닌지를 판정하고, 개서되어 있지 않다고 판정한 경우, 상기 복수의 셀에 있어서 상기 쌍안정 회로의 데이터를 상기 불휘발성 소자에 스토어하지 않고, 개서되었다고 판정한 경우, 상기 복수의 셀의 적어도 일부에 있어서 상기 쌍안정 회로의 데이터를 상기 불휘발성 소자에 스토어하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 복수의 셀은 복수의 영역으로 분할되어 있고, 상기 제어부는 상기 복수의 영역마다 상기 쌍안정 회로의 데이터를 상기 불휘발성 소자에 스토어하는지 아닌지를 판단하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 복수의 영역마다 상기 쌍안정 회로 중 적어도 1개의 데이터가 개서되었는지 아닌지를 기억하는 기억부를 구비하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 불휘발성 소자는 강자성 터널 접합 소자인 구성으로 할 수 있다.
상기 구성에 있어서, 상기 제어부는 스킵 신호를 수신한 경우, 전회에 상기쌍안정 회로에 데이터가 리스토어된 이후에 상기 복수의 쌍안정 회로의 데이터가 휘발적으로 개서되어 있는지 아닌지의 판정을 행하지 않는 구성으로 할 수 있다.
본 발명은 강자성 터널 접합 소자와, 상기 강자성 터널 접합 소자에 불휘발적으로 기입된 데이터를 판독하는 판독 회로와, 상기 판독 회로의 출력과 상기 강자성 터널 접합 소자에 불휘발적으로 기입하는 데이터가 일치한 경우, 상기 강자성 터널 접합 소자에 상기 불휘발적으로 기입하는 데이터를 기입하지 않고, 상기 판독 회로의 출력과 상기 불휘발적으로 기입하는 데이터가 일치하지 않는 경우, 상기 강자성 터널 접합 소자에 상기 불휘발적으로 기입하는 데이터를 기입하는 제어부를 구비하는 것을 특징으로 하는 기억 회로이다. 본 발명에 의하면 소비 전력을 삭감할 수 있다.
상기 구성에 있어서, 상기 제어부는 상기 판독 회로의 출력과 상기 강자성 터널 접합 소자에 불휘발적으로 기입하는 데이터가 일치하는지 아는지를 판정하고, 일치한다고 판정한 경우, 상기 강자성 터널 접합 소자에 상기 불휘발적으로 기입하는 데이터를 기입하지 않고, 일치하지 않는다고 한정한 경우, 상기 강자성 터널 접합 소자에 상기 불휘발적으로 기입하는 데이터를 기입하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 제어부는 스킵 신호를 수신한 경우, 상기 판독 회로의 출력과 상기 강자성 터널 접합 소자에 불휘발적으로 기입하는 데이터가 일치하고 있는지 아닌지의 판정을 행하지 않는 구성으로 할 수 있다.
(발명의 효과)
본 발명에 의하면 소비 전력을 삭감할 수 있다.
도 1a 및 도 1c는 강자성 터널 접합 소자의 일례를 나타내는 도면이다. 도 1b는 강자성 터널 접합 소자의 전류-전압 특성을 나타내는 도면이다.
도 2는 기억 셀의 회로도이다.
도 3은 기억 셀의 제어를 나타내는 타이밍 차트이다.
도 4a 및 도 4b는 기억 셀의 다른 예를 나타내는 회로도이다.
도 5a 및 도 5b는 실시예 1에 의한 기억 회로 및 기억 셀을 나타내는 블럭도이다.
도 6은 실시예 1에 의한 기억 셀과 판정부의 블럭도이다.
도 7a 및 도 7b는 전원, 스위치선 및 제어선의 타이밍 차트이다.
도 8은 실시예 2에 의한 기억 회로의 블럭도이다.
도 9는 스위치선과 제어선의 타이밍 차트이다.
도 10은 실시예 3에 의한 기억 셀과 판정부의 블럭도이다.
도 11은 실시예 3에 의한 기억 회로의 회로도이다.
도 12는 각 신호의 타이밍 차트이다.
도 13은 실시예 4에 의한 기억 회로를 나타내는 블럭도이다.
도 14는 스토어할 때의 제어부의 처리를 나타내는 플로우 차트이다.
도 15는 실시예 4의 변형예에 의한 기억 회로를 나타내는 블럭도이다.
도 16은 실시예 5에 의한 기억 회로의 블럭도이다.
도 17은 실시예 5에 의한 기억 회로의 보다 상세한 블럭도이다.
우선, 불휘발성 소자로서 강자성 터널 접합 소자에 대해서 설명한다. 도 1a는 강자성 터널 접합 소자의 일례를 나타내는 도면이다. 강자성 터널 접합 소자(40)는 강자성 전극 프리층(42)과, 강자성 전극 핀층(46)과, 강자성 전극 프리층(42)과 강자성 전극 핀층(46) 사이에 형성된 터널 절연막(44)을 갖는다. 강자성 전극 프리층(42) 및 강자성 전극 핀층(46)은 강자성 금속, 하프 메탈 강자성체 또는 강자성 반도체로 이루어진다. 강자성 전극 프리층(42)은 자화방향을 변경할 수 있다. 한편, 강자성 전극 핀층(46)은 자화방향이 고정되어 있다. 강자성 전극 프리층(42)과 강자성 전극 핀층(46)의 자화방향이 평행한 상태를 평행 자화, 반평행한 경우를 반평행 자화라고 한다.
도 1b는 강자성 터널 접합 소자(40)의 전류-전압 특성을 나타내는 도면이다. 도 1a와 같이 강자성 전극 핀층(46)에 대하여 강자성 전극 프리층(42)에 인가되는 전압 V 및 강자성 전극 프리층(42)으로부터 강자성 전극 핀층(46)에 흐르는 전류 I로 정의한다. 이 때의 강자성 터널 접합 소자(40)의 심볼을 도 1c와 같이 정의한다. 도 1b를 참조로 평행 자화상태의 강자성 터널 접합 소자(40)의 저항 Rp는 반평행 자화상태의 강자성 터널 접합 소자(40)의 저항 Rap보다 작아진다. 일반적으로 Rp와 Rap는 강자성 터널 접합에 인가되는 전압의 함수이지만 이하에서는 근사적으로 저항값이 일정한 저항으로서 취급한다. Rp와 Rap가 일정 저항이 아닌 경우에도 이하의 논의는 마찬가지로 성립된다.
반평행 자화상태에 있어서, 강자성 터널 접합 소자(40)에 인가되는 전압 V가 커지면 전류 I는 저항 Rap의 역수의 기울기로 커진다(도 1b의 A). 전류 I가 역치 전류 ITF를 초과하면 강자성 전극 핀층(46)으로부터 강자성 전극 프리층(42)에 주입되는 강자성 전극 핀층(46)의 다수 스핀의 전자에 의해 강자성 전극 프리층(42)의 자화가 반전되어 평행 자화상태가 된다(도 1b의 B). 이것에 의해 강자성 터널 접합 소자(40)의 저항은 Rp가 된다. 한편, 평행 자화상태에서 마이너스의 전류 I가 흐르고(도 1b의 C) 역치 전류 ITR를 마이너스로 초과하면 강자성 전극 프리층(42)으로부터 강자성 전극 핀층(46)에 주입되는 전자 중 강자성 전극 프리층(42)의 소수 스핀의 전자는 강자성 전극 핀층(46)에 의해 반사된다. 이것에 의해 강자성 전극 프리층(42)의 자화가 반전되어 반평행 자화상태가 된다(도 1b의 D).
이와 같이, 스핀 편극된 전하의 주입에 의해 자화방향을 변경시키는 강자성 전극 프리층(42)의 자화방향을 반전시키는 방법을 스핀 주입 자화 반전법이라고 한다. 스핀 주입 자화 반전법은 자계를 발생시켜 자화방향을 변경하는 방법에 비해 자화방향의 변경에 요하는 소비 전력을 삭감할 수 있을 가능성이 있다. 또한, 자장을 발생시켜 자화방향을 변경하는 방법에 비하면 누설 자장의 문제가 없는 점에서 선택 셀 이외의 셀에 오기입이나 오소거를 발생하는 디스터브의 영향을 받기 어려워 고밀도 집적화에 적합하다.
이어서, 쌍안정 회로와 강자성 터널 접합 소자를 갖는 기억 셀의 예에 대해서 설명한다. 도 2는 기억 셀의 회로도이다. 도 2에 나타낸 바와 같이 기억 셀(100)은 제 1 인버터 회로(10), 제 2 인버터 회로(20), 강자성 터널 접합 소자(MTJ1 및 MTJ2)를 갖고 있다. 제 1 인버터 회로(10)와 제 2 인버터 회로(20)는 링 형상으로 접속되어 쌍안정 회로(30)를 구성하고 있다. 제 1 인버터 회로(10)는 nMOSFET(Metal Oxide Semiconductor Field Effect Transistor) m2 및 pMOSFET m1을 갖고 있다. 제 2 인버터 회로(20)는 nMOSFET m4 및 pMOSFET m3을 갖고 있다.
제 1 인버터 회로(10)와 제 2 인버터 회로(20)가 접속된 노드가 각각 노드(Q, QB)이다. 노드(Q)와 노드(QB)는 서로 상보 노드이며, 쌍안정 회로(30)는 노드(Q) 및 노드(QB)가 각각 하이 레벨 및 로우 레벨, 또는 노드(Q) 및 노드(QB)가 각각 로우 레벨 및 하이 레벨이 됨으로써 안정 상태가 된다. 쌍안정 회로(30)는 안정 상태가 됨으로써 데이터를 기억할 수 있다.
노드(Q 및 QB)는 각각 MOSFET m5 및 m6을 사이에 두고 입출력선(D 및 DB)에 접속되어 있다. MOSFET m5 및 m6의 게이트는 워드선(WL)에 접속되어 있다. MOSFET m1로부터 m6에 의해 6MOSFET형의 SRAM이 형성된다.
노드(Q)와 제어선(CTRL) 사이에 FET m7과 강자성 터널 접합 소자(MTJ1)가 접속되고, 노드(QB)와 제어선(CTRL) 사이에 FET m8과 강자성 터널 접합 소자(MTJ2)가 접속되어 있다. FET m7 및 m8의 소스 및 드레인의 한쪽은 노드(Q 및 QB)에, 소스 및 드레인의 다른 쪽 강자성 터널 접합 소자(MTJ1 및 MTJ2)에 각각 접속되어 있다. FET m7 및 m8의 게이트는 스위치선(SR)에 접속되어 있다. 또한, FET m7 및 m8은 각각 강자성 터널 접합 소자(MTJ1 및 MTJ2)와 제어선(CTRL) 사이에 접속되어 있어도 좋다. 즉, FET m7 및 m8의 소스 및 드레인이 노드(Q 및 QB)와 제어선(CTRL) 사이에 강자성 터널 접합 소자(MTJ1 및 MTJ2)에 대하여 직렬로 접속되어 있으면 좋다. 또한, FET m7 및 m8은 설치되어 있지 않아도 좋다.
쌍안정 회로(30)에의 데이터의 기입 및 판독은 종래의 SRAM과 동일하게 행해진다. 즉, 워드선(WL)을 하이 레벨로 하고 FET m5 및 m6을 도통 상태로 함으로써 쌍안정 회로(30)에 입출력선(D 및 DB)의 데이터가 기입된다. 또한, 입출력선(D 및 DB)을 등전위의 부유 상태로 하고 워드선(WL)을 하이 레벨로 하고 FET m5 및 m6을 도통 상태로 함으로써 쌍안정 회로(30)의 데이터를 입출력선(D 및 DB)에 판독할 수 있다. FET m5 및 m6을 차단 상태로 함으로써 쌍안정 회로(30)의 데이터가 유지된다. 또한, 쌍안정 회로(30)에의 데이터의 기입, 판독 및 유지할 때 스위치선(SR)은 로우 레벨로 하고, FET m7 및 m8은 차단 상태로 하는 것이 바람직하다. 이것에 의해, 노드(Q 및 QB)와 제어선(CTRL) 사이의 전류를 억제하여 소비 전력을 삭감할 수 있다.
도 3은 기억 셀의 제어를 나타내는 타이밍 차트이다. 또한, 해치 영역은 하이 레벨인지 로우 레벨인지 확실하지 않은 것을 나타낸다. 도 3을 참조하여 전원 전압(Vsupply)이 공급되고, 제어선(CTRL) 및 스위치선(SR)은 로우 레벨이다. 쌍안정 회로(30)에의 데이터의 기입은 워드선(WL)을 하이 레벨, 입출력선(D, DB)을 하이 레벨 또는 로우 레벨로 함으로써 행해진다. 쌍안정 회로(30)로부터 강자성 터널 접합 소자(MTJ1 및 MTJ2)에의 데이터의 스토어는 기간 T1에 있어서 스위치선(SR) 및 제어선(CTRL)을 하이 레벨로 하고, 기간 T2에 있어서 스위치선(SR)를 하이 레벨로 하고, 제어선(CTRL)을 로우 레벨로 함으로써 행해진다.
노드(Q 및 QB)가 각각 하이 레벨 및 로우 레벨일 때 강자성 터널 접합 소자(MTJ1 및 MTJ2)는 각각 고저항 및 저저항이 된다. 노드(Q 및 QB)가 각각 로우 레벨 및 하이 레벨일 때 강자성 터널 접합 소자(MTJ1 및 MTJ2)는 각각 저저항 및 고저항이 된다. 이와 같이, 쌍안정 회로(30)의 데이터가 강자성 터널 접합 소자(MTJ1 및 MTJ2)에 스토어된다.
그 후, 전원 전압(Vsupply)을 0V로 함으로써 기억 셀은 셧 다운 상태가 된다. 이 때, 기억 셀에 전류가 흐르지 않기 때문에 소비 전력을 억제할 수 있다. 강자성 터널 접합 소자(MTJ1 및 MTJ2)로부터 쌍안정 회로(30)에의 데이터의 리스토어는 기간 T3에 있어서 제어선(CTRL)을 로우 레벨로 하고 스위치선(SR)를 하이 레벨로 한 상태에서 전원 전압(Vsupply)을 0V로부터 가동시킴으로써 행해진다.
강자성 터널 접합 소자(MTJ1 및 MTJ2)가 각각 고저항 및 저저항일 때 노드(Q 및 QB)는 각각 하이 레벨 및 로우 레벨이 된다. 강자성 터널 접합 소자(MTJ1 및 MTJ2)가 각각 저저항 및 고저항일 때 노드(Q 및 QB)는 각각 로우 레벨 및 하이 레벨이 된다. 이와 같이, 강자성 터널 접합 소자(MTJ1 및 MTJ2)에 불휘발적으로 기억되어 있는 데이터가 쌍안정 회로에 리스토어된다.
쌍안정 회로(30)로부터의 데이터의 판독은 워드선(WL)을 하이 레벨로 함으로써 행해진다.
도 4a 및 도 4b는 기억 셀의 다른 예를 나타내는 회로도이다. 도 4a에 나타낸 바와 같이 강자성 터널 접합 소자(MTJ2) 대신에 저항 R1을 사용할 수 있다. 도 4b에 나타낸 바와 같이 노드(QB)와 제어선(CTRL) 사이는 접속되어 있지 않다. 도 4a 및 도 4b와 같이 강자성 터널 접합 소자는 노드(Q 및 QB)의 한쪽과 제어선(CTRL) 사이에만 접속해도 좋다. 또한, FET m7은 강자성 터널 접합 소자(MTJ1)과 제어선(CTRL) 사이에 접속되어 있어도 좋다. 또한, FET m7은 설치되어 있지 않아도 좋다.
실시예 1
도 5a 및 도 5b는 실시예 1에 의한 기억 회로 및 기억 셀을 나타내는 블럭도이다. 도 5a를 참조하여 기억 회로(103)는 메모리 영역(77), 열 디코더(71), 열 드라이버(72), 행 디코더(73), 행 드라이버(74) 및 제어부(85)를 구비하고 있다. 메모리 영역(77)에는 복수의 기억 셀(100)이 매트릭스 형상으로 배치되어 있다. 열 디코더(71) 및 행 디코더(73)는 어드레스 신호로부터 열 및 행을 선택한다. 열 드라이버(72)는 선택된 열의 입출력선(D, DB) 및 제어선(CTRL)에 전압 등을 인가한다. 행 드라이버(74)는 선택된 행의 워드선(WL), 스위치선(SR) 및 제어선(CTRL)에 전압 등을 인가한다. 제어부(85)는 열 디코더(71), 열 드라이버(72), 행 디코더(73) 및 행 드라이버(74)를 사이에 두고 기억 셀(100)의 입출력선(D, DB), 워드선(WL), 스위치선(SR) 및 제어선(CTRL)에 전압 등을 인가한다. 도 5b에 나타낸 바와 같이 기억 셀(100)은 예를 들면 도 2의 기억 셀(100)과 동일하다.
또한, 행 드라이버(74)가 제어선(CTRL)에 전압을 인가하는 경우, 예를 들면 행에 배열된 기억 셀(100)마다 제어선(CTRL)이 접속된다. 열 드라이버(72)가 제어선(CTRL)에 전압을 인가하는 경우, 예를 들면 열에 배열된 기억 셀(100)에 공통적으로 제어선(CTRL)이 접속된다.
도 6은 실시예 1에 의한 기억 셀과 판정부의 블럭도이다. 도 6을 참조하여 기억 회로(101)는 도 2에 나타낸 기억 셀(100) 및 판정부(50)를 구비하고 있다. 기억 셀(100)의 구성은 도 5b와 동일하여 설명을 생략한다. 판정부(50)는 복수의 기억 셀(100)에 데이터를 불휘발적으로 스토어할 때에 기억 셀(100)마다 쌍안정 회로(30)와 강자성 터널 접합 소자(MTJ1 및 MTJ2)의 데이터가 일치하고 있는지 아닌지를 판정한다. 예를 들면, 노드(Q 및 QB)가 각각 하이 레벨 및 로우 레벨이며, 또한 강자성 터널 접합 소자(MTJ1 및 MTJ2)가 각각 고저항 및 저저항인 경우, 쌍안정 회로(30)와 강자성 터널 접합 소자(MTJ1 및 MTJ2)의 데이터는 일치하고 있다. 노드(Q 및 QB)가 각각 하이 레벨 및 로우 레벨이며, 또한 강자성 터널 접합 소자(MTJ1 및 MTJ2)가 각각 저저항 및 고저항인 경우, 쌍안정 회로(30)와 강자성 터널 접합 소자(MTJ1 및 MTJ2)의 데이터는 일치하고 있지 않다. 판정부(50)는 데이터가 일치하고 있는지 아닌지를 나타내는 매치 신호를 제어부(85)에 출력한다.
제어부(85)는 복수의 기억 셀(100) 중 데이터를 불휘발적으로 스토어하는 기억 셀(100)마다 매치 신호를 수신한다. 매치 신호가 데이터의 일치를 나타내고 있는 경우, 기억 셀(100)에의 불휘발적인 스토어를 행하지 않는다. 매치 신호가 데이터의 일치를 나타내고 있지 않는 경우, 기억 셀(100)에의 불휘발적인 스토어를 행한다.
도 7a 및 도 7b는 전원, 스위치선 및 제어선의 타이밍 차트이다. 도 7a를 참조하여 제어부(85)는 쌍안정 회로(30)와 강자성 터널 접합 소자(MTJ1 및 MTJ2)의 데이터가 일치하지 않는 기억 셀(100)에 있어서 스토어하는 기간에 스위치선(SR)의 전압을 하이 레벨(VDD)로 한다. 제어부(85)는 제어선(CTRL)의 전압을 로우 레벨(0V)과 하이 레벨(VDD)로 한다. 이것에 의해 쌍안정 회로(30)의 데이터가 강자성 터널 접합 소자(MTJ1 및 MTJ2)에 스토어된다. 그 후, 제어부(85)는 셧 다운의 기간에 있어서 전원 전압(Vsupply)을 0V로 한다.
도 7b를 참조하여 제어부(85)는 쌍안정 회로(30)와 강자성 터널 접합 소자(MTJ1 및 MTJ2)의 데이터가 일치하는 기억 셀(100)에 있어서 스토어하는 기간에 스위치선(SR)의 전압 및 제어선(CTRL)의 전압을 로우 레벨(0V)로 한다. 이것에 의해 쌍안정 회로(30)의 데이터는 강자성 터널 접합 소자(MTJ1 및 MTJ2)에 스토어되지 않는다. 그 후, 제어부(85)는 셧 다운 기간에 있어서 전원 전압(Vsupply)을 0V로 한다.
실시예 1에 의하면 제어부(85)는 쌍안정 회로(30)와 강자성 터널 접합 소자의 데이터가 일치하는 경우는 쌍안정 회로(30)의 데이터를 강자성 터널 접합 소자에 스토어하지 않고, 쌍안정 회로(30)와 강자성 터널 접합 소자의 데이터가 일치하지 않는 경우는 쌍안정 회로(30)의 데이터를 강자성 터널 접합 소자에 스토어한다. 이것에 의해 스토어에 의한 소비 전력을 억제할 수 있다. 이와 같이, 기억 셀(100)마다 쌍안정 회로(30)의 데이터를 강자성 터널 접합 소자에 스토어할지 아닐지를 판정할 수 있다. 실시예 1에 있어서는 쌍안정 회로(30)와 제어선(CTRL) 사이에 강자성 터널 접합 소자(MTJ1 및 MTJ2)가 접속된 경우를 예로 설명했지만 강자성 터널 접합 소자 등의 불휘발성 소자에 데이터를 불휘발적으로 스토어할 수 있으면 다른 회로 구성이어도 좋다.
또한, 제어부(85)는 외부의 회로로부터 스킵 신호를 수신해도 좋다. 제어부(85)는 스킵 신호를 수신한 경우, 쌍안정 회로(30)와 강자성 터널 접합 소자의 데이터가 일치하는지 아닌지의 판정을 행하지 않는다. 이것에 의해, 처리를 고속화할 수 있다. 외부의 회로는 스킵 신호에 따라 처리의 고속화를 행할지, 소비 전력의 삭감을 행할지를 선택할 수 있다.
강자성 터널 접합 소자와 같이 불휘발성 소자가 저항값이 변경됨으로써 쌍안정 회로(30)의 데이터를 스토어하는 경우, 제어부(85)는 쌍안정 회로(30)에 데이터가 기억되어 있을 때의 제어선(CTRL)의 전압에 의거하여 쌍안정 회로(30)와 강자성 터널 접합 소자의 데이터가 일치하는지 아닌지를 판정할 수 있다. 도 4a 및 도 4b와 같이 강자성 터널 접합 소자가 쌍안정 회로(30) 내의 1개의 노드(Q 또는 QB)와 제어선(CTRL) 사이에 1개 설치되어 있어도 좋다.
실시예 2
실시예 2는 실시예 1의 구체예이다. 도 8은 실시예 2에 의한 기억 회로의 블럭도이다. 도 8을 참조하여 판정부(50)는 비교기(52) 및 인버터(54)를 구비하고 있다. 비교기(52)는 제어선(CTRL)의 전압과 참조 전압(Vref)을 비교한다. 인버터(53)는 비교기(52)의 출력을 반전시켜 매치 신호로서 출력한다.
도 9는 스위치선과 제어선의 타이밍 차트이다. 제어부(85)는 제어선(CTRL)을 부유 상태로 하고, 시간 t1에 있어서 스위치선(SR)을 하이 레벨로 한다. 쌍안정 회로(30)와 강자성 터널 접합 소자의 데이터가 일치하고 있는 경우로서 예를 들면 노드(Q)가 하이 레벨이고 또한 강자성 터널 접합 소자(MTJ1)를 고저항, 노드(QB)가 로우 레벨이고 또한 강자성 터널 접합 소자(MTJ2)를 저저항으로 한다. 제어선(CTRL)은 저저항의 강자성 터널 접합 소자(MTJ2)에 접속된 노드(QB)의 레벨에 가까워진다. 따라서, 도 9의 제어선(CTRL)의 실선과 같이 비교적 전압이 낮은 상태가 된다.
한편, 쌍안정 회로(30)와 강자성 터널 접합 소자의 데이터가 일치하고 있지 않은 경우, 저저항의 강자성 터널 접합 소자에 접속된 노드는 하이 레벨이 된다. 따라서, 도 9의 파선과 같이 제어선(CTRL)은 비교적 전압이 높은 상태가 된다. 그래서, 참조 전압(Vref)을 적절히 선택함으로써 제어선(CTRL)의 전압에 의해 쌍안정 회로(30)와 강자성 터널 접합 소자의 데이터가 일치하고 있는지 아닌지를 판정할 수 있다. 이와 같이, 제어부(85)는 각 기억 셀에 기억되어 있는 데이터를 확인(베리파이)할 수 있다. 또한, 참조 전압(Vref)으로서는 예를 들면 Vsupply/2로 할 수 있다.
실시예 2와 같이, 강자성 터널 접합 소자와 같이 불휘발성 소자는 저항값이 변경됨으로써 쌍안정 회로(30)의 데이터를 스토어한다. 제 1 불휘발성 소자(MTJ1)는 일단이 노드(Q)에 타단이 제어선(CTRL)에 접속되고, 제 2 불휘발성 소자(MTJ2)는 일단이 노드(QB)에 타단이 제어선(CTRL) 사이에 접속되어 있다. 이 경우, 제어부(85)는 쌍안정 회로(30)에 데이터가 기억되어 있을 때의 제어선(CTRL)의 전압에 의거하여 쌍안정 회로(30)와 불휘발성 소자의 데이터가 일치하는지 아닌지를 판정할 수 있다. 또한, 도 4a 및 도 4b와 같이 강자성 터널 접합 소자가 1개의 노드(Q 또는 QB)와 제어선(CTRL) 사이에 1개 설치되어 있는 경우도 제어선(CTRL)의 전압에 의거하여 쌍안정 회로(30)와 불휘발성 소자의 데이터가 일치하는지 아닌지를 판정할 수 있다.
실시예 3
실시예 3은 실시예 1의 다른 구체예이다. 도 10은 실시예 3에 의한 기억 셀과 판정부의 블럭도이다. 도 10을 참조하여 판정부(50)는 판독 회로(56) 및 판정 회로(58)를 구비하고 있다. 판독 회로(56)의 출력(Bout)을 판정 회로(58)에 입력한다. 판정 회로(58)는 매치 신호와 에러 신호를 제어부(85)에 출력한다. 에러 신호는 강자성 터널 접합 소자에 스토어된 데이터가 모순인지 아닌지를 나타내는 신호이다. 그 외의 구성은 도 6과 동일하여 설명을 생략한다.
도 11은 실시예 3에 의한 기억 회로의 회로도이다. 도 11을 참조하여 판독 회로(56)는 센스 앰프(61) 및 버퍼(62)를 구비하고 있다. 센스 앰프(61)는 쌍안정 회로(30)의 데이터를 판독한다. 버퍼(62)는 센스 앰프(61)가 판독한 데이터를 유지한다.
판정 회로(58)는 MOSFET m10부터 m15, 센스 앰프(65, 66), 인버터(63, 64, 67) 및 XOR 회로(68)를 구비하고 있다. MOSFET m10부터 m13 및 인버터(63)는 버퍼(62)의 출력(Bout)에 의거하여 하이 레벨측의 노드(Q 또는 QB)에 접속되는 제어선(CTRL1 또는 CTRL2)을 접속선(CTRL(H))을 사이에 두고 센스 앰프(65)에 전기적으로 접속한다. 한편, 로우 레벨측의 노드(Q 또는 QB)에 접속되는 제어선(CTRL1 또는 CTRL2)을 접속선(CTRL(L))을 사이에 두고 센스 앰프(66)에 전기적으로 접속한다. 센스 앰프(65)는 노드가 하이 레벨인 접속선(CTRL(H))의 전압을 참조 전압(VrefH)과 비교한다. 센스 앰프(65)의 출력이 인버터(67)를 사이에 두고 매치 신호로서 출력된다.
센스 앰프(66)는 노드가 로우 레벨인 접속선(CTRL(L))의 전압을 참조 전압(VrefL)과 비교한다. 센스 앰프(65, 66)의 출력은 XOR 회로(68)에 입력한다. XOR 회로(68)는 에러 신호를 출력한다. 에러 신호는 2개의 강자성 터널 접합 소자에 모순되는 데이터가 스토어되고 있지 않은지를 나타내는 신호이다. 예를 들면, 강자성 터널 접합 소자(MTJ1과 MTJ2)가 모두 저저항일 때, 또는 모두 고저항일 때 2개의 강자성 터널 접합 소자에 모순되는 데이터가 스토어되고 있다. MOSFET m14, m15 및 인버터(64)는 접속선(CTRL(H) 및 CTRL(L))을 프리챠지한다.
도 12는 각 신호의 타이밍 차트이다. 판독 회로(56)가 쌍안정 회로(30)로부터 데이터를 판독한다. 이 때, 스위치선(SR) 프리챠지(PC)는 로우 레벨이다. 버퍼(62)의 출력(Bout), 접속선(CTRL(H) 및 CTRL(L))은 로우 레벨 또는 하이 레벨이다. 시간 t2로부터 t3 사이는 프리챠지 기간이다. 프리챠지(PC)가 하이가 된다. 접속선(CTRL(H) 및 CTRL(L))은 각각 로우 레벨 및 하이 레벨에 프리챠지된다.
시간 t3에 있어서 스위치선(SR)이 하이 레벨, 프리챠지(PC)가 로우 레벨이 된다. 접속선(CTRL(H))의 전압은 대응하는 강자성 터널 접합 소자가 고저항일 때(데이터가 일치할 때) 실선과 같아진다. 대응하는 강자성 터널 접합 소자가 저저항일 때(데이터가 일치하지 않을 때) 파선과 같아진다. 시간 t4에 있어서 접속선(CTRL(H))의 전압을 참조 전압(VrefH)과 비교함으로써 하이 레벨의 노드와 대응하는 강자성 터널 접합 소자의 데이터가 일치하고 있는지 판정할 수 있다. 접속선(CTRL(L))의 전압은 대응하는 강자성 터널 접합 소자가 저저항일 때(데이터가 일치할 때) 실선과 같아진다. 대응하는 강자성 터널 접합 소자가 고저항일 때(데이터가 일치하지 않을 때) 파선과 같아진다. 시간 t4에 있어서 접속선(CTRL(L))의 전압을 참조 전압(VrefL)과 비교함으로써 로우 레벨의 노드와 대응하는 강자성 터널 접합 소자의 데이터가 일치하고 있는지 판정할 수 있다.
실시예 3에 의하면 도 10에 나타낸 바와 같이 제어부(85)는 판독 회로(56)의 출력(Bout)과 제어선의 전압에 의거하여 쌍안정 회로(30)와 강자성 터널 접합 소자의 데이터가 일치하는지 아닌지를 판정할 수 있다. 예를 들면 도 4a 및 도 4b와 같이 강자성 터널 접합 소자가 쌍안정 회로(30) 내의 1개의 노드(Q 또는 QB)와 제어선(CTRL) 사이에 1개 설치되어 있는 경우이어도 데이터의 일치를 판정할 수 있다.
또한, 2개의 강자성 터널 접합 소자(MTJ1 및 MTJ2)가 쌍안정 회로(30) 내 2개의 노드(Q 및 QB)와 접속선(CTRL(H) 및 CTRL(L)) 사이에 각각 접속되어 있는 경우, 제어부(85)는 판독 회로의 출력(Bout)과 제어선(CTRL1)(제 1 제어선) 및 제어선(CTRL2)(제 2 제어선)의 전압에 의거하여 강자성 터널 접합 소자(MTJ1과 MTJ2)의 데이터가 모순인지 아닌지를 판정할 수 있다.
실시예 4
도 13은 실시예 4에 의한 기억 회로를 나타내는 블럭도이다. 도 13을 참조하여 기억 회로(102)는 메모리 영역(77), 열 디코더(71), 열 드라이버(72), 행 디코더(73), 행 드라이버(74), 판정 회로(75) 및 제어부(70)를 구비하고 있다. 메모리 영역(77)에는 복수의 기억 셀이 매트릭스 형상으로 배치되어 있다. 기억 셀은 예를 들면 도 2, 도 4a 또는 도 4b에 나타낸 기억 셀이다. 메모리 영역(77)은 복수의 영역(76)으로 분할되어 있다. 열 디코더(71) 및 행 디코더(73)는 어드레스 신호로부터 열 및 행을 선택한다. 열 드라이버(72)는 선택된 열의 입출력선 및 제어선에 전압 등을 인가한다. 행 드라이버(74)는 선택된 행의 워드선, 스위치선 및 제어선에 전압 등을 인가한다. 판정 회로(75)는 소정기간에 있어서 대응하는 영역(76) 내의 기억 셀에 데이터가 휘발적으로 개서되었는지를 판정한다. 예를 들면, 도 13의 기억 셀(78)에 데이터가 휘발적으로 개서되어 있다.
도 14는 스토어할 때의 제어부의 처리를 나타내는 플로우 차트이다. 도 14에 나타낸 바와 같이 제어부(70)는 스토어할 때에 최초의 영역(76)에 대해서 전회에 쌍안정 회로(30)에 데이터가 리스토어된 이후에 복수의 쌍안정 회로의 데이터가 휘발적으로 개서되어 있는지 아닌지를 판정한다(스텝 S10). Yes의 경우, 제어부(70)는 영역(76) 내의 각 기억 셀에 있어서 쌍안정 회로(30)의 데이터를 불휘발성 소자 (예를 들면, 강자성 터널 접합 소자)에 불휘발적으로 스토어시킨다(스텝 S12). No의 경우, 영역(76) 내에서는 스토어는 행하지 않는다. 제어부(70)는 최후의 영역(76)인지 판정한다(스텝 S13). Yes의 경우 종료한다. No의 경우 스텝 S10으로 돌아간다.
또한, 스텝 S12에 있어서 실시예 1~3과 같이 기억 셀마다 쌍안정 회로(30)의 데이터를 불휘발성 소자에 스토어할지의 판정을 행해도 좋다.
실시예 4에 의하면 제어부(70)는 전회에 쌍안정 회로(30)에 데이터가 리스토어된 이후에 복수의 쌍안정 회로(30)의 데이터가 휘발적으로 개서되어 있지 않은 경우, 복수의 기억 셀에 있어서 쌍안정 회로(30)의 데이터를 불휘발성 소자에 스토어하지 않는다. 한편, 복수의 쌍안정 회로(30) 중 적어도 1개의 데이터가 개서된 경우, 복수의 기억 셀의 적어도 일부에 있어서 쌍안정 회로(30)의 데이터를 불휘발성 소자에 스토어한다. 이와 같이, 복수의 쌍안정 회로(30)의 데이터가 휘발적으로 개서되어 있지 않은 경우, 복수의 쌍안정 회로(30)의 데이터를 불휘발성 소자에 스토어하지 않음으로써 스토어를 위한 소비 전력을 억제할 수 있다.
또한, 복수의 기억 셀은 복수의 영역(76)으로 분할되어 있고, 제어부(70)는 복수의 영역마다 쌍안정 회로(30)의 데이터를 불휘발성 소자에 스토어할지 아닐지를 판정할 수 있다.
도 15는 실시예 4의 변형예에 의한 기억 회로를 나타내는 블럭도이다. 도 15를 참조하여 도 13의 판정 회로(75) 대신에 AND 회로(79) 및 SRFF(SR 플립플롭)(80)가 각 영역(76)에 대응되어 설치되어 있다. AND 회로(79)는 개서 활성 신호 (EN)과 휘발적으로 개서되는 기억 셀이 영역(76) 내인지를 나타내는 신호의 AND 처리를 행한다. 예를 들면, 어드레스 신호로부터 개서되는 기억 셀이 특정 영역(76) 내인지를 판정할 수 있다. AND 회로(79)는 대응하는 영역(76) 내의 기억 셀이 개서되는 대상인 하이 레벨을 출력하고, 대응하는 영역(76) 내의 기억 셀이 개서되는 대상이 아닌 로우 레벨을 출력한다. SRFF(80)는 한번 하이 레벨이 입력되면 하이 레벨을 기억한다. 제어부(70)는 SRFF(80)의 출력에 의해 소정기간 내에 영역(76) 내의 기억 셀이 휘발적으로 개서되었는지를 판단할 수 있다. 제어부(70)는 리셋 신호(RST)를 사용해 SRFF(80)의 출력을 로우 레벨로 리셋할 수 있다. 예를 들면, 리스토어를 행한 경우, 판정부(50)는 SRFF(80)를 리셋한다.
실시예 4의 변형예와 같이 기억부(SRFF(80))는 복수의 영역(76)마다 쌍안정 회로(30) 중 적어도 1개의 데이터가 개서되었는지 아닌지를 기억한다. 이것에 의해 제어부(70)는 간단히 쌍안정 회로(30) 중 적어도 1개의 데이터가 개서되었는지 아닌지를 판정할 수 있다.
실시예 4 및 그 변형예에 있어서 제어부(70)는 외부의 회로로부터 스킵 신호를 수신해도 좋다. 제어부(70)는 스킵 신호를 수신한 경우, 전회에 쌍안정 회로(30)에 데이터가 리스토어된 이후에 복수의 쌍안정 회로(30)의 데이터가 휘발적으로 개서되었는지 아닌지의 판정을 행하지 않는다. 이것에 의해 처리를 고속화할 수 있다. 외부 회로는 스킵 신호에 의해 처리의 고속화를 행할지 소비 전력의 삭감을 행할지를 선택할 수 있다.
실시예 1~4 및 그 변형예에 있어서는 불휘발성 소자로서 강자성 터널 접합 소자를 예로 설명했지만 그 외의 불휘발성 소자이어도 좋다. 예를 들면, 불휘발성 소자는 ReRAM(Resistance Random Access Memory) 등에 사용되는 CER(Colossal Electro-Resistance）효과를 사용한 저항 변화 소자이어도 좋다. 또한, 상변화 소자 또는 강유전체 소자 등이어도 좋다.
실시예 5
실시예 5는 MRAM(Magnetic Random Access Memory)의 예이다. 도 16은 실시예 5에 의한 기억 회로의 블럭도이다. 기억 회로(104)는 기억 셀(98)로서 MOSFET(82)와 강자성 터널 접합 소자(MTJ)를 구비하고 있다. MOSFET(82)의 소스 및 드레인의 한쪽은 비트선/BL에 접속되어 있다. MOSFET(82)의 소스 및 드레인의 다른 쪽은 강자성 터널 접합 소자(MTJ)를 사이에 두고 비트선(BL)에 접속되어 있다. MOSFET(82)의 게이트는 워드선(WL)에 접속되어 있다. 기억 셀(98)은 매트릭스 형상으로 복수 설치되어 있다.
드라이버(84)는 비트선/BL 및 BL이 접속되어 있다. 드라이버(84)는 데이터를 기억 셀(98)에 불휘발적으로 개서한다. 예를 들면, 드라이버(84)가 비트선/BL 및 BL의 한쪽을 하이 레벨, 다른 쪽을 로우 레벨로 한다. 워드선(WL)을 하이 레벨로 하고 MOSFET(82)를 도통 상태로 한다. 이것에 의해 강자성 터널 접합 소자(MTJ)에 전류가 흐른다. 강자성 터널 접합 소자(MTJ)를 흐르는 전류의 방향에 따라 도 1a~도 1c에 있어서 설명한 바와 같이 강자성 터널 접합 소자(MTJ)를 저저항 또는 고저항으로 할 수 있다. 이것에 의해 강자성 터널 접합 소자(MTJ)에 데이터를 불휘발적으로 기입할 수 있다.
판독 회로(88)에는 비트선/BL이 접속되어 있다. 판독 회로(88)는 강자성 터널 접합 소자(MTJ)에 불휘발적으로 기입된 데이터를 판독한다. 비트선(BL)을 하이 레벨로 하고, 비트선/BL을 부유 상태로 한다. 워드선(WL)을 하이 레벨로 하고, MOSFET(82)를 도통 상태로 한다. 판독 회로(88)가 비트선/BL의 전위를 검출함으로써 강자성 터널 접합 소자(MTJ)가 저저항인지 고저항인지 판정할 수 있다. 이것에 의해 강자성 터널 접합 소자(MTJ)에 기입된 데이터를 판독할 수 있다. 판독된 데이터는 판독 데이터 Bout로서 출력된다.
제어부(86)에는 기입 데이터와 판독 데이터가 입력된다. 제어부(86)는 기입 데이터와 판독 데이터가 일치하는지 아닌지를 판정한다. 기입 데이터와 판독 데이터가 일치하지 않는 경우, 제어부(86)는 기억 셀(98)의 강자성 터널 접합 소자(MTJ)에 기입 데이터를 기입한다. 기입 데이터와 판독 데이터가 일치하는 경우, 제어부(86)는 기억 셀(98)의 강자성 터널 접합 소자(MTJ)에 기입 데이터를 기입하지 않는다.
도 17은 실시예 5에 의한 기억 회로의 보다 상세한 블럭도이다. 판독 회로(88)는 센스 앰프(94)와 버퍼(96)를 구비하고 있다. 센스 앰프(94)는 비트선/BL의 전위가 기준 전위(Ref)보다 낮은지 높은지에 따라 기억 셀(98)의 데이터를 판독한다. 판독된 데이터는 버퍼(96)에 유지된다. 제어부(86)는 버퍼(90)와 XNOR 회로(92)를 구비하고 있다. 기입 데이터는 버퍼(90)에 유지된다. XNOR 회로(92)에는 버퍼(90)에 유지된 기입 데이터와 버퍼(96)에 유지된 판독 데이터가 입력된다. XNOR 회로(92)는 기입 데이터와 판독 데이터가 일치한 경우 하이 레벨을, 일치하지 않는 경우 로우 레벨을 출력한다. 드라이버(84)는 XNOR 회로(92)의 출력이 하이 레벨인 경우 기입 데이터를 기억 셀(98)에 기입하지 않는다. 예를 들면, 드라이버(84)는 비트선/BL과 BL을 등전위로 한다. 또는 부유 상태로 한다. 이것에 의해 워드선(WL)이 하이 레벨이 되어도 강자성 터널 접합 소자(MTJ)에는 데이터가 기입되지 않는다. XNOR 회로(92)의 출력이 로우 레벨인 경우 기입 데이터를 기억 셀(98)에 기입한다.
실시예 5에 의하면 제어부(86)는 판독 회로(88)의 출력과 강자성 터널 접합 소자(MTJ)에 불휘발적으로 기입하는 데이터가 일치한 경우 기입 데이터를 기입하지 않는다. 한편, 제어부(86)는 판독 회로(88)의 출력과 불휘발적으로 기입하는 데이터가 일치하지 않는 경우 강자성 터널 접합 소자에 기입 데이터를 기입한다. 강자성 터널 접합 소자(MTJ)에 데이터를 기입할 때의 소비 전력은 강자성 터널 접합 소자(MTJ)로부터 데이터를 판독하 때의 소비 전력보다 매우 크다. 따라서, 강자성 터널 접합 소자(MTJ)에 기입되어 있는 데이터와 기입하는 데이터가 동일한 경우 기입을 행하지 않는다. 이것에 의해 소비 전력을 억제할 수 있다.
제어부(86)는 외부의 회로로부터 스킵 신호를 수신해도 좋다. 제어부(86)는 스킵 신호를 수신한 경우 판독 회로(88)의 출력과 강자성 터널 접합 소자에 불휘발적으로 기입하는 데이터가 일치하고 있는지 아닌지의 판정을 행하지 않는다. 이것에 의해 처리를 고속화할 수 있다. 외부의 회로는 스킵 신호에 따라 처리의 고속화를 행할지, 소비 전력의 삭감을 행할지를 선택할 수 있다.
실시예 1~5의 데이터 판독 방법으로서 전압 센스 앰프를 사용하여 설명했지만 전류 센스 앰프를 사용할 수도 있다.
실시예 1~5에 의한 기억 회로는 예를 들면, 캐시 메모리, 레지스터 파일 또는 레지스터 등에 사용할 수 있다. 플래시 메모리 등의 불휘발성 메모리에의 기입에 있어서 기입 조건의 범위가 매우 좁은 경우 오기입을 방지하기 위해서 기입되었는지 아닌지를 확인(베리파이)하면서 셀에의 기입 동작을 반복할 수 있다. 실시예 1~5의 기억 회로는 이러한 베리파이와는 달리 이미 정상으로 기입되어 있는 데이터와 덮어 쓰고 싶은 데이터의 일치의 확인(베리파이)을 행하는 것이다. 일반적으로 상기 오기입 방지의 베리파이는 다수회의 확인을 행하는 것 등으로부터 캐시 메모리 등 고속 메모리에는 사용되지 않는다. 한편, 실시예 1~5의 기억 회로와 같이 데이터의 일치의 베리파이는 1회의 기입 동작에 대하여 한 번 행하면 좋다. 따라서, 고속 검출이 가능해져 캐시 메모리 등의 고속 메모리에 응용할 수 있다.
이상, 본 발명의 바람직한 실시예에 대해서 상세히 설명했지만 본 발명은 관계되는 특정 실시예에 한정되는 것은 아니고 특허청구의 범위에 기재된 본 발명의 요지의 범위 내에 있어서 여러가지 변형·변경이 가능하다.
10, 20 인버터 30 쌍안정 회로
70, 85, 86 제어부 MTJ1, MTJ2 강자성 터널 접합 소자

Claims (17)

  1. 데이터를 기억하는 쌍안정 회로와,
    상기 쌍안정 회로에 기억된 데이터를 불휘발적으로 스토어하고, 불휘발적으로 스토어된 데이터를 상기 쌍안정 회로에 리스토어하는 불휘발성 소자와,
    상기 쌍안정 회로와 상기 불휘발성 소자의 데이터가 일치하는 경우는 상기 쌍안정 회로의 데이터를 상기 불휘발성 소자에 스토어하지 않고, 상기 쌍안정 회로와 상기 불휘발성 소자의 데이터가 일치하지 않는 경우는 상기 쌍안정 회로의 데이터를 상기 불휘발성 소자에 스토어하는 제어부를 구비하는 것을 특징으로 하는 기억 회로.
  2. 제 1 항에 있어서,
    상기 불휘발성 소자는 저항값이 변경됨으로써 상기 쌍안정 회로의 데이터를 스토어하는 것을 특징으로 하는 기억 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제어부는 상기 쌍안정 회로와 상기 불휘발성 소자의 데이터가 일치하는지 아닌지를 판정하고, 일치한다고 판정한 경우 상기 쌍안정 회로의 데이터를 상기 불휘발성 소자에 스토어하지 않고, 일치하지 않는다고 판정한 경우 상기 쌍안정 회로의 데이터를 상기 불휘발성 소자에 스토어하는 것을 특징으로 하는 기억 회로.
  4. 제 3 항에 있어서,
    상기 불휘발성 소자는 일단이 상기 쌍안정 회로 내의 노드에 타단이 제어선에 접속되고,
    상기 제어부는 상기 쌍안정 회로에 데이터가 기억되어 있을 때의 상기 제어선의 전압에 의거하여 상기 쌍안정 회로와 상기 불휘발성 소자의 데이터가 일치하는지 아닌지를 판정하는 것을 특징으로 하는 기억 회로.
  5. 제 4 항에 있어서,
    상기 쌍안정 회로는 상보적인 제 1 노드 및 제 2 노드를 포함하고,
    상기 불휘발성 소자는 일단이 상기 제 1 노드에 타단이 상기 제어선에 접속된 제 1 불휘발성 소자와, 일단이 상기 제 2 노드에 타단이 상기 제어선 사이에 접속된 제 2 불휘발성 소자를 포함하는 것을 특징으로 하는 기억 회로.
  6. 제 4 항에 있어서,
    상기 쌍안정 회로의 데이터를 판독하는 판독 회로를 구비하고,
    상기 제어부는 상기 판독 회로의 출력과 상기 제어선의 전압에 의거하여 상기 쌍안정 회로와 상기 불휘발성 소자의 데이터가 일치하는지 아닌지를 판정하는 것을 특징으로 하는 기억 회로.
  7. 제 6 항에 있어서,
    상기 쌍안정 회로는 상보적인 제 1 노드 및 제 2 노드를 포함하고,
    상기 제어선은 제 1 제어선과 제 2 제어선을 포함하고,
    상기 불휘발성 소자는 일단이 상기 제 1 노드에 타단이 제 1 제어선에 접속된 제 1 불휘발성 소자와, 일단이 상기 제 2 노드에 타단이 제 2 제어선 사이에 접속된 제 2 불휘발성 소자를 포함하고,
    상기 제어부는 상기 판독 회로의 출력과 상기 제 1 제어선 및 상기 제 2 제어선의 전압에 의거하여 상기 제 1 불휘발성 소자와 상기 제 2 불휘발성 소자의 데이터가 모순인지 아닌지를 판정하는 것을 특징으로 하는 기억 회로.
  8. 제 3 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제어부는 스킵 신호를 수신한 경우 상기 쌍안정 회로와 상기 불휘발성 소자의 데이터가 일치하는지 아닌지의 판정을 행하지 않는 것을 특징으로 하는 기억 회로.
  9. 각각이 데이터를 기억하는 쌍안정 회로와, 상기 쌍안정 회로에 기억된 데이터를 불휘발적으로 스토어하고, 불휘발적으로 스토어된 데이터를 상기 쌍안정 회로에 리스토어하는 복수의 불휘발성 소자를 갖는 복수의 셀과,
    전회에 상기 쌍안정 회로에 데이터가 리스토어된 이후에 상기 복수의 쌍안정 회로의 데이터가 휘발적으로 개서되어 있지 않은 경우 상기 복수의 셀에 있어서 상기 쌍안정 회로의 데이터를 상기 불휘발성 소자에 스토어하지 않고, 상기 복수의 쌍안정 회로 중 적어도 1개의 데이터가 개서된 경우 상기 복수의 셀의 적어도 일부에 있어서 상기 쌍안정 회로의 데이터를 상기 불휘발성 소자에 스토어하는 제어부를 구비하는 것을 특징으로 하는 기억 회로.
  10. 제 9 항에 있어서,
    상기 제어부는 전회에 상기 쌍안정 회로에 데이터가 리스토어된 이후에 상기 복수의 쌍안정 회로의 데이터가 휘발적으로 개서되어 있는지 아닌지를 판정하고, 개서되어 있지 않는다고 판정한 경우 상기 복수의 셀에 있어서 상기 쌍안정 회로의 데이터를 상기 불휘발성 소자에 스토어하지 않고, 개서되었다고 판정한 경우 상기 복수의 셀의 적어도 일부에 있어서 상기 쌍안정 회로의 데이터를 상기 불휘발성 소자에 스토어하는 것을 특징으로 하는 기억 회로.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 복수의 셀은 복수의 영역으로 분할되어 있고,
    상기 제어부는 상기 복수의 영역마다 상기 쌍안정 회로의 데이터를 상기 불휘발성 소자에 스토어할지 아닐지를 판단하는 것을 특징으로 하는 기억 회로.
  12. 제 11 항에 있어서,
    상기 복수의 영역마다 상기 쌍안정 회로 중 적어도 1개의 데이터가 개서되었는지 아닌지를 기억하는 기억부를 구비하는 것을 특징으로 하는 기억 회로.
  13. 제 10 항에 있어서,
    상기 제어부는 스킵 신호를 수신한 경우 전회에 상기 쌍안정 회로에 데이터가 리스토어된 이후에 상기 복수의 쌍안정 회로의 데이터가 휘발적으로 개서되어 있는지 아닌지의 판정을 행하지 않는 것을 특징으로 하는 기억 회로.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 불휘발성 소자는 강자성 터널 접합 소자인 것을 특징으로 하는 기억 회로.
  15. 강자성 터널 접합 소자와,
    상기 강자성 터널 접합 소자에 불휘발적으로 기입된 데이터를 판독하는 판독 회로와,
    상기 판독 회로의 출력과 상기 강자성 터널 접합 소자에 불휘발적으로 기입하는 데이터가 일치한 경우 상기 강자성 터널 접합 소자에 상기 불휘발적으로 기입하는 데이터를 기입하지 않고,
    상기 판독 회로의 출력과 상기 불휘발적으로 기입하는 데이터가 일치하지 않는 경우 상기 강자성 터널 접합 소자에 상기 불휘발적으로 기입하는 데이터를 기입하는 제어부를 구비하는 것을 특징으로 하는 기억 회로.
  16. 제 15 항에 있어서,
    상기 제어부는 상기 판독 회로의 출력과 상기 강자성 터널 접합 소자에 불휘발적으로 기입하는 데이터가 일치하는지 아닌지를 판정하고, 일치한다고 판정한 경우 상기 강자성 터널 접합 소자에 상기 불휘발적으로 기입하는 데이터를 기입하지 않고, 일치하지 않는다고 판정한 경우 상기 강자성 터널 접합 소자에 상기 불휘발적으로 기입하는 데이터를 기입하는 것을 특징으로 하는 기억 회로.
  17. 제 16 항에 있어서,
    상기 제어부는 스킵 신호를 수신한 경우 상기 판독 회로의 출력과 상기 강자성 터널 접합 소자에 불휘발적으로 기입하는 데이터가 일치하고 있는지 아닌지의 판정을 행하지 않는 것을 특징으로 하는 기억 회로.
KR1020147032134A 2012-05-18 2013-02-19 기억 회로 KR101666537B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2012-114988 2012-05-18
JP2012114988 2012-05-18
PCT/JP2013/054051 WO2013172065A1 (ja) 2012-05-18 2013-02-19 記憶回路

Publications (2)

Publication Number Publication Date
KR20150002835A true KR20150002835A (ko) 2015-01-07
KR101666537B1 KR101666537B1 (ko) 2016-10-14

Family

ID=49583490

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147032134A KR101666537B1 (ko) 2012-05-18 2013-02-19 기억 회로

Country Status (7)

Country Link
US (1) US9496037B2 (ko)
EP (3) EP2840575B1 (ko)
JP (1) JP5479656B1 (ko)
KR (1) KR101666537B1 (ko)
CN (1) CN104303234B (ko)
TW (1) TWI582764B (ko)
WO (1) WO2013172065A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6372203B2 (ja) * 2014-07-07 2018-08-15 株式会社ソシオネクスト データ保持回路および保持データ復元方法
WO2016024527A1 (ja) * 2014-08-12 2016-02-18 国立研究開発法人科学技術振興機構 記憶回路
JP6801654B2 (ja) 2015-06-24 2020-12-16 ソニー株式会社 半導体装置
US9805795B2 (en) * 2016-01-08 2017-10-31 Samsung Electronics Co., Ltd. Zero leakage, high noise margin coupled giant spin hall based retention latch
US10460805B2 (en) 2016-02-29 2019-10-29 Sony Corporation Semiconductor circuit, method of driving semiconductor circuit, and electronic apparatus
US10476456B2 (en) 2016-10-04 2019-11-12 Mediatek Inc. Comparator having a high-speed amplifier and a low-noise amplifier
JP7007173B2 (ja) * 2016-12-16 2022-01-24 ソニーセミコンダクタソリューションズ株式会社 半導体装置
JP6734904B2 (ja) * 2018-11-01 2020-08-05 ウィンボンド エレクトロニクス コーポレーション 記憶回路
JP7430407B2 (ja) 2019-05-30 2024-02-13 国立研究開発法人科学技術振興機構 電子回路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7130224B2 (en) * 2002-07-29 2006-10-31 Sony Corporation Composite storage circuit and semiconductor device having the same composite storage circuit
WO2009028298A1 (ja) 2007-08-31 2009-03-05 Tokyo Institute Of Technology スピン注入磁化反転ｍｔｊを用いた不揮発性ｓｒａｍ／ラッチ回路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01154398A (ja) * 1987-12-10 1989-06-16 Fujitsu Ltd 半導体記憶装置
JPH0281398A (ja) * 1988-09-19 1990-03-22 Hitachi Ltd 半導体記憶装置
TW548653B (en) 1999-01-26 2003-08-21 Nec Electronics Corp Semiconductor memory device having redundancy memory circuit
JP3701886B2 (ja) * 2001-04-27 2005-10-05 インターナショナル・ビジネス・マシーンズ・コーポレーション 記憶回路ブロック及びアクセス方法
JP4802415B2 (ja) 2001-08-13 2011-10-26 日本テキサス・インスツルメンツ株式会社 強誘電体メモリ
JP4052829B2 (ja) * 2001-12-12 2008-02-27 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US7869275B2 (en) * 2006-10-07 2011-01-11 Active-Semi, Inc. Memory structure capable of bit-wise write or overwrite
JP2010033620A (ja) * 2006-10-30 2010-02-12 Renesas Technology Corp 磁性体メモリ
CN101548335B (zh) * 2007-08-01 2012-07-11 松下电器产业株式会社 非易失性存储装置
JP5191834B2 (ja) * 2008-08-12 2013-05-08 セイコーインスツル株式会社 半導体不揮発性記憶装置
US8194438B2 (en) * 2009-02-12 2012-06-05 Seagate Technology Llc nvSRAM having variable magnetic resistors
JP5234547B2 (ja) 2009-03-27 2013-07-10 国立大学法人東京工業大学 電子回路
KR20110074285A (ko) * 2009-12-24 2011-06-30 삼성전자주식회사 부분 셀프 리프레쉬를 수행하는 반도체 메모리 장치 및 이를 구비하는 반도체 메모리 시스템
US8488363B2 (en) * 2010-05-11 2013-07-16 Qualcomm Incorporated Write energy conservation in memory
JP2012133829A (ja) * 2010-12-20 2012-07-12 Sony Corp 記憶装置、書込制御方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7130224B2 (en) * 2002-07-29 2006-10-31 Sony Corporation Composite storage circuit and semiconductor device having the same composite storage circuit
WO2009028298A1 (ja) 2007-08-31 2009-03-05 Tokyo Institute Of Technology スピン注入磁化反転ｍｔｊを用いた不揮発性ｓｒａｍ／ラッチ回路
US20110273925A1 (en) * 2007-08-31 2011-11-10 Tokyo Institute Of Technology Nonvolatile sram/latch circuit using current-induced magnetization reversal mtj

Also Published As

Publication number Publication date
EP3109863A1 (en) 2016-12-28
TWI582764B (zh) 2017-05-11
EP2840575A4 (en) 2015-07-08
US20150070975A1 (en) 2015-03-12
JPWO2013172065A1 (ja) 2016-01-12
EP2840575B1 (en) 2016-09-28
US9496037B2 (en) 2016-11-15
JP5479656B1 (ja) 2014-04-23
CN104303234A (zh) 2015-01-21
WO2013172065A1 (ja) 2013-11-21
EP3109863B1 (en) 2023-07-26
KR101666537B1 (ko) 2016-10-14
EP3107105A1 (en) 2016-12-21
EP2840575A1 (en) 2015-02-25
EP3107105B1 (en) 2021-06-16
CN104303234B (zh) 2017-12-12
TW201411618A (zh) 2014-03-16

Similar Documents

Publication Publication Date Title
KR101666537B1 (ko) 기억 회로
US20150036415A1 (en) Non-volatile memory cell
US9734905B2 (en) Non-volatile memory using bi-directional resistive elements
US7130235B2 (en) Method and apparatus for a sense amplifier
TWI508063B (zh) Memory circuits with bistable circuits and nonvolatile components
US9711219B2 (en) Storage device including magnetic elements
KR102599662B1 (ko) 주어진 동작 환경에 적합한 쓰기 전류에 기초하여 동작하는 메모리 장치 및 쓰기 전류를 구동하는 방법
US7639546B2 (en) Nonvolatile memory utilizing MIS memory transistors with function to correct data reversal
US7447057B2 (en) Semiconductor integrated circuit device with a plurality of memory cells storing data
US10319438B2 (en) Memory with margin current addition and related methods
US9991000B2 (en) Memory with margin current addition and related methods
Majumdar Single bit-line differential sensing based real-time NVSRAM for low power applications
CN112927737A (zh) 具使用磁性隧道结的非易失寄存器
US11501811B2 (en) Semiconductor storage device and controlling method thereof
JP5712681B2 (ja) 半導体記憶装置
JP5312715B1 (ja) 双安定回路と不揮発性素子とを備える記憶回路
CN117219136A (zh) 半导体设备
Wang Design and Robustness Analysis on Non-volatile Storage and Logic Circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190905

Year of fee payment: 4