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KR20140082685A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR20140082685A
KR20140082685A KR1020147008841A KR20147008841A KR20140082685A KR 20140082685 A KR20140082685 A KR 20140082685A KR 1020147008841 A KR1020147008841 A KR 1020147008841A KR 20147008841 A KR20147008841 A KR 20147008841A KR 20140082685 A KR20140082685 A KR 20140082685A
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KR
South Korea
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gas
etching
plasma
deposition
plasma etching
Prior art date
Application number
KR1020147008841A
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English (en)
Inventor
가즈히토 도노에
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
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Abstract

실시 형태의 반도체 장치의 제조 방법은, 실리콘층의 주면에 소정의 패턴으로 패터닝된 레지스트층이 형성되어 이루어지는 피처리 기판을 처리 용기 내에 유지하고, 레지스트층을 마스크로 하여 실리콘층을 플라즈마 에칭하는 플라즈마 에칭 공정을 갖는 반도체 장치의 제조 방법으로서, 플라즈마 에칭 공정이, 소정의 비율로 혼합한 퇴적성 가스 및 에칭성 가스의 혼합 가스를 처리 용기 내에 도입하고, 그 혼합 가스 분위기에서 피처리 기판을 플라즈마 에칭하는 제 1 에칭 단계와, 처리 용기 내에 퇴적성 가스를 도입하고, 제 1 에칭 단계에 의해 플라즈마 에칭된 피처리 기판을 그 퇴적성 가스가 주체인 분위기에서 퇴적 처리하는 퇴적 단계 및 처리 용기 내에 에칭성 가스를 도입하고, 퇴적 단계에 의해 퇴적 처리된 피처리 기판을 그 에칭성 가스가 주체인 분위기에서 플라즈마 에칭하는 제 2 에칭 단계를 복수회 반복하는 단계를 갖고 있다.

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 플라즈마에 의해 에칭을 행하는 플라즈마 에칭 공정을 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 제조 분야에서는, 반도체 장치의 미세화에 의해 집적도를 높이는 시도가 많이 행하여져 왔다. 또한, 최근에는 삼차원 실장이라고 불리는 반도체 장치의 적층에 의해 단위 면적당 집적도를 높이는 시도가 활발히 행해지고 있다.
적층된 반도체 장치는, 예컨대 실리콘층으로 이루어지는 기판을 관통하여 형성된 전극을 구비하고 있고, 이 전극을 거쳐서 전기적으로 접속되도록 되어 있다. 이와 같은 기판을 관통하는 전극을 형성하기 위해서는, 도포 장치를 이용하여 기판에 레지스트를 도포하고, 노광 장치를 이용하여 노광을 행한 후, 현상 장치에 의해 현상을 행하여 레지스트막으로 이루어지는 레지스트 패턴을 형성한다. 그리고, 형성한 레지스트 패턴을 마스크로 하여, 예컨대 플라즈마 에칭 장치를 이용하여 기판을 에칭함으로써, 관통 구멍 또는 비어 홀 등의 구멍을 형성한다.
최근에는, 100㎛ 이상의 깊이 치수를 갖는 구멍을 형성하는 것이 요구되고 있고, 플라즈마 에칭을 장시간에 걸쳐 행하는 것이 요구되고 있다. 또한, 최근의 반도체 장치에는 더욱 미세화가 요구되고 있기 때문에, 10~20㎛ 정도의 비교적 작은 직경 치수를 갖는 구멍을 형성하는 것이 요구되고 있다. 그러나, 반도체 장치의 미세화에 따라, 형상 정밀도를 확보하기 위해서는 레지스트막의 두께를 얇게 하지 않으면 안 된다. 한편, 레지스트막의 에칭 속도에 대한 실리콘층의 에칭 속도, 즉 선택비는 그다지 높지 않다. 그 때문에, 플라즈마 에칭을 장시간 행하면, 마스크가 제거되어 버린다고 하는 문제가 있다.
그래서, 작은 내경 치수와 큰 깊이 치수를 갖고, 내경 치수에 대한 깊이 치수의 비인 어스펙트비가 큰 구멍을 형성하는 경우에는, 마스크로서, 레지스트막 대신에, 실리콘 산화막을 이용하는 일이 있다(예컨대, 특허 문헌 1 참조). 실리콘 산화막은, 실리콘층에 대하여 레지스트막보다 높은 선택비를 가지기 때문에, 플라즈마 에칭을 장시간 행하더라도, 마스크가 제거되는 것을 방지할 수 있다.
(선행 기술 문헌)
(특허 문헌)
(특허 문헌 1) 일본 특허 공개 평 11-97414호 공보
레지스트 패턴의 상면 및 측벽에 보호막을 형성하는 단계와, 그 후, 실리콘층을 플라즈마 에칭하는 단계를 포함하는 종래의 에칭 프로세스에서는, 보호막이 플라즈마에 대하여 장시간 노출되더라도 견딜 수 있도록, 형성하는 보호막을 두껍게 하지 않을 수 없다. 그렇게 하면, 보호막을 형성하는 단계에 요하는 시간이 증가하기 때문에, 플라즈마 에칭 전체에 요하는 시간도 증가한다. 따라서, 고속으로 실리콘층을 에칭할 수 없고, 반도체 장치의 생산성이 저하하여 버린다.
또한, 형성되는 구멍의 직경 치수가 작아짐에 따라, 구멍의 직경 치수에 대한 구멍의 측벽에 형성된 보호막의 두께 치수의 비율이 커진다. 그 때문에, 구멍의 깊이 방향에 따른 보호막의 두께 치수의 격차 등에 의해 수직의 측벽 형상을 얻는 것이 어려워진다. 또한, 형성되는 구멍의 직경 치수가 작아짐에 따라, 보호막을 퇴적시키기 위한 에칭 가스가 구멍의 측벽에 도달하기 어려워지고, 보호막의 형성이 어려워진다. 그 결과, 언더컷의 발생을 억제할 수 없고, 구멍의 측벽을 기판의 표면에 대하여 수직으로 형성하는 것이 곤란해진다.
본 발명은 이러한 점을 감안하여 행해진 것이고, 레지스트 패턴이 형성된 기판의 표면을 에칭하여 구멍을 형성하는 경우에, 구멍의 측벽을 기판의 표면에 대하여 수직으로 형성함과 아울러, 고속으로 실리콘층을 에칭할 수 있는 플라즈마 에칭 공정을 갖는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 하고 있다.
이 반도체 장치의 제조 방법은, 실리콘층의 주면에 소정의 패턴으로 패터닝된 레지스트층이 형성되어 이루어지는 피처리 기판을 처리 용기 내에 유지하고, 상기 레지스트층을 마스크로 하여 상기 실리콘층을 플라즈마 에칭하는 플라즈마 에칭 공정을 갖는 반도체 장치의 제조 방법으로서, 상기 플라즈마 에칭 공정이, 소정의 비율로 혼합한 퇴적성 가스 및 에칭성 가스의 혼합 가스를 상기 처리 용기 내에 도입하고, 해당 혼합 가스 분위기에서 상기 피처리 기판을 플라즈마 에칭하는 제 1 에칭 단계와, 상기 처리 용기 내에 상기 퇴적성 가스를 도입하고, 상기 제 1 에칭 단계에 의해 플라즈마 에칭된 피처리 기판을 그 퇴적성 가스가 주체인 분위기에서 퇴적 처리하는 퇴적 단계 및 상기 처리 용기 내에 상기 에칭성 가스를 도입하고, 상기 퇴적 단계에 의해 퇴적 처리된 피처리 기판을 그 에칭성 가스가 주체인 분위기에서 플라즈마 에칭하는 제 2 에칭 단계를 복수회 반복하는 단계를 갖고 있다.
본 발명에 의하면, 구멍의 측벽을 기판의 표면에 대하여 수직으로 형성함과 아울러, 고속으로 실리콘층을 에칭할 수 있는 플라즈마 에칭 공정을 갖는 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은 다이나믹 프로세스에 대하여 설명하는 플라즈마 발광 강도를 나타내는 도면이다.
도 2는 통상 프로세스와 다이나믹 프로세스의 에칭 레이트비를 나타내는 도면이다.
도 3은 실시 형태의 프로세스에 있어서의 가스 조성의 예를 나타내는 도면이다.
도 4는 스캘럽(scallop)의 발생 원리를 설명하는 도면이다.
도 5는 어스펙트비가 높은 비어를 형성한 경우의 비어의 모양을 나타내는 도면이다.
도 6은 실시 형태의 제조 방법에 의한 비어 형성을 나타내는 도면이다.
도 7은 실시 형태의 제조 방법을 실현하는 제조 장치의 구성을 나타내는 도면이다.
도 8은 다이폴 링 자석(24)의 수평 단면을 나타내는 도면이다.
도 9는 전계 EL과 수평 자계 B의 관계를 나타내는 도면이다.
도 10은 실시 형태의 제조 장치에 있어서의 가스 조정부의 구성을 나타내는 도면이다.
도 11은 실시 형태의 제조 방법의 프로세스를 나타내는 플로차트이다.
도 12a는 실시 형태의 제조 방법에 의한 비어 형성을 나타내는 도면이다.
도 12b는 실시 형태의 제조 방법에 의한 비어 형성을 나타내는 도면이다.
도 12c는 실시 형태의 제조 방법에 의한 비어 형성을 나타내는 도면이다.
도 12d는 실시 형태의 제조 방법에 의한 비어 형성을 나타내는 도면이다.
도 13은 실시 형태의 제조 방법에 의해 형성한 비어의 구체예를 나타내는 도면이다.
도 14는 비어의 비교예를 나타내는 도면이다.
도 15는 플라즈마 에칭에 의해 얻어진 비어 형상을 나타내는 도면이다.
도 16은 플라즈마 에칭에 의해 비어를 형성한 경우의 에칭 레이트를 나타내는 도면이다.
도 17a는 실시 형태의 제조 방법에 의한 비어 형성의 다른 예를 나타내는 도면이다.
도 17b는 실시 형태의 제조 방법에 의한 비어 형성의 다른 예를 나타내는 도면이다.
도 17c는 실시 형태의 제조 방법에 의한 비어 형성의 다른 예를 나타내는 도면이다.
도 17d는 실시 형태의 제조 방법에 의한 비어 형성의 다른 예를 나타내는 도면이다.
도 17e는 실시 형태의 제조 방법에 의한 비어 형성의 다른 예를 나타내는 도면이다.
도 17f는 실시 형태의 제조 방법에 의한 비어 형성의 다른 예를 나타내는 도면이다.
(플라즈마 에칭에 의한 비어 형성)
플라즈마 에칭에 의해 높은 어스펙트비의 비어를 형성하는 경우에, 예컨대, SF6 가스를 이용하여 실리콘층을 에칭하는 것을 고려하면, 반응식 (1)에 나타내는 바와 같이, 불소 라디칼과 Si가 반응하여 SiF4(사불화실리콘)가 생성된다.
Figure pct00001
비어 내에서 생성된 SiF4는 비어의 밖으로 배출된다. 그러나, 실리콘의 에칭 속도가 수 십 ㎛/분 정도의 빠르기가 되면, SiF4의 생성량이 많아지고, 비어 내에 새롭게 공급되는 불소 라디칼의 양과 비어로부터 배출되는 반응 생성물(SiF4)의 양이 거의 동일한 오더(order)가 되어 버린다. 그 때문에, 비어 내에 있어서의 SiF4의 분압이 높아지고, 불소 라디칼의 분압이 억제되기 때문에, 에칭 속도(에칭 레이트)를 높이는 것이 어려워진다. 즉, 형성하는 비어가 깊어지면 깊어질수록, 에칭 레이트가 한계점이 되어 버린다.
이것에 비하여, 불소 라디칼의 반응의 비율을 높인 에칭 조건을 채용하면, 에칭 반응이 등방적이기 때문에, 개구한 비어 상부에서 보우잉(bowing) 형상이라고 불리는 형상 이상이 현저하게 되어 버린다. 즉, 불소 라디칼의 반응을 높이는 것만으로는, 높은 어스펙트비의 비어를 높은 에칭 레이트로 실현하는 것이 어렵다. 그래서, 실시 형태의 플라즈마 에칭 방법에서는, 높은 에칭 레이트와 가지런한 비어 형상을 유지하기 위해, 통상의 플라즈마 에칭 프로세스에 더하여, 2개 이상의 단계를 복수 사이클 행하는 다이나믹 프로세스를 채용한다.
(다이나믹 프로세스)
다이나믹 프로세스는, 비교적 단시간의 퇴적 단계(증착 단계) 및 에칭 단계(에칭 단계)를 복수회 반복하는 프로세스이고, 각각의 공정의 사이에 플라즈마화의 과도 상태를 의도적으로 형성시키더라도 좋다. 즉, 퇴적 단계와 에칭 단계를 연속적으로 적어도 3회 이상 반복하는 것이고, 단계 사이에서 플라즈마를 없애지 않는 것이 바람직하다.
도 1은 다이나믹 프로세스에 의한 플라즈마 발광 강도의 일례를 나타내고 있다. 도 1에 나타내는 예는, 플라즈마의 발생 조건을,
압력 : 4.7㎩(35mTorr)
고주파 전력(H/L) : 2000/4000W
처리 가스(제 1 공정(10초)) : C4F6/O2/Ar=60/65/200sccm
처리 가스(제 2 공정(10초)) : C4F6/O2/Ar=80/65/200sccm
으로 한 것이고, 파장 250-270 : CF의 발광 강도를 나타내고 있다. 도 1에 나타내는 다이나믹 프로세스의 예에서는, 퇴적이 우세한 제 1 공정과 에칭이 우세한 제 2 공정을 대략 10초 간격으로 반복하고 있다. 또한 도 1에 나타내는 바와 같이, 다이나믹 프로세스에서는, 제 1 공정과 제 2 공정의 천이점과 플라즈마 발광 강도의 변화점을 의도적으로 비키어 놓도록 하여, 제 1 공정으로부터 제 2 공정으로 이동하더라도 잠시 제 1 공정의 플라즈마 발광 강도가 유지됨과 아울러, 제 2 공정으로부터 제 1 공정으로 이동하더라도 잠시 제 2 공정의 플라즈마 발광 강도가 유지되도록 플라즈마 발생 조건이 제어된다. 즉, 플라즈마의 과도 상태를 의도적으로 형성하고 있다. 이때, 제 1 공정 및 제 2 공정의 처리 시간은 각각 1초~15초 정도로 하여 이것을 복수회 반복하는 것이 바람직하다. 또, 제 1 공정에 있어서의 처리 가스의 총 유량과 제 2 공정에 있어서의 처리 가스의 총 유량은 동일 또는 대략 같은 정도가 바람직하다.
도 2는 플라즈마 에칭만(에칭 공정만)으로 비어를 형성한 경우의 에칭 레이트 비율(신장률)과, 도 1에 나타내는 바와 같은 다이나믹 프로세스에 의해 비어를 형성한 경우의 에칭 레이트 비율을 비교한 도면이다. 도 2에 나타내는 바와 같이, 비어의 깊이가 20㎛로부터 40㎛로 깊어지면, 에칭 공정만의 경우, 에칭 레이트가 6할 이하로까지 떨어져 버리는 것을 알 수 있다. 한편, 다이나믹 프로세스에 의한 경우에서는, 에칭 공정만의 경우에 비하여 20% 정도 양호한 에칭 레이트를 유지할 수 있는 것을 알 수 있다.
이와 같이, 다이나믹 프로세스에서는, 플라즈마 에칭만의 프로세스와 비교하여, 양호한 에칭 레이트를 유지하면서, 높은 선택비로 양호한 형상의 패턴을 형성할 수 있다.
(다이나믹 프로세스의 한계)
도 3은 플라즈마 에칭만의 프로세스(이하 「Non-DYP」라고도 칭한다.)에 이용하는 가스종의 예와, 다이나믹 프로세스(이하 「DYP」라고도 칭한다.)에 이용하는 가스종의 예를 비교하여 나타내고 있다. 도 3에 나타내는 바와 같이, 플라즈마 에칭만의 프로세스에서는, SiFx 라디칼을 생성하여 산소와 반응시켜 SiOx계 보호막을 형성하는 퇴적성 가스(SiF4와 O2)와, 전술한 반응식 (1)에 나타내는 불소 라디칼을 공급하는 에칭성 가스(SF6)가 혼합되어 있다. 한편, 다이나믹 프로세스에서는, 퇴적 단계에 있어서는 퇴적성 가스를 주체로 한 가스를 공급하고, 에칭 단계에 있어서는 에칭성 가스를 주체로 한 가스를 공급한다. 다이나믹 프로세스의 에칭 단계에 있어서 산소를 공급하고 있는 것은, 비어의 입구를 보호하기 위해서이다.
도 4에 나타내는 바와 같이, 플라즈마 에칭만의 프로세스와 다이나믹 프로세스의 경우를 비교하면, 다이나믹 프로세스에서는, 퇴적 성분이 강한 퇴적 단계와, 에칭 성분이 플라즈마 에칭만의 프로세스보다 강한 에칭 단계가 비교적 짧은 사이클로 반복되기 때문에, 비어의 측벽에 줄무늬 형상의 요철(스캘럽)이 형성되기 쉬운 것을 알 수 있다. 여기서, 도 4에 나타내는 바와 같이, 등방적으로 진행하는 에천트 라디칼이 비어 내에 진입한 경우를 생각하면, 다이나믹 프로세스에서는, 플라즈마 에칭만의 프로세스와 비교하여, 에천트 라디칼이 비어의 측벽에 형성된 스캘럽에 포착되어(트랩되어), 스캘럽이 보다 성장하여 보우잉 형상이 형성되기 쉽다. 그 때문에, 다이나믹 프로세스에 의해 높은 어스펙트비의 비어를 형성하는 경우, 도 5에 나타내는 바와 같이 스캘럽이나 보우잉이 형성되기 쉬운 경향이 있고, 비어의 형상을 악화시키는 원인이 된다.
그래서, 실시 형태의 플라즈마 에칭 방법에서는, 도 6에 나타내는 바와 같이, 비어의 깊이가 얕고 다이나믹 프로세스에 있어서 보우잉하기 쉬운 단계에서는 플라즈마 에칭만의 프로세스를 행하고, 그것보다 비어의 깊이가 깊은 단계에서는 다이나믹 프로세스를 행한다. 이것에 의해, 퇴적막 생성에 의해 비어 측벽이 거칠어지는 것을 없애는 효과, 마스크 퇴적에 의한 선택비를 향상시키는 효과를 기대할 수 있다.
(실시 형태에 따른 플라즈마 에칭 장치)
도 7은 본 발명의 실시 형태에 따른 플라즈마 에칭 방법을 실현하는 플라즈마 에칭 장치(100)의 구성을 모식적으로 나타내는 것이다. 플라즈마 에칭 장치(100)는, 기밀하게 구성되고, 전기적으로 접지 전위가 된 처리 챔버(1)를 갖고 있다. 이 처리 챔버(1)는, 원통 형상이고, 예컨대 표면이 양극산화 처리된 알루미늄 등으로 구성되어 있다.
처리 챔버(1) 내에는, 피처리 기판인 반도체 웨이퍼 W를 수평으로 지지하는 탑재대(2)가 마련되어 있다. 탑재대(2)는, 예컨대 표면이 양극산화 처리된 알루미늄 등으로 구성되어 있고, 하부 전극으로서의 기능을 갖는다. 이 탑재대(2)는, 도체의 지지대(4)에 지지되어 있고, 절연판(3)을 사이에 두고 볼나사(7)를 포함하는 승강 기구(도시하지 않음)에 의해 승강 가능하게 구성되어 있다. 볼나사(7)를 포함하는 승강 기구는, 처리 챔버(1)에 배치되어 있다. 승강 기구는, 스테인리스강으로 이루어지는 벨로즈(8)로 덮여 있다. 벨로즈(8)의 외측에는 벨로즈 커버(9)가 마련되어 있다. 또한, 탑재대(2)의 위쪽의 외주에는, 예컨대 단결정 실리콘으로 형성된 포커스 링(5)이 마련되어 있다. 또한, 탑재대(2) 및 지지대(4)의 주위를 둘러싸도록, 예컨대 석영 등으로 이루어지는 원통 형상의 내벽 부재(3a)가 마련되어 있다.
탑재대(2)에는, 제 1 정합기(11a)를 거쳐서 제 1 고주파 전원(10a)이 접속되고, 또한, 제 2 정합기(11b)를 거쳐서 제 2 고주파 전원(10b)이 접속되어 있다. 제 1 고주파 전원(10a)은, 플라즈마 발생용이고, 이 제 1 고주파 전원(10a)으로부터는 소정 주파수(27㎒ 이상 예컨대 40㎒)의 고주파 전력이 탑재대(2)에 공급되도록 되어 있다. 또한, 제 2 고주파 전원(10b)은, 이온 도입용(바이어스용)이고, 이 제 2 고주파 전원(10b)으로부터는 제 1 고주파 전원(10a)보다 낮은 소정 주파수(13.56㎒ 이하, 예컨대 2㎒)의 고주파 전력이 탑재대(2)에 공급되도록 되어 있다. 한편, 탑재대(2)의 위쪽에는, 탑재대(2)와 평행하게 대향하도록, 상부 전극으로서의 기능을 갖는 샤워 헤드(16)가 마련되어 있고, 샤워 헤드(16)와 탑재대(2)는, 한 쌍의 전극(상부 전극과 하부 전극)으로서 기능하도록 되어 있다.
탑재대(2)의 상면에는, 반도체 웨이퍼 W를 정전 흡착하기 위한 정전척(6)이 마련되어 있다. 이 정전척(6)은 절연체(6b)의 사이에 전극(6a)을 개재시켜 구성되어 있고, 전극(6a)에는 직류 전원(12)이 접속되어 있다. 그리고 전극(6a)에 직류 전원(12)으로부터 직류 전압이 인가되는 것에 의해, 쿨롱력 등에 의해 반도체 웨이퍼 W가 흡착되도록 구성되어 있다.
지지대(4)의 내부에는, 냉매 유로(4a)가 형성되어 있고, 냉매 유로(4a)에는, 냉매 입구 배관(4b), 냉매 출구 배관(4c)이 접속되어 있다. 그리고, 냉매 유로(4a) 중에 적절한 냉매, 예컨대 냉각수 등을 순환시키는 것에 의해, 지지대(4) 및 탑재대(2)를 소정의 온도로 제어 가능하게 되어 있다. 또한, 탑재대(2) 등을 관통하도록, 반도체 웨이퍼 W의 이면측에 헬륨 가스 등의 냉열 전달용 가스(백사이드 가스)를 공급하기 위한 백사이드 가스 공급 배관(30)이 마련되어 있고, 이 백사이드 가스 공급 배관(30)은, 도시하지 않는 백사이드 가스 공급원에 접속되어 있다. 이들의 구성에 의해, 탑재대(2)의 상면에 정전척(6)에 의해 흡착 유지된 반도체 웨이퍼 W를, 소정의 온도로 제어 가능하게 되어 있다.
샤워 헤드(16)는, 처리 챔버(1)의 천장 부분에 마련되어 있다. 샤워 헤드(16)는, 본체부(16a)와 전극판을 이루는 상부 천판(16b)을 구비하고 있고, 절연성 부재(45)를 사이에 두고 처리 챔버(1)의 상부에 지지되어 있다. 본체부(16a)는, 도전성 재료, 예컨대 표면이 양극산화 처리된 알루미늄으로 이루어지고, 그 하부에 상부 천판(16b)을 장착 및 분리가 자유롭게 지지할 수 있도록 구성되어 있다.
본체부(16a)의 내부에는, 가스 확산실(16c)이 마련되고, 이 가스 확산실(16c)의 하부에 위치하도록, 본체부(16a)의 바닥에는, 다수의 가스 통류 구멍(16d)이 형성되어 있다. 또한, 상부 천판(16b)에는, 해당 상부 천판(16b)을 두께 방향으로 관통하도록 가스 도입 구멍(16e)이, 상기한 가스 통류 구멍(16d)과 겹치도록 마련되어 있다. 이와 같은 구성에 의해, 가스 확산실(16c)에 공급된 처리 가스는, 가스 통류 구멍(16d) 및 가스 도입 구멍(16e)을 거쳐서 처리 챔버(1) 내의 처리 공간(1b)에 샤워 형상으로 분산되어 공급되도록 되어 있다. 또, 본체부(16a) 등에는, 냉매를 순환시키기 위한 도시하지 않는 배관이 마련되어 있고, 플라즈마 에칭 처리 중에 샤워 헤드(16)를 소망 온도로 냉각할 수 있도록 되어 있다.
본체부(16a)에는, 가스 확산실(16c)에 처리 가스를 도입하기 위한 가스 도입구(16g)가 형성되어 있다. 이 가스 도입구(16g)에는 가스 공급 배관(15a)이 접속되어 있고, 이 가스 공급 배관(15a)의 다른 쪽 단에는, 가스 도입구(16g)에 보내지는 가스의 종류나 혼합비를 조절하는 가스 조정부(15b)를 거쳐서 처리 가스를 공급하는 처리 가스 공급원(15)이 접속되어 있다. 가스 조정부(15b)에는, 가스 공급 배관(15a)에 더하여, 가스 공급 배관(15a)을 거쳐서 가스 확산실(16c) 내의 가스를 폐기하는 배기 장치(15c)나, 처리 공간(1b)에 직접 추가 가스를 공급 가능한 추가 가스 공급 배관(15g) 등도 접속되어 있다.
상기한 상부 전극으로서의 샤워 헤드(16)에는, 로우 패스 필터(LPF)(51)를 거쳐서 가변 직류 전원(52)이 전기적으로 접속되어 있다. 이 가변 직류 전원(52)은, 온ㆍ오프 스위치(53)에 의해 급전의 온ㆍ오프가 가능하게 되어 있다. 가변 직류 전원(52)의 전류ㆍ전압 및 온ㆍ오프 스위치(53)의 온ㆍ오프는, 후술하는 제어부(60)에 의해 제어되도록 되어 있다. 또, 후술하는 바와 같이, 제 1 고주파 전원(10a), 제 2 고주파 전원(10b)으로부터 고주파가 탑재대(2)에 인가되어 처리 공간에 플라즈마가 발생할 때에는, 필요에 따라 제어부(60)에 의해 온ㆍ오프 스위치(53)가 온이 되어, 상부 전극으로서의 샤워 헤드(16)에 소정의 직류 전압이 인가된다.
처리 챔버(1)의 측벽으로부터 샤워 헤드(16)의 높이 위치보다 위쪽으로 연장되도록 원통 형상의 접지 도체(1a)가 마련되어 있다. 이 원통 형상의 접지 도체(1a)는, 그 상부에 천판을 갖고 있다.
처리 챔버(1)의 바닥에는, 배기구(71)가 형성되어 있고, 이 배기구(71)에는, 배기 장치(73)가 접속되어 있다. 배기 장치(73)는, 진공 펌프를 갖고 있고, 이 진공 펌프를 작동시키는 것에 의해 처리 챔버(1) 내를 소정의 진공도까지 감압할 수 있도록 되어 있다. 한편, 처리 챔버(1)의 측벽에는, 웨이퍼 W의 반입출구(74)가 마련되어 있고, 이 반입출구(74)에는, 해당 반입출구(74)를 개폐하는 게이트 밸브(75)가 마련되어 있다.
탑재대(2)의 처리시에 있어서의 상하 방향의 위치에 대응하는 처리 챔버(1)의 주위에는, 링 형상 또는 동심 형상으로 연장되는 다이폴 링 자석(24)이 배치되어 있다. 다이폴 링 자석(24)은, 도 8의 횡단면도에 나타내는 바와 같이, 링 형상의 자성체로 이루어지는 케이싱(26) 내에, 복수개, 예컨대 16개의 이방성 세그먼트 기둥 형상 자석(25)을 둘레 방향으로 일정 간격으로 배열하여 이루어진다. 도 8에 있어서, 각 이방성 세그먼트 기둥 형상 자석(25)의 안에 나타내는 화살표는 자화의 방향을 나타내고 있다. 도 8에 나타내는 바와 같이, 각 이방성 세그먼트 기둥 형상 자석(25)의 자화의 방향을, 케이싱(26)의 둘레 방향에 따라 조금씩 비키어 놓음으로써, 전체적으로 한 방향으로 향하는 균등한 수평 자계 B를 형성할 수 있다.
따라서, 탑재대(2)와 샤워 헤드(16)의 사이의 공간에는, 도 9에 모식적으로 나타내는 바와 같이, 제 1 고주파 전원(10a)에 의해 연직 방향의 RF 전계 EL이 형성됨과 아울러, 다이폴 링 자석(24)에 의해 수평 자계 B가 형성된다. 이들의 직교 전자계를 이용하는 마그네트론 방전에 의해, 탑재대(2)의 표면 근방에 고밀도의 플라즈마를 생성할 수 있다.
상기 구성의 플라즈마 에칭 장치는, 제어부(60)에 의해, 그 동작이 통괄적으로 제어된다. 이 제어부(60)에는, CPU를 구비하여 플라즈마 에칭 장치의 각 부를 제어하는 프로세스 컨트롤러(61)와, 사용자 인터페이스(62)와, 기억부(63)가 마련되어 있다.
사용자 인터페이스(62)는, 공정 관리자가 플라즈마 에칭 장치를 관리하기 위해 커맨드의 입력 조작을 행하는 키보드나, 플라즈마 에칭 장치의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 구성되어 있다.
기억부(63)에는, 플라즈마 에칭 장치에서 실행되는 각종 처리를 프로세스 컨트롤러(61)의 제어에 의해 실현하기 위한 제어 프로그램(소프트웨어)이나 처리 조건 데이터 등이 기억된 레시피가 저장되어 있다. 그리고, 필요에 따라, 사용자 인터페이스(62)로부터의 지시 등에 의해 임의의 레시피를 기억부(63)로부터 호출하여 프로세스 컨트롤러(61)에 실행시킴으로써, 프로세스 컨트롤러(61)의 제어 아래에서, 플라즈마 에칭 장치에서의 소망하는 처리가 행해진다. 또한, 제어 프로그램이나 처리 조건 데이터 등의 레시피는, 컴퓨터에서 판독 가능한 컴퓨터 기억 매체(예컨대, 하드디스크, CD, 플렉시블디스크, 반도체 메모리 등) 등에 저장된 상태의 것을 이용하거나, 혹은, 다른 장치로부터, 예컨대 전용 회선을 거쳐서 수시로 전송시켜 온라인에서 이용하거나 하는 것도 가능하다.
여기서, 도 10을 참조하여, 처리 가스 공급원(15) 및 가스 조정부(15b)에 대하여 상세하게 설명한다. 도 10에 나타내는 바와 같이, 처리 가스 공급원(15)은, 퇴적 공정에 이용하는 퇴적성 가스(디포지션 가스)를 공급하는 디포지션 가스원(15d)과, 에칭 공정에 이용하는 에칭 가스원(15e)과, 추가 가스를 공급하는 추가 가스원(15f)을 갖고 있다. 디포지션 가스원(15d)은, 예컨대 도 3에 나타내는 퇴적성의 가스로서 SiF4나 O2 등의 가스를 공급한다. 에칭 가스원(15e)은, 예컨대 도 3에 나타내는 에칭성의 가스로서 SF6나 HBr 등의 가스를 공급한다. 디포지션 가스원(15d), 에칭 가스원(15e) 및 추가 가스원(15f)이 공급하는 각각의 가스종의 혼합비나 공급량은, 프로세스 컨트롤러(61)로부터의 제어 지시에 의해 결정된다. 즉, 도 3에 나타내는 예에서는, 플라즈마 에칭만의 프로세스에서는 디포지션 가스원(15d) 및 에칭 가스원(15e)이 SF6, O2, SiF4 및 HBr 등의 가스를 소정의 유량으로 공급한다. 마찬가지로, 다이나믹 프로세스의 퇴적 단계에서는, 디포지션 가스원(15d)이 SiF4 및 O2 등의 가스를 소정의 유량으로 공급하고, 마찬가지로 에칭 단계에서는, 디포지션 가스원(15d) 및 에칭 가스원(15e)이 SF6, HBr 및 O2 등의 가스를 소정의 유량으로 공급한다.
가스 조정부(15b)는, 플라즈마 에칭만의 프로세스나 다이나믹 프로세스에서의 처리 가스의 공급 타이밍을 제어한다. 가스 조정부(15b)가 처리 가스의 공급 유량이나 혼합비를 제어하더라도 좋다. 가스 조정부(15b)는, 디포지션 가스원(15d)의 공급관에 접속된 디포지션 공급 밸브 Vds, 에칭 가스원(15e)의 공급관에 접속된 에칭 가스 공급 밸브 Ves를 구비하고 있고, 디포지션 공급 밸브 Vds 및 에칭 가스 공급 밸브 Ves의 출력은, 가스 확산실(16c)에 접속된 가스 공급 배관(15a)에 접속되어 있다. 또한, 가스 조정부(15b)는, 디포지션 가스원(15d)의 공급관에 접속된 디포지션 배기 밸브 Vdv, 에칭 가스원(15e)의 공급관에 접속된 에칭 가스 배기 밸브 Vev를 구비하고 있고, 디포지션 배기 밸브 Vds 및 에칭 가스 배기 밸브 Vev의 출력은, 배기 장치(15c)에 접속되어 있다. 또한, 가스 공급 배관(15a)에는, 가스 확산실(16c) 내의 가스를 배기하는 확산실 배기 밸브 Vvac가 접속되어 있고, 확산실 배기 밸브 Vvac의 출력은, 배기 장치(15c)에 접속되어 있다. 추가 가스원(15f)에는, 추가 가스 밸브 Vadd가 접속되어 있고, 추가 가스 밸브 Vadd의 출력은, 추가 가스 공급 배관(15g)에 접속되어 있다.
가스 조정부(15b)에 구비된 각각의 밸브는, 프로세스 컨트롤러(61)로부터의 제어 지시에 의해 개폐 제어된다. 즉, 프로세스 컨트롤러(61)는, 가스 조정부(15b)가 갖는 각각의 밸브를 제어하여, 퇴적 가스ㆍ에칭 가스의 가스 확산실(16c)로의 공급량 및 가스 확산실(16c)로부터의 배기량을 제어함과 아울러, 처리 공간(1b)으로의 추가 가스의 공급량 및 배기량을 제어함으로써, 플라즈마 에칭만의 프로세스, 다이나믹 프로세스의 퇴적 단계 및 다이나믹 프로세스의 에칭 단계 각각의 동작 상태를 실현한다. 가스 조정부(15b)가 유량이나 혼합비 등을 제어한 퇴적 가스나 에칭 가스는, 가스 공급 배관(15a)을 거쳐서 가스 확산실(16c)에 공급되고, 이 가스 확산실(16c)로부터, 가스 통류 구멍(16d) 및 가스 도입 구멍(16e)을 거쳐서 처리 챔버(1) 내의 처리 공간(1b)에 샤워 형상으로 분산되어 공급된다.
(플라즈마 에칭 장치의 동작)
이와 같이 구성된 플라즈마 에칭 장치에서, 반도체 웨이퍼 W를 플라즈마 에칭하는 순서의 개략에 대하여 설명한다. 우선, 게이트 밸브(75)가 열리고, 반도체 웨이퍼 W가 도시하지 않는 반송 로봇 등에 의해, 도시하지 않는 로드록실을 거쳐서 반입출구(74)로부터 처리 챔버(1) 내에 반입되어, 탑재대(2) 위에 탑재된다. 이후, 반송 로봇을 처리 챔버(1) 밖으로 퇴피시키고, 게이트 밸브(75)를 닫는다. 그리고, 배기 장치(73)의 진공 펌프에 의해 배기구(71)를 거쳐서 처리 챔버(1) 내가 배기된다. 도시하지 않는 승강 기구에 의해, 탑재대(2)는 처리의 소정 위치로 상승한다.
처리 챔버(1) 내가 소정의 진공도가 된 후, 처리 챔버(1) 내에는 처리 가스 공급원(15)으로부터 소정의 처리 가스(퇴적성 가스나 에칭성 가스)가 도입된다. 처리 챔버(1) 내가 소정의 압력에 도달하면 처리 챔버(1) 내의 압력이 유지되고, 이 상태에서 제 1 고주파 전원(10a)으로부터 탑재대(2)에, 주파수가 예컨대 40㎒인 고주파 전력이 공급된다. 또한, 제 2 고주파 전원(10b)으로부터는, 이온 도입을 위해, 탑재대(2)에 주파수가 예컨대 2.0㎒인 고주파 전력(바이어스용)이 공급된다. 이때, 직류 전원(12)으로부터 정전척(6)의 전극(6a)에 소정의 직류 전압이 인가되고, 반도체 웨이퍼 W는 쿨롱력에 의해 흡착된다. 다이폴 링 자석(24)은, 수평 자계 B를 발생시킨다.
이 경우에, 상술한 바와 같이 하여 하부 전극인 탑재대(2)에 고주파 전력이 인가되는 것에 의해, 상부 전극인 샤워 헤드(16)와 하부 전극인 탑재대(2)의 사이에는 전계가 형성된다. 반도체 웨이퍼 W가 존재하는 처리 공간(1b)에 방전이 발생하고, 그것에 의해 형성된 처리 가스의 플라즈마에 의해, 반도체 웨이퍼 W가 에칭 처리된다. 이때, 필요에 따라 온ㆍ오프 스위치(53)가 온이 되고, 가변 직류 전원(52)으로부터 상부 전극으로서의 샤워 헤드(16)에 소정의 직류 전압이 인가된다.
실시 형태에 따른 플라즈마 에칭 방법은, 퇴적성 가스 및 에칭성 가스를 혼합하여 소정 시간 플라즈마 에칭 처리하는 공정과, 퇴적성 가스를 공급한 퇴적 단계 및 에칭성 가스를 공급한 에칭 단계를 비교적 짧은 사이클로 복수회 반복하는 공정으로 이루어진다.
모든 처리가 종료되면, 고주파 전력의 공급, 직류 전압의 공급 및 처리 가스의 공급이 정지되고, 상기한 순서와는 반대의 순서로, 반도체 웨이퍼 W가 처리 챔버(1) 내로부터 반출된다.
다음으로, 본 실시 형태에 따른 플라즈마 에칭 방법에 대하여 상세하게 설명한다.
(제 1 실시 형태의 플라즈마 에칭 방법)
도 11은 실시 형태의 플라즈마 에칭 방법을 설명하는 플로차트, 도 12a~12d는 실시 형태에 따른 플라즈마 에칭 방법의 각 공정에 있어서의 웨이퍼의 상태를 모식적으로 나타내는 단면도이다. 도 12a~12d에서는, 웨이퍼 W 위에 있어서의 하나의 개구부(154a)의 부근의 영역을 확대하여 나타내고 있다. 도 11에 나타내는 바와 같이, 실시 형태의 플라즈마 에칭 방법에서는, 플라즈마 에칭만의 프로세스(Non-DYP 공정)와, 다이나믹 프로세스(DYP 공정)를 갖고 있다.
우선, 플라즈마 에칭 방법이 적용되는 웨이퍼 W의 구성의 일례에 대하여 설명한다. 도 12a에 나타내는 바와 같이, 웨이퍼 W는, 예컨대 단결정 실리콘(Si)층으로 이루어지는 기체(151) 위에, 제 1 하드 마스크막(152), 제 2 하드 마스크막(153) 및 마스크막(154)이, 아래쪽으로부터 이 순서로 적층되어 있다. 제 1 하드 마스크막(152)으로서, 예컨대 두께 치수 t1을 갖는 질화실리콘(SiN)막을 이용할 수 있고, 두께 치수 t1을 예컨대 0.5㎛로 할 수 있다. 제 2 하드 마스크막(153)으로서, 예컨대 두께 치수 t2를 갖는 산화실리콘(SiOx)막을 이용할 수 있고, 두께 치수 t2를 예컨대 0.5㎛로 할 수 있다. 마스크막(154)으로서, 예컨대 두께 치수 t3을 갖는 레지스트층으로 할 수 있고, 두께 치수 t3을 예컨대 2.5㎛로 할 수 있다. 또한, 마스크막(154)에는, 미리 포토리소그래피 공정을 행함으로써, 개구 직경(직경 치수) D1이 예컨대 8㎛인 원형의 개구부(154a)가, 복수 부분에 패터닝되어 있다.
또, 제 1 하드 마스크막(152) 및 제 2 하드 마스크막(153)은, 제 1 하드 마스크막(152)이 산화실리콘(SiOx)막이고, 제 2 하드 마스크막(153)이 질화실리콘(SiN)막이더라도 좋다. 이와 같은 웨이퍼 W를, 처리 챔버(1) 내에 반입하여, 탑재대(2)의 위에 탑재한다.
프로세스 컨트롤러(61)는, 처리 가스 공급원(15) 및 가스 조정부(15b)를 제어하여, SF6, O2, SiF4 및 HBr의 가스를, 예컨대 도 3의 「Non-DYP」에 나타내는 유량으로 처리 챔버(1)에 소정 시간 공급하고, 실리콘층을 에칭한다(단계 S81. 이하 「S81」과 같이 칭한다). 또, 단계 S81은, Non-DYP 공정에 상당한다. 구체적으로는, 배기 장치(73)에 의해 처리 챔버(1) 내를 배기한 상태에서, 처리 가스 공급원(15) 및 가스 조정부(15b)에 의해 처리 가스(혼합 가스)를 소정의 유량으로 처리 공간(1b)에 도입하고, 처리 챔버(1) 내의 압력을 설정치로 한다. 또한, 직류 전원(12)에 의해 웨이퍼 W를 탑재대(2)에 정전 인력에 의해 고정하는 것에 의해 지지한 상태에서, 제 1 고주파 전원(10a)에 의해 제 1 고주파 전력을 탑재대(2)에 공급한다. 그러면, 샤워 헤드(16)에서 토출된 에칭 가스는 마그네트론 방전에 의해 플라즈마화되고, 플라즈마화한 플라즈마는 웨이퍼 W에 조사된다.
그리고, 플라즈마를 웨이퍼 W에 조사함으로써, 도 12b에 나타내는 바와 같이, 마스크막(154)의 각각의 개구부(154a)에 있어서, 하층 쪽인 제 2 하드 마스크막(153) 및 제 1 하드 마스크막(152)에 각각 개구부(153a, 152a)가 형성되고, 기체(151)에 구멍(151a)이 형성된다.
또, 플라즈마에 의해 마스크막(154)도 에칭되지만, 마스크막(154)의 에칭 속도에 대한 제 2 하드 마스크막(153), 제 1 하드 마스크막(152) 및 실리콘층(151)의 에칭 속도의 비인 선택비가 상당히 크다. 그 때문에, 도 12b에서는, 마스크막(154)의 막두께의 변화의 도시를 생략하고 있다(도 12c에 있어서도 마찬가지.). 에칭 가스가 플라즈마화하여 생성한 불소 라디칼 F*가 구멍(151a)에 도달하면, 전술한 반응식 (1)에 의해, SiF4가 생성된다. 그리고, 생성된 SiF4가 구멍(151a)의 밖으로 배출되는 것에 의해, 실리콘층(151)이 에칭된다.
한편, 에칭 가스가 플라즈마화할 때에는 산소 라디칼 O*가 생성된다. 상기 반응식 (1)에 의해 생성된 SiF4가 어느 한쪽의 플라즈마와 반응하는 것에 의해, 또는, 불소 라디칼 F*와 Si가 반응하는 것에 의해, 불화실리콘의 라디칼 SiFx*가 생성된다. 그리고, 일례로서 하기 반응식 (2)
Figure pct00002
에 나타내는 바와 같이, 산소 라디칼 O*가 불화실리콘의 라디칼 SiFx*와 반응하는 것에 의해, SiO계의 보호막(155)(예컨대 SiOFx)이 구멍(151a)의 측벽에 퇴적된다.
도 12b에 나타내는 바와 같이, 보호막(155)은, 마스크막(154)의 상면, 마스크막(154)의 개구부(154a)의 측벽, 제 2 하드 마스크막(153)의 개구부(153a)의 측벽, 제 1 하드 마스크막(152)의 개구부(152a)의 측벽, 및 실리콘층(151)의 구멍(151a)의 측벽(151b)(도 12c 참조.)에 퇴적된다. 한편, 실리콘층(151)의 구멍(151a)의 저면(151c)은, 웨이퍼 W 표면으로부터 가장 멀기 때문에, 마스크막(154)의 상면으로부터 실리콘층(151)의 구멍(151a)의 측벽(151b)에 걸친 부분과 비교하여, 보호막(155)의 퇴적 속도가 작다. 따라서, 구멍(151a)을 깊이 방향으로 에칭하는 에칭 속도가 구멍(151a)을 가로 방향으로 에칭하는 에칭 속도에 비하여 커지는 이방성 에칭을 행할 수 있고, 구멍(151a)의 측벽(151b)을 웨이퍼 W 표면에 대하여 수직으로 할 수 있다.
소정 시간이 경과하면, 프로세스 컨트롤러(61)는, 처리 가스 공급원(15) 및 가스 조정부(15b)를 제어하여, O2 및 SiF4의 가스를, 예컨대 도 3의 DYPㆍ퇴적 단계에 나타내는 유량으로 처리 챔버(1)에 소정 시간 공급하여, 웨이퍼 W에 대하여 퇴적 처리한다(S82). 단계 S82는, DYP 공정의 한 요소이다. 구체적으로는, 가스 조정부(15b)는, 처리 챔버(1) 내를 배기함과 아울러, 도 3의 퇴적 단계에 나타내는 바와 같은 유량으로 O2 및 SiF4의 가스를 처리 공간(1b)에 도입하고, 처리 챔버(1) 내의 압력을 설정치로 한다. 이때, 처리 챔버(1) 내의 압력을 일정하게 유지하면서 공급하는 처리 가스를 변경함으로써, 플라즈마 발광 상태를 유지시키더라도 좋다. 샤워 헤드(16)에서 토출된 퇴적성 가스는 마그네트론 방전에 의해 플라즈마화되고, 플라즈마화한 플라즈마는 웨이퍼 W에 조사된다. 이때, 퇴적 공정을 유지하는 시간은, Non-DYP 공정(제 1 에칭 공정)의 처리 시간보다 짧게 한다.
퇴적 공정의 처리 시간이 경과하면, 프로세스 컨트롤러(61)는, 처리 가스 공급원(15) 및 가스 조정부(15b)를 제어하여, SF6, O2 및 HBr의 가스를, 예컨대 도 3의 DYPㆍ에칭 단계에 나타내는 유량으로 처리 챔버(1)에 소정 시간 공급하여, 웨이퍼 W의 실리콘층(151)을 에칭한다(S83). 단계 S83은, DYP 공정의 한 요소이다. 구체적으로는, 가스 조정부(15b)는, 처리 챔버(1) 내를 배기함과 아울러, 도 3의 에칭 단계에 나타내는 바와 같은 유량으로 SF6, O2 및 HBr의 가스를 처리 공간(1b)에 도입하고, 처리 챔버(1) 내의 압력을 설정치로 한다. 이때, 처리 챔버(1) 내의 압력을 일정하게 유지하면서 공급하는 처리 가스를 변경하고, 플라즈마의 천이 상태가 유지되도록 제어한다. 샤워 헤드(16)에서 토출된 에칭성 가스는 마그네트론 방전에 의해 플라즈마화되고, 플라즈마화한 플라즈마는 웨이퍼 W에 조사된다. 이때, 제 2 에칭 공정을 유지하는 시간은, Non-DYP 공정(제 1 에칭 공정)의 처리 시간보다 짧게 한다.
제 2 에칭 공정의 처리 시간이 경과하면, 프로세스 컨트롤러(61)는, DYP 공정(퇴적 공정 S82 및 제 2 에칭 공정 S83)이 소정 횟수 반복되었는지 판정한다(S84). 단계 S82의 퇴적 공정과 단계 S83의 제 2 에칭 공정이 소정 횟수 반복되지 않고 있는 경우(S84의 아니오), 프로세스 컨트롤러(61)는, 처리 가스 공급원(15) 및 가스 조정부(15b)를 제어하여 단계 S82 및 S83을 반복한다(S82ㆍS83).
단계 S82의 퇴적 공정과 단계 S83의 제 2 에칭 공정이 소정 횟수 반복된 경우(S84의 예), 프로세스 컨트롤러(61)는 처리를 종료한다. 도 12c는 단계 S81의 처리와, 복수회의 단계 S82 및 S83의 각 처리를 행한 웨이퍼 W의 단면을 나타내고 있다. 단계 S81 및 복수회의 단계 S82ㆍS83을 행하는 것에 의해, 실리콘층(151)의 에칭이 종료되고, 도 12c에 나타내는 바와 같이, 구멍(151a)이 형성된다.
이어서, 마스크막(154)을, 예컨대 O2 가스를 포함하는 에칭 가스를 플라즈마화한 플라즈마에 의해 애싱하고, 마스크막(154)이 애싱된 웨이퍼 W의 표면의 세정을 행한다. 계속해서, CVD(Chemical Vapor Deposition), 전해 도금 또는 무전해 도금 등에 의해, 구멍(151a) 내에 예컨대 구리(Cu) 등의 배선 금속(156)을 매설한다. 이어서, 도 12d에 나타내는 바와 같이, CMP(Chemical Mechanical Polishing) 가공에 의해, 웨이퍼 W의 표면에 형성된 잉여의 배선 금속(156)을 제거한다. 제 2 하드 마스크막(153) 또는 제 1 하드 마스크막(152)이 질화실리콘막으로 이루어질 때는, 질화실리콘막을 CMP의 스토퍼막으로서 작용시켜, 질화실리콘막의 상단 위치에 있어서 CMP 가공의 종점 검출을 행하더라도 좋다.
실시예로서, 도 7에 나타낸 플라즈마 에칭 장치를 사용하여, 이하에 나타내는 조건에서 실리콘 웨이퍼의 플라즈마 에칭을 실시했다.
Non-DYP 공정(제 1 에칭 공정 S81) :
(1) 압력 : 200[mT], 고주파 전력(H/L) : 2500W/75W, 처리 가스 : SF6/O2/SiF4/HBr=90/110/800/100[sccm], 처리 시간 : 10초;
(2) 압력 : 200[mT], 고주파 전력(H/L) : 2500W/0W, 처리 가스 : SF6/O2/SiF4/HBr=140/140/900/150[sccm], 처리 시간 : 2분;
(3) 압력 : 200[mT], 고주파 전력(H/L) : 2900W/0W, 처리 가스 : SF6/O2/SiF4/HBr=140/140/900/180[sccm], 처리 시간 : 2분;
(4) 압력 : 200[mT], 고주파 전력(H/L) : 3000W/0W, 처리 가스 : SF6/O2/SiF4/HBr=140/140/900/180[sccm], 처리 시간 : 1분.
DYP 공정(퇴적 공정 S82) :
(5) 압력 : 300[mT], 고주파 전력(H/L) : 2000W/200W, 처리 가스 : SF6/O2/SiF4/HBr/SiCl4=0/350/300/0/150[sccm], 처리 시간 : 6초;
DYP 공정(제 2 에칭 공정 S83) :
(6) 압력 : 100[mT], 고주파 전력(H/L) : 2000W/200W, 처리 가스 : SF6/O2/SiF4/HBr/SiCl4=570/180/0/50/0[sccm], 처리 시간 : 10초;
DYP 공정(S82 및 S83)의 반복 횟수 : 52회.
실시예 1에 의한 비어 형성 결과를 도 13에 나타낸다. 도 13에 나타내는 2개의 전자현미경 사진 중, 좌측은 Non-DYP 공정만에 의한 비어 형성 결과의 단면을 나타내고, 우측은 Non-DYP 공정 및 DYP 공정 모두를 거친 비어 형성 결과의 단면을 나타내고 있다. 도 13에 나타내는 바와 같이, 깊이 116.0[㎛], 테이퍼각 88.9도의 양호한 비어를 형성할 수 있었다.
한편, 비교예로서, 도 7에 나타낸 플라즈마 에칭 장치를 사용하여, 이하에 나타내는 조건에서 실리콘 웨이퍼의 플라즈마 에칭을 실시했다.
Non-DYP 공정(제 1 에칭 공정 S81) :
(1) 압력 : 200[mT], 고주파 전력(H/L) : 2500W/75W, 처리 가스 : SF6/O2/SiF4/HBr=90/110/800/100[sccm], 처리 시간 : 10초;
(2) 압력 : 200[mT], 고주파 전력(H/L) : 2500W/0W, 처리 가스 : SF6/O2/SiF4/HBr=140/140/900/150[sccm], 처리 시간 : 2분;
(3) 압력 : 200[mT], 고주파 전력(H/L) : 2900W/0W, 처리 가스 : SF6/O2/SiF4/HBr=140/140/900/180[sccm], 처리 시간 : 2분;
(4) 압력 : 200[mT], 고주파 전력(H/L) : 3000W/0W, 처리 가스 : SF6/O2/SiF4/HBr=140/140/900/180[sccm], 처리 시간 : 2분.
DYP 공정(퇴적 공정 S82)
(5) 압력 : 300[mT], 고주파 전력(H/L) : 2000W/200W, 처리 가스 : SF6/O2/SiF4/HBr/SiCl4=0/350/300/0/150[sccm], 처리 시간 : 6초;
DYP 공정(제 2 에칭 공정 S83)
(6) 압력 : 100[mT], 고주파 전력(H/L) : 2000W/200W, 처리 가스 : SF6/O2/SiF4/HBr/SiCl4=570/180/0/50/0[sccm], 처리 시간 : 10초;
DYP 공정(S82 및 S83)의 반복 횟수 : 52회.
즉, 비교예는, 제 1 에칭 공정 S81의 유지 시간을 도 13에 나타내는 실시예의 그것보다 길게 한 것이다. 비교예에 의한 비어 형성 결과를 도 14에 나타낸다. 도 14에 나타내는 2개의 전자현미경 사진 중, 좌측은 Non-DYP 공정만에 의한 비어 형성 결과의 단면을 나타내고, 우측은 Non-DYP 공정 및 DYP 공정 모두를 거친 비어 형성 결과의 단면을 나타내고 있다. 도 14에 나타내는 바와 같이, 비교예에서는 최종적인 비어의 깊이가 얕고, 또한 비어 벽면이 거칠어져서 보우잉이 발생하여 버리고 있다. 비교예에서는, Non-DYP 공정의 처리 시간이 길기 때문에 해당 공정만에 의해 형성된 시점의 비어는 실시예의 그것보다 깊고, 비어 바닥의 직경이 작아지고 있다(실시예 : 7.7[㎛], 비교예 : 5.1[㎛]). 그 때문에, DYP 공정의 에칭 단계에 있어서 에칭성 가스가 비어 바닥에까지 충분히 닿지 않고, 비어의 깊이가 얕아져 버렸다고 생각된다. 또한, DYP 공정의 에칭 단계에 있어서 에칭성 가스가 비어 바닥까지 널리 퍼지지 않은 결과, DYP 공정의 퇴적 단계에 있어서 퇴적성 가스가 비어 내에 충분히 도입되지 않아, 비어 벽면이 거칠어져 버렸다고 생각된다.
이 결과를 근거로 하면, Non-DYP 공정은, 비어 바닥의 직경이 너무 작아지지 않는 단계에서 DYP 공정으로 이행하는 것이 양호한 것을 알 수 있다. 이 예에서는, 비어 바닥의 직경이 5.1[㎛] 이하가 되기 전에 Non-DYP 공정으로부터 DYP 공정으로 이행하는 것이 바람직하다.
(Non-DYP 공정과 DYP 공정의 전환 타이밍)
도 13 및 14에 나타내는 바와 같이, 실시 형태의 방법에서는, 플라즈마 에칭만의 Non-DYP 공정에 있어서 형성된 비어 바닥의 직경이 작으면, 계속되는 DYP 공정이 원활하게 진행되지 않는 것을 알 수 있다. 즉, DYP 공정에 있어서 퇴적성 가스나 에칭성 가스를 비어 바닥까지 충분히 널리 퍼지게 하는 것이 바람직하다. 그래서, 플라즈마 에칭에 있어서의 처리 챔버(1) 내의 압력과 제 1 고주파 전원(10a)의 출력 전력을 변화시켜 얻어진 비어 형상을 조사했다. 도 15는 처리 챔버(1) 내의 압력과 제 1 고주파 전원(10a)의 플라즈마 발생 전력의 조건을 바꾸어 플라즈마 에칭(Non-DYP 공정)에 의해 얻어진 비어 형상을 나타내는 도면이다.
도 15에 나타내는 바와 같이, 제 1 고주파 전원(10a)의 플라즈마 발생 전력이 작으면, 비어의 바닥을 향해서 직경이 서서히 좁아지는 형상이 되고, 웨이퍼 W 내의 형상도 고르지 않게 되는 경향을 볼 수 있다. 한편, 처리 챔버(1) 내의 압력을 일정하게 하여 플라즈마 발생 전력을 크게 하면, 비어 벽면이 수직이 되어 비어 바닥의 직경의 크기가 확보되고, 또한 비어 형상 자체도 고르게 되는 경향을 볼 수 있다. 즉, 처리 챔버(1) 내의 압력이 동일하면, 플라즈마 발생 전력이 큰 쪽이 비어 형상이 가지런해져 비어 바닥의 직경의 크기도 충분히 확보할 수 있는 것을 알 수 있다.
한편, 어스펙트비가 높은 비어를 형성하는 경우, 높은 에칭 레이트를 유지하는 것도 중요한 요소가 된다. 그래서, 플라즈마 에칭에 있어서의 처리 챔버(1) 내의 압력과 제 1 고주파 전원(10a)의 출력 전력을 변화시켜 비어를 형성하고, 각각의 조건에 있어서의 에칭 레이트를 조사했다. 도 16은 처리 챔버(1) 내의 압력과 제 1 고주파 전원(10a)의 플라즈마 발생 전력의 조건을 바꾸어 플라즈마 에칭(Non-DYP 공정)에 의해 비어를 형성한 경우의 에칭 레이트를 나타내는 도면이다. 도 16에 나타내는 바와 같이, 처리 챔버(1) 내의 압력이 커지면, 대략 에칭 레이트가 높아지는 경향을 볼 수 있다. 그러나, 처리 챔버(1) 내의 압력을 일정하게 하여 플라즈마 발생 전력을 크게 하면, 어떤 전력을 경계로 에칭 레이트가 내려가 버리는 것을 알 수 있다.
즉, 양호한 에칭 레이트와 비어 바닥의 직경의 크기를 확보하는 관점에서 보면, 플라즈마 발생 전력을 보다 크게 하면서, 에칭 레이트가 가장 양호해지는 처리 가스 압력을 설정하면 된다.
(제 2 실시 형태의 플라즈마 에칭 방법)
다음으로, 다른 실시 형태에 따른 플라즈마 에칭 방법에 대하여 설명한다. 이 실시 형태에 따른 플라즈마 에칭 방법에서는, 제 1 실시 형태에 따른 플라즈마 에칭 장치와 동일한 장치를 이용할 수 있다. 따라서, 제 1 실시 형태와 공통하는 요소에 대해서는 공통의 부호를 부여하여 나타내고, 중복하는 설명을 생략한다.
이 실시 형태에 따른 플라즈마 에칭 방법은, 삼차원 실장되는 반도체 장치에 관통 전극을 형성하기 위해, TSV(Through-Silicon Via) 기술을 이용하여 웨이퍼에 관통 구멍을 형성하는 것이다. 따라서, 본 실시 형태에 따른 플라즈마 에칭 방법은, 관통 구멍을 형성하기 위한 웨이퍼(이하, 「디바이스 웨이퍼」라고도 한다)가 서포트 웨이퍼에 접착제를 통해 접착된 웨이퍼를 에칭하는 점에서, 제 1 실시 형태와 상이하다.
도 17a~17f는 본 실시 형태에 따른 플라즈마 에칭 방법을 포함하는 반도체 장치의 제조 방법의 각 공정에 있어서의 웨이퍼의 상태를 모식적으로 나타내는 단면도이다.
접착 웨이퍼는, 도 17c에 나타내는 바와 같이, 디바이스 웨이퍼 W와, 서포트 웨이퍼 SW를 갖는다. 디바이스 웨이퍼 W는, 표면 Wa에 트랜지스터 등의 반도체 장치가 형성된 기판이다. 서포트 웨이퍼 SW는, 디바이스 웨이퍼 W를, 이면 Wb를 연삭하여 박화했을 때에, 박화된 디바이스 웨이퍼 W를 보강하기 위한 기판이다. 디바이스 웨이퍼 W는, 접착제 G를 통해 서포트 웨이퍼 SW에 접착되어 있다.
본 실시 형태에 따른 반도체 장치의 제조 방법에서는, 처음으로, 실리콘 웨이퍼 등으로 이루어지는 디바이스 웨이퍼 W의 표면에 트랜지스터(201)를 형성하고, 트랜지스터(201)가 형성된 디바이스 웨이퍼 W 위에 층간 절연막(202)을 형성한다(도 17a).
이어서, 층간 절연막(202) 위에, 배선 구조(203)를 형성한다. 층간 절연막(202) 위에, 배선층(204), 절연막(205)을 번갈아 적층함과 아울러, 절연막(205)을 관통하여 상하의 배선층(204) 사이를 전기적으로 접속하는 비어 홀(206)을 형성한다(도 17b).
이어서, 디바이스 웨이퍼 W를 상하 반전시켜, 디바이스 웨이퍼 W의 표면 Wa를, 접착제 G를 통해 서포트 웨이퍼 SW와 접착하는 것에 의해, 접착 웨이퍼를 준비한다. 서포트 웨이퍼 SW는, 디바이스 웨이퍼 W를, 이면 Wb를 연삭하여 박화했을 때에, 박화된 디바이스 웨이퍼 W를 보강하고, 휘어짐을 막는 지지체가 되는 기판이고, 예컨대 실리콘 웨이퍼 등으로 이루어진다. 그리고, 접착 웨이퍼를, 예컨대 연삭 장치에 구비된 지지부에 지지하고, 웨이퍼 W의 이면 Wb측을 연삭하여, 연삭 전의 두께 T1이 소정 두께 T2가 되도록 박화한다(도 17c). 소정 두께 T2를, 예컨대 50~200㎛로 할 수 있다.
또, 도 17a~17f에서는, 도시를 용이하게 하기 위해, 층간 절연막(202) 및 배선 구조(203)의 두께가 과장하여 그려져 있지만, 실제는, 층간 절연막(202) 및 배선 구조(203)의 두께는, 웨이퍼 W의 기체 자체의 두께에 비하여 극히 작다.
이어서, 웨이퍼 W의 이면 Wb에 레지스트를 도포하고, 노광하고, 현상하는 것에 의해, 도시하지 않는 레지스트 패턴을 형성한다. 그리고, 제 1 실시 형태와 동일한 플라즈마 에칭 공정을 행하여, 웨이퍼 W의 이면 Wb를 에칭하여 관통 구멍 V를 형성한다. 그리고, 관통 구멍 V가 형성된 웨이퍼 W의 이면 Wb에 잔존하는 레지스트를, 제 1 실시 형태에 따른 플라즈마 에칭 방법과 동일하게 애싱하여 제거한다(도 17d). 관통 구멍 V의 직경을, 예컨대 1~10㎛로 할 수 있다. 또한, 관통 구멍 V의 깊이는, 웨이퍼 W의 이면 Wb를 연삭하여 박화한 후의 웨이퍼 W의 기체 자체의 두께에 상당하는 것이고, 예컨대 50~200㎛로 할 수 있다.
이어서, 관통 구멍 V의 내주면을 피복하도록, 예컨대 폴리이미드 등의 절연막(207)을 형성하고, 내주면이 절연막(207)으로 피복된 관통 구멍 V 내에, 전해 도금법 등에 의해 관통 전극(208)을 형성한다(도 17e).
이어서, 서포트 웨이퍼 SW를 웨이퍼 W로부터 벗기는 것에 의해, 박화되어, 관통 전극(208)이 형성된 웨이퍼 W를 얻는다. 예컨대 자외광(UV광)을 조사하는 것에 의해, 광반응성의 접착제 G의 접착력을 저하시켜 벗길 수 있다(도 17f).
본 실시 형태에서도, 도 17d에 나타낸 플라즈마 에칭 공정에 있어서, Non-DYP 공정 및 DYP 공정을 조합한 플라즈마 에칭을 행한다. 이것에 의해, 비어 벽면이 거칠어지지 않고 높은 어스펙트비의 비어를 형성할 수 있다.
이상, 본 발명의 바람직한 실시 형태에 대하여 기술했지만, 본 발명은 이러한 특정한 실시 형태에 한정되는 것이 아니고, 특허청구범위 내에 기재된 본 발명의 요지의 범위 내에 있어서, 다양한 변형ㆍ변경이 가능하다.
1 : 처리 챔버 2 : 탑재대
15 : 처리 가스 공급원 16 : 샤워 헤드
10a : 제 1 고주파 전원 10b : 제 2 고주파 전원
60 : 제어부 200 : 플라즈마 에칭 장치
W : 반도체 웨이퍼

Claims (6)

  1. 실리콘층의 주면에 소정의 패턴으로 패터닝된 레지스트층이 형성되어 이루어지는 피처리 기판을 처리 용기 내에 유지하는 단계와,
    소정의 비율로 혼합한 퇴적성 가스 및 에칭성 가스의 혼합 가스를 상기 처리 용기 내에 도입하고, 상기 혼합 가스 분위기에서 상기 레지스트층을 마스크로 하여 상기 피처리 기판을 플라즈마 에칭하는 제 1 에칭 단계와,
    상기 처리 용기 내에 상기 퇴적성 가스를 도입하고, 상기 제 1 에칭 단계에 의해 플라즈마 에칭된 피처리 기판을 상기 퇴적성 가스가 주체인 분위기에서 퇴적 처리하는 퇴적 단계 및 상기 처리 용기 내에 상기 에칭성 가스를 도입하고, 상기 퇴적 단계에 의해 퇴적 처리된 피처리 기판을 상기 에칭성 가스가 주체인 분위기에서 플라즈마 에칭하는 제 2 에칭 단계를 복수회 반복하는 단계
    를 갖는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 반복하는 단계는, 플라즈마를 도중에 없애는 일 없이 연속적으로 적어도 3회 이상 상기 퇴적 단계 및 상기 제 2 에칭 단계를 반복하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 혼합 가스는, SF6, O2 및 SiF4의 가스를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 퇴적성 가스는, O2 및 SiF4의 가스를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 에칭성 가스는, SF6 및 O2의 가스를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 반복하는 단계는, 상기 제 1 에칭 단계에 의한 처리 시간보다 장시간 계속하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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