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KR20140043203A - 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치 - Google Patents

게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치 Download PDF

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KR20140043203A
KR20140043203A KR1020120106319A KR20120106319A KR20140043203A KR 20140043203 A KR20140043203 A KR 20140043203A KR 1020120106319 A KR1020120106319 A KR 1020120106319A KR 20120106319 A KR20120106319 A KR 20120106319A KR 20140043203 A KR20140043203 A KR 20140043203A
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Abstract

본 발명은 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치에 관한 것으로, 후단 스테이지로부터 제공된 리셋 신호에 응답하여 제1 및 제3 QB 노드를 게이트 하이 전압으로 직접 충전시키도록 TFT를 구성하여 스캔 펄스의 출력 안정성을 향상시킬 수 있다.

Description

게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치{GATE SHIFT REGISTER AND FLAT PANEL DISPLAY USING THE SAME}
본 발명은 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치에 관한 것이다.
평판 표시 장치(Flat Panel Display)는 액정 표시 장치(Liquid Crystal Display), 유기 발광 다이오드 표시 장치(Organic Light Emitting Diode Display) 등이 있다.
일반적으로, 평판 표시 장치는 영상을 표시하는 표시 패널과, 표시 패널의 게이트 라인들에 스캔 펄스를 공급하기 위한 게이트 드라이버와, 표시 패널의 데이터 라인들에 영상 신호(데이터 전압)를 공급하기 위한 데이터 드라이버와, 게이트 드라이버 및 데이터 드라이버를 제어하는 타이밍 컨트롤러를 구비한다. 게이트 드라이버는 타이밍 컨트롤러로부터 제공된 게이트 제어 신호에 응답하여 스캔 펄스를 순차적으로 출력하는 게이트 쉬프트 레지스터를 구비한다.
한편, 평판 표시 장치는 점점 대면적화되고 고해상도로 개발되고 있는데, 평판 표시 장치가 대면적 및 고해상도로 제조될수록 게이트 라인들의 저항 및 커패시턴스 성분이 증가하여 스캔 펄스의 출력 특성이 나빠진다. 이러한 문제점을 해결하기 위해, 게이트 쉬프트 레지스터를 구성하는 스위칭 소자의 크기를 증가시키는 방법이 있으나, 이 방법은 소비 전력을 증가시키고 네로우 베젤 설계가 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 스캔 펄스의 출력을 안정화시켜 게이트 드라이버의 신뢰성을 향상시키고, 소비 전력을 절감하며, 네로우 베젤 설계가 용이한 게이트 쉬프트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치는 다수의 클럭 펄스를 입력받아 각각이 스캔 펄스를 2개씩 출력하는 n/2개의 스테이지를 구비하고; 상기 n/2개의 스테이지 각각은 상기 스캔 펄스를 순차적으로 출력하는 제1 및 제2 서브 스테이지를 구비하고; 상기 제1 서브 스테이지는 제1 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 다수의 클럭 펄스 중 어느 하나를 제1 출력단에 공급하는 제1 풀업 TFT와; 제1 QB 노드의 전압 레벨에 따라 스위칭되어, 게이트 오프 전압을 상기 제1 출력단에 공급하는 제1 풀다운 TFT와; 제2 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 출력단에 공급하는 제2 풀다운 TFT와; 제1 교류 전압의 전압 레벨에 따라 스위칭되어, 상기 제1 교류 전압을 제1 노드에 공급하는 제1 TFT와; 후단 스테이지로부터 제공된 리셋 신호에 따라 스위칭되어, 상기 제1 교류 전압을 상기 제1 QB 노드에 공급하는 제2 TFT와; 전단 스테이지의 제1 서브 스테이지로부터 제공된 제1 캐리 신호에 따라 스위칭되어, 게이트 온 전압을 상기 제1 Q 노드에 공급하는 제3 TFT와; 상기 리셋 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 Q 노드에 공급하는 제4 TFT와; 상기 제2 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 Q 노드에 공급하는 제5 TFT와; 상기 제1 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 Q 노드에 공급하는 제6 TFT와; 상기 제1 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 QB 노드에 공급하는 제7 TFT와; 상기 제1 캐리 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 QB 노드에 공급하는 제8 TFT와; 상기 제1 노드의 전압 레벨에 따라 스위칭되어, 상기 제1 교류 전압을 상기 제1 QB 노드에 공급하는 제9 TFT와; 상기 제1 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 노드에 공급하는 제10 TFT를 구비하고; 상기 제2 서브 스테이지는 제2 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 다수의 클럭 펄스 중 또 다른 하나를 제2 출력단에 공급하는 제2 풀업 TFT와; 제3 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 출력단에 공급하는 제3 풀다운 TFT와; 제4 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 출력단에 공급하는 제4 풀다운 TFT와; 제2 교류 전압의 전압 레벨에 따라 스위칭되어, 상기 제2 교류 전압을 제2 노드에 공급하는 제11 TFT와; 상기 리셋 신호에 따라 스위칭되어, 상기 제2 교류 전압을 상기 제3 QB 노드에 공급하는 제12 TFT와; 전단 스테이지의 제2 서브 스테이지로부터 제공된 제2 캐리 신호에 따라 스위칭되어, 상기 게이트 온 전압을 상기 제2 Q 노드에 공급하는 제13 TFT와; 상기 리셋 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 Q 노드에 공급하는 제14 TFT와; 상기 제4 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 Q 노드에 공급하는 제15 TFT와; 상기 제3 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 Q 노드에 공급하는 제16 TFT와; 상기 제2 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제3 QB 노드에 공급하는 제17 TFT와; 상기 제2 캐리 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제3 QB 노드에 공급하는 제18 TFT와; 상기 제2 노드의 전압 레벨에 따라 스위칭되어, 상기 제2 교류 전압을 상기 제3 QB 노드에 공급하는 제19 TFT와; 상기 제2 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 노드에 공급하는 제20 TFT를 구비하는 것을 특징으로 한다.
상기 제1 QB 노드와 상기 제4 QB 노드는 전기적으로 서로 연결되고, 상기 제2 QB 노드와 상기 제3 QB 노드는 전기적으로 서로 연결되는 것을 특징으로 한다.
제k 스테이지의 제1 서브 스테이지로부터 출력되는 스캔 펄스는 상기 제1 캐리 신호로서 제k+1 스테이지의 제1 서브 스테이지로 공급되고, 상기 제k 스테이지의 제2 서브 스테이지로부터 출력되는 스캔 펄스는 상기 제2 캐리 신호로서 상기 제k+1 스테이지의 제2 서브 스테이지로 공급됨과 동시에, 상기 리셋 신호로서 제k-1 스테이지의 제1 및 제2 서브 스테이지로 공급되는 것을 특징으로 한다.
상기 제1 및 제2 교류 전압은 적어도 1 프레임 주기로 상기 게이트 온 전압 및 상기 게이트 오프 전압을 반복하는 전압인 것을 특징으로 한다.
상기 다수의 클럭 펄스는 순차적으로 지연되되, 이웃한 클럭 펄스가 소정 기간씩 오버랩되는 제1 내지 제4 클럭 펄스를 포함하는 것을 특징으로 한다.
상기 n/2개의 스테이지 중에서 홀수 번째 스테이지는 상기 제1 및 제2 클럭 펄스를 입력받고, 상기 n/2개의 스테이지 중에서 짝수 번째 스테이지는 상기 제3 및 제4 클럭 펄스를 입력받는 것을 특징으로 한다.
본 발명의 게이트 쉬프트 레지스터는 풀다운 TFT를 스위칭하는 QB 노드의 차징 특성이 향상됨과 아울러 풀업 TFT의 부트스트랩핑(BootSTrapping)이 향상되도록 TFT를 구성하여, 스캔 펄스의 지연을 감소시키고, 스캔 펄스의 비정상적인 출력을 방지하며, TFT의 사이즈를 절감시킬 수 있어 소비 전력을 절감하고 네로우 베젤 설계가 용이한 효과가 있다.
도 1은 본 발명의 실시 예에 따른 평판 표시 장치의 구성도이다.
도 2는 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터의 구성도이다.
도 3은 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터의 구성도이다.
도 4는 캐리 신호 및 리셋 신호의 전달을 설명하기 위한 도면이다.
도 5는 도 3에 도시된 제1 스테이지(ST1)의 구성도이다.
도 6은 도 5에 도시된 제1 스테이지(ST1)의 구동 파형도이다.
도 7은 본 발명의 다른 실시 예에 따른 제1 스테이지(ST1)의 구성도이다.
도 8a 및 도 8b는 본 발명의 효과를 설명하기 위한 시뮬레이션 파형도이다.
이하, 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치를 도면을 참조하여 보다 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 평판 표시 장치의 구성도이다.
도 1에 도시된 평판 표시 장치는 표시 패널(2)과, 게이트 드라이버(4)와, 데이터 드라이버(6)와, 타이밍 컨트롤러(8)를 구비한다.
표시 패널(2)은 서로 교차하는 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)을 구비하고, 이들(GL, DL)의 교차 영역에는 다수의 화소(P)들이 구비된다. 각 화소(P)들은 게이트 라인(GL)으로부터 공급되는 스캔 펄스(Vout)에 응답하여 데이터 라인(DL)으로부터 공급되는 영상 신호(데이터 전압)에 따른 영상을 표시한다.
게이트 드라이버(4)는 표시 패널(2)의 다수의 게이트 라인(GL)을 구동한다. 게이트 드라이버(4)는 드라이브 IC 형태로 집적화되거나, 비정질 실리콘 박막 트랜지스터(이하, TFT)를 이용하여 표시 패널(2)의 비표시 영역에 형성될 수 있다. 게이트 드라이버(4)는 표시 패널(2)의 양측에 각각 구비되어 다수의 게이트 라인(GL)을 양측에서 구동할 수 있다. 이 경우, 표시 패널(2) 양측의 게이트 드라이버(4)는 회로 구성 및 동작 방법이 동일하다. 이러한 게이트 드라이버(4)는 대면적 및 고해상도인 표시 패널(2)에서 게이트 라인(GL)의 로드 증가에 따른 스캔 펄스의 출력 불안정을 방지할 수 있다.
게이트 드라이버(4)는 타이밍 컨트롤러(8)로부터 제공된 다수의 게이트 제어 신호(GCS)에 따라 다수의 게이트 라인(GL)에 스캔 펄스(Vout)를 공급하는 게이트 쉬프트 레지스터를 구비한다. 특히, 본 발명의 게이트 쉬프트 레지스터는 풀다운 TFT를 스위칭하는 QB 노드의 차징 특성이 향상됨과 아울러 풀업 TFT의 부트스트랩핑(BootSTrapping)이 향상되도록 회로를 구성하여, 스캔 펄스의 지연을 감소시키고, 스캔 펄스의 비정상적인 출력을 방지하며, TFT의 사이즈를 절감시킬 수 있어 소비 전력을 절감하고 네로우 베젤 설계가 용이한 효과가 있다. 이러한 본 발명의 게이트 쉬프트 레지스터에 대해서는 도 5 및 도 6을 결부하여 구체적으로 후술하기로 한다.
데이터 드라이버(6)는 타이밍 컨트롤러(8)로부터 제공된 다수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트롤러(8)로부터 입력되는 디지털 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 전압으로 변환하고, 변환된 데이터 전압을 다수의 데이터 라인(DL)에 공급한다.
타이밍 컨트롤러(8)는 외부로부터 입력되는 영상 데이터(RGB)를 표시 패널(2)의 크기 및 해상도에 알맞게 정렬하여 데이터 드라이버(6)에 공급한다. 타이밍 컨트롤러(8)는 외부로부터 입력되는 동기 신호들, 예를 들어 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync)를 이용해 다수의 게이트 및 데이터 제어신호(GCS, DCS)를 생성하여 게이트 드라이버(4) 및 데이터 드라이버(6)에 각각 공급한다.
다수의 게이트 제어신호(GCS)는 서로 다른 위상을 갖는 다수의 클럭 펄스(CLK)와, 게이트 드라이버(4)의 구동 시작을 지시하는 게이트 스타트 펄스(Vst)를 포함한다. 다수의 클럭 펄스(CLK)는 서로 다른 위상을 갖는 2개 이상의 클럭 펄스(CLK)를 포함한다. 즉, 본 발명의 클럭 펄스(CLK)는 2상, 4상, 6상, 8상 등의 클럭 펄스(CLK)일 수 있다. 이하에서는 본 발명의 클럭 펄스(CLK)가 4상의 클럭 펄스(CLK1~CLK4)를 포함하는 것으로 설명한다. 게이트 스타트 펄스(Vst)는 매 프레임 시작시 단 한번의 게이트 하이 전압(VGH) 상태를 갖는다. 게이트 스타트 펄스(Vst)는 다수의 클럭 펄스(CLK)가 몇상의 클럭 펄스(CLK)인지에 따라 적어도 1개 출력된다. 이하에서는 본 발명의 게이트 스타트 펄스(Vst)가 제1 및 제2 게이트 스타트 펄스(Vst1, Vst2)를 포함하는 것으로 설명한다.
도 2 및 도 3은 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터의 구성도이다. 도 4는 캐리 신호 및 리셋 신호의 전달을 설명하기 위한 도면이다.
도 2를 참조하면, 게이트 쉬프트 레지스터는 n/2개의 스테이지, 즉 제1 내지 제n/2 스테이지(ST1~STn/2)를 구비하여 n개의 스캔 펄스(Vout 1~Vout n)를 출력한다. 각 스테이지(ST1~STn/2)는 스캔 펄스를 2개씩 출력하며, 제1 스테이지(ST1)로부터 제n/2 스테이지(STn/2)까지 순차적으로 스캔 펄스를 출력한다. 예를 들어, 제1 스테이지(ST1)는 제1 및 제2 스캔 펄스(Vout 1, Vout 2)를 순차적으로 출력하고, 이어서 제2 스테이지(ST2)는 제3 및 제4 스캔 펄스(Vout 3, Vout 4)를 순차적으로 출력하며, 이와 같은 방법으로 맨 마지막에 제n/2 스테이지(STn/2)는 제n-1 스캔 펄스 및 제n 스캔 펄스(Vout n-1, Vout n)를 순차적으로 출력한다.
도 3을 참조하면, 각 스테이지(ST1~STn/2)는 제1 내지 제4 클럭 펄스(CLK1~CLK4) 중에서 2개를 입력받는다. 예를 들어, 홀수 번째 스테이지(ST1, ST3, ST5, …)는 제1 및 제2 클럭 펄스(CLK1, CLK2)를 입력받고, 짝수 번째 스테이지(ST2, ST4, ST6, …)는 제3 및 제4 클럭 펄스(CLK3, CLK4)를 입력받는다. 또한, 각 스테이지(ST1~STn/2)는 게이트 하이 전압(VGH)과, 게이트 로우 전압(VGL)과, 제1 및 제 2 교류 전압(VDD1, VDD2)을 입력받는다. 제1 내지 제4 클럭 펄스(CLK1~CLK4)는 제1 클럭 펄스(CLK1)로부터 제4 클럭 펄스(CLK4)까지 순차적으로 지연되되, 이웃한 클럭 펄스가 소정 기간씩 오버랩되도록 출력되는 신호이다. 제1 및 제 2 교류 전압(VDD1, VDD2)은 소정 주기를 갖고 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)을 반복하는 교류 전압이며, 서로 위상이 반전된다. 예를 들어, 제1 및 제 2 교류 전압(VDD1, VDD2)은 적어도 1 프레임 주기로 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)을 반복하는 교류 전압일 수 있다.(도 6 참조)
한편, 스테이지(ST1~STn/2) 각각은 제1 및 제2 서브 스테이지(ST_Sub1, ST_Sub2)를 구비하는데, 제1 및 제2 서브 스테이지(ST_Sub1, ST_Sub2)는 스캔 펄스를 순차적으로 출력한다. 각 스테이지(ST1~STn/2)에 구비된 제1 및 제2 서브 스테이지(ST_Sub1, ST_Sub2)는 해당 스테이지에 입력된 2개의 클럭 펄스 중에서 서로 다른 클럭 펄스를 입력받는다. 또한, 제1 및 제2 서브 스테이지(ST_Sub1, ST_Sub2)는 해당 스테이지에 입력된 제1 및 제 2 교류 전압(VDD1, VDD2) 중에서 서로 다른 교류 전압을 입력받는다.
각 스테이지(ST1~STn/2)의 제1 및 제2 서브 스테이지(ST_Sub1, ST_Sub2)로부터 출력되는 스캔 펄스는 표시 패널(2)의 게이트 라인(GL)에 인가됨과 동시에, 후단 스테이지로 전달되는 캐리 신호 및 전단 스테이지로 전달되는 리셋 신호로서 역할을 한다. 참고로, "전단 스테이지"는 기준이 되는 스테이지(ST)의 상부에 위치하는 것으로, 예컨대 제 k(1<k<n) 스테이지(STk)에 기준한 전단 스테이지는 "제1 스테이지(ST1)~제k-1 스테이지(STk-1)" 중 어느 하나를 지시한다. 그리고 "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것으로, 예컨대 제k 스테이지(STk)에 기준한 후단 스테이지는 "제k+1 스테이지(STk+1)~제n/2 스테이지(STn/2)" 중 어느 하나를 지시한다.
예를 들어, 도 4에 도시한 바와 같이, 제k 스테이지(STk)의 제1 서브 스테이지(STk_Sub1)로부터 출력되는 스캔 펄스는 캐리 신호로서 제k+1 스테이지(STk)의 제1 서브 스테이지(STk_Sub1)에 공급된다. 그리고 제k 스테이지(STk)의 제2 서브 스테이지(STk_Sub1)로부터 출력되는 스캔 펄스는 캐리 신호로서 제k+1 스테이지(STk)의 제2 서브 스테이지(STk+1_Sub2)에 공급됨과 동시에, 리셋 신호로서 제k-1 스테이지(STk)의 제1 및 제2 서브 스테이지(STk-1_Sub1, STk-1_Sub2)에 공급된다.
이하, 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터를 보다 구체적으로 설명한다. 참고로, 각 스테이지(ST1~STn/2)는 회로 구성과 동작 방법이 모두 동일하며, 이하에서는 제1 스테이지(ST1)를 예를 들어 설명하기로 한다.
도 5는 도 3에 도시된 제1 스테이지(ST1)의 구성도이다. 도 6은 도 5에 도시된 제1 스테이지(ST1)의 구동 파형도이다.
도 5를 참조하면, 제1 스테이지(ST1)는 제1 스캔 펄스(Vout 1)를 출력하기 위한 제1 서브 스테이지(ST1_Sub1)와, 제2 스캔 펄스(Vout 2)를 출력하기 위한 제2 서브 스테이지(ST1_Sub2)를 구비한다.
제1 서브 스테이지(ST1_Sub1)는 제1 풀업 TFT(Tu1)와, 제1 및 제2 풀다운 TFT(Td1, Td2)와, 제1 내지 제10 TFT(T1~T10)를 구비한다.
제1 풀업 TFT(Tu1)는 제1 Q 노드(Q1)의 전압 레벨에 따라 스위칭되어, 제1 클럭 펄스(CLK1)를 제1 출력단에 공급한다.
제1 풀다운 TFT(Td1)는 제1 QB 노드(QB1)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 출력단에 공급한다.
제2 풀다운 TFT(Td2)는 제2 QB 노드(QB2)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 출력단에 공급한다.
제1 TFT(T1)는 제1 교류 전압(VDD1)의 전압 레벨에 따라 스위칭되어, 제1 교류 전압(VDD1)을 제1 노드(N1)에 공급한다.
제2 TFT(T2)는 후단 스테이지로부터 제공된 리셋 신호, 즉 제4 스캔 펄스(Vout 4)에 따라 스위칭되어, 제1 교류 전압(VDD1)을 제1 QB 노드(QB1)에 공급한다.
제3 TFT(T3)는 제1 게이트 스타트 펄스(Vst1)에 따라 스위칭되어, 게이트 하이 전압(VGH)을 제1 Q 노드(Q1)에 공급한다. 참고로, 제1 스테이지(ST1)를 제외한 나머지 스테이지의 경우, 제3 TFT(T3)는 제1 게이트 스타트 펄스(Vst1) 대신, 전단 스테이지의 제1 서브 스테이지로부터 제공된 캐리 신호에 따라 스위칭된다.
제4 TFT(T4)는 리셋 신호에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 Q 노드(Q1)에 공급한다.
제5 TFT(T5)는 제2 QB 노드(QB2)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 Q 노드(Q1)에 공급한다.
제6 TFT(T6)는 제1 QB(QB1)노드의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 Q 노드(Q1)에 공급한다.
제7 TFT(T7)는 제1 Q 노드(Q1)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 QB 노드(QB1)에 공급한다.
제8 TFT(T8)는 제1 게이트 스타트 펄스(Vst1)에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 QB 노드(QB1)에 공급한다.
제9 TFT(T9)는 제1 노드(N1)의 전압 레벨에 따라 스위칭되어, 제1 교류 전압(VDD1)을 제1 QB 노드(QB1)에 공급한다.
제10 TFT(T10)는 제1 Q 노드(Q1)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 노드(N1)에 공급한다.
제2 서브 스테이지(ST1_Sub2)는 제2 풀업 TFT(Tu1)와, 제3 및 제4 풀다운 TFT(Td3, Td4)와, 제11 내지 제20 TFT(T11~T20)를 구비한다.
제2 풀업 TFT(Tu1)는 제2 Q 노드(Q2)의 전압 레벨에 따라 스위칭되어, 제2 클럭 펄스(CLK2)를 제2 출력단에 공급한다.
제3 풀다운 TFT(Td3)는 제3 QB 노드(QB3)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 출력단에 공급한다.
제4 풀다운 TFT(Td4)는 제4 QB 노드(QB4)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 출력단에 공급한다.
제11 TFT(T11)는 제2 교류 전압(VDD2)의 전압 레벨에 따라 스위칭되어, 제2 교류 전압(VDD2)을 제2 노드(N2)에 공급한다.
제12 TFT(T12)는 후단 스테이지로부터 제공된 리셋 신호, 즉 제4 스캔 펄스(Vout 4)에 따라 스위칭되어, 제2 교류 전압(VDD2)을 제3 QB 노드(QB3)에 공급한다.
제13 TFT(T13)는 제2 게이트 스타트 펄스(Vst2)에 따라 스위칭되어, 게이트 하이 전압(VGH)을 제2 Q 노드(Q2)에 공급한다. 참고로, 제1 스테이지(ST1)를 제외한 나머지 스테이지의 경우, 제13 TFT(T13)는 제2 게이트 스타트 펄스(Vst2) 대신, 전단 스테이지의 제2 서브 스테이지로부터 제공된 캐리 신호에 따라 스위칭된다.
제14 TFT(T14)는 리셋 신호에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 Q 노드(Q2)에 공급한다.
제15 TFT(T15)는 제4 QB 노드(QB4)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 Q 노드(Q2)에 공급한다.
제16 TFT(T16)는 제3 QB(QB3)노드의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 Q 노드(Q2)에 공급한다.
제17 TFT(T17)는 제2 Q 노드(Q2)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제3 QB 노드(QB3)에 공급한다.
제18 TFT(T18)는 제2 게이트 스타트 펄스(Vst2)에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제3 QB 노드(QB3)에 공급한다.
제19 TFT(T19)는 제2 노드(N1)의 전압 레벨에 따라 스위칭되어, 제2 교류 전압(VDD2)을 제3 QB 노드(QB3)에 공급한다.
제20 TFT(T20)는 제2 Q 노드(Q2)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 노드(N2)에 공급한다.
상기에서 제1 서브 스테이지(ST1_Sub1)의 제1 QB 노드(QB1)와, 제2 서브 스테이지(ST1_Sub2)의 제4 QB 노드(QB4)는 전기적으로 서로 연결된다. 그리고 제1 서브 스테이지(ST1_Sub1)의 제2 QB 노드(QB2)와, 제2 서브 스테이지(ST1_Sub2)의 제3 QB 노드(QB3)는 전기적으로 서로 연결된다.
이하, 상기 제1 스테이지(ST1)의 동작 방법을 도 5 및 도 6을 결부하여 설명한다. 그리고 이하의 설명에서 제1 교류 전압(VDD1)이 게이트 하이 전압(VGH) 상태이고, 제2 교류 전압(VDD2)이 게이트 로우 전압(VGL) 상태인 것으로 가정한다.
먼저, 제1 서브 스테이지(ST1_Sub1)에 게이트 하이 전압(VGH) 상태의 제1 게이트 스타트 펄스(Vst1)가 입력된다. 그러면, 제3 TFT(T3)가 턴-온되고, 제3 TFT(T3)를 통해 게이트 하이 전압(VGH)이 제1 Q 노드(Q1)에 공급된다. 이에 따라, 제1 Q 노드(Q1)는 프리-차지되며, 제7 및 제10 TFT(T7, T10)가 턴-온된다. 그러면, 제7 TFT(T7)를 통해 게이트 로우 전압(VGL)이 제1 및 제4 QB 노드(QB1, QB4)에 공급되고, 제10 TFT(T10)를 통해 게이트 로우 전압(VGL)이 제1 노드(N1)에 공급된다.
이어서, 제2 서브 스테이지(ST1_Sub2)에 게이트 하이 전압(VGH) 상태의 제2 게이트 스타트 펄스(Vst2)가 입력된다. 그러면, 제13 TFT(T13)가 턴-온되고, 제13 TFT(T13)를 통해 게이트 하이 전압(VGH)이 제2 Q 노드(Q2)에 공급된다. 이에 따라, 제2 Q 노드(Q2)는 프리-차지되며, 제17 및 제20 TFT(T17, T20)가 턴-온된다. 그러면, 제17 TFT(T17)를 통해 게이트 로우 전압(VGL)이 제3 및 제2 QB(QB3, QB2)에 공급되고, 제20 TFT(T20)를 통해 게이트 로우 전압(VGL)이 제2 노드(N2)에 공급된다.
이어서, 게이트 하이 전압(VGH) 상태의 제1 클럭 펄스(CLK1)가 제1 풀업 TFT(Tu1)의 드레인 전극에 공급된다. 그러면, 제1 풀업 TFT(Tu1)의 게이트 전극 및 드레인 전극 간의 기생 용량에 의해 프리-차지된 제1 Q 노드(Q1)의 전압이 부트스트랩핑된다. 이에 따라, 제1 풀업 TFT(Tu1)는 완전한 턴-온 상태가 되고, 제1 풀업 TFT(Tu1)를 통해 제1 클럭 펄스(CLK1)가 제1 출력단에 공급된다.
이어서, 게이트 하이 전압(VGH) 상태의 제2 클럭 펄스(CLK2)가 제2 풀업 TFT(Tu2)의 드레인 전극에 공급된다. 그러면, 제2 풀업 TFT(Tu1)의 게이트 전극 및 드레인 전극 간의 기생 용량에 의해 프리-차지된 제2 Q 노드(Q2)의 전압이 부트스트랩핑된다. 이에 따라, 제2 풀업 TFT(Tu2)는 완전한 턴-온 상태가 되고, 제2 풀업 TFT(Tu2)를 통해 제2 클럭 펄스(CLK2)가 제2 출력단에 공급된다.
이어서, 제1 및 제2 서브 스테이지(ST1_Sub1, ST1_Sub2)에 후단 스테이지로부터 게이트 하이 전압(VGH) 상태의 리셋 신호가 공급된다. 이에 따라, 제2, 제4, 제12, 제14 TFT(T2, T4, T12, T14)가 턴-온된다. 그러면, 제2 TFT(T2)를 통해 게이트 하이 전압(VGH) 상태인 제1 교류 전압(VDD1)이 제1 및 제4 QB 노드(QB1, QB4) 에 공급되어, 제1 및 제4 풀다운 TFT(Td1, Td4)가 턴-온된다. 그리고 제4 TFT(T4)를 통해 게이트 로우 전압(VGL)이 제1 Q 노드(Q1)에 공급된다. 그리고 제14 TFT(T12)를 통해 게이트 로우 전압(VGL)이 제2 Q 노드(Q2)에 공급된다. 한편, 턴-온된 제1 및 제4 풀다운 TFT(Td1, Td4)는 게이트 로우 전압(VGL)을 각각 제1 및 제2 출력단에 공급한다.
이와 같이, 실시 예에 따른 게이트 쉬프트 레지스터는 제2 및 제12 TFT(T2, T12)가 후단 스테이지로부터 제공된 리셋 신호에 응답하여, 직접적으로 제1 및 제3 QB 노드(QB1, QB3)를 게이트 하이 전압(VGH)으로 충전시키도록 구성된다. 이에 따라, 게이트 드라이버(4)의 장시간 구동시에도 제1 내지 제4 QB 노드(QB1~QB4)를 게이트 하이 전압(VGH)으로 충전시키는 효율이 향상되어, 제1 내지 제4 풀다운(Td1~Td4)를 확실하게 턴-온시켜 스캔 펄스(Vout)가 게이트 로우 전압(VGL)으로 출력되는 기간을 안정적으로 유지할 수 있다.
또한, 실시 예에 따른 게이트 쉬프트 레지스터는 제1 및 제2 Q 노드(Q1, Q2)에 연결된 TFT의 수를 줄여 제1 및 제2 풀업 TFT(Tu1, Tu2)의 게이트 전극과 연결된 기생 용량이 줄어든다. 이에 따라, 제1 및 제2 풀업 TFT(Tu1, Tu2)의 부트스트랩핑이 향상되어, 스캔 펄스의 신호 지연이 감소된다.
실시 예에 따른 게이트 쉬프트 레지스터는 상기와 같이 스캔 펄스의 비정상적인 출력을 방지하여 신뢰성을 향상시킬 수 있다. 따라서, TFT의 사이즈를 줄일 수 있어 소비 전력을 절감하고 네로우 베젤 설계가 용이한 효과가 있다.
한편, 상기 실시 예와 달리 본 발명의 다른 실시 예에 따른 게이트 쉬프트 레지스터는 상기 실시 예에서의 제9, 제10, 제19, 제20 TFT(T9, T10, T19, T20)를 삭제할 수 있다. 이하, 본 발명의 다른 실시 예에 따른 게이트 쉬프트 레지스터를 상세히 설명한다.
도 7은 본 발명의 다른 실시 예에 따른 제1 스테이지(ST1)의 구성도이다.
도 7을 참조하면, 제1 스테이지(ST1)는 제1 스캔 펄스(Vout 1)를 출력하기 위한 제1 서브 스테이지(ST1_Sub1)와, 제2 스캔 펄스(Vout 2)를 출력하기 위한 제2 서브 스테이지(ST1_Sub2)를 구비한다.
제1 서브 스테이지(ST1_Sub1)는 제1 풀업 TFT(Tu1)와, 제1 및 제2 풀다운 TFT(Td1, Td2)와, 제1 내지 제8 TFT(T1~T8)를 구비한다.
제1 풀업 TFT(Tu1)는 제1 Q 노드(Q1)의 전압 레벨에 따라 스위칭되어, 제1 클럭 펄스(CLK1)를 제1 출력단에 공급한다.
제1 풀다운 TFT(Td1)는 제1 QB 노드(QB1)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 출력단에 공급한다.
제2 풀다운 TFT(Td2)는 제2 QB 노드(QB2)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 출력단에 공급한다.
제1 TFT(T1)는 제1 교류 전압(VDD1)의 전압 레벨에 따라 스위칭되어, 제1 교류 전압(VDD1)을 제1 QB 노드(QB1)에 공급한다.
제2 TFT(T2)는 후단 스테이지로부터 제공된 리셋 신호, 즉 제4 스캔 펄스(Vout 4)에 따라 스위칭되어, 제1 교류 전압(VDD1)을 제1 QB 노드(QB1)에 공급한다.
제3 TFT(T3)는 제1 게이트 스타트 펄스(Vst1)에 따라 스위칭되어, 게이트 하이 전압(VGH)을 제1 Q 노드(Q1)에 공급한다. 참고로, 제1 스테이지(ST1)를 제외한 나머지 스테이지의 경우, 제3 TFT(T3)는 제1 게이트 스타트 펄스(Vst1) 대신, 전단 스테이지의 제1 서브 스테이지로부터 제공된 캐리 신호에 따라 스위칭된다.
제4 TFT(T4)는 리셋 신호에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 Q 노드(Q1)에 공급한다.
제5 TFT(T5)는 제2 QB 노드(QB2)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 Q 노드(Q1)에 공급한다.
제6 TFT(T6)는 제1 QB(QB1)노드의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 Q 노드(Q1)에 공급한다.
제7 TFT(T7)는 제1 Q 노드(Q1)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 QB 노드(QB1)에 공급한다.
제8 TFT(T8)는 제1 게이트 스타트 펄스(Vst1)에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 QB 노드(QB1)에 공급한다.
제2 서브 스테이지(ST1_Sub2)는 제2 풀업 TFT(Tu1)와, 제3 및 제4 풀다운 TFT(Td3, Td4)와, 제9 내지 제16 TFT(T9~T16)를 구비한다.
제2 풀업 TFT(Tu1)는 제2 Q 노드(Q2)의 전압 레벨에 따라 스위칭되어, 제2 클럭 펄스(CLK2)를 제2 출력단에 공급한다.
제3 풀다운 TFT(Td3)는 제3 QB 노드(QB3)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 출력단에 공급한다.
제4 풀다운 TFT(Td4)는 제4 QB 노드(QB4)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 출력단에 공급한다.
제9 TFT(T9)는 제2 교류 전압(VDD2)의 전압 레벨에 따라 스위칭되어, 제2 교류 전압(VDD2)을 제4 QB 노드(QB4)에 공급한다.
제10 TFT(T10)는 후단 스테이지로부터 제공된 리셋 신호, 즉 제4 스캔 펄스(Vout 4)에 따라 스위칭되어, 제2 교류 전압(VDD2)을 제3 QB 노드(QB3)에 공급한다.
제11 TFT(T11)는 제2 게이트 스타트 펄스(Vst2)에 따라 스위칭되어, 게이트 하이 전압(VGH)을 제2 Q 노드(Q2)에 공급한다. 참고로, 제1 스테이지(ST1)를 제외한 나머지 스테이지의 경우, 제11 TFT(T11)는 제2 게이트 스타트 펄스(Vst2) 대신, 전단 스테이지의 제2 서브 스테이지로부터 제공된 캐리 신호에 따라 스위칭된다.
제12 TFT(T12)는 리셋 신호에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 Q 노드(Q2)에 공급한다.
제13 TFT(T13)는 제4 QB 노드(QB4)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 Q 노드(Q2)에 공급한다.
제14 TFT(T14)는 제3 QB(QB3)노드의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 Q 노드(Q2)에 공급한다.
제15 TFT(T15)는 제2 Q 노드(Q2)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제3 QB 노드(QB3)에 공급한다.
제16 TFT(T16)는 제2 게이트 스타트 펄스(Vst2)에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제3 QB 노드(QB3)에 공급한다.
상기에서 제1 서브 스테이지(ST1_Sub1)의 제1 QB 노드(QB1)와, 제2 서브 스테이지(ST1_Sub2)의 제4 QB 노드(QB4)는 전기적으로 서로 연결된다. 그리고 제1 서브 스테이지(ST1_Sub1)의 제2 QB 노드(QB2)와, 제2 서브 스테이지(ST1_Sub2)의 제3 QB 노드(QB3)는 전기적으로 서로 연결된다.
이러한 본 발명의 다른 실시 예에 따른 게이트 쉬프트 레지스터는 이전 실시 예와 마찬가지로, 풀다운 TFT를 스위칭하는 QB 노드의 충전 특성이 향상됨과 아울러 풀업 TFT의 부트스트랩핑(BootSTrapping)이 향상되도록 회로를 구성하여, 스캔 펄스의 지연을 감소시키고, 스캔 펄스의 비정상적인 출력을 방지하며, TFT의 사이즈를 절감시킬 수 있어 소비 전력을 절감하고 네로우 베젤 설계가 용이한 효과가 있다. 또한, TFT의 수를 절감할 수 있어 네로우 베젤 설계가 더 용이하다.
도 8a 및 도 8b는 본 발명의 효과를 설명하기 위한 시뮬레이션 파형도이다. 구체적으로, 도 8a는 게이트 드라이버(4)의 구동 초기의 출력 특성을 나타내고, 도 8b는 게이트 드라이버(4)의 장시간 구동시 출력 특성을 나타낸다.
도 8a 및 도 8b를 참조하면, 본 발명에 따른 게이트 쉬프트 레지스터는 풀다운 TFT를 스위칭하는 QB 노드의 충전 특성이 향상됨에 따라, 구동 초기와 장시간 구동시 모두 출력 안정성이 향상된 것을 알 수 있다. 그리고 풀업 TFT의 부트스트랩핑이 향상되어 스캔 펄스의 지연이 감소된 것을 알 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
ST_Sub1: 제1 서브 스테이지 ST_Sub2: 제2 서브 스테이지
VDD1: 제1 교류 전압 VDD2: 제2 교류 전압

Claims (11)

  1. 다수의 클럭 펄스를 입력받아 각각이 스캔 펄스를 2개씩 출력하는 n/2개의 스테이지를 구비하고;
    상기 n/2개의 스테이지 각각은 상기 스캔 펄스를 순차적으로 출력하는 제1 및 제2 서브 스테이지를 구비하고;
    상기 제1 서브 스테이지는
    제1 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 다수의 클럭 펄스 중 어느 하나를 제1 출력단에 공급하는 제1 풀업 TFT와; 제1 QB 노드의 전압 레벨에 따라 스위칭되어, 게이트 오프 전압을 상기 제1 출력단에 공급하는 제1 풀다운 TFT와; 제2 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 출력단에 공급하는 제2 풀다운 TFT와; 제1 교류 전압의 전압 레벨에 따라 스위칭되어, 상기 제1 교류 전압을 제1 노드에 공급하는 제1 TFT와; 후단 스테이지로부터 제공된 리셋 신호에 따라 스위칭되어, 상기 제1 교류 전압을 상기 제1 QB 노드에 공급하는 제2 TFT와; 전단 스테이지의 제1 서브 스테이지로부터 제공된 제1 캐리 신호에 따라 스위칭되어, 게이트 온 전압을 상기 제1 Q 노드에 공급하는 제3 TFT와; 상기 리셋 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 Q 노드에 공급하는 제4 TFT와; 상기 제2 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 Q 노드에 공급하는 제5 TFT와; 상기 제1 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 Q 노드에 공급하는 제6 TFT와; 상기 제1 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 QB 노드에 공급하는 제7 TFT와; 상기 제1 캐리 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 QB 노드에 공급하는 제8 TFT와; 상기 제1 노드의 전압 레벨에 따라 스위칭되어, 상기 제1 교류 전압을 상기 제1 QB 노드에 공급하는 제9 TFT와; 상기 제1 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 노드에 공급하는 제10 TFT를 구비하고;
    상기 제2 서브 스테이지는
    제2 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 다수의 클럭 펄스 중 또 다른 하나를 제2 출력단에 공급하는 제2 풀업 TFT와; 제3 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 출력단에 공급하는 제3 풀다운 TFT와; 제4 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 출력단에 공급하는 제4 풀다운 TFT와; 제2 교류 전압의 전압 레벨에 따라 스위칭되어, 상기 제2 교류 전압을 제2 노드에 공급하는 제11 TFT와; 상기 리셋 신호에 따라 스위칭되어, 상기 제2 교류 전압을 상기 제3 QB 노드에 공급하는 제12 TFT와; 전단 스테이지의 제2 서브 스테이지로부터 제공된 제2 캐리 신호에 따라 스위칭되어, 상기 게이트 온 전압을 상기 제2 Q 노드에 공급하는 제13 TFT와; 상기 리셋 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 Q 노드에 공급하는 제14 TFT와; 상기 제4 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 Q 노드에 공급하는 제15 TFT와; 상기 제3 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 Q 노드에 공급하는 제16 TFT와; 상기 제2 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제3 QB 노드에 공급하는 제17 TFT와; 상기 제2 캐리 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제3 QB 노드에 공급하는 제18 TFT와; 상기 제2 노드의 전압 레벨에 따라 스위칭되어, 상기 제2 교류 전압을 상기 제3 QB 노드에 공급하는 제19 TFT와; 상기 제2 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 노드에 공급하는 제20 TFT를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  2. 청구항 1에 있어서,
    상기 제1 QB 노드와 상기 제4 QB 노드는 전기적으로 서로 연결되고,
    상기 제2 QB 노드와 상기 제3 QB 노드는 전기적으로 서로 연결되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  3. 다수의 클럭 펄스를 입력받아 각각이 스캔 펄스를 2개씩 출력하는 n/2개의 스테이지를 구비하고;
    상기 n/2개의 스테이지 각각은 상기 스캔 펄스를 순차적으로 출력하는 제1 및 제2 서브 스테이지를 구비하고;
    상기 제1 서브 스테이지는
    제1 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 다수의 클럭 펄스 중 어느 하나를 제1 출력단에 공급하는 제1 풀업 TFT와; 제1 QB 노드의 전압 레벨에 따라 스위칭되어, 게이트 오프 전압을 상기 제1 출력단에 공급하는 제1 풀다운 TFT와; 제2 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 출력단에 공급하는 제2 풀다운 TFT와; 제1 교류 전압의 전압 레벨에 따라 스위칭되어, 상기 제1 교류 전압을 상기 제1 QB 노드에 공급하는 제1 TFT와; 후단 스테이지로부터 제공된 리셋 신호에 따라 스위칭되어, 상기 제1 교류 전압을 상기 제1 QB 노드에 공급하는 제2 TFT와; 전단 스테이지의 제1 서브 스테이지로부터 제공된 제1 캐리 신호에 따라 스위칭되어, 게이트 온 전압을 상기 제1 Q 노드에 공급하는 제3 TFT와; 상기 리셋 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 Q 노드에 공급하는 제4 TFT와; 상기 제2 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 Q 노드에 공급하는 제5 TFT와; 상기 제1 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 Q 노드에 공급하는 제6 TFT와; 상기 제1 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 QB 노드에 공급하는 제7 TFT와; 상기 제1 캐리 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 QB 노드에 공급하는 제8 TFT를 구비하고;
    상기 제2 서브 스테이지는
    제2 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 다수의 클럭 펄스 중 또 다른 하나를 제2 출력단에 공급하는 제2 풀업 TFT와; 제3 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 출력단에 공급하는 제3 풀다운 TFT와; 제4 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 출력단에 공급하는 제4 풀다운 TFT와; 제2 교류 전압의 전압 레벨에 따라 스위칭되어, 상기 제2 교류 전압을 상기 제4 QB 노드에 공급하는 제9 TFT와; 상기 리셋 신호에 따라 스위칭되어, 상기 제2 교류 전압을 상기 제3 QB 노드에 공급하는 제10 TFT와; 전단 스테이지의 제2 서브 스테이지로부터 제공된 제2 캐리 신호에 따라 스위칭되어, 상기 게이트 온 전압을 상기 제2 Q 노드에 공급하는 제11 TFT와; 상기 리셋 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 Q 노드에 공급하는 제12 TFT와; 상기 제4 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 Q 노드에 공급하는 제13 TFT와; 상기 제3 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 Q 노드에 공급하는 제14 TFT와; 상기 제2 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제3 QB 노드에 공급하는 제15 TFT와; 상기 제2 캐리 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제3 QB 노드에 공급하는 제16 TFT를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  4. 청구항 3에 있어서,
    상기 제1 QB 노드와 상기 제4 QB 노드는 전기적으로 서로 연결되고,
    상기 제2 QB 노드와 상기 제3 QB 노드는 전기적으로 서로 연결되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  5. 청구항 4에 있어서,
    제k 스테이지의 제1 서브 스테이지로부터 출력되는 스캔 펄스는 상기 제1 캐리 신호로서 제k+1 스테이지의 제1 서브 스테이지로 공급되고,
    상기 제k 스테이지의 제2 서브 스테이지로부터 출력되는 스캔 펄스는 상기 제2 캐리 신호로서 상기 제k+1 스테이지의 제2 서브 스테이지로 공급됨과 동시에, 상기 리셋 신호로서 제k-1 스테이지의 제1 및 제2 서브 스테이지로 공급되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  6. 청구항 4에 있어서,
    상기 제1 및 제2 교류 전압은
    적어도 1 프레임 주기로 상기 게이트 온 전압 및 상기 게이트 오프 전압을 반복하는 전압인 것을 특징으로 하는 게이트 쉬프트 레지스터.
  7. 청구항 4에 있어서,
    상기 다수의 클럭 펄스는
    순차적으로 지연되되, 이웃한 클럭 펄스가 소정 기간씩 오버랩되는 제1 내지 제4 클럭 펄스를 포함하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  8. 청구항 7에 있어서,
    상기 n/2개의 스테이지 중에서 홀수 번째 스테이지는 상기 제1 및 제2 클럭 펄스를 입력받고, 상기 n/2개의 스테이지 중에서 짝수 번째 스테이지는 상기 제3 및 제4 클럭 펄스를 입력받는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  9. 영상을 표시하는 표시 패널과;
    상기 표시 패널의 다수의 게이트 라인을 구동하는 게이트 드라이버를 구비하고;
    상기 게이트 드라이버는 청구항 1 내지 청구항 8에 기재된 상기 게이트 쉬프트 레지스터를 중 어느 하나를 구비하는 것을 특징으로 하는 평판 표시 장치.
  10. 청구항 9에 있어서,
    상기 게이트 드라이버는
    상기 표시 패널의 양측에 각각 구비되어 상기 다수의 게이트 라인을 양측에서 구동하는 것을 특징으로 하는 평판 표시 장치.
  11. 청구항 9에 있어서,
    상기 게이트 드라이버는
    게이트 인 패널(GIP; gate in panel) 방식으로 상기 표시 패널의 비표시 영역에 형성되는 것을 특징으로 하는 평판 표시 장치.
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