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KR20110003158A - 듀얼 쉬프트 레지스터 - Google Patents

듀얼 쉬프트 레지스터 Download PDF

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KR20110003158A
KR20110003158A KR1020090060786A KR20090060786A KR20110003158A KR 20110003158 A KR20110003158 A KR 20110003158A KR 1020090060786 A KR1020090060786 A KR 1020090060786A KR 20090060786 A KR20090060786 A KR 20090060786A KR 20110003158 A KR20110003158 A KR 20110003158A
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Abstract

본 발명에 따른 듀얼 쉬프트 레지스터는 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하는 제 1 쉬프트 레지스터와; 상기 제 1 쉬프트 레지스터의 스테이지들과 각각 한쌍을 이루면서 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하는 제 2 쉬프트 레지스터와; 각 스테이지는, 전단 스테이지로부터의 스캔펄스 및 후단 스테이지로부터의 스캔펄스에 따라 서로 상반된 전위를 갖는 순방향 전압 및 역방향 전압을 선택적으로 출력하는 스캔방향 제어부; 및 상기 제 1 내지 제 4 노드들의 전압에 따라 순차적으로 한쌍의 스테이지가 두 개의 스캔펄스를 출력하고, 이를 자신이 포함된 제 1 또는 제 2 그룹의 전단 및 후단에 위치한 스테이지에 공급하는 출력하는 출력부를 포함함을 특징으로 한다.
액정표시장치, 게이트, 쉬프트 레지스터, 듀얼, 스위칭소자

Description

듀얼 쉬프트 레지스터{DUAL SHIFT REGISTER}
본원 발명은 듀얼 쉬프트 레지스터에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정표시패널과 이 액정표시패널을 구동하기 위한 구동회로를 구비한다.
상기 액정표시패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직 교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정표시패널에 형성된다.
화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 박막트랜지스터는 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 데이터 라인의 데이터 신호가 화소전극에 충전되도록 한다.
한편, 액정표시패널을 구동하기 위한 구동회로는 게이트 라인들을 구동하기 위한 게이트 드라이버와, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정표시패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 여기서, 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다.
종래의 게이트 드라이버는 액정표시패널의 일측 또는 액정표시패널 내의 비표시영역의 일측에 형성되었다. 하지만, 액정표시장치가 대형화되어 가면서 게이트라인의 길이가 길어져 게이트 라인의 전단부의 게이트 구동전압과 게이트 라인의 끝단부의 게이트 구동 전압의 편차가 심하게 발생되는 문제가 있었다.
또한, 액정표시패널에 형성된 게이트 라인의 길이가 길어 게이트 구동전압의 지연(delay)으로 인하여 화질 품위가 저하되는 문제가 있었다.
또한, 액정표시패널 상에 게이트 드라이버의 쉬프트 레지스터를 실장 할 경우 설계면적을 많이 차지하여 설계면적이 제한된 모델에 사용되기에는 많은 어려움이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 대형화 및 고해상도 액정표시장치 구동시 일정한 구동전압을 인가하면서 게이트 드라이버의 실장 면적을 줄일 수 있는 듀얼 쉬프트 레지스터를 제공하는데 그 목적이 있다.
본 발명에 따른 듀얼 쉬프트 레지스터는 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하는 제 1 쉬프트 레지스터와; 상기 제 1 쉬프트 레지스터의 스테이지들과 각각 한쌍을 이루면서 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하는 제 2 쉬프트 레지스터와; 각 스테이지는, 전단 스테이지로부터의 스캔펄스 및 후단 스테이지로부터의 스캔펄스에 따라 서로 상반된 전위를 갖는 순방향 전압 및 역방향 전압을 선택적으로 출력하는 스캔방향 제어부; 및 상기 제 1 내지 제 4 노드들의 전압에 따라 순차적으로 한쌍의 스테이지가 두 개의 스캔펄스를 출력하고, 이를 자신이 포함된 제 1 또는 제 2 그룹의 전단 및 후단에 위치한 스테이지에 공급하는 출력하는 출력부를 포함함을 특징으로 한다.
본 발명에 따른 듀얼 쉬프트 레지스터에는 다음과 같은 효과가 있다.
본 발명에서의 듀얼 쉬프트 레지스터는 종래보다 적은 수의 스위칭 소자들을 사용하면서 종래 쉬프트 레지스터들과 동일한 게이트 구동 전압을 출력할 수 있는 효과가 있다.
또한, 본 발명의 듀얼 쉬프트 레지스터는 종래 쉬프트 레지스터를 동작하기 위해 사용되는 입력신호들 중 일부 신호들만 선택하여 동작할 수 있어 추가적인 신호원 발생부를 필요로 하지 않는다.
또한, 본 발명의 듀얼 쉬프트 레지스터는 적은 수의 스위칭 소자들로 구현되기 때문에 액정표시패널에 실장되는 설계면적을 현저히 줄일 수 있고, 게이트라인들에 인가되는 로드(load)를 줄일 수 있는 효과가 있다.
이하, 본 발명의 실시예들은 도면들을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 듀얼 쉬프트 레지스터를 나타낸 도면이고, 도 2는 구동시 도 1의 듀얼 쉬프트 레지스터에 공급되는 각종 신호의 타이밍도이다.
본 발명의 실시예에 따른 듀얼 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 액정표시패널의 표시영역(미도시)을 중심으로 좌우측에 각각 n개의 스테이지 들(a_ST1,..aSTn, b_ST1,..b_STn)을 포함한다.
여기서, 좌우측 각 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn)들은 한 프레임 기간 동안 두 번의 스캔펄스를 출력한다.
좌우측 각 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn)는 상기 스캔펄스를 이용하여 자신에게 접속된 게이트 라인들을 구동시키고, 자신으로부터 후단에 위치한 스테이지 및 자신으로부터 전단에 위치한 스테이지의 동작을 제어한다.
또한, 좌우측 각 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn)는 서로 두개의 게이트 라인과 접속되어 있고, 서로 대향하는 좌측 스테이지와 우측 스테이지의 한쌍은 동일한 두개의 게이트 라인과 접속된다. 예를 들어, 좌측 제 1 스테이지(a_ST1)가 첫번째와 두번째 게이트 라인의 좌측단과 접속되고, 우측 제 1 스테이지(b_ST1)는 첫번째와 두번째 게이트 라인의 우측단과 접속된다.
이때, 상기 좌우측 각 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn)는 순방향 전압(V_F) 및 역방향 전압(V_R)의 신호상태에 따라 순방향으로 구동되거나, 또는 역방향으로 구동될 수 있다.
아래에서는 순방향 구동시를 중심으로 설명하지만, 동일한 원리를 적용하여 역방향 구동이 가능하다.
순방향 구동시 상기 좌우측 각 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn)는 상단 좌우측 스테이지(a_ST1, b_ST1)부터 하단 좌우측 스테이지(a_STn, b_STn) 순서로 각각 스캔펄스를 출력한다.
즉, 상기 좌우측 제 1 스테이지(a_ST1, b_ST2)가 제 1 및 제 2 스캔펄 스(Vout1, Vout2)를 차례로 출력하고, 이어서 좌우측 제 2 스테이지(a_ST2, b_ST2)가 제 3 및 제 4 스캔펄스(Vout3, Vout4)를 차례로 출력하고, 다음으로, 좌우측 제 3 스테이지(a_ST3, b_ST3)가 제 5 및 제 6 스캔펄스(Vout5, Vout6)를 차례로 출력하고, ...., 다음으로 좌우측 제 n 스테이지(a_STn, b_STn)가 제 2n-1 및 제 2n 스캔펄스(Vout2n-1, Vout2n)를 차례로 출력한다.
한편, 역방향 구동시 좌우측 각 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn)는 하단 좌우측 제 n 스테이지(a_STn, b_STn)부터 상단 좌우측 제 1 스테이지(a_ST1, b_ST1) 순서로 차례로 각각 스캔펄스를 출력한다.
상기와 같이 좌우측 스테이지들로부터 출력된 스캔펄스들은 액정표시패널(미도시)에 형성된 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
본 발명의 듀얼 쉬프트 레지스터는 액정표시패널에 내장될 수 있다. 즉, 상기 액정표시패널은 화상을 표시하는 표시영역과 상기 표시영역을 둘러싸는 비표시영역을 갖는데, 듀얼 쉬프트 레지스터는 상기 표시영역을 사이에 두고 비표시영역 양측에 배치된다.
이와 같이 구성된 듀얼 쉬프트 레지스터에 구비된 좌우측 각 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn)는, 도 2 에 도시된 바와 같이, 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 서로 다른 위상차를 갖는 두 개의 클럭펄스와, 충전용 전압과, 제 1 및 제 2 교류 전압(Vac1, Vac2)과, 순방향 전압(V_F)과, 그리고 역방향 전압(V_R)을 공급받는다.
상기 충전용 전압 및 방전용 전압은 모두 직류 전압으로서, 상기 충전용 전압은 정극성을 나타내며, 상기 방전용 전압은 부극성을 나타낸다. 한편, 상기 방전용 전압은 접지전압이 될 수 있다.
제 1 및 제 2 교류 전압(Vac1, Vac2)은 각 좌우측 각 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn)의 노드들 중 리세트 노드들의 충전과 방전을 제어하기 위한 신호들로서, 상기 제 1 교류 전압(Vac1) 및 제 2 교류 전압(Vac2)은 모두 교류 전압이다. 상기 제 1 교류 전압(Vac1)은 제 2 교류 전압(Vac2)에 대하여 180도 위상 반전된 형태를 갖는다. 상기 제 1 및 제 2 교류 전압(Vac1, Vac2)의 하이 상태에서의 전압값은 상기 충전용 전압의 전압값과 동일 할 수도 있으며, 상기 제 1 및 제 2 교류 전압(Vac1, Vac2)의 로우 상태에서의 전압값은 상기 방전용 전압의 전압값과 동일 할 수도 있다. 제 1 및 제 2 교류 전압(Vac1, Vac2)은 p 프레임 기간을 주기로 하여 그들의 상태가 반전된다. 여기서, p는 자연수이다.
상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 좌우측 각 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn)의 스캔펄스를 생성하는데 사용되는 신호들로서, 좌우측 각 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn)들은 이들 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 두 개의 클럭펄스를 공급받거나 네 개의 클럭펄스를 공급받아 두 개의 스캔펄스를 출력한다. 즉, 도 1의 듀얼 쉬프트 레지스터에 구비되는 아래 도 3의 X형 스테이지와 도 4의 Y형 스테이지의 경우에는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 두개의 클럭펄스를 공급받아 두개의 스캔펄스를 출력한다. 예를 들어, 상기 스테이지들 중 기수번째 스테이지는 제 1 및 제 2 클럭 펄스(CLK1, CLK2)를 사용하여 두 개의 스캔펄스를 출력하고, 상기 스테이지들 중 우수번째 스테이지는 제 3 및 제 4 클럭펄스(CLK3, CLK4)를 사용하여 두 개의 스캔펄스를 출력한다.
하지만, 도 5의 Z형 스테이지의 경우에는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)중 어느 두개의 클럭펄스는 두개의 스캔펄스를 출력하는데 사용되고, 다른 두개의 클럭펄스는 스테이지의 제어신호로 사용된다.
본 발명에서는 서로 다른 위상차를 갖는 4종의 클럭펄스를 사용하는 예를 나타내었지만, 상기 클럭펄스의 종류는 2개 이상이면 몇 개라도 사용할 수 있다.
상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 위상차를 갖고 출력된다. 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 위상지연되어 출력된다.
상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한, 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다.
상기 각 클럭펄스(CLK1 내지 CLK4)는 한 프레임 기간동안 여러 번 출력되지 만, 상기 스타트 펄스(Vst)는 한 프레임 기간 동안 단 한번 출력된다. 다시 말하면, 각 클럭펄스(CLK1 내지 CLK4)는 한 프레임 기간동안 주기적으로 여러 번의 액티브 상태(하이 상태)를 나타내지만, 스타트 펄스(Vst)는 한 프레임 기간 동안 단 한 번의 액티브상태를 나타낸다. 이 스타트 펄스(Vst)는 한 프레임 기간 중 어떠한 클럭펄스들(CLK1 내지 CLK4)보다도 가장 먼저 출력된다.
순방향 구동시, 도 2에 도시된 바와 같이, 상기 클럭펄스들(CLK1 내지 CLK4)은 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4) 순서로 출력된다. 반면, 역방향 구동시, 도면에서는 도시하지 않았지만, 제 4 클럭펄스(CLK4)부터 제 1 클럭펄스(CLK1) 순서로 출력된다.
본 발명에서는, 도 2에 도시된 바와 같이 펄스폭 구간이 중첩된 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)가 사용될 수 있다.
즉, 도 2에 도시된 바와 같이, 제 i 클럭펄스(i는 2이상의 자연수)의 펄스폭 구간 중 전반 1/2 구간이 제 i-1 클럭펄스의 펄스폭 구간 중 후반 1/2 구간과 중첩되어 있으며, 상기 제 i 클럭펄스의 펄스폭 구간 중 후반 1/2 구간이 제 i+1 클럭펄스의 펄스폭 구간 중 전반 1/2 구간과 중첩되어 있다(빗금친 영역).
예를 들어, 도 2에 도시된 바와 같이, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)가 각각 2수평기간(2H; 2 Hrizontal Time)에 해당하는 펄스폭 구간을 갖는다면, 인접한 클럭펄스들은 1수평기간에 해당하는 구간만큼 서로 중첩된다.
상기 중첩되는 펄스폭의 구간 길이는 상기 1/2 구간에 해당하는 길이에만 한정되지 않으며 얼마든지 조절될 수 있다.
이와 같이 중첩된 클럭펄스들(CLK1 내지 CLK4)이 사용될 경우, 도 2에 도시된 바와 같이, 좌우측 각 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn)로부터 출력되는 스캔펄스의 펄스폭도 서로 중첩된다.
도 1에 도시된 좌우측 각 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn)는 상술된 특징을 갖는 각종 신호를 공급받아 동작한다.
좌우측 각 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn)가 스캔펄스를 출력하기 위해서는 좌우측 각 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn)의 인에이블 동작이 선행되어야 한다. 상기 스테이지가 인에이블된다는 것은, 상기 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트 된다는 것을 의미한다.
순방향 구동시, 좌우측 각 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn)는 자신으로부터 전단에 위치한 스테이지로부터의 두 개의 스캔펄스들 중 먼저 출력된 스캔펄스를 공급받아 인에이블된다. 예를 들어, 제 j 스테이지는 제 j-1 스테이지로부터의 두 개의 스캔펄스들 중 먼저 출력된 스캔펄스에 응답하여 인에이블된다.
한편, 좌우측 각 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn)는 각각 상기 스캔펄스 출력 이후 디스에이블되는데, 상기 스테이지가 디스에이블된다는 것은, 상기 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 없는 상태로 리세트된다는 것을 의미한다.
순방향 구동시, 좌우측 각 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn)는 자신으로부터 후단에 위치한 스테이지로부터의 두 개의 스캔펄스들 중 나중에 출력 된 스캔펄스를 공급받아 인에이블된다. 예를 들어, 제 j 스테이지는 제 j+1 스테이지로부터의 두 개의 스캔펄스들 중 나중에 출력된 스캔펄스에 응답하여 인에이블된다.
도 3은 도 1의 듀얼 쉬프트 레지스터에 구비되는 스테이지들 중 X형 스테이지의 구성을 나타낸 도면이다.
서로 같은 게이트 라인들에 접속되어 있는 좌우측 각 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn)들을 한쌍으로 할 때, 이들 각쌍 중 어느 하나는, 도 3에 도시된 바와 같은 X형 스테이지를 사용한다. X형 스테이지는 노드 제어부, 스캔방향 제어부(SDC) 및 출력부(OP)를 갖는다.
노드 제어부는 제 1 세트 노드(Q1), 제 2 세트 노드(Q2), 제 1 리세트 노드(QB1) 및 제 2 리세트 노드(QB2)의 신호상태를 제어한다.
상기 도 3을 임의의 제 k 스테이지라 하면, 노드 제어부는, 제 1 내지 제 15 스위칭소자(Tr1 내지 Tr15)들을 포함한다. 여기서 k는 자연수중 임의의 수를 가리킨다.
제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 1 리세트 노드(QB1)의 신호상태에 따라 온/오프가 제어되며, 제 1 세트 노드(Q1)와 상기 방전용전원라인(Vss 단자 라인)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 상기 제 1 세트 노드(Q1)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 2 리세트 노드(QB2)의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 세트 노드(Q1)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 제 1 세트 노드(Q1)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)는 제 1 세트 노드(Q1)의 신호상태에 따라 온/오프가 제어되며, 제 1 리세트 노드(QB1)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 1 세트 노드(Q1)에 접속되며, 드레인단자는 상기 제 1 리세트 노드(QB1)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 1 교류전원라인으로부터의 제 1 교류 전압(Vac1)에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 제 1 공통 노드(CN1)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트단자 및 드레인단자는 상기 제 1 교류전원라인에 접속되며, 그리고 소스단자는 상기 제 1 공통 노드(CN1)에 접속된다.
제 k 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 1 공통 노드(CN1)의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 상기 제 1 리세트 노드(QB1)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 상기 제 1 공통 노드(CN1)에 접속되며, 드레인단자는 상기 제 1 교류전원라인에 접속되며, 그리고 소스단자는 상기 제 1 리세트 노드(QB1)에 접속된다.
제 k 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 1 세트 노드(Q1)의 신호상태에 따라 온/오프가 제어되며, 제 1 공통 노드(CN1)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 1 세트 노드(Q1)에 접속되며, 드레인단자는 상기 제 1 공통 노드(CN1)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 k 스테이지에 구비된 제 7 스위칭소자(Tr7)는 제 2 세트 노드(Q2)의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 공통 노드(CN1)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 2 세트 노드(Q2)에 접속되며, 드레인단자는 상기 제 1 공통 노드(CN1)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 k 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 k-1 번째 스테이지로부터 출력되는 출력신호들 중 먼저 출력되는 출력신호(Vout(p-2))에 따라 온/오프가 제어되며, 제 2 리세트 노드(QB2)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 스캔방향 제어부(SDC)의 입력단자인 Vout(p-2) 단자에 접속되며, 드레인단자는 상기 제 2 리세트 노드(QB2)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 k 스테이지에 구비된 제 9 스위칭소자(Tr9)는 제 1 리세트 노드(QB1)의 신호상태에 따라 온/오프가 제어되며, 제 2 세트 노드(Q2)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 상기 제 2 세트 노드(Q2)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 k 스테이지에 구비된 제 10 스위칭소자(Tr10)는 제 2 리세트 노드(QB2)의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 세트 노드(Q2)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 10 스위칭소자(Tr10)의 게이트단자는 상기 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 제 2 세트 노드(Q2)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 k 스테이지에 구비된 제 11 스위칭소자(Tr11)는 제 2 세트 노드(Q2)의 신호상태에 따라 온/오프가 제어되며, 제 2 리세트 노드(QB2)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 11 스위칭소자(Tr11)의 게이트단자는 상기 제 2 세트 노드(Q2)에 접속되며, 드레인단자는 상기 제 2 리세트 노드(QB2)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 k 스테이지에 구비된 제 12 스위칭소자(Tr12)는 제 2 교류전원라인으로부터의 제 2 교류 전압(Vac2)에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 제 2 공통 노드(CN2)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 12 스위칭소자(Tr12)의 게이트단자 및 드레인단자는 상기 제 2 교류전원라인에 접속되며, 그리고 소스단자는 상기 제 2 공통 노드(CN2)에 접속된다.
제 k 스테이지에 구비된 제 13 스위칭소자(Tr13)는 제 2 공통 노드(CN2)의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 상기 제 2 리세트 노드(QB2)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 13 스위칭소자(Tr13)의 게이트단자는 상기 제 2 공통 노드(CN2)에 접속되며, 드레인단자는 상기 제 2 교류전원라인에 접속되며, 그리고 소스단자는 상기 제 2 리세트 노드(QB2)에 접속된다.
제 k 스테이지에 구비된 제 14 스위칭소자(Tr14)는 제 2 세트 노드(Q2)의 신호상태에 따라 온/오프가 제어되며, 제 2 공통 노드(CN2)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 14 스위칭소자(Tr14)의 게이트단자는 상기 제 2 세트 노드(Q2)에 접속되며, 드레인단자는 상기 제 2 공통 노드(CN2)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 k 스테이지에 구비된 제 15 스위칭소자(Tr15)는 제 1 세트 노드(Q1)의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 공통 노드(CN2)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 15 스위칭소자(Tr15)의 게이트단자는 상기 제 1 세트 노드(Q1)에 접속되며, 드레인단자는 상기 제 2 공통 노드(CN2)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
스캔방향 제어부(SDC)는 제 1 및 제 2 순방향 스위칭소자(Tr_F1 및 Tr_F2), 제 1 및 제 2 역방향 스위칭소자(Tr_R1 및 Tr_R2)를 포함한다. 또한, 제어 스위칭소자(Tr_C)를 포함할 수 있다.
제 k 스테이지에 구비된 제 1 순방향 스위칭소자(Tr_F1)는 제 k-1 스테이지로부터의 스캔펄스들 중 먼저 출력된 스캔펄스(Vout(p-2))에 따라 온/오프가 제어되며, 순방향전원라인과 제 1 세트 노드(Q1) 간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 순방향 스위칭소자(Tr_F1)의 게이트단자는 상기 제 k-1 스테이지의 제 1 출력단자(10a)에 접속되며, 드레인단자는 순방향전원라인에 접속되며, 그리고 소스단자는 상기 제 1 세트 노드(Q1)에 접속된다.
제 k 스테이지에 구비된 제 1 역방향 스위칭소자(Tr_R1)는 제 k+1 스테이지로부터의 스캔펄스들 중 나중에 출력된 스캔펄스(Vout(p+3))에 따라 온/오프가 제어되며, 제 1 세트 노드(Q1)와 역방향전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 역방향 스위칭소자(Tr_R1)의 게이트단자는 제 k+1 스테이지의 제 2 출력단자(10b)에 접속되며, 드레인단자는 상기 제 1 세트 노드(Q1)에 접속되며, 그리고 소스단자는 역방향전원라인에 접속된다.
제 k 스테이지에 구비된 제 2 순방향 스위칭소자(Tr_F2)는 제 k-1 스테이지로부터의 스캔펄스들 중 먼저 출력된 스캔펄스(Vout(p-2))에 따라 온/오프가 제어되며, 순방향전원라인과 제 2 세트 노드(Q2) 간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 순방향 스위칭소자(Tr_F2)의 게이트단자는 상기 제 k-1 스테이지의 제 1 출력단자(10a)에 접속되며, 드레인단자는 순방향전원라인에 접속되며, 그리고 소스단자는 상기 제 2 세트 노드(Q2)에 접속된다.
제 k 스테이지에 구비된 제 2 역방향 스위칭소자(Tr_R2)는 제 k+1 스테이지로부터의 스캔펄스들 중 나중에 출력된 스캔펄스(Vout(p+3))에 따라 온/오프가 제어되며, 제 2 세트 노드(Q2)와 역방향전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 역방향 스위칭소자(Tr_R1)의 게이트단자는 제 k+1 스테이지의 제 2 출력단자(10b)에 접속되며, 드레인단자는 상기 제 2 세트 노드(Q2)에 접속되며, 그리고 소스단자는 역방향전원라인에 접속된다.
제 k 스테이지에 구비된 제어 스위칭소자(Tr_C)는 제 3 공통 노드(CN3)의 신호상태에 따라 제어되며, 제 1 리세트 노드(QB1)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제어 스위칭소자(Tr_C)의 게이트단자는 상기 제 3 공통 노드(CN3)에 접속되며, 드레인단자는 상기 제 1 리세트 노드(QB1)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다. 상기 제 3 공통 노드(CN3)는 제 k-1 스테이지의 제 1 출력단자(10a)와 연결되어 있어 출력 스캔신호(Vout(p-2))를 공급받는다. 즉, 상기 제어 스위칭소자(Tr+C)의 게이트단자는 제 k-1 스테이지의 제 1 출력단(10a)과 연결되어 온/오프 된다.
출력부(OP)는 제 1 풀업 스위칭소자(Trpu1), 제 2 풀업 스위칭소자(Trpu2), 그리고 제 1 내지 제 4 풀다운 스위칭소자(Trpd1 내지 Trpd4)들을 포함한다.
제 1 풀업 스위칭소자(Trpu1)는 제 1 세트 노드(Q1)의 신호상태에 따라 온/오프가 제어되며, 클럭펄스들(CLK1 내지 CLK4)을 전송하는 클럭전송라인들 중 어느 하나와 제 1 출력단자(10a) 간에 접속된다. 이를 위해, 상기 제 1 풀업 스위칭소자(Trpu1)의 게이트단자는 제 1 세트 노드(Q1)에 접속되며, 드레인단자는 클럭전송라인들 중 어느 하나에 접속되며, 그리고 소스단자는 제 1 출력단자(10a)에 접속된다.
제 2 풀업 스위칭소자(Trpu2)는 제 2 세트 노드(Q2)의 신호상태에 따라 온/오프가 제어되며, 클럭펄스들(CLK1 내지 CLK4)을 전송하는 클럭전송라인들 중 어느 하나와 제 2 출력단자(10b)간에 접속된다. 이를 위해, 상기 제 2 풀업 스위칭소 자(Trpu2)의 게이트단자는 제 2 세트 노드(Q2)에 접속되며, 드레인단자는 클럭전송라인들 중 어느 하나에 접속되며, 그리고 소스단자는 제 2 출력단자(10b)에 접속된다.
이때, 상기 제 1 풀업 스위칭소자(Trpu1)의 드레인단자와 제 2 풀업 스위칭소자(Trpu2)의 단자는 서로 다른 클럭전송라인(CLK1와 CLK2 라인)에 접속된다.
제 1 풀다운 스위칭소자(Trpd1)는 제 1 리세트 노드(QB1)의 신호상태에 따라 온/오프가 제어되며, 제 1 출력단자(10a)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자는 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 제 1 출력단자(10a)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 2 풀다운 스위칭소자(Trpd2)는 제 2 리세트 노드(QB2)의 신호상태에 따라 온/오프가 제어되며, 제 1 출력단자(10a)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2 풀다운 스위칭소자(Trpd1)의 게이트단자는 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 제 1 출력단자(10a)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 3 풀다운 스위칭소자(Trpd3)는 제 1 리세트 노드(QB1)의 신호상태에 따라 온/오프가 제어되며, 제 2 출력단자(10b)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 3 풀다운 스위칭소자(Trpd3)의 게이트단자는 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 제 2 출력단자(111b)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 4 풀다운 스위칭소자(Trpd4)는 제 2 리세트 노드(QB2)의 신호상태에 따라 온/오프가 제어되며, 제 2 출력단자(111b)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 4 풀다운 스위칭소자(Trpd1)의 게이트단자는 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 제 2 출력단자(10b)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
이와 같이 본 발명의 듀얼 쉬프트 레지스터가 구비한 X형 스테이지들의 동작을 설명하면 다음과 같다.
도 1, 2 및 도 3을 참조하여 구동에 따른 듀얼 쉬프트 레지스터의 동작을 설명하기로 한다.
순방향 구동이므로, 도 2에 도시된 바와 같이, 클럭펄스들(CLK1 내지 CLK4)은 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4) 순서로 출력되며, 순방향 전압(V_F)은 하이 상태이고, 역방향 전압(V_R)은 로우 상태이다. 클럭펄스의 수는 이에 제한되지 않고 다양하게 변화가능하다.
먼저, 제 1 프레임 기간에서의 초기 기간(Ts)의 동작을 설명하면 다음과 같다.
상기 제 1 프레임 기간동안에는 제 1 교류 전압(Vac1)이 정극성을 나타내며, 제 2 교류 전압(Vac2)이 부극성을 나타낸다.
상기 초기 기간(Ts) 동안에는, 도 2에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(Vst)만 하이 상태를 유지하고, 나머지 클럭펄스는 로우상태를 유지한다.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 상단 좌우측 제 1 스테이지(a_ST1, b_ST1)에 공급된다.
즉, 도 3에서는 임의의 제 k번째 스테이지를 예로 들었으므로, 최초 스타트 펄스(Vst)는 이전 스테이지의 최초 출력단에 대응되는 Vout(p-2)를 통해 공급된다. 다시말해 스테이지의 제 1 및 제 2 순방향 스위칭 소자(Tr_F1, Tr_F2)의 게이트 단자에 각각 공급된다.
이에 따라, 상기 제 1 순방향 스위칭소자(Tr_F1) 및 제 2 순방향 스위칭소자(Tr_F2)는 턴-온되며, 이때, 상기 턴-온된 제 1 순방향 스위칭소자(Tr_F1)를 통해 하이 상태의 순방향 전압(V_F)이 제 1 세트 노드(Q1)에 인가된다. 이에 따라, 상기 제 1 세트 노드(Q1)가 충전되며, 상기 충전된 제 1 세트 노드(Q1)에 게이트단자를 통해 접속된 제 1 풀업 스위칭소자(Trpu1), 제 3 스위칭소자(Tr3), 제 6 스위칭소자(Tr6) 및 제 15 스위칭소자(Tr15)가 턴-온된다.
여기서, 상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 방전용 전압(VSS)이 제 1 리세트 노드(QB1)에 공급되어 상기 제 1 리세트 노드(QB1)가 방전된다. 이에 따라 상기 제 1 리세트 노드(QB1)에 게이트단자를 통해 접속된 제 1 풀다운 스위칭소자(Trpd1), 제 1 스위칭소자(Tr1), 제 3 풀다운 스위칭소자(Trpd3) 및 제 9 스위칭소자(Tr9)가 턴-오프된다.
한편, 상기 제 1 프레임 기간동안 상기 제 1 교류 전압(Vac1)이 하이 상태로 유지되므로, 상기 제 1 교류 전압(Vac1)을 공급받는 제 4 스위칭소자(Tr4)는 제 1 프레임 기간동안 턴-온 상태를 유지한다. 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 1 교류 전압(Vac1)이 제 1 공통 노드(CN1)에 공급된다. 이때, 상기 제 1 공통 노드(CN1)에는 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 출력되는 방전용 전압(VSS)도 공급된다. 즉, 상기 제 1 공통 노드(CN1)에는 하이 상태의 제 1 교류 전압(Vac1)과 로우 상태의 방전용 전압(VSS)이 함께 공급된다.
그런데, 상기 방전용 전압(VSS)을 공급하는 제 6 스위칭소자(Tr6)의 사이즈가 상기 제 1 교류 전압(Vac1)을 공급하는 제 4 스위칭소자(Tr4)의 사이즈보다 더 크게 설정되므로, 상기 제 1 공통 노드(CN1)는 상기 방전용 전압(VSS)으로 유지된다. 한편, 이후 설명하겠지만, 이 제 1 공통 노드(CN1)에는 턴-온된 제 7 스위칭소자(Tr7)에 의해 출력된 방전용 전압(VSS)이 더 공급된다. 따라서, 상기 제 1 공통 노드(CN1)는 방전되고, 이 방전된 제 1 공통 노드(CN1)에 게이트단자를 통해 접속된 제 5 스위칭소자(Tr5)는 턴-오프된다.
한편, 초기 기간(Ts)에 상기 턴-온된 제 2 순방향 스위칭소자(Tr_F2)를 통해 하이 상태의 순방향 전압(V_F)이 제 2 세트 노드(Q2)에 인가된다. 이에 따라, 상기 제 2 세트 노드(Q2)가 충전되며, 상기 충전된 제 2 세트 노드(Q2)에 게이트단자를 통해 접속된 제 2 풀업 스위칭소자(Trpu2), 제 11 스위칭소자(Tr11), 제 14 스위칭소자(Tr14) 및 제 7 스위칭소자(Tr7)가 턴-온된다.
여기서, 상기 턴-온된 제 11 스위칭소자(Tr11)를 통해 방전용 전압(VSS)이 제 2 리세트 노드(QB2)에 공급되어 상기 제 2 리세트 노드(QB2)가 방전된다. 이에 따라 상기 제 2 리세트 노드(QB2)에 게이트단자를 통해 접속된 제 4 풀다운 스위칭소자(Trpd4), 제 10 스위칭소자(Tr10), 제 2 풀다운 스위칭소자(Trpd2) 및 제 2 스 위칭소자(Tr2)가 턴-오프된다.
한편, 상기 제 1 프레임 기간동안 상기 제 2 교류 전압(Vac2)이 로우 상태로 유지되므로, 상기 제 2 교류 전압(Vac2)을 공급받는 제 12 스위칭소자(Tr12)는 제 1 프레임 기간동안 턴-오프 상태를 유지한다.
제 2 공통 노드(CN2)에는 턴-온된 제 15 스위칭소자(Tr15)에 의해 출력된 방전용 전압(VSS)이 공급된다. 따라서, 상기 제 2 공통 노드(CN2)는 방전되고, 이 방전된 제 2 공통 노드(CN2)에 게이트단자를 통해 접속된 제 13 스위칭소자(Tr13)는 턴-오프된다.
한편, 이 초기 기간(Ts)에 제 1 순방향 스위칭소자(Tr_F1)가 턴-온되면서 제어 스위칭소자(Tr_c)도 턴-온 상태가 되어 방전용 전압(Vss)가 제 1 리세트 노드(QB1)에 공급되어 제 1 리세트 노드(QB1)는 안정된 방전상태(로우 상태)를 유지하게 된다.
이로 인하여 게이트단자가 제 1 리세트 노드(QB1)과 접속된 제 1 스위칭 소자(Tr1)와 제 1 풀다운 스위칭소자(Trpd1)이 턴-오프 상태가 된다.
또한, 상기 제어 스위칭소자(Tr_c)의 게이트단자가 접속된 제 3 공통 노드(CN3)에는 제 8 스위칭소자(Tr8)의 게이트단자가 접속되어 있어 제어 스위칭소자(Tr_c)가 턴-온될 때 제 8 스위칭소자(Tr8)도 턴-온 상태가 된다.
상기 턴-온된 제 8 스위칭소자(Tr8)는 방전용 전압(VSS)을 상기 제 2 리세트 노드(QB2)에 공급함으로써상기 제 2 리세트 노드(QB2)를 더욱 안정적으로 방전상태로 유지시킨다.
이와 같이, 초기 기간 동안 상기 상단 좌우측 제 1 스테이지(a_ST1, b_ST1)의 제 1 및 제 2 세트 노드(Q1, Q2)가 충전되고, 제 1 및 제 2 리세트 노드(QB1, QB2)가 방전되어 상기 상단 좌우측 제 1 스테이지(a_ST1, b_ST1)는 인에이블된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
이 제 1 기간(T1)에는, 도 2에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만이 하이 상태를 나타내고, 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.
상기 상단 좌우측 제 1 스테이지(a_ST1, b_ST1)의 제 1 세트 노드(Q1)가 하이 상태를 유지함에 따라, 상기 상단 좌우측 제 1 스테이지(a_ST1, b_ST1)의 제 1 풀업 스위칭소자(Trpu1)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 제 1 풀업 스위칭소자(Trpu1)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 상단 좌우측 제 1 스테이지(a_ST1, b_ST1)의 플로팅 상태의 제 1 세트 노드(Q1)에 충전된 충전용 전압은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 상단 좌우측 제 1 스테이지(a_ST1, b_ST1)의 제 1 풀업 스위칭소자(Trpu1)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 소스단자(제 1 출력단자(10a))를 통해 안정적으로 출력된다. 여기서, 상기 제 1 풀업 스위칭소자(Trpu1)를 통해 출력된 제 1 클럭펄스(CLK1)가 제 1 스캔펄스(Vout1)이다. 상기 제 1 스캔펄스(Vout1)는 제 1 게이트 라인 및 좌우측 제 2 스테이지(a_ST2, b_ST2)에 공급된다. 이에 따라, 이 제 1 기간(T1)에 제 1 게이트 라인이 구동되고, 좌우측 제 2 스테이지(a_ST2, b_ST2)는 각각 인에이블된다.
이 제 1 기간(T1)에서의 좌우측 제 2 스테이지(a_ST2, b_ST2)의 인에이블 동작은 상술된 초기 기간(Ts)에서의 좌우측 제 1 스테이지(a_ST1, b_ST1)의 인에이블 동작과 동일하다.
이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.
이 제 2 기간(T2)에는 제 1 및 2 클럭펄스(CLK1, CLK2)만이 하이 상태를 나타내고, 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.
상기 제 1 클럭펄스(CLK1)에 의해 상기 좌우측 제 1 스테이지(a_ST1, b_ST1)에 구비된 제 1 풀업 스위칭소자(Trpu1)는 완전한 형태의 제 1 스캔펄스(Vout1)를 출력한다. 이 제 2 기간(T2)에 상기 제 1 스캔펄스(Vout1)에 의해서 좌우측 제 2 스테이지(a_ST2, b_ST2)는 인에이블된다.
또한, 상기 제 2 클럭펄스(CLK2)에 의해 상기 좌우측 제 1 스테이지(a_ST1, b_ST1)에 구비된 제 2 풀업 스위칭소자(Trpu2)가 각각 제 2 스캔펄스(Vout2)를 출력하기 시작한다.
즉, 좌우측 제 1 스테이지(a_ST1, b_ST1)의 제 2 세트 노드(Q2)가 상기 제 1 초기 기간(Ts)동안 인가되었던 충전용 전압에 의해 충전상태로 계속 유지됨에 따라, 상기 좌우측 제 1 스테이지(a_ST1, b_ST1)의 제 2 풀업 스위칭소자(Trpu2)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 제 2 풀업 스위칭소자(Trpu2)의 드레인단자에 상기 제 2 클럭펄스(CLK2)가 인가됨에 따라, 상기 좌우측 제 1 스테이지(a_ST1, b_ST1)의 플로팅 상태의 제 2 세트 노드(Q2)에 충전된 충전용 전압은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 좌우측 제 1 스테이지(a_ST1, b_ST1)의 제 2 풀업 스위칭소자(Trpu2)의 드레인단자에 인가된 제 2 클럭펄스(CLK2)는 소스단자(제 2 출력단자(10b))를 통해 안정적으로 출력된다. 여기서, 상기 제 2 풀업 스위칭소자(Trpu2)를 통해 출력된 제 2 클럭펄스(CLK2)가 제 2 스캔펄스(Vout2)이다. 상기 제 2 스캔펄스(Vout2)는 제 2 게이트 라인에 공급되어 제 2 게이트 라인을 구동시킨다.
이어서, 제 3 기간(T3)동안의 동작을 설명하면 다음과 같다.
이 제 3 기간(T3)에는 제 2 및 제 3 클럭펄스(CLK3)만이 하이 상태를 나타내고, 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.
상기 제 2 클럭펄스(CLK2)에 의해서 좌우측 제 1 스테이지(a_ST1, b_ST1)에 구비된 제 2 풀업 스위칭소자(Trpu2)는 완전한 형태의 제 2 스캔펄스(Vout2)를 출력하여 제 2 게이트 라인에 공급한다. 그리고, 상기 제 3 클럭펄스(CLK3)에 의해서 좌우측 제 2 스테이지(a_ST2, b_ST2)에 구비된 제 1 풀업 스위칭소자(Trpu1)가 제 3 스캔펄스(Vout3)를 출력하기 시작한다.
이 제 3 기간(T3)에 상기 좌우측 제 2 스테이지(a_ST2, b_ST2)로부터의 제 3 스캔펄스(Vout3)는 제 3 게이트 라인에 공급되어 상기 제 3 게이트 라인을 구동하기 시작하고, 또한 좌우측 제 3 스테이지(a_ST3, b_ST3)에 공급되어 상기 좌우측 제 3 스테이지(a_ST3, b_ST3)를 인에이블시킨다.
이어서, 제 4 기간(T4)동안의 동작을 설명하면 다음과 같다.
이 제 4 기간(T4)에는 제 3 및 제 4 클럭펄스(CLK3, CLK4)만이 하이 상태를 나타내고, 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.
상기 제 3 클럭펄스(CLK3)에 의해서 좌우측 제 2 스테이지(a_ST2)에 구비된 제 1 풀업 스위칭소자(Trpu1)들은 완전한 형태의 제 3 스캔펄스(Vout3)를 각각 출력하고, 이를 상기 제 3 게이트 라인 및 좌우측 제 4 스테이지(a_ST4, b_ST4)에 공급한다. 또한, 상기 제 4 클럭펄스(CLK4)에 의해서 상기 좌우측 제 2 스테이지(a_ST2, b_ST2)에 구비된 제 2 풀업 스위칭소자(Trpu2)는 제 4 스캔펄스(Vout4)를 출력한다. 이 제 4 스캔펄스(Vout4)는 제 4 게이트 라인에 공급되어 상기 제 4 게이트 라인을 구동하기 시작하고, 또한 좌우측 제 1 스테이지(a_ST1, b_ST1)에 공급되어 좌우측 제 1 스테이지(a_ST1, b_ST1)를 각각 디스에이블시킨다.
이 좌우측 제 1 스테이지(a_ST1, b_ST1)의 디스에이블 동작을 상세히 설명하면 다음과 같다.
즉, 상기 제 4 스캔펄스(Vout4)는 상기 좌우측 제 1 스테이지(a_ST1, b_ST1)에 구비된 제 1 역방향 스위칭소자(Tr_R1) 및 제 2 역방향 스위칭소자(Tr_R2)의 각 게이트단자에 공급된다. 그러면, 제 1 역방향 스위칭소자(Tr_R1) 및 제 2 역방향 스위칭소자(Tr_R2)는 턴-온된다.
이 턴-온된 제 1 역방향 스위칭소자(Tr_R1)를 통해 로우 상태의 역방향 전압(V_R)이 상기 좌우측 제 1 스테이지(a_ST1, b_ST1)의 제 1 세트 노드(Q1)에 공급된다. 따라서, 상기 제 1 세트 노드(Q1)는 방전되고, 상기 방전된 제 1 세트 노드(Q1)에 게이트단자를 통해 접속된 제 1 풀업 스위칭소자(Trpu1), 제 3 스위칭소자(Tr3), 제 6 스위칭소자(Tr6) 및 제 15 스위칭소자(Tr15)가 턴-오프된다.
또한, 상기 턴-온된 제 2 역방향 스위칭소자(Tr_R2)를 통해 로우 상태의 역 방향 전압(V_R)이 상기 좌우측 제 1 스테이지(a_ST1,b_ST1)의 제 2 세트 노드(Q2)에 각각 공급된다. 따라서, 상기 제 2 세트 노드(Q2)는 방전되고, 상기 방전된 제 2 세트 노드(Q2)에 게이트단자를 통해 접속된 제 2 풀업 스위칭소자(Trpu2), 제 11 스위칭소자(Tr11), 제 14 스위칭소자(Tr14) 및 제 7 스위칭소자(Tr7)가 턴-오프된다.
또한, 상기 방전된 제 3 공통 노드(CN3)에 게이트단자를 통해 접속된 제어 스위칭소자(Tr_C) 및 제 8 스위칭소자(Tr8)가 턴-오프된다.
상기 좌우측 제 1 스테이지(a_ST1, b_ST1)의 제 6 및 제 7 스위칭소자(Tr6, Tr7)가 턴-오프됨에 따라, 상기 좌우측 제 1 스테이지(a_ST1, b_ST1)의 제 1 공통 노드(CN1)에는 제 4 스위칭소자(Tr4)를 통해 출력되는 제 1 교류 전압(Vac1)이 공급된다. 이에 따라, 상기 제 1 공통 노드(CN1)가 충전되고, 이 충전된 제 1 공통 노드(CN1)에 게이트단자를 통해 접속된 제 5 스위칭소자(Tr5)가 턴-온된다.
그리고 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 상기 제 1 교류 전압(Vac1)이 상기 좌우측 제 1 스테이지(a_ST1, b_ST1)의 제 1 리세트 노드(QB1)에 공급된다. 그러면, 상기 제 1 리세트 노드(QB1)가 충전되고, 이 충전된 제 1 리세트 노드(QB1)에 게이트단자를 통해 접속된 좌우측 제 1 스테이지(a_ST1, b_ST1)의 제 1 풀다운 스위칭소자(Trpd1), 제 3 풀다운 스위칭소자(Trpd3), 제 1 스위칭소자(Tr1) 및 제 9 스위칭소자(Tr9)가 턴-온된다.
상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 방전용 전압(VSS)이 상기 좌우측 제 1 스테이지(a_ST1, b_ST1)의 제 1 세트 노드(Q1)에 공급됨으로써, 상기 제 1 세 트 노드(Q1)의 방전상태가 더욱 안정적으로 유지된다. 또한, 상기 턴-온된 제 9 스위칭소자(Tr9)를 통해 방전용 전압(VSS)이 좌우측 제 1 스테이지(a_ST1, b_ST1)의 제 2 세트 노드(Q2)에 공급됨으로써, 상기 제 2 세트 노드(Q2)의 방전상태가 안정적으로 더욱 유지된다.
이와 같이, 제 4 기간(T4)동안 상기 좌우측 제 1 스테이지(a_ST1, b_ST1)의 제 1 및 제 2 세트 노드(Q1, Q2)가 방전되고, 제 1 리세트 노드(QB1)가 충전되고, 그리고 제 2 리세트 노드(QB2)가 방전됨으로써 상기 좌우측 제 1 스테이지(a_ST1, b_ST1)는 디스에이블된다.
이와 같이 상기 제 4 기간(T4)동안 상기 좌우측 제 1 스테이지(a_ST1, b_ST1)의 제 1 풀다운 스위칭소자(Trpd1) 및 제 3 풀다운 스위칭소자(Trpd3)가 턴-온됨에 따라, 상기 제 1 풀다운 스위칭소자(Trpd1)는 제 1 출력단자(10a)를 통해 방전용 전압(VSS)을 출력하여 제 1 게이트 라인 및 좌우측 제 2 스테이지(a_ST2, b_ST2)에 공급하고, 상기 제 3 풀다운 스위칭소자(Trpd3)는 제 2 출력단자(10b)를 통해 방전용 전압(VSS)을 출력하여 제 2 게이트 라인에 공급한다.
이하 스테이지들도 상술된 바와 같은 동작으로 순차적으로 구동된다.
한편, 제 2 프레임 기간에는 제 1 교류 전압(Vac1)이 부극성으로 유지되고 제 2 교류 전압(Vac2)이 정극성으로 유지되므로, 디스에이블되는 기간에 각 좌우측 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn)의 제 1 리세트 노드(QB1)가 방전되고, 제 2 리세트 노드(QB2)가 충전된다. 이에 따라, 제 2 프레임 기간에는 디스에이블되는 기간에 각 좌우측 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn)의 제 2 및 제 4 풀다운 스위칭소자(Trpd4)가 동작한다.
도 4는 도 1의 듀얼 쉬프트 레지스터에 구비되는 스테이지들 중 Y형 스테이지의 구성을 나타낸 도면이다.
도 4에 도시된 바와 같이, Y형 스테이지는 좌우측 각 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn) 중 어느 하나에 적용될 수 있다.
Y형 스테이지는 스캔방향 제어부(SDC) 및 출력부(OP)을 포함한다.
상기 도 4를 임의의 제 m 스테이지라 하면, 제 1 내지 제 12 스위칭소자(Tr1 내지 Tr12)들을 포함한다. 여기서 m은 자연수 중 임의의 수를 가리킨다.
제 m 스테이지에 구비된 제 3 스위칭소자(Tr3)는 제 1 공통 노드(CN1)의 신호 상태에 따라 온/오프가 제어되며, 제 1 세트 노드(Q1)와 상기 방전용전원라인(Vss 단자 라인)간에 접속된다. 이를 위해, 상기 제 m 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 제1 공통 노드(CN1)에 접속되며, 드레인 단자는 제 1 세트 노드(Q1)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 m 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 1 세트 노드(Q1)의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 공통 노드(CN1)과 방전용전원라인에 접속된다. 이를 위해, 상기 제 m 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 1 세트 노드(Q1)에 접속되며, 드레인단자는 제 1 공동 노드(CN1)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 m 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 1 교류전원라인으로부터 제 1 교류 전압(Vac1)에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 제 1 공통 노드(CN1)간에 접속된다. 이를 위해, 상기 제 m 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 드레인단자는 상기 제 1 교류전원라인에 접속되며, 그리고 소스단자는 상기 제 1 공통 노드(CN1)에 접속된다.
제 m 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 2 교류전원라인으로부터 제 2 교류 전압(Vac2)에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 제 2 공통 노드(CN2)간에 접속된다. 이를 위해 상기 제 m 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트 단자 및 드레인단자는 상기 제 2 교류전원라인과 제 2 공통 노드(CN2)간에 접속되며, 그리고 소스단자는 상기 제 2 공통 노드(CN2)에 접속된다.
제 m 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 1 세트 노드(Q1)로부터 공급되는 신호에 따라 온/오프가 제어되며, 상기 제 1 세트 노드(Q1)와 방전용전원라인간에 접속된다. 이를 위해 상기 m 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 상기 제 1 세트 노드(Q1)에 접속되며, 드레인단자는 제 2 공통 노드(CN2)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 m 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 2 공통 노드(CN2)로부터 공급되는 신호에 따라 온/오프가 제어되며, 상기 제 1 세트 노드(Q1)와 방전용전원라인간에 접속된다. 이를 위해 상기 m 스테이지에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 2 공통 노드(CN2)에 접속되며, 드레인 단자는 상기 제 1 세트 노드(Q1)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 m 스테이지에 구비된 제 7 스위칭소자(Tr7)는 제 1 교류전원라인으로부터 공급되는 제 1 교류전압에 의해 온/오프가 제어되며, 상기 제 1 교류전원라인과 제 3 공통 노드(CN3)간에 접속된다. 이를 위해 상기 m 스테이지에 구비된 제 7 스위칭소자(Tr7)의 게이트단자 및 드레인단자는 상기 제 1 교류전원라인과 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 m 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2 세트 노드(Q2)로부터 공급되는 신호에 따라 온/오프가 제어되며, 상기 제 3 공통 노드(CN3)와 방전용전원라인간에 접속된다. 이를 위해 상기 m 스테이지에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 2 세트 노드(Q2)와 접속되며, 드레인단자는 제 3 공통 노드(CN3)와 접속되며, 그리고 소스단자는 방전용전원라인과 접속된다.
제 m 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 3 공통 노드(CN3)로부터 공급되는 신호에 따라 온/오프가 제어되며, 상기 제 2 세트 노드(Q2)와 방전용전원라인간에 접속된다. 이를 위해 상기 m 스테이지에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 3 공통 노드(CN3)에 접속되며, 드레인단자는 상기 제 2 세트 노드(Q2)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 m 스테이지에 구비된 제 10 스위칭소자(Tr10)는 제 2 교류전원라인으로부터 공급되는 제 2 교류 전압에 의해 온/오프가 제어되며, 상기 제 2 교류전원라인과 제 4 공통 노드(CN4)간에 접속된다. 이를 위해 상기 m 스테이지에 구비된 상기 제 10 스위칭소자(Tr10)의 게이트단자 및 드레인단자는 상기 제 2 교류전원라인과 접속되며, 그리고 소스단자는 방전용전원라인과 접속된다.
제 m 스테이지에 구비된 제 11 스위칭소자(Tr11)는 제 2 세트 노드(Q2)로부 터 공급되는 신호에 따라 온/오프가 제어되며, 상기 제 4 공통 노드(CN4)와 방전용전원라인간에 접속된다. 이를 위해 상기 m 스테이지에 구비된 상기 제 11 스위칭소자(Tr11)의 게이트단자는 상기 제 2 세트 노드(Q2)에 접속되며, 드레인단자는 제 4 공통노드(CN4)에 접속되며, 그리고 소스단자는 방전용전원라인과 접속된다.
제 m 스테이지에 구비된 제 12 스위칭소자(Tr12)는 제 4 공통 노드(CN4)로부터 공급되는 신호에 따라 온/오프가 제어되며, 상기 제 2 세트 노드(Q2)와 방전용전원라인간에 접속된다. 이를 위해 상기 m 스테이지에 구비된 상기 제 12 스위칭소자(Tr12)의 게이트단자는 상기 제 4 공통 노드(CN4)에 접속되며, 드레인단자는 제 2 세트 노드(Q2)에 접속되며, 그리고 소스단자는 방전용전원라인과 접속된다.
스캔방향 제어부(SDC)는 제 1 및 제 2 순방향 스위칭소자(Tr_F1 및 Tr_F2), 제 1 및 제 2 역방향 스위칭소자(Tr_R1 및 Tr_R2)를 포함한다. 또한, 추가로 제어 스위칭소자(Tr_C)를 포함할 수 있다.
제 m 스테이지에 구비된 제 1 순방향 스위칭소자(Tr_F1)는 제 m-1 스테이지로부터의 스캔펄스들 중 먼저 출력된 스캔펄스(Vout(p-2))에 따라 온/오프가 제어되며, 순방향전원라인과 제 1 세트 노드(Q1) 간에 접속된다. 이를 위해, 상기 제 m 스테이지에 구비된 제 1 순방향 스위칭소자(Tr_F1)의 게이트단자는 상기 제 m-1 스테이지의 제 1 출력단자(20a)에 접속되며, 드레인단자는 순방향전원라인에 접속되며, 그리고 소스단자는 상기 제 1 세트 노드(Q1)에 접속된다.
제 m 스테이지에 구비된 제 1 역방향 스위칭소자(Tr_R1)는 제 m+1 스테이지로부터의 스캔펄스들 중 나중에 출력된 스캔펄스(Vout(p+3))에 따라 온/오프가 제 어되며, 제 1 세트 노드(Q1)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 m 스테이지에 구비된 제 1 역방향 스위칭소자(Tr_R1)의 게이트단자는 제 m+1 스테이지의 제 2 출력단자(20b)에 접속되며, 드레인단자는 상기 제 1 세트 노드(Q1)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 m 스테이지에 구비된 제 2 순방향 스위칭소자(Tr_F2)는 제 m-1 스테이지로부터의 스캔펄스들 중 먼저 출력된 스캔펄스(Vout(p-2))에 따라 온/오프가 제어되며, 순방향전원라인과 제 2 세트 노드(Q2) 간에 접속된다. 이를 위해, 상기 제 m 스테이지에 구비된 제 2 순방향 스위칭소자(Tr_F4)의 게이트단자는 상기 제 m-1 스테이지의 제 1 출력단자(20a)에 접속되며, 드레인단자는 순방향전원라인에 접속되며, 그리고 소스단자는 상기 제 2 세트 노드(Q2)에 접속된다.
제 m 스테이지에 구비된 제 2 역방향 스위칭소자(Tr_R2)는 제 m+1 스테이지로부터의 스캔펄스들 중 나중에 출력된 스캔펄스(Vout(p+3))에 따라 온/오프가 제어되며, 제 2 세트 노드(Q2)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 m 스테이지에 구비된 제 2 역방향 스위칭소자(Tr_R2)의 게이트단자는 제 m+1 스테이지의 제 2 출력단자(20b)에 접속되며, 드레인단자는 상기 제 2 세트 노드(Q2)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
출력부(OP)는 제 1 풀업 스위칭소자(Trpu3), 제 2 풀업 스위칭소자(Trpu4)를 포함한다.
제 1 풀업 스위칭소자(Trpu3)는 제 1 세트 노드(Q1)의 신호상태에 따라 온/오프가 제어되며, 클럭펄스들(CLK1 내지 CLK4)을 전송하는 클럭전송라인들 중 어느 하나와 제 1 출력단자(20a) 간에 접속된다. 이를 위해, 상기 제 1 풀업 스위칭소자(Trpu1)의 게이트단자는 제 1 세트 노드(Q1)에 접속되며, 드레인단자는 클럭전송라인들 중 어느 하나에 접속되며, 그리고 소스단자는 제 1 출력단자에 접속된다.
제 2 풀업 스위칭소자(Trpu4)는 제 2 세트 노드(Q2)의 신호상태에 따라 온/오프가 제어되며, 클럭펄스들(CLK1 내지 CLK4)을 전송하는 클럭전송라인들 중 어느 하나와 제 2 출력단자(20b)간에 접속된다. 이를 위해, 상기 제 2 풀업 스위칭소자(Trpu2)의 게이트단자는 제 2 세트 노드(Q2)에 접속되며, 드레인단자는 클럭전송라인들 중 어느 하나에 접속되며, 그리고 소스단자는 제 2 출력단자(20b)에 접속된다.
그 동작 방법은 도 1, 2 및 3에서 상술하는 구동방법과 동일한 방식으로 동작한다. 특히, 도 4의 Y형 스테이지는 도 3과 달리 풀다운 스위칭소자가 없어 제 1, 2 세트 노드(Q1, Q2)가 하이 상태일 때만 클럭펄스가 제 1, 2 출력단자(20a,20b)를 통해 출력 된다. 이는 도 3에서 출력단을 통해서 클럭펄스가 출력될 때와 동일한 원리로 동작한다.
따라서, 상기 Y 스테이지는 항상 도 3의 X형 스테이지와 한쌍을 이루어 한쌍의 게이트 라인 좌우측에 각각 배치된다. 이때, X형 스테이지가 게이트 라인들 좌측 끝단에 배치되면 Y형 스테이지는 우측 끝단에 배치되어 동일한 게이트 구동 전압을 공급한다. 상기 X형 스테이지와 Y형 스테이지가 반대로 배치되는 경우에도 동일하다. 따라서, 본 발명의 듀얼 쉬프트 레지스터의 일측에는 Y형 스테이지와 X형 스테이지가 교대로 배치된다. 이때, 상하 인접한 스테이지의 인에이블과 디스에이 블 방식은 도 1, 2, 및 도 3에서 설명한 바와 같이, X형 스테이지만으로 구성될 때와 동일한 방식으로 이루어진다.
이와 같이 본 발명의 Y형 스테이지는 도 3의 X형 스테이지보다 스위칭소자를 2배 이상 줄일 수 있어 설계 면적을 줄였다.
도 5는 도 1의 듀얼 쉬프트 레지스터에 구비되는 스테이지들 중 Z형 스테이지의 구성을 나타낸 도면이다.
도 5의 Z형 스테이지는 도 1의 좌우측 각 스테이지(a_ST1 내지 a_STn, b_ST1 내지 b_STn) 중 어느 하나에 적용될 수 있다.
Z형 스테이지는 스캔방향 제어부(SDC) 및 출력부(OP)를 포함한다.
상기 도 5를 임의의 제 n 스테이지라 하면, 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)들을 포함한다. 아래 설명에서와 같이 Z형 스테이지에서는 교류전원을 별도로 사용하지 않고, 클럭펄스를 제어신호와 출력신호로 사용한다. 따라서, Z 형 스테이지의 경우에는 듀얼 쉬프트 레지스터에 공급되는 클럭신호라인(CLK1 내지 CLK4)들 모두와 연결된다. 이중 어느 두개의 클럭신호는 스테이지의 제어신호로 사용하고, 어느 두개는 스테이지의 출력신호로 사용한다. 여기서 n은 자연수중 임의의 수를 가리킨다.
제 n 스테이지에 구비된 제 1 스위칭소자(Tr1)는 클럭신호라인으로부터 공급되는 클럭펄스에 의해 온/오프가 제어되며, 상기 클럭신호라인과 제 1 공통 노드(CN1)간에 접속된다. 이를 위해 상기 제 n 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 드레인단자는 상기 클럭신호라인과 접속되며, 그리고 소 스단자는 상기 제 1 공통 노드(CN1)에 접속된다.
제 n 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 1 세트 노드(Q1)의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 공통 노드(CN1)와 방전용전원라인에 접속된다. 이를 위해, 상기 제 n 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 1 세트 노드(Q1)에 접속되며, 드레인단자는 제 1 공동 노드(CN1)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 n 스테이지에 구비된 제 3 스위칭소자(Tr3)는 제 1 공통 노드(CN1)으로부터 공급되는 신호에 따라 온/오프가 제어되며, 상기 제 1 세트 노드(Q1)와 방전용전원라인간에 접속된다. 이를 위해 상기 제 n 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 1 공통 노드(CN1)에 접속되며, 드레인단자는 상기 제 1 세트 노드(Q1)에 접속되며, 그리고 소스단자는 방전용전원라인과 접속된다.
제 n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 클럭신호라인으로부터 공급되는 클럭펄스에 따라 온/오프가 제어되며, 상기 클럭신호라인과 제 2 공통 노드(CN2)간에 접속된다. 이를 위해 상기 제 n 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트 단자 및 드레인단자는 상기 클럭신호라인과 접속되며, 그리고 소스단자는 상기 제 2 공통 노드(CN2)에 접속된다.
제 n 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 2 세트 노드(Q2)로부터 공급되는 신호에 따라 온/오프가 제어되며, 상기 제 2 공통노드(CN2)와 방전용전원라인간에 접속된다. 이를 위해 상기 n 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 상기 제 2 세트 노드(Q2)와 접속되며, 드레인단자는 제 2 공통 노 드(CN2)와 접속되며, 그리고 소스단자는 방전용전원라인과 접속된다.
제 n 스테이지에 구비된 제 6 스위칭소자(Tr6)는 상기 제 2 공통 노드(CN2)로부터 공급되는 신호에 따라 온/오프가 제어되며, 상기 제 2 세트 노드(Q2)와 방전용전원라인간에 접속된다. 이를 위해 상기 n 스테이지에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 2 공통 노드(CN2)에 접속되며, 드레인단자는 상기 제 2 세트 노드(Q2)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
스캔방향 제어부(SDC)는 제 1 및 제 2 순방향 스위칭소자(Tr_F1 및 Tr_F1), 제 1 및 제 2 역방향 스위칭소자(Tr_R2 및 Tr_R2)를 포함한다. 또한, 제어 스위칭소자(Tr_C)를 포함할 수 있다.
제 n 스테이지에 구비된 제 1 순방향 스위칭소자(Tr_F1)는 제 n-1 스테이지로부터의 스캔펄스들 중 먼저 출력된 스캔펄스(Vout(p-2))에 따라 온/오프가 제어되며, 순방향전원라인과 제 1 세트 노드(Q1) 간에 접속된다. 이를 위해, 상기 제 n 스테이지에 구비된 제 1 순방향 스위칭소자(Tr_F1)의 게이트단자는 상기 제 n-1 스테이지의 제 1 출력단자(30a)에 접속되며, 드레인단자는 순방향전원라인에 접속되며, 그리고 소스단자는 상기 제 1 세트 노드(Q1)에 접속된다.
제 n 스테이지에 구비된 제 1 역방향 스위칭소자(Tr_R1)는 제 n+1 스테이지로부터의 스캔펄스들 중 나중에 출력된 스캔펄스(Vout(p+3))에 따라 온/오프가 제어되며, 제 1 세트 노드(Q1)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 n 스테이지에 구비된 제 1 역방향 스위칭소자(Tr_R1)의 게이트단자는 제 n+1 스테이지의 제 2 출력단자(30b)에 접속되며, 드레인단자는 상기 제 1 세트 노드(Q1)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 n 스테이지에 구비된 제 2 순방향 스위칭소자(Tr_F2)는 제 n-1 스테이지로부터의 스캔펄스들 중 먼저 출력된 스캔펄스(Vout(p-2))에 따라 온/오프가 제어되며, 순방향전원라인과 제 2 세트 노드(Q2) 간에 접속된다. 이를 위해, 상기 제 n 스테이지에 구비된 제 2 순방향 스위칭소자(Tr_F2)의 게이트단자는 상기 제 n-1 스테이지의 제 1 출력단자(30a)에 접속되며, 드레인단자는 순방향전원라인에 접속되며, 그리고 소스단자는 상기 제 2 세트 노드(Q2)에 접속된다.
제 n 스테이지에 구비된 제 2 역방향 스위칭소자(Tr_R2)는 제 n+1 스테이지로부터의 스캔펄스들 중 나중에 출력된 스캔펄스(Vout(p+3))에 따라 온/오프가 제어되며, 제 2 세트 노드(Q2)와 방전용전원라인간에 접속된다. 이를 위해, 상기 제 n 스테이지에 구비된 제 2 역방향 스위칭소자(Tr_R2)의 게이트단자는 제 n+1 스테이지의 제 2 출력단자(30b)에 접속되며, 드레인단자는 상기 제 2 세트 노드(Q2)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
출력부(OP)는 제 1 풀업 스위칭소자(Trpu1), 제 2 풀업 스위칭소자(Trpu2)를 포함한다.
제 1 풀업 스위칭소자(Trpu1)는 제 1 세트 노드(Q1)의 신호상태에 따라 온/오프가 제어되며, 클럭펄스들(CLK1 내지 CLK4)을 전송하는 클럭전송라인들 중 어느 하나와 제 1 출력단자(30a) 간에 접속된다. 이를 위해, 상기 제 1 풀업 스위칭소자(Trpu1)의 게이트단자는 제 1 세트 노드(Q1)에 접속되며, 드레인단자는 클럭전송라인들 중 어느 하나에 접속되며, 그리고 소스단자는 제 1 출력단자(30a)에 접속된 다.
제 2 풀업 스위칭소자(Trpu2)는 제 2 세트 노드(Q2)의 신호상태에 따라 온/오프가 제어되며, 클럭펄스들(CLK1 내지 CLK4)을 전송하는 클럭전송라인들 중 어느 하나와 제 2 출력단자(30b)간에 접속된다. 이를 위해, 상기 제 2 풀업 스위칭소자(Trpu2)의 게이트단자는 제 2 세트 노드(Q2)에 접속되며, 드레인단자는 클럭전송라인들 중 어느 하나에 접속되며, 그리고 소스단자는 제 2 출력단자(30b)에 접속된다.
그 동작 방법은 도 1, 2 및 3에서 상술하는 구동방법과 동일한 방식으로 동작한다. 특히, 도 5의 Z형 스테이지는 도 3과 달리 풀다운 스위칭소자가 없어 제 1, 2 세트 노드(Q1, Q2)가 하이 상태일 때만 클럭펄스가 제 1, 2 출력단자(30a,30b)를 통해 출력된다. 이는 도 3에서 출력단을 통해서 클럭펄스가 출력될 때와 동일한 원리로 동작한다.
따라서, 상기 Z형 스테이지는 항상 도 3의 X형 스테이지와 한쌍을 이루어 한쌍의 게이트 라인 좌우측에 각각 배치된다. 이때, X형 스테이지가 게이트 라인들 좌측 끝단에 배치되면 Z형 스테이지는 우측 끝단에 배치되어 동일한 게이트 구동 전압을 공급한다. 상기 X형 스테이지와 Z형 스테이지가 반대로 배치되는 경우에도 동일하다. 따라서, 본 발명의 듀얼 쉬프트 레지스터의 일측에는 Z형 스테이지와 X형 스테이지가 교대로 배치된다. 이때, 상하 인접한 스테이지의 인에이블과 디스에이블 방식은 도 1, 2, 및 도 3에서 설명한 바와 같이, X형 스테이지만으로 구성될 때와 동일한 방식으로 이루어진다.
이와 같이 본 발명의 Z형 스테이지는 도 3의 X형 스테이지보다 스위칭소자를 2배 이상 줄일 수 있어 설계 면적을 줄였다.
도 6은 본원 발명에 따른 액정표시장치의 구조를 도시한 도면이고, 도 7 및 도 8은 액정표시장치 게이트 드라이버의 듀얼 쉬프트 레지스터가 액정표시패널에 실장된 모습을 도시한 도면이다.
도 6에 도시된 바와 같이 액정표시장치(100)는 소스 드라이버(101)와 게이트 드라이버(103a, 103b) 및 액정표시패널(105)을 포함한다.
본 발명에서는 게이트 드라이버(103a, 103b)에 상기 도 3, 4 및 도 5의 스테이지 형태를 선택적으로 실장하여 구동한다. 하지만, 도 3의 X형 쉬프트 레지스터는 항상 좌우측 스테이지중 어느 하나에 포함되고, X형 쉬프트 레지스터와 대향 배치되는 쉬프트 레지스터는 도 4의 Y형 쉬프트 레지스터 또는 도 5의 Z형 쉬프트 레지스터를 배치한다.
도 4 및 도 5에서 설명한 바와 같이, Y형 스테이지와 Z형 스테이지는 X형 스테이지에 비하여 스위칭소자가 두배 이상 적기 때문에 액정표시패널(105)에 실장되는 폭(d)을 기존보다 줄일 수 있다.
도 7에 도시된 바와 같이, 제 1, 2 게이트라인에 대응되는 좌측 스테이지가 도 3에서 설명한 X형 스테이지이면 이와 대향되는 제 1, 2 게이트라인의 끝단에는 Y형 스테이지를 배치한다. 또한, 제 3 및 4 게이트라인에 대응되는 좌측 스테이지를 도 4의 Y형 스테이지로 배치하면 이와 대향되는 제 3 및 제 4 게이트라인의 끝단에는 도 3의 X형 스테이지를 배치한다.
이와 같이 도 3의 X형 스테이지와 도 4의 Y형 스테이지를 한쌍으로 배치하되 좌우측을 지그 재그 형태로 실장하여 설계면적을 확보할 수 있다.
도 7에서 보는 바와 같이, 도 3의 X형 스테이지가 차지하는 수직 거리(Y)가 도 4의 Y형 스테이지가 차지하는 수직 거리에 비해 현저히 큼을 볼 수 있다. 따라서, 이들을 서로 지그 재그로 배치함으로써 액정표시패널에 듀얼 쉬프트 레지스터가 배치되는 폭(d)도 줄이면서 수직방향의 설계 면적도 줄일 수 있는 이점이 있다. 이로 인하여 고해상도 모델에서 액정표시장치의 크기를 크게 하지 않더라도 듀얼 쉬프트 레지스터를 적용하여 구현할 수 있다. 도면에 도시하였지만 설명하지 않은 P는 화소전극을 나타내고 D1, D2,..Dn은 데이터 라인을 나타낸다.
또한, 게이트 라인들에 접속되는 스테이지들 중 스위칭소자가 적은 스테이지들이 각 라인들에 배치되어 게이트 라인에 인가되는 로드(load)를 최소화할 수 있다. 게이트 라인의 로드가 줄어들면 보다 안정된 구동 전압을 인가할 수 있는 효과가 있다.
도 8에서는 도 3의 X형 스테이지와 도 5의 Z형 스테이지를 한쌍으로 하여 액정표시패널에 배치하였다. 마찬가지로 Z형 스테이지는 X형 스테이지에 비해 2배 이상 적은 스위칭 소자들을 포함하기 때문에 설계 면적을 현저히 줄일 수 있는 이점이 있다. 아울러 게이트 라인들에 인가되는 로드도 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 듀얼 쉬프트 레지스터를 나타낸 도면이다.
도 2는 구동시 도 1의 듀얼 쉬프트 레지스터에 공급되는 각종 신호의 타이밍도이다.
도 3은 도 1의 듀얼 쉬프트 레지스터에 구비되는 스테이지들 중 X형 스테이지의 구성을 나타낸 도면이다.
도 4는 도 1의 듀얼 쉬프트 레지스터에 구비되는 스테이지들 중 Y형 스테이지의 구성을 나타낸 도면이다.
도 5는 도 1의 듀얼 쉬프트 레지스터에 구비되는 스테이지들 중 Z형 스테이지의 구성을 나타낸 도면이다.
도 6은 본원 발명에 따른 액정표시장치의 구조를 도시한 도면이다.
도 7 및 도 8은 액정표시장치 게이트 드라이버의 듀얼 쉬프트 레지스터가 액정표시패널에 실장된 모습을 도시한 도면이다.
(도면의 주요 부분에 대한 참조 부호의 설명)
a_ST1 내지 a_STn: 좌측 스테이지 b_ST1 내지 b_STn: 우측 스테이지
Vout1 내지 Vout2n: 스캔펄스 CLK1 내지 CLK4: 클럭펄스

Claims (8)

  1. 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하는 제 1 쉬프트 레지스터와;
    상기 제 1 쉬프트 레지스터의 스테이지들과 각각 한쌍을 이루면서 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하는 제 2 쉬프트 레지스터와;
    각 스테이지는,
    전단 스테이지로부터의 스캔펄스 및 후단 스테이지로부터의 스캔펄스에 따라 서로 상반된 전위를 갖는 순방향 전압 및 역방향 전압을 선택적으로 출력하는 스캔방향 제어부; 및
    상기 제 1 내지 제 4 노드들의 전압에 따라 순차적으로 한쌍의 스테이지가 두 개의 스캔펄스를 출력하고, 이를 자신이 포함된 제 1 또는 제 2 그룹의 전단 및 후단에 위치한 스테이지에 공급하는 출력하는 출력부를 포함함을 특징으로 하는 듀얼 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 한쌍의 스테이지 중 어느 하나의 스테이지는 스캔방향 제어부로부터의 출력신호에 따라 제 1 내지 제 4 노드의 신호상태를 제어하는 노드 제어부를 더 포함하는 것을 특징으로 하는 듀얼 쉬프트 레지스터
  3. 제 2 항에 있어서,
    상기 노드 제어부는,
    이전 단 스테이지의 제 1 출력신호에 따라 온/오프가 제어되며, 현 스테이지의 제 1 리세트 노드와 방전용 전압을 전송하는 방전용전원라인간에 접속된 제어 스위칭소자를 구비하는 것을 특징으로 하는 듀얼 쉬프트 레지스터.
  4. 제 2 항에 있어서,
    상기 한쌍의 스테이지 중 어느 하나의 스테이지는 제 1 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 제 1 세트 노드와 방전용 전압을 전송하는 방전용전원라인간에 접속된 제 1 스위칭소자;
    제 2 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 세트 노드와 상기 방전용전원라인간에 접속된 제 2 스위칭소자;
    상기 제 1 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 리세트 노드와 상기 방전용전원라인간에 접속된 제 3 스위칭소자;
    제 1 교류전원라인으로부터의 제 1 교류 전압에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 제 1 공통 노드간에 접속된 제 4 스위칭소자;
    상기 제 1 공통 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 상기 제 1 리세트 노드간에 접속된 제 5 스위칭소자;
    상기 제 1 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 공통 노드와 상기 방전용전원라인간에 접속된 제 6 스위칭소자;
    제 2 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 공통 노드와 상기 방전용전원라인간에 접속된 제 7 스위칭소자.
    상기 스캔방향 제어부로부터의 출력에 따라 온/오프가 제어되며, 상기 제 2 리세트 노드와 상기 방전용전원라인간에 접속된 제 8 스위칭소자;
    상기 제 1 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 세트 노드와 상기 방전용전원라인간에 접속된 제 9 스위칭소자;
    상기 제 2 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 세트 노드와 상기 방전용전원라인간에 접속된 제 10 스위칭소자;
    상기 제 2 세트 노드의 신호상태에 따라 온/오프가 제어되며, 제 2 리세트 노드와 상기 방전용전원라인간에 접속된 제 11 스위칭소자;
    제 2 교류전원라인으로부터의 제 2 교류 전압에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 제 2 공통 노드간에 접속된 제 12 스위칭소자;
    상기 제 2 공통 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 상기 제 2 리세트 노드간에 접속된 제 13 스위칭소자;
    상기 제 2 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 공통 노드와 상기 방전용전원라인간에 접속된 제 14 스위칭소자; 및,
    상기 제 1 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 공통 노드와 상기 방전용전원라인간에 접속된 제 15 스위칭소자를 포함함을 특징으로 하는 듀얼 쉬프트 레지스터.
  5. 제 1 항에 있어서,
    상기 스캔방향 제어부는,
    이전단(n-1) 스테이지로부터의 스캔펄스들 중 먼저 출력된 스캔펄스에 따라 온/오프가 제어되며, 상기 순방향 전압을 전송하는 순방향전원라인과 제 1 세트 노드간에 접속된 제 1 순방향 스위칭소자;
    이후단(n+1) 스테이지로부터의 스캔펄스들 중 나중에 출력된 스캔펄스에 따라 온/오프가 제어되며, 제 1 세트 노드와 상기 역방향 전압을 전송하는 역방향전원라인간에 접속된 제 1 역방향 스위칭소자;
    상기 이전단(n-1) 스테이지로부터의 스캔펄스들 중 먼저 출력된 스캔펄스에 따라 온/오프가 제어되며, 상기 순방향전원라인과 제 2 세트 노드간에 접속된 제 2 순방향 스위칭소자; 및
    상기 이후단(n+1) 스테이지로부터의 스캔펄스들 중 나중에 출력된 스캔펄스에 따라 온/오프가 제어되며, 상기 제 2 세트 노드와 역방향전원라인간에 접속된 제 2 역방향 스위칭소자를 포함함을 특징으로 하는 듀얼 쉬프트 레지스터.
  6. 제 1 항에 있어서,
    상기 출력부는,
    제 1 세트 노드의 신호상태에 따라 온/오프가 제어되며, 클럭펄스들을 전송하는 클럭전송라인들 중 어느 하나와 제 1 출력단자간에 접속된 제 1 풀업 스위칭소자;
    제 2 세트 노드의 신호상태에 따라 온/오프가 제어되며, 클럭펄스들을 전송하는 클럭전송라인들 중 어느 하나와 제 2 출력단자간에 접속된 제 2 풀업 스위칭소자;
    제 1 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 제 1 출력단자와 방전용전원라인간에 접속된 제 1 풀다운 스위칭소자;
    제 2 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 제 1 출력단자와 방전용전원라인간에 접속된 제 2 풀다운 스위칭소자;
    제 1 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 제 2 출력단자와 방전용전원라인간에 접속된 제 3 풀다운 스위칭소자; 및,
    제 2 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 제 2 출력단자와 방전용전원라인간에 접속된 제 4 풀다운 스위칭소자를 포함함을 특징으로 하는 듀얼 쉬프트 레지스터.
  7. 제 1 항에 있어서,
    상기 한쌍의 스테이지 중 어느 하나의 스테이지는,
    제 1 교류전원라인으로부터 공급되는 신호상태에 따라 온/오프가 제어되며, 제 2, 3 스위칭소자가 접속된 제 1 공통 노드와 상기 제 1 교류전원라인 간에 접속된 제 1 스위칭소자;
    제 1 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 공통 노드와 방전용전원라인간에 접속된 제 2 스위칭소자;
    상기 제 1 공통 노드로부터 공급되는 신호상태에 따라 온/오프가 제어되며 상기 제 1 세트 노드와 방전용전원라인간에 접속된 제 3 스위칭소자;
    제 2 교류라인으로부터 공급되는 신호상태에 따라 온/오프가 제어되며, 제 5, 6 스위칭 소자가 접속된 제 2 공통 노드와 상기 제 2 교류라인간에 접속된 제 4 스위칭소자;
    상기 제 1 세트 노드로부터 공급되는 신호상태에 따라 온/오프가 제어되며, 상기 제 2 공통 노드와 방전용전원라인간에 접속된 제 5 스위칭소자;
    상기 제 2 공통 노드로부터 공급되는 신호상태에 따라 온/오프가 제어되며, 상기 제 1 세트 노드와 방전용전원라인간에 접속된 제 6 스위칭소자;
    상기 제 1 교류전원라인으로부터 공급되는 신호상태에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 제 8, 9 스위칭소자가 접속된 제 3 공통 노드간에 접속된 제 7 스위칭소자;
    제 2 세트 노드로부터 공급되는 신호상태에 따라 온/오프가 제어되며, 상기 제 3 공통 노드와 방전용전원라인간에 접속된 제 8 스위칭소자;
    상기 제 3 공통 노드로부터 공급되는 신호상태에 따라 온/오프가 제어되며, 상기 제 2 세트 노드와 방전용전원라인간에 접속된 제 9 스위칭소자;
    상기 제 2 교류전원라인으로부터 공급되는 신호상태에 따라 온/오프가 제어되며, 제 11, 12 스위칭소자가 접속된 제 4 공통노드와 상기 제 2 교류전원라인간에 접속된 제 10 스위칭 소자;
    상기 제 2 세트 노드로부터 공급되는 신호상태에 따라 온/오프가 제어되며, 상기 제 4 공통 노드와 방전용전원라인간에 접속된 제 11 스위칭소자; 및
    상기 제 4 공통 노드로부터 공급되는 신호상태에 따라 온/오프가 제어되며, 상기 제 2 세트 노드와 방전용전원라인간에 접속된 제 12 스위칭소자를 포함하는 듀얼 쉬프트 레지스터.
  8. 제 1 항에 있어서,
    상기 한쌍의 스테이지 중 어느 하나의 스테이지는,
    제 1 클럭신호라인으로부터 공급되는 신호상태에 따라 온/오프가 제어되며, 제 2, 3 스위칭소자가 접속된 제 1 공통 노드와 상기 클럭신호라인 간에 접속된 제 1 스위칭소자;
    제 1 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 공통 노드와 방전용전원라인간에 접속된 제 2 스위칭소자;
    상기 제 1 공통 노드로부터 공급되는 신호상태에 따라 온/오프가 제어되며 상기 제 1 세트 노드와 방전용전원라인간에 접속된 제 3 스위칭소자;
    상기 제 2 클럭신호라인으로부터 공급되는 신호상태에 따라 온/오프가 제어되며, 상기 제 2 클럭신호라인과 제 5, 6 스위칭소자가 접속된 제 2 공통 노드간에 접속된 제 4 스위칭소자;
    제 2 세트 노드로부터 공급되는 신호상태에 따라 온/오프가 제어되며, 상기 제 2 공통 노드와 방전용전원라인간에 접속된 제 5 스위칭소자; 및
    상기 제 2 공통 노드로부터 공급되는 신호상태에 따라 온/오프가 제어되며, 상기 제 2 세트 노드와 방전용전원라인간에 접속된 제 6 스위칭소자를 포함하는 듀얼 쉬프트 레지스터.
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