KR20140013289A - 세라믹 전자 부품 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 복수 개의 내부 전극을 포함하는 세라믹 본체; 상기 내부 전극과 전기적으로 접속되고, 상기 세라믹 본체의 외측에 형성된 제1 전극층; 상기 제1 전극층 상에 형성된 니켈(Ni)을 포함하는 제2 전극층; 상기 제1 전극층 및 상기 제2 전극층의 외측에 형성된 주석(Sn)을 포함하는 금속코팅층; 상기 제1 전극층 및 상기 제2 전극층과 상기 금속코팅층 사이에 형성된 확산층;을 포함하는 세라믹 전자 부품에 관한 것이다.
Description
본 발명은 신뢰성이 우수한 전자 부품 및 그 제조 방법에 관한 것이다.
커패시터, 인덕터, 압전체 소자, 바리스터, 서미스터 등의 세라믹 재료를 사용하는 전자 부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부 전극 및 상기 내부 전극과 접속되도록 세라믹 본체 표면에 설치된 외부 전극을 구비한다.
세라믹 전자 부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 유전체층을 사이에 두고 대향 배치되는 내부 전극, 상기 내부 전극에 전기적으로 접속된 외부 전극을 포함하여 구성된다.
이러한 적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이다. 따라서 크기가 작으면서도 용량이 큰 적층 세라믹 커패시터가 요구되고 있다.
따라서 외부 전극층의 두께를 감소시키면서도 전체 칩 사이즈는 동일하게 유지하여, 적층 세라믹 커패시터의 소형화 및 대용량화를 시도하고 있다.
한편, 상기 적층 세라믹 커패시터를 기판 상에 실장할 경우, 그 실장이 용이하도록 외부 전극층 위에 니켈/주석(Ni/Sn) 도금을 실시한다.
상기 도금 공정은 일반적으로 전기도금(Electric Deposition) 또는 전해도금으로 불리는 방식으로 수행되나, 이 경우 내부로 침투하는 도금액이나 도금시 발생하는 수소 가스로 인하여 적층 세라믹 커패시터의 신뢰성이 저하될 수 있다.
상기 문제점을 해결하기 위하여 용융된 솔더 페이스트(solder paste)를 직접 외부 전극층에 도포하는 방식이 고안되었다.
주석(Sn)의 용융 온도는 230℃ 내지 265℃ 정도이다. 상기 용융 온도에서 구리(Cu)를 포함하는 전극층을 주석(Sn)을 포함하는 솔더 페이스트에 담그게 되면 상기 구리(Cu) 전극층과 상기 주석(Sn)층 사이에 Cu6Sn5 등과 같은 금속간 화합물(Intermetallic Compound, IMC)층이 형성된다.
이 때, 상기 IMC층에 열, 전기적 특성 등이 가해지면, 상기 IMC층은 전극층 또는 주석(Sn)층으로 성장하여 전극층 또는 주석(Sn)층을 잠식한다. 또, 상기 성장된 IMC층은 전기적 특성, 신뢰성, 리플로우(reflow)에 관련된 치명적인 불량을 야기시킬 수 있다.
따라서 IMC층을 최소화하는 세라믹 전자 부품 및 이의 제조 방법이 도입될 필요가 있다.
[특허문헌 1]일본공개특허 제2011-054642호
따라서, 본 명세서는 전술한 문제점들을 해결하는 방안들을 제공하는 것을 목적으로 한다.
구체적으로, 본 명세서는 솔더 페이스트를 도포하여 금속코팅층을 형성하는 세라믹 전자 부품의 제조 방법을 제공하는 것을 목적으로 한다.
또, 본 명세서는 전극층과 금속코팅층 간에 형성되는 IMC층을 최소화하는 세라믹 전자 부품 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
또, 본 명세서는 솔더 페이스트의 조성을 다양화할 수 있는 세라믹 전자 부품 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 세라믹 전자 부품은 복수 개의 내부 전극을 포함하는 세라믹 본체; 상기 내부 전극과 전기적으로 접속되고 상기 세라믹 본체의 외측에 형성된 제1 전극층; 상기 제1 전극층 상에 형성된 니켈(Ni)을 포함하는 제2 전극층; 상기 제1 전극층 및 상기 제2 전극층의 외측에 형성된 주석(Sn)을 포함하는 금속코팅층; 상기 제1 전극층 및 상기 제2 전극층과 상기 금속코팅층 사이에 형성된 확산층;을 포함할 수 있다.
상기 제1 전극층 및 상기 제2 전극층은 구리(Cu)를 포함할 수 있다.
상기 금속코팅층은 Sn-Ag-Cu, Sn-Ag-Cu-Ni 및 Sn-Ag-Cu-Ni-Ge 중 적어도 하나를 포함할 수 있다.
상기 확산층은 구리(Cu)-주석(Sn) 합금을 포함할 수 있다.
본 발명의 다른 실시예에 따른 세라믹 전자 부품은 복수 개의 내부 전극을 포함하는 세라믹 본체; 상기 내부 전극과 전기적으로 접속되고 상기 세라믹 본체의 외측에 형성된 니켈(Ni)을 포함하는 전극층; 상기 전극층의 외측에 형성된 주석(Sn)을 포함하는 금속코팅층; 상기 전극층과 상기 금속코팅층 사이에 형성된 확산층;을 포함할 수 있다.
상기 금속코팅층은 Sn-Ag-Cu, Sn-Ag-Cu-Ni 및 Sn-Ag-Cu-Ni-Ge 중 적어도 하나를 포함할 수 있다.
상기 확산층은 구리(Cu)-주석(Sn) 합금을 포함할 수 있다.
본 발명의 일 실시예에 따른 세라믹 전자 부품의 제조 방법은 복수 개의 내부 전극을 포함하는 세라믹 본체를 마련하는 단계; 상기 세라믹 본체의 외측에 상기 내부 전극과 전기적으로 접속된 제1 전극층을 형성하는 단계; 상기 제1 전극층 상에 니켈(Ni)을 포함하는 제2 전극층을 형성하는 단계; 상기 제1 전극층 및 상기 제2 전극층의 외측에 주석(Sn)을 포함하는 솔더 페이스트를 도포하여 금속코팅층을 형성하는 단계; 상기 제1 전극층 및 상기 제2 전극층과 상기 솔더 페이스트의 반응에 의하여 확산층을 형성하는 단계;를 포함할 수 있다.
상기 제2 전극층을 형성하는 단계는 4 내지 20 wt%의 니켈을 포함하는 페이스트를 상기 제1 전극층 상에 도포하는 단계를 포함할 수 있다.
상기 금속코팅층을 형성하는 단계는 상기 솔더 페이스트에 상기 제1 전극층 및 상기 제2 전극층을 60 초 이하의 시간 동안 디핑(dipping)하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 세라믹 전자 부품의 제조 방법은 복수 개의 내부 전극을 포함하는 세라믹 본체를 마련하는 단계; 상기 세라믹 본체의 외측에 상기 내부 전극과 전기적으로 접속된 니켈(Ni)을 포함하는 전극층을 형성하는 단계; 상기 전극층의 외측에 주석(Sn)을 포함하는 솔더 페이스트를 도포하여 금속코팅층을 형성하는 단계; 상기 전극층과 상기 솔더 페이스트의 반응에 의하여 확산층을 형성하는 단계;를 포함할 수 있다.
상기 전극층을 형성하는 단계는 4 내지 20 wt%의 니켈을 포함하는 페이스트를 상기 세라믹 본체의 외측에 도포하는 단계를 포함할 수 있다.
상기 금속코팅층을 형성하는 단계는 상기 솔더 페이스트에 상기 전극층을 60 초 이하의 시간 동안 디핑(dipping)하는 단계를 포함할 수 있다.
본 명세서의 개시에 의하여, 전술한 종래 기술의 문제점들이 해결된다.
구체적으로 본 명세서의 개시에 의해, 솔더 페이스트를 도포하여 금속코팅층을 형성하는 세라믹 전자 부품의 제조 방법을 사용자에게 제공할 수 있다.
또, 본 명세서의 개시에 의해, 전극층과 금속코팅층 간에 형성되는 IMC층을 최소화하는 세라믹 전자 부품 및 이의 제조 방법을 사용자에게 제공할 수 있다.
또, 본 명세서의 개시에 의해, 솔더 페이스트의 조성을 다양화할 수 있는 세라믹 전자 부품 및 이의 제조 방법을 사용자에게 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 부품을 개략적으로 도시한 사시도이다.
도 2는 도 1의 A-A'에 따른 단면도이다.
도 3은 본 발명의 일 실시예에 따른 전자 부품의 제조 방법을 개략적으로 나타내는 흐름도이다.
도 4는 도 3의 전자 부품 제조 방법을 설명하기 위한 단면도이다.
도 5는 용융 솔더 공법에서의 시간에 따른 확산층의 두께를 나타낸 도면이다.
도 6은 본 발명의 다른 실시예에 따른 전자 부품을 개략적으로 나타낸 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 전자 부품의 제조 방법을 개략적으로 나타내는 흐름도이다.
도 8은 도 7의 전자 부품 제조 방법을 설명하기 위한 단면도이다.
도 2는 도 1의 A-A'에 따른 단면도이다.
도 3은 본 발명의 일 실시예에 따른 전자 부품의 제조 방법을 개략적으로 나타내는 흐름도이다.
도 4는 도 3의 전자 부품 제조 방법을 설명하기 위한 단면도이다.
도 5는 용융 솔더 공법에서의 시간에 따른 확산층의 두께를 나타낸 도면이다.
도 6은 본 발명의 다른 실시예에 따른 전자 부품을 개략적으로 나타낸 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 전자 부품의 제조 방법을 개략적으로 나타내는 흐름도이다.
도 8은 도 7의 전자 부품 제조 방법을 설명하기 위한 단면도이다.
본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시예에 불과할 뿐, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음을 유의해야 한다. 또한, 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 세라믹 전자 부품을 개략적으로 도시한 사시도이고, 도 2는 도 1의 A-A'에 따른 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 전자 부품(10)은 적층형 세라믹 커패시터로, 세라믹 소체(10)와 내부 전극(21, 22) 및 외부 전극(31, 32)을 포함한다.
세라믹 소체(10)는 복수의 유전체층(1)을 적층한 후에 소결시킨 것으로, 인접하는 유전체 층끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다. 세라믹 유전체층(1)은 높은 유전율을 갖는 세라믹 재료로 이루어질 수 있으나 이에 한정되는 것은 아니다. 즉 유전체층(1)은 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 통해 형성될 수도 있다.
이러한 세라믹 소체(10)의 내부에는 내부 전극(21, 22)이 형성되고, 외부면에는 외부 전극(30, 40)이 형성된다.
내부 전극(21, 22)은 복수의 유전체층(1)의 적층 과정에서 유전체층(1) 사이에 개재되는 형태로 배치될 수 있다.
내부 전극(21, 22)은 서로 다른 극성을 갖는 한 쌍의 전극으로써, 유전체층(1)의 적층 방향에 따라 교호로 대향 배치되어 유전체층(1)에 의해 서로 전기적으로 절연되어 있다.
이러한 내부 전극(2)은 일단이 서로 교대로 상기 세라믹 소체(10)의 양 측면으로 노출된다. 이때 세라믹 소체(10)의 측면으로 노출되는 내부 전극(21, 22)의 일단은 후술되는 외부 전극(30, 40)과 각각 전기적으로 연결된다.
내부 전극(21, 22)은 도전성 금속 재질로 형성될 수 있다. 여기서 도전성 금속은 특별히 제한되지 않으며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 또는 구리(Cu) 등이 이용될 수 있으며, 이들을 단독 또는 2종 이상 혼합하여 사용할 수 있다.
외부 전극(30, 40)은 세라믹 소체(10)의 측면으로 노출되는 내부 전극(21, 22)의 일단과 전기적으로 연결되도록 형성된다. 따라서, 외부 전극(30, 40)은 세라믹 소체(10)의 양 단에 각각 형성될 수 있다.
본 발명의 일 실시예에 따른 외부 전극(30, 40)은 전극층(32, 34), 확산층(34, 44), 금속코팅층(36, 36)을 포함할 수 있다.
전극층(32, 34)은 구리(Cu) 재질로 형성될 수 있다. 또, 상기 전극층(32, 34)은 니켈(Ni)을 포함할 수 있다. 따라서 본 실시예에 따른 전극층(32, 34)은 구리 분말, 니켈 분말이 포함된 도전성 페이스트(paste)를 세라믹 소체(10)의 외측에 도포한 후 소성함으로써 형성될 수 있다. 여기서, 도전성 페이스트를 도포하는 방법은 특별히 제한되지 않으며, 예를 들어 디핑(dipping)이나 페인팅(painting), 프린팅(printing) 등의 다양한 방법이 이용될 수 있다.
확산층(34, 44)은 전극층(32, 42)의 외부면에 형성된다. 본 실시예에 따른 확산층(34, 44)은 전극층(32, 42)과 금속코팅층(36, 46)을 형성하는 페이스트 간의 반응에 의하여 형성될 수 있다.
상기 확산층(34, 44)은 구리(Cu)-주석(Sn) 합금을 포함할 수 있다. 일반적으로 주석(Sn)이 용융된 용융 솔더 페이스트는 고온이므로, 구리(Cu)로 형성된 전극층(32, 42)이 디핑되면 상기 전극층(32, 42)과 금속코팅층(36, 46) 사이에 Cu6Sn5와 같은 금속간 화합물(InterMetallic Compound, IMC)층이 형성된다.
본 명세서에는 설명의 편의를 위하여 상기 전극층(32, 42)과 상기 금속코팅층(36, 46) 사이에 형성되는 금속간 화합물층을 확산층(34, 44)이라고 정의하기로 한다.
한편, 본 발명의 일 실시예에 의하면, 상기 확산층(34, 44)은 니켈(Ni)을 포함할 수 있다.
금속코팅층(36, 46)은 상기 확산층(34, 44)의 외부면에 형성된다. 상기 금속코팅층(36, 46)은 본 실시예에 따른 세라믹 전자 부품(100)을 기판(도시되지 않음)에 형성된 전극에 용이하게 접합시키기 위해 구비된다. 따라서 금속코팅층(36, 46)은 납땜이나 솔더 등을 이용한 접합 과정에서 기판의 전극과 용이하게 접합될 수 있는 재질로 형성될 수 있다.
특히, 본 실시예에 따른 금속코팅층(36, 46)은 Sn-Ag-Cu, Sn-Ag-Cu-Ni, Sn-Ag-Cu-Ni-Ge 중 적어도 하나를 포함할 수 있다. 바람직하게는, 상기 금속코팅층(36, 46)은 Sn-Ag-Cu 3원계 조성을 기본으로 추가적인 물질을 포함할 수 있다.
한편, 상기 금속코팅층(36, 46)에 포함되는 조성물에 근거하여 상기 확산층(34, 44)의 성장 특성이 변화될 수 있다.
도 2에 도시되어 있는 바와 같이, 외부전극(30, 40)은 전극층(32, 42), 확산층(34, 44) 및 금속코팅층(36, 46)을 포함하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
이하에서는 본 발명의 일 실시예에 따른 전자 부품(100)의 제조 방법을 설명한다. 본 실시예에서는 전자 부품(100)으로 적층 세라믹 커패시터를 제조하는 방볍을 예로 들어 설명하지만, 본 발명이 이에 한정되는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 전자 부품의 제조 방법을 개략적으로 나타내는 흐름도이고, 도 4a 내지 도 4d는 도 3의 전자 부품 제조 방법을 설명하기 위한 단면도이다.
이를 함께 참조하면, 본 발명의 실시예에 따른 전자 부품(100) 즉, 적층 세라믹 커패시터의 제조 방법은 먼저 도 4a에 도시된 바와 같이 칩 형상의 세라믹 본체(10)를 마련하는 단계(S410)를 포함할 수 있다.
세라믹 본체(10)의 형상은 직육면체 형상일 수 있으나, 이에 제한되는 것은 아니다.
칩 형상의 세라믹 본체(10)를 마련하는 단계는 특별히 제한되지 않으며, 일반적인 세라믹 적층체 제조 방법에 의해 마련될 수 있다.
보다 구체적으로 설명하면, 먼저 복수의 세라믹 그린시트를 준비하는 과정이 수행된다. 여기서, 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수㎛의 두께를 갖는 시트(sheet)형으로 제작될 수 있다.
이어서 세라믹 그린시트의 표면에, 내부 전극(21, 22)을 형성할 도전성 페이스트(paste)를 도포하여 내부 전극 패턴을 형성한다. 이때, 내부 전극 패턴은 스크린 프린팅 방법을 통해 형성될 수 있으나 이에 한정되는 것은 아니다.
도전성 페이스트는 니켈(Ni) 또는 니켈(Ni) 합금으로 이루어진 분말을 유기 바인더 및 유기용제에 분산시켜 페이스트 형태로 제조될 수 있다.
여기서 유기 바인더는 당업계에서 공지된 것을 사용할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 셀룰로스계 수지, 에폭시 수지, 아릴수지, 아크릴 수지, 페놀-포름알데히드 수지, 불포화 폴리에스테르 수지, 폴리카보네이트 수지, 폴리아미드 수지, 폴리이미드 수지, 알키드 수지 또는 로진에스테르 등으로 이루지는 바인더를 사용할 수 있다.
또한 유기용제도 당업계에서 공지된 것을 사용할 수 있으며, 이에 한정되지 않는다. 예를 들면, 부틸카르비톨, 부틸카르비톨아세테이트, 텔레핀유, α-테레비네올, 에틸셀로솔브 또는 부틸프탈레이트 등의 용제가 이용될 수 있다.
다음으로, 내부 전극 패턴이 형성된 세라믹 그린시트를 적층 및 가압하여, 적층된 세라믹 그린시트와 내부 전극 패턴을 서로 압착시키는 과정이 수행된다.
이렇게 하여, 세라믹 그린시트와 내부 전극 패턴이 교대로 적층된 세라믹 적층체가 제조되면, 이를 소성하고 절단하는 과정을 거쳐 칩 형상의 세라믹 소체(10)를 마련할 수 있다.
이에 따라, 세라믹 소체(10)는 복수의 유전체층(1) 및 내부 전극(21, 22)이 교대로 적층되는 형태로 형성될 수 있다.
다음으로, 본 발명의 일 실시예에 따른 전자 부품의 제조 방법은 도 4b에 도시된 바와 같이 세라믹 소체(10)의 외측에 전극층(32, 42)을 형성하는 단계(S420)를 포함할 수 있다.
전극층(32, 42)은 구리(Cu) 재질로 형성될 수 있다.
본 발명의 일 실시예에 의할 때, 상기 전극층(32, 42)은 니켈(Ni)을 포함할 수 있다.
상기 전극층(32, 42)의 외측에 주석(Sn)을 포함하는 금속코팅층을 형성하는 경우, 확산층이 형성될 수 있다. 이 때, 상기 전극층(32, 42)에 포함되는 니켈(Ni)은 확산층의 성장을 억제할 수 있다.
상기 확산층의 성장은 최소화되는 것이 바람직하다. 따라서 상기 전극층(32, 42)에 포함되는 니켈(Ni)의 함량을 조절하여 상기 확산층의 성장을 최소화할 수 있다.
한편, 전극층(32, 42)에 포함되는 니켈(Ni)에 의하여 확산층의 성장을 최소화하는 방법에 대해서는 추후에 상술하기로 한다.
상기 전극층(32, 42)은 구리(Cu) 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 세라믹 소체(10)의 외측에 도포한 후 소성함으로써 형성될 수 있다.
도전성 페이스트를 도포하는 방법은 특별히 제한되지 않으며, 예를 들어 디핑(dipping), 페인팅(painting), 프린팅(printing) 등의 방법이 이용될 수 있다.
다음으로, 본 발명의 일 실시예에 따른 전자 부품의 제조 방법은 도 4c에 도시된 바와 같이 외부 전극의 외측에 주석(Sn)을 포함하는 솔더 페이스트를 도포하여 금속코팅층을 형성하는 단계(S430)를 포함할 수 있다.
상기 금속코팅층(36, 46)은 상기 세라믹 전자부품을 기판상에 실장할 경우 그 실장이 용이하도록 상기 전극층(32, 42)에 형성되는 구성이다.
상기 솔더 페이스트는 Sn-Ag-Cu, Sn-Ag-Cu-Ni, Sn-Ag-Cu-Ni-Ge 중 적어도 하나를 포함할 수 있다.
한편, 상기 솔더 페이스트는 이에 제한되지 않고 Sn-Ag-Cu 3원계 조성을 바탕으로 하여 일반적인 솔더(solder)에 사용 가능한 조성을 더 포함할 수 있다.
상기 전극층(32, 42)의 외측에 금속코팅층(36, 46)을 형성하는 방법은 특별히 제한되지 않으며, 예를 들어, 상기 전극층(32, 42)을 주석(Sn)을 포함하는 솔더 페이스트에 디핑(dipping)하여 형성할 수 있다.
바람직하게는, 상기 전극층(32, 42)을 주석(Sn)을 포함하는 솔더 페이스트에 1초 내지 60초 동안 디핑(dipping)하여 형성할 수 있다.
구체적으로, 상기 전극층(32, 42)이 형성된 세라믹 소체(10)를 지그류에 고정시킨 후, 상기 솔더 페이스트에 디핑(dipping)하여 수행될 수 있다.
상기 전극층(32, 42)의 외측에 금속코팅층(36, 46)을 형성하는 방법으로서, 전기도금(Electric Deposition)법을 사용하는 경우, 전극층 두께의 박막화에 따라 전극층이 치밀하지 못한 부분으로 도금액이 침투할 수 있다.
상기 도금액이 전극층 내부로 침투함으로써, 도금액과 내부전극과의 반응에 의한 열화로 인해 적층 세라믹 전자부품의 신뢰성에 심각한 문제가 발생할 수 있다.
또한, 상기 전극층 내에 도금액이 들어 있거나, 혹은 세라믹 소체의 약한 부분을 도금액이 둘러싼 상태에서 전기도금을 적용할 경우 도금 시 발생하는 수소에 의한 압력으로 상기 세라믹 소체에 크랙 불량이 발생할 수도 있다.
본 발명의 일 실시형태에 따르면, 상기 전극층(32, 42)의 외측에 금속코팅층(36, 46)을 전기도금법에 의해 형성하는 대신, 금속을 포함하는 솔더 페이스트에 디핑(dipping)하여 형성함으로써 상기의 문제를 해결할 수 있다.
구체적으로, 본 발명의 일 실시형태에 따르면, 전극층의 두께를 박막화하더라도 전극층의 외측에 금속코팅층(36, 46)을 디핑(dipping)에 의해 형성하므로, 금속이 내부전극까지 침투하지 않을 수 있다.
또한, 전기도금법을 사용하지 않으므로, 상기 용융 금속과 내부전극과의 반응에 의한 열화의 문제도 발생하지 않을 수 있다.
더 나아가, 본 발명의 일 실시형태에 따르면, 세라믹 소체(10)의 크랙 발생을 유발할 정도의 수소 가스가 발생하지 않아, 적층 세라믹 소체의 신뢰성을 크게 향상시킬 수 있다.
다음으로, 본 발명의 일 실시예에 따른 전자 부품의 제조 방법은 도 4d에 도시된 바와 같이 상기 전극층과 금속코팅층의 반응에 의하여 확산층을 형성하는 단계(S440)를 포함할 수 있다.
확산층(34, 44)을 형성하는 단계는 전자 부품의 전극층(32, 42)을 주석(Sn)을 포함하는 솔더 페이스트에 디핑(dipping)하는 과정에서 이루어질 수 있다. 즉, 상기 확산층(34, 44)은 상기 전극층(32, 42)의 외측에 고온 용융 솔더 디핑(dipping) 방식으로 금속코팅층(36, 46)을 형성하는 과정에서 생성될 수 있다.
상기 확산층(34, 44)은 구리(Cu)-주석(Sn) 합금을 포함할 수 있다. 일반적으로 주석(Sn)이 용융된 용융 솔더는 고온이므로, 구리(Cu)로 형성된 전극층(32, 42)이 디핑되면 상기 전극층(32, 42)과 금속코팅층(36, 46) 사이에 Cu6Sn5와 같은 확산층이 형성된다.
이 때, 상기 확산층의 성장을 억제하기 위하여, 니켈(Ni)이 사용될 수 있다. 왜냐하면, 니켈(Ni)이 확산층의 성장을 억제하는 것으로 일반적으로 알려져 있기 때문이다.
도 5는 용융 솔더 공법에서의 시간에 따른 확산층의 두께를 나타낸 도면이다.
도 5를 참조하면, Sn-Ag-Cu 조성 또는 Sn-Ag-Cu-Ni-Ge 조성이 솔더 페이스트에 포함된 경우의 시간에 따른 확산층의 두께를 비교할 수 있다.
도 5에 도시되어 있는 바와 같이, Sn-Ag-Cu-Ni 계열 조성을 포함하는 솔더 페이스트는 니켈(Ni)에 의하여 확산층의 성장을 효과적으로 억제할 수 있다. 다만 Sn-Ag-Cu-Ni 계열 조성을 포함하는 솔더 페이스트는 확산층을 초기에 두껍게 형성시킨다.
Sn-Ag-Cu 계열 조성을 포함하는 솔더 페이스트는 확산층을 초기에 얇게 형성시킬 수 있다. 다만 Sn-Ag-Cu 계열 조성을 포함하는 솔더 페이스트는 니켈(Ni)을 포함하고 있지 않으므로, 확산층의 성장을 억제시킬 수 없다. 따라서 소정의 시간 경과 후, 확산층의 두께가 급격하게 증가한다.
상기 확산층의 두께는 최소화되는 것이 바람직하다. 바람직하게는, 상기 확산층이 수분과 주석(Sn)의 침투만 막을 수 있을 정도의 두께로 형성될 수 있다.
따라서 소정 시간 경과 후의 급격한 확산층의 성장만 제어할 수 있다면, Sn-Ag-Cu 계열의 솔더 페이스트가 금속코팅층의 형성에 사용되는 것이 바람직하다. 왜냐하면, 상기 Sn-Ag-Cu 계열의 솔더 페이스트는 초기 확산층의 두께를 얇게 형성시킬 수 있기 때문이다.
한편, 본 발명의 일 실시예에 의할 때, 상기 전극층(32, 42)은 니켈(Ni)을 포함할 수 있다.
따라서 Sn-Ag-Cu 계열의 솔더 페이스트를 이용하여 니켈(Ni)을 포함하는 상기 전극층(32, 42)에 금속코팅층(36, 46)을 형성하는 경우, 전극층(32, 42)에 포함된 니켈(Ni)이, 주석(Sn)을 포함하는 솔더 페이스트와의 반응 메커니즘으로 인하여, 주석(Sn) 성분을 포함하고 있는 지점으로 이동할 수 있다.
즉, 전극층(32, 42)에 용융 솔더가 디핑되면, 용융 솔더의 주석(Sn)은 전극층(32, 42)의 구리(Cu)와 반응하여 전극층(32, 42)의 외부에 얇은 막 형태의 구리(Cu)-주석(Sn) 확산층(34, 44)을 형성한다. 그리고 이 과정에서, 소정 시간 경과 후, 전극층에 포함된 니켈(Ni)은 구리(Cu)-주석(Sn) 확산층(34, 44)에 고르게 분산되며 배치된다.
이처럼 소정 시간 경과 후 니켈(Ni)이 구리(Cu)-주석(Sn) 확산층(34, 44) 내에 배치됨에 따라, 전술한 바와 같이 구리(Cu)-주석(Sn) 확산층(34, 44)은 과도한 성장이 억제된다.
따라서 전극층(32, 42)이 니켈(Ni)을 포함하는 경우에는, 금속코팅층(36, 46)을 형성하는 솔더 페이스트가 니켈(Ni)을 포함하고 있지 않더라도, 솔더 페이스트가 Sn-Ag-Cu-Ni 계열의 조성을 포함하여 확산층의 성장을 억제시키는 것과 동일한 효과가 발생할 수 있다.
즉, 초기에는 솔더 페이스트에 Sn-Ag-Cu 계열의 조성이 포함되어 확산층의 두께가 얇게 형성될 수 있고, 소정의 시간 경과 후에는 전극층(32, 42)에 포함되어 있는 니켈(Ni)의 작용에 의하여 확산층의 두께 상승률이 둔화될 수 있다.
다만, 전극층에 포함되어 있는 니켈(Ni)의 함량이 너무 적거나 많게 되면 금속코팅층의 형성이 이루어지지 않는 문제, 확산층에 포함되는 니켈(Ni) 합금층이 생기지 않는 문제가 발생한다.
따라서 전극층에 포함되는 니켈(Ni)의 함량이 적절하게 조절될 필요가 있다.
표 1은 전극층 내의 니켈(Ni) 함량에 따른 확산층에 포함되는 니켈(Ni) 합금층의 생성 여부, 금속코팅층 생성 여부, 세라믹 전자 부품의 신뢰성 여부를 나타내고 있다.
| 전극 paste 내의 니켈(Ni) 함량 (wt%) | Ni 합금층 생성 여부 | 금속코팅층 생성 여부 | 신뢰성 |
| 3 | X | ○ | X |
| 5 | ○ | ○ | ○ |
| 10 | ○ | ○ | ○ |
| 20 | ○ | ○ | ○ |
| 30 | ○ | X | X |
| 40 | ○ | X | X |
| 50 | ○ | x | X |
표 1을 참조하면, 전극 페이스트 내의 니켈(Ni) 함량이 3(wt%) 인 경우, 확산층내에 니켈(Ni) 합금층이 생성되지 못하였다. 왜냐하면 니켈 함량이 소정의 수치 이상인 경우에만 니켈(Ni) 합금층 생성 반응이 일어날 수 있기 때문이다.
또, 전극 페이스트 내의 니켈(Ni) 함량이 30(wt%) 인 경우, 금속코팅층이 생성되지 못하였다. 즉, 전극 페이스트 내의 니켈(Ni) 함량이 30(wt%) 이상인 경우, 금속코팅층이 생성되지 못하였다.
표 1을 통하여 확인할 수 있는 바와 같이, 전극 페이스트 내에 4 내지 20(wt%)의 니켈(Ni)이 포함되는 경우에만 확산층 내에서 니켈(Ni) 합금층이 생성될 수 있고, 금속코팅층이 정상적으로 생성될 수 있다.
따라서 전극 페이스트가 4 내지 20(wt%)의 니켈(Ni)을 포함하는 경우, 신뢰성 있는 세라믹 적자부품이 제조될 수 있다.
이상과 같이 구성되는 본 실시예에 따른 전자 부품 제조 방법은, 외부 전극을 형성하는 과정에서 도금액을 이용하는 종래의 공정을 따르지 않고, 용융 솔더에 전극층을 디핑하여 금속코팅층을 형성하는 방법을 이용한다.
도금액이 외부 전극의 내부로 침투하는 경우, 도금액과 내부 전극과의 반응에 의한 열화로, 전자 부품의 신뢰성에 심각한 문제가 발생할 수 있다. 또한, 외부 전극 내에 도금액이 들어 있거나, 혹은 세라믹 소체 내에 도금액이 유입된 상태에서 전기 도금을 수행하게 되면, 도금 과정에서 발생하는 수소에 의한 압력으로 세라믹 소체가 파손되는 문제가 있다.
그러나 본 실시예에 따른 전자 부품 제조 방법은 도금액을 이용하는 도금 공정이 포함되지 않으므로, 도금액이 전자 부품의 내부로 침투하거나, 도금 시 발생하는 수소 가스로 인하여 전자 부품이 파손되는 등의 문제를 해소할 수 있다. 따라서 전자 부품의 신뢰성을 크게 향상시킬 수 있다.
또한, 본 실시예에 따른 전자 부품 제조 방법은 Sn-Ag-Cu 조성의 솔더 페이스트 및 Ni을 포함하는 Cu 전극층을 이용하여 확산층을 형성하는 단계를 포함하고 있으므로, 니켈(Ni)의 작용에 의하여 확산층의 두께가 최소화될 수 있다.
따라서 확산층의 과도한 성장으로 인해 전자 부품의 성능이 저하되는 것을 방지할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 세라믹 전자 부품을 개략적으로 나타낸 단면도이다.
상기 세라믹 전자 부품은 제1 전극층(41), 제2 전극층(42)을 포함할 수 있다.
상기 제1 전극층(41)은 니켈(Ni)이 포함되지 않은 일반적인 전극 페이스트 재료에 의하여 형성될 수 있다.
상기 제2 전극층(42)은 상기 제1 전극층(41) 상에 형성될 수 있다. 상기 제2 전극층(42)은 글라스(glass)계 성분이 없거나 매우 적을 수 있다. 또, 상기 제2 전극층(42)은 니켈(Ni)을 포함할 수 있다.
앞에서 설명한 바와 같이, 상기 니켈(Ni)은 추후에 형성되는 확산층의 성장을 억제시킬 수 있다.
니켈(Ni)이 포함하지 않은 제1 전극층(41), 상기 제1 전극층(41)상에 형성된 니켈(Ni)을 포함하는 제2 전극층(42)으로 전극층을 구성할 수 있다는 점을 제외하고는 앞에서 설명한 내용들이 동일하게 적용될 수 있으므로, 앞에서 설명된 내용과 중복되는 부분은 생략하기로 한다.
도 7은 본 발명의 다른 실시예에 따른 전자 부품의 제조 방법을 개략적으로 나타내는 흐름도이고, 도 8a 내지 도 8e는 도 7의 전자 부품 제조 방법을 설명하기 위한 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 다른 실시예에 따른 전자부 품의 제조방법은 칩 형상의 세라믹 본체(10)를 마련하는 단계(S610, 도 8a); 상기 세라믹 본체(10)의 외측에 제1 전극층(31, 41)을 형성하는 단계(S620, 도 8b); 상기 제1 전극층(31, 41) 상에 니켈(Ni)을 포함하는 제2 전극층(32, 42)을 형성하는 단계(S630, 도 8c); 상기 제1 전극층 및 제2 전극층의 외측에 솔더 페이스트를 도포하여 금속코팅층을 형성하는 단계(S640, 도 8d); 제1 전극층 및 제2 전극층과 상기 솔더 페이스트의 반응에 의하여 확산층을 형성하는 단계(S650, 도 8e)를 포함할 수 있다.
상기 세라믹 전자 부품의 제조 방법은 상기 세라믹 본체(10)의 외측에 제1 전극층(31, 41)을 형성하는 단계(S620, 도 8b)를 포함할 수 있다.
상기 제1 전극층(31, 41)은 니켈(Ni)이 포함되지 않은 일반적인 전극 페이스트 재료에 의하여 형성될 수 있다.
또, 상기 세라믹 전자 부품의 제조 방법은 상기 제1 전극층(31, 41) 상에 니켈(Ni)을 포함하는 제2 전극층(32, 42)을 형성하는 단계(S630, 도 8c)를 포함할 수 있다.
상기 제2 전극층(32, 42)은 글라스(glass)계 성분이 없거나 매우 적으며, 니켈(Ni)을 포함하는 페이스트 재료에 의하여 형성될 수 있다.
앞에서 설명한 바와 같이, 상기 니켈(Ni)은 추후에 형성되는 확산층의 성장을 억제시킬 수 있다.
본 발명의 다른 실시예에 따른 세라믹 전자부품의 제조방법에 있어서, 상술한 본 발명의 일 실시예에 따른 세라믹 전자부품의 제조방법의 설명과 중복된 부분은 생략하도록 한다.
한편, 본 발명에 따른 전자 부품 및 그 제조 방법은 전술한 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 다양한 변형이 가능하다.
예들 들어, 전술된 실시예에서는 적층형 세라믹 커패시터 및 이의 제조 방법을 예로 들어 설명했지만, 본 발명은 이에 한정되지 않으며 외부에 전극층이 형성되고, 이러한 전극층에 금속코팅층이 형성되는 전자 부품이라면 폭넓게 적용될 수 있다.
10 : 세라믹 본체
21, 22 : 내부 전극
30, 40 : 외부 전극
32, 42 : 전극층
34, 44 : 확산층
36, 46 : 금속코팅층
21, 22 : 내부 전극
30, 40 : 외부 전극
32, 42 : 전극층
34, 44 : 확산층
36, 46 : 금속코팅층
Claims (13)
- 복수 개의 내부 전극을 포함하는 세라믹 본체;
상기 내부 전극과 전기적으로 접속되고, 상기 세라믹 본체의 외측에 형성된 제1 전극층;
상기 제1 전극층 상에 형성된 니켈(Ni)을 포함하는 제2 전극층;
상기 제1 전극층 및 상기 제2 전극층의 외측에 형성된 주석(Sn)을 포함하는 금속코팅층; 및
상기 제1 전극층 및 상기 제2 전극층과 상기 금속코팅층 사이에 형성된 확산층;을 포함하는 세라믹 전자 부품.
- 제1 항에 있어서,
상기 제1 전극층 및 상기 제2 전극층은 구리(Cu)를 포함하는 세라믹 전자 부품.
- 제1 항에 있어서,
상기 금속코팅층은 Sn-Ag-Cu, Sn-Ag-Cu-Ni 및 Sn-Ag-Cu-Ni-Ge 중 적어도 하나를 포함하는 세라믹 전자 부품.
- 제1 항에 있어서,
상기 확산층은 구리(Cu)-주석(Sn) 합금을 포함하는 세라믹 전자 부품.
- 복수 개의 내부 전극을 포함하는 세라믹 본체;
상기 내부 전극과 전기적으로 접속되고, 상기 세라믹 본체의 외측에 형성된 니켈(Ni)을 포함하는 전극층;
상기 전극층의 외측에 형성된 주석(Sn)을 포함하는 금속코팅층; 및
상기 전극층과 상기 금속코팅층 사이에 형성된 확산층;을 포함하는 세라믹 전자 부품.
- 제5 항에 있어서,
상기 금속코팅층은 Sn-Ag-Cu, Sn-Ag-Cu-Ni 및 Sn-Ag-Cu-Ni-Ge 중 적어도 하나를 포함하는 세라믹 전자 부품.
- 제5 항에 있어서,
상기 확산층은 구리(Cu)-주석(Sn) 합금을 포함하는 세라믹 전자 부품.
- 복수 개의 내부 전극을 포함하는 세라믹 본체를 마련하는 단계;
상기 세라믹 본체의 외측에 상기 내부 전극과 전기적으로 접속된 제1 전극층을 형성하는 단계;
상기 제1 전극층 상에 니켈(Ni)을 포함하는 제2 전극층을 형성하는 단계;
상기 제1 전극층 및 상기 제2 전극층의 외측에 주석(Sn)을 포함하는 솔더 페이스트를 도포하여 금속코팅층을 형성하는 단계; 및
상기 제1 전극층 및 상기 제2 전극층과 상기 솔더 페이스트의 반응에 의하여 확산층을 형성하는 단계;를 포함하는 세라믹 전자 부품의 제조 방법.
- 제8 항에 있어서,
상기 제2 전극층을 형성하는 단계는 4 내지 20 wt%의 니켈을 포함하는 페이스트를 상기 제1 전극층 상에 도포하는 단계를 포함하는 세라믹 전자 부품의 제조 방법.
- 제8 항에 있어서,
상기 금속코팅층을 형성하는 단계는 상기 솔더 페이스트에 상기 제1 전극층 및 상기 제2 전극층을 60 초 이하의 시간 동안 디핑(dipping)하는 단계를 포함하는 세라믹 전자 부품의 제조 방법.
- 복수 개의 내부 전극을 포함하는 세라믹 본체를 마련하는 단계;
상기 세라믹 본체의 외측에 상기 내부 전극과 전기적으로 접속된 니켈(Ni)을 포함하는 전극층을 형성하는 단계;
상기 전극층의 외측에 주석(Sn)을 포함하는 솔더 페이스트를 도포하여 금속코팅층을 형성하는 단계; 및
상기 전극층과 상기 솔더 페이스트의 반응에 의하여 확산층을 형성하는 단계;를 포함하는 세라믹 전자 부품의 제조 방법.
- 제11 항에 있어서,
상기 전극층을 형성하는 단계는 4 내지 20 wt%의 니켈을 포함하는 페이스트를 상기 세라믹 본체의 외측에 도포하는 단계를 포함하는 세라믹 전자 부품의 제조 방법.
- 제11 항에 있어서,
상기 금속코팅층을 형성하는 단계는 상기 솔더 페이스트에 상기 전극층을 60 초 이하의 시간 동안 디핑(dipping)하는 단계를 포함하는 세라믹 전자 부품의 제조방법.
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