KR20140009509A - Method for producing semiconductor device and semiconductor device - Google Patents
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Abstract
반도체 장치의 제조 방법은, 핀 형상 실리콘층(103)의 주위에 제 1 절연막(104)을 형성하고, 핀 형상 실리콘층의 상부에 기둥 형상 실리콘층(106)을 형성하는 공정과, 기둥 형상 실리콘층 상부와 핀 형상 실리콘층 상부와 기둥 형상 실리콘층 하부에 불순물을 주입하여 확산층을 형성하는 공정과, 게이트 절연막, 폴리실리콘 게이트 전극(114a), 폴리실리콘 게이트 배선(114b), 및 폴리실리콘 게이트 패드(114c)를 형성하는 공정을 구비한다. 폴리실리콘 게이트 전극과 폴리실리콘 게이트 패드의 폭은 폴리실리콘 게이트 배선의 폭보다 넓게 되어 있다. 그 후, 층간 절연막(120)을 퇴적함과 아울러, 폴리실리콘 게이트 전극 및 폴리실리콘 게이트 배선을 노출시켜, 폴리실리콘 게이트 전극 및 폴리실리콘 게이트 배선을 에칭한 후, 금속층(121)을 퇴적하고, 금속 게이트 전극(121a)과 금속 게이트 배선(121b)을 형성하는 공정과, 콘택트를 형성하는 공정을 구비한다.The manufacturing method of a semiconductor device includes the process of forming the 1st insulating film 104 around the fin silicon layer 103, and forming the columnar silicon layer 106 on the fin silicon layer, and columnar silicon Forming a diffusion layer by implanting impurities into the upper part of the layer, the upper part of the fin-shaped silicon layer and the lower part of the pillar-shaped silicon layer, the gate insulating film, the polysilicon gate electrode 114a, the polysilicon gate wiring 114b, and the polysilicon gate pad. A step of forming 114c is provided. The width of the polysilicon gate electrode and the polysilicon gate pad is wider than the width of the polysilicon gate wiring. Thereafter, the interlayer insulating film 120 is deposited, the polysilicon gate electrode and the polysilicon gate wiring are exposed, the polysilicon gate electrode and the polysilicon gate wiring are etched, and then the metal layer 121 is deposited and the metal is deposited. The process of forming the gate electrode 121a and the metal gate wiring 121b, and the process of forming a contact are provided.
Description
본 발명은, 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device.
반도체 집적 회로, 그 중에서도 MOS 트랜지스터를 이용한 집적 회로는, 고집적화의 일로를 걷고 있다. 이 고집적화에 따라, 그 중에서 이용되고 있는 MOS 트랜지스터는 나노 영역까지 미세화가 진행되고 있다. MOS 트랜지스터의 미세화가 진행되면, 누설 전류의 억제가 곤란하게 되기 때문에, 필요한 전류량을 확보하는 것이 필요하게 되기 때문에 회로의 점유 면적을 작게 하는 것이 곤란하게 되는 일이 있었다. 이와 같은 사정에서, 기판에 대하여 소스, 게이트, 드레인이 수직 방향으로 배치되고, 게이트가 기둥 형상 반도체층(pillar-shaped semiconductor layer)을 둘러싸는 구조의 Surrounding Gate Transistor(이하, SGT라고 한다)가 제안되었다(예컨대, 특허 문헌 1~3을 참조).BACKGROUND OF THE INVENTION Semiconductor integrated circuits, particularly integrated circuits using MOS transistors, are becoming increasingly integrated. Due to this high integration, the MOS transistors used therein are being miniaturized to the nano-region. As the miniaturization of the MOS transistor proceeds, it is difficult to suppress the leakage current, so that it is necessary to secure the required amount of current, which makes it difficult to reduce the occupied area of the circuit. In such circumstances, a Surrounding Gate Transistor (hereinafter referred to as SGT) having a structure in which a source, a gate, and a drain are disposed in a vertical direction with respect to a substrate, and the gate surrounds a pillar-shaped semiconductor layer is proposed. (For example, refer patent documents 1-3).
이와 같이, 게이트 전극에 폴리실리콘이 아닌 메탈을 이용하는 것에 의해, 공핍화를 억제할 수 있고, 또한, 게이트 전극의 저항을 줄일 수 있다. 그렇지만, 이와 같은 경우에는, 메탈 게이트를 형성한 후의 공정에 있어서, 항상 메탈 게이트에 의한 메탈 오염을 고려한 제조 공정으로 하는 것이 필요하게 된다.In this manner, by using a metal other than polysilicon as the gate electrode, depletion can be suppressed and the resistance of the gate electrode can be reduced. However, in such a case, in the process after forming a metal gate, it is necessary to always set it as the manufacturing process which considered the metal contamination by a metal gate.
또한, 종래의 MOS 트랜지스터에 있어서, 그 제조시에 있어서의 메탈 게이트 프로세스와 고온 프로세스를 양립시키기 위해, 고온 프로세스 후에 메탈 게이트를 작성하는 메탈 게이트 라스트 프로세스(metal-gate-last-process)가 실용화되어 있다(예컨대, 비특허 문헌 1을 참조).In addition, in the conventional MOS transistor, in order to make the metal gate process and the high temperature process at the time of manufacture thereof compatible, the metal gate last process (metal-gate-last-process) which creates a metal gate after a high temperature process is put to practical use, (See, eg, Non-Patent Document 1).
즉, 종래, MOS 트랜지스터는, 폴리실리콘으로 게이트를 작성한 후, 폴리실리콘의 위로부터 층간 절연막을 퇴적하고, CMP(화학 기계 연마)에 의해 폴리실리콘 게이트를 노출시킨다. 그리고, 그 폴리실리콘 게이트를 에칭으로 가공한 후, 메탈을 퇴적하는 제조 방법에 의해 제조되고 있다. 이 때문에, SGT에 있어서도, 메탈 게이트 프로세스와 고온 프로세스를 양립시키기 위해, 고온 프로세스 후에 메탈 게이트를 작성하는 메탈 게이트 라스트 프로세스를 이용하는 것이 필요하게 된다. SGT에서는, 기둥 형상 실리콘층의 상부가 게이트보다 높은 위치에 있기 때문에, 메탈 게이트 라스트 프로세스를 이용함에 있어서 어떠한 고안이 필요하게 된다.That is, conventionally, after a gate is made of polysilicon, a MOS transistor deposits an interlayer insulating film from above polysilicon and exposes the polysilicon gate by CMP (chemical mechanical polishing). And after processing the polysilicon gate by etching, it is manufactured by the manufacturing method which deposits a metal. For this reason, also in SGT, in order to make a metal gate process compatible with a high temperature process, it is necessary to use the metal gate last process which creates a metal gate after a high temperature process. In the SGT, since the upper portion of the pillar-shaped silicon layer is at a position higher than the gate, some design is required in using the metal gate last process.
또한, 게이트 배선과 기판 사이의 기생 용량을 저감하기 위해, 종래의 MOS 트랜지스터에서는, 제 1 절연막을 이용하고 있다. 예컨대, FINFET(예컨대, 비특허 문헌 2를 참조)에서는, 1개의 핀 형상 반도체층(fin-shaped semiconductor layer)의 주위에 제 1 절연막을 형성하고, 계속하여, 그 제 1 절연막을 에치 백(etch back)하고, 핀 형상 반도체층을 노출시킴으로써, 게이트 배선과 기판 사이의 기생 용량을 저감하고 있다. 이 때문에, SGT에 있어서도 게이트 배선과 기판의 사이에 생기는 기생 용량을 저감하기 위해, 제 1 절연막을 이용하는 것이 필요하게 된다. 또, SGT는, 핀 형상 반도체층에 더하여, 기둥 형상 반도체층을 더 구비하고 있기 때문에, 기둥 형상 반도체층을 형성하기 위해 어떠한 고안이 필요하게 된다.In addition, in order to reduce the parasitic capacitance between a gate wiring and a board | substrate, the 1st insulating film is used in the conventional MOS transistor. For example, in a FINFET (see Non-Patent Document 2, for example), a first insulating film is formed around one fin-shaped semiconductor layer, and then the back insulating film is etched. The parasitic capacitance between the gate wiring and the substrate is reduced by exposing the fin semiconductor layer. For this reason, also in SGT, in order to reduce the parasitic capacitance which arises between a gate wiring and a board | substrate, it is necessary to use a 1st insulating film. In addition, since the SGT further includes a columnar semiconductor layer in addition to the fin semiconductor layer, some design is required to form the columnar semiconductor layer.
또한, 종래의 SGT의 제조 공정에 있어서, 기둥 형상 실리콘층의 콘택트홀을 마스크를 이용하여 에칭에 의해 형성한 후, 평면 형상 실리콘층과 게이트 배선을 위한 콘택트홀을 마스크를 이용하여 에칭에 의해 형성하고 있다(예컨대, 특허 문헌 4를 참조). 즉, 종래는, 콘택트를 위해 2개의 마스크가 사용되고 있다.
In the conventional SGT manufacturing process, the contact hole of the columnar silicon layer is formed by etching using a mask, and then the contact hole for the planar silicon layer and the gate wiring is formed by etching using a mask. (For example, refer patent document 4). That is, conventionally, two masks are used for a contact.
(선행 기술 문헌)(Prior art technical literature)
(특허 문헌)(Patent Literature)
(특허 문헌 1) 일본 특허 공개 평 2-71556호 공보(Patent Document 1) Japanese Unexamined Patent Application Publication No. 2-71556
(특허 문헌 2) 일본 특허 공개 평 2-188966호 공보(Patent Document 2) Japanese Unexamined Patent Application Publication No. 2-188966
(특허 문헌 3) 일본 특허 공개 평 3-145761호 공보(Patent Document 3) Japanese Patent Application Laid-Open No. 3-145761
(특허 문헌 4) 일본 특허 공개 2011-258780호 공보
(Patent Document 4) Japanese Unexamined Patent Application Publication No. 2011-258780
(비특허 문헌)(Non-patent document)
(비특허 문헌 1) A 45nm Logic Technology with High-k+Metal Gate Transistors, Strained Silicon, 9 Cu Interconnect Layers, 193nm Dry Patterning, and 100% Pb-free Packaging, IEDM2007 K.Mistry et.al, pp 247-250(Non-Patent Document 1) A 45nm Logic Technology with High-k + Metal Gate Transistors, Strained Silicon, 9 Cu Interconnect Layers, 193nm Dry Patterning, and 100% Pb-free Packaging, IEDM2007 K.Mistry et.al, pp 247- 250
(비특허 문헌 2) High performance 22/20nm FinFET CMOS devices with advanced high-K/metal gate scheme, IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
(Non-Patent Document 2) High performance 22 / 20nm FinFET CMOS devices with advanced high-K / metal gate scheme, IEDM 2010 CC.Wu, et. al, 27.1.1-27.1.4.
본 발명은, 상술한 사정을 감안하여 이루어진 것이고, 게이트 라스트 프로세스로서, 게이트 배선과 기판의 사이에 생기는 기생 용량을 저감하고, 콘택트를 위한 마스크를 1개만 사용하는 반도체 장치의 제조 방법, 및, 그것에 의해 얻어지는 반도체 장치를 제공하는 것을 목적으로 한다.
This invention is made | formed in view of the above-mentioned situation, As a gate last process, the parasitic capacitance which arises between a gate wiring and a board | substrate is reduced, and the manufacturing method of the semiconductor device which uses only one mask for a contact, and it It is an object to provide a semiconductor device obtained by.
본 발명의 제 1 관점에 따른 반도체 장치의 제조 방법은, 실리콘 기판 위에 핀 형상 실리콘층을 형성하고, 상기 핀 형상 실리콘층의 주위에 제 1 절연막을 형성하고, 상기 핀 형상 실리콘층의 상부에 기둥 형상 실리콘층을 그 폭이 상기 핀 형상 실리콘층의 폭과 같아지도록 형성하는 제 1 공정과, 상기 제 1 공정에 계속하여, 상기 기둥 형상 실리콘층 상부, 상기 핀 형상 실리콘층 상부, 및 상기 기둥 형상 실리콘층 하부에 각각 불순물을 주입하여 확산층을 형성하는 제 2 공정과, 상기 제 2 공정에 계속하여, 게이트 절연막, 폴리실리콘 게이트 전극, 폴리실리콘 게이트 배선, 및 폴리실리콘 게이트 패드를 작성함과 아울러, 상기 게이트 절연막이 상기 기둥 형상 실리콘층의 주위와 상부를 덮고, 상기 폴리실리콘 게이트 전극이 상기 게이트 절연막을 덮고, 상기 폴리실리콘 게이트 전극과, 상기 폴리실리콘 게이트 배선과 상기 폴리실리콘 게이트 패드를 형성한 후의 폴리실리콘의 상면을, 상기 기둥 형상 실리콘층 상부의 상기 확산층 위에 위치하는 상기 게이트 절연막보다 높은 위치로 하고, 상기 폴리실리콘 게이트 전극과 상기 폴리실리콘 게이트 패드의 폭은 상기 폴리실리콘 게이트 배선의 폭보다 넓게 하는 제 3 공정과, 상기 제 3 공정에 계속하여, 상기 핀 형상 실리콘층 상부의 상기 확산층 상부에 실리사이드를 형성하는 제 4 공정과, 상기 제 4 공정에 계속하여, 층간 절연막을 퇴적하고, 상기 폴리실리콘 게이트 전극과, 상기 폴리실리콘 게이트 배선과, 상기 폴리실리콘 게이트 패드를 노출시키고, 상기 폴리실리콘 게이트 전극과, 상기 폴리실리콘 게이트 배선과, 상기 폴리실리콘 게이트 패드를 에칭하고, 그 후, 금속층을 퇴적하고, 금속 게이트 전극, 금속 게이트 배선 및 금속 게이트 패드를 형성함과 아울러, 상기 금속 게이트 배선은, 상기 금속 게이트 전극에 접속되고, 상기 핀 형상 실리콘층에 직교하는 방향으로 연장시키도록 형성하는 제 5 공정과, 상기 제 5 공정에 계속하여, 상기 기둥 형상 실리콘층 상부의 상기 확산층을 직접 접속하는 콘택트를 형성하는 제 6 공정을 갖는 것을 특징으로 한다.In the semiconductor device manufacturing method according to the first aspect of the present invention, a fin-like silicon layer is formed on a silicon substrate, a first insulating film is formed around the fin-like silicon layer, and a column is formed on the fin-like silicon layer. A first step of forming the silicon silicon layer so that its width is equal to the width of the fin silicon layer, and following the first step, the upper part of the columnar silicon layer, the upper part of the fin silicon layer, and the columnar shape A second step of forming a diffusion layer by injecting impurities into the silicon layer under each of the steps; and continuing to the second step, a gate insulating film, a polysilicon gate electrode, a polysilicon gate wiring, and a polysilicon gate pad, The gate insulating film covers the periphery and the upper portion of the columnar silicon layer, the polysilicon gate electrode covers the gate insulating film, and The upper surface of the polysilicon after forming the polysilicon gate electrode, the polysilicon gate wiring and the polysilicon gate pad is set to a position higher than the gate insulating film located on the diffusion layer above the columnar silicon layer, A third step of making the width of the polysilicon gate electrode and the polysilicon gate pad wider than the width of the polysilicon gate wiring; and following the third step, silicide is formed on the diffusion layer above the fin-like silicon layer A fourth step of performing the step and the fourth step, and depositing an interlayer insulating film, exposing the polysilicon gate electrode, the polysilicon gate wiring, the polysilicon gate pad, the polysilicon gate electrode, Etching the polysilicon gate wiring and the polysilicon gate pad After that, a metal layer is deposited to form a metal gate electrode, a metal gate wiring, and a metal gate pad, and the metal gate wiring is connected to the metal gate electrode and is orthogonal to the fin silicon layer. And a sixth step of forming a contact for directly connecting the diffusion layer above the columnar silicon layer following the fifth step.
상기 실리콘 기판 위에 핀 형상 실리콘층을 형성하기 위한 제 1 레지스트를 형성하고, 상기 제 1 레지스트를 이용하여, 상기 실리콘 기판을 에칭하고, 상기 핀 형상 실리콘층을 형성하고, 그 후에 상기 제 1 레지스트를 제거하고, 상기 핀 형상 실리콘층의 주위에 제 1 절연막을 퇴적하고, 상기 제 1 절연막을 에치 백하고, 상기 핀 형상 실리콘층의 상부를 노출시켜, 상기 핀 형상 실리콘층에 직교하도록 제 2 레지스트를 형성하고, 상기 제 2 레지스트를 이용하여, 상기 핀 형상 실리콘층을 에칭함과 아울러, 상기 제 2 레지스트를 제거하는 것에 의해, 상기 핀 형상 실리콘층과 상기 제 2 레지스트가 직교하는 부분이 상기 기둥 형상 실리콘층이 되도록 상기 기둥 형상 실리콘층을 형성하는 것이 바람직하다.A first resist is formed on the silicon substrate to form a fin silicon layer, the silicon substrate is etched using the first resist, the fin silicon layer is formed, and then the first resist is formed. A second resist is removed so as to deposit a first insulating film around the fin silicon layer, etch back the first insulating film, expose the upper portion of the fin silicon layer, and orthogonal to the fin silicon layer. By forming and etching the fin silicon layer using the second resist, and removing the second resist, a portion where the fin silicon layer and the second resist are orthogonal is formed in the columnar shape. It is preferable to form said columnar silicon layer so that it may become a silicon layer.
상기 실리콘 기판 위에 형성된 핀 형상 실리콘층과, 상기 핀 형상 실리콘층의 주위에 형성된 제 1 절연막과, 상기 핀 형상 실리콘층의 상부에 형성된 기둥 형상 실리콘층을 갖는 구조의 위로부터, 제 2 산화막을 퇴적하고, 상기 제 2 산화막 위에 제 1 질화막을 형성하고, 상기 제 1 질화막을 에칭하는 것에 의해, 사이드월 형상으로 잔존시키고, 그 후, 불순물을 주입함으로써, 상기 기둥 형상 실리콘층 상부와 상기 핀 형상 실리콘층 상부에 확산층을 형성함과 아울러, 상기 제 1 질화막과 상기 제 2 산화막을 제거하고, 그러한 후에 열처리를 행하는 것이 바람직하다.A second oxide film is deposited from above a structure having a fin silicon layer formed on the silicon substrate, a first insulating film formed around the fin silicon layer, and a columnar silicon layer formed on the fin silicon layer. And forming a first nitride film on the second oxide film, etching the first nitride film to remain in a sidewall shape, and then implanting impurities to form the upper part of the columnar silicon layer and the fin silicon. It is preferable to form a diffusion layer on the upper layer, remove the first nitride film and the second oxide film, and then perform a heat treatment.
또한, 상기 실리콘 기판 위에 형성된 핀 형상 실리콘층과, 상기 핀 형상 실리콘층의 주위에 형성된 제 1 절연막과, 상기 핀 형상 실리콘층의 상부에 형성된 기둥 형상 실리콘층과, 상기 핀 형상 실리콘층의 상부와 상기 기둥 형상 실리콘층의 하부에 형성된 확산층과, 상기 기둥 형상 실리콘층의 상부에 형성된 확산층을 갖는 구조에 있어서, 게이트 절연막을 형성하고, 폴리실리콘을 퇴적함과 아울러, 상기 폴리실리콘을 평탄화한 후의 폴리실리콘의 상면이 상기 기둥 형상 실리콘층 상부의 확산층 위의 상기 게이트 절연막보다 높은 위치가 되도록 평탄화하고, 제 2 질화막을 퇴적하고, 폴리실리콘 게이트 전극 및 폴리실리콘 게이트 배선과 폴리실리콘 게이트 패드를 형성하기 위한 제 3 레지스트를 형성하고, 상기 제 2 질화막을 에칭하고, 상기 폴리실리콘을 에칭하고, 상기 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선과 상기 폴리실리콘 게이트 패드를 형성하고, 상기 게이트 절연막을 에칭하고, 제 3 레지스트를 제거하는 것이 바람직하다.Further, a fin-like silicon layer formed on the silicon substrate, a first insulating film formed around the fin-like silicon layer, a columnar silicon layer formed on the fin-like silicon layer, and an upper portion of the fin-like silicon layer; In a structure having a diffusion layer formed below the columnar silicon layer and a diffusion layer formed above the columnar silicon layer, a polysilicon after forming a gate insulating film, depositing polysilicon and planarizing the polysilicon Planarizing the upper surface of the silicon to be at a position higher than the gate insulating film on the diffusion layer above the pillar-shaped silicon layer, depositing a second nitride film, and forming polysilicon gate electrodes, polysilicon gate wirings, and polysilicon gate pads; Forming a third resist, etching the second nitride film, and The etching, and to form the polysilicon gate electrode and the polysilicon gate wiring and the polysilicon gate pad, and etching the gate insulating film, it is preferable to remove the third resist.
제 3 질화막을 퇴적하고, 상기 제 3 질화막을 에칭함으로써, 사이드월 형상으로 잔존시킨 후, 금속층을 퇴적하고, 실리사이드를 상기 핀 형상 실리콘층의 상부에 있는 확산층의 상부에 형성하는 것이 바람직하다.After depositing a third nitride film and etching the third nitride film to remain in a sidewall shape, it is preferable to deposit a metal layer and to form silicide on top of the diffusion layer on the fin-like silicon layer.
제 4 질화막을 퇴적하고, 층간 절연막을 퇴적함과 아울러 평탄화하고, 상기 폴리실리콘 게이트 전극, 상기 폴리실리콘 게이트 배선 및 상기 폴리실리콘 게이트 패드를 노출시켜, 상기 폴리실리콘 게이트 전극, 상기 폴리실리콘 게이트 배선 및 상기 폴리실리콘 게이트 패드를 제거하고, 상기 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선과 상기 폴리실리콘 게이트 패드가 존재하고 있던 부분에 금속을 채우고, 상기 금속을 에칭하는 것에 의해, 상기 기둥 형상 실리콘층 상부에 있어서의 상기 확산층 위의 게이트 절연막을 노출시켜, 상기 금속 게이트 전극, 상기 금속 게이트 배선 및 상기 금속 게이트 패드를 형성하는 것이 바람직하다.A fourth nitride film is deposited, an interlayer insulating film is deposited and planarized, and the polysilicon gate electrode, the polysilicon gate wiring, and the polysilicon gate pad are exposed to expose the polysilicon gate electrode, the polysilicon gate wiring, By removing the polysilicon gate pad, filling a metal in a portion where the polysilicon gate electrode, the polysilicon gate wiring, and the polysilicon gate pad existed, and etching the metal, the upper portion of the pillar-shaped silicon layer It is preferable to expose the gate insulating film on the diffusion layer in to form the metal gate electrode, the metal gate wiring and the metal gate pad.
상기 폴리실리콘 게이트 배선의 폭의 절반보다 두껍고, 상기 폴리실리콘 게이트 전극의 폭의 절반, 또한, 상기 폴리실리콘 게이트 패드의 폭의 절반보다 얇은 제 5 질화막을 퇴적하는 것에 의해, 상기 기둥 형상 실리콘층 위와 상기 금속 게이트 패드 위에 콘택트홀을 형성하는 것이 바람직하다.By depositing a fifth nitride film that is thicker than half of the width of the polysilicon gate wiring, and is thinner than half of the width of the polysilicon gate electrode and less than half of the width of the polysilicon gate pad, It is preferable to form a contact hole on the metal gate pad.
본 발명의 제 2 관점에 따른 반도체 장치는, 반도체 기판 위에 형성된 핀 형상 반도체층과, 상기 핀 형상 반도체층의 주위에 형성된 제 1 절연막과, 상기 핀 형상 반도체층 위에 형성된 기둥 형상 반도체층으로서, 상기 기둥 형상 반도체층의 폭은 상기 핀 형상 반도체층의 폭과 동일한 상기 기둥 형상 반도체층과, 상기 핀 형상 반도체층의 상부와 상기 기둥 형상 반도체층의 하부에 형성된 확산층과, 상기 기둥 형상 반도체층의 상부에 형성된 확산층과, 상기 핀 형상 반도체층의 상부에 있는 확산층의 상부에 형성된 실리사이드와, 상기 기둥 형상 반도체층의 주위에 형성된 게이트 절연막과, 상기 게이트 절연막의 주위에 형성된 금속 게이트 전극과, 상기 금속 게이트 전극에 접속되고, 상기 핀 형상 반도체층에 직교하는 방향으로 연장되는 금속 게이트 배선과, 상기 금속 게이트 배선에 접속된 금속 게이트 패드를 갖고, 상기 금속 게이트 전극의 폭과 상기 금속 게이트 패드의 폭은 상기 금속 게이트 배선의 폭보다 넓게 되어 있고, 상기 기둥 형상 반도체층 상부에 형성된 상기 확산층 위에 형성된 콘택트를 더 갖고, 상기 기둥 형상 반도체층 상부에 형성된 상기 확산층과 상기 콘택트는 직접 접속되어 있는 것을 특징으로 한다.
A semiconductor device according to a second aspect of the present invention includes a fin semiconductor layer formed on a semiconductor substrate, a first insulating film formed around the fin semiconductor layer, and a columnar semiconductor layer formed on the fin semiconductor layer. The columnar semiconductor layer has a width of the columnar semiconductor layer that is the same as that of the finned semiconductor layer, a diffusion layer formed at an upper portion of the finned semiconductor layer and a lower portion of the columnar semiconductor layer, and an upper portion of the columnar semiconductor layer. A diffusion layer formed at the upper portion, a silicide formed at an upper portion of the diffusion layer above the fin-like semiconductor layer, a gate insulating film formed around the columnar semiconductor layer, a metal gate electrode formed around the gate insulating film, and the metal gate A metal gate connected to an electrode and extending in a direction orthogonal to the fin-like semiconductor layer A diffusion layer formed over the pillar-shaped semiconductor layer, the width of the metal gate electrode and the width of the metal gate pad being wider than the width of the metal gate wiring, each having a line and a metal gate pad connected to the metal gate wiring. It is characterized by further having a contact formed above, wherein said diffusion layer and said contact formed on said columnar semiconductor layer are directly connected.
본 발명에 의하면, 게이트 배선과 기판의 사이에 생기는 기생 용량을 저감할 수 있는, 게이트 라스트 프로세스인 반도체 장치의 제조 방법, 및, 그것에 의해 얻어지는 반도체 장치를 제공할 수 있다.
According to this invention, the manufacturing method of the semiconductor device which is a gate last process which can reduce the parasitic capacitance which arises between a gate wiring and a board | substrate, and the semiconductor device obtained by it can be provided.
도 1(a)는 본 발명에 따른 반도체 장치의 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 2(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 3(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 4(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 5(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 6(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 7(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 8(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 9(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 10(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 11(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 12(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 13(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 14(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 15(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 16(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 17(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 18(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 19(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 20(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 21(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 22(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 23(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 24(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 25(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 26(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 27(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 28(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 29(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 30(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 31(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 32(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 33(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 34(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 35(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 36(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 37(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 38(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.
도 39(a)는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 X-X’선에서의 단면도이고, (c)는 (a)의 Y-Y’선에서의 단면도이다.(A) is a top view of the semiconductor device which concerns on this invention, (b) is sectional drawing in the XX 'line of (a), (c) is sectional drawing in the Y-Y' line of (a). to be.
(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is Y- of (a) It is sectional drawing in the Y 'line | wire.
(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is Y- of (a) It is sectional drawing in the Y 'line | wire.
(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is Y- of (a) It is sectional drawing in the Y 'line | wire.
(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is Y- of (a) It is sectional drawing in the Y 'line | wire.
(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is Y- of (a) It is sectional drawing in the Y 'line | wire.
(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is Y- of (a) It is sectional drawing in the Y 'line | wire.
(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is Y- of (a) It is sectional drawing in the Y 'line | wire.
(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is Y- of (a) It is sectional drawing in the Y 'line | wire.
(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is Y- of (a) It is sectional drawing in the Y 'line | wire.
(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is Y- of (a) It is sectional drawing in the Y 'line | wire.
(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is Y- of (a) It is sectional drawing in the Y 'line | wire.
(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is Y- of (a) It is sectional drawing in the Y 'line | wire.
(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is Y- of (a) It is sectional drawing in the Y 'line | wire.
(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is Y- of (a) It is sectional drawing in the Y 'line | wire.
(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is Y- of (a) It is sectional drawing in the Y 'line | wire.
(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is Y- of (a) It is sectional drawing in the Y 'line | wire.
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본 발명의 실시형태에 따른 반도체 장치의 제조 방법, 및, 그 제조 방법에 의해 얻어지는 반도체 장치를, 도면을 참조하면서 설명한다.The manufacturing method of the semiconductor device which concerns on embodiment of this invention, and the semiconductor device obtained by this manufacturing method are demonstrated, referring drawings.
이하, 실리콘 기판 위에 핀 형상 실리콘층을 형성하고, 핀 형상 실리콘층의 주위에 제 1 절연막을 형성하고, 핀 형상 실리콘층의 상부에 기둥 형상 실리콘층을 형성하는 제조 방법에 대하여 설명한다.Hereinafter, a manufacturing method is described in which a fin silicon layer is formed on a silicon substrate, a first insulating film is formed around the fin silicon layer, and a columnar silicon layer is formed on the fin silicon layer.
우선, 도 2에 나타내는 바와 같이, 실리콘 기판(101) 위에 핀 형상 실리콘층을 형성하기 위한 제 1 레지스트(102)를 형성한다.First, as shown in FIG. 2, the 1st resist 102 for forming a fin silicon layer on the
다음으로, 도 3에 나타내는 바와 같이, 실리콘 기판(101)을 에칭함으로써, 핀 형상 실리콘층(103)을 형성한다. 여기서는, 레지스트를 마스크로 하여 핀 형상 실리콘층을 형성했지만, 레지스트 대신, 산화막이나 질화막 등의 하드 마스크를 이용할 수도 있다.Next, as shown in FIG. 3, the
계속하여, 도 4에 나타내는 바와 같이, 제 1 레지스트(102)를 제거한다.Subsequently, as shown in FIG. 4, the first resist 102 is removed.
계속하여, 도 5에 나타내는 바와 같이, 핀 형상 실리콘층(103)의 주위에, 산화물로 이루어지는 제 1 절연막(104)을 퇴적에 의해 형성한다. 제 1 절연막으로서는, 이와 같은 퇴적법에 의한 것 대신, 고밀도 플라즈마에 의한 산화막이나, 저압 화학 기상 퇴적에 의한 산화막을 이용할 수도 있다.Subsequently, as shown in FIG. 5, around the fin-shaped
계속하여, 도 6에 나타내는 바와 같이, 제 1 절연막(104)을 에치 백하고, 핀 형상 실리콘층(103)의 상부를 노출시킨다. 여기까지는, 특허 문헌 2의 핀 형상 실리콘층의 제법과 같다.Subsequently, as shown in FIG. 6, the first insulating
계속하여, 도 7에 나타내는 바와 같이, 핀 형상 실리콘층(103)에 직교하도록 제 2 레지스트(105)를 형성한다. 핀 형상 실리콘층(103)과 레지스트(105)가 직교하는 부분이 기둥 형상 실리콘층이 된다. 이와 같이 라인 형상의 레지스트를 이용할 수 있기 때문에, 패턴 형성 후에 레지스트가 부서질 가능성이 낮고, 안정한 프로세스가 된다.Subsequently, as shown in FIG. 7, the second resist 105 is formed to be orthogonal to the
계속하여, 도 8에 나타내는 바와 같이, 핀 형상 실리콘층(103)을 에칭에 의해 성형한다. 이것에 의해, 핀 형상 실리콘층(103)과 제 2 레지스트(105)가 직교하는 부분이 기둥 형상 실리콘층(106)이 된다. 이 때문에, 기둥 형상 실리콘층(106)의 폭은, 핀 형상 실리콘층(103)의 폭과 같아진다. 그리고 이 결과, 핀 형상 실리콘층(103)의 상부에 기둥 형상 실리콘층(106)이 형성되고, 핀 형상 실리콘층(103)의 주위에 제 1 절연막(104)이 형성되는 구조가 된다.Subsequently, as shown in FIG. 8, the
계속하여, 도 9에 나타내는 바와 같이, 제 2 레지스트(105)를 제거한다.Subsequently, as shown in FIG. 9, the second resist 105 is removed.
이하, 기둥 형상 실리콘층 상부와 핀 형상 실리콘층의 상부와 기둥 형상 실리콘층 하부에 불순물을 주입하여, 확산층을 형성하는 방법에 대하여 설명한다. Hereinafter, a method of forming a diffusion layer by injecting impurities into the upper part of the columnar silicon layer, the upper part of the fin silicon layer and the lower part of the columnar silicon layer will be described.
즉, 우선, 도 10에 나타내는 바와 같이, 제 2 산화막(107)을 퇴적하고, 제 1 질화막(108)을 형성한다. 여기서는, 기둥 형상 실리콘층의 측벽에 불순물이 주입되는 것을 방지하기 위해, 제 1 질화막(108)은, 기둥 형상 실리콘층 측벽에만 사이드월 형상으로 형성될 필요가 있다. 이후, 기둥 형상 실리콘층의 상부는, 게이트 절연막 및 폴리실리콘 게이트 전극에 의해 덮이므로, 그와 같이 덮이기 전에, 기둥 형상 실리콘층의 상부에 확산층을 형성하는 것이 좋다.That is, first, as shown in FIG. 10, the
계속하여, 도 11에 나타내는 바와 같이, 제 1 질화막(108)을 에칭하고, 사이드월 형상으로 잔존시킨다.Subsequently, as shown in FIG. 11, the
계속하여, 도 12에 나타내는 바와 같이, 비소, 인, 붕소 등의 불순물을 주입하고, 기둥 형상 실리콘층 상부에 확산층(110), 핀 형상 실리콘층(103)의 상부에 확산층(109, 111)을 형성한다.Subsequently, as shown in FIG. 12, impurities such as arsenic, phosphorus, and boron are implanted, and the diffusion layers 110 and 111 are disposed on the columnar silicon layer and the
계속하여, 도 13에 나타내는 바와 같이, 제 1 질화막(108)과 제 2 산화막(107)을 제거한다.Subsequently, as shown in FIG. 13, the
계속하여, 도 14를 참조하여, 열처리를 행한다. 핀 형상 실리콘층(103) 상부의 확산층(109, 111)은 서로 접촉하고, 확산층(112)이 형성된다. 이상의 공정을 거침으로써, 기둥 형상 실리콘층(106)의 상부와 핀 형상 실리콘층(103)의 상부와 기둥 형상 실리콘층(106)의 하부에 불순물이 주입되고, 확산층(110, 112)이 형성된다.Subsequently, with reference to FIG. 14, heat treatment is performed. The diffusion layers 109 and 111 on the
이하, 폴리실리콘으로 폴리실리콘 게이트 전극, 폴리실리콘 게이트 배선 및 폴리실리콘 게이트 패드를 제작하는 방법에 대하여 설명한다. 이 방법에서는, 층간 절연막을 퇴적한 후, CMP(화학 기계 연마)에 의해, 폴리실리콘 게이트 전극, 폴리실리콘 게이트 배선 및 폴리실리콘 게이트 패드를 노출하기 위해, CMP에 의해 기둥 형상 실리콘층의 상부가 노출되지 않도록 하는 것이 필요하게 된다.Hereinafter, a method for producing a polysilicon gate electrode, a polysilicon gate wiring, and a polysilicon gate pad from polysilicon will be described. In this method, after the interlayer insulating film is deposited, the upper portion of the columnar silicon layer is exposed by CMP in order to expose the polysilicon gate electrode, the polysilicon gate wiring and the polysilicon gate pad by CMP (chemical mechanical polishing). It is necessary to prevent it.
즉, 우선, 도 15에 나타내는 바와 같이, 게이트 절연막(113)을 형성하고, 폴리실리콘(114)을 퇴적함과 아울러, 그 표면을 평탄화한다. 평탄화 후의 폴리실리콘(114)의 상면은, 기둥 형상 실리콘층(106)의 상부에 있는 확산층(110) 위의 게이트 절연막(113)보다 높은 위치가 되도록 한다. 이것에 의해, 층간 절연막을 퇴적한 후, CMP에 의해 폴리실리콘 게이트 전극(114a), 폴리실리콘 게이트 배선(114b) 및 폴리실리콘 게이트 패드(114c)를 노출시켰을 때에, CMP에 의해 기둥 형상 실리콘층의 상부가 노출되지 않게 된다.That is, first, as shown in FIG. 15, the
계속하여, 제 2 질화막(115)을 퇴적한다. 이 제 2 질화막(115)은, 실리사이드를 핀 형상 실리콘층(103)의 상부에 형성할 때, 폴리실리콘 게이트 전극(114a), 폴리실리콘 게이트 배선(114b) 및 폴리실리콘 게이트 패드(114c)의 상부에 실리사이드가 형성되는 것을 방지하기 위한 것이다.Subsequently, the
계속하여, 도 16에 나타내는 바와 같이, 폴리실리콘 게이트 전극(114a), 폴리실리콘 게이트 배선(114b) 및 폴리실리콘 게이트 패드(114c)를 형성하기 위한 제 3 레지스트(116)를 형성한다. 폴리실리콘 게이트 패드(114c)는, 게이트 배선과 기판의 사이에 생기는 기생 용량을 저감시키기 위해, 핀 형상 실리콘층(103)에 대하여 게이트 배선이 되는 부분이 직교하는 것이 바람직하다. 또한, 폴리실리콘 게이트 전극(114a)의 폭과 폴리실리콘 게이트 패드(114c)의 폭은, 폴리실리콘 게이트 배선(114b)의 폭보다 넓은 것이 바람직하다.Then, as shown in FIG. 16, the 3rd resist 116 for forming the
계속하여, 도 17에 나타내는 바와 같이, 제 2 질화막(115)을 에칭에 의해 형성한다.Subsequently, as shown in FIG. 17, the
계속하여, 도 18에 나타내는 바와 같이, 폴리실리콘(114)을 에칭함으로써, 폴리실리콘 게이트 전극(114a), 폴리실리콘 게이트 배선(114b) 및 폴리실리콘 게이트 패드(114c)를 형성한다.18, the
계속하여, 도 19에 나타내는 바와 같이, 게이트 절연막(113)을 에칭함으로써 그 바닥 부분을 제거한다.19, the bottom part is removed by etching the
계속하여, 도 20에 나타내는 바와 같이, 제 3 레지스트(116)를 제거한다.Subsequently, as shown in FIG. 20, the 3rd resist 116 is removed.
이상의 공정을 거침으로써, 폴리실리콘으로 폴리실리콘 게이트 전극(114a), 폴리실리콘 게이트 배선(114b) 및 폴리실리콘 게이트 패드(114c)가 형성된다.By going through the above steps, the
여기서, 폴리실리콘 게이트 전극(114a), 폴리실리콘 게이트 배선(114b) 및 폴리실리콘 게이트 패드(114c)를 형성한 후의 폴리실리콘의 상면은, 기둥 형상 실리콘층(106) 상부의 확산층(110) 위의 게이트 절연막(113)보다 높은 위치가 되어 있다.Here, the upper surface of the polysilicon after forming the
이하, 핀 형상 실리콘층 상부에 실리사이드를 형성하는 방법에 대하여 설명한다. 이 방법은, 폴리실리콘 게이트 전극(114a), 폴리실리콘 게이트 배선(114b), 폴리실리콘 게이트 패드(114c)의 상부, 및, 기둥 형상 실리콘층(106)의 상부의 확산층(110)에 있어서, 실리사이드를 형성하지 않는 것을 특징으로 하고 있다. 또, 기둥 형상 실리콘층(106)의 상부의 확산층(110)에 실리사이드를 형성하는 경우, 제조 공정의 수가 증가하여 버리므로 바람직하지 않다.Hereinafter, a method of forming silicide on the fin-like silicon layer will be described. This method is a silicide in the
우선, 도 21에 나타내는 바와 같이, 제 3 질화막(117)을 퇴적한다.First, as shown in FIG. 21, the
다음으로, 도 22에 나타내는 바와 같이, 제 3 질화막(117)을 에칭함으로써, 사이드월 형상으로 잔존시킨다.Next, as shown in FIG. 22, the
계속하여, 도 23에 나타내는 바와 같이, 니켈, 코발트 등의 금속을 퇴적함으로써, 실리사이드(118)를 핀 형상 실리콘층(103)의 상부의 확산층(112)의 상부에 형성한다. 이때, 폴리실리콘 게이트 전극(114a), 폴리실리콘 게이트 배선(114b) 및 폴리실리콘 게이트 패드(114c)는, 제 3 질화막(117), 제 2 질화막(115)에 덮이고, 기둥 형상 실리콘층(106) 위의 확산층(110)은, 게이트 절연막(113), 폴리실리콘 게이트 전극(114a) 및 폴리실리콘 게이트 배선(114b)에 의해 덮여 있으므로, 실리사이드가 형성되는 일이 없다.Subsequently, as shown in FIG. 23,
이상의 공정을 거치는 것에 의해, 핀 형상 실리콘층(103)의 상부에 실리사이드가 형성된다.By passing through the above process, silicide is formed on the fin-
이하, 상술한 공정에 의해 얻어진 구조물 위에, 층간 절연막을 퇴적한 후, CMP에 의해 폴리실리콘 게이트 전극(114a), 폴리실리콘 게이트 배선(114b) 및 폴리실리콘 게이트 패드(114c)를 노출시키고, 폴리실리콘 게이트 전극(114a), 폴리실리콘 게이트 배선(114b) 및 폴리실리콘 게이트 패드(114c)를 에칭에 의해 제거한 후, 메탈을 퇴적하는 게이트 라스트의 제조 방법을 나타낸다.Hereinafter, after the interlayer insulating film is deposited on the structure obtained by the above-described process, the
즉, 우선, 도 24에 나타내는 바와 같이, 실리사이드(118)를 보호하기 위해, 제 4 질화막(119)을 퇴적한다.That is, first, as shown in FIG. 24, in order to protect the
다음으로, 도 25에 나타내는 바와 같이, 층간 절연막(120)을 퇴적함과 아울러, 그 표면을 CMP에 의해 평탄화한다.Next, as shown in FIG. 25, the
계속하여, 도 26에 나타내는 바와 같이, CMP에 의해, 폴리실리콘 게이트 전극(114a), 폴리실리콘 게이트 배선(114b) 및 폴리실리콘 게이트 패드(114c)를 노출시킨다.26, the
계속하여, 도 27에 나타내는 바와 같이, 폴리실리콘 게이트 전극(114a), 폴리실리콘 게이트 배선(114b) 및 폴리실리콘 게이트 패드(114c)를 에칭한다. 여기서는, 습식 에칭을 사용하는 것이 바람직하다.Subsequently, as shown in FIG. 27, the
계속하여, 도 28에 나타내는 바와 같이, 금속(121)을 퇴적함과 아울러, 그 표면을 평탄화하고, 폴리실리콘 게이트 전극(114a), 폴리실리콘 게이트 배선(114b) 및 폴리실리콘 게이트 패드(114c)가 존재하고 있던 부분에 금속(121)을 채운다. 여기서 금속을 채우는 것은, 원자층 퇴적을 사용하는 것이 바람직하다.Subsequently, as shown in FIG. 28, the
계속하여, 도 29에 나타내는 바와 같이, 금속(121)을 에칭함으로써, 기둥 형상 실리콘층(106) 상부의 확산층(110) 위에 있어서의 게이트 절연막(113)을 노출시킨다. 이것에 의해, 금속 게이트 전극(121a), 금속 게이트 배선(121b) 및 금속 게이트 패드(121c)가 형성된다.Subsequently, as shown in FIG. 29, the
이상의 공정이, 층간 절연막을 퇴적한 후, CMP에 의해 폴리실리콘 게이트를 노출시켜, 폴리실리콘 게이트를 에칭한 후, 금속층을 퇴적하는 게이트 라스트에 의한 반도체 장치의 제조 방법이다.The above process is the manufacturing method of the semiconductor device by the gate last which deposits a metal layer, after exposing an interlayer insulation film, exposing a polysilicon gate by CMP, etching a polysilicon gate.
이하, 콘택트를 형성하는 방법에 대하여 설명한다. 여기서는, 기둥 형상 실리콘층(106) 상부의 확산층(110)에 실리사이드를 형성하지 않기 때문에, 콘택트와 기둥 형상 실리콘층(106) 상부의 확산층(110)이 직접 접속되게 된다.Hereinafter, the method of forming a contact is demonstrated. Since no silicide is formed in the
즉, 우선, 도 30에 나타내는 바와 같이, 제 5 질화막(122)을, 폴리실리콘 게이트 배선(114b)의 폭의 절반보다 두껍고, 폴리실리콘 게이트 전극(114a)의 폭의 절반, 또한, 폴리실리콘 게이트 패드(114c)의 폭의 절반보다 얇아지도록 퇴적한다. 이것에 의해, 기둥 형상 실리콘층(106) 위와 금속 게이트 패드(121c) 위에 콘택트홀(123, 124)이 형성된다. 이후의 공정에서 실시되는 질화막 에칭에 의해, 콘택트홀(123, 124)의 바닥 부분에 있어서의 제 5 질화막(122)과 게이트 절연막(113)이 제거되게 된다. 이 때문에, 기둥 형상 실리콘층 상부의 콘택트홀(123)과, 금속 게이트 패드(121c)의 상부의 콘택트홀(124)을 위한 마스크가 불필요하게 된다.That is, first, as shown in FIG. 30, the
다음으로, 도 31에 나타내는 바와 같이, 핀 형상 실리콘층(103) 위에 콘택트홀(126)을 형성하기 위한 제 4 레지스트(125)를 형성한다.Next, as shown in FIG. 31, the 4th resist 125 for forming the
계속하여, 도 32에 나타내는 바와 같이, 제 5 질화막(122)과 층간 절연막(120)을 에칭하는 것에 의해, 콘택트홀(126)을 형성한다.32, the
계속하여, 도 33에 나타내는 바와 같이, 제 4 레지스트(125)를 제거한다.Then, as shown in FIG. 33, the 4th resist 125 is removed.
계속하여, 도 34에 나타내는 바와 같이, 제 5 질화막(122)과 제 4 질화막(119)과 게이트 절연막(113)을 에칭하는 것에 의해, 실리사이드(118)와 확산층(110)을 노출시킨다.34, the
계속하여, 도 35에 나타내는 바와 같이, 금속을 퇴적하고, 콘택트(127, 128, 129)를 형성한다.Subsequently, as shown in FIG. 35, metal is deposited and
이상의 공정을 거치는 것에 의해, 반도체 장치에 콘택트(127, 128, 129)를 형성할 수 있다. 이 제조 방법에 의하면, 기둥 형상 실리콘층(106) 상부의 확산층(110)에 실리사이드를 형성하지 않기 때문에, 콘택트(128)와 기둥 형상 실리콘층(106) 상부의 확산층(110)이 직접 접속되게 된다.Through the above steps, the
이하, 금속 배선층을 형성하는 방법에 대하여 설명한다.Hereinafter, the method of forming a metal wiring layer is demonstrated.
즉, 우선, 도 36에 나타내는 바와 같이, 금속(130)을 퇴적한다.That is, first, as shown in FIG. 36, the
다음으로, 도 37에 나타내는 바와 같이, 금속 배선을 형성하기 위한 제 5 레지스트(131, 132, 133)를 형성한다.Next, as shown in FIG. 37, the 5th resists 131, 132, and 133 for forming metal wiring are formed.
계속하여, 도 38에 나타내는 바와 같이, 금속(130)을 에칭하고, 금속 배선(134, 135, 136)을 형성한다.38, the
계속하여, 도 39에 나타내는 바와 같이, 제 5 레지스트(131, 132, 133)를 제거한다.Subsequently, as shown in FIG. 39, the fifth resists 131, 132, 133 are removed.
이상의 공정을 거치는 것에 의해, 금속 배선층인 금속 배선(134, 135, 136)이 형성된다.By passing through the above process, the
도 1에, 상술한 제조 방법에 의해 제조되는 반도체 장치를 도 1에 나타낸다.In FIG. 1, the semiconductor device manufactured by the manufacturing method mentioned above is shown in FIG.
도 1에 나타내는 반도체 장치는, 기판(101) 위에 형성된 핀 형상 실리콘층(103)과, 핀 형상 실리콘층(103)의 주위에 형성된 제 1 절연막(104)과, 핀 형상 실리콘층(103) 위에 형성된 기둥 형상 실리콘층(106)과, 기둥 형상 실리콘층(106)의 폭은 핀 형상 실리콘층(103)의 폭과 같고, 핀 형상 실리콘층(103)의 상부와 기둥 형상 실리콘층(106)의 하부에 형성된 확산층(112)을 구비한다.The semiconductor device shown in FIG. 1 includes a
도 1에 나타내는 반도체 장치는, 또한, 기둥 형상 실리콘층(106)의 상부에 형성된 확산층(110)과, 핀 형상 실리콘층(103)의 상부에 있어서의 확산층(112)의 상부에 형성된 실리사이드(118)와, 기둥 형상 실리콘층(106)의 주위에 형성된 게이트 절연막(113)과, 게이트 절연막의 주위에 형성된 금속 게이트 전극(121a)과, 금속 게이트 전극(121a)에 접속되고, 핀 형상 실리콘층(103)에 직교하는 방향으로 연장되는 금속 게이트 배선(121b)과, 금속 게이트 배선(121b)에 접속된 금속 게이트 패드(121c)를 구비한다. 여기서, 금속 게이트 전극(121a)과 금속 게이트 패드(121c)의 폭은 금속 게이트 배선(121b)의 폭보다 넓게 되어 있다.The semiconductor device shown in FIG. 1 further has a
도 1에 나타내는 반도체 장치는, 확산층(110) 위에 형성된 콘택트(128)를 가짐과 아울러, 확산층(110)과 콘택트(128)가 직접 접속되어 있는 구조를 구비하고 있다.The semiconductor device shown in FIG. 1 has a
이상 설명한 바와 같이, 본 발명의 실시형태에 의하면, 게이트 배선과 기판의 사이에 생기는 기생 용량을 저감할 수 있는 게이트 라스트 프로세스이고, 콘택트를 위한 마스크를 1장만 사용하는 SGT의 제조 방법, 및, 그것에 의해 얻어지는 SGT의 구조가 제공된다.As explained above, according to embodiment of this invention, it is a gate last process which can reduce the parasitic capacitance which arises between a gate wiring and a board | substrate, and the manufacturing method of SGT which uses only one mask for a contact, and it The structure of the SGT obtained by this is provided.
또한, 상기 실시형태에 있어서의 반도체 장치의 제조 방법에 의하면, 종래의 FINFET의 제조 방법을 베이스로 하기 때문에, 핀 형상 실리콘층(103), 제 1 절연막(104), 기둥 형상 실리콘층(106)을 용이하게 형성할 수 있다.Moreover, according to the manufacturing method of the semiconductor device in the said embodiment, since it is based on the conventional manufacturing method of a FINFET, the
또한, 종래의 방법에서는, 기둥 형상 실리콘층 상부에 실리사이드를 형성하고 있고, 이 방법에서는, 폴리실리콘의 퇴적 온도가 실리사이드를 형성하기 위한 온도보다 높기 때문에, 실리사이드는 폴리실리콘 게이트 형성 후에 형성하는 것이 필요하게 된다. 이 때문에, 실리콘 기둥 상부에 실리사이드를 형성하는 경우, 폴리실리콘 게이트를 형성한 후, 폴리실리콘 게이트 전극의 상부에 구멍을 뚫고, 그 구멍의 측벽에 절연막의 사이드월을 형성한 후, 실리사이드를 형성하고, 뚫린 구멍에 절연막을 채운다고 하는 공정을 거치게 되어, 제조 공정의 수의 증가를 초래한다고 하는 결점이 있었다.In the conventional method, silicide is formed on the columnar silicon layer, and in this method, since the deposition temperature of the polysilicon is higher than the temperature for forming the silicide, the silicide needs to be formed after the polysilicon gate formation. Done. For this reason, when silicide is formed on the silicon pillar, after forming the polysilicon gate, a hole is formed in the upper part of the polysilicon gate electrode, a sidewall of the insulating film is formed on the sidewall of the hole, and then silicide is formed. There is a drawback that a process of filling an insulating film in the drilled hole leads to an increase in the number of manufacturing steps.
이것에 비하여, 상기 실시형태에 의하면, 폴리실리콘 게이트 전극(114a)과 폴리실리콘 게이트 배선(114b)을 형성하기 이전에 확산층을 형성하고, 기둥 형상 실리콘층(106)을 폴리실리콘 게이트 전극(114a)으로 덮고, 실리사이드를 핀 형상 실리콘층(103)의 상부에만 형성한다. 그리고, 폴리실리콘으로 게이트를 작성하고, 층간 절연막(120)을 퇴적한 후, CMP(화학 기계 연마)에 의해 폴리실리콘 게이트를 노출시켜, 폴리실리콘 게이트를 에칭한다. 그러한 후, 금속을 퇴적한다고 하는, 메탈 게이트 라스트의 제조 방법을 이용할 수 있다. 이 때문에, 이 반도체 장치의 제조 방법에 의하면, 메탈 게이트를 갖는 SGT를 용이하게 제조할 수 있다.On the other hand, according to the said embodiment, a diffusion layer is formed before forming the
또한, 폴리실리콘 게이트 전극(114a)과 폴리실리콘 게이트 패드(114c)의 폭은, 폴리실리콘 게이트 배선(114b)의 폭보다 넓게 하고, 금속 게이트를 형성한 후에, 폴리실리콘 게이트를 에칭함으로써 형성된 구멍에, 폴리실리콘 게이트 배선(114b)의 폭의 절반보다 두껍고, 폴리실리콘 게이트 전극(114a)의 폭의 절반, 또한, 폴리실리콘 게이트 패드(114c)의 폭의 절반보다 얇은 제 5 질화막(122)을 퇴적하고 있다. 이것에 의해, 기둥 형상 실리콘층(106) 위와 금속 게이트 패드(121c) 위에 콘택트홀(123, 124)을 형성할 수 있기 때문에, 종래의 SGT의 제조 방법에 있어서 필요하게 되고 있었던, 기둥 형상 실리콘층의 콘택트홀을 마스크를 이용하여 에칭하는 공정이 불필요하게 된다. 즉, 콘택트 형성을 위한 마스크를 1장만으로 할 수 있다.In addition, the width of the
또, 본 발명은, 그 넓은 의미에서의 정신과 범위를 일탈하는 일 없이, 다양한 실시형태 및 변형이 가능하게 되는 것이다. 또한, 상술한 실시형태는, 본 발명의 한 실시예를 설명하기 위한 것이고, 본 발명의 범위를 한정하는 것이 아니다.
In addition, various embodiments and modifications of the present invention can be made without departing from the spirit and scope of the broader meaning. In addition, embodiment mentioned above is for demonstrating an Example of this invention, and does not limit the scope of the present invention.
101 : 실리콘 기판
102 : 제 1 레지스트
103 : 핀 형상 실리콘층
104 : 제 1 절연막
105 : 제 2 레지스트
106 : 기둥 형상 실리콘층
107 : 제 2 산화막
108 : 제 1 질화막
109 : 확산층
110 : 확산층
111 : 확산층
112 : 확산층
113 : 게이트 절연막
114 : 폴리실리콘
114a : 폴리실리콘 게이트 전극
114b : 폴리실리콘 게이트 배선
114c : 폴리실리콘 게이트 패드
115 : 제 2 질화막
116 : 제 3 레지스트
117 : 제 3 질화막
118 : 실리사이드
119 : 제 4 질화막
120 : 층간 절연막
121 : 금속층(금속)
121a : 금속 게이트 전극
121b : 금속 게이트 배선
121c : 금속 게이트 패드
122 : 제 5 질화막
123 : 콘택트홀
124 : 콘택트홀
125 : 제 4 레지스트
126 : 콘택트홀
127 : 콘택트
128 : 콘택트
129 : 콘택트
130 : 금속
131 : 제 5 레지스트
132 : 제 5 레지스트
133 : 제 5 레지스트
134 : 금속 배선
135 : 금속 배선
136 : 금속 배선101: silicon substrate
102: first resist
103: pin-shaped silicon layer
104: the first insulating film
105: second resist
106: columnar silicon layer
107: second oxide film
108: first nitride film
109: diffusion layer
110: diffusion layer
111: diffusion layer
112: diffusion layer
113: gate insulating film
114: polysilicon
114a: Polysilicon Gate Electrode
114b: polysilicon gate wiring
114c: Polysilicon Gate Pad
115: second nitride film
116: third resist
117: third nitride film
118: silicide
119: fourth nitride film
120: Interlayer insulating film
121: metal layer (metal)
121a: metal gate electrode
121b: Metal Gate Wiring
121c: Metal Gate Pad
122: fifth nitride film
123: contact hole
124: contact hole
125: fourth resist
126: contact hole
127: Contact
128: Contact
129: Contact
130: metal
131: fifth resist
132: fifth resist
133: fifth resist
134: metal wiring
135: metal wiring
136: metal wiring
Claims (8)
상기 제 1 공정에 계속하여, 상기 기둥 형상 실리콘층 상부, 상기 핀 형상 실리콘층 상부, 및 상기 기둥 형상 실리콘층 하부에 각각 불순물을 주입하여 확산층을 형성하는 제 2 공정과,
상기 제 2 공정에 계속하여, 게이트 절연막, 폴리실리콘 게이트 전극, 폴리실리콘 게이트 배선, 및 폴리실리콘 게이트 패드를 작성함과 아울러, 상기 게이트 절연막이 상기 기둥 형상 실리콘층의 주위와 상부를 덮고, 상기 폴리실리콘 게이트 전극이 상기 게이트 절연막을 덮고, 상기 폴리실리콘 게이트 전극과, 상기 폴리실리콘 게이트 배선과 상기 폴리실리콘 게이트 패드를 형성한 후의 폴리실리콘의 상면을, 상기 기둥 형상 실리콘층 상부의 상기 확산층 위에 위치하는 상기 게이트 절연막보다 높은 위치로 하고, 상기 폴리실리콘 게이트 전극과 상기 폴리실리콘 게이트 패드의 폭은 상기 폴리실리콘 게이트 배선의 폭보다 넓게 하는 제 3 공정과,
상기 제 3 공정에 계속하여, 상기 핀 형상 실리콘층 상부의 상기 확산층 상부에 실리사이드를 형성하는 제 4 공정과,
상기 제 4 공정에 계속하여, 층간 절연막을 퇴적하고, 상기 폴리실리콘 게이트 전극과, 상기 폴리실리콘 게이트 배선과, 상기 폴리실리콘 게이트 패드를 노출시키고, 상기 폴리실리콘 게이트 전극과, 상기 폴리실리콘 게이트 배선과, 상기 폴리실리콘 게이트 패드를 에칭하고, 그 후, 금속층을 퇴적하고, 금속 게이트 전극, 금속 게이트 배선 및 금속 게이트 패드를 형성함과 아울러, 상기 금속 게이트 배선은, 상기 금속 게이트 전극에 접속되고, 상기 핀 형상 실리콘층에 직교하는 방향으로 연장되도록 형성하는 제 5 공정과,
상기 제 5 공정에 계속하여, 상기 기둥 형상 실리콘층 상부의 상기 확산층을 직접 접속하는 콘택트를 형성하는 제 6 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
Forming a fin-shaped silicon layer on the silicon substrate, forming a first insulating film around the fin-shaped silicon layer, and forming a pillar-shaped silicon layer on top of the fin-shaped silicon layer ) Is formed so that its width is equal to the width of the fin silicon layer,
A second step of continuing the first step to form a diffusion layer by injecting impurities into the columnar silicon layer upper part, the fin silicon layer upper part, and the columnar silicon layer lower part, respectively;
Subsequently to the second step, a gate insulating film, a polysilicon gate electrode, a polysilicon gate wiring, and a polysilicon gate pad are prepared, and the gate insulating film covers the periphery and the upper portion of the columnar silicon layer, and the poly A silicon gate electrode covers the gate insulating film, and the upper surface of the polysilicon after forming the polysilicon gate electrode, the polysilicon gate wiring, and the polysilicon gate pad is positioned on the diffusion layer above the columnar silicon layer. A third step of making the position higher than the gate insulating film, wherein the width of the polysilicon gate electrode and the polysilicon gate pad is wider than the width of the polysilicon gate wiring;
A fourth process subsequent to the third process, forming silicide on the diffusion layer above the fin-like silicon layer;
Subsequently to the fourth step, an interlayer insulating film is deposited, and the polysilicon gate electrode, the polysilicon gate wiring, the polysilicon gate pad are exposed, the polysilicon gate electrode, the polysilicon gate wiring, Etching the polysilicon gate pad, and then depositing a metal layer to form a metal gate electrode, a metal gate wiring, and a metal gate pad, wherein the metal gate wiring is connected to the metal gate electrode, A fifth step of forming so as to extend in a direction orthogonal to the fin silicon layer;
A sixth step subsequent to the fifth step of forming a contact for directly connecting the diffusion layer above the columnar silicon layer
And a step of forming a semiconductor layer on the semiconductor substrate.
상기 실리콘 기판 위에 핀 형상 실리콘층을 형성하기 위한 제 1 레지스트를 형성하고, 상기 제 1 레지스트를 이용하여, 상기 실리콘 기판을 에칭하고, 상기 핀 형상 실리콘층을 형성하고, 그 후에 상기 제 1 레지스트를 제거하고,
상기 핀 형상 실리콘층의 주위에 제 1 절연막을 퇴적하고, 상기 제 1 절연막을 에치 백(etch back)하고, 상기 핀 형상 실리콘층의 상부를 노출시키고,
상기 핀 형상 실리콘층에 직교하도록 제 2 레지스트를 형성하고, 상기 제 2 레지스트를 이용하여, 상기 핀 형상 실리콘층을 에칭함과 아울러, 상기 제 2 레지스트를 제거하는 것에 의해, 상기 핀 형상 실리콘층과 상기 제 2 레지스트가 직교하는 부분이 상기 기둥 형상 실리콘층이 되도록 상기 기둥 형상 실리콘층을 형성하는
것을 특징으로 하는 반도체 장치의 제조 방법.
The method of claim 1,
A first resist is formed on the silicon substrate to form a fin silicon layer, the silicon substrate is etched using the first resist, the fin silicon layer is formed, and then the first resist is formed. Remove it,
Depositing a first insulating film around the fin silicon layer, etching back the first insulating film, exposing an upper portion of the fin silicon layer,
A second resist is formed so as to be orthogonal to the fin silicon layer, the fin silicon layer is etched using the second resist, and the second resist is removed to remove the second resist. The pillar-shaped silicon layer is formed so that the portion orthogonal to the second resist becomes the pillar-shaped silicon layer.
Wherein the semiconductor device is a semiconductor device.
상기 실리콘 기판 위에 형성된 핀 형상 실리콘층과, 상기 핀 형상 실리콘층의 주위에 형성된 제 1 절연막과, 상기 핀 형상 실리콘층의 상부에 형성된 기둥 형상 실리콘층을 갖는 구조의 위로부터, 제 2 산화막을 퇴적하고, 상기 제 2 산화막 위에 제 1 질화막을 형성하고, 상기 제 1 질화막을 에칭하는 것에 의해, 사이드월 형상으로 잔존시키고,
그 후, 불순물을 주입함으로써, 상기 기둥 형상 실리콘층 상부와 상기 핀 형상 실리콘층 상부에 확산층을 형성함과 아울러, 상기 제 1 질화막과 상기 제 2 산화막을 제거하고, 그 후에 열처리를 행하는
것을 특징으로 하는 반도체 장치의 제조 방법.
The method of claim 1,
A second oxide film is deposited from above a structure having a fin silicon layer formed on the silicon substrate, a first insulating film formed around the fin silicon layer, and a columnar silicon layer formed on the fin silicon layer. And forming a first nitride film on the second oxide film, etching the first nitride film to remain in a sidewall shape,
Thereafter, an impurity is implanted to form a diffusion layer on the columnar silicon layer and the fin silicon layer, remove the first nitride film and the second oxide film, and then perform a heat treatment.
Wherein the semiconductor device is a semiconductor device.
상기 실리콘 기판 위에 형성된 핀 형상 실리콘층과, 상기 핀 형상 실리콘층의 주위에 형성된 제 1 절연막과, 상기 핀 형상 실리콘층의 상부에 형성된 기둥 형상 실리콘층과, 상기 핀 형상 실리콘층의 상부와 상기 기둥 형상 실리콘층의 하부에 형성된 확산층과, 상기 기둥 형상 실리콘층의 상부에 형성된 확산층을 갖는 구조에 있어서,
게이트 절연막을 형성하고, 폴리실리콘을 퇴적함과 아울러, 상기 폴리실리콘을 평탄화한 후의 폴리실리콘의 상면이 상기 기둥 형상 실리콘층 상부에 있는 확산층 위의 상기 게이트 절연막보다 높은 위치가 되도록 평탄화하고,
제 2 질화막을 퇴적하고, 상기 폴리실리콘 게이트 전극, 상기 폴리실리콘 게이트 배선 및 상기 폴리실리콘 게이트 패드를 형성하기 위한 제 3 레지스트를 형성하고, 상기 제 3 레지스트를 이용하여 상기 제 2 질화막과 상기 폴리실리콘을 에칭하고, 상기 폴리실리콘 게이트 전극, 상기 폴리실리콘 게이트 배선 및 상기 폴리실리콘 게이트 패드를 형성함과 아울러, 상기 게이트 절연막을 에칭하고, 그 후에, 제 3 레지스트를 제거하는
것을 특징으로 하는 반도체 장치의 제조 방법.
The method of claim 1,
A fin silicon layer formed on the silicon substrate, a first insulating film formed around the fin silicon layer, a pillar silicon layer formed on the fin silicon layer, an upper part of the fin silicon layer, and the pillar In the structure which has a diffusion layer formed in the lower part of the shape silicon layer, and the diffusion layer formed on the said columnar silicon layer,
Forming a gate insulating film, depositing polysilicon, and planarizing the upper surface of the polysilicon after planarizing the polysilicon so as to be at a position higher than the gate insulating film on the diffusion layer above the columnar silicon layer,
Depositing a second nitride film, forming a third resist for forming the polysilicon gate electrode, the polysilicon gate wiring, and the polysilicon gate pad, and using the third resist, the second nitride film and the polysilicon Etching, forming the polysilicon gate electrode, the polysilicon gate wiring and the polysilicon gate pad, etching the gate insulating film, and then removing the third resist
Wherein the semiconductor device is a semiconductor device.
제 3 질화막을 퇴적하고, 상기 제 3 질화막을 에칭함으로써, 사이드월 형상으로 잔존시킨 후, 금속층을 퇴적하고, 실리사이드를 상기 핀 형상 실리콘층의 상부에 있는 확산층의 상부에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
5. The method of claim 4,
By depositing a third nitride film and etching the third nitride film to remain in a sidewall shape, depositing a metal layer, and forming silicide on top of the diffusion layer on top of the fin-like silicon layer. Method of manufacturing the device.
제 4 질화막을 퇴적하고, 층간 절연막을 퇴적함과 아울러 평탄화하고, 상기 폴리실리콘 게이트 전극, 상기 폴리실리콘 게이트 배선 및 상기 폴리실리콘 게이트 패드를 노출시켜, 상기 폴리실리콘 게이트 전극, 상기 폴리실리콘 게이트 배선 및 상기 폴리실리콘 게이트 패드를 제거하고, 상기 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선과 상기 폴리실리콘 게이트 패드가 존재하고 있던 부분에 금속을 채우고, 상기 금속을 에칭하는 것에 의해, 상기 기둥 형상 실리콘층 상부에 있어서의 상기 확산층 위의 게이트 절연막을 노출시켜, 상기 금속 게이트 전극, 상기 금속 게이트 배선 및 상기 금속 게이트 패드를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
The method of claim 5, wherein
A fourth nitride film is deposited, an interlayer insulating film is deposited and planarized, and the polysilicon gate electrode, the polysilicon gate wiring, and the polysilicon gate pad are exposed to expose the polysilicon gate electrode, the polysilicon gate wiring, By removing the polysilicon gate pad, filling a metal in a portion where the polysilicon gate electrode, the polysilicon gate wiring, and the polysilicon gate pad existed, and etching the metal, the upper portion of the pillar-shaped silicon layer A method of manufacturing a semiconductor device, wherein the gate insulating film on the diffusion layer is exposed to form the metal gate electrode, the metal gate wiring, and the metal gate pad.
상기 폴리실리콘 게이트 배선의 폭의 절반보다 두껍고, 상기 폴리실리콘 게이트 전극의 폭의 절반, 또한, 상기 폴리실리콘 게이트 패드의 폭의 절반보다 얇은 제 5 질화막을 퇴적하는 것에 의해, 상기 기둥 형상 실리콘층 위와 상기 금속 게이트 패드 위에 콘택트홀을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
The method according to claim 6,
By depositing a fifth nitride film that is thicker than half of the width of the polysilicon gate wiring, and is thinner than half of the width of the polysilicon gate electrode and less than half of the width of the polysilicon gate pad, Forming a contact hole on the metal gate pad.
상기 핀 형상 반도체층의 주위에 형성된 제 1 절연막과,
상기 핀 형상 반도체층 위에 형성된 기둥 형상 반도체층과, 상기 기둥 형상 반도체층의 폭은 상기 핀 형상 반도체층의 폭과 동일하며,
상기 핀 형상 반도체층의 상부와 상기 기둥 형상 반도체층의 하부에 형성된 확산층과,
상기 기둥 형상 반도체층의 상부에 형성된 확산층과,
상기 핀 형상 반도체층의 상부에 있는 확산층의 상부에 형성된 실리사이드와,
상기 기둥 형상 반도체층의 주위에 형성된 게이트 절연막과,
상기 게이트 절연막의 주위에 형성된 금속 게이트 전극과,
상기 금속 게이트 전극에 접속되고, 상기 핀 형상 반도체층에 직교하는 방향으로 연장되는 금속 게이트 배선과,
상기 금속 게이트 배선에 접속된 금속 게이트 패드
를 갖고,
상기 금속 게이트 전극의 폭과 상기 금속 게이트 패드의 폭은 상기 금속 게이트 배선의 폭보다 넓게 되어 있고,
상기 기둥 형상 반도체층 상부에 형성된 상기 확산층 위에 형성된 콘택트를 더 갖고,
상기 기둥 형상 반도체층 상부에 형성된 상기 확산층과 상기 콘택트는 직접 접속되어 있는
것을 특징으로 하는 반도체 장치.A pin-shaped semiconductor layer formed on the semiconductor substrate,
A first insulating film formed around the fin semiconductor layer,
The width of the columnar semiconductor layer and the columnar semiconductor layer formed on the fin semiconductor layer is the same as that of the fin semiconductor layer,
A diffusion layer formed on an upper portion of the fin semiconductor layer and a lower portion of the columnar semiconductor layer;
A diffusion layer formed on the columnar semiconductor layer;
Silicide formed on top of the diffusion layer on the fin-like semiconductor layer;
A gate insulating film formed around the columnar semiconductor layer;
A metal gate electrode formed around the gate insulating film,
A metal gate wiring connected to the metal gate electrode and extending in a direction orthogonal to the fin-shaped semiconductor layer;
A metal gate pad connected to the metal gate wiring
Lt; / RTI &
The width of the metal gate electrode and the width of the metal gate pad are wider than the width of the metal gate wiring,
It further has a contact formed on the diffusion layer formed on the columnar semiconductor layer,
The diffusion layer formed on the columnar semiconductor layer and the contact are directly connected.
A semiconductor device, characterized in that.
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