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KR20130142866A - 에칭 손상 및 ｅｓｌ 없는 이중 다마신 금속 상호접속 - Google Patents

에칭 손상 및 ｅｓｌ 없는 이중 다마신 금속 상호접속 Download PDF

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KR20130142866A
KR20130142866A KR1020120099809A KR20120099809A KR20130142866A KR 20130142866 A KR20130142866 A KR 20130142866A KR 1020120099809 A KR1020120099809 A KR 1020120099809A KR 20120099809 A KR20120099809 A KR 20120099809A KR 20130142866 A KR20130142866 A KR 20130142866A
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KR
South Korea
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layer
dielectric
dielectric layer
vias
low
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KR1020120099809A
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서닐 쿠마 신
청-주 이
티-엔이 바오
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Publication date
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Abstract

반도체 소자의 이중 다마신 금속 상호접속을 형성하는 방법이 개시된다. 방법은 저-k 유전체 층을 형성하는 단계, 저-k 유전체 층을 통하는 비아들을 형성하는 단계, 희생층을 증착하는 단계, 희생층을 통하는 트랜치들을 형성하는 단계, 비아들 및 트랜치들을 금속으로 충전하는 단계, 희생층을 제거하는 단계, 그 후 트랜치들 사이를 충전하도록 초저-k 유전체 층을 증착하는 단계를 포함한다. 이 방법은 트랜치 에칭 및 트랜치 금속 증착과 같은 프로세스들에 의한 그 층의 손상을 방지하면서 이중 다마신 구조의 제 2 레벨에 대한 초저-k 유전체 층의 형성을 허용한다. 이 방법은 비아 레벨 유전체 및 트랜치 레벨 유전체 사이의 에칭 정지층을 방지하는 부가적인 이점을 갖는다.

Description

에칭 손상 및 ＥＳＬ 없는 이중 다마신 금속 상호접속{ETCH DAMAGE AND ESL FREE DUAL DAMASCENE METAL INTERCONNECT}
본 개시는 반도체 소자들에 관한 것으로서, 보다 구체적으로는, 초저-k 유전체를 포함하는 이중 다마신(damascene) 금속 상호접속들을 형성하기 위한 프로세스들, 결과적인 구조들 및 이 구조들을 포함하는 소자들에 관한 것이다.
많은 해의 연구들이 집적 회로들(IC들)의 임계 치수들(CD)들 및 구조 밀도들을 감소시키는데 기울여졌다. 밀도가 증가함에 따라, 저항 커패시턴스(RC) 지연 시간은 회로 성능에서 제한 요소가 되었다. RC 지연을 감소시키기 위해, 더 낮은 유전 상수들을 갖는 재료들로 다마신 금속 상호접속 구조들의 유전체를 대체하고자 하는 요구가 존재해왔다. 이러한 재료들은 저-k 및 초저-k 유전체들로서 지칭된다. 저-k 유전체는 SiO2보다 작은 유전 상수를 갖는 재료이다. SiO2는 약 4.0의 유전 상수를 갖는다. 초저-k 유전체는 약 2.1 미만의 유전 상수를 갖는 재료이다.
다마신 금속 상호접속 구조들에서 초저-k 유전체들을 이용하는 이론적인 이점들은 이러한 재료들을 제조 프로세스들에 통합하는 실제 곤란성들에 의해 상쇄되었다. 초저-k 유전체는 통상적으로 큰 구멍들 및 높은 전체 다공률(porosity)을 갖는다. 이 특성들은 특히 에칭 가스가 산소를 포함할 때 초저-k 유전체 층들이 높은 에너지 플라즈마 에칭 동안 침입(intrusion) 및 손상되기 쉽게 한다. 에칭 손상은 소자 신뢰도를 감소시키고 저-k로부터 초저-k 유전체들로 스위칭함으로써 달성되는 RC 성능에 있어서의 이득을 상쇄시킬 수 있다.
감소된 RC 지연을 갖는 신뢰할 수 있는 소자들을 생성하는 방식으로 반도체 소자들내에 초저-k 유전체들을 경제적으로 통합하는 프로세스에 대한 오랫동안 느껴왔던 필요성이 존재한다.
본 개시는 반도체 소자를 위한 이중 다마신 금속 상호접속을 형성하는 방법을 제공한다. 이 방법은 제 1 유전체 층을 형성하는 단계, 그 층을 통하는 비아들을 형성하는 단계; 제 1 유전체 층 위에 희생층(sacrificial layer)을 증착하는 단계, 상기 희생층을 통하는 트랜치들을 형성하는 단계를 포함한다. 비아들이 형성되고 희생층의 재료가 비아들에 진입한 이후 희생층이 증착되는 경우, 희생층은 비아들로부터 제거된다. 비아들 및 트랜치들을 이어서 금속으로 충전된다(filled). 희생층은 이어서 제거된다. 제 2 유전체 층은 이어서 금속-충전된 트랜치들 사이를 충전하도록 제 1 유전체 층 위에 형성된다. 제 1 유전체 층은, 제 2 유전체 층이 더 낮은 유효 유전 상수를 갖는 것, 제 2 유전체 층이 더 높은 다공률을 갖는 것, 상기 제 2 유전체 층이 공기 간극들을 갖는 것 중 하나 이상의 점에서 제 1 유전체 층과 상이하다. 금속은 트랜치 에칭 및 트랜치 금속 증착과 같은 프로세스들에 의한 그 층의 손상을 방지하면서 이중 다마신 구조의 제 2 레벨에 대한 초저-k 유전체 층의 형성을 허용한다.
본 개시는 또한 위의 프로세스들에 의해 형성될 수 있는 이중 다마신 금속 상호접속 구조들 및 이 구조들을 포함하는 반도체 소자들을 또한 제공한다. 이중 다마신 구조의 제 1 층은 제 1 유전체의 필드에 금속-충전된 비아들을 포함한다. 이중 다마신 구조의 제 2 층은 제 2 유전체의 필드에 금속-충전된 트랜치들을 포함한다. 제 1 층 및 제 2 층 유전체들을 상이하다. 이중 다마신 구조는 추가로 제 1 층 및 제 2 층 유전체들 사이의 에칭 정지층의 부재에 의해 추가로 특징화된다. 이 구조는 독특할 수 있는 다음의 특성들, 즉 제 1 유전체 층에는 없지만 제 2 유전체 층에 있는 공기 간극들; 제 1 유전체 층이 아닌 제 2 유전체 층에 대한 2.1 미만의 유효 유전 상수; 제 1 유전체 층이 아닌 제 2 유전체 층에 대한 20% 이상의 다공률; 제 2 유전체 층의 에칭 손상의 부재; 및 트랜치들 및 비아들을 충전하는, 구리-기반 금속인 금속 중 하나 이상을 추가로 갖는다.
이 요약의 주목적은 이어지는 보다 상세한 설명의 이해를 용이하게 하기 위해 단순화된 형태로 특정한 발명자들의 개념들을 제시하는 것이다. 이 요약은 "발명"으로 간주될 수 있는 발명자들의 개념들의 각각의 조합 또는 발명자의 개념들의 각각의 것의 포괄적인 설명이 아니다. 발명자들의 다른 개념들은 도면들과 함께 이하의 상세한 설명에 의해 당업자들에게 전달될 것이다. 발명자들의 발명이 이어지는 청구항들에 대해 보존되기 때문에, 여기서 개시된 특징들은 일반화되고, 좁아지고, 발명자들이 청구하는 것의 궁극의 제시(statement)와 다양한 방식들로 조합될 수 있다.
도 1은 본 개시의 예시적인 프로세스를 제공한다.
도 2는 본 개시에 따라 이중 다마신 구조를 형성하기 위한 예시적인 시작 지점을 예시한다.
도 3은 금속 캐핑층의 형성 후의 도 2의 구조를 예시한다.
도 4는 제 1 유전체 층의 형성 후의 도 3의 구조를 예시한다.
도 5는 유전체 층 위에 패터닝된 마스크의 형성, 제 1 유전체 층을 통하는 비아를 형성하기 위한 에칭 및 마스크의 제거 후의 도 4의 구조를 예시한다.
도 6은 희생층의 형성 후의 도 5의 구조를 예시한다.
도 7은 희생층 위에 하드 마스크의 형성 및 패터닝 후의 도 6의 구조를 예시한다.
도 8은 희생층을 통하는 트랜치들을 형성하기 위한 에칭 및 비아로부터 희생 재료의 제거 후의 도 7의 구조를 예시한다.
도 9는 비아들 및 트랜치들을 금속으로 충전한 후의 도 8의 구조를 예시한다.
도 10은 화학-기계적 폴리싱 및 제 2 금속 캡 층을 형성한 후의 도 9의 구조를 예시한다.
도 11은 희생층의 제거한 후의 도 10의 구조를 예시한다.
도 12는 제 2 유전체 층의 증착한 후의 도 11의 구조를 예시한다.
도 13은 화학 기계적 폴리싱 후의 도 12의 구조를 예시한다.
도 14는 도 1의 프로세스의 단계들(106)에 대한 대안적인 시퀀스를 제공한다.
도 15는 도 1의 프로세스의 단계들(106)에 대한 다른 대안적인 시퀀스를 제공한다.
도 1은 이중 다마신 구조(225)를 형성하는 프로세스(100)에 대한 단계들의 예시적인 시퀀스를 제공한다. 도 2 내지 도 13은 기판이 프로세스를 통해 진행함에 따른 기판(200)을 예시한다. 프로세스(100)는 제조의 중간 스테이지에서 반도체 소자인 기판(200)을 제공하는 단계(101)에서 시작한다. 기판(200)은 반도체(201) 및 FEOL(front-end of line) 프로세싱 동안 형성되는 하나 이상의 소자 구조들을 포함한다. 프로세스(100)는 기판(200)에 이중 다마신 금속 상호접속(225)을 부가한다.
이중 다마신 구조(225)는 nMOS 및 pMOS 영역들 둘 다를 포함할 수 있는 기판의 영역 위에 형성된다. 반도체들의 예들은 실리콘, SOI(silicon on insulator), Ge, SiC, GaAs, GaAIAs, InP, GaN, SiGe를 포함(제한 없음)한다. FEOL 프로세싱 동안 형성되는 소자 구조들은 메모리 소자들, 논리 소자들, FET들 및 소스 영역들, 드레인 영역들, 및 게이트 전극들, 활성 소자들, 수동 소자들, 및 이들의 조합과 같은 그 컴포넌트들을 포함(제한 없음)할 수 있다. 기판(200)은 또한 절연체, 도체들 및 BEOL(back-end of line) 프로세싱의 앞선 스테이지들 동안 형성된 구조들을 포함하는 이전에 형성된 상호접속 구조들을 포함할 수 있다. 기판(200)은 단자들(203)을 포함한다. 프로세스(100)에 의해 형성되는 이중 다마신 구조는 아래에서 더욱 완전히 인지될 바와 같이 단자들(203)과 접촉하기 위한 비아들(209)을 포함할 것이다.
단계(103)는 단자들(203) 상에 금속 캡 층(205)을 형성하는 선택적인 단계이다. 캡 층(205)은 하나 이상의 층들을 포함할 수 있다. 캡 층은 다음의 기능들, 즉, 후속 프로세싱 동안 아래 놓이는 재료들의 손상을 방지, 형성되는 다마신 금속(217)과 단자들(203)의 금속 간의 계면을 제공, 확산 배리어를 제공, 및 전자이동 방지 중 하나 이상을 제공할 수 있다. 캡 층 재료들의 예는, 텅스텐(W), 코발트(Co), 코발트 텅스텐 인화물(CoWP), 코발트 텅스텐 붕산염(CoWB)을 포함(제한 없음)한다. 코발트-함유 캡 층(205)은 전자이동을 방지하고 RC-지연의 감소의 견지에서 특히 바람직하다. 캡 층(205)은 임의의 적합한 프로세스 또는 프로세스들의 조합에 의해 형성된다. 무전해 도금(자가촉매(autocatalytic)) 프로세스는 기판(200)의 다른 표면이 아니라 단자들(203) 상에만 캡 층(205)을 제공하는데 효과적일 수 있다.
도 1의 단계(105)는 일반적으로 저-k 유전체 층인 제 1 유전체 층(207)을 형성하는 단계이다. 임의의 적합한 유전체가 이용될 수 있다. 제 1 유전체 층(207)에 적합할 수 있는 저-k 유전체들의 예들은 탄소-도핑된 실리콘 이산화물과 같은 OSG(organosilicate glasses), 플루오르-도핑된 실리콘 이산화물(그렇지 않으며, FGS(fluorinated silica glass)로서 지칭됨), 및 유기 폴리머 저-k 유전체들을 포함한다. 유기 폴리머 저-k 유전체들의 예들은 폴리아릴렌 에테르(polyarylene ether), 폴리이미드(PI), 벤조시클로부텐(benzocyclobutene), 비정질 PTFE(polytetrafluoroethylene)를 포함한다. 제 1 유전체 층(207)은 이용되고 있는 재료에 의존하여 적절히 임의의 적합한 프로세스에 의해 형성될 수 있다. 제 1 유전체 층(207)을 증착하기 위한 프로세스들의 예들은 스핀-온 및 CVD 프로세스들을 포함한다.
유전체 층들은 층의 물리적 구조 및 층에서 이용되는 유전체의 함수인 유효 유전 상수를 갖는다. 유전체 층으로 다공률 및 공기-간극(air-gap)들의 도입은 층의 유효 유전 상수를 감소시키지만, 다공률 및 공기-간극들은 또한 층들을 구조적으로 더 약하게 하고 더 에칭 손상되기 쉽게 할 수 있다. 이러한 추후 고려사항들의 관점에서, 제 1 유전체 층(207)은 일 실시예에서 20% 미만의 다공률을 갖고, 일 실시예에서 공기 간극들 없이 형성된다. 다공률은 유전체 층을 형성하는 유전체 재료 전체에 걸쳐서 분산되는 공극 공간(void space)인 반면, 공기 간극들은 층 공간에서의 더 큰 공극들이며, 이는 유전체 재료에 의해 다른 방식으로 충전된다. 공기 간극들은 층의 지오메트리(geometry)에 관련되며, 유전체 층이 비-컨포멀(non-confomal) 증착 프로세스에 의해 증착될 때 모서리들 및 다른 오목부들(recesses)에 형성되는 공극들을 포함한다.
저 다공률 및 공기 간극들의 부재는 일반적으로, 제 1 유전체 층(207)이 적어도 약 2.1의 유효 유전 상수를 갖는다는 것을 의미한다. 약 2.4 내지 3.5 범위의 유전 상수를 갖는 제 1 유전체 층(207)은 일반적으로 구조적인 안정성 및 결과적인 이중 다마신 구조(225)와의 과도한 타협 없이 달성될 수 있다. 그 범위에서 더 낮은 단부에 있는 유전 상수가 저 커패시턴스를 갖는 결과적인 이중 다마신 구조(225)를 제공하는데 바람직하다. 제 1 유전체 층(207)은 일반적으로 2.9 미만, 통상적으로 2.4에 가까운 유효 유전 상수를 가질 것이다.
단계(107)는 제 1 유전체 층(207)을 통하는 비아들(209)을 형성하는 단계이다. 비아들(209)은 통상적으로 예를 들어, 포토리소그라피 및 이방성 고 에너지 플라즈마 에칭을 포함하는 프로세스에 의해 형성된다. 포토리소그라피는 통상적으로 포토레지스트로 기판을 코팅하는 단계, 원하는 비아 패턴에 따라 포토레지스트를 선택적으로 노출시키는 단계, 및 비아들(209)을 에칭하기 위한 에칭 마스크가 되는 하드 마스크를 에칭하기 위해, 또는 비아들(209)을 에칭하기 위한 에칭 마스크로서 포토레지스트를 이용하는 단계를 포함한다.
하드 마스크가 제 1 유전체 층(207) 위에 직접 형성되는 경우, 일 실시예에서 추가의 프로세싱 이전에 하드 마스크가 제거된다. 하드 마스크는 에칭 정지 층과 같이 커패시턴스를 상당히 증가시킬 수 있다. 하드 마스크 이용의 회피는 일반적으로 하드 마스크를 제거하는 것보다 쉽고 제 1 유전체 층(207)으로의 오염 및 손상을 감소시킨다. 예를 들어, OSG 유전체는 일반적으로 에칭 마스크로서 패터닝된 포토레지스트를 이용하여 에칭될 수 있다. 포토레지스트는 비-손상 플라즈마 에칭 또는 습식 프로세스에 의해 제 1 유전체 층(207)으로부터 제거될 수 있다.
단계(109)는 제 1 유전체 층(207) 위에 희생층(211)을 형성하는 단계이다. 임의의 적합한 재료가 희생층(211)을 위해 이용될 수 있다. 제거의 용이함은 선택하는데 있어 고려되는 하나의 인자이다. 다른 고려사항은 식별하는 것 그리고 제 1 유전체 층(207)의 재료 위에 희생 재료를 우선적으로 제거하는 에칭 프로세스를 적용하는 것의 용이함이다. 희생층(211)은 약 250 내지 약 450℃의 온도에서의 열적 처리에 의해, UV 처리에 의해, 또는 이 처리들의 조합들에 의해 분해 및/또는 증발되는 재료일 수 있다. 이러한 재료들의 예들은 폴리이미드(PI), 폴리프로필렌 글리콜(PPG), 폴리부타디엠(PB), 폴리에틸렌 글리콜(PEG) 및 PCL(polycaprolactonediol)과 같은 폴리머를 포함한다. 비정질 탄소는 보통 희생층(211)에 적합한 재료이다. 비정질 탄소는 일반적으로 제 1 유전체 층(207)에 손상을 거의 또는 전혀 주지 않는 에칭 프로세스에 의해 제거될 수 있다.
단계들(111 및 113)은 희생층(211)을 통하는 트랜치들(215)을 형성한다. 이는 통상적으로 포토리소그라피를 포함한다. 단계(111)는 마스크(213)를 형성한다. 마스크(213)는 포토레지스트 또는 하드 마스크일 수 있다. 하드 마스크 재료의 층을 형성하고, 하드 마스크 층 위에 포토레지스트층을 형성하고, 원하는 트랜치 패턴에 따라 포토레지스트를 선택적으로 노출시키고, 포토레지스트를 현상하고, 패터닝된 하드 마스크(213)를 형성하기 위해 하드 마스크 층을 통해 트랜치 패턴을 에칭하도록 패터닝된 포토레지스트를 이용하고, 트랜치들(215)에 대한 원하는 패턴으로 고 에너지 플라즈마 에칭을 제한하도록 패터닝된 하드 마스크(213)를 이용함으로써 하드 마스크가 형성된다.
트랜치들(215)은 임의의 적합한 프로세스에 의해 마스크(213)를 통해 에칭될 수 있다. 적합한 프로세스는 하나 이상의 단계들을 포함할 수 있다. 예를 들어, 비-선택적인 에칭 또는 희생층 재료와 제 1 유전체 층(207)의 재료 사이에서 제한된 선택성만을 나타내는 에칭 프로세스가 희생층(211)을 통한 경로의 일부, 대부분, 또는 전부인 트랜치들을 에칭하기 위해 이용될 수 있다. 예를 들어, 비-선택적인 에칭은 유전체 층(207)이 노출될 때까지 이용될 수 있다. 유전체 층(207)이 노출되면, 유전체 층(207)의 손상을 방지하기 위해 에칭 케미스트리(etch chemistry)를 변경하고 에칭 프로세스를 느리게 하는 것이 바람직할 수 있다. 비-선택적 또는 덜(less) 선택적인 에칭 프로세스의 초기 이용은 전체 에칭을 단축시킬 수 있다.
다른 한편, 단계(113) 전체 동안 단일의 에칭 프로세스를 이용하는 것이 적합하고 편리할 수 있다. 예를 들어, 희생층(211)이 비정질 탄소로 형성되고 유전체 층(207)이 OSG인 경우, 선택적인 프로세스는 에칭 가스로 N2, 및 H2 또는 NH3를 이용한 고 에너지 플라즈마 에칭일 수 있다. 전체 단계(113) 동안 단일의 에칭의 이용은 적용의 쉬움 및 결과들의 일관성과 같은 이점을 갖는다.
단계(113)는 비아들(209)을 개방하는 단계를 포함한다. 비아들(209)이 희생층(211) 형성 이전에 에칭되는 경우, 비아들(209)은 일반적으로 희생층(211)의 재료로 충전될 것이다. 희생층(211)이 형성된 이후까지 비아 형성이 미뤄지는 경우, 비아들(209)의 개방은 단계(113)로부터 배제된다. 비아들(209)이 희생층(211)의 재료로 충전되면, 트랜치 에칭 프로세스의 연속으로서 그 재료를 제거하는 것이 편리할 수 있다. 에칭 조건들은 에칭이 진행함에 따라 변하거나 에칭 전체에 걸쳐서 유지될 수 있다. 에칭 조건들은 위에서 기술된 바와 같이 또는 에칭이 그의 최종 스테이지에 접근할 때 변할 수 있고 금속 캡들(205)이 노출된다. 에칭 조건들이 변하는 경우 조차도, 전체 프로세스는 일반적으로 하나의 에칭 챔버에서 실행될 수 있으며, 이는 프로세싱 시간을 감소시킨다.
단계(115)는 도전성 금속(217)으로 비아들(209) 및 트랜치들(215)을 충전하는 단계이다. 도전성 금속(217)은 예를 들어, Cu, Al, Au, Ag, W 및 이들의 합금일 수 있다. 금속(217)은 다양한 조성물들을 갖는 다수의 층들로서 제공될 수 있다. 금속(217)은 임의의 적합한 프로세스에 의해 충전될 수 있다. 적합한 프로세스들은 무전해 도금, 전기도금, 스퍼터 증착, 및 화학 기상 증착(CVD)을 포함할 수 있다.
금속(217)이 임의의 적합한 급속 또는 금속들의 조합일 수 있지만, 본 개시의 프로세스들은 구체적으로 구리(Cu)의 이용으로 적응된다. 비아들(209) 및 트랜치들(215)을 충전하는 금속을 기술하기 위해 여기서 이용되는 바와 같이, 구리는 순(pure) 구리, 트레이스 불순물들을 함유하는 구리, 대부분 구리인 합금들을 포함한다. 구리는 탄탈륨, 인듐, 주석, 아연, 망간, 크롬, 티타늄, 게르마늄, 스트론튬, 백금, 마그네슘, 알루미늄, 지르코늄과 같은 적은 양의 엘리먼트와 합금될 수 있다. 구리는 저 저항을 제공하지만, 다수의 종래 프로세스와 호환 가능하지 않다.
구리의 무전해 도금은 일반적으로 구리 시드층을 형성하는 단계를 포함하고, 이어서 자가촉매 구리 증착이 이어진다. 시드층 재료들의 예들은 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 팔라듐(Pd), 인듐(In), 니켈-팔라듐-금(NiPdAu), 및 니켈-금(NiAu)을 포함(제한 없음)한다. 시드층은 임의의 적합한 프로세스에 의해 형성될 수 있다. 시드층은 무전해 증착, 스퍼터링 또는 화학 기상 증착에 의해서 그 자체가 형성될 수 있다.
구리 등으로 충전하기 이전에, 트랜치들(215) 및 비아들(209)은 일반적으로 전자이동을 방지하는 배리어로 라이닝된다. 배리어 층들을 위한 재료들의 예들은 루테늄(Ru), 망간(Mn), 코발트(Co), 크롬(Cr), 티타늄 질화물(TiN), 티타늄 텅스텐(TiW), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 및 이들의 조합을 포함한다. 배리어 층은 CVD 증착과 같은 임의의 적합한 프로세스에 의해 증착될 수 있다.
접착을 촉진하는 층이 배리어 층과 더불어 포함될 수 있다. 계면층은 자기 조립 단분자막(Self-assembled monolayer; SAM)일 수 있다. 자기 조립 단분자막은 예를 들어, 유기 화학-함유 가스를 포함하는 열적 프로세스 처리에 의해 형성될 수 있다. 선택적으로, 자기 조립 단분자막은 제 1 유전체 층(207) 상에만 형성되고 트랜치들(215)이 아닌 비아들(209)만 라이닝한다.
단계(115)는 도 9에서 도시되는 이중 다마신 구조(218)의 형성을 완성한다. 이중 다마신 구조(218)는 제 1 유전체 층(207)의 필드에 금속(217)-충전된 비아들(209)을 포함하는 제 1 레벨, 및 희생층(211)의 필드에 금속(217)-충전된 트랜치들(215)을 포함하는 제 2 레벨을 포함한다. 후속 프로세싱은 제 2 유전체 층(221)으로 구조(218) 내의 희생 재료층(211)을 대체한다.
단계(117)는 기판(200)의 상위 표면을 평탄화하는 단계이다. 평탄화되는 표면은 금속(217)의 상감(inlay)을 갖는 희생 재료(211)를 포함한다. 평탄화는 일반적으로 화학 기계적 폴리싱(CMP)에 의해 달성된다. 표면은, CMP가 적어도 미묘하게 변하는 레이트(rate)로 이종의 재료들을 변함없이 제거하기 때문에 실제로 평탄하게 되는 것은 아니다.
단계(119)는 도 10에서 예시되는 바와 같이 금속(217)의 노출되는 상위 표면 상에 금속 캡(219)을 형성하는 선택적인 단계이다. 캡(219)은 캡(203)과 동일하거나 상이할 수 있지만, 합성, 프로세스 및 기능의 견지에서 캡(203)에 관하여 이루어지는 언급(comment)들이 캡(219)에도 적용된다.
단계(121)는 희생 층(211)을 제거하는 단계이다. 희생층(211)은 임의의 적합한 프로세스에 의해 제거될 수 있다. 이용되는 재료에 의존하여, 희생층의 제거를 용이하게 하기 위해 희생층(211)을 사전 처리하는 것이 가능하고 바람직할 수 있다. 이용될 수 있는 사전처리 프로세스들의 예들은, 산화, 열적 처리, UV 방사를 포함한다. 제거 프로세스 그 자체는 예를 들어, 습식 세척 또는 플라즈마 에칭일 수 있다. 희생층(211)의 제거는 도 11에 의해 예시되는 바와 같이 트랜치들(215)의 금속(217)이 노출되게 한다.
단계(123)는 제 2 유전체 층(221)을 형성하는 단계이다. 제 2 유전체 층(221)은 희생층(211)에 의해 이전에 점유된 공간을 채우고, 트랜치들(215)의 금속(217) 주위의 필드를 형성한다. 제 2 유전체 층(221)은 일반적으로 초저-k 유전체 층이다. 저 유전 상수를 갖기 위해, 제 2 유전체 층(221)은 적어도 20%의 다공률을 갖고 형성될 수 있다. 제 2 유전체 층(221)은 또한 공기 간극들(223)을 갖고 또한 형성될 수 있다. 제 2 유전체 층(221)은 트랜치들(215)을 형성하고 트랜치들(215)을 금속(217)으로 충전하는데 이용되는 프로세스들, 또는 평탄화 단계(117)에 의해 손상될 수 있는 층이다.
제 2 유전체 층(221)의 재료들은 위에서 기술된 바와 같은 저-k 유전체일 수 있지만, 2.1 이하의 유효 유전 상수를 갖기 위해 다공률 및/또는 공기 간극들(223)을 갖는다. 공기 간극들은 층의 유전 상수를 5% 이상 감소시킬 수 있으며, 이는 실질적인 감소이다. 다공률은 또한 실질적으로 층의 유효 유전 상수를 감소시킬 수 있다. 다공률은 제 2 유전체 층(221)을 형성하는 프로세스의 부분으로서 도입될 수 있다. 예를 들어, OSG 유전체 층(221)은 스핀-온 프로세스 또는 CVD 프로세스에 의해 포로젠(porogen)과 함께 기판(200)에 OSG 전구체를 적용함으로써 형성될 수 있다. 프로세스는 추가로 포로젠의 제어되는 증발을 포함할 수 있다. OSG 전구체들의 예들은 유기실란(organosilanes) 및 유기실록산을 포함한다. 유기실란의 예들은 MSQ(methyl silsesquioxane) 및 HSQ(hydrogen silsesquioxane)를 포함한다. 유기실록산의 예들은 디에톡시메틸실란(diethoxymethylsilane)과 같은 메틸 실록산 계에 속하는 폴리머들을 포함한다. 포로젠들의 예들은 유기 솔벤트들을 포함한다. 유기 솔벤트는 예를 들어, 톨루엔, 헵탄(heptane), 사이크로헥산올(cyclohexanol), 또는 이들의 혼합물일 수 있다. 스핀-온 또는 CVD와 같은 유전체 층 형성 프로세스에 따라, 구멍 형성, 기계적 강도, 또는 둘 다는 열적, UV 또는 e-빔 처리와 같은 증착-후 처리에 의해 개선될 수 있다.
공기 간극들(223)은 또한 적합한 형성 프로세스를 선택함으로써 제 2 유전체 층(221)에 도입될 수 있다. 공기 간극들(223)을 갖는 유전체 층(221)을 형성하기 위한 적합한 프로세스는 플라즈마 강화된 화학적 기상 증착(PECVD)과 같은 비-컨포멀 증착 프로세스일 수 있다. 비-컨포멀 프로세스는 도 11에서 식별되는 모서리(220)와 같은 오목한 영역들에 공기 간극들(223)을 생성한다. 예시적인 비-컨포멀 증착 프로세스는 플라즈마-강화된 CVD이다. 20%를 초과하는 다공률을 갖는 OSG 층 및 공기 간극들(223)은 2.0 이하인 유효 유전 상수를 가질 수 있다.
단계(125)는 다른 평탄화 단계이며 일반적으로 화학 기계적 폴리싱(CMP)으로 또한 달성된다. 단계(125)는 제 2 유전체 층(221)의 상위 표면, 캡 금속(219)의 상위 표면, 또는 캡(219)이 존재하지 않는 경우 트랜치 금속(217)의 상위 표면을 평탄화한다. 선택적으로 제 2 유전체 층(221)의 구멍 구조(poro structure)는 평탄화 이전에 보호성 "채움(stuffing)" 재료로 침투된다. 채움 재료는 평탄화 이후에 제거될 수 있다. 채움 재료는 예를 들어, 모노머릭 탄화수소(monomeric hydrocarbon)일 수 있다. 이러한 재료는 수퍼 임계적 탄소 이산화물과 같은 캐리어 유체에 의해 유전체 층(221)의 구멍으로 전달될 수 있다.
도 13은 프로세스(100)에 의해 형성되는 이중 다마신 구조(225)를 갖는 기판(200)을 예시한다. 이중 다마신 구조(225)는 제 1 유전체 층(207)의 필드에 금속(217)-충전된 비아들(209)을 포함하는 제 1 레벨 및 제 2 유전체 층(221)의 필드에 금속(217)-충전된 트랜치들(215)을 포함하는 제 2 레벨을 포함한다. 이중 다마신 구조(225)의 하나의 특성은 에칭 정치층의 부재(absence)이다. 다른 특성은 제 2 유전체 층(221)에서의 에칭 손상의 부재이다. 제 1 유전체 층(207)은 공기 간극들이 없고 20% 미만의 다공률을 갖는 저-k 유전체이다. 제 1 유전체 층(207)은 기계적 강도 및 안정성을 기판(225)에 제공한다. 제 2 유전체 층(221)은 20%를 초과하는 다공률을 갖는 초저-k 유전체이며, 공기 간극들(223)을 포함한다. 제 2 유전체 층(211)은 저 커패시턴스를 구조(225)에 제공한다.
프로세스(100)의 단계들(107, 109, 111 및 113)의 순서는 도 13에 의해 도시된 바와 같은 이중 다마신 구조(225) 구조를 여전히 생성하면서 도 1에서 도시된 시퀀스(106)로부터 변할 수 있다. 특히, 비아들(209)을 형성하는 단계(107)는 희생층(211)을 형성하는 단계(109) 이후까지 미뤄질 수 있다.
도 14 및 도 15는 2개의 대안적인 시퀀스들(300 및 400)을 도시한다. 시퀀스들(300 및 400)에서, 비아 에칭(107)은 희생층(211)을 형성하는 단계(109) 이후까지 미뤄진다. 이 시퀀스들에서, 희생층(211)의 재료는 비아들(209)을 충전하지 않고, 트랜치 에칭(113) 동안 비아들(209)로부터 에칭되지 않는다.
시퀀스(300)에서, 비아 에칭(107)은 트랜치 에칭(113) 이전에 수행된다. 시퀀스(300)에서 비아 에칭(113)은 희생층(211)을 통한 그리고, 그 이후 제 1 유전체 층(207)을 통한 에칭을 포함한다. 프로세스(300)에서, 트랜치 에칭 마스크(213)를 형성할 레벨 표면을 제공하기 위해 비아들(109)을 메우는(plug) 선택적인 단계(108)를 포함하는 것이 바람직할 수 있다. 메움(plug) 재료는 트랜치 에칭(113) 동안, 또는 트랜치 에칭(133)에 후속하는 별개의 단계(114)에서 비아들(109)로부터 제거될 수 있다. 시퀀스(400)에서, 트랜치 에칭(113)은 비아 에칭(107) 이전에 수행된다.
프로세스 시퀀스들(106, 300 및 400) 각각은 서로 비교하면 이점들을 제공한다. 시퀀스(106)는 시퀀스들(300 및 400)에 비교하면 비아들(209)의 치수에 걸쳐 더 양호한 제어를 제공한다. 시퀀스들(300 및 400)은 이들이 비아 에칭 마스크가 층(207)에 직접 형성될 때 발생할 수 있는 제 1 유전체 층(207)의 가능한 오염을 방지한다는 점에서 시퀀스(106)보다 개선된다. 시퀀스(300)는 시퀀스(400)보다 트랜치 및 비아 마스크들 간의 오정렬의 내성(tolerant)이 더 양호하다. 한편, 시퀀스, 시퀀스(300)은 프로세스(400)와 비교하면 비아들(209)이 높은 종횡비로 에칭되는 것을 요구한다.
이하의 청구항들에 의해 한정되는 바와 같이 본 발명은 특정한 개념들, 컴포넌트들 및 특징들의 견지에서 도시 및/또는 기술되었다. 특정한 컴포넌트 또는 특징은 몇 개의 개념들 또는 예들 중 하나에 관하여, 또는 광의의 또는 협의의 용어들로 여기서 개시될 수 있었지만, 그들의 광의의 또는 협의의 개념들의 컴포넌트들 및 특징들은 그들의 광의의 또는 협의의 개념들의 하나 이상의 다른 컴포넌트들 또는 특징들과 조합될 수 있으며, 여기서 이러한 조합은 당업자에 의해 논리적으로 인지될 것이다. 또한, 이 하나의 명세서가 2개 이상의 발명을 기술할 수 있고, 이어지는 청구항들은 여기서 기술된 모든 개념, 양상, 실시예, 또는 예들을 반드시 포함하는 것은 아니다.

Claims (10)

  1. 이중 다마신 구리 상호접속 구조(dual damascene copper interconnect structure)를 형성하기 위한 방법에 있어서,
    기판 위에 제 1 유전체 층을 증착하는 단계;
    상기 제 1 유전체 층 위에 희생층(sacrificial layer)을 증착하는 단계;
    상기 희생층을 통해 연장하지만 상기 제 1 유전체 층을 통하지 않는 트랜치들(trenches)을 에칭하는 단계;
    위의 2개의 단계들 중 하나 또는 둘 다 이전에 또는 그 이후에, 상기 제 1 유전체 층을 통하는 비아들을 에칭하는 단계;
    상기 트랜치들 및 상기 비아들을 충전(fill)하고, 제 1 층 유전체의 필드에 도전성 재료-충전된 비아들 및 상기 희생층 재료의 필드에 도전성 재료-충전된 트랜치들을 포함하는 다마신 구조(damascene structure)를 형성하도록 도전성 재료를 증착하는 단계;
    상기 희생층을 제거하는 단계; 및
    상기 제 1 층 유전체의 필드에 구리-충전된 비아들 및 제 2 층 유전체의 필드에 도전성 재료-충전된 트랜치들을 포함하는 다마신 구조를 형성하도록 상기 제 2 유전체 층을 증착하는 단계를
    포함하고,
    상기 제 1 층 유전체는 20% 미만의 다공률(porosity)을 갖고,
    상기 제 2 층 유전체는 20%를 초과하는 다공률을 갖는 것인, 이중 다마신 구리 상호접속 구조를 형성하기 위한 방법.
  2. 제 1 항에 있어서, 상기 비아들은 상기 희생층을 증착하기 이전에 상기 제 1 유전체 층을 통하여 에칭되는 것인, 이중 다마신 구리 상호접속 구조를 형성하기 위한 방법.
  3. 제 2 항에 있어서,
    상기 희생층을 증착하는 단계는 상기 희생층의 재료로 상기 비아들을 충전하고,
    상기 트랜치들은 챔버에서 에칭되고, 상기 희생층 재료는 상기 챔버로부터 기판을 제거하기 이전에 상기 챔버에서 추가의 에칭에 의해 상기 비아들로부터 제거되는 것인, 이중 다마신 구리 상호접속 구조를 형성하기 위한 방법.
  4. 반도체 소자 제조 방법에 있어서,
    반도체 기판을 제공하는 단계;
    전공정(front end of line) 프로세싱을 통해 상기 기판 상에 게이트 구조들을 형성하는 단계;
    상기 게이트 구조들 위에 저-k 유전체 층을 형성하는 단계;
    상기 저-k 유전체 층을 통하는 비아들을 패터닝하는 단계;
    상기 저-k 유전체 층 위에 희생층을 형성하는 단계;
    상기 희생층을 통하는 트랜치들을 패터닝하는 단계;
    상기 비아들 및 상기 트랜치들을 금속으로 충전하는 단계;
    상기 희생층을 제거하는 단계; 및
    상기 저-k 유전체 층 위에 초저-k 유전체 층을 형성하는 단계를
    포함하고, 상기 초저-k 유전체 층은 상기 저-k 유전체 층보다 낮은 유전 상수를 갖는 것인, 반도체 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 비아들은 하드 마스크를 이용하지 않고 상기 저-k 유전체 층을 통해 패터닝되는 것인, 반도체 소자 제조 방법.
  6. 제 4 항에 있어서, 상기 저-k 유전체 층은 상기 초저-k 유전체 층보다 낮은 다공률을 갖는 것인, 반도체 소자 제조 방법.
  7. 제 4 항에 있어서,
    상기 저-k 유전체 층은 공기 간극들(air gaps) 없이 형성되고,
    상기 초저-k 유전체 층은 공기 간극들을 갖고 형성되는 것인, 반도체 소자 제조 방법.
  8. 제 4 항에 있어서,
    상기 희생층을 제거하는 단계는,
    상기 저-k 유전체 층을 구성하는 재료에 대하여 상기 희생층을 구성하는 재료를 제거하는 에칭 조건들로 에칭하는 단계를 포함하는 것인, 반도체 소자 제조 방법.
  9. 이중 다마신 금속 상호접속 구조를 포함하는 반도체 소자에 있어서,
    제 1 유전체의 필드에 금속-충전된 비아들을 포함하는 이중 다마신 구조의 제 1 층; 및
    제 2 유전체의 필드에 금속-충전된 트랜치들을 포함하는 상기 이중 다마신 구조의 제 2 층을
    포함하고,
    상기 이중 다마신 구조는 상기 제 1 층과 상기 제 2 층 사이의 에칭 정지층의 부재(absence)를 또한 특징으로 하고,
    상기 제 2 층은 해당 층의 유효 유전 상수를 감소시키는 공기 간극들을 포함하는 반면에, 제 1 층은 공기 간극들을 포함하지 않는 것인, 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제 2 유전체는 에칭 손상이 없는 것인, 반도체 소자.
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