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KR102403604B1 - 에어 스페이서를 갖는 반도체 소자 및 그 제조 방법 - Google Patents

에어 스페이서를 갖는 반도체 소자 및 그 제조 방법 Download PDF

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KR102403604B1
KR102403604B1 KR1020150122922A KR20150122922A KR102403604B1 KR 102403604 B1 KR102403604 B1 KR 102403604B1 KR 1020150122922 A KR1020150122922 A KR 1020150122922A KR 20150122922 A KR20150122922 A KR 20150122922A KR 102403604 B1 KR102403604 B1 KR 102403604B1
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Abstract

기판, 상기 기판 상에 이격 배치된 제1 비트 라인 구조체 및 제2 비트 라인 구조체, 상기 제1 비트 라인 구조체와 제2 비트 라인 구조체 사이를 부분적으로 채우는 비아 플러그, 상기 비아 플러그의 상면 및 상기 제1 비트 라인 구조체의 상부 측벽과 접하고, 상기 제2 비트 라인 구조체의 상부와 이격된 비아 패드, 상기 비아 플러그와 상기 제1 비트 라인 구조체 사이에 배치된 제1 에어 스페이서 및 상기 비아 플러그와 상기 제2 비트 라인 구조체 사이에 배치된 제2 에어 스페이서 및 상기 제1 비트 라인 구조체의 상부 측벽 상에 배치된 제1 부분 및 상기 제1 에어 스페이서를 덮는 제2 부분을 갖는 갭 캡핑 스페이서를 포함하고, 상기 갭 캡핑 스페이서의 상기 제1 부분의 수평 폭은 상기 갭 캡핑 스페이서의 상기 제2 부분의 수평 폭보다 작은 반도체 소자가 설명된다.

Description

에어 스페이서를 갖는 반도체 소자 및 그 제조 방법{Semiconductor device having air spacer and method of fabricating the same}
본 발명은 에어 스페이서를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 도전성 패턴들 사이의 간격이 좁아지면서 도전성 패턴들 상호 간의 교란(cross talk)이 일어날 수 있으며, 절연막에 의하여 전기적으로 분리된 인접하는 도전성 패턴들 사이의 기생 커패시턴스가 증가될 수 있다. 따라서, 도전성 패턴들 사이의 기생 커패시턴스를 감소시키기 위하여, 도전성 패턴들 사이에 보다 더 낮은 유전율을 갖는 스페이서를 형성하는 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 비트 라인 구조체들 간의 기생 커패시턴스를 최소화한 반도체 소자들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 비트 라인 구조체들 간의 에어 스페이스를 갖는 반도체 소자들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자들의 제조 방법들을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판, 상기 기판 상에 이격 배치된 제1 비트 라인 구조체 및 제2 비트 라인 구조체, 상기 제1 비트 라인 구조체와 제2 비트 라인 구조체 사이를 부분적으로 채우는 비아 플러그, 상기 비아 플러그의 상면 및 상기 제1 비트 라인 구조체의 상부 측벽과 접하고, 상기 제2 비트 라인 구조체의 상부와 이격된 비아 패드, 상기 비아 플러그와 상기 제1 비트 라인 구조체 사이에 배치된 제1 에어 스페이서 및 상기 비아 플러그와 상기 제2 비트 라인 구조체 사이에 배치된 제2 에어 스페이서 및 상기 제1 비트 라인 구조체의 상부 측벽 상에 배치된 제1 부분 및 상기 제1 에어 스페이서를 덮는 제2 부분을 갖는 갭 캡핑 스페이서를 포함한다. 상기 갭 캡핑 스페이서의 상기 제1 부분의 수평 폭은 상기 갭 캡핑 스페이서의 상기 제2 부분의 수평 폭보다 작을 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판 상에 이격 배치된 비트 라인 구조체들, 상기 비트 라인 구조체들 사이의 비아 구조체, 상기 비아 구조체는 제1 측 및 제2 측을 포함하고, 상기 비아 구조체의 상기 제1 측과 상기 비트 라인 구조체의 하부 측벽 사이에 배치된 제1 에어 스페이서 및 상기 비아 구조체의 상기 제2 측과 상기 비트 라인 구조체의 하부 측벽 사이에 배치된 제2 에어 스페이서, 상기 비아 구조체의 상기 제2 측 및 상기 비아 구조체의 상기 제2 측과 인접한 상기 비트 라인 구조체의 상부 측벽 사이를 부분적으로 관통하는 패드 분리 영역 및 상기 비아 구조체의 상기 제1 측 및 상기 비아 구조체의 상기 제1 측과 인접한 상기 비트 라인 구조체의 상부 측벽 사이에 배치된 갭 캡핑 스페이서를 포함한다. 상기 갭 캡핑 스페이서는 상기 비트 라인 구조체의 상부 측벽을 따라 제1 방향으로 연장하는 제1 부분 및 상기 제2 에어 스페이서 상에 상기 제1 방향에 수직하는 제2 방향으로 연장하는 제2 부분을 포함하고, 상기 제1 부분의 수평 폭은 상기 제2 부분의 수평 폭보다 작을 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시 예에 의한 반도체 소자는 비트 라인 구조체의 상부 측벽 상에 희생 스페이서와 접촉하는 갭 캡핑 스페이서를 부가적으로 형성함으로써, 비트 라인 구조체의 하부 측벽 상에 에어 스페이서를 형성할 수 있는 경로를 확보할 수 있는 효과가 있다.
이에 따라, 본 발명의 일 실시 예에 의한 반도체 소자는 비아 패드와 비아 플러그 간의 접촉 면적을 최대화하는 동시에 비트 라인 구조체들 간의 기생 커패시턴스를 최소화하여 반도체 소자의 성능을 향상시킬 수 있는 효과가 있다.
기타 다양한 효과들은 상세한 설명 내에서 언급될 것이다.
도 1은 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 레이아웃도이다.
도 2a 내지 도 2c는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들을 설명하기 위하여 도 1의 I-I′방향 또는 II-II′방향을 따라 절단한 종단면도들(cross-sectional views)이다.
도 3a 내지 도 5f는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들의 제조 방법들을 설명하는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’및/또는 ‘포함하는(comprising)’은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', 아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들의 레이아웃도이다.
도 1을 참조하면, 본 발명의 실시 예들에 의한 반도체 소자들은 X 방향으로 연장하는 게이트 구조체들(20), 상기 X 방향에 수직하는 Y 방향으로 연장하는 비트 라인 구조체들(40), 상기 X 방향 및 상기 Y 방향에 각각 사선의(diagonal) Z 방향으로 연장하는 바(bar) 모양의 액티브 영역들(11)을 포함할 수 있다. 상기 비트 라인 구조체들(40)은 상기 액티브 영역들(11)의 일부와 수직으로 중첩할 수 있다. 상기 반도체 소자들은 상기 액티브 영역들(11)의 다른 일부와 수직으로 중첩하는 비아 구조체들(60)을 더 포함할 수 있다.
도 2a는 본 발명의 일 실시 예에 의한 반도체 소자를 설명하기 위하여 도 1의 I-I′방향 및 II-II′방향을 따라 절단한 종단면도들이다.
도 2a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100A)는 기판(10), 상기 기판(10) 내에 형성되고 액티브 영역들(11)을 정의하는 소자 분리 영역(12), 소스/드레인 영역들(15), 게이트 구조체들(20), 비트 라인 구조체들(40), 비아 구조체들(60), 및 커패시터 구조체들(80)을 포함할 수 있다. 상기 반도체 소자(100A)는 상기 비트 라인 구조체들(40)의 측벽들 상의 내측 스페이서들(51), 외측 스페이서들(52), 에어 스페이서들(55) 및 갭 캡핑 스페이서들(53)을 더 포함할 수 있다. 비아 구조체들(60)은 비아 플러그들(61) 및 상기 비아 플러그들(61) 상의 비아 패드들(63)을 포함할 수 있다. 상기 반도체 소자(100A)는 상기 비아 패드들(63)을 전기적으로 분리하는 패드 분리 영역들(70)을 더 포함할 수 있다.
상기 기판(10)은 실리콘 웨이퍼 또는 SOI(silicon on insulator) 웨이퍼와 같은 단결정 반도체 기판을 포함할 수 있다.
상기 소자 분리 영역(12)은 상기 기판(10) 내에 형성된 소자 분리 트렌치(12a) 및 상기 소자 분리 트렌치(12a) 내에 채워진 소자 분리 절연물(12b)을 포함할 수 있다. 상기 소자 분리 절연물(12b)은 실리콘 산화물 (SiO2)을 포함할 수 있다.
상기 액티브 영역들(11)은 상기 비트 라인 구조체들(40)과 수직으로 중첩하는 부분들 및 상기 비아 구조체들(60)과 수직으로 중첩하는 부분들을 포함할 수 있다. 상기 액티브 영역들(11)은 상기 기판(10)으로부터 돌출할 수 있다.
상기 소스/드레인 영역들(15)은 제1 소스/드레인 영역들(15A) 및 제2 소스/드레인 영역들(15B)을 포함할 수 있다. 예를 들어, 상기 제1 소스/드레인 영역들(15A)은 상기 액티브 영역들(11)의 일부 상에 형성될 수 있다. 상기 제2 소스/드레인 영역들(15B)은 상기 액티브 영역들(11)의 다른 일부 상에 형성될 수 있다. 상기 제1 소스/드레인 영역들(15A)은 상기 비트 라인 구조체들(40)과 접촉하고, 상기 제2 소스/드레인 영역들(15B)은 상기 비아 구조체들(60)과 접촉할 수 있다.
상기 게이트 구조체들(20)은 게이트 절연 패턴들(22), 게이트 전극 패턴들(24), 및 게이트 캡핑 패턴들(26)을 포함할 수 있다. 상기 게이트 구조체들(20)은 상기 기판(10) 내에 매립될(buried) 수 있다.
상기 게이트 절연 패턴들(22)은 상기 액티브 영역들(11)의 상면들 및 측면들 상에 컨포멀하게 형성될 수 있다. 상기 게이트 절연 패턴들(22)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상기 금속 산화물은 하프늄 산화물, 알미늄 산화물, 또는 티타늄 산화물 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극 패턴들(24)은 상기 액티브 영역들(11)을 가로지르며 상기 소자 분리 영역들(12) 상으로 연장되도록 형성될 수 있다. 상기 게이트 전극 패턴들(24)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN) 같은 금속 질화물, 텅스텐 또는 구리 같은 금속 중 하나 이상을 포함할 수 있다. 상기 게이트 전극 패턴들(24)은 디램(DRAM) 등과 같은 메모리 소자의 워드라인들일 수 있다.
상기 게이트 캡핑 패턴들(26)은 상기 게이트 전극 패턴들(24) 상에 형성될 수 있다. 상기 게이트 캡핑 패턴들(26)은 실리콘 질화물을 포함할 수 있다.
상기 비트 라인 구조체들(40)은 비트 라인 콘택 패턴들(42), 비트 라인 배리어 패턴들(44), 비트 라인 전극 패턴들(46), 및 비트 라인 캡핑 패턴들(48)을 포함할 수 있다.
상기 비트 라인 콘택 패턴들(42)은 상기 액티브 영역들(11)들의 일부와 접촉할 수 있다. 예를 들어, 상기 비트 라인 콘택 패턴들(42)의 일부는 상기 제1 소스/드레인 영역들(15A)과 접촉할 수 있다. 상기 제1 소스/드레인 영역들(15A)과 접촉하는 상기 비트 라인 콘택 패턴들(42)의 하면들은 상기 제1 소스/드레인 영역들(15A)과 접촉하지 않는 상기 비트 라인 콘택 패턴들(42)의 하면들보다 낮은 레벨에 위치할 수 있다. 상기 비트 라인 콘택 패턴들(42)은 폴리실리콘을 포함할 수 있다.
상기 비트 라인 배리어 패턴들(44)은 상기 비트 라인 콘택 패턴들(42) 상에 형성될 수 있다. 상기 비트 라인 배리어 패턴들(44)은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리사이드(TiSi), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 실리사이드(TaSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 텅스텐 질화물(WN), 또는 텅스텐 실리사이드(WSi) 같은 금속 또는 금속 화합물을 포함할 수 있다.
상기 비트 라인 전극 패턴들(46)은 상기 비트 라인 배리어 패턴들(44) 상에 형성될 수 있다. 상기 비트 라인 전극 패턴들(46)은 텅스텐 또는 구리 같은 금속을 포함할 수 있다.
상기 비트 라인 캡핑 패턴들(48)은 상기 비트 라인 전극 패턴들(46) 상에 형성될 수 있다. 상기 비트 라인 캡핑 패턴들(48)은 상기 패드 분리 영역들(70)에 의해 부분적으로 리세스된 부분들과 상기 비아 패드들(63)에 의해 부분적으로 덮인 부분들을 포함할 수 있다. 상기 비트 라인 캡핑 패턴들(48)은 실리콘 질화물을 포함할 수 있다.
상기 비트 라인 콘택 패턴들(42)의 측벽들, 상기 비트 라인 배리어 패턴들(44)의 측벽들, 상기 비트 라인 전극 패턴들(46)의 측벽들, 및 상기 비트 라인 캡핑 패턴들(48)의 측벽들은 수직으로 정렬될 수 있다.
상기 비트 라인 구조체들(40)은 상기 게이트 구조체들(20)과 수직으로 중첩하지 않는 제1 부분들(40_1) 및 상기 게이트 구조체들(20)과 수직으로 중첩하는 제2 부분들(40_2)을 포함할 수 있다. 예를 들어, 도 1을 참조하면, 상기 비트 라인 구조체들(40)의 제1 부분들(40_1)은 상기 게이트 구조체들(20) 사이에 위치한 부분들일 수 있고, 상기 비트 라인 구조체들(40)의 제2 부분들(40_2)은 상기 게이트 구조체들(20)과 교차하는 부분들일 수 있다. 상기 비트 라인 구조체들(40)의 상기 제1 부분들(40_1)의 상면들은 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2)의 상면들보다 높은 레벨에 위치할 수 있다.
상기 비아 구조체들(60)은 상기 제2 소스/드레인 영역들(15B)과 상기 커패시터 구조체들(80)을 전기적으로 연결할 수 있다. 상기 비아 구조체들(60)은 비아 플러그들(61) 및 비아 패드들(63)을 포함할 수 있다.
상기 비아 플러그들(61)은 상기 제2 소스/드레인 영역들(15B)과 직접적으로 접촉할 수 있다. 상기 비아 플러그들(61)은 폴리실리콘을 포함할 수 있다. 상기 비아 플러그들(61)은 상기 비트 라인 구조체들(40)의 상기 제1 부분들(40_1) 사이의 상기 게이트 구조체들(20) 사이에 위치할 수 있다. 상기 비아 플러그들(61)은 제1 측벽들 및 제2 측벽들을 포함할 수 있다. 예를 들어, 상기 비아 플러그들(61)의 상기 제1 측벽들은 상기 패드 분리 영역들(70)과 수직으로 중첩하지 않을 수 있고, 및 상기 비아 플러그들(61)의 상기 제2 측벽들은 상기 패드 분리 영역들(70)과 수직으로 중첩할 수 있다.
상기 비아 패드들(63)은 상기 비아 플러그들(61) 상에 형성될 수 있다. 상기 비아 패드들(63)은 비아 배리어 패턴들(63L) 및 비아 전극 패턴들(63U)을 포함할 수 있다.
상기 비아 배리어 패턴들(63L)은 상기 비아 플러그들(61)의 상면들, 상기 외측 스페이서들(52)의 외측 면들, 상기 갭 캡핑 스페이서들(53)의 외측 면들, 상기 내측 스페이서들(51)의 상면들 및 상기 비트 라인 구조체들(40)의 상면들 상에 컨포멀하게 형성될 수 있다. 상기 비아 배리어 패턴들(63L)의 일부는 상기 패드 분리 영역들(70)의 하면들과 상기 외측 스페이서들(52)의 상면들 사이로 연장할 수 있다. 상기 비아 배리어 패턴들(63L)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 또는 기타 금속 질화물 중 하나 이상을 포함할 수 있다.
상기 비아 전극 패턴들(63U)은 상기 비아 배리어 패턴들(63L) 상에 형성될 수 있다. 상기 비아 전극 패턴들(63U)은 텅스텐(W) 또는 구리(Cu) 같은 금속 물질을 포함할 수 있다. 상기 각 비아 전극 패턴(63U)은 상기 비트 라인 구조체들(40) 사이에 위치한 하부 비아 전극 패턴 및 상기 비트 라인 구조체들(40)의 상면보다 높은 레벨에 위치한 상부 비아 전극 패턴을 포함할 수 있다. 상기 상부 비아 전극 패턴의 수평 폭은 상기 하부 비아 전극 패턴의 수평 폭보다 클 수 있다. 상기 콘택 전극 패턴(63U)의 상부는 상기 비트 라인 구조체들(40)의 상면들을 부분적으로 덮을 수 있다.
일 실시 예에서, 상기 비아 구조체들(60)은 상기 비아 플러그들(61)과 상기 비아 패드들(63) 사이의 실리사이드 패턴들을 더 포함할 수 있다. 상기 실리사이드 패턴들은 티타늄 실리사이드(TiSi), 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi) 또는 기타 금속 실리사이드를 포함할 수 있다.
상기 패드 분리 영역들(70)은 상기 비트 라인 구조체들(40)의 일 측벽들과 상기 비아 패드들(63) 사이의 경계면들을 부분적으로 관통하도록 형성될 수 있다. 상기 패드 분리 영역들(70)의 상면들과 상기 비아 패드들(63)의 상면들은 실질적으로 공면을 이룰 수 있다. 상기 패드 분리 영역들(70)은 상기 비아 패드들(63)과 상기 비트 라인 구조체들(40)의 경계면들을 부분적으로 관통하는 패드 분리 트렌치들(71) 및 상기 패드 분리 트렌치들(71) 내에 채워진 패드 분리 절연물(73)을 포함할 수 있다.
상기 패드 분리 트렌치들(71)은 상기 비아 전극 패턴들(63U)의 상면들로부터 상기 기판(10)을 향하여 연장될 수 있다. 상기 패드 분리 트렌치들(71)의 바닥면들은 상기 외측 스페이서들(52)의 상면들보다 높은 레벨에 위치할 수 있다. 이에 따라, 상기 비아 배리어 패턴들(63L)의 일부는 상기 패드 분리 트렌치들(71)의 하면들과 상기 외측 스페이서들(52)의 상면들 사이로 연장될 수 있다. 상기 패드 분리 트렌치들(71)에 의해 상기 비트 라인 구조체들(40)의 상기 비트 라인 캡핑 패턴들(48)의 상부들 및 상기 비트 라인 구조체들(40)의 측벽들 상의 상기 내측 스페이서들(51)의 상부들이 부분적으로 리세스될 수 있다. 상기 패드 분리 절연물(73)은 상기 패드 분리 트렌치(71)들과 수직으로 중첩하는 상기 내측 스페이서들(51)과 외측 스페이서들(52)의 사이로 연장될 수 있다. 상기 패드 분리 절연물(73)은 실리콘 질화물 (SiN)을 포함할 수 있다.
상기 내측 스페이서들(51)은 상기 비트 라인 구조체들(40)의 측벽들 상에 컨포멀하게 형성될 수 있다. 상기 내측 스페이서들(51)은 상기 패드 분리 영역들(70)과 수직으로 중첩하는 내측 스페이서들(51) 및 상기 비아 패드들(63)과 수직으로 중첩하는 내측 스페이서들(51)을 포함할 수 있다. 상기 패드 분리 영역들(70)과 수직으로 중첩하는 상기 내측 스페이서들(51)의 상면들은 상기 비아 패드들(63)과 수직으로 중첩하는 상기 내측 스페이서들(51)의 상면들보다 낮은 레벨에 위치할 수 있다. 상기 비아 패드들(63)과 수직으로 중첩하는 내측 스페이서들(51)의 상면들은 상기 비트 라인 구조체들(40)의 상면들과 실질적으로 공면을 이룰 수 있다. 상기 내측 스페이서들(51)은 실리콘 질화물 (SiN)을 포함할 수 있다.
상기 외측 스페이서들(52)은 상기 비트 라인 구조체들(40)의 상기 측벽들 상에 상기 내측 스페이서들(51)과 이격되도록 형성될 수 있다. 상기 외측 스페이서들(52)의 상면들은 상기 비트 라인 구조체들(40)의 상면들 및 상기 내측 스페이서들(51)의 상면들보다 낮은 레벨에 위치할 수 있다. 또한, 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2)의 측벽들 상의 상기 외측 스페이서들(52)의 상면들은 상기 비트 라인 구조체들(40)의 상기 제1 부분들(40_1)의 측벽들 상의 상기 외측 스페이서들(52)의 상면들보다 높은 레벨에 위치할 수 있다. 상기 외측 스페이서들(52)은 실리콘 질화물 (SiN)을 포함할 수 있다.
상기 에어 스페이서들(55)은 상기 비트 라인 구조체들(40)의 상기 측벽들 상에 상기 내측 스페이서들(51)과 상기 외측 스페이서들(52) 사이에 형성될 수 있다. 상기 에어 스페이서들(55)의 상단부들은 상기 비트 라인 구조체들(40)의 상면들보다 낮은 레벨에 위치할 수 있다. 또한, 상기 에어 스페이서들(55) 중 상기 패드 분리 영역들(70)과 수직으로 중첩하는 에어 스페이서들(55)의 상단부들은 상기 비아 패드들(63)과 수직으로 중첩하는 에어 스페이서들(55)의 상단부들보다 낮은 레벨에 위치할 수 있다. 또한, 상기 비아 패드들(63)과 수직으로 중첩하는 상기 외측 스페이서들(52)의 상면들과 상기 에어 스페이서들(55)의 상단부들은 실질적으로 공면을 이룰 수 있다. 또한, 상기 패드 분리 영역들(70)과 수직으로 중첩하는 상기 외측 스페이서들(52)의 상면들은 상기 에어 스페이서들(55)의 상면들보다 높은 레벨에 위치할 수 있다.
상기 갭 캡핑 스페이서들(53)은 상기 비아 패드들(63)과 수직으로 중첩하는 상기 내측 스페이서들(51)의 외측 면들, 상기 에어 스페이서들(55)의 상단부들, 및 상기 외측 스페이서들(52)의 상면들과 상기 비아 패드들(63)의 상기 비아 배리어 패턴들(63L) 사이에 형성될 수 있다. 상기 갭 캡핑 스페이서들(53)은 상기 비트 라인 구조체들(40)의 측벽들 상에 배치된 제1 부분들(53_1)과 상기 에어 스페이서들(55)의 상단부들 및 상기 외측 스페이서들(52)의 상면들 상에 배치된 제2 부분들(53_2)을 포함할 수 있다. 상기 갭 캡핑 스페이서들(53)의 상기 제1 부분들(53_1)의 수평 폭들은 상기 갭 캡핑 스페이서들(53)의 상기 제2 부분들(53_2)의 수평 폭들보다 작을 수 있다. 상기 갭 캡핑 스페이서들(53)의 상기 제1 부분들(53_1)의 수직 길이는 상기 갭 캡핑 스페이서들(53)의 상기 제2 부분들(53_2)의 수직 길이보다 클 수 있다. 상기 갭 캡핑 스페이서들(53)의 상기 제2 부분들(53_2)은 상기 에어 스페이서들(55)의 상단부들과 상기 제2 스페이서들(52)의 상면들을 완전히 덮을 수 있다.
상기 갭 캡핑 스페이서들(53)의 상기 제1 부분들(53_1)과 상기 갭 캡핑 스페이서들(53)의 상기 제2 부분들(53_2)의 연결 부분은 라운드 모양을 가질 수 있다. 상기 갭 캡핑 스페이서들(53)은 상기 내측 스페이서들(51) 및 상기 외측 스페이서들(52)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 갭 캡핑 스페이서들(53)은 붕소를 포함하는 실리콘 질화물(silicon boronitride, SiBN)를 포함할 수 있다.
상기 커패시터 구조체들(80)은 커패시터 하부 전극들(81), 커패시터 유전층(83), 및 커패시터 상부 전극(85)을 포함할 수 있다.
상기 커패시터 하부 전극들(81)은 상기 비아 구조체들(60)과 전기적으로 연결될 수 있다. 상기 커패시터 하부 전극들(81)은 상기 비아 구조체들(60)의 상기 비아 패드들(63)과 접촉할 수 있다. 상기 커패시터 하부 전극들(81)은 도핑된 다결정 실리콘, 금속, 또는 금속 화합물 같은 전도체를 포함할 수 있다.
상기 커패시터 유전층(83)은 상기 커패시터 하부 전극들(81)의 표면들을 컨포멀하게 덮을 수 있다. 예를 들어, 상기 커패시터 유전층(83)은 상기 커패시터 하부 전극들(81)의 상면들 및 측면들 상에 컨포멀하게 형성될 수 있다. 상기 커패시터 유전층(83)은 하프늄 산화물 (HfxOy), 알루미늄 산화물 (AlxOy), 티타늄 산화물 (TixOy), 탄탈륨 산화물 (TaxOy), 루데늄 산화물 (RuxOy), 또는 란탄 산화물 (LaxOy)같은 금속 산화물, 또는 실리콘 산화물 및 실리콘 질화물 중 어느 하나를 포함할 수 있다.
상기 커패시터 상부 전극(85)은 상기 커패시터 유전층(83) 상에 컨포멀하게 형성될 수 있다. 상기 커패시터 상부 전극(85)은 금속 또는 금속 화합물을 포함할 수 있다.
상기 반도체 소자(100A)는 상기 소스/드레인 영역들(15) 및 상기 게이트 구조체들(20) 상의 제1 하부 층간 절연층(31) 및 상기 제1 하부 층간 절연층(31) 상의 제2 하부 층간 절연층(32)을 더 포함할 수 있다. 예를 들어, 상기 제1 하부 층간 절연층(31)은 실리콘 산화물을 포함하고, 상기 제2 하부 층간 절연층(32)은 실리콘 질화물을 포함할 수 있다. 상기 제1 하부 층간 절연층(31) 및 상기 제2 하부 층간 절연층(32)은 상기 비트 라인 구조체들(40) 및 상기 비아 플러그들(61)에 의해 부분적으로 관통될 수 있다.
상기 반도체 소자(100A)는 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2) 사이를 채우는 중간 층간 절연층(37)을 더 포함할 수 있다. 구체적으로, 상기 중간 층간 절연층(37)은 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2)의 측벽들 상의 상기 외측 스페이서들(52)에 의해 정의되는 공간을 채울 수 있다. 상기 중간 층간 절연층(37)은 실리콘 질화물을 포함할 수 있다. 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2)의 상면들, 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2)의 측벽들 상의 상기 내측, 및 외측 스페이서들(51, 52)의 상면들, 및 상기 중간 층간 절연층(37)의 상면은 실질적으로 공면을 이룰 수 있다. 또한, 상기 중간 층간 절연층(37)의 상면은 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2)의 측벽들 상의 상기 에어 스페이서들(55)의 상단부들보다 높은 레벨에 위치할 수 있다.
상기 반도체 소자(100A)는 상기 패드 분리 영역들(70)과 상기 커패시터 구조체들(80) 사이에 배치된 식각 정지층(39)을 더 포함할 수 있다. 상기 식각 정지층(39)은 상기 비아 패드들(63)의 상기 비아 전극 패턴들(63U)의 일부 상으로 연장될 수 있다. 상기 식각 정지층(39)은 실리콘 질화물 (SiN)을 포함할 수 있다.
상기 반도체 소자(100A)는 상기 커패시터 구조체들(80)을 덮는 커패시터 캡핑 절연층(90)을 더 포함할 수 있다. 상기 커패시터 캡핑 절연층(90)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 2b는 본 발명의 일 실시 예에 의한 반도체 소자를 설명하기 위하여 도 1의 I-I′방향 및 II-II′방향을 따라 절단한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 2b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100B)는 비트 라인 구조체들(40)의 상부 측벽들과 중첩하는 하부 패드 분리 영역들(70L) 및 상기 비트 라인 구조체들(40)의 상면들보다 높은 레벨에 위치하는 상부 패드 분리 영역들(70U)을 포함하는 패드 분리 영역들(70)을 포함할 수 있다.
상기 하부 패드 분리 영역들(70L)의 수평 폭들은 상기 상부 패드 분리 영역들(70U)의 수평 폭들보다 클 수 있다. 상기 하부 패드 분리 영역들(70L)은 상기 비아 패드들(63)과 접촉하는 제1 측면들 및 상기 비트 라인 구조체들(40)의 비트 라인 캡핑 패턴들(48)과 접촉하는 제2 측면들을 포함할 수 있다. 상기 상부 패드 분리 영역들(70U)은 상기 하부 패드 분리 영역들(70L)의 상기 제1 측면들과 수직으로 정렬되는 제1 측면들 및 상기 하부 패드 분리 영역들(70L)의 상기 제2 측면들과 수직으로 정렬되지 않는 제2 측면들을 포함할 수 있다.
상기 패드 분리 영역들(70)은 비아 패드들(63)과 접하는 제1 바닥면들(B1) 및 상기 비트 라인 구조체들(40)과 접하는 제2 바닥면들(B2)을 포함할 수 있다. 상기 하부 패드 분리 영역들(70L)의 제1 바닥면들(B1)은 상기 하부 패드 분리 영역들(70U)의 제2 바닥면들(B2)보다 높은 레벨에 위치할 수 있다.
또한, 본 실시 예에 의한 반도체 소자(100B)에서 갭 캡핑 스페이서들(53)은 내측 스페이서들(51) 및 외측 스페이서들(52)과 동일한 물질을 포함할 수 있다. 예를 들어, 갭 캡핑 스페이서들(53)은 실리콘 질화물 (SiN)을 포함할 수 있다.
도 2c는 본 발명의 일 실시 예에 의한 반도체 소자를 설명하기 위하여 도 1의 I-I′방향 및 II-II′방향을 따라 절단한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 2c를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100C)는 비트 라인 구조체들(40)의 측벽들 상에 배치된 제1 부분들(53_1) 및 에어 스페이서들(55)의 상단부들 외측 스페이서들(52)의 상면들을 덮는 제2 부분들(53_2)을 포함하는 갭 캡핑 스페이서들(53)을 포함할 수 있다. 상기 갭 캡핑 스페이서들(53)의 상기 제1 부분들(53_1)과 상기 갭 캡핑 스페이서들(53)의 상기 제2 부분들(53_2)의 연결 부분은 계단 형상을 가질 수 있다. 상기 갭 캡핑 스페이서들(53)은 상기 내측 스페이서들(51) 및 상기 외측 스페이서들(52)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 갭 캡핑 스페이서들(53)은 산화 알루미늄 (AlO) 또는 산화 티타늄 (TiO) 중 적어도 하나를 포함할 수 있다.
또한, 비트 라인 구조체들(40)의 제2 부분들(40_2)의 측벽들 상의 에어 스페이서들(55)의 상단부들 상에 배치된 갭 캡핑 패턴들(38)을 포함할 수 있다. 상기 갭 캡핑 패턴들(38)은 실리콘 질화물 (SiN)을 포함할 수 있다.
도 3a 내지 도 3l은 본 발명의 일 실시 예에 의한 반도체 소자를 제조하는 방법을 설명하기 위하여 도 1의 I-I′및 II-II′방향을 따라 절단한 종단면도들이다.
도 3a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100A)를 제조하는 방법은 기판(10)을 준비하고, 상기 기판(10) 내에 액티브 영역들(11)을 정의하는 소자 분리 영역들(12)을 형성하고, 상기 기판(10) 내에 게이트 구조체들(20) 및 소스/드레인 영역들(15)을 형성하고, 상기 기판(10) 상에 제1 하부 층간 절연 층(31) 및 제2 하부 층간 절연층(32)을 형성하고, 및 상기 기판(10) 상에 비트 라인 구조체들(40)을 형성하는 것을 포함할 수 있다.
상기 기판(10)은 실리콘 웨이퍼 또는 SOI(silicon on insulator) 웨이퍼와 같은 단결정 반도체 기판을 포함할 수 있다.
상기 소자 분리 영역들(12)을 형성하는 것은 STI(Shallow Trench Isolation) 공정을 수행하는 것을 포함할 수 있다. 상기 STI 공정은 상기 기판(10) 내에 소자 분리 트렌치(12a)를 형성하고, 상기 소자 분리 트렌치(12a) 내에 소자 분리 절연물(12b)을 채우는 것을 포함할 수 있다. 상기 소자 분리 절연물(12b)은 실리콘 산화물 (SiO2)을 포함할 수 있다.
상기 게이트 구조체들(20)을 형성하는 것은 상기 액티브 영역들(11)을 가로지르고 상기 소자 분리 영역들(12) 상으로 연장되는 게이트 트렌치들을 형성하고, 상기 게이트 트렌치들에 의해 노출된 상기 액티브 영역들(11)의 표면 상에 게이트 절연 패턴들(22)을 형성하고, 상기 게이트 절연 패턴들(22) 및 상기 게이트 트렌치들에 의해 노출된 상기 소자 분리 영역들(12) 상에 상기 게이트 트렌치들을 부분적으로 채우는 게이트 전극 패턴들(24)을 형성하고, 및 상기 게이트 전극 패턴들(24) 상에 상기 게이트 트렌치들을 완전히 채우는 게이트 캡핑 패턴들(26)을 형성하는 것을 포함할 수 있다.
상기 게이트 절연 패턴들(22)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 금속 산화물 중 하나 이상을 포함할 수 있다. 상기 금속 산화물은 하프늄 산화물 (HfxOy), 알루미늄 산화물 (AlxOy), 지르코늄 산화물 (ZrxOy), 란타늄 산화물 (LaxOy), 또는 티타늄 산화물 (TixOy) 중 하나 이상을 포함할 수 있다. 상기 게이트 전극 패턴들(24)은 티타늄 질화물 (TiN), 탄탈륨 질화물 (TaN), 텅스텐 (W), 또는 구리 (Cu) 중 하나 이상을 포함할 수 있다. 상기 게이트 캡핑 패턴들(26)은 실리콘 질화물 (SiN)을 포함할 수 있다.
상기 소스/드레인 영역들(15)을 형성하는 것은 이온 주입 공정을 수행하여 상기 액티브 영역들(11) 내에 불순물 이온을 주입하는 것을 포함할 수 있다. 상기 소스/드레인 영역들(15)은 제1 소스/드레인 영역들(15A) 및 제2 소스/드레인 영역들(15B)을 포함할 수 있다. 예를 들어, 상기 제1 소스/드레인 영역들(15A)은 상기 비트 라인 구조체들(40)과 접촉할 수 있고, 상기 제2 소스/드레인 영역들(15B)은 후술될 비아 구조체들(60, 도 2a 참조)과 접촉할 수 있다. 상기 소스/드레인 영역들(15)의 상면들은 상기 게이트 전극 패턴들(24)의 상면들보다 높은 레벨에 위치할 수 있다.
상기 제1 하부 층간 절연 층(31)은 증착 공정을 수행하여 상기 기판(10) 상에 상기 게이트 구조체들(20), 상기 소스/드레인 영역들(15), 및 상기 소자 분리 영역들(12)을 덮도록 전면적으로 형성될 수 있다. 상기 제1 하부 층간 절연 층(31)은 실리콘 산화물 (SiO2)을 포함할 수 있다.
상기 제2 하부 층간 절연 층(32)은 증착 공정을 수행하여 상기 제1 하부 층간 절연 층(31) 상에 전면적으로 형성될 수 있다. 상기 제2 하부 층간 절연 층(32)은 실리콘 질화물 (SiN)을 포함할 수 있다.
상기 비트 라인 구조체들(40)을 형성하는 것은 에칭 공정을 수행하여 상기 제2 하부 층간 절연 층(32), 상기 제1 하부 층간 절연 층(31), 및 상기 소스/드레인 영역들(15)의 상기 제1 소스/드레인 영역들(15A)의 상부들을 부분적으로 제거하여 상기 제1 소스/드레인 영역들(15A)의 표면들을 노출시키는 리세스 영역들을 형성하고, 증착 공정을 수행하여 상기 제2 하부 층간 절연 층(32) 상에 상기 리세스 영역들을 채우는 비트 라인 콘택 층을 형성하고, 증착 공정을 수행하여 상기 비트 라인 콘택 층 상에 비트 라인 배리어 층, 비트 라인 전극 층, 및 비트 라인 캡핑 층을 순차적으로 형성하고, 및 에칭 공정을 수행하여 상기 비트 라인 캡핑 층, 상기 비트 라인 전극 층, 상기 비트 라인 배리어 층, 및 상기 비트 라인 콘택 층을 패터닝하여 비트 라인 콘택 패턴들(42), 비트 라인 배리어 패턴들(44), 비트 라인 전극 패턴들(46), 및 비트 라인 캡핑 패턴들(48)을 형성하는 것을 포함할 수 있다.
상기 비트 라인 구조체들(40)의 일부는 상기 제1 소스/드레인 영역들(15A)과 접촉하고, 상기 비트 라인 구조체들(40)의 다른 일부는 상기 제1 소스/드레인 영역들(15A)과 접촉하지 않고 상기 제2 하부 층간 절연층(32)과 접촉할 수 있다. 또한, 상기 비트 라인 구조체들(40)은 상기 게이트 구조체들(20)과 수직으로 중첩하지 않는 제1 부분들(40_1) 및 상기 게이트 구조체들(20)과 수직으로 중첩하는 제2 부분들(40_2)을 포함할 수 있다. 예를 들어, 도 1을 참조하면, 상기 비트 라인 구조체들(40)의 상기 제1 부분들(40_1)은 상기 게이트 구조체들(20) 사이에 위치한 부분들일 수 있고, 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2)은 상기 게이트 구조체들(20) 상에 위치한 부분들일 수 있다.
상기 비트 라인 콘택 패턴들(42)은 폴리실리콘(poly-silicon)을 포함할 수 있다. 상기 비트 라인 배리어 패턴들(44)은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리사이드(TiSi), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 실리사이드(TaSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 텅스텐 질화물(WN), 또는 텅스텐 실리사이드(WSi) 같은 금속 또는 금속 화합물을 포함할 수 있다. 상기 비트 라인 전극 패턴들(46)은 텅스텐 (W) 또는 구리 (Cu) 같은 금속을 포함할 수 있다. 상기 비트 라인 캡핑 패턴들(48)은 실리콘 질화물 (SiN)을 포함할 수 있다.
이어서, 도 3a를 계속 참조하면, 상기 방법은 상기 비트 라인 구조체들(40)의 측벽들 상에 내측 스페이서들(51) 및 희생 스페이서들(56)을 형성하고, 상기 비트 라인 구조체들(40)의 상면들 및 상기 희생 스페이서들(56)의 외측 면들 및 상기 제2 하부 층간 절연 층(32)의 표면을 덮는 외측 스페이서 물질 층(52a)을 형성하고, 및 상기 비트 라인 구조체들(40) 사이를 채우는 희생 막(35)을 형성하는 것을 포함할 수 있다.
상기 내측 스페이서들(51) 및 상기 희생 스페이서들(56)을 형성하는 것은 증착 공정을 수행하여 상기 비트 라인 구조체들(40)의 상면들 및 측벽들 및 상기 제2 하부 층간 절연 층(32)의 표면 상에 내측 스페이서 물질 층 및 희생 스페이서 물질 층을 순차적으로 컨포멀하게 형성하고, 및 에칭 공정을 수행하여 상기 비트 라인 구조체들(40)의 상면들 및 상기 제2 하부 층간 절연 층(32)의 표면 상에 형성된 상기 내측 스페이서 물질 층 및 희생 스페이서 물질 층을 제거하는 것을 포함할 수 있다. 상기 내측 스페이서 물질 층은 실리콘 질화물 (SiN)을 포함할 수 있다. 상기 희생 스페이서 물질 층은 실리콘 산화물 (SiO2)을 포함할 수 있다.
상기 외측 스페이서 물질 층(52a)은 증착 공정을 수행하여 상기 비트 라인 구조체들(40)의 상면들, 상기 희생 스페이서들(56)의 외측 면들 및 상기 제2 하부 층간 절연 층(32)의 표면 상에 컨포멀하게 형성될 수 있다. 상기 외측 스페이서 물질 층(52a)은 실리콘 질화물 (SiN)을 포함할 수 있다.
상기 희생 막(35)은 증착 공정을 수행하여 상기 외측 스페이서 물질 층(52a) 상에 상기 비트 라인 구조체들(40)의 사이를 채우는 희생 절연물 층을 형성하고, 평탄화 공정을 수행하여 상기 비트 라인 구조체들(40)의 상면들 상의 상기 외측 스페이서 물질 층(52a)이 노출되도록 상기 희생 절연물 층을 제거하는 것을 포함할 수 있다. 상기 희생 막(35)은 실리콘 산화물 (SiO2)을 포함할 수 있다.
도 3b를 참조하면, 상기 방법은 상기 희생 막(35)을 패터닝하여 상기 비트 라인 구조체들(40) 사이에 홀들(H)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 홀들(H)은 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2) 사이에 형성될 수 있다. 즉, 상기 홀들(H)은 상기 게이트 구조체들(20)과 수직으로 중첩하는 상기 비트 라인 구조체들(40) 사이에 형성될 수 있다.
상기 희생 막(35)을 패터닝하는 것은 상기 희생 막(35)을 갖는 상기 기판(10) 상에 상기 비트 라인 구조체들(40)의 상기 제1 부분들(40_1) 및 상기 비트 라인 구조체들(40)의 상기 제1 부분들(40_1) 사이의 희생 막(35)은 덮고 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2) 및 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2) 사이의 희생 막(35)은 노출시키는 마스크 패턴(M)을 형성하고, 에칭 공정을 수행하여 상기 노출된 희생 막(35)을 제거하는 것을 포함할 수 있다. 상기 마스크 패턴(M)은 실리콘 산화물 (SiO2)을 포함할 수 있다.
도 3c를 참조하면, 상기 방법은 상기 홀들(H)을 채우고 상기 비트 라인 구조체들(40)을 덮는 중간 층간 절연층(37)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 중간 층간 절연층(37)은 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2)의 사이를 채우고, 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2)의 상면들을 덮도록 형성될 수 있다. 상기 중간 층간 절연층(37)을 형성하는 것은 증착 공정을 수행하여 상기 기판(10) 상에 상기 홀들(H)을 채우는 절연 물질 층을 형성하고, 평탄화 공정을 수행하여 상기 마스크 패턴(M)이 노출될때까지 상기 절연 물질 층을 제거하는 것을 포함할 수 있다. 이에 따라, 이 공정에서 상기 중간 층간 절연층(37)의 상면과 상기 마스크 패턴(M)의 상면은 실질적으로 공면을 이룰 수 있다. 또한, 상기 중간 층간 절연층(37)의 상면은 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2)의 상면들보다 높은 레벨에 위치할 수 있다. 상기 중간 층간 절연층(37)은 실리콘 질화물 (SiN)을 포함할 수 있다.
도 3d를 참조하면, 상기 방법은 상기 중간 층간 절연층(37)을 식각 마스크로 이용하여 상기 마스크 패턴(M) 및 상기 비트 라인 구조체들(40)의 상기 제1 부분들(40_1) 사이의 상기 희생 막(35, 도 3c 참조), 상기 희생 막(35)의 하부의 상기 외측 스페이서 물질 층(52a), 상기 제2 하부 층간 절연 층(32), 및 상기 제1 하부 층간 절연 층(31)을 제거하여 콘택 홀들(CH)을 형성하고, 및 상기 콘택 홀들(CH)을 부분적으로 채우는 비아 플러그들(61)을 형성하는 것을 포함할 수 있다. 이 공정에서, 상기 비트 라인 구조체들(40)의 측벽들 상의 상기 희생 스페이서들(56)상에 배치되는 외측 스페이서들(52)이 형성될 수 있다. 상기 콘택 홀들(CH)의 내벽들로 상기 외측 스페이서들(52)의 외측 면들, 상기 제1 하부 층간 절연 층(31)의 측면들 및 상기 제2 하부 층간 절연 층(32)의 측면들이 노출될 수 있다. 또한, 상기 콘택 홀들(CH)의 바닥면들은 상기 기판(10)의 내부를 향하여 리세스될 수 있다. 이에 따라, 상기 콘택 홀들(CH)의 바닥면들로 상기 제2 소스/드레인 영역들(15B)의 일부 및 상기 소자 분리 영역들(12)의 일부가 노출될 수 있다.
상기 비아 플러그들(61)을 형성하는 것은 증착 공정을 수행하여 상기 기판(10) 상에 상기 콘택 홀들(CH)을 채우는 비아 플러그 물질 층을 형성하고, 및 에치-백(etch-back) 공정을 수행하여 상기 비아 플러그 물질 층을 부분적으로 제거하는 것을 포함할 수 있다. 상기 비아 플러그 물질 층은 폴리실리콘 (poly-silicon)을 포함할 수 있다.
도 3e를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 비아 플러그들(61)의 상면들 보다 높은 레벨에 위치하는 희생 스페이서들(56) 및 외측 스페이서들(52)을 제거하여 상부 홀들(UH)을 형성하는 것을 포함할 수 있다. 이에 따라, 상기 비아 플러그들(61)의 상면들보다 높은 레벨에 위치한 상기 비트 라인 구조체들(40) 사이의 거리들은 증가할 수 있다. 즉, 상기 상부 홀들(UH)의 수평 폭들은 상기 콘택 홀들(CH, 도 3d 참조)의 수평 폭들보다 클 수 있다. 또한, 상기 희생 스페이서들(56) 및 외측 스페이서들(52)의 상면들과 상기 비아 플러그들(61)의 상면들은 실질적으로 공면을 이룰 수 있다. 상기 상부 홀들(UH)의 바닥면들로 상기 희생 스페이서들(56) 및 외측 스페이서들(52)의 상면들 및 상기 비아 플러드들(61)의 상면들이 노출될 수 있고, 상기 상부 홀들(UH)의 내부 측벽들로 상기 내측 스페이서들(51)의 외측 면들이 노출될 수 있다. 이 공정에서, 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2)의 측벽들 상의 상기 희생 스페이서들(56)이 부분적으로 제거될 수 있다. 이에 따라, 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2)의 측벽들 상의 상기 희생 스페이서들(56) 상에 빈 공간들(S)이 형성될 수 있다.
도 3f를 참조하면, 상기 방법은 증착 공정을 수행하여 상기 상부 홀들(UH)의 바닥면들 및 내부 측벽들을 통해 노출된 상기 비아 플러그들(61)의 상면들, 상기 외측 스페이서들(52)의 상면들, 상기 희생 스페이서들(56)의 상면들, 상기 내측 스페이서들(51)의 외측 면들 및 상면들, 상기 비트 라인 구조체들(40)의 상면들, 및 상기 중간 층간 절연층(37)의 표면 상에 갭 캡핑 스페이서 물질 층(53a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 갭 캡핑 스페이서 물질 층(53a)은 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2)의 측벽들 상의 상기 희생 스페이서들(56) 상의 빈 공간들(S)을 채울 수 있다.
상기 갭 캡핑 스페이서 물질 층(53a)은 상기 내측 스페이서들(51), 상기 희생 스페이서들(56), 및 상기 외측 스페이서들(52)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 갭 캡핑 스페이서 물질 층(53a)은 SiBN을 포함할 수 있다.
도 3g를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 비아 플러그들(61)의 상면들, 상기 비트 라인 구조체들(40)의 상면들, 및 상기 내측 스페이서들(51)의 상면들 상의 상기 갭 캡핑 스페이서 물질 층(53a)을 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 비트 라인 구조체들(40)의 상기 제1 부분들(40_1)의 상부 측벽들 상에 배치되고, 및 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2)의 상기 희생 스페이서들(56) 상의 상기 빈 공간들(S)을 채우는 갭 캡핑 스페이서들(53)이 형성될 수 있다.
예를 들어, 상기 비트 라인 구조체들(40)의 상기 제1 부분들(40_1)의 상부 측벽들 상에 배치된 상기 갭 캡핑 스페이서들(53)은 상기 비트 라인 구조체들(40)의 상부 측벽들 상의 상기 내측 스페이서들(51) 상에 배치된 제1 부분들(53_1) 및 상기 외측 스페이서들(52) 및 상기 희생 스페이서들(56)의 상면들 상에 배치된 제2 부분들(53_2)을 포함할 수 있다. 상기 갭 캡핑 스페이서들(53)의 상기 제1 부분들(53_1)의 수평 폭들은 상기 갭 캡핑 스페이서들(53)의 상기 제2 부분들(53_2)의 수평 폭들보다 작을 수 있다. 상기 갭 캡핑 스페이서들(53)의 상기 제1 부분들(53_1)과 상기 갭 캡핑 스페이서들(53)의 상기 제2 부분들(53_2)의 연결 부분은 라운드 형상을 가질 수 있다.
도 3h를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 비아 플러그들(61)을 부분적으로 제거하는 것을 포함할 수 있다. 상기 비아 플러그들(61)의 상면들은 상기 희생 스페이서들(56), 및 상기 외측 스페이서들(52)의 상면들보다 낮은 레벨에 위치할 수 있다. 이에 따라, 상기 외측 스페이서들(52)의 상부 외측 면들이 노출될 수 있다.
도 3i를 참조하면, 상기 방법은 증착 공정을 수행하여 상기 비아 플러그들(61)의 상면들, 상기 외측 스페이서들(52)의 상부 외측 면들, 상기 갭 캡핑 스페이서들(53)의 외측 면들 및 상면들, 상기 비트 라인 구조체들(40)의 상면들, 상기 내측 스페이서들(51)의 상면들, 및 상기 중간 층간 절연층(37)의 상면 상에 비아 배리어 층(63La)을 컨포멀하게 형성하고, 상기 비아 배리어 층(63La) 상에 상기 상부 홀들(UH, 도 3h 참조)을 채우는 비아 전극 층(63Ua)을 형성하는 것을 포함할 수 있다. 상기 비아 배리어 층(63La)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 또는 기타 금속 질화물 중 하나 이상을 포함할 수 있다. 상기 비아 전극 층(63Ua)은 텅스텐(W) 또는 구리(Cu) 같은 금속 물질을 포함할 수 있다.
일 실시 예에서, 상기 방법은 실리사이드 공정을 수행하여 상기 비아 플러그들(61) 상에 실리사이드 패턴들을 형성하는 것을 더 포함할 수 있다. 상기 실리사이드 패턴들은 티타늄 실리사이드(TiSi), 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi) 또는 기타 금속 실리사이드를 포함할 수 있다.
도 3j를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 비아 전극 층(63Ua) 및 상기 비아 배리어 층(63La)을 부분적으로 제거하여 패드 분리 트렌치들(71)을 형성하는 것을 포함할 수 있다. 이 공정에서, 비아 배리어 패턴들(63L) 및 비아 전극 패턴들(63U)을 포함하는 비아 패드들(63)이 형성될 수 있다. 상기 패드 분리 트렌치들(71)에 의해 상기 비트 라인 구조체들(40)의 상기 비트 라인 캡핑 패턴들(48), 상기 내측 스페이서들(51), 상기 갭 캡핑 스페이서들(53), 및 상기 중간 층간 절연층(37)이 부분적으로 제거될 수 있다. 상기 패드 분리 트렌치들(71)의 바닥면들 및 내부 측벽들로 상기 비트 라인 캡핑 패턴들(48), 상기 내측 스페이서들(51), 상기 갭 캡핑 스페이서들(53), 상기 비아 패드들(63)이 노출될 수 있다.
도 3k를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 패드 분리 트렌치들(71)의 바닥면들로 노출된 상기 갭 캡핑 스페이서들(53)을 제거하여 상기 희생 스페이서들(56)을 노출시키고, 및 에칭 공정을 수행하여 상기 노출된 희생 스페이서들(56)을 제거하는 것을 포함할 수 있다. 상기 희생 스페이서들(56)을 제거함으로써, 상기 비트 라인 구조체들(40)의 측벽들 상의 상기 내측 스페이서들(51)과 상기 외측 스페이서들(52) 사이에 갭들(G)이 형성될 수 있다. 상기 패드 분리 트렌치들(71)의 바닥면들로 노출된 상기 갭 캡핑 스페이서들(53)은 상기 패드 분리 트렌치들(71)의 바닥면들로부터 상기 희생 스페이서들(56)까지의 경로를 제공할 수 있다. 이 공정에서, 상기 비아 패드들(63)로 덮인 상기 비트 라인 구조체들(40)의 상부 측벽들 상에 배치된 상기 갭 캡핑 스페이서들(53)이 남을 수 있다. 상기 비아 패드들(63)로 덮인 상기 비트 라인 구조체들(40)의 상부 측벽들 상에 배치된 상기 갭 캡핑 스페이서들(53)은 상기 비트 라인 구조체들(40)의 일 측벽들 상의 에어 스페이서들(55, 도 3l 참조)을 정의할 수 있다.
도 3l을 참조하면, 상기 방법은 상기 패드 분리 트렌치들(71)을 패드 분리 절연물(73)로 채워 패드 분리 영역들(70)을 형성하는 것을 포함할 수 있다. 상기 패드 분리 절연물(73)은 실리콘 질화물 (SiN)을 포함할 수 있다. 상기 패드 분리 절연물(73)은 상기 패드 분리 트렌치들(71)과 연결된 상기 갭들(G)의 내부로 연장할 수 있다. 이 공정에서, 상기 내측 스페이서들(51)과 상기 외측 스페이서들(52) 사이에 배치된 에어 스페이서들(55)이 형성될 수 있다.
상기 패드 분리 영역들(70)과 수직으로 중첩하는 에어 스페이서들(55)은 상기 내측 스페이서들(51), 상기 외측 스페이서들(52), 및 상기 패드 분리 절연물(73)에 의해 정의될 수 있다. 또한, 상기 비아 패드들(63)과 수직으로 중첩하는 에어 스페이서들(55)은 상기 내측 스페이서들(51), 상기 외측 스페이서들(52), 및 상기 갭 캡핑 스페이서들(53)에 의해 정의될 수 있다.
상기 패드 분리 영역들(70)과 수직으로 중첩하는 에어 스페이서들(55)의 상단부들은 상기 비아 패드들(63)과 수직으로 중첩하는 에어 스페이서들(55)의 상단부들보다 낮은 레벨에 위치할 수 있다.
다시 도 2a를 참조하면, 상기 방법은 상기 비아 패드들(63) 및 상기 패드 분리 영역들(70) 상에 식각 정지층(39) 및 커패시터 구조체들(80)을 형성하고, 상기 커패시터 구조체들(80)을 덮는 커패시터 캡핑 절연층(90)을 형성하는 것을 포함할 수 있다. 상기 식각 정지층(39)을 형성하는 것은 증착 공정을 수행하여 상기 비아 패드들(63) 및 상기 패드 분리 영역들(70) 상에 식각 정지 물질 층을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 식각 정지 물질 층은 실리콘 질화물 (SiN)을 포함할 수 있다. 또한, 상기 커패시터 구조체들(80)을 형성하는 것은 증착 공정을 수행하여 상기 식각 정지층(39) 상에 몰딩 절연 층을 형성하고, 상기 몰딩 절연 층 및 상기 식각 정지층(39)을 관통하는 홀들을 형성하고, 상기 홀들을 채우는 커패시터 하부 전극들(81)을 형성하고, 상기 몰딩 절연 층을 제거하고, 상기 커패시터 하부 전극들(81)의 표면들 상에 커패시터 유전층(83)을 컨포멀하게 형성하고, 및 상기 커패시터 유전층(83) 상에 커패시터 상부 전극(85)을 형성하는 것을 포함할 수 있다. 또한, 상기 커패시터 캡핑 절연층(90)을 형성하는 것은 증착 공정을 수행하여 상기 커패시터 상부 전극(85) 상에 커패시터 캡핑 절연 물질 층을 형성하는 것을 포함할 수 있다. 상기 커패시터 캡핑 절연 물질 층은 실리콘 질화물 (SiN)을 포함할 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시 예에 의한 반도체 소자를 제조하는 방법을 설명하기 위하여 도 1의 I-I′및 II-II′방향을 따라 절단한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 4a를 참조하면, 상기 방법은 도 3a 내지 도 3j를 참조하여 설명된 공정들을 수행하여 패드 분리 트렌치들(71)을 형성 한 후, 이온 주입 공정을 수행하여 상기 패드 분리 트렌치들(71)을 통해 노출된 상기 갭 캡핑 스페이서들(53) 내에 불순물 이온을 주입하는 것을 포함할 수 있다. 상기 갭 캡핑 스페이서들(53)은 실리콘 질화물 (SiN)을 포함할 수 있다. 상기 불순물 이온은 붕소(boron, B), 탄소(carbon, C), 인(phosphorus, P), 게르마늄(germanium, Ge), 비소(arsenic, As), 인듐(indium, In), 또는 안티모니(antimony, Sb) 중 적어도 하나를 포함할 수 있다. 이 공정에서, 상기 불순물 이온은 상기 갭 캡핑 스페이서들(53) 뿐만 아니라, 상기 패드 분리 트렌치들(71)을 통해 노출된 상기 비트 라인 구조체들(40)의 비트 라인 캡핑 패턴들(48), 상기 내측 스페이서들(51), 상기 외측 스페이서들(52), 및 상기 중간 층간 절연층(37) 내에도 주입될 수 있다.
도 4b를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 불순물 이온이 주입된 상기 갭 캡핑 스페이서들(53)을 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 비트 라인 구조체들(40)의 비트 라인 캡핑 패턴들(48), 상기 내측 스페이서들(51), 상기 외측 스페이서들(52), 및 상기 중간 층간 절연층(37)의 상기 불순물 이온이 주입된 부분들 역시 제거될 수 있다. 이에 따라, 상기 패드 분리 트렌치들(71)의 하부들의 수평 폭은 커질 수 있다. 또한, 상기 비트 라인 구조체들(40)과 접하는 상기 패드 분리 트렌치들(71)의 하면들이 비아 패드들(63)과 접하는 상기 패드 분리 트렌치들(71)의 하면들보다 낮은 레벨에 위치할 수 있다.
도 4c를 참조하면, 상기 방법은 상기 패드 분리 트렌치들(71)을 패드 분리 절연물(73)로 채워 패드 분리 영역들(70)을 형성하는 것을 포함할 수 있다. 상기 패드 분리 영역들(70)은 하부 패드 분리 영역들(70L) 및 상부 패드 분리 영역들(70U)을 포함할 수 있다. 상기 하부 패드 분리 영역들(70L)의 수평 폭들은 상기 상부 패드 분리 영역들(70U)의 수평 폭들보다 클 수 있다. 상기 패드 분리 영역들(70)은 비아 패드들(63)과 접하는 제1 바닥면들(B1) 및 상기 비트 라인 구조체들(40)과 접하는 제2 바닥면들(B2)을 포함할 수 있다. 상기 하부 패드 분리 영역들(70L)의 제1 바닥면들(B1)은 상기 하부 패드 분리 영역들(70U)의 제2 바닥면들(B2)보다 높은 레벨에 위치할 수 있다.
다시 도 2b를 참조하면, 상기 방법은 상기 비아 패드들(63) 및 상기 패드 분리 영역들(70) 상에 식각 정지층(39) 및 커패시터 구조체들(80)을 형성하고, 상기 커패시터 구조체들(80)을 덮는 커패시터 캡핑 절연층(90)을 형성하는 것을 포함할 수 있다.
도 5a 내지 도 5f는 본 발명의 일 실시 예에 의한 반도체 소자를 제조하는 방법을 설명하기 위하여 도 1의 I-I′및 II-II′방향을 따라 절단한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 5a를 참조하면, 상기 방법은 도 3a 내지 도 3f를 참조하여 설명된 공정들을 수행하여, 갭 캡핑 스페이서 물질 층(53a)을 형성하고, 증착 공정을 수행하여 상기 갭 캡핑 스페이서 물질 층(53a) 상에 절연 스페이서 물질 층(57a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 갭 캡핑 스페이서 물질 층(53a)은 산화 알루미늄 (AlO), 또는 산화 티타늄 (TiO)을 포함할 수 있다. 상기 절연 스페이서 물질 층(57a)은 실리콘 산화물 (SiO2)을 포함할 수 있다.
도 5b를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 절연 스페이서 물질 층(57a)을 부분적으로 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 비트 라인 구조체들(40)의 상부 측벽들 상의 상기 갭 캡핑 스페이서 물질 층(53a)을 덮는 절연 스페이서들(57)이 형성될 수 있다. 이에 따라, 상기 비아 플러그들(61)의 상면들 및 상기 비트 라인 구조체들(40)의 상면들 상에 위치하는 상기 갭 캡핑 스페이서 물질 층(53a)이 노출될 수 있다.
도 5c를 참조하면, 상기 방법은 습식 에칭 공정을 수행하여 상기 비아 플러그들(61)의 상면들 및 상기 비트 라인 구조체들(40)의 상면들 상에 위치하는 상기 갭 캡핑 스페이서 물질 층(53a)을 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 비트 라인 구조체들(40)의 상부 측벽들 및 상기 희생 스페이서들(56)의 상면들 및 외측 스페이서들(52)의 상면들 상에 배치된 갭 캡핑 스페이서들(53)이 형성될 수 있다. 상기 갭 캡핑 스페이서들(53)은 상기 비트 라인 구조체들(40)의 상부 측벽들 상의 상기 내측 스페이서들(51) 상에 배치된 제1 부분들(53_1) 및 상기 상기 희생 스페이서들(56)의 상면들 및 외측 스페이서들(52)의 상면들 상에 배치된 제2 부분들(53_2)을 포함할 수 있다. 상기 갭 캡핑 스페이서들(53)의 상기 제1 부분들(53_1)과 상기 제2 부분들(53_2)의 연결 부분은 계단 형상을 가질 수 있다. 이 공정에서, 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2)의 측벽들 상의 상기 갭 캡핑 스페이서 물질 층(53a)이 제거되어, 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2)의 측벽들 상의 상기 희생 스페이서들(56) 상에 빈 공간들(S)이 다시 형성될 수 있다.
도 5d를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 비아 플러그들(61)을 부분적으로 제거하는 것을 포함할 수 있다.
도 5e를 참조하면, 상기 방법은 상기 비트 라인 구조체들(40)의 상기 제2 부분들(40_2)의 상부 측벽들 상의 상기 빈 공간들(S)을 채우는 갭 캡핑 패턴들(38)을 형성하는 것을 포함할 수 있다. 상기 갭 캡핑 패턴들(38)은 실리콘 질화물(SiN)을 포함할 수 있다.
도 5f를 참조하면, 상기 방법은 증착 공정을 수행하여 상기 비아 플러그들(61)의 상면들, 상기 외측 스페이서들(52)의 상부 외측 면들, 상기 갭 캡핑 스페이서들(53)의 외측 면들, 상기 비트 라인 구조체들(40)의 상면들, 상기 내측 스페이서들(51)의 상면들, 및 상기 중간 층간 절연층(37)의 상면 상에 비아 배리어 층(63La)을 컨포멀하게 형성하고, 상기 비아 배리어 층(63La) 상에 상기 상부 홀들(UH, 도 5e 참조)을 채우는 비아 전극 층(63Ua)을 형성하고, 에칭 공정을 수행하여 상기 비아 전극 층(63Ua) 및 상기 비아 배리어 층(63La)을 부분적으로 제거하여 패드 분리 트렌치들(71)을 형성하고, 에칭 공정을 수행하여 상기 패드 분리 트렌치들(71)의 바닥면들로 노출된 상기 갭 캡핑 스페이서들(53)을 제거하여 상기 희생 스페이서들(56)을 노출시키고, 에칭 공정을 수행하여 상기 희생 스페이서들(56)을 제거하고, 및 상기 패드 분리 트렌치들(71)을 패드 분리 절연물(73)로 채워 패드 분리 영역들(70)을 형성하는 것을 포함할 수 있다. 이 공정에서, 상기 내측 스페이서들(51)과 상기 외측 스페이서들(52) 사이에 배치된 에어 스페이서들(55)이 형성될 수 있다.
다시 도 2c를 참조하면, 상기 방법은 상기 비아 패드들(63) 및 상기 패드 분리 영역들(70) 상에 식각 정지층(39) 및 커패시터 구조체들(80)을 형성하고, 상기 커패시터 구조체들(80)을 덮는 커패시터 캡핑 절연층(90)을 형성하는 것을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100A-100C: 반도체 소자
10: 기판 11: 액티브 영역
12: 소자 분리 영역 12a: 소자 분리 트렌치
12b: 소자 분리 절연물 15: 소스/드레인 영역
15A: 제1 소스/드레인 영역 15B: 제2 소스/드레인 영역
20: 게이트 구조체 22: 게이트 절연 패턴
24: 게이트 전극 패턴 26: 게이트 캡핑 패턴
31: 제1 하부 층간 절연층 32: 제2 하부 층간 절연층
35: 희생 막 37: 중간 층간 절연층
38: 갭 캡핑 패턴 39: 식각 정지층
40: 비트 라인 구조체
40_1: 비트 라인 구조체의 제1 부분
40_2: 비트 라인 구조체의 제2 부분
42: 비트 라인 콘택 패턴
44: 비트 라인 배리어 패턴 46: 비트 라인 전극 패턴
48: 비트 라인 캡핑 패턴
51: 내측 스페이서 52: 외측 스페이서
53: 갭 캡핑 스페이서 55: 에어 스페이서
60: 비아 구조체 61: 비아 플러그
63: 비아 패드 63L: 비아 배리어 패턴
63U: 비아 전극 패턴
70: 패드 분리 영역 71: 패드 분리 트렌치
73: 패드 분리 절연물 80: 커패시터 구조체
81: 커패시터 하부 전극 83: 커패시터 유전층
85: 커패시터 상부 전극 90: 커패시터 캡핑 절연층

Claims (10)

  1. 기판;
    상기 기판 상에 이격 배치된 제1 비트 라인 구조체 및 제2 비트 라인 구조체;
    상기 제1 비트 라인 구조체와 제2 비트 라인 구조체 사이를 부분적으로 채우는 비아 플러그;
    상기 비아 플러그의 상면 및 상기 제1 비트 라인 구조체의 상부 측벽과 접하고, 상기 제2 비트 라인 구조체의 상부와 이격된 비아 패드;
    상기 비아 플러그와 상기 제1 비트 라인 구조체 사이에 배치된 제1 에어 스페이서 및 상기 비아 플러그와 상기 제2 비트 라인 구조체 사이에 배치된 제2 에어 스페이서;
    상기 제1 비트 라인 구조체의 상부 측벽 상에 배치된 제1 부분 및 상기 제1 에어 스페이서를 덮는 제2 부분을 갖는 갭 캡핑 스페이서; 및
    상기 제2 비트 라인 구조체의 상부와 상기 비아 패드 사이에 배치된 패드 분리 영역을 포함하되,
    상기 제1 에어 스페이서는 상기 갭 캡핑 스페이서의 하면을 노출시키고,
    상기 제2 에어 스페이서는 상기 패드 분리 영역의 하면을 노출시키며,
    상기 갭 캡핑 스페이서의 상기 제1 부분의 수평 폭은 상기 갭 캡핑 스페이서의 상기 제2 부분의 수평 폭보다 작은 반도체 소자.
  2. 제1항에 있어서,
    상기 갭 캡핑 스페이서의 상기 제1 부분과 상기 제2 부분의 연결 부분은 라운드 형상 또는 계단 형상을 갖는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 비트 라인 구조체와 상기 제1 에어 스페이서 사이의 제1 내측 스페이서 및 상기 제2 비트 라인 구조체와 상기 제2 에어 스페이서 사이의 제2 내측 스페이서; 및
    상기 비아 플러그와 상기 제1 에어 스페이서 사이의 제1 외측 스페이서 및 상기 비아 플러그와 상기 제2 에어 스페이서 사이의 제2 외측 스페이서를 더 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 및 제2 내측 스페이서들 및 상기 제1 및 제2 외측 스페이서들은 동일한 물질을 포함하고, 및
    상기 갭 캡핑 스페이서는 상기 제1 및 제2 내측 스페이서들 및 상기 제1 및 제2 외측 스페이서들과 다른 물질을 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 및 제2 내측 스페이서들 및 상기 제1 및 제2 외측 스페이서들은 실리콘 질화물을 포함하고, 및
    상기 갭 캡핑 스페이서는 붕소를 포함하는 실리콘 질화물 (SiBN), 산화 알루미늄 (AlO), 또는 산화 티타늄(TiO) 중 적어도 하나를 포함하는 반도체 소자.
  6. 제3항에 있어서,
    상기 갭 캡핑 스페이서, 상기 제1 및 제2 내측 스페이서들 및 상기 제1 및 제2 외측 스페이서들은 동일한 물질을 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 비아 플러그의 상면은 상기 제1 에어 스페이서의 상면 및 상기 제2 에어 스페이서의 상면보다 낮은 레벨에 위치하는 반도체 소자.
  8. 제1항에 있어서,
    상기 패드 분리 영역은 상기 제2 에어 스페이서와 수직으로 중첩하는 반도체 소자.
  9. 기판 상에 이격 배치된 비트 라인 구조체들;
    상기 비트 라인 구조체들 사이의 비아 구조체, 상기 비아 구조체는 제1 측 및 제2 측을 포함하고;
    상기 비아 구조체의 상기 제1 측과 상기 비트 라인 구조체의 하부 측벽 사이에 배치된 제1 에어 스페이서 및 상기 비아 구조체의 상기 제2 측과 상기 비트 라인 구조체의 하부 측벽 사이에 배치된 제2 에어 스페이서;
    상기 비아 구조체의 상기 제2 측 및 상기 비아 구조체의 상기 제2 측과 인접한 상기 비트 라인 구조체의 상부 측벽 사이를 부분적으로 관통하는 패드 분리 영역; 및
    상기 비아 구조체의 상기 제1 측 및 상기 비아 구조체의 상기 제1 측과 인접한 상기 비트 라인 구조체의 상부 측벽 사이에 배치된 갭 캡핑 스페이서를 포함하되,
    상기 패드 분리 영역의 하면은 상기 제2 에어 스페이서와 수직으로 중첩하는 제1 하면을 포함하고,
    상기 제1 에어 스페이서는 상기 갭 캡핑 스페이서의 하면을 노출시키고,
    상기 제2 에어 스페이서는 상기 패드 분리 영역의 상기 제1 하면을 노출시키며,
    상기 갭 캡핑 스페이서는 상기 비트 라인 구조체의 상부 측벽을 따라 제1 방향으로 연장하는 제1 부분 및 상기 제2 에어 스페이서 상에 상기 제1 방향에 수직하는 제2 방향으로 연장하는 제2 부분을 포함하고, 상기 제1 부분의 수평 폭은 상기 제2 부분의 수평 폭보다 작은 반도체 소자.
  10. 제9항에 있어서,
    상기 패드 분리 영역의 상기 하면은 상기 비아 구조체와 접하는 제2 하면 및 상기 비트 라인 구조체와 접하는 제3 하면을 더 포함하고,
    상기 제2 하면은 상기 제3 하면보다 높은 레벨에 위치하는 반도체 소자.
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