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KR20130128281A - 고전자이동도 트랜지스터 및 그 제조방법 - Google Patents

고전자이동도 트랜지스터 및 그 제조방법 Download PDF

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KR20130128281A
KR20130128281A KR1020120052213A KR20120052213A KR20130128281A KR 20130128281 A KR20130128281 A KR 20130128281A KR 1020120052213 A KR1020120052213 A KR 1020120052213A KR 20120052213 A KR20120052213 A KR 20120052213A KR 20130128281 A KR20130128281 A KR 20130128281A
Authority
KR
South Korea
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semiconductor layer
layer
hemt
region
2deg
Prior art date
Application number
KR1020120052213A
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English (en)
Inventor
황선규
신재광
최혁순
김종섭
오재준
하종봉
황인준
김경연
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US13/752,766 priority patent/US20130307026A1/en
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Abstract

고전자이동도 트랜지스터(HEMT) 및 그 제조방법에 관해 개시되어 있다. 개시된 HEMT는 채널 영역에 불연속 영역을 포함할 수 있다. 상기 불연속 영역은 서로 이격된 복수의 단위 2DEG 영역을 포함할 수 있다. 상기 불연속 영역은 두 반도체층 사이의 계면부 혹은 그와 인접하게 구비될 수 있다. 상기 불연속 영역은 요철구조에 의해 형성되거나, 복수의 리세스 영역 또는 복수의 이온주입 영역에 의해 형성될 수 있다. 상기 복수의 단위 2DEG 영역은 나노스케일을 가질 수 있다. 상기 복수의 단위 2DEG 영역은, 예컨대, 도트(dot) 패턴 또는 줄무늬(stripe) 패턴을 형성할 수 있다.

Description

고전자이동도 트랜지스터 및 그 제조방법{High electron mobility transistor and method of manufacturing the same}
반도체소자 및 그 제조방법, 보다 자세하게는 고전자이동도 트랜지스터(high electron mobility transistor) 및 그 제조방법에 관한 것이다.
고전자이동도 트랜지스터(High electron mobility transistor)(이하, HEMT)는 전기적 분극(polarization) 특성이 서로 다른 반도체들을 포함한다. HEMT에서 상대적으로 큰 분극률을 갖는 반도체층은 그와 접합된 다른 반도체층에 2차원 전자가스(2-dimensional electron gas)(이하, 2DEG)를 유발할 수 있다. 2DEG에서 전자의 이동도(mobility)는 매우 높을 수 있다. 이러한 2DEG는 채널로 이용될 수 있다.
HEMT를 다양한 전자 장치에서 유용하게 활용하기 위해서는, 그 특성을 개선/조절할 필요가 있다. 특히, HEMT의 문턱전압 및 온-전류(ON-current) 레벨 등을 개선/조절할 필요가 있다.
우수한 동작 특성을 갖는 고전자이동도 트랜지스터(HEMT)를 제공한다.
노멀리-오프(Normally-off) 특성을 갖고, 채널 저항이 낮은 고전자이동도 트랜지스터(HEMT)를 제공한다.
온-저항(ON-resistance)이 낮은 증가형(enhancement mode)의 고전자이동도 트랜지스터(HEMT)를 제공한다.
상기 고전자이동도 트랜지스터(HEMT)의 제조방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 제1 반도체층; 상기 제1 반도체층에 2DEG(2-dimensional electron gas)를 유발하는 제2 반도체층; 상기 2DEG의 일부 영역에 대응하도록 구비된 게이트; 및 상기 게이트와 이격하여 구비된 소오스 및 드레인;을 포함하고, 상기 게이트에 대응하는 상기 2DEG 영역은 복수의 단위 2DEG가 서로 이격된 불연속 영역을 포함하는 고전자이동도 트랜지스터(HEMT)가 제공된다.
상기 게이트에 대응하는 상기 제1 반도체층 영역에 요철부가 형성될 수 있고, 상기 요철부에 의해 상기 불연속 영역이 형성될 수 있다.
상기 요철부는 복수의 돌출부 및 이들 사이에 함몰부를 포함할 수 있고, 상기 제2 반도체층은 상기 돌출부 및 함몰부를 덮도록 구비될 수 있다.
상기 복수의 단위 2DEG는 상기 돌출부에 대응하도록 구비될 수 있다.
상기 복수의 단위 2DEG는 상기 함몰부에 대응하도록 구비될 수 있다.
상기 게이트에 대응하는 상기 제2 반도체층 영역으로부터 이와 접촉된 상기 제1 반도체층 영역으로 리세스된 복수의 리세스 영역이 구비될 수 있고, 상기 복수의 리세스 영역에 의해 상기 불연속 영역이 형성될 수 있다.
상기 복수의 리세스 영역은 상기 제1 반도체층 내부로 연장되도록 형성될 수 있다.
상기 복수의 리세스 영역은 상기 제1 및 제2 반도체층 사이의 계면까지 혹은 그보다 얕은 깊이로 형성될 수 있다.
상기 제2 반도체층 상에 상기 복수의 리세스 영역을 매립하는 절연층이 구비될 수 있고, 상기 절연층 상에 상기 게이트가 구비될 수 있다.
상기 게이트에 대응하는 상기 제2 반도체층 영역으로부터 이와 접촉된 상기 제1 반도체층 영역으로 형성된 복수의 이온주입 영역이 구비될 수 있고, 상기 복수의 이온주입 영역에 의해 상기 불연속 영역이 형성될 수 있다.
상기 복수의 이온주입 영역은 상기 제1 반도체층 내부로 연장되도록 형성될 수 있다.
상기 복수의 이온주입 영역은 상기 제1 및 제2 반도체층 사이의 계면까지 혹은 그보다 얕은 깊이로 형성될 수 있다.
상기 복수의 이온주입 영역은 비정질 영역일 수 있다.
상기 복수의 단위 2DEG는 도트(dot) 패턴을 형성할 수 있다.
상기 복수의 단위 2DEG는 줄무늬(stripe) 패턴을 형성할 수 있다.
상기 복수의 단위 2DEG 각각은 수십 nm 내지 수백 nm의 폭을 가질 수 있다.
상기 복수의 단위 2DEG 사이의 간격은 수 nm 내지 수백 nm일 수 있다.
상기 제1 반도체층은 GaN계 물질을 포함할 수 있다.
상기 제2 반도체층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다.
상기 HEMT는 노멀리-오프(normally-off) 소자일 수 있다.
상기 HEMT는, 예컨대, 파워소자(power device)로 사용될 수 있다.
본 발명의 다른 측면에 따르면, 제1 반도체층을 형성하는 단계; 상기 제1 반도체층의 일부 영역에 요철부를 형성하는 단계; 상기 제1 반도체층에 2DEG를 유발하는 제2 반도체층을 형성하되, 상기 요철부에 의해 복수의 단위 2DEG가 서로 이격된 불연속 영역이 형성되도록 상기 제2 반도체층을 형성하는 단계; 상기 불연속 영역에 대응하는 게이트를 형성하는 단계; 및 상기 게이트와 이격된 소오스 및 드레인을 형성하는 단계;를 포함하는 고전자이동도 트랜지스터(HEMT)의 제조방법이 제공된다.
상기 요철부는 SAM(self-assembled monolayer)을 식각 마스크로 사용해서 형성할 수 있다.
상기 요철부는 양극산화(anodization)에 의한 식각 마스크를 사용해서 형성할 수 있다.
상기 요철부는 나노임프린트(nanoimprint) 공정을 사용해서 형성할 수 있다.
상기 복수의 단위 2DEG는 도트(dot) 패턴을 형성할 수 있다.
상기 복수의 단위 2DEG는 줄무늬(stripe) 패턴을 형성할 수 있다.
상기 제1 반도체층은 GaN계 물질을 포함할 수 있다.
상기 제2 반도체층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다.
본 발명의 다른 측면에 따르면, 제1 반도체층을 형성하는 단계; 상기 제1 반도체층에 2DEG를 유발하는 제2 반도체층을 형성하는 단계; 상기 제2 반도체층의 일부 영역으로부터 상기 제1 반도체층 영역으로 리세스된 복수의 리세스 영역을 형성하여, 복수의 단위 2DEG가 서로 이격된 불연속 영역을 형성하는 단계; 상기 불연속 영역에 대응하는 게이트를 형성하는 단계; 및 상기 게이트와 이격된 소오스 및 드레인을 형성하는 단계;를 포함하는 고전자이동도 트랜지스터(HEMT)의 제조방법이 제공된다.
상기 제2 반도체층 상에 상기 복수의 리세스 영역을 매립하는 절연층을 형성할 수 있고, 상기 절연층 상에 상기 게이트를 형성할 수 있다.
상기 복수의 단위 2DEG는 도트(dot) 패턴을 형성할 수 있다.
상기 복수의 단위 2DEG는 줄무늬(stripe) 패턴을 형성할 수 있다.
상기 제1 반도체층은 GaN계 물질을 포함할 수 있다.
상기 제2 반도체층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다.
본 발명의 다른 측면에 따르면, 제1 반도체층을 형성하는 단계; 상기 제1 반도체층에 2DEG를 유발하는 제2 반도체층을 형성하는 단계; 상기 제2 반도체층의 일부 영역으로부터 상기 제1 반도체층 영역으로 복수의 이온주입 영역을 형성하여, 복수의 단위 2DEG가 서로 이격된 불연속 영역을 형성하는 단계; 상기 불연속 영역에 대응하는 게이트를 형성하는 단계; 및 상기 게이트와 이격된 소오스 및 드레인을 형성하는 단계;를 포함하는 고전자이동도 트랜지스터(HEMT)의 제조방법이 제공된다.
상기 복수의 이온주입 영역은 비정질 영역일 수 있다.
상기 복수의 단위 2DEG는 도트(dot) 패턴을 형성할 수 있다.
상기 복수의 단위 2DEG는 줄무늬(stripe) 패턴을 형성할 수 있다.
상기 제1 반도체층은 GaN계 물질을 포함할 수 있다.
상기 제2 반도체층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다.
우수한 동작 특성을 갖는 HEMT를 구현할 수 있다. 채널 저항이 낮고, 노멀리-오프(normally-off) 특성을 갖는 HEMT를 구현할 수 있다. 온-저항(ON-resistance)이 낮은 증가형(enhancement mode) HEMT를 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 고전자이동도 트랜지스터(HEMT)를 보여주는 단면도이다.
도 2는 본 발명의 실시예에 따른 것으로, 도 1의 HEMT의 주요 구성요소의 평면 구조를 보여주는 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 것으로, 도 1의 HEMT의 주요 구성요소의 평면 구조를 보여주는 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 HEMT를 보여주는 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 HEMT를 보여주는 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 HEMT를 보여주는 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 HEMT를 보여주는 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 HEMT를 보여주는 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 HEMT를 보여주는 단면도이다.
도 10a 내지 도 10e는 본 발명의 실시예에 따른 HEMT의 제조방법을 보여주는 단면도이다.
도 11a 내지 도 11c는 본 발명의 다른 실시예에 따른 HEMT의 제조방법을 보여주는 단면도이다.
도 12a 내지 도 12d는 본 발명의 다른 실시예에 따른 HEMT의 제조방법을 보여주는 단면도이다.
도 13은 본 발명의 실시예 및 비교예에 따른 HEMT의 전압-전류 특성을 보여주는 그래프이다.
도 14는 도 13의 실시예에 따른 HEMT 구조를 보여주는 단면도이다.
도 15는 도 13의 비교예에 따른 HEMT 구조를 보여주는 단면도이다.
이하, 본 발명의 실시예에 따른 고전자이동도 트랜지스터(HEMT) 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 고전자이동도 트랜지스터(HEMT)를 보여주는 단면도이다.
도 1을 참조하면, 기판(SUB1) 상에 버퍼층(B1)이 구비될 수 있다. 기판(SUB1)은, 예컨대, 사파이어(sapphire), Si, SiC, GaN 등으로 구성될 수 있다. 버퍼층(B1)은 기판(SUB1)과 채널층(C1) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 채널층(C1)의 결정성 저하를 방지하기 위해 구비시킬 수 있다. 버퍼층(B1)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로, 버퍼층(B1)은 AlN, GaN, AlGaN, InGaN, AlInN, AlGaInN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 경우에 따라서는, 기판(SUB1)과 버퍼층(B1) 사이에 소정의 씨드층(seed layer)(미도시)을 더 구비시킬 수 있다. 상기 씨드층은 버퍼층(B1)의 성장을 위한 베이스층일 수 있다.
버퍼층(B1) 상에 채널층(C1)이 구비될 수 있다. 채널층(C1)은 반도체층일 수 있다. 채널층(C1)은 Ⅲ-Ⅴ족 계열의 화합물 반도체를 포함할 수 있다. 예컨대, 채널층(C1)은 GaN계 물질(ex, GaN)을 포함할 수 있다. 이 경우, 채널층(C1)은 미도핑된(undoped) GaN층일 수 있지만, 경우에 따라서는, 소정의 불순물이 도핑된 GaN층일 수도 있다. 채널층(C1) 상에 채널공급층(CS1)이 구비될 수 있다. 채널공급층(CS1)은 채널층(C1)과 다른 반도체층일 수 있다. 채널공급층(CS1)은 채널층(C1)에 2차원 전자가스(2-dimensional electron gas)(이하, 2DEG)를 유발하는 층일 수 있다. 2DEG는 채널층(C1)과 채널공급층(CS1)의 계면 아래의 채널층(C1) 부분에 형성될 수 있다. 채널공급층(CS1)은 채널층(C1)과 분극 특성 및/또는 에너지 밴드갭(bandgap) 및/또는 격자상수가 다른 물질(반도체)을 포함할 수 있다. 예컨대, 채널공급층(CS1)은 채널층(C1)보다 분극률 및/또는 에너지 밴드갭이 큰 물질(반도체)을 포함할 수 있다. 예컨대, 채널공급층(CS1)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로, 채널공급층(CS1)은 AlGaN, AlInN, InGaN, AlN, AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 채널공급층(CS1)은 미도핑된(undoped) 층일 수 있지만, 경우에 따라서는, 소정의 불순물이 도핑된 층일 수도 있다. 채널공급층(CS1)의 두께는 수십 ㎚ 이하일 수 있다. 예컨대, 채널공급층(CS1)의 두께는 약 50㎚ 이하일 수 있다.
채널공급층(CS1)의 소정 영역 상에 게이트전극(G1)이 구비될 수 있다. 게이트전극(G1)은 채널공급층(CS1)과 쇼트키 콘택(Schottky contact)을 형성할 수 있다. 이 경우, 게이트전극(G1)은 채널공급층(CS1)과 쇼트키 콘택을 형성하는 물질(금속, 금속화합물 등)로 형성될 수 있다. 또는 게이트전극(G1)과 채널공급층(CS1) 사이에 쇼트키 콘택층(미도시)이 구비될 수 있다. 그러나 경우에 따라서는, 게이트전극(G1)과 채널공급층(CS1)은 쇼트키 콘택을 형성하지 않을 수도 있다.
게이트전극(G1) 양측에 소오스전극(S1) 및 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 2DEG와 전기적으로 연결될 수 있다. 예컨대, 채널공급층(CS1)과 채널층(C1)의 일부를 식각(리세스)한 후, 식각 영역(리세스 영역)에 소오스전극(S1) 및 드레인전극(D1)을 형성할 수 있다. 이때, 상기 식각 영역(리세스 영역)의 깊이는 2DEG의 깊이보다 깊을 수 있다. 따라서, 소오스전극(S1) 및 드레인전극(D1)은 2DEG의 측면과 직접 접촉할 수 있다. 하지만, 이는 예시적인 것이다. 채널공급층(CS1)의 일부 두께만 식각한 후에, 소오스/드레인전극(S1, D1)을 형성하거나, 식각 없이 채널공급층(CS1)의 상면에 소오스/드레인전극(S1, D1)을 형성할 수도 있다. 소오스전극(S1)이 드레인전극(D1)보다 게이트전극(G1)에 더 가깝게 위치할 수 있다. 즉, 소오스전극(S1)과 게이트전극(G1) 사이의 거리는 드레인전극(D1)과 게이트전극(G1) 사이의 거리보다 짧을 수 있다. 그러나 이는 예시적인 것이고, 소오스전극(S1) 및 드레인전극(D1)과 게이트전극(G1) 사이의 상대적인 거리는 달라질 수 있다.
게이트전극(G1)에 대응하는 2DEG 영역은 불연속 영역(R1)을 포함할 수 있다. 불연속 영역(R1)은 서로 이격된 복수의 단위 2DEG(e1)를 포함할 수 있다. 복수의 단위 2DEG(e1)는 나노스케일(nanoscale)을 가질 수 있다. 예컨대, 복수의 단위 2DEG(e1) 각각은 수십 nm 내지 수백 nm 정도의 폭을 가질 수 있다. 복수의 단위 2DEG(e1) 사이의 간격은 수 nm 내지 수백 nm 정도일 수 있다. 상기한 폭과 간격은 예시적인 것이고, 경우에 따라 이들의 범위는 달라질 수 있다. 예컨대, 상기 폭은 수백 nm 이상일 수 있고, 상기 간격도 수백 nm 이상일 수 있다. 불연속 영역(R1)은 2DEG가 패턴화된 영역이라고 할 수 있다. 다시 말해, 불연속 영역(R1)은 "패턴화된 2DEG 영역"이라고 할 수 있다.
서로 이격된 복수의 단위 2DEG(e1)를 포함하는 불연속 영역(R1)은 채널층(C1)과 채널공급층(CS1) 사이의 계면에 구비된 요철부(10)에 의해 형성될 수 있다. 요철부(10)는 게이트전극(G1)에 대응하는 채널층(C1) 영역에 형성될 수 있다. 요철부(10)는 복수의 돌출부(1) 및 이들 사이에 함몰부(2)를 포함할 수 있다. 채널공급층(CS1)은 돌출부(1) 및 함몰부(2)를 덮도록 구비될 수 있다. 복수의 단위 2DEG(e1)는 복수의 돌출부(1) 영역에 각각 형성될 수 있다. 함몰부(2)에 대응하는 부분에는 2DEG가 형성되지 않을 수 있다. 함몰부(2)는 식각 공정으로 형성할 수 있는데, 식각 공정에 의해 채널층(C1)이 손상되면, 그 결정성이 변화되기 때문에, 함몰부(2)에서는 2DEG가 형성되지 않을 수 있다. 그러나, 경우에 따라서는, 함몰부(2)의 하면부에 2DEG가 형성될 수도 있다. 이 경우에도, 함몰부(2)의 측면부에는 2DEG가 형성되지 않을 수 있다.
게이트전극(G1)에 대응하는 2DEG의 불연속 영역(R1)에 의해 HEMT의 문턱전압이 증가할 수 있다. 즉, 2DEG가 연속적으로 연결되어 있지 않기 때문에, HEMT의 문턱전압이 증가할 수 있다. 이와 관련해서, 본 실시예의 HEMT는 문턱전압이 0V보다 큰 노멀리-오프(normally-off) 소자일 수 있다. 또한, 본 실시예의 HEMT는 증가형(enhancement mode)(E-mode) 소자일 수 있다. 게이트전극(G1)에 대응하는 2DEG 영역, 즉, 불연속 영역(R1)에서 복수의 단위 2DEG(e1)가 서로 인접해 있기 때문에, 턴-온(turn-on) 시, 불연속 영역(R1)에서 복수의 단위 2DEG(e1)가 우수한 전기 전도도를 제공하므로, HEMT의 온-저항(ON-resistance)은 낮아지고, 온-커런트(ON-current)는 증가할 수 있다. 다시 말해, 게이트전극(G1)에 소정의 바이어스 전압이 인가되는 턴-온(turn-on) 동작 시, 복수의 단위 2DEG(e1) 사이에 전자가 채워지고, 불연속 영역(R1)을 통한 전류의 흐름이 가능해지는데, 이때, 복수의 단위 2DEG(e1)는 매우 우수한 전기 전도체로 작용할 수 있다. 따라서, HEMT의 온-저항(ON-resistance)은 낮아지고 온-커런트(ON-current)는 증가할 수 있다. 따라서, 본 발명의 실시예에 따르면, 노멀리-오프(normally-off) 특성을 가지면서도 채널 저항이 낮은 HEMT를 구현할 수 있다. 다시 말해, 증가형(E-mode)이면서도 온-저항(ON-resistance)이 낮은 HEMT를 구현할 수 있다.
도 2는 본 발명의 실시예에 따른 것으로, 도 1의 HEMT의 주요 구성요소의 평면 구조를 보여주는 평면도이다.
도 2를 참조하면, 소오스전극(S1)과 드레인전극(D1) 사이의 2DEG가 형성되는데, 게이트전극(도 1의 G1)에 대응하는 2DEG 영역에 불연속 영역(R1)이 마련될 수 있다. 불연속 영역(R1)은 복수의 단위 2DEG(e1)가 서로 이격된 영역일 수 있다. 본 실시예에서 복수의 단위 2DEG(e1)는 도트(dot) 패턴을 형성할 수 있다. 복수의 단위 2DEG(e1) 각각은 원형 또는 그와 유사한 형상을 가질 수 있다. 복수의 단위 2DEG(e1) 각각은 타원(oval) 형상 또는 로드(rod) 형상을 가질 수도 있다. 복수의 단위 2DEG(e1) 각각은 수십 nm 내지 수백 nm 정도의 폭(지름)을 가질 수 있고, 이들 사이의 간격은 수 nm 내지 수백 nm 정도일 수 있다. 그러나 경우에 따라, 상기 폭 및 간격은 수백 nm 이상일 수도 있다.
도 3은 본 발명의 다른 실시예에 따른 것으로, 도 1의 HEMT의 주요 구성요소의 평면 구조를 보여주는 평면도이다.
도 3을 참조하면, 복수의 단위 2DEG(e1)는 줄무늬(stripe) 패턴을 형성할 수 있다. 이때, 복수의 단위 2DEG(e1)는 채널의 폭 방향으로 연장된 라인 형상을 가질 수 있다. 또한, 복수의 단위 2DEG(e1)는 채널의 길이 방향으로 서로 이격될 수 있다. 복수의 단위 2DEG(e1) 각각은 수십 nm 내지 수백 nm 정도의 폭을 가질 수 있고, 이들 사이의 간격은 수 nm 내지 수백 nm 정도일 수 있다. 경우에 따라, 상기 폭 및 간격은 수백 nm 이상일 수도 있다.
도 2 및 도 3에 도시한 불연속 영역(R1)의 패턴은 예시적인 것이고, 이 패턴의 형태는 다양하게 변형될 수 있다.
도 1에서 요철부(10)의 구조는 다양하게 변형될 수 있다. 도 1에서 요철부(10)의 구조가 변형된 예가 도 4에 도시되어 있다.
도 4를 참조하면, 요철부(10')는 채널층(C1)의 상면 상에 구비된 복수의 돌출부(1')를 포함할 수 있다. 복수의 돌출부(1')는 채널층(C1)과 다른 물질로 형성될 수 있다. 복수의 돌출부(1')는 절연체로 형성되거나, 채널층(C1)과 다른 반도체 물질로 형성될 수 있다. 복수의 돌출부(1') 사이의 영역은 함몰부(2')라 할 수 있다. 채널공급층(CS1)은 채널층(C1) 상에 돌출부(1') 및 함몰부(2')를 덮도록 형성될 수 있다. 복수의 단위 2DEG(e1')는 복수의 돌출부(1') 사이에 구비될 수 있다. 즉, 복수의 단위 2DEG(e1') 각각은 복수의 함몰부(2')에 대응하도록 구비될 수 있다. 서로 이격된 복수의 단위 2DEG(e1')에 의해 불연속 영역(R1')이 형성될 수 있다.
도 1 및 도 2의 HEMT는 다양하게 변형될 수 있다. 예컨대, 채널공급층(CS1)과 게이트전극(G1) 사이에 게이트절연층이 구비될 수 있다. 그 일례가 도 5에 도시되어 있다. 도 5를 참조하면, 게이트전극(G1)과 채널공급층(CS1) 사이에 게이트절연층(GI1)이 구비될 수 있다. 게이트절연층(GI1)은 게이트전극(G1)과 채널공급층(CS1) 사이에서 소오스전극(S1) 및 드레인전극(D1) 까지 연장된 구조를 가질 수도 있다. 게이트절연층(GI1)은, 예컨대, Al2O3, SiOx, SixNy, Sc2O3, AlN, Ga2O3, Gd2O3, AlxGa2(1-x)O3, MgO 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 여기서 개시하지 않았더라도 일반적인 트랜지스터에서 사용하는 게이트절연층 물질이면 어느 것이든 게이트절연층(GI1) 물질로 적용할 수 있다. 게이트절연층(GI1)을 사용하는 경우, 게이트전극(G1)은 채널공급층(CS1)과 쇼트키 콘택을 형성할 필요가 없으므로, 게이트전극(G1)으로 사용 가능한 물질(도전체)의 종류는 쇼트키 콘택을 이용하는 경우보다 늘어날 수 있다. 또한, 게이트전극(G1)과 소오스/드레인전극(S1, D1)은 동일 물질로 형성될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 HEMT를 보여주는 단면도이다.
도 6을 참조하면, 게이트전극(G2)에 대응하는 2DEG 영역에 불연속 영역(R2)이 구비될 수 있다. 불연속 영역(R2)은 복수의 리세스 영역(20)에 의해 형성될 수 있다. 복수의 리세스 영역(20)은 채널공급층(CS2) 영역으로부터 이와 접촉된 채널층(C2) 영역으로 리세스된 영역일 수 있다. 리세스 영역(20)은 채널층(C2) 내부까지 연장되도록 형성될 수 있다. 리세스 영역(20)이 형성된 부분에서 2DEG가 형성되지 않고, 리세스 영역(20) 사이에 단위 2DEG(e2)가 형성될 수 있다. 복수의 단위 2DEG(e2)는 도 2 또는 도 3에서 설명한 바와 같은 불연속 영역(R1)의 패턴 구조를 가질 수 있다. 복수의 리세스 영역(20)을 덮는 게이트절연층(GI2)이 구비될 수 있고, 그 위에 게이트전극(G2)이 구비될 수 있다. 도 6에서는 게이트절연층(GI2)이 채널공급층(CS2) 위로 다소 돌출되어 있지만, 경우에 따라서는, 복수의 리세스 영역(20) 내부에만 게이트절연층을 형성하고, 상기 게이트절연층과 그 주위의 채널공급층(CS2) 상에 게이트전극(G2)을 형성할 수 있다. 또는, 게이트절연층(GI2)을 형성하지 않고, 복수의 리세스 영역(20) 상에 게이트전극(G2)을 형성할 수도 있다. 이 경우, 복수의 리세스 영역(20)은 게이트전극(G2)으로 채워지지 않고, 빈 공간(즉, void)으로 남겨질 수 있다. 도 6에서 기판(SUB2), 버퍼층(B2), 채널층(C2), 채널공급층(CS2), 소오스전극(S2) 및 드레인전극(D2)의 물질 및 특징은 각각 도 1의 기판(SUB1), 버퍼층(B1), 채널층(C1), 채널공급층(CS1), 소오스전극(S1) 및 드레인전극(D1)의 그것과 동일하거나 유사할 수 있다.
도 6에서 복수의 리세스 영역(20)의 형성 깊이는 달라질 수 있다. 복수의 리세스 영역(20)은 채널층(C2)과 채널공급층(CS2) 사이의 계면까지 형성되거나, 그보다 얕은 깊이로 형성될 수 있다. 복수의 리세스 영역(20)이 상기 계면보다 얕은 깊이로 형성된 경우가 도 7에 도시되어 있다.
도 7을 참조하면, 리세스 영역(20')은 채널공급층(CS2)의 두께보다 얕은 깊이로 형성될 수 있다. 즉, 리세스 영역(20')은 채널층(C2) 내부까지 형성되지 않고, 채널공급층(CS2)에만 형성될 수 있다. 이 경우에도, 리세스 영역(20')에 의해 그에 대응하는 2DEG 영역의 특성이 변화되기 때문에, 2DEG 영역에 불연속 영역(R2')이 형성될 수 있다. 불연속 영역(R2')은 서로 이격된 복수의 단위 2DEG(e2')로 구성될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 HEMT를 보여주는 단면도이다.
도 8을 참조하면, 게이트전극(G3)에 대응하는 2DEG 영역에 불연속 영역(R3)이 구비될 수 있다. 불연속 영역(R3)은 복수의 이온주입 영역(30)에 의해 형성될 수 있다. 복수의 이온주입 영역(30)은 채널공급층(CS3) 영역으로부터 이와 접촉된 채널층(C3) 영역으로 불순물이 이온주입된 영역일 수 있다. 이온주입 영역(30)은 아르곤(Ar) 또는 질소(N)와 같은 불순물이 이온주입된 영역일 수 있다. 이온주입 영역(30)은 채널층(C3) 내부까지 연장되도록 형성될 수 있다. 불순물 이온주입에 의해 채널공급층(CS3) 및 채널층(C3)의 결정성이 깨어지고 비정질화되기 때문에, 이온주입 영역(30)은 비정질 영역일 수 있다. 따라서, 이온주입 영역(30)이 형성된 부분에서는 2DEG가 형성되지 않을 수 있다. 이온주입 영역(30) 사이에 단위 2DEG(e3)가 존재할 수 있다. 복수의 단위 2DEG(e3)는 도 2 또는 도 3에서 설명한 바와 같은 불연속 영역(R1)의 패턴 구조를 가질 수 있다. 복수의 이온주입 영역(30)을 덮는 게이트절연층(GI3)이 구비될 수 있고, 그 위에 게이트전극(G3)이 형성될 수 있다. 그러나 경우에 따라, 게이트절연층(GI3)은 형성하지 않을 수도 있다. 도 8에서 기판(SUB3), 버퍼층(B3), 채널층(C3), 채널공급층(CS3), 소오스전극(S3) 및 드레인전극(D3)의 물질 및 특징은 각각 도 1의 기판(SUB1), 버퍼층(B1), 채널층(C1), 채널공급층(CS1), 소오스전극(S1) 및 드레인전극(D1)의 그것과 동일하거나 유사할 수 있다.
도 8에서 복수의 이온주입 영역(30)의 형성 깊이는 달라질 수 있다. 복수의 이온주입 영역(30)은 채널층(C3)과 채널공급층(CS3) 사이의 계면까지 형성되거나, 그보다 얕은 깊이로 형성될 수 있다. 복수의 이온주입 영역(30)이 상기 계면보다 얕은 깊이로 형성된 경우가 도 9에 도시되어 있다.
도 9를 참조하면, 이온주입 영역(30')은 채널공급층(CS3)의 두께보다 얕은 깊이로 형성될 수 있다. 즉, 이온주입 영역(30')은 채널층(C3) 내부까지 형성되지 않고, 채널공급층(CS3)에만 형성될 수 있다. 이 경우에도, 이온주입 영역(30')에 의해 그에 대응하는 2DEG 영역의 특성이 변화되기 때문에, 2DEG 영역에 불연속 영역(R3')이 형성될 수 있다. 불연속 영역(R3')은 서로 이격된 복수의 단위 2DEG(e3')로 구성될 수 있다.
도 10a 내지 도 10e는 본 발명의 실시예에 따른 HEMT의 제조방법을 보여주는 단면도이다.
도 10a를 참조하면, 기판(SUB10) 상에 버퍼층(B10)을 형성할 수 있다. 기판(SUB10)은, 예컨대, 사파이어(sapphire), Si, SiC, GaN 등으로 구성될 수 있다. 버퍼층(B10)은 기판(SUB10)과 그 위에 형성될 채널층(C10) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 채널층(C10)의 결정성 저하를 방지하기 위해 형성할 수 있다. 버퍼층(B10)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조로 형성할 수 있다. 구체적인 예로, 버퍼층(B10)은 AlN, GaN, AlGaN, InGaN, AlInN, AlGaInN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성할 수 있다. 경우에 따라서는, 기판(SUB10)과 버퍼층(B10) 사이에 소정의 씨드층(seed layer)(미도시)을 더 형성할 수 있다. 상기 씨드층은 버퍼층(B10)의 성장을 위한 베이스층일 수 있다. 버퍼층(B10) 상에 채널층(C10)을 형성할 수 있다. 채널층(C10)은 반도체층일 수 있다. 채널층(C10)은 Ⅲ-Ⅴ족 계열의 화합물 반도체를 포함할 수 있다. 예컨대, 채널층(C10)은 GaN계 물질(ex, GaN)을 포함할 수 있다. 이 경우, 채널층(C10)은 미도핑된(undoped) GaN층일 수 있지만, 경우에 따라서는, 소정의 불순물이 도핑된 GaN층일 수도 있다.
다음, 채널층(C10) 상에 소정의 마스크층(M10)을 형성할 수 있다. 마스크층(M10)은 채널층(C10)의 일부를 노출시키는 개구 영역(H1)을 포함할 수 있다. 이러한 마스크층(M10)은 채널층(C10)의 일부를 식각하기 위한 식각 마스크일 수 있다. 마스크층(M10)의 적어도 일부, 즉, 개구 영역(H1)을 포함하는 적어도 일부는 SAM(self-assembled monolayer)으로 형성하거나, 양극산화(anodization) 기술을 이용해서 형성할 수 있다. 또는, 나노임프린트(nanoimprint) 공정을 사용해서 마스크층(M10)의 적어도 일부를 형성할 수 있다. 상기한 방법들, 즉, SAM을 이용해서 마스크층(M10)의 적어도 일부를 형성하는 방법, 양극산화 기술을 이용해서 마스크층(M10)의 적어도 일부를 형성하는 방법 및 나노임프린트 공정을 이용해서 마스크층(M10)의 적어도 일부를 형성하는 방법 등은 당업자에게 잘 알려진바, 이들에 대한 자세한 설명은 생략한다. 여기서는, 편의상 마스크층(M10)을 단순하게 도시하였지만, 실제 마스크층(M10)은 도시된 것보다 더 복잡한 구성을 가질 수 있다.
도 10b를 참조하면, 마스크층(M10)을 식각 마스크로 사용해서 채널층(C10)의 노출된 영역(상면부)을 소정 깊이까지 식각할 수 있다. 이를 통해, 채널층(C10)에 복수의 함몰부(22)를 형성할 수 있다. 함몰부(22) 사이의 채널층(C10) 영역은 돌출부(11)라 할 수 있다. 복수의 돌출부(11)와 이들 사이의 함몰부(22)에 의해 요철부(100)가 형성될 수 있다.
도 10b에서 마스크층(M10)을 제거한 결과물은 도 10c에 도시되어 있다. 도 10c를 참조하면, 채널층(C10)의 소정 영역에 요철부(100)가 형성되어 있다. 도 10a 내지 도 10c를 참조하여 설명한 바와 같이, 요철부(100)는 다양한 방법, 예컨대, SAM을 식각 마스크로 사용하는 방법, 양극산화에 의한 패턴층을 식각 마스크로 사용하는 방법 또는 나노임프린트 방법으로 형성될 수 있다. 그 밖에도 다양한 방법을 사용해서 요철부(100)를 형성할 수 있다.
도 10d를 참조하면, 요철부(100)가 형성된 채널층(C10) 상에 채널공급층(CS10)을 형성할 수 있다. 채널공급층(CS10)은 채널층(C10)과 다른 반도체로 형성할 수 있다. 채널공급층(CS10)은 채널층(C10)에 2DEG를 유발하는 층일 수 있다. 2DEG는 채널층(C10)과 채널공급층(CS10)의 계면 아래의 채널층(C10) 부분에 형성될 수 있다. 채널공급층(CS10)은 채널층(C10)과 분극 특성 및/또는 에너지 밴드갭(bandgap) 및/또는 격자상수가 다른 물질(반도체)로 형성할 수 있다. 예컨대, 채널공급층(CS10)은 채널층(C10)보다 분극률 및/또는 에너지 밴드갭이 큰 물질(반도체)로 형성할 수 있다. 예컨대, 채널공급층(CS10)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조로 형성할 수 있다. 구체적인 예로, 채널공급층(CS10)은 AlGaN, AlInN, InGaN, AlN, AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성할 수 있다. 채널공급층(CS10)은 미도핑된(undoped) 층일 수 있지만, 경우에 따라서는, 소정의 불순물이 도핑된 층일 수도 있다.
요철부(100)에 의해 2DEG 층에 불연속 영역(R10)이 형성될 수 있다. 불연속 영역(R1)은 서로 이격된 복수의 단위 2DEG(e10)를 포함할 수 있다. 복수의 단위 2DEG(e10) 각각은 돌출부(11) 영역에 대응될 수 있다. 복수의 단위 2DEG(e10)는 나노스케일(nanoscale)을 가질 수 있다. 예컨대, 복수의 단위 2DEG(e10) 각각은 수십 nm 내지 수백 nm 정도의 폭을 가질 수 있다. 복수의 단위 2DEG(e10) 사이의 간격은 수 nm 내지 수백 nm 정도일 수 있다. 상기한 폭과 간격은 예시적인 것이고, 경우에 따라 이들의 범위는 달라질 수 있다. 예컨대, 상기 폭은 수백 nm 이상일 수 있고, 상기 간격도 수백 nm 이상일 수 있다. 불연속 영역(R10)은 2DEG가 패턴화된 영역이라고 할 수 있다. 다시 말해, 불연속 영역(R10)은 패턴화된 2DEG 영역이라고 할 수 있다. 복수의 단위 2DEG(e10)는 도 2의 도트(dot) 패턴 또는 도 3의 줄무늬(stripe) 패턴 등을 형성할 수 있다.
도 10e를 참조하면, 채널공급층(CS10)의 상에 게이트전극(G10)을 형성할 수 있다. 게이트전극(G10)은 불연속 영역(R10)에 대응하는 위치에 형성될 수 있다. 게이트전극(G10)은 금속, 금속화합물 등으로 형성할 수 있다. 게이트전극(G10)과 이격된 소오스전극(S10) 및 드레인전극(D10)을 형성할 수 있다. 소오스전극(S10) 및 드레인전극(D10)은 게이트전극(G10) 양측에 형성할 수 있다. 소오스전극(S10) 및 드레인전극(D10)은 2DEG와 전기적으로 연결될 수 있다. 채널공급층(CS10)과 채널층(C10)의 일부를 식각(리세스)한 후, 식각 영역(리세스 영역)에 소오스전극(S10) 및 드레인전극(D10)을 형성할 수 있다. 이때, 상기 식각 영역(리세스 영역)의 깊이는 2DEG의 깊이보다 깊을 수 있다. 따라서, 소오스전극(S10) 및 드레인전극(D10)은 2DEG의 측면과 직접 접촉할 수 있다. 하지만, 이는 예시적인 것에 불과하다. 채널공급층(CS10)의 일부 두께만 식각한 후에, 소오스/드레인전극(S10, D10)을 형성하거나, 식각 없이 채널공급층(CS10) 상에 소오스/드레인전극(S10, D10)을 형성할 수도 있다. 소오스전극(S10)이 드레인전극(D10)보다 게이트전극(G10)에 더 가깝게 위치할 수 있다. 즉, 소오스전극(S10)과 게이트전극(G10) 사이의 거리는 드레인전극(D10)과 게이트전극(G10) 사이의 거리보다 짧을 수 있다. 그러나 이는 예시적인 것이고, 소오스전극(S10) 및 드레인전극(D10)과 게이트전극(G10) 사이의 상대적인 거리는 달라질 수 있다.
도 10a 내지 도 10e의 제조방법은 다양하게 변형될 수 있다. 예컨대, 요철부(100)의 구조 및 형성방법은 다양하게 변형될 수 있다. 일례로, 채널층(C10)의 일부를 식각하는 방법으로 요철부(100)를 형성하지 않고, 채널층(C10) 상에 복수의 돌출부를 형성하는 방법으로 요철부를 형성할 수 있다. 이 경우, 도 4에 도시된 바와 같은 요철부(10')를 형성할 수 있다. 그 밖에도 여러 방법으로 다양한 요철부를 형성할 수 있다.
도 11a 내지 도 11c는 본 발명의 다른 실시예에 따른 HEMT의 제조방법을 보여주는 단면도이다.
도 11a를 참조하면, 기판(SUB20) 상에 버퍼층(B20)을 형성할 수 있고, 버퍼층(B20) 상에 채널층(C20)을 형성할 수 있다. 채널층(C20) 상에 채널공급층(CS20)을 형성할 수 있다. 채널공급층(CS20)은 채널층(C20)에 2DEG를 유발하는 층일 수 있다. 따라서, 채널공급층(CS20)에 의해 채널층(C20)에 2DEG가 형성될 수 있다. 기판(SUB20), 버퍼층(B20), 채널층(C20) 및 채널공급층(CS20)의 물질 및 두께 등은 각각 도 1의 기판(SUB1), 버퍼층(B1), 채널층(C1) 및 채널공급층(CS1)과 동일하거나 유사할 수 있다.
도 11b를 참조하면, 채널공급층(CS20)의 일부 영역에 복수의 리세스 영역(200)을 형성할 수 있다. 복수의 리세스 영역(200)은 채널공급층(CS20)으로부터 채널층(C20)으로 리세스된 영역일 수 있다. 복수의 리세스 영역(200)은 채널층(C20) 내부로 연장되도록 형성할 수 있다. 따라서, 복수의 리세스 영역(200)에 의해 2DEG에 불연속 영역(R20)이 형성될 수 있다. 불연속 영역(R20)은 서로 이격된 복수의 단위 2DEG(e20)를 포함할 수 있다. 복수의 단위 2DEG(e20)는 복수의 리세스 영역(200) 사이에 구비될 수 있다. 복수의 단위 2DEG(e20)는 도 2의 도트(dot) 패턴 또는 도 3의 줄무늬(stripe) 패턴 등을 형성할 수 있다.
도 11c를 참조하면, 복수의 리세스 영역(200)이 형성된 채널공급층(CS20) 상에 게이트전극(G20)을 형성할 수 있다. 복수의 리세스 영역(200)을 덮는 게이트절연층(GI20)을 먼저 형성한 후에, 게이트절연층(GI20) 상에 게이트전극(G20)을 형성할 수 있다. 여기서는, 게이트절연층(GI20)이 채널공급층(CS20) 위로 다소 돌출되어 있지만, 경우에 따라서는, 복수의 리세스 영역(200) 내부에만 게이트절연층을 형성하고, 상기 게이트절연층과 그 주위의 채널공급층(CS20) 상에 게이트전극(G20)을 형성할 수 있다. 또는, 게이트절연층(GI20)을 형성하지 않고, 채널공급층(CS20) 상에 게이트전극(G20)을 직접 형성할 수도 있다. 이 경우, 복수의 리세스 영역(200)은 게이트전극(G20)으로 채워지지 않고, 빈 공간(즉, void)으로 남겨질 수 있다. 게이트전극(G20)과 이격된 소오스전극(S20) 및 드레인전극(D20)을 형성할 수 있다. 소오스전극(S20) 및 드레인전극(D20)은 게이트전극(G20) 양측에 형성할 수 있다. 소오스전극(S20) 및 드레인전극(D20)은 2DEG와 전기적으로 연결될 수 있다. 소오스전극(S20) 및 드레인전극(D20)은 도 10e의 소오스전극(S10) 및 드레인전극(D10)과 동일한 방법으로 형성될 수 있고, 다양하게 변형될 수 있다.
도 11a 내지 도 11c의 방법은 다양하게 변형될 수 있다. 예컨대, 도 11b의 단계에서 리세스 영역(200)의 형성 깊이는 달라질 수 있다. 예컨대, 리세스 영역(200)은 채널층(C20)과 채널공급층(CS20) 사이의 계면까지 형성되거나, 그보다 얕은 깊이로 형성될 수 있다.
도 12a 내지 도 12d는 본 발명의 다른 실시예에 따른 HEMT의 제조방법을 보여주는 단면도이다.
도 12a를 참조하면, 기판(SUB30) 상에 버퍼층(B30)을 형성할 수 있고, 버퍼층(B30) 상에 채널층(C30)을 형성할 수 있다. 채널층(C30) 상에 채널공급층(CS30)을 형성할 수 있다. 채널공급층(CS30)은 채널층(C30)에 2DEG를 유발하는 층일 수 있다. 기판(SUB30), 버퍼층(B30), 채널층(C30) 및 채널공급층(CS30)의 물질 및 두께 등은 각각 도 1의 기판(SUB1), 버퍼층(B1), 채널층(C1) 및 채널공급층(CS1)과 동일하거나 유사할 수 있다. 다음, 채널공급층(CS30) 상에 소정의 마스크층(M30)을 형성할 수 있다. 마스크층(M30)은 채널공급층(CS30)의 일부를 노출시키는 개구 영역(H3)을 포함할 수 있다. 이러한 마스크층(M30)은 이온주입을 위한 마스크일 수 있다.
도 12b를 참조하면, 마스크층(M30)을 이온주입 마스크로 사용해서 채널공급층(CS30)의 노출된 영역(상면부)에 소정의 불순물을 이온주입할 수 있다. 이때, 상기 불순물로는 아르곤(Ar) 또는 질소(N) 등을 사용할 수 있다. 이러한 이온주입 공정을 통해, 복수의 이온주입 영역(300)을 형성할 수 있다. 복수의 이온주입 영역(300)은 채널층(C30)의 내부까지 연장되도록 형성할 수 있다. 불순물이 주입된 이온주입 영역(300)은 그 결정성이 깨지면서 비정질(amorphous) 구조를 가질 수 있다. 따라서, 복수의 이온주입 영역(300)에 의해 2DEG에 불연속 영역(R30)이 형성될 수 있다. 불연속 영역(R30)은 서로 이격된 복수의 단위 2DEG(e30)를 포함할 수 있다. 복수의 단위 2DEG(e30)는 복수의 이온주입 영역(300) 사이에 구비될 수 있다. 복수의 단위 2DEG(e30)는 도 2의 도트(dot) 패턴 또는 도 3의 줄무늬(stripe) 패턴 등을 형성할 수 있다.
도 12b에서 마스크층(M30)을 제거한 결과물은 도 12c에 도시되어 있다. 도 12c를 참조하면, 채널공급층(CS30)의 소정 영역에 채널공급층(CS30)으로부터 그에 접촉된 채널층(C30)으로 연장된 이온주입 영역(300)이 형성되어 있다.
도 12d를 참조하면, 불연속 영역(R30)에 대응하는 채널공급층(CS30) 상에 복수의 이온주입 영역(300)을 덮는 게이트전극(G30)을 형성할 수 있다. 게이트절연층(GI30)을 먼저 형성한 후에, 그 위에 게이트전극(G30)을 형성할 수 있다. 게이트전극(G30)과 이격된 소오스전극(S30) 및 드레인전극(D30)을 형성할 수 있다. 소오스전극(S30) 및 드레인전극(D30)은 게이트전극(G30) 양측에 형성할 수 있다. 소오스전극(S30) 및 드레인전극(D30)은 2DEG와 전기적으로 연결될 수 있다. 소오스전극(S30) 및 드레인전극(D30)은 도 10e의 소오스전극(S10) 및 드레인전극(D10)과 동일한 방법으로 형성될 수 있고, 다양하게 변형될 수 있다.
도 12a 내지 도 12d의 방법은 다양하게 변형될 수 있다. 예컨대, 도 12b의 단계에서 이온주입 영역(300)의 형성 깊이는 달라질 수 있다. 예컨대, 이온주입 영역(300)은 채널층(C30)과 채널공급층(CS30) 사이의 계면까지 형성되거나, 그보다 얕은 깊이로 형성될 수 있다.
도 13은 본 발명의 실시예 및 비교예에 따른 HEMT의 전압-전류 특성을 보여주는 그래프이다. 도 13의 실시예에 따른 HEMT 구조는 도 14와 같고, 도 13의 비교예에 따른 HEMT 구조는 도 15와 같다. 간략히 설명하면, 상기 실시예에 따른 HEMT(도 14)는 게이트전극(G11)에 대응하는 채널 영역에 서로 이격된 복수의 단위 2DEG(e11)에 의한 불연속 영역(R11)을 포함하고, 상기 비교예에 따른 HEMT(도 15)는 게이트전극(G12)에 대응하는 채널 영역에 2DEG가 존재하지 않는 구조를 갖는다. 상기 실시예 및 비교예에 따른 HEMT의 구성에 대해서는 추후에 도 14 및 도 15를 참조하여 보다 상세히 설명한다.
도 13을 참조하면, 실시예에 따른 HEMT의 포화된 드레인전류(Id)는 비교예에 따른 HEMT의 포화된 드레인전류(Id)보다 약 22% 정도 높게 나타났다. 이는 상기 실시예에 따른 HEMT가 상기 비교예에 따른 HEMT보다 높은 온-커런트(ON-current) 및 낮은 온-저항(ON-resistance)을 갖는다는 것을 의미한다. 한편, 상기 실시예에 따른 HEMT의 문턱전압과 상기 비교예에 따른 HEMT의 문턱전압은 거의 유사한 것으로 측정되었다. 따라서, 본 발명의 실시예에 따르면, 불연속 영역(R11)에 의해 0V보다 큰 문턱전압을 가지면서도 낮은 채널 저항(또는 낮은 온-저항)을 갖는 HEMT를 구현할 수 있다. 상기 비교예의 경우, 게이트전극(G12)에 대응하는 채널 영역에 2DEG가 없기 때문에 높은 문턱전압을 가질 수 있지만, 채널 저항이 높기 때문에 온-저항(ON-resistance)이 크다는 문제가 있다. 그러나 본 발명의 실시예에 따르면, 높은 문턱전압을 가지면서도 온-저항(ON-resistance)이 낮은 HEMT를 얻을 수 있다.
이하에서는, 도 14 및 도 15를 참조하여, 도 13의 실시예 및 비교예에 따른 HEMT의 구조에 대해 보다 상세히 설명한다.
도 14를 참조하면, 상기 실시예에 따른 HEMT는 채널공급층(CS11)에 복수의 리세스 영역(210)을 포함하고, 복수의 리세스 영역(210)에 의해 형성된 불연속 영역(R11)을 갖는다. 불연속 영역(R11)은 서로 이격된 복수의 단위 2DEG(e11)를 포함한다. 게이트전극(G11)은 복수의 리세스 영역(210)을 매립하도록 채널공급층(CS11) 상에 구비된다. 도 14의 구조는 도 7의 구조와 유사하지만, 도 7의 게이트절연층(GI2')을 포함하지 않는다. 도 14에서 참조부호 SUB11, B11, C11, S11, D11은 각각 기판, 버퍼층, 채널층, 소오스전극, 드레인전극을 나타낸다.
도 15를 참조하면, 상기 비교예에 따른 HEMT는 채널공급층(CS12)에 형성된 단일 리세스 영역(220)을 갖고, 리세스 영역(220)에 구비된 게이트전극(G12)을 포함한다. 리세스 영역(220)에 대응하는 채널 영역, 즉, 게이트전극(G12)에 대응하는 채널 영역에는 2DEG가 존재하지 않는다. 즉, 비교예에 따른 HEMT는 본 발명의 실시예에 따른 HEMT에 구비된 것과 같은 "불연속 영역"을 포함하지 않는다. 이 경우, 앞서 설명한 바와 같이, 게이트전극(G12)에 대응하는 채널 영역의 저항이 높아, 온-저항(ON-resistance)이 커지는 문제가 발생한다. 도 15에서 참조부호 SUB12, B12, C12, S12, D12는 각각 기판, 버퍼층, 채널층, 소오스전극, 드레인전극을 나타낸다.
전술한 바와 같이, 본 발명의 실시예에서는 게이트전극에 대응하는 2DEG의 불연속 영역에 의해 HEMT의 문턱전압이 증가할 수 있다. 즉, 2DEG가 연속적으로 연결되어 있지 않기 때문에, HEMT의 문턱전압이 증가할 수 있다. 이와 관련해서, 본 실시예의 HEMT는 문턱전압이 0V보다 큰 노멀리-오프(normally-off) 소자일 수 있다. 또한, 본 실시예의 HEMT는 증가형(enhancement mode)(E-mode) 소자일 수 있다. 상기 게이트전극에 대응하는 2DEG 영역, 즉, 상기 불연속 영역에서 복수의 단위 2DEG가 서로 인접해 있기 때문에, 턴-온(turn-on) 시, 상기 불연속 영역에서 복수의 단위 2DEG가 우수한 전기 전도도를 제공하므로, HEMT의 온-저항(ON-resistance)은 낮아지고, 온-커런트(ON-current)는 증가할 수 있다. 다시 말해, 게이트전극에 소정의 바이어스 전압이 인가되는 턴-온(turn-on) 동작 시, 복수의 단위 2DEG 사이에 전자가 채워지고, 불연속 영역을 통한 전류의 흐름이 가능해지는데, 이때, 복수의 단위 2DEG는 매우 우수한 전기 전도체로 작용할 수 있다. 따라서, HEMT의 온-저항(ON-resistance)은 낮아지고, 온-커런트(ON-current)는 증가할 수 있다. 따라서, 본 발명의 실시예에 따르면, 노멀리-오프(normally-off) 특성을 가지면서도 채널 저항이 낮은 HEMT를 구현할 수 있다. 다시 말해, 증가형(E-mode)이면서도 온-저항(ON-resistance)이 낮은 HEMT를 구현할 수 있다.
도 1 내지 도 9 및 도 14 등을 참조하여 설명한 본 발명의 실시예에 따른 HEMT는, 예컨대, 파워소자(power device)로 사용될 수 있다. 그러나 본 발명의 실시예에 따른 HEMT의 적용 분야는 파워소자에 한정되지 않고, 다양하게 변화될 수 있다. 즉, 본 발명의 실시예에 따른 HEMT는 파워소자뿐 아니라, 그 밖에 다른 용도로도 사용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 9 및 도 14의 HEMT의 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 채널층 및 채널공급층의 물질로 GaN계 물질 이외에 다른 물질이 적용될 수 있음을 알 수 있을 것이다. 또한, 채널층과 채널공급층의 위치 관계는 뒤바뀔 수 있음을 알 수 있을 것이다. 그리고 도 10a 내지 도 10e의 제조방법, 도 11a 내지 도 11c의 제조방법 및 도 12a 내지 도 12d의 제조방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 부가해서, 당업자라면 본 발명의 사상(idea)은 HEMT가 아닌 다른 반도체소자에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
B1∼B3, B10∼B30 : 버퍼층 C1∼C3, C10∼C30 : 채널층
CS1∼CS3, CS10∼CS30 : 채널공급층 D1∼D3, D10∼D30 : 드레인전극
e1∼e3, e10∼e30 : 단위 2DEG G1∼G3, G10∼G30 : 게이트전극
GI1∼GI3, GI20, GI30 : 게이트절연층 H1, H3 : 개구 영역
M10, M30 : 마스크층 R1∼R3, R10∼R30 : 불연속 영역
S1∼S3, S10∼S30 : 소오스전극 SUB1∼SUB3, SUB10∼SUB30 : 기판
1, 1', 11 : 돌출부 2, 2', 22 : 함몰부
10, 10', 100 : 요철부 20, 20', 200 : 리세스 영역
30, 30', 300 : 이온주입 영역

Claims (34)

  1. 제1 반도체층;
    상기 제1 반도체층에 2DEG(2-dimensional electron gas)를 유발하는 제2 반도체층;
    상기 2DEG의 일부 영역에 대응하도록 구비된 게이트; 및
    상기 게이트와 이격하여 구비된 소오스 및 드레인;을 포함하고,
    상기 게이트에 대응하는 상기 2DEG 영역은 복수의 단위 2DEG가 서로 이격된 불연속 영역을 포함하는 고전자이동도 트랜지스터(HEMT).
  2. 제 1 항에 있어서,
    상기 게이트에 대응하는 상기 제1 반도체층 영역에 요철부가 형성되고,
    상기 요철부에 의해 상기 불연속 영역이 형성되는 HEMT.
  3. 제 2 항에 있어서,
    상기 요철부는 복수의 돌출부 및 이들 사이에 함몰부를 포함하고,
    상기 제2 반도체층은 상기 돌출부 및 함몰부를 덮도록 구비된 HEMT.
  4. 제 3 항에 있어서,
    상기 복수의 단위 2DEG는 상기 돌출부에 대응하도록 구비된 HEMT.
  5. 제 3 항에 있어서,
    상기 복수의 단위 2DEG는 상기 함몰부에 대응하도록 구비된 HEMT.
  6. 제 1 항에 있어서,
    상기 게이트에 대응하는 상기 제2 반도체층 영역으로부터 이와 접촉된 상기 제1 반도체층 영역으로 리세스된 복수의 리세스 영역이 구비되고,
    상기 복수의 리세스 영역에 의해 상기 불연속 영역이 형성되는 HEMT.
  7. 제 6 항에 있어서,
    상기 복수의 리세스 영역은 상기 제1 반도체층 내부로 연장되도록 형성된 HEMT.
  8. 제 6 항에 있어서,
    상기 복수의 리세스 영역은 상기 제1 및 제2 반도체층 사이의 계면까지 혹은 그보다 얕은 깊이로 형성된 HEMT.
  9. 제 6 항에 있어서,
    상기 제2 반도체층 상에 상기 복수의 리세스 영역을 매립하는 절연층이 구비되고, 상기 절연층 상에 상기 게이트가 구비된 HEMT.
  10. 제 1 항에 있어서,
    상기 게이트에 대응하는 상기 제2 반도체층 영역으로부터 이와 접촉된 상기 제1 반도체층 영역으로 형성된 복수의 이온주입 영역이 구비되고,
    상기 복수의 이온주입 영역에 의해 상기 불연속 영역이 형성되는 HEMT.
  11. 제 10 항에 있어서,
    상기 복수의 이온주입 영역은 상기 제1 반도체층 내부로 연장되도록 형성된 HEMT.
  12. 제 10 항에 있어서,
    상기 복수의 이온주입 영역은 상기 제1 및 제2 반도체층 사이의 계면까지 혹은 그보다 얕은 깊이로 형성된 HEMT.
  13. 제 10 항에 있어서,
    상기 복수의 이온주입 영역은 비정질 영역인 HEMT.
  14. 제 1 항에 있어서,
    상기 복수의 단위 2DEG는 도트(dot) 패턴을 형성하는 HEMT.
  15. 제 1 항에 있어서,
    상기 복수의 단위 2DEG는 줄무늬(stripe) 패턴을 형성하는 HEMT.
  16. 제 1 항에 있어서,
    상기 복수의 단위 2DEG 각각은 수십 nm 내지 수백 nm의 폭을 갖는 HEMT.
  17. 제 1 항에 있어서,
    상기 복수의 단위 2DEG 사이의 간격은 수 nm 내지 수백 nm인 HEMT.
  18. 제 1 항에 있어서,
    상기 제1 반도체층은 GaN계 물질을 포함하는 HEMT.
  19. 제 1 항 또는 제 18 항에 있어서,
    상기 제2 반도체층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 갖는 HEMT.
  20. 제 1 항에 있어서,
    상기 HEMT는 노멀리-오프(normally-off) 소자인 HEMT.
  21. 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층의 일부 영역에 요철부를 형성하는 단계;
    상기 제1 반도체층에 2DEG를 유발하는 제2 반도체층을 형성하되, 상기 요철부에 의해 복수의 단위 2DEG가 서로 이격된 불연속 영역이 형성되도록 상기 제2 반도체층을 형성하는 단계;
    상기 불연속 영역에 대응하는 게이트를 형성하는 단계; 및
    상기 게이트와 이격된 소오스 및 드레인을 형성하는 단계;를 포함하는 고전자이동도 트랜지스터(HEMT)의 제조방법.
  22. 제 21 항에 있어서,
    상기 요철부는 SAM(self-assembled monolayer)을 식각 마스크로 사용해서 형성하는 HEMT의 제조방법.
  23. 제 21 항에 있어서,
    상기 요철부는 양극산화(anodization)에 의한 식각 마스크를 사용해서 형성하는 HEMT의 제조방법.
  24. 제 21 항에 있어서,
    상기 요철부는 나노임프린트(nanoimprint) 공정을 사용해서 형성하는 HEMT의 제조방법.
  25. 제 21 항에 있어서,
    상기 복수의 단위 2DEG는 도트(dot) 패턴 또는 줄무늬(stripe) 패턴을 형성하는 HEMT의 제조방법.
  26. 제 21 항에 있어서,
    상기 제1 반도체층은 GaN계 물질을 포함하고,
    상기 제2 반도체층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 갖는 HEMT의 제조방법.
  27. 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층에 2DEG를 유발하는 제2 반도체층을 형성하는 단계;
    상기 제2 반도체층의 일부 영역으로부터 상기 제1 반도체층 영역으로 리세스된 복수의 리세스 영역을 형성하여, 복수의 단위 2DEG가 서로 이격된 불연속 영역을 형성하는 단계;
    상기 불연속 영역에 대응하는 게이트를 형성하는 단계; 및
    상기 게이트와 이격된 소오스 및 드레인을 형성하는 단계;를 포함하는 고전자이동도 트랜지스터(HEMT)의 제조방법.
  28. 제 27 항에 있어서,
    상기 제2 반도체층 상에 상기 복수의 리세스 영역을 매립하는 절연층을 형성하는 단계를 더 포함하고,
    상기 게이트는 상기 절연층 상에 형성하는 HEMT의 제조방법.
  29. 제 27 항에 있어서,
    상기 복수의 단위 2DEG는 도트(dot) 패턴 또는 줄무늬(stripe) 패턴을 형성하는 HEMT의 제조방법.
  30. 제 27 항에 있어서,
    상기 제1 반도체층은 GaN계 물질을 포함하고,
    상기 제2 반도체층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 갖는 HEMT의 제조방법.
  31. 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층에 2DEG를 유발하는 제2 반도체층을 형성하는 단계;
    상기 제2 반도체층의 일부 영역으로부터 상기 제1 반도체층 영역으로 복수의 이온주입 영역을 형성하여, 복수의 단위 2DEG가 서로 이격된 불연속 영역을 형성하는 단계;
    상기 불연속 영역에 대응하는 게이트를 형성하는 단계; 및
    상기 게이트와 이격된 소오스 및 드레인을 형성하는 단계;를 포함하는 고전자이동도 트랜지스터(HEMT)의 제조방법.
  32. 제 31 항에 있어서,
    상기 복수의 이온주입 영역은 비정질 영역인 HEMT의 제조방법.
  33. 제 31 항에 있어서,
    상기 복수의 단위 2DEG는 도트(dot) 패턴 또는 줄무늬(stripe) 패턴을 형성하는 HEMT의 제조방법.
  34. 제 31 항에 있어서,
    상기 제1 반도체층은 GaN계 물질을 포함하고,
    상기 제2 반도체층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 갖는 HEMT의 제조방법.
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