CN107578999A

CN107578999A - 栅极区域图形化的高电子迁移率晶体管器件及制作方法

Info

Publication number: CN107578999A
Application number: CN201710682026.2A
Authority: CN
Inventors: 孙辉; 刘美华; 林信南; 陈东敏
Original assignee: Peking University Shenzhen Graduate School
Current assignee: Peking University Shenzhen Graduate School
Priority date: 2017-08-10
Filing date: 2017-08-10
Publication date: 2018-01-12

Abstract

本发明公开了一种栅极区域图形化的高电子迁移率晶体管器件及其制作方法，该方法包括：准备GaN外延片；在GaN外延片的上表面上形成掩膜层；在掩膜层预设形成栅极的区域上开设多个掩膜层开孔；在GaN外延片上形成图形化栅极区域；去除掩膜层；在GaN外延片的上表面和图形化栅极区域内沉积栅介质层；制作源漏电极和栅电极。本发明的方法通过在GaN外延片上刻蚀纳米级的图形化栅极区域，实现器件增强型操作的同时，有效的保证了栅电极下方的2‑DEG浓度，提高了增强型器件的导通电流，降低了导通电阻，可以很好的保证制成器件的稳定性和均匀性。其制作工艺均为Si CMOS工艺兼容，工艺复杂度低，可操作性强，为开发基于Si工艺兼容的增强型GaN HEMT量产方案提供了很好的借鉴。

Description

栅极区域图形化的高电子迁移率晶体管器件及制作方法

技术领域

本发明涉及半导体技术领域，具体涉及一种栅极区域图形化的高电子迁移率晶体管器件及制作方法。

背景技术

以氮化镓(GaN)为代表的III-V族宽禁带化合物半导体材料，具有高击穿电场、高电子饱和漂移速率和高热导率等特性，非常适用于制备大功率、高速、大电压的电力电子器件。AlGaN/GaN HEMT作为其中最具吸引力的器件类型，一方面得益于GaN和AlGaN之间的极强的自发极化和压电极化效应，使得 GaN/AlGaN之间形成高电子浓度和高电子迁移率的二维电子气(2-DEG)，电子浓度高达1012-1013cm^-2，电子迁移率可高达2000cm²/V；另一方面，AlGaN/GaN HEMT 器件工艺简单，适合基于多种平台进行开发，开发周期短。

但是，正是由于AlGaN/GaN异质结之间高浓度的电子存在，使得标准AlGaN/GaNHEMT为常开型器件，驱动电压范围为-30-2V，器件完全导通栅极电压一般为-5V，因此使用时需要负压驱动进行关断，有短路直通的潜在危险。此外，对于功率器件来说，常开特征使得静态功耗较大，也是常规HEMT器件面临的主要问题。因此，常关型(增强型)HEMT成为该领域研究者争相研究的热点。

目前，实现增强型HEMT主要方法是对栅极区域进行刻蚀，部分或者完全去除栅下方的势垒层，从而降低栅电极下方的2-DEG的浓度，使阈值电压(V_th) 正向漂移。这种方案可以很好的实现器件的增强型操作，当前报道的最优阈值电压为6.2V，能够完全满足器件分立和集成的应用。但是，因为栅极区2-DEG 的降低甚至完全没有，使得这类器件导通电流较小，导通电阻大，成为阻碍此方案进一步发展的最大障碍。尽管，实验室和研究机构已经报道了很多基于结构设计的改善措施，但工艺复杂度高，很难实现大批量加工的需要。

基于以上考虑，面对蓬勃发展的GaN器件开发领域，亟需开发一种满足大阈值电压，大电流密度的增强型高电子迁移率晶体管器件加工工艺。

发明内容

本申请提供一种栅极区域图形化的高电子迁移率晶体管器件，用以解决现有增强型高电子迁移率晶体管器件导通电流小、导通电阻大的缺陷；本申请同时提供了一种栅极区域图形化的高电子迁移率晶体管器件的制作方法，在提高器件电气性能的同时，解决传统的高电子迁移率晶体管器件加工工艺复杂、加工成本高等问题。

为了解决上述问题，本发明的技术方案如下：

一种栅极区域图形化的高电子迁移率晶体管器件的制作方法，包括：

准备GaN外延片；

在GaN外延片的上表面上形成掩膜层；

在掩膜层预设形成栅极的区域上开设多个掩膜层开孔；

以多个掩膜层开孔的孔内区域为限，向下刻蚀至GaN外延片内部，以在GaN外延片上形成图形化栅极区域；

去除掩膜层；

在GaN外延片的上表面内沉积栅介质层并延伸至图形化栅极区域内；

刻蚀形成欧姆接触孔；

在欧姆接触孔内沉积欧姆金属；

欧姆金属图形化并高温退火，以形成源漏电极；

制作栅电极。

一种栅极区域图形化的高电子迁移率晶体管器件，包括：

GaN外延片；

隔离分布以实现电气绝缘的栅电极、源电极和漏电极，所述源电极和漏电极分别形成于GaN外延片上表面；

形成于GaN外延片上表面至GaN外延片内部的图形化栅极区域，图形化栅极区域对应于栅电极的位置；

形成于GaN外延片上表面、栅电极、源电极和漏电极之间的栅介质层，栅介质层通过图形化栅极区域延伸至GaN外延片内。

形成于栅介质层上表面栅极区域的栅极金属和栅电极。

本发明的有益效果为：

1.本发明公开的一种栅极区域图形化的高电子迁移率晶体管器件的制作方法，其制作工艺和条件均为Si CMOS工艺兼容，其工艺复杂度低，可操作性强，制作成本低,为开发基于Si工艺兼容的增强型GaN HEMT量产方案提供了很好的借鉴和参考。

2.本发明公开的一种栅极区域图形化的高电子迁移率晶体管器件，该器件通过在GaN外延片上刻蚀纳米级的图形化栅极区域，在保证器件增强型操作的同时，有效的保证了栅电极下方的2-DEG的浓度，提高了增强型HEMT器件的导通电流，降低了导通电阻，可以很好的保证器件的稳定性和均匀性。

附图说明

图1为本发明实施例提供的一种栅极区域图形化的高电子迁移率晶体管器件的制作方法所对应的流程示意图。

图2-图7为本发明实施例提供的一种GaN MOS-HEMT器件制备过程中的器件结构示意图；其中，图3(a)为SiO₂掩膜层沉积过程，图3(b)为SiO₂掩膜层开孔过程，图3(c)为图形化栅极开孔刻蚀过程，图3(d)为去除剩余SiO₂掩膜层过程。

图中，101-硅衬底，102-GaN缓冲层，103-二维电子气，104-AlGaN势垒层，105-GaN帽层，106-SiO₂掩膜层，107-Al₂O₃栅介质层，108-TiN栅极金属， 109-保护层，110-图形化的栅极区域。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

目前，对HEMT器件的栅极区域AlGaN势垒层(AlGaN barrier layer)进行刻蚀，从而降低栅下方的2-DEG的浓度是实现增强型HEMT器件的主要手段。AlGaN势垒层(AlGaNbarrier layer)的部分去除或者完全去除会导致栅极区域2-DEG的降低甚至完全没有，使得这类器件导通电流较小，导通电阻大，进而影响HEMT器件的电气性能。发明人在在研究过程中发现，采用纳米图形化刻蚀的方式，仅去除了图像化圆柱孔里面的AlGaN势垒层(AlGaN barrier layer)，可以保证足够浓度的电子，使得电流密度达到应有的需求，从而提高器件的导通电流，降低导通电阻。

在完善实施例的过程中，发明人发现，如果直接在GaN外延片上刻蚀图形化栅极区域，容易导致GaN外延片及图形化栅极区域的损伤，因此，发明人通过在GaN外延片上沉积SiO₂掩膜层作为后面AlGaN势垒层(AlGaN barrier layer) 图形化栅极区域刻蚀的掩膜，以SiO₂掩膜层上的开孔的孔内区域为限，向下刻蚀至AlGaN势垒层(AlGaN barrierlayer)内部或完全刻蚀掉AlGaN势垒层 (AlGaN barrier layer)，形成与SiO₂掩膜层上的开孔大小、个数、孔距一致 AlGaN势垒层(AlGaN barrier layer)刻蚀完成后，去除SiO₂掩膜层，即可完成图形化栅极区域的制作。

下面结合实施例和附图对本发明进行进一步的说明，需要说明的是，本发明的附图2-7均为单指器件Active区域的剖面图。

实施例：

参见图1，一种GaN MOS-HEMT器件的制备方法，包括以下步骤：

步骤201.准备GaN外延片：

GaN外延片的结构如图2所示，在硅衬底101(Silicon substrate)上依次形成有GaN缓冲层102(GaN buffer layer)、AlGaN势垒层104(AlGaN barrier layer)、GaN帽层105(GaN cap layer)，GaN帽层105(GaN cap layer)作为 GaN外延片的上表面；GaN缓冲层102(GaN buffer layer)和AlGaN势垒层104 (AlGaN barrier layer)之间形成二维电子气103(2-DEG)，位于AlGaN势垒层104(AlGaN barrier layer)膜层内。GaN帽层105(GaN caplayer)用来钝化材料表面，可以显著抑制电流崩塌效应并减小表面漏电。GaN外延片可以采用已有用于制作GaN器件的GaN外延片，也可以在普通的硅晶圆上经合适的工艺制作形成。

将GaN外延片进行打标记和表面清洗，清洗完毕后，还具体包括以下步骤：

步骤202.图形化掩膜层沉积：

首先，采用PECVD工艺(等离子体增强化学气相沉积)在GaN帽层105(GaN caplayer)上沉积500nm的SiO₂掩膜层106(Hard Mask)，如图3(a)所示。本领域技术人员应当理解，在其他实施例中，SiO₂掩膜层106(Hard Mask)的厚度可以根据具体使用的刻蚀机台和AlGaN势垒层104(AlGaN barrier layer)、 GaN帽层105(GaN cap layer)的厚度做出调整。

然后，采用黄光工艺对SiO₂掩膜层106(Hard Mask)预设形成栅电极的区域上曝光开设多个密布的圆形掩膜层开孔，掩膜层开孔直径0.2um，各圆孔间距 0.4um，如图3(b)所示。同样的，本领域技术人员在给SiO₂掩膜层106(Hard Mask)开孔过程中，根据对GaNMOS-HEMT器件电流和阈值电压的需求，调整圆孔直径以及圆孔分布密度，进而将器件阈值电压和导通电流调节至需要的数值视为本发明方法的简单推演。例如，在另外的实施例中，掩膜层开孔直径可调整为0.15-0.25um中的任一值，各圆孔间距可调整为0.35-0.45um中的任一值。

步骤203.图形化栅极区域110(Gate Patterning)制作：

进而，采用氯基刻蚀气体刻蚀掩膜层开孔区域下方的GaN外延片，刻蚀掉SiO₂掩膜层106(Hard Mask)开孔下方全部的AlGaN势垒层104(AlGaN barrier layer)，即，刻蚀至GaN缓冲层102(GaN buffer layer)上表面，在GaN外延片表面形成多个图形化栅极开孔，如图1(c)所示。

最后，采用BOE去除工艺(缓冲氧化物蚀刻液)去除GaN外延片表面剩余的SiO₂掩膜层106(Hard Mask)并使用标准清洗液清洗GaN外延片表面，如图 3(d)所示。这样，纳米图形化的栅极区域110(Gate Patterning)制作完成。

步骤204.沉积Al₂O₃栅介质层107：

采用ALD工艺(原子层沉积)在GaN帽层105(GaN cap layer)和图形化栅极区域110(Gate Patterning)内沉积Al₂O₃删介质层107，如图4所示，ALD (原子层沉积)工艺具有填充性和台阶覆盖性好的优点，Al₂O₃栅介质层107在作为栅介质的同时，还起到GaN外延片表面的钝化作用，消除材料的表面态，提高器件的稳定性和可靠性。

步骤205.沉积TiN栅极金属108:

采用PVD工艺(物理气相沉积)在Al₂O₃栅介质层107上表面沉积TiN栅极金属108，如图4所示，TiN栅极金属108在实现栅极金属功能的同时，由于其优良的热稳定性，保证在接下来欧姆接触金属退火过程中保护图形化的栅极区域(Gate Patterning)免受损伤。在有的实施例中，栅极金属也可以换用其他热稳定性优秀的金属材料，如Ni，Au。

需要指出的是，本领域技术人员在进行步骤203、步骤204操作时，Al₂O₃栅介质层107和TiN栅极金属108的沉积厚度可根据GaN外延片质量和对栅电极控能力的需求进行确定。

步骤206.刻蚀欧姆接触孔:

采用ICP工艺(等离子体电感耦合)在Al₂O₃栅介质层107和TiN栅极金属 108上刻蚀欧姆接触孔，刻蚀停止在GaN帽层105，上参见图5；在其他的实施例中，欧姆接触孔的刻蚀也可以停止在AlGaN势垒层104(AlGaN barrier layer) 内部或者完全去除AlGaN势垒层104(AlGaN barrier layer)。

步骤207.淀积欧姆接触金属:

HF清洗欧姆接触孔，采用磁控溅射法在欧姆接触孔内淀积欧姆接触金属形成源漏电极(S级、D级)，欧姆接触金属的结构为Ti/Al/Ti/TiN，参见图6。欧姆接触金属图形化后，在850℃的N₂氛围下RTS 45s，以保证良好的欧姆接触特性。

步骤208.制作栅电极:

在TiN栅极金属108上表面栅电极区域制作栅电极(G极)，参见图6。

步骤209.表面保护：

通过等离子体增强化学的气相沉积法依次沉积TEOS/Si₃N₄/TEOS作为保护层109，黄光刻蚀保护层109形成via接触孔，打开金属PAD，用于器件互联以及测试，参见图7。

经过上述过程，一个完整的增强型AlGaN/GaN HEMT器件制作完成，后面可根据需要进行多层布线。通过上面的制备过程描述，可以看出，此方法所涉及的制造过程所使用的工艺和条件均为Si CMOS工艺兼容的，并且工艺复杂度低，可操作性强，可以很好的保证器件的稳定性和均匀性。综上可知，本发明提出的栅极区域纳米图形化(Nano-PatternedGate)的增强型AlGaN/GaN HEMT的制作方法，为开发基于Si工艺兼容的增强型GaN HEMT量产方案提供了很好的借鉴和参考。

采用上述实施例制作方法制成的晶体管器件的结构如图7所示。

一种栅极区域图形化的高电子迁移率晶体管器件，至少包括：

GaN外延片；

隔离分布以实现电气绝缘的栅电极(G级)、源电极(S级)和漏电极(D级)，所述源电极(D级)和漏电极(S级)分别形成于GaN外延片上表面；

形成于GaN外延片上表面至GaN外延片内部的图形化栅极区域110(GatePatterning)，图形化栅极区域(Gate Patterning)对应于栅电极(G级)的位置，图形化栅极区域110(Gate Patterning)由多个密布的图形化栅极开孔构成，图形化栅极开孔的直径在0.15-0.25um之间，各图形化栅极开孔间距 0.35-0.45um。

形成于GaN外延片上表面、栅电极(G级)、源电极(S级)和漏电极(D级) 之间的Al₂O₃栅介质层107，Al₂O₃栅介质层107通过图形化栅极区域110(Gate Patterning)延伸至GaN外延片内。

还包括形成于Al₂O₃栅介质层107上表面栅极区域的TiN栅极金属108，栅电极(G级)形成于TiN栅极金属108的上表面。

优选的，所述GaN外延片包括硅衬底101(Silicon substrate)、依次形成在硅衬底101(Silicon substrate)的GaN缓冲层102(GaN buffer layer)、 AlGaN势垒层104(AlGaN barrier layer)和GaN帽层105(GaN cap layer)， GaN帽层105(GaN cap layer)作为GaN外延片的上表面，GaN缓冲层102(GaN buffer layer)和AlGaN势垒层104(AlGaNbarrier layer)之间形成二维电子气103(2-DEG)，所述Al₂O₃栅介质层107通过图形化栅极区域110(Gate Patterning)延伸到势垒层104(AlGaN barrier layer)内部，以和二维电子气103(2-DEG)接触。

优选的，还包括在栅电极(G级)和源漏电极(S级、D级)上沉积的保护层108，保护层108的结构依次为TEOS/Si₃N₄/TEOS，在保护层108上采用刻蚀方式形成有用于打开栅电极(G级)和源漏电极(S级、D级)的接触孔(VIA)；

优选的，还包括在栅电极(G级)和源漏电极(S级、D级)上沉积的保护层109，保护层109的结构依次为TEOS/Si₃N₄/TEOS，在保护层109上采用刻蚀方式形成有用于打开栅电极(G级)和源漏电极(S级、D级)的接触孔(VIA)；

优选的，所述源漏电极(S级、D级)和栅电极(G级)的结构为Ti/Al/Ti/TiN。

以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。

Claims

1.一种栅极区域图形化的高电子迁移率晶体管器件的制作方法，其特征在于，包括：

准备GaN外延片；

在GaN外延片的上表面上形成掩膜层；

在掩膜层预设形成栅极的区域上开设多个掩膜层开孔；

去除掩膜层；

刻蚀形成欧姆接触孔；

在欧姆接触孔内沉积欧姆金属；

欧姆金属图形化并高温退火以形成源漏电极；

在预设形成栅极的区域上制作栅电极。

2.根据权利要求1所述的方法，其特征在于，沉积栅介质层之后在栅介质层上表面沉积栅极金属；

所述的刻蚀形成欧姆接触孔是指刻蚀栅极金属和栅介质层至GaN外延片表面或GaN外延片内部，以形成欧姆接触孔；

所述的制作栅电极是指在栅极金属上预设形成栅极的区域上制作栅电极。

3.根据权利要求2所述的方法，其特征在于，通过PECVD工艺在所述GaN外延片上表面沉积SiO₂掩膜层。

4.根据权利要求3所述的方法，其特征在于，在掩膜层预设形成栅极的区域上通过黄光工艺曝光出掩膜层开孔；单个掩膜层开孔的截面呈圆形或椭圆形，开孔尺寸和间距在亚微米或纳米尺度。

5.根据权利要求4所述的方法，其特征在于，采用氯基ICP刻蚀气体刻蚀掩膜层开孔下方的GaN外延片，形成图形化栅极区域。

6.根据权利要求5所述的方法，其特征在于，采用BOE去除工艺去除掩膜层。

7.根据权利要求6所述的方法，其特征在于，所述GaN外延片包括衬底、依次形成在衬底上的缓冲层、势垒层和帽层，缓冲层和势垒层之间形成二维电子气，帽层作为GaN外延片的上表面，以多个掩膜层开孔的孔内区域为限，向下刻蚀至GaN外延片内部是指刻蚀至势垒层内部或完全刻蚀掉势垒层至缓冲层上表面或部分深入缓冲层。

8.根据权利要求7所述的方法，其特征在于，在制作栅电极后还包括：在器件表面沉积保护层，在保护层上采用刻蚀方式形成打开栅电极和源漏电极的接触孔。

9.一种栅极区域图形化的高电子迁移率晶体管器件，其特征在于，包括：

GaN外延片；

隔离分布以实现电气绝缘的栅电极、源电极和漏电极，所述源电极和漏电极分别形成于GaN外延片的上表面；

形成于栅介质层上表面栅极区域的栅极金属和栅电极。

10.根据权利要求10所述的高电子迁移率晶体管器件，其特征在于，所述GaN器件GaN外延片包括衬底、依次形成在衬底上的缓冲层、势垒层和帽层，帽层作为GaN外延片的上表面，缓冲层和势垒层之间形成二维电子气，所述栅介质层通过图形化栅极区域延伸到势垒层内部，以和二维电子气接触；还包括在栅电极和源漏电极上沉积的保护层，在保护层上采用刻蚀方式形成有用于打开栅电极和源漏电极的接触孔。