[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20130070097A - 전자 부품 및 그 제조 방법 - Google Patents

전자 부품 및 그 제조 방법 Download PDF

Info

Publication number
KR20130070097A
KR20130070097A KR1020110137251A KR20110137251A KR20130070097A KR 20130070097 A KR20130070097 A KR 20130070097A KR 1020110137251 A KR1020110137251 A KR 1020110137251A KR 20110137251 A KR20110137251 A KR 20110137251A KR 20130070097 A KR20130070097 A KR 20130070097A
Authority
KR
South Korea
Prior art keywords
electronic component
layers
layer
molten solder
electrode
Prior art date
Application number
KR1020110137251A
Other languages
English (en)
Inventor
김현태
정희정
오대복
권상훈
김승호
최종우
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020110137251A priority Critical patent/KR20130070097A/ko
Priority to JP2012098882A priority patent/JP2013128090A/ja
Priority to US13/720,405 priority patent/US20130155573A1/en
Publication of KR20130070097A publication Critical patent/KR20130070097A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G13/00—Apparatus specially adapted for manufacturing capacitors; Processes specially adapted for manufacturing capacitors not provided for in groups H01G4/00 - H01G11/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H01G4/0085—Fried electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

본 발명에 따른 전자 부품은 내부에 다수의 내부 전극이 형성된 세라믹 소체; 및 상기 세라믹 소체의 외부에 형성되는 외부 전극;을 포함하며, 상기 외부 전극은, 상기 내부 전극과 전기적으로 연결되는 구리(Cu) 재질의 전극층; 상기 전극층의 외부에 형성되는 구리(Cu)-주석(Sn) 합금층; 및 상기 합금층의 외부에 형성되는 주석(Sn) 도금층;을 포함할 수 있다.

Description

전자 부품 및 그 제조 방법{Electronic component and manufacturing method thereof}
본 발명은 신뢰성이 우수한 전자 부품 및 그 제조 방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등의 세라믹 재료를 사용하는 전자 부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부 전극 및 상기 내부 전극과 접속되도록 세라믹 본체 표면에 설치된 외부 전극을 구비한다.
세라믹 전자 부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 유전체층을 사이에 두고 대향 배치되는 내부 전극, 및 내부 전극에 전기적으로 접속된 외부 전극을 포함하여 구성된다.
이러한 적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
이에 따라, 외부 전극 층의 두께를 감소시킴으로써 전체 칩 사이즈는 동일하게 유지하면서 적층 세라믹 커패시터의 소형화 및 대용량화를 시도하고 있다.
또한, 최근에는 적층 세라믹 커패시터를 기판 상에 실장할 경우 기판과의 접합이 용이하도록 외부 전극 위에 니켈/주석(Ni/Sn) 도금층을 형성하는 방법이 이용되고 있다.
종래의 경우, 상기한 도금층을 형성하기 위해 전기도금(Electric Deposition) 또는 전해도금 등과 같이 도금액을 이용하는 방식이 주로 이용되고 있다.
그러나 이처럼 도금액을 이용하여 도금을 수행하는 경우, 도금 공정에서 도금액이 내부로 침투하거나, 도금 시 발생하는 수소 가스로 인하여 적층 세라믹 전자 부품이 파손되는 등의 문제가 발생되고 있다.
따라서, 도금액을 사용하지 않으면서 용이하게 외부 전극 상에 도금층을 형성할 수 있는 방법이 요구되고 있는 실정이다.
본 발명의 목적은 도금액을 이용하지 않으면서 외부 전극 상에 도금층을 형성할 수 있는 전자 부품 및 그 제조 방법을 제공하는 데에 있다.
본 발명의 실시예에 따른 전자 부품은, 내부에 다수의 내부 전극이 형성된 세라믹 소체; 및 상기 세라믹 소체의 외부에 형성되는 외부 전극;을 포함하며, 상기 외부 전극은, 상기 내부 전극과 전기적으로 연결되는 구리(Cu) 재질의 전극층; 상기 전극층의 외부에 형성되는 구리(Cu)-주석(Sn) 합금층; 및 상기 합금층의 외부에 형성되는 주석(Sn) 도금층;을 포함할 수 있다.
본 실시예에 있어서 상기 합금층은 니켈(Ni)을 포함할 수 있다.
본 실시예에 있어서 상기 도금층은, 비스무트(Bi)를 포함할 수 있다.
또한 본 발명의 실시예에 따른 전자 부품 제조 방법은, 세라믹 소체를 마련하는 단계; 상기 세라믹 소체의 외측에 적어도 하나의 전극층을 형성하는 단계; 상기 전극층을 제1 용융 솔더에 디핑(dipping)하여 합금층을 형성하는 1차 디핑 단계; 및 상기 합금층을 제2 용융 솔더에 디핑하여 도금층을 형성하는 2차 디핑 단계;를 포함할 수 있다.
본 실시예에 있어서 상기 전극층은, 구리(Cu) 재질로 형성될 수 있다.
본 실시예에 있어서 상기 제1 용융 솔더는, 니켈(Ni), 구리(Cu), 및 주석(Sn)이 포함된 조성물일 수 있다.
본 실시예에 있어서 상기 합금층은, 니켈(Ni)이 포함된 구리(Cu)-주석(Sn) 합금으로 이루어질 수 있다.
본 실시예에 있어서 상기 제2 용융 솔더는, 주석(Sn) 및 비스무트(Bi)가 포함된 조성물로 이루어질 수 있다.
본 실시예에 있어서 상기 도금층은, 비스무트(Bi)가 포함된 주석(Sn) 도금층일 수 있다.
본 실시예에 있어서, 상기 1차 디핑 단계는 고온으로 용융된 상기 제1 용융 솔더를 이용하는 단계이고, 상기 2차 디핑 단계는 저온으로 용융된 상기 제2차 용융 솔더를 이용하는 단계일 수 있다.
본 실시예에 있어서, 상기 제1 용융 솔더는 260℃ 이상의 온도로 용융되고, 상기 제2 용융 솔더는 220℃ 이하의 온도로 용융될 수 있다.
본 실시예에 있어서 상기 1차 디핑 단계는, 상기 2차 디핑 단계보다 짧은 시간 동안 디핑이 수행될 수 있다.
본 실시예에 있어서 상기 전자 부품은, 적층형 세라믹 커패시터일 수 있다.
본 발명에 따른 전자 부품 및 그 제조 방법은, 외부 전극을 형성하는 과정에서 도금액을 이용하는 종래의 공정을 따르지 않고, 용융 솔더에 전극층을 디핑하여 도금층을 형성하는 방법을 이용하여 제조된다.
이에 따라 도금액을 이용하는 종래의 도금 공정이 포함되지 않으므로, 도금액이 전자 부품의 내부로 침투하거나, 도금 시 발생하는 수소 가스로 인하여 전자 부품이 파손되는 등의 문제를 해소할 수 있다. 따라서 전자 부품의 신뢰성을 크게 향상시킬 수 있다.
또한, 본 발명에 따른 전자 부품 제조 방법은 합금층을 먼저 형성한 후, 도금층을 형성하므로, 디핑 과정에서 고온으로 인해 구리 전극층이 용탈되는 것을 억제하면서 도금층을 형성할 수 있다. 따라서 고온의 용융 솔더를 이용하더라도 전극층의 외부에 도금층을 용이하게 형성할 수 있다.
또한, 본 발명에 따른 전자 부품의 합금층은 니켈이 포함된 구리(Cu)-주석(Sn) 합금으로 형성된다. 이에 따라, 제조 과정이나 실제 사용 과정에서 합금층에 열이 발생하더라도, 열에 의해 합금층이 지속적으로 성장하는 것을 억제할 수 있다. 따라서 합금층의 과도한 성장으로 인해 전자 부품의 성능이 저하되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 전자 부품을 개략적으로 도시한 사시도.
도 2는 도 1의 A-A'에 따른 단면도.
도 3은 도 1에 도시된 전자 부품의 제조 방법을 개략적으로 나타내는 흐름도.
도 4a 내지 도 4c는 도 3의 전자 부품 제조 방법을 설명하기 위한 단면도.
본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시예에 불과할 뿐, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음을 유의해야 한다. 또한, 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
도 1은 본 발명의 실시예에 따른 전자 부품을 개략적으로 도시한 사시도이고, 도 2는 도 1의 A-A'에 따른 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 전자 부품(10)은 적층형 세라믹 커패시터로, 세라믹 소체(10)와 내부 전극(21, 22), 및 외부 전극(31, 32)을 포함한다.
세라믹 소체(10)는 복수의 유전체층(1)을 적층한 후에 소결시킨 것으로, 인접하는 유전체 층끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다. 세라믹 유전체층(1)은 높은 유전율을 갖는 세라믹 재료로 이루어질 수 있으나 이에 한정되는 것은 아니다. 즉 유전체층(1)은 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 통해 형성될 수도 있다.
이러한 세라믹 소체(10)의 내부에는 내부 전극(21, 22)이 형성되고, 외부면에는 외부 전극(31, 32)이 형성된다.
내부 전극(21, 22)은 복수의 유전체층(1)의 적층 과정에서 유전체층(1) 사이에 개재되는 형태로 배치될 수 있다.
내부 전극(21, 22)은 서로 다른 극성을 갖는 한 쌍의 전극으로써, 유전체층(1)의 적층 방향에 따라 교대로 대향 배치되어 유전체층(1)에 의해 서로 전기적으로 절연되어 있다.
이러한 내부 전극(2)은 일단이 서로 교대로 상기 세라믹 소체(10)의 양 측면으로 노출된다. 이때 세라믹 소체(10)의 측면으로 노출되는 내부 전극(21, 22)의 일단은 후술되는 외부 전극(31, 32)과 각각 전기적으로 연결된다.
내부 전극(21, 22)은 도전성 금속 재질로 형성될 수 있다. 여기서 도전성 금속은 특별히 제한되지 않으며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 또는 구리(Cu) 등이 이용될 수 있으며, 이들을 단독 또는 2종 이상 혼합하여 사용할 수 있다.
외부 전극(31, 32)은 세라믹 소체(10)의 측면으로 노출되는 내부 전극(21, 22)의 일단과 전기적으로 연결되도록 형성된다. 따라서, 외부 전극(31, 32)은 세라믹 소체(10)의 양 단에 각각 형성될 수 있다.
본 실시예에 따른 외부 전극(31, 32)은 전극층(31a, 32a), 합금층(31b, 32b), 및 도금층(31c, 32c)을 포함하여 구성될 수 있다.
전극층(31a, 32a)은 구리(Cu) 재질로 형성될 수 있다. 따라서 본 실시예에 따른 전극층(31a, 32a)은 구리 분말이 포함된 도전성 페이스트(paste)를 세라믹 소체(10)의 외측에 도포한 후 소성함으로써 형성될 수 있다. 여기서, 도전성 페이스트를 도포하는 방법은 특별히 제한되지 않으며, 예를 들어 디핑(dipping)이나 페인팅(painting), 프린팅(printing) 등의 다양한 방법이 이용될 수 있다.
합금층(31b, 32b)은 전극층(31a, 32a)의 외부면에 형성된다. 본 실시예에 따른 합금층(31b, 32b)은 고온의 용융 솔더에 디핑(dipping) 방식으로 도금층(31c, 32c)을 만드는 경우, 디핑 과정에서 구리 전극층(31a, 32a)이 용융 솔더에 의해 용탈(leaching)되는 것을 최소화하기 위해 구비된다.
일반적으로 주석(Sn)이 용융된 용융 솔더는 고온이므로, 구리(Cu)로 형성된 전극층(31a, 32a)이 디핑되면 구리(Cu) 전극층(31a, 32a)은 용융 솔더에 의해 용탈된다. 따라서, 이 경우 전극층(31a, 32a)이 용융 솔더에 담겨 있는 시간에 비례하여 전극층(31a, 32a)은 두께가 얇아지게 된다.
이러한 전극층(31a, 32a)의 용탈을 최소화하기 위해, 본 실시예에 따른 전자 부품(100)은 도금층(31c, 32c)을 형성하기에 앞서, 우선적으로 합금층(31b, 32b)을 형성하며, 이에 따라 전극층(31a, 32a)과 도금층(31c, 32c)의 사이에는 합금층(31b, 32b)이 배치된다.
본 실시예에 따른 합금층(31b, 32b)은 니켈(Ni)이 포함된 구리(Cu)-주석(Sn) 합금으로 형성될 수 있다. 여기서 니켈(Ni)은 구리(Cu)-주석(Sn) 합금이 열에 의해 과도하게 성장하는 것을 억제하기 위해 포함된다.
합금층(31b, 32b)에 니켈(Ni)이 포함되지 않은 상태에서 합금층(31b, 32b)에 열이 가해지는 경우, 합금층(31b, 32b)은 지속적으로 성장하게 되며, 이에 전극층(31a, 32a)이나 후술되는 도금층(31c, 32c)은 모두 합금층(31b, 32b)으로 변형될 수 있다. 이러한 경우, 전기 전도도가 급격하게 저하되므로, 전자 부품(100)은 그 기능을 제대로 수행하기 어렵다.
따라서 전극층(31a, 32a)이나 도금층(31c, 32c)이 합금층(31b, 32b)으로 변형되는 것을 억제하기 위해, 본 실시예에 따른 전자 부품(100)은 합금층(31b, 32b)에 소량의 니켈(Ni)이 포함된다. 니켈(Ni)이 포함됨에 따라 구리(Cu)-주석(Sn) 합금층(31b, 32b)은 열이 가해지더라도 성장이 억제되며, 이에 전극층(31a, 32a)과 도금층(31c, 32c)은 그 상태를 지속적으로 유지할 수 있게 된다.
도금층(31c, 32c)은 합금층(31b, 32b)의 외부면에 형성된다. 도금층(31c, 32c)은 본 실시예에 따른 전자 부품(100)을 기판(도시되지 않음)에 형성된 전극에 용이하게 접합시키기 위해 구비된다. 따라서, 도금층(31c, 32c)은 납땜이나 솔더 등을 이용한 접합 과정에서 기판의 전극와 용이하게 접합될 수 있는 재질로 형성될 수 있다.
특히, 본 실시예에 따른 도금층(31c, 32c)은 비스무트(Bi)가 소량 포함된 주석(Sn) 재질로 형성될 수 있다. 여기서, 비스무트(Bi)는 본 실시예에 따른 전자 부품(100)의 제조 과정에서 용융 솔더의 온도를 낮추기 위해 구비된다. 이에 대해서는 후술되는 전자 부품(100)의 제조 방법에서 보다 상세히 설명하기로 한다.
이상과 같이 구성되는 본 실시예에 따른 전자 부품(100)은 용융 솔더에 디핑하는 방법을 통해 합금층(31b, 32b)과 도금층(31c, 32c)이 형성된다. 이처럼 디핑을 통해 합금층(31b, 32b)과 도금층(31c, 32c)을 형성하는 경우, 종래와 같이 도금액을 사용하지 않게 되므로, 도금 공정에서 도금액이 전자 부품(100)의 내부로 침투하거나, 도금 공정에서 발생되는 수소 가스로 인하여 전자 부품(100)이 파손되는 등의 문제를 해소할 수 있다.
특히, 본 실시예에 따른 전자 부품(100)은 합금층(31b, 32b)을 형성하기 위한 1차 디핑이 고온에서 수행되며, 도금층(31c, 32c)을 형성하기 위한 2차 디핑이 저온에서 수행되는 것을 특징으로 한다. 이는 전자 부품(100)의 제조 방법에서 보다 상세히 설명하기로 한다.
이하에서는 본 발명의 실시예에 따른 전자 부품(100)의 제조 방법을 설명한다. 본 실시예에서는 전자 부품(100)으로 적층 세라믹 커패시터를 제조하는 방볍을 예로 들어 설명하지만, 본 발명이 이에 한정되는 것은 아니다.
도 3은 도 1에 도시된 전자 부품의 제조 방법을 개략적으로 나타내는 흐름도이고, 도 4a 내지 도 4c는 도 3의 전자 부품 제조 방법을 설명하기 위한 단면도이다.
이를 함께 참조하면, 본 발명의 실시예에 따른 전자 부품(100) 즉, 적층 세라믹 커패시터의 제조 방법은 먼저 도 4a에 도시된 바와 같이 칩 형상의 세라믹 소체(10)를 마련하는 단계(S1)가 수행된다.
세라믹 소체(10)의 형상은 직육면체 형상일 수 있으나, 이에 제한되는 것은 아니다.
칩 형상의 세라믹 소체(10)를 마련하는 단계는 특별히 제한되지 않으며, 일반적인 세라믹 적층체 제조 방법에 의해 마련될 수 있다.
보다 구체적으로 설명하면, 먼저 복수의 세라믹 그린시트를 준비하는 과정이 수행된다. 여기서, 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수㎛의 두께를 갖는 시트(sheet)형으로 제작될 수 있다.
이어서 세라믹 그린시트의 표면에, 내부 전극(21, 22)을 형성할 도전성 페이스트(paste)를 도포하여 내부 전극 패턴을 형성한다. 이때, 내부 전극 패턴은 스크린 프린팅 방법을 통해 형성될 수 있으나 이에 한정되는 것은 아니다.
도전성 페이스트는 니켈(Ni) 또는 니켈(Ni) 합금으로 이루어진 분말을 유기 바인더 및 유기용제에 분산시켜 페이스트 형태로 제조될 수 있다.
여기서 유기 바인더는 당업계에서 공지된 것을 사용할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 셀룰로스계 수지, 에폭시 수지, 아릴수지, 아크릴 수지, 페놀-포름알데히드 수지, 불포화 폴리에스테르 수지, 폴리카보네이트 수지, 폴리아미드 수지, 폴리이미드 수지, 알키드 수지 또는 로진에스테르 등으로 이루지는 바인더를 사용할 수 있다.
또한 유기용제도 당업계에서 공지된 것을 사용할 수 있으며, 이에 한정되지 않는다. 예를 들면, 부틸카르비톨, 부틸카르비톨아세테이트, 텔레핀유, α-테레비네올, 에틸셀로솔브 또는 부틸프탈레이트 등의 용제가 이용될 수 있다.
다음으로, 내부 전극 패턴이 형성된 세라믹 그린시트를 적층 및 가압하여, 적층된 세라믹 그린시트와 내부 전극 패턴을 서로 압착시키는 과정이 수행된다.
이렇게 하여, 세라믹 그린시트와 내부 전극 패턴이 교대로 적층된 세라믹 적층체가 제조되면, 이를 소성하고 절단하는 과정을 거쳐 칩 형상의 세라믹 소체(10)를 마련할 수 있다.
이에 따라, 세라믹 소체(10)는 복수의 유전체층(1) 및 내부 전극(21, 22)이 교대로 적층되는 형태로 형성될 수 있다.
다음으로, 도 4b에 도시된 바와 같이 세라믹 소체(10)의 외측에 전극층(31a, 32a)을 형성하는 단계(S2)가 수행된다.
전극층(31a, 32a)은 구리(Cu) 재질로 형성될 수 있다. 그러나 이에 한정되는 것은 아니다. 또한 전극층(31a, 32a)은 구리(Cu) 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 세라믹 소체(10)의 외측에 도포한 후 소성함으로써 형성될 수 있다.
도전성 페이스트를 도포하는 방법은 특별히 제한되지 않으며, 예를 들어 디핑(dipping), 페인팅(painting), 프린팅(printing) 등의 방법이 이용될 수 있다.
다음으로, 도 4c에 도시된 바와 같이 전극층(31a, 32a) 상에 합금층(31b, 32b)을 형성하는 1차 디핑 단계(S3)가 수행된다.
본 실시예에 따른 합금층(31b, 32b)은, 전술한 바와 같이 구리 재질의 전극층(31a, 32a)이 용융 솔더에 의해 용탈(leaching)되는 것을 최소화하기 위해 구비된다.
본 실시예에 따른 전자 부품 제조 방법은 합금층(31b, 32b)과 도금층(31c, 32c)을 디핑(dipping) 방법을 통해 형성하는 것을 특징으로 한다. 합금층(31b, 32b)을 형성하는 본 단계는 전자 부품(100)의 전극층(31a, 32a)을 금속이 용용된 제1 용융 솔더에 디핑(dipping)하는 방법을 통해 이루어질 수 있다.
합금층(31b, 32b)은 전술한 바와 같이 니켈(Ni)이 포함된 구리(Cu)-주석(Sn) 합금일 수 있다. 따라서, 합금층(31b, 32b) 형성에 이용되는 제1 용융 솔더는 조성물로 구리(Cu), 주석(Sn), 및 니켈(Ni)을 포함할 수 있다.
이에 따라, 전극층(31a, 32a)에 용융 솔더가 디핑되면, 용융 솔더의 구리(Cu)와 주석(Sn)은 전극층(31a, 32a)과 반응하여 전극층(31a, 32a)의 외부에 얇은 막 형태의 구리(Cu)-주석(Sn) 합금층(31b, 32b)을 형성한다. 그리고 이 과정에서 제1 용융 솔더에 포함된 니켈(Ni)은 구리(Cu)-주석(Sn) 합금층(31b, 32b)에 고르게 분산되며 배치된다.
이처럼 니켈(Ni)이 구리(Cu)-주석(Sn) 합금층(31b, 32b) 내에 배치됨에 따라, 전술한 바와 같이 구리(Cu)-주석(Sn) 합금층(31b, 32b)은 과도한 성장이 억제된다.
또한, 본 단계에서 전극층(31a, 32a)은 매우 짧은 시간동안 제1 용융 솔더에 디핑된다. 이에 대해 구체적으로 설명하면 다음과 같다.
본 실시예에 따른 제1 용융 솔더는 포함되는 조성물들 즉 구리(Cu), 주석(Sn), 및 니켈(Ni)에 의해 매우 높은 260℃ 이상의 용융 온도가 형성될 수 있다.
그러나 이처럼 높은 온도에서 디핑이 수행되는 경우, 구리(Cu)-주석(Sn) 합금층(31b, 32b)에 열이 지속적으로 가해지게 되므로, 구리(Cu)-주석(Sn) 합금층(31b, 32b)은 빠르게 성장하게 된다. 따라서, 본 단계에서 디핑 시간을 길게 설정하는 경우, 구리(Cu)-주석(Sn) 합금층(31b, 32b)의 두께가 두껍게 형성될 수 있으며, 이는 전자 부품(100)의 성능을 저하시키는 원인으로 작용할 수 있다.
따라서, 본 실시예에 따른 전자 부품 제조 방법은 합금층(31b, 32b) 형성 단계의 디핑 시간을 매우 짧게 형성하는 것을 특징으로 한다. 구체적으로 본 단계의 디핑은 수 초 이내로 이루어질 수 있다. 그러나 이에 한정되는 것은 아니며, 제1 용융 솔더의 온도나 제1 용융 솔더 조성물의 조성비 등에 따라 디핑 시간은 조정될 수 있다.
다음으로 도금층(31c, 32c)을 형성하는 2차 디핑 단계(S4)가 수행된다.
전술한 바와 같이, 본 실시예에 따른 전자 부품 제조 방법은 도금층(31c, 32c)도 디핑(dipping) 방법을 통해 형성한다. 따라서 도금층(31c, 32c)을 형성하는 본 단계는 전자 부품(100)의 합금층(31b, 32b)을 금속이 용용된 제2 용융 솔더에 디핑(dipping)하는 방법을 통해 이루어질 수 있다.
도금층(31c, 32c)은 전술한 바와 같이 비스무트(Bi)가 포함된 주석(Sn)으로 형성된다. 도금층(31c, 32c) 형성에 이용되는 제2 용융 솔더는 조성물로 주석(Sn)과 비스무트(Bi)를 포함하며, 여기에 금속간 결합력을 높이기 위해 은(Ag)이 더 포함될 수 있다.
한편, 본 단계에서 도금층(31c, 32c)은 전술한 합금층(31b, 32b)의 경우에 비해 비교적 긴 시간 동안 디핑될 수 있다. 또한, 제1 용융 솔더에 비해 낮은 저온에서 디핑이 수행될 수 있다. 이에 대해 구체적으로 설명하면 다음과 같다.
전술한 바와 같이, 높은 온도에서 디핑이 수행되는 경우, 구리(Cu)-주석(Sn) 합금층(31b, 32b)에 열이 지속적으로 가해지게 되므로, 구리(Cu)-주석(Sn) 합금층(31b, 32b)은 빠르게 성장하게 된다.
따라서 합금층(31b, 32b)의 성장을 막기 위해, 본 실시예에 따른 2차 디핑 단계는 낮은 220℃ 이하의 저온(예컨대, 약 150℃ ~ 220℃)에서 수행될 수 있다. 그리고 본 실시예에 따른 제2 용융 솔더는 이처럼 용융 온도를 낮추기 위해 비스무트(Bi)가 포함된다.
이처럼 용융 온도가 낮아짐에 따라, 2차 디핑 단계에서는 합금층(31b, 32b)에 열이 가해져 합금층(31b, 32b)이 성장하는 것을 억제할 수 있다.
본 단계를 통해 합금층(31b, 32b) 상에 제2 용융 솔더가 디핑되면, 제2 용융 솔더의 주석(Sn)은 구리(Cu)-주석(Sn) 합금층(31b, 32b)과 반응하여 주석(Sn)의 도금층(31c, 32c)이 형성된다.
이때, 전극층(31a, 32a)의 외부에는 이미 합금층(31b, 32b)이 형성되어 있으므로, 전극층(31a, 32a)은 합금층(31b, 32b)에 의해 보호되어 전극층(31a, 32a)의 용탈은 억제된다. 이에 더하여, 제2 용융 솔더는 저온으로 형성되므로, 전극층(31a, 32a)이 용탈될 가능성을 보다 낮출 수 있다.
이처럼 본 실시예에 따른 전자 부품 제조 방법은 전극층(31a, 32a)의 용탈을 억제할 수 있으므로, 디핑 방법을 통해 용이하게 도금층(31c, 32c)을 전극층(31a, 32a)의 외부에 형성할 수 있다. 도금층(31c, 32c)이 형성됨에 따라, 본 실시예에 따른 전자 부품(100)은 도 2에 도시된 바와 같이 완성된다.
이상과 같이 구성되는 본 실시예에 따른 전자 부품 제조 방법은, 외부 전극을 형성하는 과정에서 도금액을 이용하는 종래의 공정을 따르지 않고, 용융 솔더에 전극층을 디핑하여 도금층을 형성하는 방법을 이용한다.
도금액이 외부 전극의 내부로 침투하는 경우, 도금액과 내부 전극과의 반응에 의한 열화로, 전자 부품의 신뢰성에 심각한 문제가 발생할 수 있다. 또한, 외부 전극 내에 도금액이 들어 있거나, 혹은 세라믹 소체 내에 도금액이 유입된 상태에서 전기 도금을 수행하게 되면, 도금 과정에서 발생하는 수소에 의한 압력으로 세라믹 소체가 파손되는 문제가 있다.
그러나 본 실시예에 따른 전자 부품 제조 방법은 도금액을 이용하는 도금 공정이 포함되지 않으므로, 도금액이 전자 부품의 내부로 침투하거나, 도금 시 발생하는 수소 가스로 인하여 전자 부품이 파손되는 등의 문제를 해소할 수 있다. 따라서 전자 부품의 신뢰성을 크게 향상시킬 수 있다.
또한, 본 실시예에 따른 전자 부품 제조 방법은 합금층을 먼저 형성한 후, 도금층을 형성하므로, 디핑 과정에서 고온으로 인해 구리 전극층이 용탈되는 것을 억제하면서 도금층을 형성할 수 있다. 따라서 고온의 용융 솔더를 이용하더라도 전극층의 외부에 도금층을 용이하게 형성할 수 있다.
또한, 본 실시예에 따른 합금층은 니켈이 포함된 구리(Cu)-주석(Sn) 합금으로 형성된다. 이에 따라, 제조 과정이나, 실제 사용 과정에서 합금층에 열이 발생하더라도, 열에 의해 합금층이 지속적으로 성장하는 것을 억제할 수 있다. 따라서 합금층의 과도한 성장으로 인해 전자 부품의 성능이 저하되는 것을 방지할 수 있다.
한편, 본 발명에 따른 전자 부품 및 그 제조 방법은 전술한 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 다양한 변형이 가능하다.
예들 들어, 전술된 실시예에서는 적층형 세라믹 커패시터 및 이의 제조 방법을 예로 들어 설명했지만, 본 발명은 이에 한정되지 않으며 외부에 전극이 형성되고, 이러한 외부 전극에 도금층이 형성되는 전자 부품이라면 폭넓게 적용될 수 있다.
100: 전자 부품
1: 유전체층
10: 세라믹 소체
21. 22: 내부 전극
31, 32: 외부 전극
31a, 32a: 전극층
31b, 32b: 합금층
31c, 32c: 도금층

Claims (13)

  1. 내부에 다수의 내부 전극이 형성된 세라믹 소체; 및
    상기 세라믹 소체의 외부에 형성되는 외부 전극;을 포함하며,
    상기 외부 전극은,
    상기 내부 전극과 전기적으로 연결되는 구리(Cu) 재질의 전극층;
    상기 전극층의 외부에 형성되는 구리(Cu)-주석(Sn) 합금층; 및
    상기 합금층의 외부에 형성되는 주석(Sn) 도금층;
    을 포함하는 전자 부품.
  2. 제1항에 있어서, 상기 합금층은,
    니켈(Ni)을 포함하는 전자 부품.
  3. 제1항에 있어서, 상기 도금층은,
    비스무트(Bi)를 포함하는 전자 부품.
  4. 세라믹 소체를 마련하는 단계;
    상기 세라믹 소체의 외측에 적어도 하나의 전극층을 형성하는 단계;
    상기 전극층을 제1 용융 솔더에 디핑(dipping)하여 합금층을 형성하는 1차 디핑 단계; 및
    상기 합금층을 제2 용융 솔더에 디핑하여 도금층을 형성하는 2차 디핑 단계;
    를 포함하는 전자 부품 제조 방법.
  5. 제1항에 있어서, 상기 전극층은,
    구리(Cu) 재질로 형성되는 전자 부품 제조 방법.
  6. 제4항에 있어서, 상기 제1 용융 솔더는,
    니켈(Ni), 구리(Cu), 및 주석(Sn)이 포함된 조성물인 전자 부품 제조 방법.
  7. 제6항에 있어서, 상기 합금층은,
    니켈(Ni)이 포함된 구리(Cu)-주석(Sn) 합금으로 이루어지는 전자 부품 제조 방법.
  8. 제4항에 있어서, 상기 제2 용융 솔더는,
    주석(Sn) 및 비스무트(Bi)가 포함된 조성물로 이루어지는 전자 부품 제조 방법.
  9. 제8항에 있어서, 상기 도금층은,
    비스무트(Bi)가 포함된 주석(Sn) 도금층인 전자 부품 제조 방법.
  10. 제4항에 있어서, 상기 1차 디핑 단계는 고온으로 용융된 상기 제1 용융 솔더를 이용하는 단계이고, 상기 2차 디핑 단계는 저온으로 용융된 상기 제2차 용융 솔더를 이용하는 단계인 전자 부품 제조 방법.
  11. 제10항에 있어서, 상기 제1 용융 솔더는 260℃ 이상의 온도로 용융되고, 상기 제2 용융 솔더는 220℃ 이하의 온도로 용융되는 전자 부품 제조 방법.
  12. 제4항에 있어서, 상기 1차 디핑 단계는 상기 2차 디핑 단계보다 짧은 시간 동안 디핑이 수행되는 전자 부품 제조 방법.
  13. 제4항에 있어서, 상기 전자 부품은,
    적층형 세라믹 커패시터인 전자 부품 제조 방법.
KR1020110137251A 2011-12-19 2011-12-19 전자 부품 및 그 제조 방법 KR20130070097A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020110137251A KR20130070097A (ko) 2011-12-19 2011-12-19 전자 부품 및 그 제조 방법
JP2012098882A JP2013128090A (ja) 2011-12-19 2012-04-24 電子部品及びその製造方法
US13/720,405 US20130155573A1 (en) 2011-12-19 2012-12-19 Electronic component and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110137251A KR20130070097A (ko) 2011-12-19 2011-12-19 전자 부품 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20130070097A true KR20130070097A (ko) 2013-06-27

Family

ID=48609902

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110137251A KR20130070097A (ko) 2011-12-19 2011-12-19 전자 부품 및 그 제조 방법

Country Status (3)

Country Link
US (1) US20130155573A1 (ko)
JP (1) JP2013128090A (ko)
KR (1) KR20130070097A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190121204A (ko) * 2018-10-11 2019-10-25 삼성전기주식회사 전자 부품
KR20200073182A (ko) * 2018-10-11 2020-06-23 삼성전기주식회사 전자 부품

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446320B2 (en) 2016-04-15 2019-10-15 Samsung Electro-Mechanics Co., Ltd. Multilayer capacitor having external electrode including conductive resin layer
KR102408016B1 (ko) 2016-12-01 2022-06-13 가부시키가이샤 무라타 세이사쿠쇼 칩형 전자 부품
JP2020202220A (ja) * 2019-06-07 2020-12-17 株式会社村田製作所 積層セラミック電子部品
KR20190116179A (ko) * 2019-09-20 2019-10-14 삼성전기주식회사 적층 세라믹 전자부품

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3039409B2 (ja) * 1997-01-08 2000-05-08 株式会社村田製作所 積層セラミックコンデンサ
JP2001006966A (ja) * 1999-06-17 2001-01-12 Murata Mfg Co Ltd セラミックコンデンサおよびその製造方法
JP3705141B2 (ja) * 2001-03-19 2005-10-12 株式会社村田製作所 誘電体セラミック、その製造方法およびその評価方法ならびに積層セラミック電子部品
JP5040971B2 (ja) * 2009-08-12 2012-10-03 株式会社村田製作所 誘電体セラミックおよびその製造方法ならびに積層セラミックコンデンサ
JP5224147B2 (ja) * 2010-09-28 2013-07-03 株式会社村田製作所 誘電体セラミック、及び積層セラミックコンデンサ
JP2012169594A (ja) * 2011-01-26 2012-09-06 Murata Mfg Co Ltd セラミック電子部品の製造方法及びセラミック電子部品

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190121204A (ko) * 2018-10-11 2019-10-25 삼성전기주식회사 전자 부품
KR20200073182A (ko) * 2018-10-11 2020-06-23 삼성전기주식회사 전자 부품
US10796853B2 (en) 2018-10-11 2020-10-06 Samsung Electro-Mechanics Co., Ltd. Electronic component

Also Published As

Publication number Publication date
JP2013128090A (ja) 2013-06-27
US20130155573A1 (en) 2013-06-20

Similar Documents

Publication Publication Date Title
KR101444536B1 (ko) 적층 세라믹 전자 부품 및 그 제조방법
KR101376828B1 (ko) 적층 세라믹 전자부품 및 그 제조방법
JP7176814B2 (ja) 積層型キャパシタ
KR102139753B1 (ko) 세라믹 전자 부품 및 이의 제조방법
US8310805B2 (en) Multilayer ceramic electronic component including plating material of external terminal electrode disposed in voids of inner conductor and method for manufacturing the same
US8014123B2 (en) Multilayer ceramic electronic component and method for making the same
JP5483498B2 (ja) 積層セラミック電子部品及びその製造方法
JP5239731B2 (ja) 積層セラミック電子部品およびその製造方法
JP5156805B2 (ja) 積層セラミックキャパシタ
JP2017191929A (ja) 積層型キャパシター及びその製造方法
JP2011139021A (ja) 積層セラミックキャパシタ
JP2011124529A (ja) 積層セラミックキャパシタ
JP6223924B2 (ja) 積層セラミック電子部品及びその実装基板
KR20130070097A (ko) 전자 부품 및 그 제조 방법
JP2013098533A (ja) 積層セラミック電子部品の製造方法
JP7239239B2 (ja) 積層セラミックキャパシタ及びその製造方法
US20140126111A1 (en) Multilayered ceramic electronic component and fabricating method thereof
JP2012009556A (ja) セラミック電子部品及びその製造方法
JP2023070005A (ja) 積層型キャパシタ
US20140022693A1 (en) Ceramic electronic component and method of manufacturing the same
KR20180038224A (ko) 전자부품 및 그의 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid