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KR20130013719A - 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법 - Google Patents

에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법 Download PDF

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KR20130013719A
KR20130013719A KR1020110075484A KR20110075484A KR20130013719A KR 20130013719 A KR20130013719 A KR 20130013719A KR 1020110075484 A KR1020110075484 A KR 1020110075484A KR 20110075484 A KR20110075484 A KR 20110075484A KR 20130013719 A KR20130013719 A KR 20130013719A
Authority
KR
South Korea
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transparent conductive
liquid crystal
pixel electrode
gate
crystal display
Prior art date
Application number
KR1020110075484A
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English (en)
Inventor
우창승
이병현
한예슬
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to KR1020110075484A priority Critical patent/KR20130013719A/ko
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Abstract

본 발명은 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법에 관한 것으로, 개시된 발명은 기판의 일면에 일 방향으로 형성되고, 금속막과 투명도전막의 적어도 이중 구조로 된 게이트배선; 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터배선; 상기 게이트배선과 데이터배선의 교차 지점에 형성된 박막트랜지스터; 상기 기판의 화소영역에 형성된 화소전극; 상기 화소전극과 박막트랜지스터를 포함한 기판 전면에 형성된 보호막; 상기 보호막 상에 형성되고, 서로 이격된 다수개의 공통전극; 및 상기 화소전극 및 박막트랜지스터를 전기적으로 연결시켜 주는 화소전극 연결패턴;을 포함하여 구성된다.

Description

에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법{ARRAY SUBSTRATE FOR FRINGE FIELD SWITCHING MODE LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 액정표시장치(Liquid Crystal Display Device)에 관한 것으로서, 보다 상세하게는 FFS (Fringe Field Switching) 방식 액정표시장치용 어레이기판 및 그 제조방법에 관한 것이다.
일반적으로 액정표시장치의 구동 원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬 방식으로 배열된 능동 행렬 액정표시장치(AM-LCD: Active Matrix LCD, 이하 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
상기 액정표시장치는 공통전극이 형성된 컬러필터 기판(즉, 상부기판)과 화소전극이 형성된 어레이기판(즉, 하부기판)과, 상부기판 및 하부기판 사이에 충진된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극이 상-하로 걸리는 전기장에 의해 액정을 구동하는 방식으로, 투과율과 개구율 등의 특성이 우수하다.
그러나, 상-하로 걸리는 전기장에 의한 액정 구동은 시야각 특성이 우수하지 못한 단점이 있다. 따라서, 상기의 단점을 극복하기 위해 새롭게 제안된 기술이 횡전계에 의한 액정 구동방법인데, 이 횡전계에 의한 액정 구동방법은 시야각 특성이 우수한 장점을 가지고 있다.
이러한 횡정계 방식 액정표시장치는 컬러필터기판과 어레이기판이 서로 대향하여 구성되며, 컬러필터기판 및 어레이기판 사이에는 액정층이 개재되어 있다.
상기 어레이기판에는 투명한 절연기판에 정의된 다수의 화소마다 박막트랜지스터와 공통전극 및 화소전극으로 구성된다.
또한, 상기 공통전극과 화소전극은 동일 기판 상에 서로 평행하게 이격하여 구성된다.
그리고, 상기 컬러필터기판은 투명한 절연기판 상에 게이트배선과 데이터배선과 박막트랜지스터에 대응하는 부분에 블랙매트릭스가 구성되고, 상기 화소에 대응하여 컬러필터가 구성된다.
상기 액정층은 상기 공통전극과 화소전극의 수평 전계에 의해 구동된다.
상기 구성으로 이루어지는 횡전계 방식 액정표시장치에서, 휘도를 확보하기 위해 상기 공통전극과 화소전극을 투명전극으로 형성하나, 설계상 상기 공통전극과 화소전극 사이의 이격 거리에 의해, 상기 공통전극과 화소전극의 양단 일부만이 휘도 개선에 기여할 뿐, 대부분의 영역은 빛을 차단하는 결과가 된다.
따라서, 이러한 휘도 개선 효과를 극대화시키기 위해 제안된 기술이 FFS (Fringe Field Switching) 기술이다. 상기 FFS 기술은 액정을 정밀하게 제어함으로써 색상 변이(Color shift)가 없고 높은 명암비(Contrast Ratio)를 얻을 수 있는 것이 특징이어서, 일반적인 횡전계 기술과 비교하여 높은 화면품질을 구현할 수 있는 장점이 있다.
이러한 높은 화면 품질을 구현할 수 있는 장점을 가진 종래기술에 따른 FFS(Fringe Field Switching) 방식 액정표시장치에 대해 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 단면도이다.
도 3은 종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판에 있어서, 60Hz 이상 구동시에 RC 지연 시간(delay time)의 변화를 나타낸 그래프이다.
종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판은, 도 1 및 2에 도시된 바와 같이, 기판(11) 상에 일 방향으로 연장되고 서로 평행하게 이격된 다수의 게이트배선(13)과; 상기 게이트배선(13)과 교차하고, 이 교차하여 이루는 지역에 화소영역을 정의하는 다수의 데이터배선(23)과; 상기 게이트배선 (13)과 데이터배선(23)의 교차지점에 마련되고, 게이트전극(13a)과 액티브층(19)과 소스전극 (23a) 및 드레인전극(23b)을 포함하는 박막트랜지스터(T)를 포함하여 구성된다.
또한, 상기 화소영역의 전면에는 상기 게이트배선(13) 및 데이터배선(23)과 이격된 공간을 두고 투명한 화소전극(15)이 배치되어 있으며, 상기 화소전극(15) 상부에는 절연막(미도시, 게이트절연막과 보호막)을 사이에 두고 다수의 막대 형상의 투명한 공통전극(29a)들이 배치되어 있다.
그리고, 상기 화소전극(15)은 상기 드레인전극(23b)과 접속된 화소전극 연결패턴(29b)에 의해 전기적으로 연결되어 있다.
더욱이, 상기 다수의 막대 형상의 공통전극(29a)들의 각 양측 단은 상기 데이터배선(23)과 평행하게 배치된 공통전극 연결패턴(미도시)과 전기적으로 연결되어 있다.
상기 구성에 따르면, 데이터 신호가 박막트랜지스터(T)를 거쳐 화소전극 (15)에 공급되면, 공통전압이 공급된 공통전극들(29a)이 프린지 필드(fringe field)를 형성하여 박막트랜지스터 기판과 칼라필터기판(미도시) 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정분자들이 회전 정도에 따라 화소영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
그러나, 종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판에 따르면, 대면적의 투명 도전물질, 즉 ITO(Indium Tin Oxide)으로 구성된 화소전극과 공통전극 사이에 큰 기생 캐패시터(Cst)가 형성된다.
이때, 게이트전극의 1H 시간(time)은 Cgs(즉, 게이트와 트랜지스터의 소스전극 간 기생 캐패시턴스), Cgd(즉, 게이트와 트랜지스터의 드레인전극 간 기생 캐패시턴스), Cgc(즉, 게이트와 공통전극 간 기생 캐패시턴스) 등의 총 기생 캐패시턴스 값과 게이트배선의 저항(resistance)에 의해, 도 3에서와 같이, 기본적으로 RC 지연 시간(delay time; t1) 특성을 가지게 된다.
특히, 대면적의 화소전극과 박막트랜지스터의 최상단의 공통전극 사이에 스토리지 캐패시턴스(storage capacitance; Cst)가 형성되는데, 수평 전계 방식의 구조에서는 매우 큰 스토리지 캐패시턴스(Cst) 값을 가지게 된다. 이때, 상기 스토리지 캐패시턴스(Cst) 값은 횡전계방식(IPS; In-Plane Switching)의 경우에 약 200 fF 값을 갖지만, 에프에프에스(FFS) 방식의 경우에 약 500 fF 값을 갖는다.
따라서, 스토리지 캐패시턴스(Cst) 값이 큰 경우에, 도 3에서와 같이, 60 Hz 이상의 고속 구동시에 짧아지는 게이트 1H 시간(t2) 내 충전율이 작게 되어 충전율 100%를 만족하지 못하게 된다.
또한, 60 Hz의 구동일지라도 해상도가 커지면 게이트 1H 시간(t2)이 짧아진다.
이에 본 발명은 상기 문제점들을 개선하기 위한 것으로서, 본 발명의 목적은 에프에프에스 방식 액정표시장치에서 이중 구조의 게이트배선을 사용하여 병렬 구조의 저항을 형성함으로써 전체 저항을 감소시키고, 이로 인해 고속 구동시에 게이트 1H시간 내의 충전율을 향상시킬 수 있는 에프에프에스(FFS) 방식 액정표시장치용 어레이기판 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 에프에프에스 (FFS) 방식 액정표시장치용 어레이기판은, 기판의 일면에 일 방향으로 형성되고, 금속막과 투명도전막의 이중 구조로 된 게이트배선; 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터배선; 상기 게이트배선과 데이터배선의 교차 지점에 형성된 박막트랜지스터; 상기 기판의 화소영역에 형성된 화소전극; 상기 화소전극과 박막트랜지스터를 포함한 기판 전면에 형성된 보호막; 상기 보호막 상에 형성되고, 서로 이격된 다수개의 공통전극; 및 상기 화소전극 및 박막트랜지스터를 전기적으로 연결시켜 주는 화소전극 연결패턴;을 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 에프에프에스 (FFS) 방식 액정표시장치용 어레이기판은, 기판의 일면에 일 방향으로 형성되고, 금속막과 투명도전막의 이중 구조로 된 게이트배선; 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터배선; 상기 게이트배선과 데이터배선의 교차 지점에 형성된 박막트랜지스터; 상기 기판의 화소영역에 형성된 화소전극; 상기 화소전극과 박막트랜지스터를 포함한 기판 전면에 형성된 보호막; 상기 보호막 상에 형성되고, 서로 이격된 다수개의 공통전극과, 상기 화소전극 및 박막트랜지스터를 전기적으로 연결시켜 주는 화소전극 연결패턴 및 상기 이중 구조로 된 게이트배선와 전기적으로 연결되는 게이트 연결패턴;을 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 에프에프에스 (FFS) 방식 액정표시장치용 어레이기판 제조방법은, 기판의 일면에 일 방향으로 금속막과 투명도전막의 이중 구조로 된 게이트배선을 형성하는 단계; 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터배선과, 상기 게이트배선과 데이터배선의 교차 지점에 박막트랜지스터를 형성하는 단계; 상기 기판의 화소영역에 화소전극을 형성하는 단계; 상기 화소전극과 박막트랜지스터를 포함한 기판 전면에 보호막을 형성하는 단계; 및 상기 보호막 상에 서로 이격된 다수개의 공통전극과 상기 화소전극 및 박막트랜지스터를 전기적으로 연결시켜 주는 화소전극 연결패턴을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 에프에프에스 (FFS) 방식 액정표시장치용 어레이기판 제조방법은, 기판의 일면에 일 방향으로 금속막과 투명도전막의 이중 구조로 된 게이트배선을 형성하는 단계; 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터배선과 함께, 상기 게이트배선과 데이터배선의 교차 지점에 박막트랜지스터를 형성하는 단계; 상기 기판의 화소영역에 화소전극을 형성하는 단계; 상기 화소전극과 박막트랜지스터를 포함한 기판 전면에 보호막을 형성하는 단계; 상기 보호막 상에 서로 이격된 다수개의 공통전극과, 상기 화소전극 및 박막트랜지스터를 전기적으로 연결시켜 주는 화소전극 연결패턴 및 상기 이중 구조로 된 게이트배선과 전기적으로 연결되는 게이트 연결패턴을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면 다음과 같은 효과가 있다.
본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면, 에프에프에스 방식 액정표시장치에서 게이트배선을 형성하는 적어도 2개 이상의 금속 물질이 병렬 구조의 저항을 갖게 됨으로써 전체 저항 값을 감소시킬 수 있다.
또한, 본 발명에 따르면, 게이트배선을 형성하는 적어도 2개 이상의 금속 물질이 병렬 구조의 저항을 갖게 됨으로 인해, 게이트배선의 RC 지연(delay)이 최소화됨으로써 게이트 1H시간 내의 충전율이 향상되어 에프에프에스(FFS) 방식의 액정표시장치의 고속 구동이 가능하게 된다.
도 1은 종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 단면도이다.
도 3은 종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판에 있어서, 60Hz 이상 구동시에 RC 지연 시간(delay time)의 변화를 나타낸 그래프이다.
도 4는 본 발명의 제1 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 평면도이다.
도 5는 도 4의 Ⅴ-Ⅴ선에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 단면도이다.
도 6a 내지 6m은 본 발명의 제1 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 제조 공정 단면도들이다.
도 7은 본 발명의 제2 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 평면도이다.
도 8은 도 7의 Ⅷ-Ⅷ선에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 단면도이다.
도 9a 내지 9n은 본 발명의 제2 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 제조 공정 단면도들이다.
도 10은 본 발명의 제3 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 단면도이다.
도 11은 본 발명의 제4 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 단면도이다.
도 12는 본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판에 있어서, 60Hz 이상 구동시에 RC 지연 시간(delay time)의 변화를 나타낸 그래프이다.
이하, 본 발명의 제1 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 4는 본 발명의 제1 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 평면도이다.
도 5는 도 4의 Ⅴ-Ⅴ선에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 단면도이다.
본 발명의 제1 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판은, 도 4 및 도 5에 도시된 바와 같이, 기판(101) 상에 일 방향으로 연장되고 서로 평행하게 이격된 다수의 게이트배선(103a)과; 상기 게이트배선(103a)과 교차하고, 이 교차하여 이루는 지역에 화소영역을 정의하는 다수의 데이터배선(113c)과; 상기 게이트배선(103a)과 데이터배선(113c)의 교차지점에 마련되고, 게이트전극(103b)과 액티브층(109a)과 소스전극(113a) 및 드레인전극(113b)을 포함하는 박막트랜지스터(T)를 포함하여 구성된다.
여기서, 상기 게이트배선(103a)과 이 게이트배선(103a)으로부터 연장된 게이트전극(103b) 상부에는 투명도전물질, 예를 들어 ITO로 구성된 투명도전층패턴 (105a)이 형성되어 이중 적층 구조로 이루어져 있다. 이때, 상기 투명도전층패턴 (105a)은 상기 게이트전극(103b)을 포함한 게이트배선(103a) 상면 전체 또는 일부에 형성될 수 있다.
상기 화소영역의 전면에는 상기 게이트배선(103a)과 데이터배선 (113c)과 이격된 공간을 두고 대면적의 투명한 화소전극(105b)이 배치되어 있으며, 상기 화소전극(105b) 상측에는 게이트절연막(105)과 보호막(119)을 사이에 두고 다수의 막대 형상의 투명한 공통전극(123a)들이 배치되어 있다.
이때, 상기 막대 형상의 다수의 투명한 공통전극(123a)들은 서로 일정간격만큼 이격되게 형성되어 있다.
또한, 상기 화소전극(105b)은 상기 보호막(119)과 게이트절연막(105) 내에 형성된 화소전극 콘택홀(121a)을 통해 상기 드레인전극(113b)과 접촉되는 화소전극 연결패턴 (123b)에 의해 상기 드레인전극(117b)과 전기적으로 연결되어 있다.
더욱이, 상기 다수의 막대 형상의 공통전극(123a)들의 각 양측 단은 상기 데이터배선(113c)과 평행하게 배치된 공통전극 연결패턴(미도시)과 연결되어 있다. 이때, 상기 다수의 공통전극(123a)들은 액정 구동을 위한 기준 전압, 즉 공통전압을 각 화소에 공급한다.
그리고, 상기 게이트배선(103a) 상부에 형성된 투명도전층패턴(105a)은 게이트배선 콘택홀(미도시, 도 6k의 121b 참조)을 통해 상기 보호막(119) 상에 형성되는 게이트배선 연결패턴(123c)과 전기적으로 연결되어 있다.
상기 화소전극(105b)은 각 화소영역에서 보호막(119)을 사이에 두고 상기 다수의 공통전극(123a)들과 중첩되어 프린지 필드(fringe field)를 형성한다. 이때, 상기 대면적의 화소전극(105b)과 다수의 공통전극(121a) 사이에는 스토리지 캐패시턴스(Cst)가 형성된다.
이렇게 하여, 박막트랜지스터(T)를 통해 화소전극(105b)에 데이터 신호가 공급되면, 공통전압이 공급된 공통전극들(123a)이 프린지 필드(fringe field)를 형성하여 박막트랜지스터 기판과 칼라필터기판(미도시) 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정분자들이 회전 정도에 따라 화소영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
따라서, 본 발명에 따르면, 에프에프에스 방식 액정표시장치에서 게이트배선을 형성하는 적어도 2개 이상의 금속 물질,예를 들어 게이트배선(103a)과 투명도전층패턴(105a)이 병렬 구조의 저항을 갖게 됨으로써 전체 저항 값을 감소시킬 수 있다.
이때, 게이트전극의 1H 시간(time, t4)은 Cgs(즉, 게이트와 트랜지스터의 소스전극 간 기생 캐패시턴스), Cgd(즉, 게이트와 트랜지스터의 드레인전극 간 기생 캐패시턴스), Cgc(즉, 게이트와 공통전극 간 기생 캐패시턴스) 등의 총 기생 캐패시턴스 값과 게이트배선의 저항(resistance)에 의해, 기본적으로 RC 지연 시간 (delay time; t3) 특성을 가지게 된다.
본 발명에 따르면, 도 12에 도시된 바와 같이, 게이트배선을 형성하는 적어도 2개 이상의 금속 물질이 병렬 구조의 저항을 갖게 됨으로 인해, 게이트배선의 RC 지연 시간(delay time; t3)이 최소화됨으로써 게이트 1H시간(t4) 내의 충전율이 향상되어 에프에프에스(FFS) 방식의 액정표시장치의 고속 구동이 가능하게 된다.
상기 구성으로 이루어지는 본 발명의 제1 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판 제조방법에 대해 도 6a 내지 도 6m을 참조하여 설명하면 다음과 같다.
도 6a 내지 6m은 본 발명의 제1 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 제조 공정 단면도들이다.
도 6a에 도시된 바와 같이, 투명성 절연기판(101) 상에 스위칭 영역을 포함하는 다수의 화소영역이 정의하고, 상기 투명성 절연기판(101) 상에 제1 도전 금속층(103)을 스퍼터링 방법에 의해 증착한다. 이때, 상기 제1 도전 금속층(103)으로는, 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나를 사용한다.
그 다음, 도면에는 도시하지 않았지만, 상기 제1 도전 금속층(103) 상부에 제1 감광막(미도시)을 도포한 후, 노광마스크를 이용한 포토리소그래피 공정기술을 통해 상기 제1 감광막(미도시)을 노광 및 현상하여 제1 감광막패턴(미도시)을 형성한다.
이어서, 도 6b에 도시된 바와 같이, 상기 제1 감광막패턴(미도시)를 차단막으로 상기 제1 도전 금속층(103)을 선택적으로 식각하여 게이트배선(103a)과 함께 이 게이트배선(103a)으로부터 돌출된 게이트전극(103b)을 동시에 형성한다.
그 다음, 도 6c에 도시된 바와 같이, 상기 제1 감광막패턴(미도시)을 제거한 후, 상기 게이트배선(103a)을 포함한 기판 전면에 제1 투명 도전물질층(105)을 스퍼터링방법으로 증착한다. 이때, 상기 제1 투명 도전물질층(105)으로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 CNT(Carbon Nano Tube)를 포함한 그룹 중에서 선택된 어느 하나를 사용한다.
이어서, 상기 제1 투명 도전물질층(105) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제2 감광막(미도시)을 형성한다.
그 다음, 도면에는 도시하지 않았지만, 노광마스크(미도시)를 이용한 포토리소그래피 공정기술을 통해 상기 제2 감광막(미도시)을 노광 및 현상하여 제2 감광막패턴(미도시)을 형성한다.
이어서, 도 6d에 도시된 바와 같이, 상기 제2 감광막패턴(미도시)를 차단막으로 상기 제1 투명 도전물질층(105)을 선택적으로 식각하여 대면적의 화소전극 (105b)과 함께, 상기 게이트배선(103a) 및 게이트전극(103b) 상부에 투명도전층패턴(105a)을 동시에 형성한다. 이때, 상기 화소전극(105b)은 단위 화소영역 상에 배치된다.
그 다음, 도 6e에 도시된 바와 같이, 상기 제2 감광막패턴(미도시)을 제거한 후, 상기 화소전극(105b)을 포함한 기판 전면에 질화실리콘(SiNx) 또는 실리콘산화막(SiO2)으로 이루어진 게이트절연막(107)을 형성하고, 상기 게이트절연막(107) 상에 비정질실리콘 층(a-Si:H)(109과 불순물이 포함된 비정질실리콘층(n+ 또는 p+)(111) 및 제2 도전 금속층(113)를 차례로 적층한다. 이때, 상기 비정질실리콘 층(a-Si:H)(109)과 불순물이 포함된 비정질실리콘층(n+ 또는 p+) (111)은 화학기상 증착법(CVD; Chemical Vapor Deposition method)으로 증착하고, 상기 제2 도전 금속층(113)은 스퍼터링 방법으로 증착한다. 여기서는, 상기 증착 방법으로 화학기상 증착법, 스퍼터링 방법에 대해서만 기재하고 있지만, 필요에 따라서는 기타 다른 증착 방법을 사용할 수도 있다. 이때, 상기 제2 도전 금속층(113)으로는, 알루미늄 (Al), 텅스텐(W), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나를 사용한다.
이어서, 도 6f에 도시된 바와 같이, 상기 제2 도전 금속층(113) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제3 감광막(115)을 형성한다.
그 다음, 광차단부(117a)와 반투과부(117b) 및 투과부(117c)로 이루어진 회절마스크(117)를 이용하여 상기 제3 감광막(115)에 노광 공정을 진행한다. 이때, 상기 회절마스크(117)의 광차단부(117a)는 소스 및 드레인전극 형성 지역과 대응하는 상기 제3 감광막(115) 상측에 위치하며, 상기 회절마스크(117)의 반투과부 (117b)는 박막트랜지스터의 채널 형성 지역과 대응하는 상기 제3 감광막(115) 상측에 위치한다. 또한, 상기 제2 회절마스크(117) 이외에 광의 회절 효과를 이용하는 마스크, 예를 들어 하프톤 마스크(Half-ton mask) 또는 기타 다른 마스크를 사용할 수도 있다.
이어서, 도 6g에 도시된 바와 같이, 상기 노광 공정을 진행한 다음 현상공정을 통해 상기 제3 감광막(115)을 식각하여 소스 및 드레인전극 형성지역(115a)과 채널 형성지역(115b)을 형성한다. 이때, 상기 소스 및 드레인전극 형성지역(115a)은 광이 투과되지 않은 상태이기 때문에 제3 감광막(115) 두께를 그대로 유지하고 있지만, 상기 채널 형성지역(115b)은 광의 일부가 투과되어 일정 두께만큼 제거된다. 즉, 상기 채널 형성지역(115b)은 상기 소스 및 드레인전극 형성지역(115a)보다 얇은 두께를 갖는다.
그 다음, 상기 소스 및 드레인전극 형성지역 (115a)과 채널 형성지역(115b)을 마스크로 상기 제2 도전 금속층(113), 불순물이 포함된 비정질실리콘층(111) 및 비정질실리콘층(109)을 순차적으로 패터닝하여 상기 게이트전극(103b)에 대응하는 게이트절연막(107) 상부에 액티브층(109a)과 오믹콘택층(111a)을 형성한다.
이어서, 6h에 도시된 바와 같이, 에싱(ashing) 공정을 통해 상기 소스 및 드레인전극 형성지역(115a)의 두께 일부와 함께 상기 채널 형성지역(115b)을 완전히 제거한다. 이때, 상기 채널영역 상부에 오버랩되는 제2 도전 금속층(113) 상면이 외부로 노출된다.
그 다음, 도 6i에 도시된 바와 같이, 상기 두께 일부가 제거된 제3 감광막의 소스 및 드레인전극 형성지역(115a)을 마스크로 상기 제2 도전 금속층(113)의 노출된 부분을 식각하여 상기 게이트배선(미도시, 도 4의 103a 참조)과 수직으로 교차되는 데이터배선 (미도시, 도 4의 113c 참조)과 함께 서로 이격된 소스전극(113a) 및 드레인전극 (113b)을 각각 형성한다.
이어서, 상기 소스전극(113a) 및 드레인전극(113b) 사이에 노출된 오믹콘택층 (111a)도 식각하여 서로 이격시킨다. 이때, 상기 식각된 오믹콘택층(111a) 하부에 있는 액티브층(109a)에는 채널영역이 형성된다.
그 다음, 도 6j에 도시된 바와 같이, 상기 제3 감광막의 소스 및 드레인전극 형성지역(115a)을 완전 제거한 다음, 기판 전면에 무기 절연물질 또는 유기 절연물질을 증착하여 보호막(119)을 형성하고, 이어 상기 보호막(119) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제4 감광막(미도시)을 형성한다.
이어서, 도면에는 도시하지 않았지만, 노광마스크(미도시)를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상공정을 실시하여 상기 제4 감광막(119)을 제거하여 제4 감광막패턴(미도시)을 형성한다.
그 다음, 도 6k에 도시된 바와 같이, 제4 감광막패턴(미도시)을 마스크로 상기 보호막(119)과 그 하부의 게이트절연막(107)을 선택적으로 식각하여 상기 화소전극(105b)을 노출시키는 화소전극 콘택홀(121a)과 함께 상기 게이트배선(103a) 상부의 투명도전층패턴(105a)을 노출시키는 게이트배선 콘택홀(121b)을 동시에 형성한다. 이때, 상기 화소전극 콘택홀(121a) 형성시에, 상기 드레인전극(113b)도 함께 노출된다.
이어서, 상기 제4 감광막패턴(미도시)을 제거하고, 상기 화소전극 콘택홀 (121a)과 게이트배선 콘택홀(121b)을 포함한 보호막(119)의 상부에 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 CNT(Carbon Nano Tube)를 포함한 그룹 중에서 선택된 어느 하나를 사용하여 제2 투명 도전물질층(123)을 스퍼터링 방법으로 증착한다.
그 다음, 도면에는 도시하지 않았지만, 제2 투명 도전물질층(123) 상부에 투과율이 높은 포토레지스트(photo-resist)를 도포하여 제5 감광막(미도시)을 형성한다.
이어서, 도면에는 도시하지 않았지만, 노광마스크(미도시)를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상공정을 실시하여 상기 제5 감광막(미도시)을 제거함으로써 제5 감광막패턴(미도시)을 형성한다.
그 다음, 도 6m에 도시된 바와 같이, 상기 제5 감광막패턴(미도시)을 마스크로 상기 제2 투명 도전층(123)을 식각하여, 다수의 공통전극(123a)과 함께 상기 화소전극 콘택홀(121a)을 통해 상기 화소전극(105b)와 전기적으로 연결되는 화소전극 연결패턴(123b) 및 상기 게이트배선 콘택홀(121b)을 통해 상기 게이트배선(103a) 상의 투명 도전층패턴(105a)과 전기적으로 연결되는 게이트배선 연결패턴(123c)을 동시에 형성한다.
이어서, 도면에는 도시하지 않았지만, 상기 제5 감광막패턴(미도시)을 제거함으로써 본 발명에 따른 에프에프에스 방식 액정표시장치용 어레이기판 제조공정을 완료하게 된다.
이후에, 도면에는 도시하지 않았지만, 컬러필터 기판 제조공정과 함께 어레이기판과 컬러필터 기판 사이에 액정층을 충진하는 공정을 수행함으로써 본 발명에 따른 에프에프에스 방식 액정표시장치를 제조하게 된다.
따라서, 본 발명에 따르면, 에프에프에스 방식 액정표시장치에서 게이트배선을 형성하는 적어도 2개 이상의 금속 물질, 예를 들어 게이트배선(103a)과 투명 도전층패턴(105a)이 병렬 구조의 저항을 갖게 됨으로써 전체 저항값을 감소시킬 수 있다.
또한, 본 발명에 따르면, 도 12에 도시된 바와 같이, 게이트배선을 형성하는 적어도 2개 이상의 금속 물질이 병렬 구조의 저항을 갖게 됨으로 인해, 게이트배선의 RC 지연 시간(delay time; t3)이 최소화됨으로써 게이트 1H시간(t4) 내의 충전율이 향상되어 에프에프에스(FFS) 방식의 액정표시장치의 고속 구동이 가능하게 된다.
한편, 본 발명의 제2 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판에 대해 도 7 및 8을 참조하여 상세히 설명한다.
도 7은 본 발명의 제2 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 평면도이다.
도 8는 도 7의 Ⅷ-Ⅷ선에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 단면도이다.
본 발명의 제2 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판은, 도 7 및 8에 도시된 바와 같이, 기판(201) 상에 일 방향으로 연장되고 서로 평행하게 이격된 다수의 게이트배선(205a)과; 상기 게이트배선(205a)과 교차하고, 이 교차하여 이루는 지역에 화소영역을 정의하는 다수의 데이터배선(217c)과; 상기 게이트배선(205a)과 데이터배선(217c)의 교차지점에 마련되고, 게이트전극(205c)과 액티브층(213a)과 소스전극(217a) 및 드레인전극(217b)을 포함하는 박막트랜지스터(T)를 포함하여 구성된다.
여기서, 상기 게이트배선(205a)과 이 게이트배선(205a)으로부터 연장된 게이트전극(205c) 하면에는 투명도전물질, 예를 들어 ITO로 구성된 투명도전층패턴 (203a)이 형성되어 이중 적층 구조로 이룬다. 이때, 상기 투명도전층패턴(203a)은 상기 게이트전극(205c)을 포함한 게이트배선(205a) 하면 전체 또는 하면 일부에 형성될 수 있다.
상기 화소영역의 전면에는 상기 게이트배선(205a)과 데이터배선(217c)과 이격된 공간을 두고 대면적의 투명한 화소전극(203b)이 배치되어 있으며, 상기 화소전극(203b) 상측에는 게이트절연막(211)과 보호막(223)을 사이에 두고 다수의 막대 형상의 투명한 공통전극(225a)들이 배치되어 있다.
이때, 상기 막대 형상의 다수의 투명한 공통전극(225a)들은 서로 일정간격만큼 이격되게 형성되어 있다.
또한, 상기 화소전극(203b)은 상기 보호막(223)과 게이트절연막(211) 내에 형성된 화소전극 콘택홀(223a)을 통해 상기 드레인전극(217b)과 접촉되는 화소전극 연결패턴(225b)에 의해 상기 드레인전극(217b)과 전기적으로 연결되어 있다.
더욱이, 상기 다수의 막대 형상의 공통전극(225a)들의 각 양측 단은 상기 데이터배선(217c)과 평행하게 배치된 공통전극 연결패턴(미도시)과 연결되어 있다. 이때, 상기 다수의 공통전극(225a)들은 액정 구동을 위한 기준 전압, 즉 공통전압을 각 화소에 공급한다.
상기 화소전극(203b)은 각 화소영역에서 게이트절연막(211)과 보호막(223)을 사이에 두고 상기 다수의 공통전극(225a)들과 중첩되어 프린지 필드(fringe field)를 형성한다. 이때, 상기 대면적의 화소전극(203b)과 다수의 공통전극(225a) 사이에는 스토리지 캐패시턴스(Cst)가 형성된다.
이렇게 하여, 박막트랜지스터(T)를 통해 화소전극(203b)에 데이터 신호가 공급되면, 공통전압이 공급된 공통전극들(225a)이 프린지 필드(fringe field)를 형성하여 박막트랜지스터 기판과 칼라필터기판(미도시) 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정분자들이 회전 정도에 따라 화소영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
따라서, 본 발명에 따르면, 에프에프에스 방식 액정표시장치에서 게이트배선을 형성하는 적어도 2개 이상의 금속 물질,예를 들어 게이트배선(205a)과 그 아래의 투명도전층패턴(203a)이 병렬 구조의 저항을 갖게 됨으로써 전체 저항값을 감소시킬 수 있다.
또한, 본 발명에 따르면, 도 12에 도시된 바와 같이, 게이트배선을 형성하는 적어도 2개 이상의 금속 물질이 병렬 구조의 저항을 갖게 됨으로 인해, 게이트배선의 RC 지연 시간(delay time; t3)이 최소화됨으로써 게이트 1H시간(t4) 내의 충전율이 향상되어 에프에프에스(FFS) 방식의 액정표시장치의 고속 구동이 가능하게 된다.
상기 구성으로 이루어지는 본 발명의 제2 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판 제조방법에 대해 도 9a 내지 도 9m을 참조하여 설명하면 다음과 같다.
도 9a 내지 9n은 본 발명의 제2 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 제조 공정 단면도들이다.
도 9a에 도시된 바와 같이, 투명성 절연기판(201) 상에 스위칭 영역을 포함하는 다수의 화소영역이 정의하고, 상기 투명성 절연기판(201) 상에 제1 투명 도전물질층(203)과 제1 도전성 금속층(205)을 스퍼터링 방법에 의해 차례로 증착한다. 이때, 상기 제1 투명 도전물질층(103)으로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 CNT(Carbon Nano Tube)를 포함한 그룹 중에서 선택된 어느 하나를 사용한다. 또한, 상기 제1 도전성 금속층(205)으로는, 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나를 사용한다.
그 다음, 상기 제1 도전성 금속층(205) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제1 감광막(207)을 형성한다.
이어서, 도 9b에 도시된 바와 같이, 광차단부(209a)와 반투과부(209b) 및 투과부(209c)로 이루어진 제1 회절마스크(209)를 이용하여 상기 제1 감광막(207)에 노광공정을 진행한다. 이때, 상기 제1 회절마스크(209)의 광차단부(209a)는 게이트전극 형성 지역과 대응하는 상기 제1 감광막(207) 상측에 위치하며, 상기 회절마스크 (209)의 반투과부(209b)는 화소전극 형성 지역과 대응하는 상기 제1 감광막 (207) 상측에 위치한다. 또한, 상기 제1 회절마스크(209) 이외에 광의 회절 효과를 이용하는 마스크, 예를 들어 하프톤 마스크(Half-ton mask) 또는 기타 다른 마스크를 사용할 수도 있다.
그 다음, 도 9c에 도시된 바와 같이, 상기 노광 공정을 진행한 다음 현상공정을 통해 상기 제1 감광막(207)을 선택적으로 제거하여 게이트 형성지역(207a)과 화소전극 형성지역(207b)을 형성한다. 이때, 게이트 형성 지역(207a)은 광이 투과되지 않은 상태이기 때문에 제1 감광막(207) 두께를 그대로 유지하고 있지만, 상기 화소전극 형성지역(207b)은 광의 일부가 투과되어 일정 두께만큼 제거된다. 즉, 상기 화소전극 형성지역(207b)은 상기 게이트 형성지역(207a)보다 얇은 두께를 갖는다.
이어서, 상기 제1 감광막의 게이트 형성지역 (207a) 및 화소전극 형성지역 (207b)을 마스크로 상기 제1 도전성 금속층(205) 및 제1 투명 도전물질층(203)을 패터닝하여 게이트배선(미도시, 도 7의 205a), 이 게이트배선(205a)으로부터 돌출된 게이트전극(205c) 및 화소전극(203b)을 형성한다. 이때, 상기 제1 도전 금속층 (205) 및 제1 투명 도전물질층(203)의 패터닝시에 더미 도전 금속층 패턴(205b)도 함께 형성된다. 또한, 상기 화소전극(203b)은, 도 7에 도시된 바와 같이, 화소영역의 전면에 상기 게이트배선(205a)과 데이터배선(217c)과 이격된 공간을 두고 배치되어 있다.
그 다음, 도 9d에 도시된 바와 같이, 에싱(ashing) 공정을 통해 상기 게이트배선(205a) 및 게이트전극(205c) 상의 게이트 형성지역(207a)의 두께 일부와 함께 상기 화소전극 형성지역(207b)을 제거한다. 이때, 상기 더미 도전 금속층패턴 (205b) 상부가 외부로 노출된다.
이어서, 도 9e에 도시된 바와 같이, 에싱 공정에 의해 두께 일부가 식각된 게이트 형성지역(207a)을 차단막으로 하여 상기 노출된 더미 도전 금속층패턴 (205b)을 제거한 다음, 상기 제1 감광막의 게이트 형성지역(207a)을 제거한다. 이때, 상기 게이트전극(205c) 하부에 있는 투명 도전물질층 패턴(203a)은 식각하지 않고 그대로 남겨 둔다. 여기서, 상기 게이트배선(205a)과 이 게이트배선(205a)으로부터 연장된 게이트전극(205c) 하면에는 투명도전층패턴(203a)이 형성되어 이중 적층 구조를 이루게 된다.
그 다음, 도 9f에 도시된 바와 같이, 상기 남아 있는 게이트 형성지역(207a)을 제거한 후, 상기 화소전극(205b)을 포함한 기판 전면에 질화실리콘(SiNx) 또는 실리콘산화막(SiO2)으로 이루어진 게이트절연막(211)을 형성하고, 상기 게이트절연막(211) 상에 비정질실리콘 층(a-Si:H)(213)과 불순물이 포함된 비정질실리콘층(n+ 또는 p+)(215) 및 제2 도전 금속층(217)를 차례로 적층한다. 이때, 상기 비정질실리콘 층(a-Si:H)(213)과 불순물이 포함된 비정질실리콘층(n+ 또는 p+) (215)은 화학기상 증착법(CVD; Chemical Vapor Deposition method)으로 증착하고, 상기 제2 도전 금속층(217)은 스퍼터링 방법으로 증착한다. 여기서는, 상기 증착 방법으로 화학기상 증착법, 스퍼터링 방법에 대해서만 기재하고 있지만, 필요에 따라서는 기타 다른 증착 방법을 사용할 수도 있다. 이때, 상기 제2 도전 금속층(217)으로는, 알루미늄 (Al), 텅스텐(W), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나를 사용한다.
이어서, 도 9g에 도시된 바와 같이, 상기 제2 도전 금속층(217) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제2 감광막(219)을 형성한다.
그 다음, 광차단부(221a)와 반투과부(221b) 및 투과부(221c)로 이루어진 회절마스크(221)를 이용하여 상기 제2 감광막(219)에 노광 공정을 진행한다. 이때, 상기 회절마스크(221)의 광차단부(221a)는 소스 및 드레인전극 형성 지역과 대응하는 상기 제2 감광막(219) 상측에 위치하며, 상기 회절마스크(221)의 반투과부 (221b)는 박막트랜지스터의 채널 형성 지역과 대응하는 상기 제2 감광막(219) 상측에 위치한다. 또한, 상기 제2 회절마스크(221) 이외에 광의 회절 효과를 이용하는 마스크, 예를 들어 하프톤 마스크(Half-ton mask) 또는 기타 다른 마스크를 사용할 수도 있다.
이어서, 도 9h에 도시된 바와 같이, 상기 노광 공정을 진행한 다음 현상공정을 통해 상기 제2 감광막(219)을 식각하여 소스 및 드레인전극 형성지역(219a)과 채널 형성지역(219b)을 형성한다. 이때, 상기 소스 및 드레인전극 형성지역(219a)은 광이 투과되지 않은 상태이기 때문에 제2 감광막(219) 두께를 그대로 유지하고 있지만, 상기 채널 형성지역(219b)은 광의 일부가 투과되어 일정 두께만큼 제거된다. 즉, 상기 채널 형성지역(219b)은 상기 소스 및 드레인전극 형성지역(219a)보다 얇은 두께를 갖는다.
그 다음, 상기 소스 및 드레인전극 형성지역(219a)과 채널 형성지역(219b)을 마스크로 상기 제2 도전 금속층(217), 불순물이 포함된 비정질실리콘층(215) 및 비정질실리콘층(213)을 순차적으로 패터닝하여 상기 게이트전극(205c)에 대응하는 게이트절연막(211) 상부에 액티브층(213a)과 오믹콘택층(215a)을 형성한다.
이어서, 9i에 도시된 바와 같이, 에싱(ashing) 공정을 통해 상기 소스 및 드레인전극 형성지역(219a)의 두께 일부와 함께 상기 채널 형성지역(219b)을 완전히 제거한다. 이때, 상기 채널영역 상부에 오버랩되는 제2 도전 금속층(217) 상면이 외부로 노출된다.
그 다음, 도 9j에 도시된 바와 같이, 상기 두께 일부가 제거된 제2 감광막의 소스 및 드레인전극 형성지역(219a)을 마스크로 상기 제2 도전 금속층(217)의 노출된 부분을 식각하여 상기 게이트배선(203a)과 수직으로 교차되는 데이터배선(미도시, 도 7의 217c 참조)과 함께 서로 이격된 소스전극(217a) 및 드레인전극 (217b)을 각각 형성한다.
이어서, 상기 소스전극(217a) 및 드레인전극(217b) 사이에 노출된 오믹콘택층(215a)도 식각하여 서로 이격시킨다. 이때, 상기 식각된 오믹콘택층(215a) 하부에 있는 액티브층(213a)에는 채널영역이 형성된다.
그 다음, 도 9k에 도시된 바와 같이, 상기 제2 감광막의 소스 및 드레인전극 형성지역(219a)을 완전 제거한 다음, 기판 전면에 무기 절연물질 또는 유기 절연물질을 증착하여 보호막(223)을 형성하고, 이어 상기 보호막(223) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제3 감광막(미도시)을 형성한다.
이어서, 도면에는 도시하지 않았지만, 노광마스크(미도시)를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상공정을 실시하여 상기 제3 감광막(미도시) 을 제거하여 제3 감광막패턴(미도시)을 형성한다.
그 다음, 도 9l에 도시된 바와 같이, 제3 감광막패턴(미도시)을 마스크로 상기 보호막(223)과 그 하부의 게이트절연막(211)을 선택적으로 식각하여 상기 화소전극(203b)을 노출시키는 화소전극 콘택홀(223a)을 형성한다. 이때, 상기 화소전극 콘택홀(223a) 형성시에, 상기 드레인전극(217b)도 함께 노출된다.
이어서, 도 9m에 도시된 바와 같이, 상기 제3 감광막패턴(미도시)을 제거하고, 상기 화소전극 콘택홀 (223a)을 포함한 보호막(223)의 상부에 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 CNT(Carbon Nano Tube)를 포함한 그룹 중에서 선택된 어느 하나를 사용하여 제2 투명 도전물질층(225)을 스퍼터링 방법으로 증착한다.
그 다음, 도면에는 도시하지 않았지만, 제2 투명 도전물질층(225) 상부에 투과율이 높은 포토레지스트(photo-resist)를 도포하여 제4 감광막(미도시)을 형성한다.
이어서, 도면에는 도시하지 않았지만, 노광마스크(미도시)를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상공정을 실시하여 상기 제4 감광막(미도시)을 제거함으로써 제4 감광막패턴(미도시)을 형성한다.
그 다음, 도 6m에 도시된 바와 같이, 상기 제5 감광막패턴(미도시)을 마스크로 상기 제2 투명 도전층(225)을 식각하여, 다수의 공통전극(225a)과 함께 상기 화소전극 콘택홀(223a)을 통해 상기 화소전극(203b)과 전기적으로 연결되는 화소전극 연결패턴(225b)을 동시에 형성한다.
이어서, 도면에는 도시하지 않았지만, 상기 제4 감광막패턴(미도시)을 제거함으로써 본 발명의 제2 실시 예에 따른 에프에프에스 방식 액정표시장치용 어레이기판 제조공정을 완료하게 된다.
이후에, 도면에는 도시하지 않았지만, 컬러필터 기판 제조공정과 함께 어레이기판과 컬러필터 기판 사이에 액정층을 충진하는 공정을 수행함으로써 본 발명에 따른 에프에프에스 방식 액정표시장치를 제조하게 된다.
따라서, 본 발명의 제2 실시 예에 따르면, 에프에프에스 방식 액정표시장치에서 게이트배선을 형성하는 적어도 2개 이상의 금속 물질, 예를 들어 게이트배선(205a)과 그 하부의 투명 도전층패턴(203a)이 병렬 구조의 저항을 갖게 됨으로써 전체 저항값을 감소시킬 수 있다.
또한, 본 발명의 제2 실시 예에 따르면, 도 12에 도시된 바와 같이, 게이트배선을 형성하는 적어도 2개 이상의 금속 물질이 병렬 구조의 저항을 갖게 됨으로 인해, 게이트배선의 RC 지연 시간(delay time, t3)이, 도 3에 도시된 종래의 게이트배선의 RC 지연 시간(delay time, t1)보다 최소화됨으로써 게이트 1H 시간(t4) 내의 충전율이 향상되어 에프에프에스(FFS) 방식의 액정표시장치의 고속 구동이 가능하게 된다.
또 한편, 본 발명의 제3 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판 구조에 대해 도 10을 참조하여 설명하면 다음과 같다.
도 10은 본 발명의 제3 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 단면도이다.
본 발명의 제3 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판 구조인 경우에, 본 발명의 제1 실시 예의 에프에프에스(FFS) 방식 액정표시장치용 어레이기판 구조에서 게이트배선(103a) 상부에 형성되는 투명 도전물질층패턴(105a)과 연결되는 게이트배선 연결패턴(123c)이 구비되지 않은 점을 제외하고는 본 발명의 제1 실시 예의 에프에프에스(FFS) 방식 액정표시장치용 어레이기판 구조와 동일하다.
이러한 본 발명의 제3 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판에 대해 간략하게 설명하면, 도 10에 도시된 바와 같이, 기판(301) 상에 일 방향으로 연장되고 서로 평행하게 이격된 다수의 게이트배선(303a)과; 상기 게이트배선(303a)과 교차하고, 이 교차하여 이루는 지역에 화소영역을 정의하는 다수의 데이터배선(미도시)과; 상기 게이트배선(303a)과 데이터배선(317c)의 교차지점에 마련되고, 게이트전극(303b)과 액티브층(313a)과 소스전극(317a) 및 드레인전극(317b)을 포함하는 박막트랜지스터(T)를 포함하여 구성된다.
여기서, 상기 게이트배선(303a)과 이 게이트배선(303a)으로부터 연장된 게이트전극(303b) 상부에는 투명도전물질, 예를 들어 ITO(Indium Tin Oxide), IZO (Indium Zinc Oxide) 및 CNT(Carbon Nano Tube)를 포함한 그룹 중에서 선택된 어느 하나로 구성된 투명도전층패턴(305a)이 형성되어 이중 적층 구조로 이루어져 있다. 이때, 상기 투명도전층패턴(305a)은 상기 게이트전극(303b)을 포함한 게이트배선 (303a) 상면 전체 또는 일부에 형성될 수 있다.
상기 화소영역의 전면에는 상기 게이트배선(303a)과 데이터배선(317c)과 이격된 공간을 두고 대면적의 투명한 화소전극(305b)이 배치되어 있으며, 상기 화소전극(305b) 상측에는 게이트절연막(311)과 보호막(323)을 사이에 두고 다수의 막대 형상의 투명한 공통전극(325a)들이 배치되어 있다.
이때, 상기 막대 형상의 다수의 투명한 공통전극(325a)들은 서로 일정간격만큼 이격되게 형성되어 있다.
또한, 상기 화소전극(305b)은 상기 보호막(323)과 게이트절연막(311) 내에 형성된 화소전극 콘택홀(323a)을 통해 상기 드레인전극(317b)과 접촉되는 화소전극 연결패턴(325b)에 의해 상기 드레인전극(317b)과 전기적으로 연결되어 있다.
더욱이, 상기 다수의 막대 형상의 공통전극(325a)들의 각 양측 단은 상기 데이터배선(미도시)과 평행하게 배치된 공통전극 연결배선(미도시)과 연결되어 있다. 이때, 상기 다수의 공통전극(325a)들은 액정 구동을 위한 기준 전압, 즉 공통전압을 각 화소에 공급한다.
상기 화소전극(305b)은 각 화소영역에서 게이트절연막(311)과 보호막(323)을 사이에 두고 상기 다수의 공통전극(325a)들과 중첩되어 프린지 필드(fringe field)를 형성한다. 이때, 상기 대면적의 화소전극(305b)과 다수의 공통전극(325a) 사이에는 스토리지 캐패시턴스(Cst)가 형성된다.
이렇게 하여, 박막트랜지스터(T)를 통해 화소전극(305b)에 데이터 신호가 공급되면, 공통전압이 공급된 공통전극들(325a)이 프린지 필드(fringe field)를 형성하여 박막트랜지스터 기판과 칼라필터기판(미도시) 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정분자들이 회전 정도에 따라 화소영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
따라서, 본 발명에 따르면, 에프에프에스 방식 액정표시장치에서 게이트배선을 형성하는 적어도 2개 이상의 금속 물질,예를 들어 게이트배선(303a)과 투명도전층패턴(305a)이 병렬 구조의 저항을 갖게 됨으로써 전체 저항 값을 감소시킬 수 있다.
또한, 본 발명에 따르면, 도 12에 도시된 바와 같이, 게이트배선을 형성하는 적어도 2개 이상의 금속 물질이 병렬 구조의 저항을 갖게 됨으로 인해, 게이트배선의 RC 지연 시간(delay time; t3)이 최소화됨으로써 게이트 1H시간(t4) 내의 충전율이 향상되어 에프에프에스(FFS) 방식의 액정표시장치의 고속 구동이 가능하게 된다.
또 한편, 본 발명의 제4 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판 구조에 대해 도 11을 참조하여 설명하면 다음과 같다.
도 11은 본 발명의 제4 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 단면도이다.
본 발명의 제4 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판 구조인 경우에, 본 발명의 제3 실시 예의 에프에프에스(FFS) 방식 액정표시장치용 어레이기판 구조에서 게이트배선(405a)과 게이트전극(405b) 하부에 형성되는 투명 도전물질층패턴(403a)을 제외하고는 본 발명의 제3 실시 예의 에프에프에스(FFS) 방식 액정표시장치용 어레이기판 구조와 동일하다.
이러한 본 발명의 제4 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판에 대해 간략하게 설명하면, 도 11에 도시된 바와 같이, 기판(401) 상에 일 방향으로 연장되고 서로 평행하게 이격된 다수의 게이트배선(405a)과; 상기 게이트배선(405a)과 교차하고, 이 교차하여 이루는 지역에 화소영역을 정의하는 다수의 데이터배선(미도시)과; 상기 게이트배선(405a)과 데이터배선(미도시)의 교차지점에 마련되고, 게이트전극(405b)과 액티브층(413a)과 소스전극(417a) 및 드레인전극(417b)을 포함하는 박막트랜지스터(T)를 포함하여 구성된다.
여기서, 상기 게이트배선(405a)과 이 게이트배선(405a)으로부터 연장된 게이트전극(303b) 상부 및 하부에는 투명도전물질, 예를 들어 ITO(Indium Tin Oxide), IZO (Indium Zinc Oxide) 및 CNT(Carbon Nano Tube)를 포함한 그룹 중에서 선택된 어느 하나로 구성된 상부 및 하부 투명도전층패턴(407a, 403a)이 각각 형성되어 3중 적층 구조로 이루어져 있다. 이때, 상기 상부 및 하부 투명도전층패턴(407a, 403)은 상기 게이트전극(405b)을 포함한 게이트배선(405a) 상면 전체 또는 일부에 형성될 수 있다.
상기 화소영역의 전면에는 상기 게이트배선(405a)과 데이터배선(미도시)과 이격된 공간을 두고 대면적의 투명한 화소전극(403b)이 배치되어 있으며, 상기 화소전극(403b) 상측에는 게이트절연막(411)과 보호막(419)을 사이에 두고 다수의 막대 형상의 투명한 공통전극(423a)들이 배치되어 있다.
이때, 상기 막대 형상의 다수의 투명한 공통전극(423a)들은 서로 일정간격만큼 이격되게 형성되어 있다.
또한, 상기 화소전극(403b)은 상기 보호막(419)과 게이트절연막(411) 내에 형성된 화소전극 콘택홀(419a)을 통해 상기 드레인전극(417b)과 접촉되는 화소전극 연결패턴(423b)에 의해 상기 드레인전극(417b)과 전기적으로 연결되어 있다.
더욱이, 상기 다수의 막대 형상의 공통전극(423a)들의 각 양측 단은 상기 데이터배선(미도시)과 평행하게 배치된 공통전극 연결배선(미도시)과 연결되어 있다. 이때, 상기 다수의 공통전극(423a)들은 액정 구동을 위한 기준 전압, 즉 공통전압을 각 화소에 공급한다.
상기 화소전극(403b)은 각 화소영역에서 게이트절연막(411)과 보호막(423)을 사이에 두고 상기 다수의 공통전극(423a)들과 중첩되어 프린지 필드(fringe field)를 형성한다. 이때, 상기 대면적의 화소전극(403b)과 다수의 공통전극(423a) 사이에는 스토리지 캐패시턴스(Cst)가 형성된다.
이렇게 하여, 박막트랜지스터(T)를 통해 화소전극(403b)에 데이터 신호가 공급되면, 공통전압이 공급된 공통전극들(423a)이 프린지 필드(fringe field)를 형성하여 박막트랜지스터 기판과 칼라필터기판(미도시) 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정분자들이 회전 정도에 따라 화소영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
따라서, 본 발명에 따르면, 에프에프에스 방식 액정표시장치에서 게이트배선을 형성하는 적어도 2개 이상의 금속 물질,예를 들어 게이트배선(405a)과 상부 및 하부 투명도전층패턴(407a, 403a)이 병렬 구조의 저항을 갖게 됨으로써 전체 저항 값을 감소시킬 수 있다.
또한, 본 발명에 따르면, 도 12에 도시된 바와 같이, 게이트배선을 형성하는 적어도 2개 이상의 금속 물질이 병렬 구조의 저항을 갖게 됨으로 인해, 게이트배선의 RC 지연 시간(delay time; t3)이 최소화됨으로써 게이트 1H시간(t4) 내의 충전율이 향상되어 에프에프에스(FFS) 방식의 액정표시장치의 고속 구동이 가능하게 된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.
따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
101: 절연기판 103a: 게이트배선
103b: 게이트전극 105a: 투명 도전층패턴
105b: 화소전극 107: 게이트절연막
109a: 액티브층 111a: 오믹콘택층
113a: 소스전극 113b: 드레인전극
113c: 데이터배선 115: 감광막
117: 회절마스크 119: 보호막
121a: 화소전극 콘택홀 121b: 게이트배선 콘택홀
123a: 공통전극 123b: 화소전극 연결패턴
123c: 게이트배선 연결패턴

Claims (10)

  1. 기판의 일면에 일 방향으로 형성되고, 금속막과 투명도전막의 적어도 이중 구조로 된 게이트배선;
    상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터배선;
    상기 게이트배선과 데이터배선의 교차 지점에 형성된 박막트랜지스터;
    상기 기판의 화소영역에 형성된 화소전극;
    상기 화소전극과 박막트랜지스터를 포함한 기판 전면에 형성된 보호막;
    상기 보호막 상에 형성되고, 서로 이격된 다수개의 공통전극; 및 상기 화소전극 및 박막트랜지스터를 전기적으로 연결시켜 주는 화소전극 연결패턴;을 포함하여 구성되는 액정표시장치용 어레이기판.
  2. 제1 항에 있어서, 상기 금속막과 투명도전막의 적어도 이중 구조로 된 게이트배선은 투명도전막과 금속막의 이중 적층 구조와 금속막과 투명도전막의 이중 적층 구조 또는 하부 투명도전막과 금속막 및 상부 투명도전막의 3중 적층 구조로 구성된 것을 특징으로 하는 액정표시장치용 어레이기판.
  3. 제1 항에 있어서, 상기 게이트배선을 구성하는 금속막과 투명도전막의 이중 구조에서, 상기 투명도전막은 상기 보호막 내에 구비되는 게이트배선 콘택홀을 통해 상기 보호막 상부에 형성되는 게이트배선 연결패턴과 전기적으로 연결되는 것을 특징으로 하는 액정표시장치용 어레이기판.
  4. 제1 항에 있어서, 상기 투명도전막은 ITO, IZO 및 CNT(Carbon Nano Tube) 중에서 선택된 어느 하나로 형성되는 것을 특징으로 하는 액정표시장치용 어레이기판.
  5. 제3 항에 있어서, 상기 화소전극 연결패턴과 공통전극 및 게이트배선 연결패턴은 동일 물질층으로 형성되는 것을 특징으로 하는 액정표시장치용 어레이기판.
  6. 기판의 일면에 일 방향으로 금속막과 투명도전막의 적어도 이중 구조로 된 게이트배선을 형성하는 단계;
    상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터배선과,
    상기 게이트배선과 데이터배선의 교차 지점에 박막트랜지스터를 형성하는 단계;
    상기 기판의 화소영역에 화소전극을 형성하는 단계;
    상기 화소전극과 박막트랜지스터를 포함한 기판 전면에 보호막을 형성하는 단계; 및
    상기 보호막 상에 서로 이격된 다수개의 공통전극과 상기 화소전극 및 박막트랜지스터를 전기적으로 연결시켜 주는 화소전극 연결패턴을 형성하는 단계를 포함하여 구성되는 액정표시장치용 어레이기판 제조방법.
  7. 제6 항에 있어서, 상기 금속막과 투명도전막의 적어도 이중 구조로 된 게이트배선은 투명도전막과 금속막의 이중 적층 구조와 금속막과 투명도전막의 이중 적층 구조 또는 하부 투명도전막과 금속막 및 상부 투명도전막의 3중 적층 구조로 구성된 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  8. 제6 항에 있어서, 상기 게이트배선을 구성하는 금속막과 투명도전막의 이중 구조에서, 상기 투명도전막은 상기 보호막 내에 구비되는 게이트배선 콘택홀을 통해 상기 보호막 상부에 형성되는 게이트배선 연결패턴과 전기적으로 연결되는 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  9. 제6 항에 있어서, 상기 투명도전막은 ITO, IZO 및 CNT(Carbon Nano Tube) 중에서 선택된 어느 하나로 형성되는 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  10. 제3 항에 있어서, 상기 화소전극 연결패턴과 공통전극 및 게이트배선 연결패턴은 동일 물질층으로 형성되는 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
KR1020110075484A 2011-07-28 2011-07-28 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법 KR20130013719A (ko)

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KR20150002950A (ko) * 2013-06-27 2015-01-08 엘지디스플레이 주식회사 액정표시장치 어레이 기판 및 그 제조방법

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