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KR20120129809A - 기억 장치 - Google Patents

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Publication number
KR20120129809A
KR20120129809A KR1020120052801A KR20120052801A KR20120129809A KR 20120129809 A KR20120129809 A KR 20120129809A KR 1020120052801 A KR1020120052801 A KR 1020120052801A KR 20120052801 A KR20120052801 A KR 20120052801A KR 20120129809 A KR20120129809 A KR 20120129809A
Authority
KR
South Korea
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transistor
drain
source
oxide semiconductor
film
Prior art date
Application number
KR1020120052801A
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English (en)
Other versions
KR101952446B1 (ko
Inventor
다쯔지 니시지마
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20120129809A publication Critical patent/KR20120129809A/ko
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Publication of KR101952446B1 publication Critical patent/KR101952446B1/ko

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Abstract

본 발명은 고속 동작이 가능하고, 또한 소비 전력을 저감하는 것이 가능한 기억 장치 및 그 기억 장치를 갖는 반도체 장치를 제공하는 것을 목적으로 한다.
이를 해결하기 위해서 제1 입력 단자 및 제1 입력 단자의 입력 신호의 반전 신호가 입력되는 제2 입력 단자, 및 제1 신호가 출력되는 제1 출력 단자 및 제1 신호의 반전 신호가 출력되는 제2 출력 단자를 갖는 레벨 시프터와, 제1 신호가 입력되는 제3 입력 단자 및 제1 신호의 반전 신호가 입력되는 제4 입력 단자, 및 제3 출력 단자를 갖는 제1 버퍼와, 제1 신호의 반전 신호가 입력되는 제5 입력 단자 및 제1 신호가 입력되는 제6 입력 단자, 및 제4 출력 단자를 갖는 제2 버퍼를 갖고, 제1 버퍼의 제3 출력 단자로부터 출력되는 신호가 레벨 시프터의 제1 입력 단자에 입력되고, 제2 버퍼의 제4 출력 단자로부터 출력되는 신호가 레벨 시프터의 제2 입력 단자에 입력된다.

Description

기억 장치{MEMORY DEVICE}
본 발명은 불휘발성의 기억 장치, 및 그 기억 장치를 갖는 반도체 장치에 관한 것이다.
반도체 장치에 있어서, 고속 동작이 필요한 경우, 데이터를 기억하는 기억부로서 SRAM(Static Random Access Memory) 등의 휘발성 메모리가 사용되고 있다. 한편, 전원 차단 시에 있어서, 데이터를 유지할 필요가 있는 경우에는, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리 등의 불휘발성 메모리가 사용되고 있다.
전원 차단 시에 있어서, 정보의 유지를 확실하게 행하기 위해서, 반도체 장치에 전원이 공급되고 있을 때는 SRAM 등의 고속 동작이 가능한 휘발성 메모리를 사용하고, 전원이 차단되기 직전에 저속 동작인 불휘발성 메모리에 정보를 기입하는 백업 방식이 있다.
또한, 휘발성 메모리인 SRAM의 전원을 꺼도 데이터가 유지되는 SRAM의 불휘발화(불휘발성 SRAM이라고도 함)로서, 메모리 셀 내에 강유전체 캐패시터를 설치한 불휘발성 메모리의 연구 개발이 진행되고 있다(특허문헌 1 참조).
특허문헌 1 : 일본 특허 공개 제2004-146048호 공보
그러나, 백업 방식은 데이터를 유지하고 있는 휘발성 메모리의 수가 많으면 데이터의 백업에 시간이 걸리고, 전원 차단 전과 전원 복귀 후에 관련되는 소비 전력이 많아진다.
한편, 강유전체 캐패시터 등의 불휘발성의 기억 소자를 메모리 셀 내에 갖는 기억 장치는, 제조 비용이 높고, 기입 속도가 느리다는 등의 단점이 있다고 하는 과제가 있다.
따라서, 본 발명의 일 형태는, 고속 동작이 가능하고, 또한 소비 전력을 저감하는 것이 가능한 기억 장치 및 그 기억 장치를 갖는 반도체 장치를 제공한다.
본 발명의 일 형태는, 제1 입력 단자 및 제1 입력 단자의 입력 신호의 반전 신호가 입력되는 제2 입력 단자, 및 제1 신호가 출력되는 제1 출력 단자 및 제1 신호의 반전 신호가 출력되는 제2 출력 단자를 갖는 레벨 시프터와, 제1 신호가 입력되는 제3 입력 단자 및 제1 신호의 반전 신호가 입력되는 제4 입력 단자, 및 제3 출력 단자를 갖는 제1 버퍼와, 제1 신호의 반전 신호가 입력되는 제5 입력 단자 및 제1 신호가 입력되는 제6 입력 단자, 및 제4 출력 단자를 갖는 제2 버퍼를 갖고, 제1 버퍼의 제3 출력 단자로부터 출력되는 신호가 레벨 시프터의 제1 입력 단자에 입력되고, 제2 버퍼의 제4 출력 단자로부터 출력되는 신호가 레벨 시프터의 제2 입력 단자에 입력된다.
또한, 제1 버퍼의 제3 출력 단자와 레벨 시프터의 제1 입력 단자가 접속되는 제1 노드에 있어서, 제1 데이터를 유지하고, 제2 버퍼의 제4 출력 단자와 레벨 시프터의 제2 입력 단자가 접속되는 제2 노드에 있어서, 제2 데이터를 유지한다. 또한, 제1 버퍼 및 제2 버퍼는 각각, 산화물 반도체막에 채널 영역을 갖는 트랜지스터가 직렬 접속되어 있다.
본 발명의 일 형태는, 직렬 접속하는 제1 트랜지스터 및 제2 트랜지스터로 구성되는 제1 버퍼와, 직렬 접속하는 제3 트랜지스터 및 제4 트랜지스터로 구성되는 제2 버퍼와, 직렬 접속하는 제5 트랜지스터 및 제6 트랜지스터, 및 직렬 접속하는 제7 트랜지스터 및 제8 트랜지스터로 구성되는 레벨 시프터를 갖고, 제1 트랜지스터, 제4 트랜지스터 및 제7 트랜지스터의 게이트, 및 제5 트랜지스터의 소스 및 드레인중 하나 및 제6 트랜지스터의 소스 및 드레인중 하나의 접속부가 제1 단자와 접속하고, 제2 트랜지스터, 제3 트랜지스터 및 제5 트랜지스터의 게이트, 및 제7 트랜지스터의 소스 및 드레인중 하나 및 제8 트랜지스터의 소스 및 드레인중 하나의 접속부가 제2 단자와 접속하고, 제6 트랜지스터의 게이트가 제3 트랜지스터의 소스 및 드레인중 하나 및 제4 트랜지스터의 소스 및 드레인중 하나의 접속부와 접속하는 제1 노드와, 제8 트랜지스터의 게이트가 제1 트랜지스터의 소스 및 드레인중 하나 및 제2 트랜지스터의 소스 및 드레인중 하나의 접속부와 접속하는 제2 노드를 갖고, 제1 노드 및 제2 노드에 있어서, 데이터를 유지하는 기억 소자를 갖는 것을 특징으로 한다.
제1 트랜지스터 내지 제4 트랜지스터는 산화물 반도체막에 채널 영역을 갖는 트랜지스터이고, 제5 트랜지스터 및 제7 트랜지스터는 p형의 트랜지스터이고, 제6 트랜지스터 및 제8 트랜지스터는 n형의 트랜지스터이다.
또한, 본 발명의 일 형태는, 직렬 접속하는 제1 트랜지스터 및 제2 트랜지스터로 구성되는 제1 버퍼와, 직렬 접속하는 제3 트랜지스터 및 제4 트랜지스터로 구성되는 제2 버퍼와, 직렬 접속하는 제5 트랜지스터 내지 제7 트랜지스터 및 직렬 접속하는 제8 트랜지스터 내지 제10 트랜지스터로 구성되는 레벨 시프터를 갖고, 제1 트랜지스터, 제4 트랜지스터 및 제8 트랜지스터의 게이트, 및 제6 트랜지스터의 소스 및 드레인중 하나 및 제7 트랜지스터의 소스 및 드레인중 하나의 접속부가 제1 단자와 접속하고, 제2 트랜지스터, 제3 트랜지스터 및 제5 트랜지스터의 게이트, 및 제9 트랜지스터의 소스 및 드레인중 하나 및 제10 트랜지스터의 소스 및 드레인중 하나의 접속부가 제2 단자와 접속하고, 제6 트랜지스터 및 제7 트랜지스터의 게이트가 제3 트랜지스터의 소스 및 드레인중 하나 및 제4 트랜지스터의 소스 및 드레인중 하나의 접속부와 접속하는 제1 노드와, 제9 트랜지스터 및 제10 트랜지스터의 게이트가 제1 트랜지스터의 소스 및 드레인중 하나 및 제2 트랜지스터의 소스 및 드레인중 하나의 접속부와 접속하는 제2 노드에 있어서, 데이터를 유지하는 기억 소자를 갖는 것을 특징으로 한다.
상기 기억 소자는 버퍼의 출력 단자(트랜지스터의 소스 및 드레인중 하나) 및 레벨 시프터의 입력 단자(트랜지스터의 게이트)의 접속부인 노드에 있어서, 데이터를 유지한다. 버퍼는 누설 전류가 매우 낮은 산화물 반도체막에 채널 영역을 갖는 트랜지스터로 구성된다. 이 때문에, 전원 전압의 공급이 정지한 후에도, 노드의 전압을 장기간에 걸쳐서 유지하는 것이 가능해진다. 이 때문에, 기억 소자는 불휘발성이다.
또한, 장기간의 전원 차단에 의해 노드에 있어서의 전위가 변동해도, 노드의 전위의 리프레시가 용이하기 때문에, 데이터 유지의 오동작을 저감할 수 있다.
또한, 전원 차단 후, 전원이 공급된 경우, 기억 장치의 데이터의 백업을 하지 않아도 되기 때문에, 반도체 장치의 즉시 전원 차단이나 전원 공급 후의 고속 복귀가 가능하여, 소비 전력을 저감할 수 있다.
또한, 상기 기억 소자를 복수 갖는 기억 장치에 있어서, 데이터의 기입 및 판독을 행하지 않는 기억 소자는 전원을 선택적으로 차단할 수 있기 때문에, 반도체 장치의 소비 전력을 저감할 수 있다.
기억 소자는 산화물 반도체막에 채널 영역을 갖는 트랜지스터와, 그 트랜지스터에 접속하는 반도체 기판 또는 절연성 기판 위에 형성된 반도체막을 사용한 트랜지스터로 구성된다. 이 때문에, 반도체 기판 또는 절연성 기판 위에 형성된 반도체막을 사용한 트랜지스터 위에 산화물 반도체막에 채널 영역을 갖는 트랜지스터를 적층할 수 있어, 반도체 장치의 고집적화가 가능하다.
본 발명의 일 형태는, 산화물 반도체막에 채널 영역을 갖는 트랜지스터가 직렬 접속된 버퍼, 및 레벨 시프터를 사용하여 기억 소자를 구성하기 때문에, 전원이 차단되어도 기억 소자에 데이터를 유지할 수 있다. 이 때문에, 기동 시간을 단축 할 수 있음과 함께, 저소비 전력화가 가능하다. 또한, 기억 소자에 있어서, 반도체 기판 또는 절연성 기판 위에 형성된 반도체막을 사용한 트랜지스터로 레벨 시프터를 형성하고, 그 레벨 시프터 위에 산화물 반도체막에 채널 영역을 갖는 트랜지스터로 버퍼를 형성한다. 즉, 레벨 시프터 및 버퍼를 적층시킬 수 있기 때문에, 고집적화가 가능하다.
도 1은 본 발명의 일 형태에 따른 기억 소자를 설명하는 블록도이다.
도 2는 본 발명의 일 형태에 따른 기억 소자를 설명하는 회로도이다.
도 3은 본 발명의 일 형태에 따른 기억 소자를 설명하는 회로도이다.
도 4는 본 발명의 일 형태에 따른 기억 소자의 동작을 설명하는 타이밍 차트이다.
도 5는 본 발명의 일 형태에 따른 기억 소자의 동작을 설명하는 회로도이다.
도 6은 본 발명의 일 형태에 따른 기억 소자의 동작을 설명하는 회로도이다.
도 7은 본 발명의 일 형태에 따른 기억 소자의 동작을 설명하는 회로도이다.
도 8은 본 발명의 일 형태에 따른 기억 소자의 동작을 설명하는 회로도이다.
도 9는 본 발명의 일 형태에 따른 기억 소자의 동작을 설명하는 회로도이다.
도 10은 본 발명의 일 형태에 따른 기억 소자의 동작을 설명하는 회로도이다.
도 11은 본 발명의 일 형태에 따른 기억 장치를 설명하는 도면이다.
도 12는 본 발명의 일 형태에 따른 기억 장치를 설명하는 도면이다.
도 13a 내지 도 13d는 본 발명의 일 형태에 따른 기억 장치의 제작 방법을 설명하는 단면도이다.
도 14a 내지 도 14c는 본 발명의 일 형태에 따른 기억 장치의 제작 방법을 설명하는 단면도이다.
도 15a 내지 도 15c는 본 발명의 일 형태에 따른 기억 장치의 제작 방법을 설명하는 단면도이다.
도 16a 및 도 16b는 본 발명의 일 형태에 따른 기억 장치의 제작 방법을 설명하는 단면도이다.
도 17a 내지 도 17e는 본 발명의 일 형태에 따른 산화물 재료의 결정 구조를 설명하는 도면이다.
도 18은 본 발명의 일 형태에 따른 산화물 재료의 결정 구조를 설명하는 도면이다.
도 19는 본 발명의 일 형태에 따른 산화물 재료의 결정 구조를 설명하는 도면이다.
도 20은 본 발명의 일 형태에 따른 산화물 재료의 결정 구조를 설명하는 도면이다.
도 21은 계산에 의해 얻어진 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 22a 내지 도 22c는 계산에 의해 얻어진 드레인 전류와 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 23a 내지 도 23c는 계산에 의해 얻어진 드레인 전류와 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 24a 내지 도 24c는 계산에 의해 얻어진 드레인 전류와 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 25a 및 도 25b는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면이다.
도 26a 내지 도 26c는 산화물 반도체막을 사용한 트랜지스터에 의해 얻어진 드레인 전류와 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 27a 및 도 27b는 시료 1의 트랜지스터의 BT 스트레스 시험 후의 드레인 전류를 설명하는 도면이다.
도 28a 및 도 28b는 시료 2인 트랜지스터의 BT 스트레스 시험 후의 드레인 전류를 설명하는 도면이다.
도 29는 시료 A 및 시료 B의 XRD 스펙트럼을 설명하는 도면이다.
도 30은 트랜지스터의 오프 전류와 측정 시 기판 온도의 관계를 설명하는 도면이다.
도 31은 드레인 전류와 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 32a 및 도 32b는 기판 온도와 임계값 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 설명하는 도면이다.
이하에서는, 실시 형태에 대하여 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 「소스」나 「드레인」의 기능은, 서로 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 교체하는 경우가 있다. 이 때문에, 본 명세서에 있어서는, 「소스」나 「드레인」의 용어는 교체하여 사용할 수 있는 것으로 한다.
「전기적으로 접속」에는, 「어떤 전기적 작용을 갖는 것」을 개재하여 접속되어 있는 경우가 포함된다. 여기서, 「어떤 전기적 작용을 갖는 것」은 접속 대상 사이에서의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한은 없다.
회로도 상에는 독립되어 있는 구성 요소끼리가 전기적으로 접속하도록 도시되어 있는 경우라도, 실제로는, 예를 들면 배선의 일부가 전극으로서도 기능하는 경우 등, 하나의 도전막이 복수의 구성 요소의 기능을 겸비하고 있는 경우도 있다. 본 명세서에 있어서 전기적으로 접속이란, 이러한 하나의 도전막이 복수의 구성 요소의 기능을 겸비하고 있는 경우도 그 범주에 포함한다.
도면 등에 있어서 도시하는 각 구성의 위치, 크기, 범위 등은, 이해를 간단하게 하기 위해, 실제의 위치, 크기, 범위 등을 나타내고 있지 않은 경우가 있다. 이 때문에, 개시하는 발명은 반드시, 도면 등에 개시된 위치, 크기, 범위 등에 한정되지는 않는다.
「제1」, 「제2」, 「제3」 등의 서수사는, 구성 요소의 혼동을 피하기 위해 붙이는 것이다.
[실시 형태 1]
기억 장치에 포함되는 기억 소자의 일 형태에 대해서, 도 1 내지 도 3을 사용하여 설명한다.
도 1은 본 실시 형태에 나타내는 기억 소자를 설명하는 블록도이다.
본 실시 형태에 나타내는 기억 소자 M은 레벨 시프터 L, 버퍼 B1, 및 버퍼 B2를 갖는다.
레벨 시프터 L은 제1 입력 단자 IN과, 제2 입력 단자 INB와, 제1 출력 단자 OUT와, 제2 출력 단자 OUTB를 갖는다. 제2 입력 단자 INB에는 제1 입력 단자 IN에 입력되는 신호의 반전 신호가 입력된다. 제1 출력 단자 OUT로부터는 신호 S1이 출력된다. 제2 출력 단자 OUTB로부터는 제1 출력 단자 OUT로부터 출력되는 신호 S1의 반전 신호 S1B가 출력된다.
버퍼 B2는 제1 입력 단자 A2와, 제2 입력 단자 A2B와, 출력 단자 X2를 갖는다. 제2 입력 단자 A2B에는 레벨 시프터 L의 제1 출력 단자 OUT로부터 출력되는 신호 S1이 입력된다. 제1 입력 단자 A2에는, 레벨 시프터 L의 제2 출력 단자 OUTB로부터 출력되는, 신호 S1의 반전 신호 S1B가 입력된다. 출력 단자 X2로부터는 신호 S2B가 출력되고, 그 신호 S2B가 레벨 시프터 L의 제1 입력 단자 IN에 입력된다. 또한, 신호 S2B는 신호 S1과 논리값이 동일하다(예를 들면, 신호 S1 및 신호 S2B의 전위가 High(또는 1을 나타내는 전위)).
버퍼 B1은 제1 입력 단자 A1과, 제2 입력 단자 A1B와, 출력 단자 X1을 갖는다. 제2 입력 단자 A1B에는, 레벨 시프터 L의 제2 출력 단자 OUTB로부터 출력되는, 신호 S1의 반전 신호 S1B가 입력된다. 제1 입력 단자 A1에는 레벨 시프터 L의 제1 출력 단자 OUT로부터 출력되는 신호 S1이 입력된다. 출력 단자 X1로부터는 신호 S2B의 반전 신호 S2가 출력되고, 그 반전 신호 S2가 레벨 시프터 L의 제2 입력 단자 INB에 입력된다. 또한, 반전 신호 S2도 반전 신호 S1B와 논리값이 동일하다(예를 들면, 반전 신호 S1B 및 반전 신호 S2의 전위가 Low(또는 0을 나타내는 전위)). 또한, 버퍼 B1의 제1 입력 단자 A1, 버퍼 B2의 제2 입력 단자 A2B, 및 레벨 시프터 L의 제1 출력 단자 OUT가 도 2에 도시하는 제1 단자 D와 접속한다. 또한, 버퍼 B1의 제2 입력 단자 A1B, 버퍼 B2의 제1 입력 단자 A2, 및 레벨 시프터 L의 제2 출력 단자 OUTB가 도 2에 도시하는 제2 단자 DB와 접속한다.
버퍼 B1, B2는 오프 전류가 매우 낮은 n형의 트랜지스터가 직렬 접속하고 있다. 또한, 오프 전류가 매우 낮은 n형의 트랜지스터의 소스 및 드레인 한쪽의 접속부에 있어서, 출력 단자 X1, X2를 구성한다. 오프 전류가 낮은 트랜지스터란, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상으로, 에너지 갭이 넓은 반도체막으로 채널 영역이 형성되는 트랜지스터이고, 대표적으로는 채널 영역이 산화물 반도체막, 탄화 실리콘, 질화 갈륨 등으로 형성되는 트랜지스터이다.
본 실시 형태에 나타내는 기억 소자 M은 버퍼 B1의 출력 단자 X1 및 레벨 시프터 L의 제2 입력 단자 INB의 접속부(노드 N1)에 있어서 전위(또는 그에 대응하는 전하량)를 데이터에 따라서 제어함으로써, 제1 데이터를 유지한다. 또한, 버퍼 B2의 출력 단자 X2 및 레벨 시프터 L의 제1 입력 단자 IN의 접속부(노드 N2)에 있어서 전위(또는 그에 대응하는 전하량)를 데이터에 따라서 제어함으로써, 제1 데이터와 반전하는 제2 데이터를 유지한다. 예를 들면, 노드 N2에 소정의 전위가 충전된 상태를 「1」로 대응시키고, 노드 N1에 전위가 충전되어 있지 않은 상태를 「0」으로 대응시킴으로써, 1비트의 데이터를 기억할 수 있다.
버퍼 B1 및 버퍼 B2를 각각, 오프 전류가 매우 낮은 산화물 반도체막에 채널 영역을 갖는 트랜지스터를 직렬 접속하여 형성한다. 또한, 버퍼 B1, B2의 출력 단자 X1, X2는 오프 전류가 매우 낮은 n형의 트랜지스터의 소스 및 드레인 한쪽의 접속부이며, 그 접속부에 있어서, 레벨 시프터 L의 입력 단자의 전위를 제어하고 있다. 이 때문에, 전원이 차단되어도, 제1 데이터 및 제2 데이터를 유지할 수 있기 때문에, 기억 소자 M은 불휘발성이다.
또한, 레벨 시프터 L로부터 출력되는 신호는 버퍼 B1, B2를 통해서, 레벨 시프터 L에 입력되기 때문에, 레벨 시프터 L의 출력 데이터가 피드백된다. 즉, 기억 소자 M은 불휘발성의 래치가 된다. 또한, 장기간의 전원 차단 시보다 노드 N1, N2에서 유지된 전위의 변동이 있어도, 전원 공급 시에 노드 N1, N2의 전위를 리프레시하는 것이 가능하여, 기억 소자의 데이터의 변동을 저감할 수 있다.
다음으로, 도 1에 도시하는 기억 소자 M의 구체적인 회로 구성에 대해서, 도 2 및 도 3을 사용하여 설명한다.
도 2는 기억 소자(100)의 일 형태를 도시하는 회로도이다. 기억 소자(100)는 직렬 접속하는 제1 트랜지스터(101) 및 제2 트랜지스터(102)로 구성되는 버퍼 B1과, 직렬 접속하는 제3 트랜지스터(103) 및 제4 트랜지스터(104)로 구성되는 버퍼 B2와, 레벨 시프터(109)를 갖는다. 레벨 시프터(109)는 직렬 접속하는 제5 트랜지스터(105) 및 제6 트랜지스터(106)와, 직렬 접속하는 제7 트랜지스터(107) 및 제8 트랜지스터(108)를 갖는다.
버퍼 B1에 있어서, 제1 트랜지스터(101)의 소스 및 드레인중 하나, 및 제2 트랜지스터(102)의 소스 및 드레인중 하나가 접속한다. 또한, 그 접속부가 버퍼 B1의 출력 단자 X1이다.
버퍼 B2에 있어서, 제3 트랜지스터(103)의 소스 및 드레인중 하나, 및 제4 트랜지스터(104)의 소스 및 드레인중 하나가 접속한다. 또한, 그 접속부가 버퍼 B2의 출력 단자 X2이다.
레벨 시프터(109)에 있어서, 제5 트랜지스터(105)의 소스 및 드레인중 하나, 및 제6 트랜지스터(106)의 소스 및 드레인중 하나가 접속한다. 또한, 그 접속부가 레벨 시프터(109)의 제2 출력 단자 OUTB이다.
레벨 시프터(109)에 있어서, 제7 트랜지스터(107)의 소스 및 드레인중 하나, 및 제8 트랜지스터(108)의 소스 및 드레인중 하나가 접속한다. 또한, 그 접속부가 레벨 시프터(109)의 제1 출력 단자 OUT이다.
제1 트랜지스터(101), 제3 트랜지스터(103), 제5 트랜지스터(105), 및 제7 트랜지스터(107)의 소스 및 드레인 중 다른 하나는, 고전원 전위 Vdd를 공급하는 배선에 접속한다.
제2 트랜지스터(102), 제4 트랜지스터(104), 제6 트랜지스터(106), 및 제8 트랜지스터(108)의 소스 및 드레인 중 다른 하나는, 저전원 전위 Vss를 공급하는 배선에 접속한다.
제2 트랜지스터(102)의 게이트, 제3 트랜지스터(103)의 게이트 및 제5 트랜지스터(105)의 게이트, 및 제7 트랜지스터(107)의 소스 및 드레인중 하나 및 제8 트랜지스터(108)의 소스 및 드레인중 하나의 접속부가 제1 단자 D와 접속한다. 즉, 버퍼 B1의 제1 입력 단자 A1, 버퍼 B2의 제2 입력 단자 A2B, 및 레벨 시프터의 제1 출력 단자 OUT가 제1 단자 D와 접속한다.
또한, 제1 트랜지스터(101)의 게이트, 제4 트랜지스터(104)의 게이트 및 제7 트랜지스터(107)의 게이트, 및 제5 트랜지스터(105)의 소스 및 드레인중 하나 및 제6 트랜지스터(106)의 소스 및 드레인중 하나의 접속부가 제2 단자 DB와 접속한다. 즉, 버퍼 B1의 제2 입력 단자 A1B, 버퍼 B2의 제1 입력 단자 A2, 및 레벨 시프터의 제2 출력 단자 OUTB가 제2 단자 DB와 접속한다.
또한, 제1 단자 D에 입출력되는 신호는 도 1에 도시하는 신호 S1에 상당한다. 또한, 제2 단자 DB에 입출력되는 신호는 도 1에 도시하는 반전 신호 S1B에 상당한다. 즉, 제2 단자 DB에 입력되는 신호는 제1 단자 D에 입력되는 신호의 반전 신호이다. 또한, 제2 단자 DB로부터 출력되는 신호는 제1 단자 D로부터 출력되는 신호의 반전 신호이다. 제1 단자 D 및 제2 단자 DB는 외부로부터 동시에 신호가 입력된다. 또한, 제1 단자 D 및 제2 단자 DB로부터 동시에 외부로 신호를 출력한다.
또한, 제1 트랜지스터(101)의 소스 및 드레인중 하나 및 제2 트랜지스터(102)의 소스 및 드레인중 하나의 접속부는, 제8 트랜지스터(108)의 게이트와 접속한다. 즉, 버퍼 B1의 출력 단자 X1과, 레벨 시프터의 제2 입력 단자 INB가 접속한다. 또한, 그 접속부를 노드 N1로 나타낸다.
또한, 제3 트랜지스터(103)의 소스 및 드레인중 하나 및 제4 트랜지스터(104)의 소스 및 드레인중 하나의 접속부는, 제6 트랜지스터(106)의 게이트와 접속한다. 즉, 버퍼 B2의 출력 단자 X2와, 레벨 시프터의 제1 입력 단자 IN이 접속한다. 또한, 그 접속부를 노드 N2로 나타낸다.
제1 트랜지스터(101) 내지 제4 트랜지스터(104)는, 오프 전류가 낮은 n형의 트랜지스터로 형성된다. 오프 전류가 낮은 트랜지스터란, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상으로, 에너지 갭이 넓은 반도체막으로 채널 영역이 형성되는 트랜지스터이고, 대표적으로는 채널 영역이 산화물 반도체, 탄화 실리콘, 질화 갈륨 등으로 형성되는 트랜지스터이다.
여기서, 오프 전류가 낮은 n형의 트랜지스터로서, 산화물 반도체막으로 채널 영역이 형성되는 트랜지스터를 사용하여 설명한다. 또한, 도면 중에서는, 트랜지스터의 채널 영역이 산화물 반도체막으로 형성되어 있는 것을 나타내기 위해서, 「OS」의 부호를 붙이고 있다.
또한, 제5 트랜지스터(105) 및 제7 트랜지스터(107)는 p형의 트랜지스터로 형성된다. 제6 트랜지스터(106) 및 제8 트랜지스터(108)는 n형의 트랜지스터로 형성된다. 제5 트랜지스터(105) 내지 제8 트랜지스터(108)는 후술하는 반도체 기판 또는 절연성 기판 위에 형성된 반도체막을 사용한 트랜지스터이다.
다음으로, 기억 장치에 포함되는 기억 소자의 다른 형태에 대하여, 도 3을 사용하여 설명한다. 본 실시 형태에서 설명하는 기억 소자(110)는, 도 2에 도시하는 기억 소자(100)와 비교하여, 레벨 시프터 회로의 일부의 트랜지스터가 인버터로 구성되어 있는 점이 서로 다르다.
도 3은 기억 소자(110)의 일 형태를 도시하는 회로도이다. 기억 소자(110)는 직렬 접속하는 제1 트랜지스터(111) 및 제2 트랜지스터(112)로 구성되는 버퍼 B1과, 직렬 접속하는 제3 트랜지스터(113) 및 제4 트랜지스터(114)로 구성되는 버퍼 B2와, 레벨 시프터(129)를 갖는다. 레벨 시프터(129)는 직렬 접속하는 제5 트랜지스터(115), 제6 트랜지스터(116) 및 제7 트랜지스터(117)와, 직렬 접속하는 제8 트랜지스터(118), 제9 트랜지스터(119) 및 제10 트랜지스터(120)를 갖는다.
버퍼 B1에 있어서, 제1 트랜지스터(111)의 소스 및 드레인중 하나, 및 제2 트랜지스터(112)의 소스 및 드레인중 하나가 접속한다. 또한, 그 접속부가 버퍼 B1의 출력 단자 X1이다.
버퍼 B2에 있어서, 제3 트랜지스터(113)의 소스 및 드레인중 하나, 및 제4 트랜지스터(114)의 소스 및 드레인중 하나가 접속한다. 또한, 그 접속부가 버퍼 B2의 출력 단자 X2이다.
레벨 시프터(129)에 있어서, 제6 트랜지스터(116)의 소스 및 드레인중 하나, 및 제7 트랜지스터(117)의 소스 및 드레인중 하나가 접속한다. 또한, 그 접속부가 레벨 시프터(129)의 제2 출력 단자 OUTB이다. 또한, 제5 트랜지스터(115)의 소스 및 드레인중 하나와, 제6 트랜지스터(116)의 소스 및 드레인 중 다른 하나가 접속한다.
레벨 시프터(129)에 있어서, 제9 트랜지스터(119)의 소스 및 드레인중 하나, 및 제10 트랜지스터(120)의 소스 및 드레인중 하나가 접속한다. 또한, 그 접속부가 레벨 시프터(129)의 제1 출력 단자 OUT이다. 또한, 제8 트랜지스터(118)의 소스 및 드레인중 하나와, 제9 트랜지스터(119)의 소스 및 드레인 중 다른 하나가 접속한다.
제1 트랜지스터(111), 제3 트랜지스터(113), 제5 트랜지스터(115), 및 제8 트랜지스터(118)의 소스 및 드레인 중 다른 하나는, 고전원 전위 Vdd를 공급하는 배선에 접속한다.
제2 트랜지스터(112), 제4 트랜지스터(114), 제7 트랜지스터(117), 및 제10 트랜지스터(120)의 소스 및 드레인 중 다른 하나는, 저전원 전위 Vss를 공급하는 배선에 접속한다.
제2 트랜지스터(112)의 게이트, 제3 트랜지스터(113)의 게이트 및 제5 트랜지스터(115)의 게이트, 및 제9 트랜지스터(119)의 소스 및 드레인중 하나 및 제10 트랜지스터(120)의 소스 및 드레인중 하나의 접속부가 제1 단자 D와 접속한다. 즉, 버퍼 B1의 제1 입력 단자 A1, 버퍼 B2의 제2 입력 단자 A2B, 및 레벨 시프터의 제1 출력 단자 OUT가 제1 단자 D와 접속한다.
또한, 제1 트랜지스터(111)의 게이트, 제4 트랜지스터(114)의 게이트 및 제8 트랜지스터(118)의 게이트, 및 제6 트랜지스터(116)의 소스 및 드레인중 하나 및 제7 트랜지스터(117)의 소스 및 드레인중 하나의 접속부가 제2 단자 DB와 접속한다. 즉, 버퍼 B1의 제2 입력 단자 A1B, 버퍼 B2의 제1 입력 단자 A2, 및 레벨 시프터의 제2 출력 단자 OUTB가 제2 단자 DB와 접속한다.
또한, 제1 트랜지스터(111)의 소스 및 드레인중 하나, 및 제2 트랜지스터(112)의 소스 및 드레인중 하나의 접속부는, 제9 트랜지스터(119) 및 제10 트랜지스터(120)의 게이트와 접속한다. 즉, 버퍼 B1의 출력 단자 X1과, 레벨 시프터의 제2 입력 단자 INB가 접속한다. 또한, 그 접속부를 노드 N11로 나타낸다.
또한, 제3 트랜지스터(113)의 소스 및 드레인중 하나, 및 제4 트랜지스터(114)의 소스 및 드레인중 하나의 접속부는, 제6 트랜지스터(116) 및 제7 트랜지스터(117)의 게이트와 접속한다. 즉, 버퍼 B2의 출력 단자 X2와, 레벨 시프터의 제1 입력 단자 IN이 접속한다. 또한, 그 접속부를 노드 N12로 나타낸다.
제1 트랜지스터(111) 내지 제4 트랜지스터(114)는 오프 전류가 낮은 n형의 트랜지스터로 형성된다. 오프 전류가 낮은 n형의 트랜지스터란, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상으로, 에너지 갭이 넓은 반도체막으로 채널 영역이 형성되는 트랜지스터이고, 대표적으로는 채널 영역이 산화물 반도체막, 탄화 실리콘, 질화 갈륨 등으로 형성되는 트랜지스터이다.
또한, 제5 트랜지스터(115), 제6 트랜지스터(116), 제8 트랜지스터(118) 및 제9 트랜지스터(119)는 p형의 트랜지스터로 형성된다. 제7 트랜지스터(117) 및 제10 트랜지스터(120)는 n형의 트랜지스터로 형성된다. 또한, 제6 트랜지스터(116) 및 제7 트랜지스터(117)로 인버터를 구성한다. 또한, 제9 트랜지스터(119) 및 제10 트랜지스터(120)로 인버터를 구성한다. 제5 트랜지스터(115) 내지 제10 트랜지스터(120)는 후술하는 반도체 기판 또는 절연성 기판 위에 형성된 반도체막을 사용한 트랜지스터이다.
도 2 및 도 3에 도시하는 기억 소자(100, 110)는, 장시간 전원을 차단한 상태에 의해 노드의 전위가 저하해도, 레벨 시프터에 의해 그 전위를 상승시킨 전위를 출력하기 때문에, 노드의 데이터를 판독할 수 있다. 또한, 상기 데이터를 원래의 노드로 피드백함으로써, 노드의 전위를 리프레시할 수 있다.
또한, 도 3에 도시하는 기억 소자(110)는 레벨 시프터(129)에 있어서, 고전원 전위 Vdd 및 저전원 전위 Vss 사이에 인버터를 갖기 때문에, 고전원 전위 Vdd를 공급하는 배선으로부터 저전원 전위 Vss를 공급하는 배선으로의 관통 전류를 저감할 수 있으며, 도 2와 비교하여 소비 전력을 더 저감할 수 있다.
여기서, 본 실시 형태에 나타내는 기억 소자의 리프레시 방법에 대하여 설명한다. 여기에서는, 일례로서, 도 2에 도시하는 기억 소자(100)의 리프레시 동작에 대해서, 도 4 내지 도 10을 사용하여 설명한다.
도 4는 노드 N1에 Low(0V), 노드 N2에 Vhold를 인가한 상태에서 전원을 차단한 후의 리프레시 동작에 있어서의, 고전원 전위 Vdd, 제1 단자 D, 제2 단자 DB, 노드 N1, 및 노드 N2 각각의 전위를 실선으로 나타내는 타이밍차트도이다. 또한, 도 5 내지 도 10은 각 기간 t1 ~ t6에 있어서의 기억 소자를 도시하는 회로도이다. 도 5 내지 도 10에 있어서, 비도통 상태의 트랜지스터에는 X 표시를 붙인다. 또한, Vhold는 고전원 전위 Vdd(High)로부터 n형의 트랜지스터의 임계값 전압(Vth_n)만큼 내려간 전압을 말하며, Low<Vth_n<Vhold<High이다.
<전원 차단 상태(기간 t1)>
도 4 및 도 5를 사용하여, 기억 소자(100)의 전원 차단 상태(기간 t1)에 대하여 설명한다.
예를 들면, 노드 N1에 Low(0V), 노드 N2에 Vhold의 전위가 기입되지만, 장시간 전원을 차단한 상태에 의해 노드 N2의 전위가 저하하고, 노드 N2가 Low로부터 n형의 트랜지스터의 임계값 전압(Vth_n) 사이의 전위가 된다. 또한, 전원이 차단되어 있기 때문에, 고전원 전위 Vdd 및 저전원 전위 Vss, 및 제1 단자 D 및 제2 단자 DB의 전위는 Low이다. 즉, 제1 트랜지스터(101) 내지 제8 트랜지스터(108)는 비도통 상태이다.
<전원 공급(기간 t2)>
도 4 및 도 6을 사용하여, 기억 소자(100)에 전원을 공급한 상태(기간 t2)에 대하여 설명한다.
기억 장치에 전원을 공급하면, 제1 트랜지스터(101), 제3 트랜지스터(103), 제5 트랜지스터(105), 및 제7 트랜지스터(107)의 소스 및 드레인 중 다른 하나가 접속하는 고전원 전위 Vdd를 공급하는 배선에 High가 인가된다.
또한, 기억 장치에 전원을 공급해도 잠시 동안은, 제1 단자 D 및 제2 단자 DB에는 전하가 충전되지 않으며, 제1 단자 D 및 제2 단자 DB의 전위는 Low이다. 이 때문에, p형의 트랜지스터인 제5 트랜지스터(105) 및 제7 트랜지스터(107)는 도통 상태로 되지만, 제1 트랜지스터(101) 내지 제4 트랜지스터(104), 및 n형의 트랜지스터인 제6 트랜지스터(106) 및 제8 트랜지스터(108)는 비도통 상태 그대로이다.
제5 트랜지스터(105) 및 제7 트랜지스터(107)가 도통 상태로 됨으로써, 제5 트랜지스터(105)의 소스 및 드레인중 하나, 제6 트랜지스터(106)의 소스 및 드레인중 하나, 제7 트랜지스터(107)의 게이트, 및 제2 단자 DB가 접속하는 노드 N3과, 제7 트랜지스터(107)의 소스 및 드레인중 하나, 제8 트랜지스터(108)의 소스 및 드레인중 하나, 제5 트랜지스터(105)의 게이트, 및 제1 단자 D가 접속하는 노드 N4에, 전하가 충전되며, 노드 N3, N4의 전위, 즉 제1 단자 D, 및 제2 단자 DB의 전위가 상승한다.
<노드 N1, N2에서의 전하 충전 상태(기간 t3)>
도 4 및 도 7을 사용하여, 노드 N1, N2로의 전하의 충전 상태(기간 t3)에 대하여 설명한다.
노드 N3은 제2 단자 DB와 접속하고, 노드 N4는 제1 단자 D와 접속하기 때문에, 노드 N3, N4의 전위(즉, 제1 단자 D, 제2 단자 DB의 전위)가 상승하고, 제1 트랜지스터(101) 내지 제4 트랜지스터(104)의 임계값 전압(Vth_os) 이상이 되면, 제1 트랜지스터(101) 내지 제4 트랜지스터(104)가 도통 상태로 된다.
제1 트랜지스터(101) 및 제3 트랜지스터(103)의 소스 및 드레인 중 다른 하나는 High가 인가되는 고전원 전위 Vdd를 공급하는 배선에 접속하기 때문에, 제1 트랜지스터(101) 및 제3 트랜지스터(103)에 전류가 흐르고, 노드 N1, N2에 전하가 충전되며, 노드 N1, N2의 전위가 상승한다.
<p형의 트랜지스터의 비도통 상태(기간 t4)>
도 4 및 도 8을 사용하여, p형의 트랜지스터의 비도통 상태(기간 t4)에 대하여 설명한다.
기간 t3에 의해 제1 단자 D, 제2 단자 DB의 전위가 High까지 상승한다. 이 결과, p형인 제5 트랜지스터(105) 및 제7 트랜지스터(107)가 비도통으로 된다. 또한, n형인 제6 트랜지스터(106) 및 제8 트랜지스터(108)는 비도통 상태이기 때문에, 노드 N3과 제2 단자 DB의 전위, 노드 N4와 제1 단자 D의 전위는, High이다.
<제6 트랜지스터의 도통 및 제1 단자 D의 전위의 저하(기간 t5)>
도 4 및 도 9를 사용하여, n형인 제6 트랜지스터의 도통 및 제1 단자 D의 전위의 저하(기간 t5)에 대하여 설명한다.
제1 단자 D의 전위 및 제2 단자 DB의 전위가 각각 High이기 때문에, 제1 트랜지스터(101) 내지 제4 트랜지스터(104)는 도통 상태로 되어 전류가 흐른다. 이 결과, 노드 N1, N2의 전위가 상승한다. 또한, 전원 차단 상태에 있어서, 노드 N2는 노드 N1보다 전위가 높기 때문에, 노드 N2의 전위가 노드 N1의 전위가 n형인 제8 트랜지스터(108)의 임계값 전압(Vth_n) 이상으로 상승하는 것보다 먼저, n형인 제6 트랜지스터(106)의 임계값 전압(Vth_n) 이상으로 상승한다. 노드 N2는 제6 트랜지스터(106)의 게이트와 접속하기 때문에, 제6 트랜지스터(106)가 도통 상태로 된다.
또한, 제6 트랜지스터(106)와 직렬 접속하는 제5 트랜지스터(105)는 비도통 상태이기 때문에, 제5 트랜지스터(105), 제6 트랜지스터(106), 및 제2 단자 DB의 접속부인 노드 N3의 전위가 감소한다. 한편, 제1 단자 D가 접속하는 노드 N4에 있어서는, 제7 트랜지스터(107) 및 제8 트랜지스터(108)가 비도통 상태이기 때문에, 전위는 변화하지 않는다.
<제1 트랜지스터 및 제4 트랜지스터의 비도통, 및 리프레시의 완료(기간 t6)>
도 4 및 도 10을 사용하여, 제1 트랜지스터 및 제4 트랜지스터의 비도통, 및 리프레시의 완료(기간 t6)에 대하여 설명한다.
제2 단자 DB의 전위가 감소하고, 제1 트랜지스터(101) 및 제4 트랜지스터(104)의 임계값 전압(Vth_os)보다 낮아지면, 제2 단자 DB에 게이트가 접속하는 제1 트랜지스터(101) 및 제4 트랜지스터(104)는 비도통 상태로 된다. 이 때문에, 노드 N1의 전위가 감소한다. 또한, 노드 N2의 전위는, 기간 t3 ~ 기간 t5와 비교하여, 더 높아진다.
또한, 제2 단자 DB에 게이트가 접속하는 제7 트랜지스터(107)가 도통 상태로 된다. 한편, 노드 N1의 전위가 감소하기 때문에, 제8 트랜지스터(108)가 비도통 상태이다. 이로 인해, 노드 N4의 전위가 상승하고, High가 되면, 정상 상태로 된다.
또한, 전위가 High인 제1 단자 D에 게이트가 접속하는 제5 트랜지스터(105)는 비도통 상태로 된다. 한편, 노드 N2의 전위는 증가하기 때문에, 제6 트랜지스터(106)가 도통 상태이다. 이로 인해, 노드 N3의 전위가 감소하고, Low가 되면, 정상 상태로 된다.
이 결과, 노드 N1은 Low(0V)가 되고, 제2 단자 DB와 마찬가지인 논리값(Low)으로 된다. 또한, 노드 N2는 Vhold가 되고, 제1 단자 D와 마찬가지인 논리값(High)으로 된다.
본 실시 형태에 나타내는 기억 소자는 산화물 반도체막에 채널 영역을 갖는 트랜지스터의 소스 및 드레인중 하나와, n형의 트랜지스터 또는 p형의 트랜지스터의 게이트가 접속하는 노드에 있어서, 데이터를 유지한다. 산화물 반도체막에 채널 영역을 갖는 트랜지스터는, 오프 전류가 매우 낮기 때문에, 전원 전압의 공급이 정지한 후에도, 노드의 전압을 장기간에 걸쳐서 유지하는 것이 가능해진다. 이 때문에, 기억 소자는 불휘발성이다.
또한, 전원 공급 후의 리프레시가 용이하기 때문에, 데이터 유지의 오동작을 저감할 수 있음과 함께, 백업 동작을 필요로 하지 않기 때문에, 기동 시간을 짧게 할 수 있다.
그런데, 불휘발성의 기억 소자로서 자기 터널 접합 소자(MTJ 소자)가 알려져 있다. MTJ 소자는 절연막을 개재하여 상하로 배치하고 있는 막 내의 스핀의 방향이 평행하면 저저항 상태, 반평행하면 고저항 상태로 됨으로써 정보를 기억하는 소자이다. 따라서, 본 실시 형태에서 나타내는 산화물 반도체를 사용한 기억 소자와는 원리가 전혀 다르다. 표 1은 MTJ 소자와, 본 실시 형태에 따른 반도체 장치와의 대비를 나타낸다.
Figure pat00001
MTJ 소자는 자성 재료를 사용하기 때문에 퀴리 온도 이상으로 하면 강자성을 잃게 되어 버린다고 하는 결점이 있다. 또한, MTJ 소자는 전류 구동이기 때문에, 실리콘의 바이폴라 디바이스와 상성이 좋지만, 바이폴라 디바이스는 집적화에 부적합하다. 그리고, MTJ 소자는 기입 전류가 미소라고는 해도 메모리의 대용량화에 의해 소비 전력이 증대해버린다고 하는 문제가 있다.
원리적으로 MTJ 소자는 자계 내성에 약하여 강자계에 노출되면 스핀의 방향이 흐트러지기 쉽다. 또한, MTJ 소자에 사용하는 자성체의 나노 스케일화에 의해 발생하는 자화 요동을 제어할 필요가 있다.
또한, MTJ 소자는 희토류 원소를 사용하기 때문에, 금속 오염을 꺼리는 실리콘 반도체의 프로세스에 편입시키기 위해서는 상당한 주의를 요한다. MTJ 소자는 비트당 재료 비용으로부터 보아도 고가라고 생각된다.
한편, 본 실시 형태에서 나타내는 산화물 반도체를 사용한 트랜지스터는, 채널을 형성하는 반도체 재료가 금속 산화물인 것 이외는, 소자 구조나 동작 원리가 실리콘 MOSFET와 마찬가지이다. 또한, 산화물 반도체를 사용한 트랜지스터는 자계의 영향을 받지 않고, 소프트 에러도 발생할 수 없다고 하는 특질을 갖는다. 이로 인해 실리콘 집적 회로와 매우 정합성이 좋다고 할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
[실시 형태 2]
본 실시 형태에서는, 실시 형태 1에 나타내는 기억 소자를 갖는 기억 장치에 대해서, 도 11 및 도 12를 사용하여 설명한다.
도 11에 도시하는 기억 장치는, 메모리 셀 어레이(151), 칼럼 디코더(152), 로우 디코더(153), 인터페이스 회로(도시하지 않음)를 갖는다. 메모리 셀 어레이(151)는 매트릭스 형상으로 배치된 복수의 메모리 셀(155)을 갖는다. 메모리 셀(155)은 워드선에 게이트가 접속하는 제1 스위치(159) 및 제2 스위치(161), 및 기억 소자(157)를 갖는다. 제1 스위치(159)의 소스 및 드레인중 하나는 제1 비트선 BL1과 접속하고, 소스 및 드레인 중 다른 하나는 기억 소자(157)의 제1 단자 D와 접속한다. 제2 스위치(161)의 소스 및 드레인중 하나는 제2 비트선 BL2와 접속하고, 소스 및 드레인 중 다른 하나는 기억 소자(157)의 제2 단자 DB와 접속한다. 또한, 제2 비트선 BL2에는 제1 비트선 BL1의 반전 신호가 입력된다.
인터페이스 회로는 외부 신호로부터 칼럼 디코더(152) 및 로우 디코더(153)를 구동하기 위한 신호를 생성함과 함께, 판독한 메모리 셀(155)의 데이터를 외부로 출력한다.
칼럼 디코더(152)는 인터페이스 회로로부터 메모리 셀(155)을 구동하기 위한 신호를 수취하고, 비트선 BL1, BL2로 보내는 기입 또는 판독을 행하기 위한 신호를 생성한다. 로우 디코더(153)는 인터페이스 회로로부터 메모리 셀(155)을 구동하기 위한 신호를 수취하고, 워드선 WL로 보내는 기입 또는 판독을 행하기 위한 신호를 생성한다. 칼럼 디코더(152)로부터 비트선 BL1, BL2로 출력하는 신호 및 로우 디코더(153)로부터 워드선 WL로 출력하는 신호에 의해, 메모리 셀 어레이(151) 중에 있어서 액세스를 행하는 메모리 셀이 하나로 정해진다.
기억 소자(157)에 실시 형태 1에서 나타낸 기억 소자(M, 100, 110)를 적절히 사용할 수 있다.
도 11과 서로 다른 기억 장치에 대해서, 도 12를 사용하여 설명한다.
도 12에 도시하는 기억 장치는, 메모리 셀 어레이(181), 칼럼 디코더(152), 로우 디코더(153), 인터페이스 회로(도시하지 않음)를 갖는다. 메모리 셀 어레이(181)는 매트릭스 형상으로 배치된 복수의 메모리 셀(165)을 갖는다. 메모리 셀(165)은 제1 워드선 WL1에 게이트가 접속하는 제1 스위치(169) 및 제2 스위치(171), 제2 워드선 WL2에 게이트가 접속하는 제3 스위치(170) 및 제4 스위치(172), 및 기억 소자(167)를 갖는다.
제1 스위치(169)의 소스 및 드레인중 하나는 제1 비트선 BL1과 접속하고, 소스 및 드레인 중 다른 하나는 기억 소자(167)의 제1 단자 D와 접속한다. 제2 스위치(171)의 소스 및 드레인중 하나는 제2 비트선 BL2와 접속하고, 소스 및 드레인 중 다른 하나는 기억 소자(167)의 제2 단자 DB와 접속한다. 제3 스위치(170)의 소스 및 드레인중 하나는 제3 비트선 BL3과 접속하고, 소스 및 드레인 중 다른 하나는 기억 소자(167)의 제1 단자 D와 접속한다. 제4 스위치(172)의 소스 및 드레인중 하나는 제4 비트선 BL4와 접속하고, 소스 및 드레인 중 다른 하나는 기억 소자(167)의 제2 단자 DB와 접속한다. 또한, 제2 비트선 BL2에는 제1 비트선 BL1의 반전 신호가 입력되고, 제3 비트선 BL3에는 제4 비트선 BL4의 반전 신호가 입력된다.
칼럼 디코더(152)는 인터페이스 회로로부터 메모리 셀(165)을 구동하기 위한 신호를 수취하고, 제1 비트선 BL1 내지 제4 비트선 BL4로 보내는 기입 또는 판독을 행하기 위한 신호를 생성한다. 로우 디코더(153)는 인터페이스 회로로부터 메모리 셀(165)을 구동하기 위한 신호를 수취하고, 제1 워드선 WL1 및 제2 워드선 WL2로 보내는 기입 또는 판독을 행하기 위한 신호를 생성한다. 칼럼 디코더(152)로부터 제1 비트선 BL1 내지 제4 비트선 BL4로 출력하는 신호, 및 로우 디코더(153)로부터 제1 워드선 WL1 및 제2 워드선 WL2로 출력하는 신호에 의해, 메모리 셀 어레이(181) 중에 있어서 액세스를 행하는 메모리 셀이 하나로 정해진다.
도 11 및 도 12에 도시하는 기억 장치는, 기억 소자 이외의 구성은 종래의 SRAM과 마찬가지이다. 또한, 기억 소자(157, 167)가 불휘발성이기 때문에, 본 실시 형태에 나타내는 기억 장치는, 불휘발성 SRAM이다.
여기서 기억 장치의 기입 및 판독에 대해서, 설명한다. 여기에서는, 대표예로서 도 11에 도시하는 기억 장치를 사용하여 설명한다.
<데이터의 기입>
워드선 WL을 High로 하고, 제1 스위치(159) 및 제2 스위치(161)를 도통 상태로 한다. 이때, 제1 비트선 BL1을 High, 제2 비트선 BL2를 Low로 한다. 이 결과, 제1 스위치(159)로부터 기억 소자(157)의 제1 단자 D에 High를 입력한다. 또한, 제2 스위치(161)로부터 기억 소자(157)의 제2 단자 DB에 Low를 입력한다. 이 결과, 기억 소자(157)의 노드에 전하를 유지하고, 데이터를 기입할 수 있다. 예를 들면, 도 2의 기억 소자(100)에 있어서는, 노드 N1에 0을 기입하고, 노드 N2에 1을 기입할 수 있다. 또한, 도 3의 기억 소자(110)에 있어서는, 노드 N11에 0을 기입하고, 노드 N12에 1을 기입할 수 있다.
한편, 워드선 WL을 High로 하고, 제1 스위치(159) 및 제2 스위치(161)를 도통 상태로 한다. 이때, 제1 비트선 BL1을 Low, 제2 비트선 BL2를 High로 한다. 이 결과, 예를 들면 도 2의 기억 소자(100)에 있어서는, 노드 N1에 1을 기입하고, 노드 N2에 0을 기입할 수 있다. 또한, 도 3의 기억 소자(110)에 있어서는, 노드 N11에 1을 기입하고, 노드 N12에 0을 기입할 수 있다.
<데이터의 유지>
실시 형태 1에 나타내는 기억 소자는 불휘발성이기 때문에, 기억 장치의 전원이 차단되어도, 노드에 데이터를 유지할 수 있다.
<데이터의 판독>
한편, 칼럼 디코더(152) 내에 구비되어 있는 프리차지 회로가, 비트선 BL1, BL2의 전위를 제어한 후에, 워드선 WL을 High로 하고, 제1 스위치(159) 및 제2 스위치(161)를 도통 상태로 한다. 이때, 도 2의 기억 소자(100)에 있어서는, 기억 소자(157)의 제1 단자 D를 통해서, 노드 N1에 유지된 전하에 기초한 데이터를 제1 비트선 BL1로부터 판독하고, 기억 소자(157)의 제2 단자 DB를 통해서, 노드 N2에 유지된 전하에 기초한 데이터를 제2 비트선 BL2로부터 판독한다. 또한, 도 3의 기억 소자(110)에 있어서는, 기억 소자(157)의 제1 단자 D를 통해서, 노드 N11에 유지된 전하에 기초한 데이터를 제1 비트선 BL1로부터 판독하고, 기억 소자(157)의 제2 단자 DB를 통해서, 노드 N12에 유지된 전하에 기초한 데이터를 제2 비트선 BL2로부터 판독한다.
또한, 제1 비트선 BL1 및 제2 비트선 BL2는, 증폭 회로에 접속되고, 판독 회로로부터 데이터가 출력된다.
실시 형태 1에 나타내는 기억 소자는 불휘발성이므로, 기억 장치에 있어서, 데이터의 기입 및 판독을 행하지 않는 메모리 셀의 전원을 차단할 수 있다. 이 때문에, 종래의 SRAM과 비교하여, 소비 전력을 저감할 수 있다.
또한, 도 12에 도시한 기억 장치는 각 메모리 셀에 있어서, 각각 서로 다른 워드선 및 비트선에 접속하는 스위치를, 기억 소자의 제1 입력 단자측 및 제2 입력 단자측에 각각 2개 설치하고 있다. 이 때문에, 제1 워드선(WL1), 제1 비트선(BL1), 및 제2 비트선(BL2)에 기입 데이터를 입력하고, 제4 워드선(WL4), 제3 비트선(BL3), 및 제4 비트선(BL4)에 판독 데이터를 입력함으로써, 서로 다른 메모리 셀에 있어서 기입 및 판독을 동시에 행할 수 있다.
본 실시 형태는 상기 실시 형태와 적절히 조합하여 실시할 수 있다.
[실시 형태 3]
본 실시 형태에서는, 실시 형태 2에 나타내는 기억 장치의 제작 방법에 대해서, 도 2 및 도 13a 내지 도 16b을 사용하여 설명한다. 여기에서는, 도 2의 회로도에서 나타내는, 산화물 반도체막에 채널 영역을 갖는 제1 트랜지스터(101), p형인 제7 트랜지스터(107), 및 n형인 제8 트랜지스터(108)의 제작 방법에 대하여 설명한다. 또한, 도 13a 내지 도 16b에 있어서, a-b에 도시하는 단면도는, 제1 트랜지스터(101), 제7 트랜지스터(107), 및 제8 트랜지스터(108)가 형성되는 영역의 단면도에 상당하고, c-d에 도시하는 단면도는, 제1 트랜지스터(101)의 소스 및 드레인중 하나와, 제8 트랜지스터(108)의 게이트의 접속 영역의 단면도에 상당한다.
도 13a에 도시한 바와 같이, n형의 반도체 기판(201)에 소자 분리 영역(203)을 형성한 후, n형의 반도체 기판(201)의 일부에 p웰 영역(205)을 형성한다.
n형의 반도체 기판(201)으로는, n형의 도전형을 갖는 단결정 실리콘 기판(실리콘 웨이퍼), 화합물 반도체 기판(SiC 기판, 사파이어 기판, GaN 기판 등)을 사용할 수 있다.
또한, n형의 반도체 기판(201) 대신에 SOI(Silicon On Insulator) 기판으로서 경면 연마 웨이퍼에 산소 이온을 주입한 후, 고온 가열함으로써, 표면으로부터 일정한 깊이에 산화층을 형성시킴과 함께, 표면층에 발생한 결함을 소멸시켜서 만들어진 소위 SIMOX(Separation by IMplanted OXygen) 기판이나, 수소 이온 주입에 의해 형성된 미소 보이드의 열처리에 의한 성장을 이용하여 반도체 기판을 벽개하는 스마트 커트법이나, ELTRAN법(Epitaxial Layer Transfer: 캐논사의 등록 상표) 등을 사용하여 형성한 SOI 기판을 사용해도 된다. 또한, n형의 반도체 기판(201) 대신에 절연성 기판 위에 결정성을 갖는 반도체층이 형성되는 기판을 사용해도 된다.
소자 분리 영역(203)은 LOCOS(Local Oxidation of Silicon)법 또는 STI(Shallow Trench Isolation)법 등을 사용하여 형성한다.
p웰 영역(205)은 붕소 등의 p형을 부여하는 불순물 원소가 5×1015㎝-3 내지 1×1016㎝-3 정도의 농도로 첨가되어 있다. p웰 영역(205)은 반도체 기판(201)의 일부에 마스크를 형성한 뒤, 반도체 기판(201)의 일부에 p형을 부여하는 불순물 원소를 첨가하여 형성된다.
또한, 여기에서는 n형의 반도체 기판을 사용하고 있지만, p형의 반도체 기판을 사용하고, p형의 반도체 기판에 n형을 부여하는 인, 비소 등의 불순물 원소가 첨가된 n웰 영역을 형성해도 된다.
다음으로, 도 13b에 도시한 바와 같이, 반도체 기판(201) 위에 게이트 절연막(207, 208) 및 게이트 전극(209, 210)을 형성한다.
열처리를 행하여 반도체 기판(201)의 표면을 산화한 산화 실리콘막을 형성한다. 또는, 열산화법에 의해 산화 실리콘막을 형성한 후에, 질화 처리를 행함으로써 산화 실리콘막의 표면을 질화시켜, 산화 실리콘막과 산소와 질소를 갖는 막(산질화 실리콘막)과의 적층 구조로 형성한다. 다음으로, 산화 실리콘막 또는 산질화 실리콘막의 일부를 선택적으로 에칭하고, 게이트 절연막(207, 208)을 형성한다. 또는, 두께 5 내지 50㎚의 산화 실리콘, 산화 질화 실리콘, 고유전율 물질(high-k 재료라고도 함)인 탄탈 산화물, 산화 하프늄, 산화 하프늄 실리케이트, 산화 지르코늄, 산화 알루미늄, 산화 티타늄 등의 금속 산화물, 또는 산화 란탄 등의 희토류 산화물 등을 CVD법, 스퍼터링법 등을 사용하여 형성한 후, 선택적으로 일부를 에칭하여, 게이트 절연막(207, 208)을 형성한다.
게이트 전극(209, 210)은 탄탈, 텅스텐, 티타늄, 몰리브덴, 크롬, 니오븀 등으로부터 선택된 금속, 또는 이들 금속을 주성분으로 하는 합금 재료 또는 화합물 재료를 사용하는 것이 바람직하다. 또한, 인 등의 불순물을 첨가한 다결정 실리콘을 사용할 수 있다. 또한, 금속 질화물막과 상기 금속막의 적층 구조로 게이트 전극(209, 210)을 형성해도 된다. 금속 질화물로서는, 질화 텅스텐, 질화 몰리브덴, 질화 티타늄을 사용할 수 있다. 금속 질화물막을 형성함으로써, 금속막의 밀착성을 향상시킬 수 있고, 박리를 방지할 수 있다.
게이트 전극(209, 210)은 도전막을 스퍼터링법, CVD법 등에 의해 형성한 후, 상기 도전막의 일부를 선택적으로 에칭하여 형성된다.
여기에서는 열처리를 행하고, 반도체 기판(201) 위의 표면을 산화한 산화 실리콘막을 형성하며, 상기 산화 실리콘막 위에 질화 탄탈막 및 텅스텐막이 적층된 도전막을 스퍼터링법에 의해 형성한 후, 산화 실리콘막 및 도전막 각각의 일부를 선택적으로 에칭하여, 게이트 절연막(207, 208) 및 게이트 전극(209, 210)을 형성한다.
다음으로, 도 13c에 도시한 바와 같이, 반도체 기판(201)에 p형을 부여하는 불순물 원소를 첨가하여 p형 불순물 영역(213a, 213b)을 형성한다. 또한, p웰 영역(205)에 n형을 부여하는 불순물 원소를 첨가하여, n형의 불순물 영역(211a, 211b)을 형성한다. n형의 불순물 영역(211a, 211b), 및 p형의 불순물 영역(213a, 213b)에 있어서의 n형을 부여하는 불순물 원소 및 p형을 부여하는 불순물 원소의 농도는 1×1019/㎤ 이상 1×1021/㎤ 이하이다. n형을 부여하는 불순물 원소 및 p형을 부여하는 불순물 원소는, 이온 도핑법, 이온 주입법 등을 적절히 사용하여, 반도체 기판(201) 및 p웰 영역(205)에 첨가한다.
다음으로, 도 13d에 도시한 바와 같이, 반도체 기판(201), 소자 분리 영역(203), 게이트 절연막(207, 208), 및 게이트 전극(209, 210) 위에 스퍼터링법, CVD법 등에 의해, 절연막(215, 217)을 형성한다.
절연막(215, 217)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용하면 되고, 적층 또는 단층으로 형성한다. 또한, 절연막(215)을 CVD법에 의해 형성함으로써 절연막(215)의 수소 함유량이 높아지기 때문에, 가열 처리에 의해, 반도체 기판을 수소화하고, 수소에 의해 댕글링 본드를 종단시켜, 결함을 저감할 수 있다.
또한, 절연막(217)으로서, BPSG(Boron Phosphorus Silicon Glass) 등의 무기 재료, 또는 폴리이미드, 아크릴 등의 유기 재료를 사용하여 형성함으로써, 절연막(217)의 평탄성을 높일 수 있다.
절연막(215) 또는 절연막(217)을 형성한 후, 불순물 영역(211a, 211b, 213a, 213b)에 첨가된 불순물 원소를 활성화하기 위한 열처리를 행한다.
이상의 공정에 의해, 도 2에 도시하는 p형인 제7 트랜지스터(107) 및 n형인 제8 트랜지스터(108)를 제작할 수 있다.
다음으로, 절연막(215, 217)의 일부를 선택적으로 에칭하여, 개구부를 형성한다. 다음으로, 개구부에 콘택트 플러그(219a ~ 219d)를 형성한다. 대표적으로는 스퍼터링법, CVD법, 도금법 등에 의해 도전막을 형성한 후, CMP(Chemical Mechanical Polishing)법에 의해 평탄화 처리를 행하고, 도전막의 표면이 불필요한 부분을 제거하여, 콘택트 플러그(219a ~ 219d)를 형성한다.
콘택트 플러그(219a ~ 219d)가 되는 도전막은, WF6 가스와 SiH4 가스로부터 CVD법으로 텅스텐 실리사이드를 형성하고, 개구부에 도전막을 매립함으로써 형성된다.
다음으로, 절연막(217) 및 콘택트 플러그(219a ~ 219d) 위에 스퍼터링법, CVD법, 도금법 등에 의해 절연막을 형성한 후, 상기 절연막의 일부를 선택적으로 에칭하고, 홈부를 갖는 절연막(221a ~ 221e)을 형성한다. 다음으로, 스퍼터링법, CVD법 등에 의해 도전막을 형성한 후, CMP법 등에 의해 평탄화 처리를 행하고, 상기 도전막 표면의 불필요한 부분을 제거하여, 배선(223a ~ 223c)을 형성한다(도 14a 참조).
절연막(221a ~ 221e)은 절연막(215)과 마찬가지의 재료를 사용하여 형성할 수 있다.
배선(223a ~ 223c)으로서, 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 또는 텅스텐으로 이루어지는 단체 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 사용한다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 텅스텐막 위에 티타늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 중첩하여 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석 또는 산화 아연을 포함하는 투명 도전 재료를 사용해도 된다.
평탄화된 절연막(221a ~ 221e) 및 배선(223a ~ 223c)을 사용함으로써 나중에 형성하는 산화물 반도체막을 갖는 트랜지스터에 있어서의 전기 특성의 편차를 저감할 수 있다. 또한, 수율이 높은 산화물 반도체막을 갖는 트랜지스터를 형성할 수 있다.
다음으로, 가열 처리 또는 플라즈마 처리에 의해, 절연막(221a ~ 221e) 및 배선(223a ~ 223c)에 포함되는 수소, 물 등을 탈리시키는 것이 바람직하다. 이 결과, 후의 가열 처리에 있어서, 후에 형성되는 절연막 및 산화물 반도체막 내에 수소, 물 등이 확산하는 것을 방지할 수 있다. 또한, 가열 처리는 불활성 분위기, 감압 분위기 또는 건조 공기 분위기에서, 100℃ 이상 기판의 왜곡점 미만에서 행한다. 또한, 플라즈마 처리는 희가스, 산소, 질소 또는 산화 질소(아산화 질소, 일산화 질소, 이산화 질소 등)를 사용한다.
다음으로, 절연막(221a ~ 221e) 및 배선(223a ~ 223c) 위에 스퍼터링법, CVD법 등에 의해, 절연막(225)을 형성한다. 절연막(225)으로서는, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 산화질화 알루미늄을 단층 또는 적층하여 형성한다. 또한, 절연막(225)으로서, 가열에 의해 산소의 일부가 탈리하는 산화 절연막을 사용하여 형성하는 것이 바람직하다. 가열에 의해 산소의 일부가 탈리하는 산화 절연막으로서는, 화학양론비를 만족하는 산소보다도 많은 산소를 포함하는 산화 절연막을 사용한다. 가열에 의해 산소의 일부가 탈리하는 산화 절연막은, 가열에 의해 산소가 탈리하기 때문에, 가열에 의해 산화물 반도체막에 산소를 확산시킬 수 있다.
다음으로, 절연막(225) 위에 스퍼터링법, 도포법, 인쇄법, 펄스 레이저 증착법 등을 사용하여 산화물 반도체막(227)을 형성한다(도 14b 참조). 여기에서는, 산화물 반도체막(227)으로서, 스퍼터링법에 의해 1㎚ 이상 50㎚ 이하, 더욱 바람직하게는 3㎚ 이상 30㎚ 이하의 두께로 산화물 반도체막을 형성한다. 산화물 반도체막(227)의 두께를 상기 두께로 함으로써, 트랜지스터의 단채널 효과를 억제할 수 있다.
산화물 반도체막(227)은 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스테빌라이저로서, 그들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 한 종 또는 복수종을 가져도 된다.
예를 들면, 산화물 반도체로서, 일원계 금속 산화물인 산화 인듐, 산화 주석, 산화 아연, 2원계 금속 산화물인 In-Zn계 금속 산화물, Sn-Zn계 금속 산화물, Al-Zn계 금속 산화물, Zn-Mg계 금속 산화물, Sn-Mg계 금속 산화물, In-Mg계 금속 산화물, In-Ga계 금속 산화물, 3원계 금속 산화물인 In-Ga-Zn계 금속 산화물(IGZO라고도 표기함), In-Al-Zn계 금속 산화물, In-Sn-Zn계 금속 산화물, Sn-Ga-Zn계 금속 산화물, Al-Ga-Zn계 금속 산화물, Sn-Al-Zn계 금속 산화물, In-Hf-Zn계 금속 산화물, In-La-Zn계 금속 산화물, In-Ce-Zn계 금속 산화물, In-Pr-Zn계 금속 산화물, In-Nd-Zn계 금속 산화물, In-Sm-Zn계 금속 산화물, In-Eu-Zn계 금속 산화물, In-Gd-Zn계 금속 산화물, In-Tb-Zn계 금속 산화물, In-Dy-Zn계 금속 산화물, In-Ho-Zn계 금속 산화물, In-Er-Zn계 금속 산화물, In-Tm-Zn계 금속 산화물, In-Yb-Zn계 금속 산화물, In-Lu-Zn계 금속 산화물, 4원계 금속 산화물인 In-Sn-Ga-Zn계 금속 산화물, In-Hf-Ga-Zn계 금속 산화물, In-Al-Ga-Zn계 금속 산화물, In-Sn-Al-Zn계 금속 산화물, In-Sn-Hf-Zn계 금속 산화물, In-Hf-Al-Zn계 금속 산화물을 사용할 수 있다.
또한, 여기서, 예를 들면, In-Ga-Zn계 금속 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관하지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소를 포함하고 있어도 된다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한 m은 정수가 아님)으로 표기되는 재료를 사용해도 된다. 또한, M은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, 또한 n은 정수)으로 표기되는 재료를 사용해도 된다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 금속 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In: Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 금속 산화물이나 그 조성의 근방의 산화물을 사용하면 된다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(전계 효과 이동도, 임계값 전압, 격차 등)에 따라서 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In-Sn-Zn계 금속 산화물에서는 비교적 용이하게 높은 전계 효과 이동도가 얻어진다. 그러나, In-Ga-Zn계 금속 산화물에서도, 벌크 내 결함 밀도를 저감함으로써 전계 효과 이동도를 올릴 수 있다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)의 산화물의 조성의 근방이라는 것은, a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2를 만족하는 것을 말하고, r은 예를 들면, 0.05로 하면 된다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정이어도, 비단결정이어도 된다. 후자인 경우, 아몰퍼스이어도, 다결정이어도 된다. 또한, 아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조이어도, 비아몰퍼스이어도 된다.
아몰퍼스 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있으므로, 이것을 사용하여 트랜지스터를 제작했을 때의 계면 산란을 저감할 수 있고, 비교적 용이하게, 비교적 높은 전계 효과 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 벌크 내 결함을 보다 저감할 수 있고, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 전계 효과 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균 면조도(Ra)가 1㎚ 이하, 바람직하게는 0.3㎚ 이하, 보다 바람직하게는 0.1㎚ 이하의 표면 위에 형성하면 된다.
또한, Ra는 JIS B0601로 정의되어 있는 중심선 평균 조도를 면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이며, 「기준면으로부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 이하의 수학식 1로 정의된다.
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또한, 상기에 있어서, S0는 측정면(좌표(x1, y1)(x1, y2)(x2, y1)(x2, y2)로 나타내지는 4점에 의해 둘러싸이는 직사각형 영역)의 면적을 가리키고, Z0는 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가 가능하다.
또한, 산화물 반도체막(227)에 형성할 수 있는 금속 산화물은, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써 트랜지스터의 오프 전류를 저감할 수 있다.
또한, 산화물 반도체막(227)에 있어서, 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/㎤ 이하, 더욱 바람직하게는 2×1016atoms/㎤ 이하인 것이 바람직하다. 알칼리 금속 및 알칼리 토금속은, 산화물 반도체와 결합하면 캐리어가 생성되는 경우가 있고, 트랜지스터의 오프 전류의 상승 원인이 되기 때문이다.
또한, 산화물 반도체막(227)에는, 5×1018atoms/㎤ 이하의 질소가 포함되어도 된다.
산화물 반도체막(227)은, 비정질 구조이어도 된다.
또한, 산화물 반도체막(227)으로서, 결정화한 부분을 갖는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor라고도 함)를 사용해도 된다.
CAAC-OS란, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 있어서는, 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열하고 있고, ab면(또는 표면 또는 계면)에 있어서는, a축 또는 b축의 방향이 서로 다른(c축을 중심으로 회전한) 결정을 포함하는 산화물 반도체이다.
광의로 CAAC-OS란, 비단결정이며, 그 ab면에 수직인 방향으로부터 보아, 삼각형 또는 육각형, 또는 정삼각형 또는 정육각형의 원자 배열을 갖고, 또한 c축 방향의 단면에 있어서 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 재료를 말한다.
CAAC-OS는 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC-OS는 결정화한 부분(결정 부분)을 포함하는데, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다.
CAAC-OS를 구성하는 산소의 일부는 질소로 치환되어도 된다. 또한, CAAC-OS를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들면, CAAC-OS가 형성되는 기판면이나 CAAC-OS의 표면이나 막면, 계면 등에 수직인 방향)으로 정렬되고 있어도 된다. 또는, CAAC-OS를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들면, 기판면, 표면, 막면, 계면 등에 수직인 방향)을 향하고 있어도 된다.
CAAC-OS는 그 조성 등에 따라 도체이거나, 반도체이거나, 절연체이다. 또한, 그 조성 등에 따라 가시광에 대하여 투명하거나 불투명하다.
CAAC-OS에 포함되는 결정 구조의 일례에 대하여 도 17a 내지 도 19를 사용하여 상세하게 설명한다. 또한, 특별히 설명이 없는 한, 도 17a 내지 도 19는 상측 방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 간단히 상반부, 하반부라고 할 경우, ab면을 경계로 했을 경우의 상반부, 하반부를 말한다. 또한, 도 17a 내지 도 17e에 있어서, 원으로 둘러싸인 O는 4배위의 O를 나타내고, 이중원으로 둘러싸인 O는 3배위의 O를 나타낸다.
도 17a에 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 도시한다. 여기에서는, 금속 원자가 1개에 대하여 근접의 산소 원자만 나타낸 구조를 소그룹이라고 부른다. 도 17a의 구조는 팔면체 구조를 취하는데, 간단하게 하기 위해 평면 구조로 도시하고 있다. 또한, 도 17a의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다. 도 17a에 도시하는 소그룹은 전하가 0이다.
도 17b에 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는 모두 ab면에 존재한다. 도 17b의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 17b에 도시하는 구조를 취할 수 있다. 도 17b에 도시하는 소그룹은 전하가 0이다.
도 17c에 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 도시한다. 도 17c의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 또는, 도 17c의 상반부에 3개의 4배위의 O가 있고, 하반부에 1개 4배위의 O가 있어도 된다. 도 17c에 도시하는 소그룹은 전하가 0이다.
도 17d에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 도시한다. 도 17d의 상반부에는 3개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 도 17d에 도시하는 소그룹은 전하가 +1이 된다.
도 17e에 2개의 Zn을 포함하는 소그룹을 도시한다. 도 17e의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 1개의 4배위의 O가 있다. 도 17e에 도시하는 소그룹은 전하가 -1이 된다.
여기에서는 복수의 소그룹의 집합체를 중그룹이라고 부르고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 함)이라고 부른다.
여기서, 이들 소그룹끼리 결합하는 규칙에 대하여 설명한다. 도 17a에 도시하는 6배위 In의 상반부의 3개의 O는 하측 방향에 각각 3개의 근접 In을 갖고, 하반부의 3개의 O는 상측 방향에 각각 3개의 근접 In을 갖는다. 도 17b에 도시하는 5배위의 Ga의 상반부의 1개의 O는 하측 방향에 1개의 근접 Ga를 갖고, 하반부의 1개의 O는 상측 방향에 1개의 근접 Ga를 갖는다. 도 17c에 도시하는 4배위 Zn의 상반부의 1개의 O는 하측 방향에 1개의 근접 Zn을 갖고, 하반부의 3개의 O는 상측 방향에 각각 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 상측 방향의 4배위의 O의 수와, 그 O의 하측 방향에 있는 근접 금속 원자의 수는 동등하고, 마찬가지로 금속 원자의 하측 방향의 4배위의 O의 수와, 그 O의 상측 방향에 있는 근접 금속 원자의 수는 동등하다. O는 4배위이므로, 하측 방향에 있는 근접 금속 원자의 수와, 상측 방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상측 방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하측 방향에 있는 4배위의 O의 수와의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반부의 4배위의 O를 통하여 결합하는 경우, 4배위의 O가 3개이므로, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이들의 배위수를 갖는 금속 원자는 c축 방향에 있어서, 4배위의 O를 통하여 결합한다. 또한, 그외에도 층 구조의 합계의 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 18의 (a)에 In-Sn-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 18의 (b)에, 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 18의 (c)는 도 18의 (b)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한다.
도 18의 (a)에 있어서는, 간단하기 하기 위해 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들면, Sn의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있는 것을 ③으로 도시하고 있다. 마찬가지로, 도 18의 (a)에 있어서, In의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있고, ①로 도시하고 있다. 또한, 마찬가지로, 도 18의 (a)에 있어서, 하반부에는 1개의 4배위의 O가 있고, 상반부에는 3개의 4배위의 O가 있는 Zn과, 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있는 Zn을 도시하고 있다.
도 18의 (a)에 있어서, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn이, 4배위의 O가 1개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이 상반부에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반부의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이 상반부에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반부의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹을 복수 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 +1이 된다. 그로 인해, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하+1을 상쇄하는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 17e에 도시한 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들면, Sn을 포함하는 소그룹이 1개에 대하여 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계 전하를 0으로 할 수 있다.
구체적으로는, 도 18의 (b)에 도시한 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있다.
또한, 이외에도 4원계 금속 산화물인 In-Sn-Ga-Zn계 금속 산화물이나, 3원계 금속 산화물인 In-Ga-Zn계 금속 산화물(IGZO이라고도 표기함), In-Al-Zn계 금속 산화물, Sn-Ga-Zn계 금속 산화물, Al-Ga-Zn계 금속 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 금속 산화물, In-La-Zn계 금속 산화물, In-Ce-Zn계 금속 산화물, In-Pr-Zn계 금속 산화물, In-Nd-Zn계 금속 산화물, In-Sm-Zn계 금속 산화물, In-Eu-Zn계 금속 산화물, In-Gd-Zn계 금속 산화물, In-Tb-Zn계 금속 산화물, In-Dy-Zn계 금속 산화물, In-Ho-Zn계 금속 산화물, In-Er-Zn계 금속 산화물, In-Tm-Zn계 금속 산화물, In-Yb-Zn계 금속 산화물, In-Lu-Zn계 금속 산화물이나, 2원계 금속 산화물인 In-Zn계 금속 산화물, Sn-Zn계 금속 산화물, Al-Zn계 금속 산화물, Zn-Mg계 금속 산화물, Sn-Mg계 금속 산화물, In-Mg계 금속 산화물이나, In-Ga계 금속 산화물 등을 사용한 경우도 마찬가지이다.
예를 들면, 도 19의 (a)에 In-Ga-Zn-O계 층 구조를 구성하는 중그룹의 모델도를 도시한다.
도 19의 (a)에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반부 및 하반부에 있는 In이, 4배위의 O가 1개 상반부에 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4배위의 O를 통하여, 4배위의 O가 1개씩 상반부 및 하반부에 있는 Ga와 결합하고, 그 Ga의 하반부의 1개의 4배위의 O를 통하여, 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 19의 (b)에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 19의 (c)는 도 19의 (b)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시하고 있다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이므로, In, Zn 및 Ga 중 어느 하나를 포함하는 소그룹은, 전하가 0이 된다. 그로 인해, 이들 소그룹의 조합이면 중그룹의 합계의 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 도 19의 (a)에 도시한 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 서로 다른 중그룹을 조합한 대그룹도 취할 수 있다.
구체적으로는 도 19의 (b)에 도시한 대그룹이 반복됨으로써, In-Ga-Zn-O계의 결정을 얻을 수 있다. 또한, 얻어지는 In-Ga-Zn-O계의 층 구조는, InGaO3(ZnO)n(n은 자연수)로 하는 조성식으로 나타낼 수 있다.
n=1(InGaZnO4)의 경우에는, 예를 들면, 도 20의 (a)에 도시하는 결정 구조를 취할 수 있다. 또한, 도 20의 (a)에 도시하는 결정 구조에 있어서, 도 17b에서 설명한 바와 같이, Ga 및 In은 5배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
또한, n=2(InGaZn2O5)의 경우에는, 예를 들면, 도 20의 (b)에 도시하는 결정 구조를 취할 수 있다. 또한, 도 20의 (b)에 도시하는 결정 구조에 있어서, 도 17b에서 설명한 바와 같이, Ga 및 In은 5배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
여기에서는 산화물 반도체막(227)으로서 비정질 구조의 산화물 반도체막을 스퍼터링법에 의해 형성한다.
스퍼터링법에 사용하는 타깃으로서는, 아연을 포함하는 금속 산화물 타깃을 사용할 수 있다. 타깃으로서는, 4원계 금속 산화물인 In-Sn-Ga-Zn계 금속 산화물이나, 3원계 금속 산화물인 In-Ga-Zn계 금속 산화물, In-Sn-Zn계 금속 산화물, In-Al-Zn계 금속 산화물, Sn-Ga-Zn계 금속 산화물, Al-Ga-Zn계 금속 산화물, Sn-Al-Zn계 금속 산화물이나, 2원계 금속 산화물인 In-Zn계 금속 산화물, Sn-Zn계 금속 산화물이나, 일원계 금속 산화물인 Zn계 금속 산화물, Sn계 금속 산화물 등의 타깃을 사용할 수 있다.
타깃의 일례로서, In, Ga, 및 Zn을 포함하는 금속 산화물 타깃을, In2O3: Ga2O3:ZnO=1:1:1[mol수비]의 조성비로 한다. 또한, In2O3:Ga2O3:ZnO=1:1:2[mol수비]의 조성비를 갖는 타깃, 또는 In2O3:Ga2O3:ZnO=1:1:4[mol수비]의 조성비를 갖는 타깃, In2O3:Ga2O3:ZnO=2:1:8[mol수비]의 조성비를 갖는 타깃을 사용할 수도 있다. 또한, In2O3:ZnO=25:1[mol수비] 내지 1:4의 조성비를 갖는 타깃을 사용할 수도 있다.
또한, 산화물 반도체막(227)으로서 In-Ga-Zn-O계 재료를 스퍼터링법으로 성막하는 경우, 바람직하게는 원자수비가 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3, 또는 3:1:4로 나타내지는 In-Ga-Zn-O 타깃을 사용한다. 상술한 원자수비를 갖는 In-Ga-Zn-O 타깃을 사용하여 산화물 반도체막(227)을 성막함으로써, 다결정 또는 CAAC-OS가 형성되기 쉬워진다.
또한, 산화물 반도체막(227)으로서 In-Sn-Zn-O계 재료를 스퍼터링법으로 성막하는 경우, 바람직하게는 원자수비가 In:Sn:Zn=1:1:1, 2:1:3, 1:2:2, 또는 20:45:35로 나타나는 In-Sn-Zn-O 타깃을 사용한다. 전술한 원자수비를 갖는 In-Sn-Zn-O 타깃을 사용하여 산화물 반도체막(227)을 성막함으로써, 다결정 또는 CAAC-OS가 형성되기 쉬워진다.
또한, 스퍼터링 가스는 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대하여 산소의 가스비를 높이는 것이 바람직하다. 또한, 스퍼터링 가스에는, 수소를 포함하는 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
스퍼터링법에 있어서, 플라즈마를 발생시키기 위한 전원 장치는, RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.
또한, 산화물 반도체막을 성막하는 처리실은, 누설 레이트를 1×10-10㎩?㎥/초 이하로 하는 것이 바람직하고, 그것에 의해 스퍼터링법으로 성막할 때, 막 내로의 불순물의 혼입을 저감할 수 있다.
또한, 산화물 반도체막을 성막하는 처리실의 배기는, 드라이 펌프 등의 저진공 펌프와, 스퍼터 이온 펌프, 터보 분자 펌프 및 크라이오 펌프 등의 고진공 펌프를 적절히 조합하여 행하면 된다. 터보 분자 펌프는 큰 크기의 분자의 배기가 우수한 한편, 수소나 물의 배기 능력이 낮다. 또한, 물의 배기 능력이 높은 크라이오 펌프 또는 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합하는 것이 유효해진다.
산화물 반도체막을 성막하는 처리실의 내측에 존재하는 흡착물은, 내벽에 흡착하고 있기 때문에 성막실의 압력에 영향을 미치지 않지만, 성막실을 배기했을 때의 가스 방출의 원인이 된다. 그로 인해, 누설 레이트와 배기 속도에 상관은 없지만, 배기 능력이 높은 펌프를 사용하여, 성막실에 존재하는 흡착물을 가능한 한 탈리하고, 미리 배기해 두는 것이 중요하다. 또한, 흡착물의 탈리를 재촉하기 위해서, 성막실을 베이킹해도 된다. 베이킹함으로써 흡착물의 탈리 속도를 10배 정도 올릴 수 있다. 베이킹은 100℃ 이상 450℃ 이하에서 행하면 된다. 이때, 불활성 가스를 도입하면서 흡착물의 제거를 행하면, 배기하는 것만으로는 탈리하기 어려운 물 등의 탈리 속도를 더욱 올릴 수 있다.
이와 같이 산화물 반도체막의 성막 공정에 있어서, 더욱 바람직하게는 산화 절연막의 성막 공정에 있어서, 처리실의 압력, 처리실의 누설 레이트 등에 있어서, 불순물의 혼입을 최대한 억제함으로써, 산화물 반도체막에 포함되는 수소를 포함하는 불순물의 혼입을 저감할 수 있다. 또한, 산화 절연막으로부터 산화물 반도체막으로의 수소 등의 불순물의 확산을 저감할 수 있다.
또한, 산화물 반도체막을 스퍼터링 장치로 성막하기 전에, 스퍼터링 장치에 더미 기판을 반입하여, 더미 기판 위에 산화물 반도체막을 성막하고, 타깃 표면, 또는 부착 방지판에 부착된 수소, 물을 제거하는 공정을 행해도 된다.
산화물 반도체에 포함되는 수소는, 금속 원자와 결합하는 산소와 반응하여 물이 됨과 함께, 산소가 탈리한 격자(또는 산소가 탈리한 부분)에는 결손이 형성되어버린다. 이 때문에, 산화물 반도체막의 성막 공정에 있어서, 수소를 포함하는 불순물을 매우 저감시킴으로써, 산화물 반도체막의 결손을 저감시킬 수 있다. 이 때문에, 불순물을 가능한 한 제거하고, 고순도화시킨 산화물 반도체막을 채널 영역으로 함으로써, 트랜지스터의 신뢰성을 높일 수 있다.
다음으로, 산화물 반도체막(227)으로부터 수소를 방출시킴과 함께, 절연막(225)에 포함되는 산소의 일부를, 산화물 반도체막과, 절연막(225) 및 산화물 반도체막의 계면 근방에 확산시킨다. 이 결과, 후에 형성되는 트랜지스터에 있어서, 수소 농도, 및 절연막(225)과의 계면 근방에 있어서의 산소 결손이 저감된 산화물 반도체막(228)을 형성할 수 있다(도 14c 참조).
상기 가열 처리 온도는 산화물 반도체막(227)으로부터 수소를 방출시킴과 함께, 절연막(225)에 포함되는 산소의 일부를 방출시키고, 나아가 산화물 반도체막(227)에 확산시키는 온도가 바람직하며, 대표적으로는, 150℃ 이상 기판 왜곡점 미만, 바람직하게는 250℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하로 한다.
또한, 상기 가열 처리는 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. RTA 장치를 사용함으로써 단시간에 한하여, 기판의 왜곡점 이상의 온도로 열처리를 행할 수 있다. 그로 인해, 산화물 반도체막으로부터의 수소의 방출 및 절연막(225)으로부터 산화물 반도체막으로의 산소 확산의 시간을 단축할 수 있다.
가열 처리는 불활성 가스 분위기에서 행할 수 있고, 대표적으로는 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스, 또는 질소 분위기에서 행하는 것이 바람직하다. 또한, 산소 분위기에서 행해도 된다. 처리 시간은 3분 내지 24시간으로 한다. 또는, 감압 분위기 또는 불활성 가스 분위기에서 가열 처리를 행한 후, 산소 분위기에서 가열 처리를 행해도 된다. 이것은, 감압 분위기 또는 불활성 분위기에서 가열 처리를 행하면, 산화물 반도체막(227) 중의 불순물 농도를 저감할 수 있지만, 동시에 산소 결손도 발생해버리기 때문이며, 이때 발생한 산소 결손을, 산화성 분위기에서의 가열 처리에 의해 저감할 수 있다.
산화물 반도체막(227)에 가열 처리를 행함으로써, 막 내의 불순물 준위를 매우 작게 할 수 있게 된다. 그 결과, 트랜지스터의 전계 효과 이동도를 후술하는 이상적인 전계 효과 이동도 가까이까지 높일 수 있게 된다.
다음으로, 산화물 반도체막(228)의 일부를 선택적으로 에칭하여, 산화물 반도체막(229)을 형성한다. 다음으로, 산화물 반도체막(229) 위에 스퍼터링법, CVD법 등에 의해 절연막(231)을 형성한다. 다음으로, 절연막(231) 위에 게이트 전극(233)을 형성한다(도 15a 참조).
절연막(231)은, 예를 들면 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn-O계 금속 산화물막 등을 사용하면 되고, 적층 또는 단층으로 형성한다. 또한, 절연막(231)은, 절연막(225)에 도시한 바와 같은, 가열에 의해 산소가 탈리하는 산화 절연막을 사용해도 된다. 절연막(231)에 가열에 의해 산소가 탈리하는 막을 사용함으로써 후의 가열 처리에 의해 산화물 반도체막(229)에 발생하는 산소 결손을 수복할 수 있고, 트랜지스터의 전기 특성의 열화를 억제할 수 있다.
또한, 절연막(231)으로서, 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄실리케이트(HfSixOyNz), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 사용함으로써 게이트 절연막의 두께를 얇게 해도 게이트 누설을 저감할 수 있다.
절연막(231)의 두께는 10nm 이상 300㎚ 이하, 보다 바람직하게는 5㎚ 이상 50㎚ 이하, 보다 바람직하게는 10㎚ 이상 30㎚ 이하로 하면 된다.
게이트 전극(233)은 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 금속 원소, 상술한 금속 원소를 성분으로 하는 합금, 또는 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 또는 복수 중에서 선택된 금속 원소를 사용해도 된다. 또한, 게이트 전극(233)은 단층 구조이어도, 2층 이상의 적층 구조이어도 된다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐 중에서 선택된 원소의 막, 또는 복수 조합한 합금막, 또는 질화막을 사용해도 된다.
또한, 게이트 전극(233)은 인듐주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐주석 산화물, 인듐아연 산화물, 산화 규소를 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
게이트 전극(233)은 인쇄법 또는 잉크젯법에 의해 형성된다. 또는, 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한 후, 상기 도전막의 일부를 선택적으로 에칭하여 형성된다.
또한, 게이트 전극(233)과 절연막(231) 사이에, 절연막(231)에 접하는 재료층으로서, 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, ZnN 등)을 형성하는 것이 바람직하다. 이들 막은 5eV, 바람직하게는 5.5eV 이상의 일함수를 갖고, 트랜지스터의 전기 특성의 임계값 전압을 플러스로 할 수 있으며, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다. 예를 들면, 질소를 포함하는 In-Ga-Zn-O막을 사용하는 경우, 적어도 산화물 반도체막(229)보다 높은 질소 농도, 구체적으로는 7원자％ 이상의 질소를 포함하는 In-Ga-Zn-O막을 사용한다.
그 후, 가열 처리를 행하는 것이 바람직하다. 상기 가열 처리에 의해, 절연막(225) 및 절연막(231)으로부터 산화물 반도체막(229)에 산소를 확산시켜서, 산화물 반도체막(229)에 포함되는 산소 결함을 보충하고, 산소 결함을 저감할 수 있다.
다음으로, 게이트 전극(233)을 마스크로 하여, 산화물 반도체막(229)에 도펀트를 첨가하는 처리를 행한다. 이 결과, 도 15b에 도시한 바와 같이, 게이트 전극(233)에 덮여, 도펀트가 첨가되지 않는 제1 영역(235a)과, 도펀트를 포함하는 한쌍의 제2 영역(235b, 235c)을 형성한다. 게이트 전극(233)을 마스크로 하여 도펀트를 첨가하기 때문에, 셀프얼라인으로 도펀트가 첨가되지 않는 제1 영역(235a), 및 도펀트를 포함하는 한쌍의 제2 영역(235b, 235c)을 형성할 수 있다. 또한, 게이트 전극(233)과 중첩하는 제1 영역(235a)은 채널 영역으로서 기능한다. 또한, 도펀트를 포함하는 한쌍의 제2 영역(235b, 235c)에 의해, 소스-드레인 내압을 높일 수 있다. 또한, 제1 영역(235a), 및 도펀트를 포함하는 한쌍의 제2 영역(235b, 235c)을 산화물 반도체막(235)으로 나타낸다.
산화물 반도체막(229)의 제1 영역(235a)은, 수소 농도를 5×1018atoms/㎤ 미만, 바람직하게는 1×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하, 더욱 바람직하게는 1×1016atoms/㎤ 이하로 하는 것이 바람직하다. 산화물 반도체 및 수소의 결합에 의해, 수소의 일부가 도너가 되고, 캐리어인 전자가 발생해버린다. 이 때문에, 산화물 반도체막(229)의 제1 영역(235a) 중의 수소 농도를 저감함으로써, 임계값 전압의 마이너스 시프트를 저감할 수 있다.
도펀트를 포함하는 한쌍의 제2 영역(235b, 235c)에 포함되는 도펀트의 농도는, 5×1018atoms/㎤ 이상 1×1022atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이상5×1019atoms/㎤ 미만으로 한다.
도펀트를 포함하는 한쌍의 제2 영역(235b, 235c)은 도펀트를 포함하기 때문에, 캐리어 밀도 또는 결함을 증가시킬 수 있다. 이 때문에, 도펀트를 포함하지 않는 제1 영역(235a)과 비교하여 도전성을 높일 수 있다. 또한, 도펀트 농도를 너무 증가시키면, 도펀트가 캐리어의 이동을 저해하게 되고, 도펀트를 포함하는 한쌍의 제2 영역(235b, 235c)의 도전성을 저하시키게 된다.
도펀트를 포함하는 한쌍의 제2 영역(235b, 235c)은, 도전율이 0.1S/㎝ 이상 1000S/㎝ 이하, 바람직하게는 10S/㎝ 이상 1000S/㎝ 이하로 하는 것이 바람직하다.
산화물 반도체막(229)에 있어서, 도펀트를 포함하는 한쌍의 제2 영역(235b, 235c)을 가짐으로써, 채널 영역으로서 기능하는 제1 영역(235a)의 단부에 가해지는 전계를 완화시킬 수 있다. 이 때문에, 트랜지스터의 단채널 효과를 억제할 수 있다.
산화물 반도체막(229)에 도펀트를 첨가하는 방법으로서, 이온 도핑법 또는 이온 임플랜테이션법을 사용할 수 있다. 또한, 첨가하는 도펀트로서는 붕소, 질소, 인, 및 비소 중 적어도 1개 이상이 있다. 또는, 도펀트로서는 헬륨, 네온, 아르곤, 크립톤, 및 크세논 중 적어도 1개 이상이 있다. 또는, 도펀트로서는 수소가 있다. 또한, 도펀트로서 붕소, 질소, 인, 및 비소 중 하나 이상과, 헬륨, 네온, 아르곤, 크립톤, 및 크세논 중 하나 이상과 수소를 적절히 조합해도 된다.
또한, 산화물 반도체막(229)으로의 도펀트의 첨가는, 산화물 반도체막(229)을 덮어, 절연막 등이 형성되어 있는 상태를 나타냈지만, 산화물 반도체막(229)이 노출되고 있는 상태에서 도펀트의 첨가를 행해도 된다.
또한, 상기 도펀트의 첨가는 이온 도핑법 또는 이온 임플랜테이션법 등에 의해 주입하는 것 이외의 방법으로도 행할 수 있다. 예를 들면, 첨가하는 원소를 포함하는 가스 분위기에서 플라즈마를 발생시켜서, 피 첨가물에 대하여 플라즈마 처리를 행함으로써, 도펀트를 첨가할 수 있다. 상기 플라즈마를 발생시키는 장치로는, 건식 에칭 장치나 CVD 장치 등을 사용할 수 있다.
이 후, 가열 처리를 행해도 된다. 상기 가열 처리의 온도는, 대표적으로 150℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 325℃ 이하로 한다. 또는, 250℃부터 325℃까지 서서히 온도 상승시키면서 가열해도 된다.
상기 가열 처리에 의해, 도펀트를 포함하는 한쌍의 제2 영역(235b, 235c)의 저항을 저감할 수 있다. 또한, 상기 가열 처리에 있어서, 도펀트를 포함하는 한쌍의 제2 영역(235b, 235c)은, 결정 상태이어도 비정질 상태이어도 된다.
다음으로, 도 15c에 도시한 바와 같이, 게이트 전극(233)의 측면에 사이드 월 절연막(237), 및 게이트 절연막(239), 및 전극(241a, 241b)을 형성한다.
사이드 월 절연막(237)은, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용하면 되고, 적층 또는 단층으로 형성한다. 또한, 사이드 월 절연막(237)으로서, 절연막(225)과 마찬가지로, 가열에 의해 산소의 일부가 탈리한 산화 절연막을 사용하여 형성해도 된다.
여기서, 사이드 월 절연막(237)의 형성 방법에 대하여 설명한다.
우선, 절연막(231) 및 게이트 전극(233) 위에, 나중에 사이드 월 절연막(237)으로 되는 절연막을 형성한다. 절연막은 스퍼터링법, CVD법 등에 의해 형성한다. 또한, 상기 절연막의 두께는 특별히 한정되지 않지만, 게이트 전극(233)의 형상에 따른 피복성을 고려하여, 적절히 선택하면 된다.
다음으로, 절연막을 에칭함으로써 사이드 월 절연막(237)을 형성한다. 상기 에칭은 이방성이 높은 에칭이며, 사이드 월 절연막(237)은 절연막에 이방성이 높은 에칭 공정을 행함으로써 셀프 얼라인으로 형성할 수 있다.
또한, 도펀트를 포함하는 한쌍의 제2 영역(235b, 235c)의 폭은 사이드 월 절연막(237)의 폭에 대응하고, 또한 사이드 월 절연막(237)의 폭은 게이트 전극(233)의 두께에도 대응하므로, 제2 영역(235b, 235c)의 범위가 원하는 범위가 되도록, 게이트 전극(233)의 두께를 정하면 된다.
또한, 사이드 월 절연막(237)의 형성 공정과 함께, 이방성이 높은 에칭을 사용하여 절연막(251)을 에칭하여, 산화물 반도체막(229)을 노출시킴으로써, 게이트 절연막(239)을 형성할 수 있다.
한쌍의 전극(241a, 241b)은 배선(223a ~ 223c)과 마찬가지의 재료를 적절히 사용하여 형성할 수 있다. 또한, 한쌍의 전극(241a, 241b)은 배선으로서도 기능시켜도 된다.
한쌍의 전극(241a, 241b)은 인쇄법 또는 잉크젯법을 사용하여 형성된다. 또는, 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한 후, 상기 도전막의 일부를 선택적으로 에칭하여, 한쌍의 전극(241a, 241b)을 형성한다.
한쌍의 전극(241a, 241b)은 사이드 월 절연막(237) 및 게이트 절연막(239)의 측면과 접하도록 형성되는 것이 바람직하다. 즉, 트랜지스터의 한쌍의 전극(241a, 241b)의 단부가 사이드 월 절연막(237) 위에 위치하고, 산화물 반도체막(229)에 있어서, 도펀트를 포함하는 한쌍의 제2 영역(235b, 235c)의 노출부를 모두 덮고 있는 것이 바람직하다. 이 결과, 도펀트가 포함되는 한쌍의 제2 영역(235b, 235c)에 있어서, 한쌍의 전극(241a, 241b)과 접하는 영역이 소스 영역 및 드레인 영역으로서 기능함과 함께, 사이드 월 절연막(237) 및 게이트 절연막(239)과 겹치는 영역에 의해, 소스-드레인 내압을 높일 수 있다. 또한, 사이드 월 절연막(237)의 길이에 의해 소스-드레인 사이의 거리를 제어할 수 있기 때문에, 산화물 반도체막(229)과 접하는 한쌍의 전극(241a, 241b)의 채널측의 단부를 마스크를 사용하지 않고 형성시킬 수 있다. 또한, 마스크를 사용하지 않기 때문에, 복수의 트랜지스터에 있어서의 가공 편차를 저감할 수 있다.
이상의 공정에 의해, 제2 스위치(161)로서 기능하는 산화물 반도체막을 갖는 트랜지스터를 제작할 수 있다.
다음으로, 도 16a에 도시한 바와 같이, 스퍼터링법, CVD법, 도포법, 인쇄법 등에 의해, 절연막(243) 및 절연막(245)을 형성한다.
절연막(243, 245)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용하면 되고, 적층 또는 단층으로 형성한다. 또한, 절연막(245)으로서, 외부로의 산소의 확산을 방지하는 절연막을 사용함으로써 절연막(243)으로부터 탈리하는 산소를 산화물 반도체막에 공급할 수 있다. 외부로의 산소의 확산을 방지하는 절연막의 대표예로는 산화 알루미늄, 산화질화 알루미늄 등이 있다. 또한, 절연막(245)으로서, 외부로부터의 수소의 확산을 방지하는 절연막을 사용함으로써 외부로부터 산화물 반도체막으로의 수소의 확산을 저감하는 것이 가능하며, 산화물 반도체막의 결손을 저감할 수 있다. 외부로부터의 수소의 확산을 방지하는 절연막의 대표예로는 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등이 있다. 또한, 절연막(243)으로서, 절연막(225)과 마찬가지로, 가열에 의해 산소의 일부가 탈리하는 산화 절연막과, 외부로의 산소의 확산을 방지하는 절연막과, 산화 절연막의 3층 구조로 함으로써, 효율적으로 산화물 반도체막으로 산소를 확산함과 함께, 외부로의 산소의 탈리를 억제하는 것이 가능하며, 온도 및 습도가 높은 상태에서도, 트랜지스터의 특성의 변동을 저감할 수 있다.
이상의 공정에 의해, 산화물 반도체막을 갖는 트랜지스터를 제작할 수 있다.
다음으로, 절연막(215, 217, 221e, 243, 245)의 각각 일부를 선택적으로 에칭하여, 개구부를 형성함과 함께, 게이트 전극(209) 및 한쌍의 전극중 하나의 각각 일부를 노출시킨다. 다음으로, 개구부에 도전막을 형성한 후, 상기 도전막의 일부를 선택적으로 에칭하여, 배선(249)을 형성한다. 배선(249)은 콘택트 플러그(219a ~ 219d)에 나타내는 재료를 적절히 사용할 수 있다.
이상의 공정에 의해, 산화물 반도체막을 갖는 제1 트랜지스터(101)의 소스 및 드레인 중 다른 하나와, n형인 제8 트랜지스터(108)의 게이트를 접속할 수 있다.
기억 장치를 구성하는 기억 소자에 있어서, 반도체 기판 또는 절연성 기판 위에 형성된 반도체막을 사용한 트랜지스터 위에 산화물 반도체막에 채널 영역을 갖는 트랜지스터를 적층할 수 있다. 이 결과, 기억 장치의 고집적화가 가능하다.
본 실시 형태는 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
[실시 형태 4]
본 실시 형태에서는 실시 형태 3에 나타내는 산화물 반도체막(229)에 CAAC-OS를 사용하여 형성하는 방법에 대해서 설명한다.
CAAC-OS를 사용하여 산화물 반도체막(229)을 형성하는 제1 방법에 대해서, 이하에 설명한다.
CAAC-OS를 사용하여 산화물 반도체막(229)을 형성하는 방법은 실시 형태 3의 도 14b에 도시하는 산화물 반도체막(227)으로 되는 산화물 반도체막의 방법에 있어서, 스퍼터링법을 사용하는 경우, 기판 온도를 150℃ 이상 450℃ 이하, 바람직하게는 200℃ 이상 350℃ 이하로 함으로써, 산화물 반도체막 내로의 수소, 물 등의 혼입을 저감하면서, CAAC-OS를 형성할 수 있다.
상기 형성 방법에 의해 CAAC-OS를 사용하여 산화물 반도체막을 형성한 후에 가열함으로써, 산화물 반도체막(227)으로부터 수소, 물 등을 더 방출시킴과 함께, 절연막(225)에 포함되는 산소의 일부를 산화물 반도체막(227)과, 절연막(225) 및 산화물 반도체막(227)의 계면 근방으로 확산시킬 수 있음과 함께, 상기 가열 처리에 의해, 보다 결정성이 높은 CAAC-OS를 갖는 산화물 반도체막(228)을 형성할 수 있다. 그 후, 산화물 반도체막(228)의 일부를 선택적으로 에칭함으로써, 산화물 반도체막(229)을 형성할 수 있다.
다음으로, CAAC-OS를 사용하여 산화물 반도체막(229)을 형성하는 제2 방법에 대해서, 이하에 설명한다.
절연막(225) 위에 제1 산화물 반도체막을 형성한다. 제1 산화물 반도체막은 1원자층 이상 10nm 이하, 바람직하게는 2nm 이상 5nm 이하로 한다.
제1 산화물 반도체막은 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 550℃ 이하, 더욱 바람직하게는 200℃ 이상 500℃ 이하로 하고, 산소 가스 분위기에서 성막한다. 이에 의해, 성막 시의 기판 가열 온도가 높을수록, 얻어지는 산화물 반도체막의 불순물 농도는 낮아진다. 또한, 형성한 제1 산화물 반도체막 내에 포함되는 수소, 물 등의 불순물의 혼입을 저감시킬 수 있다. 또한, 산화물 반도체막 내의 원자 배열이 정돈되고, 고밀도화되고, 다결정 또는 CAAC-OS가 형성되기 쉬워진다. 또한, 산소 가스 분위기에서 성막하는 것으로도, 희가스 등의 여분의 원자가 포함되지 않기 때문에, 다결정 또는 CAAC-OS가 형성되기 쉬워진다. 단, 산소 가스와 희가스의 혼합 분위기로 해도 되며, 그 경우에는 산소 가스의 비율은 30 체적％ 이상, 바람직하게는 50 체적％ 이상, 더욱 바람직하게는 80 체적％ 이상으로 한다. 또한, 산화물 반도체막은 얇을수록, 트랜지스터의 단채널 효과가 저감된다. 단, 너무 얇게 하면 계면 산란의 영향이 강해져, 전계 효과 이동도의 저하가 일어나는 경우가 있다.
또한, 제1 산화물 반도체막의 형성 후, 제1 가열 처리를 행해도 된다. 상기 제1 가열 처리에 의해, 제1 산화물 반도체막으로부터, 수소, 물 등을 더 탈리시킬 수 있고, 또한 결정성도 향상시킬 수 있다. 상기 제1 가열 처리를 행함으로써, 배향성이 높은 CAAC-OS를 형성할 수 있다. 또한, 상기 제1 가열 처리는 200℃ 이상 기판의 왜곡점 미만, 바람직하게는 250℃ 이상 450℃ 이하로 한다.
또한 상기 제1 가열 처리는 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. RTA를 사용함으로써 단시간에 한하여, 기판의 왜곡점 이상의 온도에서 열 처리를 행할 수 있다. 그로 인해, 비정질 영역에 대하여 결정 영역의 비율이 큰 산화물 반도체막을 형성하기 위한 시간을 단축할 수 있다.
상기 제1 가열 처리는 불활성 가스 분위기에서 행할 수 있고, 대표적으로는 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스, 또는 질소 분위기로 행하는 것이 바람직하다. 또한, 산소 분위기 및 감압 분위기에서 행해도 된다. 처리 시간은 3분 내지 24시간으로 한다. 처리 시간을 길게 할수록 비정질 영역에 대하여 결정 영역의 비율이 큰 산화물 반도체막을 형성할 수 있지만, 24시간을 초과하는 열 처리는 생산성의 저하를 초래하기 때문에 바람직하지 않다.
다음으로, 제1 산화물 반도체막 위에 제2 산화물 반도체막을 성막한다. 제2 산화물 반도체막은 제1 산화물 반도체막과 마찬가지의 방법으로 성막할 수 있다.
제2 산화물 반도체막을 성막할 때, 기판 가열하면서 성막함으로써, 제1 산화물 반도체막을 종결정으로서, 제2 산화물 반도체막을 결정화시킬 수 있다. 이때, 제1 산화물 반도체막과 제2 산화물 반도체막이 동일한 원소로 구성되는 것을 호모 성장이라고 한다. 또는, 제1 산화물 반도체막과 제2 산화물 반도체막이 적어도 1종 이상 다른 원소로 구성되는 것을 헤테로 성장이라고 한다.
또한, 제2 산화물 반도체막을 성막한 후, 제2 가열 처리를 행해도 된다. 제2 가열 처리는 제1 가열 처리와 마찬가지의 방법으로 행하면 된다. 제2 가열 처리를 행함으로써, 비정질 영역에 대하여 결정 영역의 비율이 큰 산화물 반도체막으로 할 수 있다. 또는, 제2 가열 처리를 행함으로써, 제1 산화물 반도체막을 종결정으로서, 제2 산화물 반도체막을 결정화시킬 수 있다.
이상의 방법에 의해, 산화물 반도체막 내로의 수소, 물 등 등의 혼입을 저감하면서, CAAC-OS로 이루어지는 산화물 반도체막(227)을 형성한 후의 가열 처리에 의해, 산화물 반도체막(227)으로부터 수소, 물 등을 더 방출시킴과 함께, 절연막(225)에 포함되는 산소의 일부를 산화물 반도체막(227)과, 절연막(225) 및 산화물 반도체막(227)의 계면 근방으로 확산시킬 수 있음과 함께, 상기 가열 처리에 의해, 보다 결정성이 높은 CAAC-OS를 갖는 산화물 반도체막(228)을 형성할 수 있다.그 후, 산화물 반도체막(228)의 일부를 선택적으로 에칭하여, 산화물 반도체막(229)을 형성할 수 있다.
산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 됨과 함께, 산소가 탈리한 격자(또는 산소가 탈리한 부분)에는 결손이 형성되어버린다. 이 때문에, 산화물 반도체막의 성막 공정에 있어서, 불순물을 매우 저감시킴으로써, 산화물 반도체막의 결손을 저감하는 것이 가능하다. 이 때문에, 불순물을 가능한 한 제거하고, 고순도화시킨 CAAC-OS로 이루어지는 산화물 반도체막을 채널 영역으로 함으로써, 트랜지스터에 대한 광 조사나 BT(Bias Temperature) 스트레스 시험 전후에서의 임계값 전압의 변화량이 적기 때문에, 안정된 전기적 특성을 가질 수 있다.
본 실시 형태는 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
[실시 형태 5]
본 실시 형태에서는 산화물 반도체막을 사용하여 채널 영역이 형성되는 트랜지스터의 전계 효과 이동도에 대하여 설명한다.
산화물 반도체에 한하지 않고, 실제로 측정되는 트랜지스터의 전계 효과 이동도는 다양한 이유에 의해 본래의 전계 효과 이동도보다도 낮아진다. 전계 효과 이동도를 저하시키는 요인으로는 반도체 내부의 결함이나 반도체와 절연막과의 계면의 결함이 있지만, 레빈슨 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ라고 하여 반도체 중에 어떤 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 전계 효과 이동도 μ는 이하의 수학식 2로 표현된다.
Figure pat00003
여기서, E는 포텐셜 장벽의 높이이며, k가 볼츠만 상수, T는 절대 온도이다. 또한, 포텐셜 장벽이 결함에서 유래한다고 가정하면, 레빈슨 모델에서는 포텐셜 장벽의 높이 E는 이하의 수학식 3으로 표현된다.
Figure pat00004
여기서, e는 전기소량, N은 채널 내의 단위 면적당의 평균 결함 밀도, ε은 반도체의 유전률, n은 단위 면적당의 채널에 포함되는 캐리어수, Cox는 단위 면적당의 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30nm 이하인 반도체막이면, 채널의 두께는 반도체막의 두께와 동일하게 해도 상관없다. 선형 영역에 있어서의 드레인 전류 Id는 이하의 수학식 4가 된다.
Figure pat00005
여기서, L은 채널 길이, W는 채널 폭이며, 여기에서는 L=W=10㎛이다. 또한, Vd는 드레인 전압이다. 상기 수학식의 양변을 Vg로 나누고, 또한 양변의 대수를 취하면, 드레인 전류 Id는 이하의 수학식 5와 같이 된다.
Figure pat00006
수학식 5의 우변은 Vg의 함수이다. 이 수학식으로부터 알 수 있는 바와 같이, 종축을 ln(Id/Vg), 횡축을 1/Vg로 하여 실측값을 플롯하여 얻어지는 그래프의 직선의 기울기로부터 결함 밀도 N이 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터 결함 밀도를 평가할 수 있다. 산화물 반도체로는 인듐(In), 주석(Sn), 아연(Zn)의 비율이 In:Sn:Zn=1:1:1인 것에서는 결함 밀도 N은 1×1012/㎠ 정도이다.
이와 같이 하여 구한 결함 밀도 등을 바탕으로 수학식 2 및 수학식 3으로부터 μ0=120㎠/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물에서 측정되는 전계 효과 이동도는 40㎠/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막과의 계면의 결함이 없는 산화물 반도체의 전계 효과 이동도 μ0은 120㎠/Vs가 된다고 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연막과의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연막 계면으로부터 x만큼 이격된 장소에 있어서의 전계 효과 이동도 μ1은 이하의 수학식 6으로 표현된다.
Figure pat00007
여기서, D는 게이트 방향의 전계, B, G는 상수이다. B 및 G는 실제의 측정 결과로부터 구할 수 있고, 상기한 측정 결과로부터는 B=4.75×107cm/s, G=10nm(계면 산란이 미치는 깊이)이다. D가 증가(즉, 게이트 전압이 높아짐)하면 수학식 6의 제2항이 증가하기 때문에, 전계 효과 이동도 μ1은 저하되는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 전계 효과 이동도 μ2를 계산한 결과를 도 21에 도시하였다. 또한, 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, 센타우루스 디바이스를 사용하고, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전율, 두께를 각각 2.8 전자 볼트, 4.7 전자 볼트, 15, 15nm로 하였다. 이들 값은 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일함수를 각각 5.5 전자 볼트, 4.6 전자 볼트, 4.6 전자 볼트로 하였다. 또한, 게이트 절연막의 두께는 100nm, 비유전율은4.1로 하였다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압 Vd는 0.1V이다.
도 21에서 도시한 바와 같이, 게이트 전압 1V 강에서 전계 효과 이동도 100㎠/Vs 이상의 피크를 이루지만, 게이트 전압이 더욱 높아지면, 계면 산란이 커져, 전계 효과 이동도가 저하된다. 또한, 계면 산란을 저감하기 위해서는 반도체막 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 전계 효과 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작했을 경우의 특성을 계산한 결과를 도 22a 내지 도 24c에 도시하였다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 25a 및 도 25b에 도시하였다. 도 25a 및 도 25b에 도시하는 트랜지스터는 산화물 반도체막에 n형의 불순물 반도체 영역(1103a) 및 불순물 반도체 영역(1103c)을 갖는다. 불순물 반도체 영역(1103a) 및 불순물 반도체 영역(1103c)의 저항률은 2×10-3Ωcm로 한다.
도 25a에 도시하는 트랜지스터는 하지 절연막(1101), 및 하지 절연막(1101)에 매립되도록 형성된 산화 알루미늄으로 이루어지는 매립 절연물(1102)의 위에 형성된다. 트랜지스터는 불순물 반도체 영역(1103a), 불순물 반도체 영역(1103c)과, 그들 사이에 끼워져서 채널 형성 영역이 되는 진성의 반도체 영역(1103b)과, 게이트 전극(1105)을 갖는다. 게이트 전극(1105)의 폭(즉, 채널 길이)을 33nm로 한다.
게이트 전극(1105)과 반도체 영역(1103b) 사이에는 게이트 절연막(1104)을 갖고, 게이트 전극(1105)의 양측면에는 사이드 월 절연막(1106a) 및 사이드 월 절연막(1106b), 게이트 전극(1105)의 상부에는 게이트 전극(1105)과 다른 배선과의 단락을 방지하기 위한 절연물(1107)을 갖는다. 사이드 월 절연막의 폭은 5nm로 한다. 또한, 불순물 반도체 영역(1103a) 및 불순물 반도체 영역(1103c)에 접하여, 소스 전극(1108a) 및 드레인 전극(1108b)을 갖는다. 또한, 이 트랜지스터에 있어서의 채널 폭을 40nm로 한다.
도 25b에 도시하는 트랜지스터는 하지 절연막(1101), 및 산화 알루미늄으로 이루어지는 매립 절연물(1102)의 위에 형성되고, 불순물 반도체 영역(1103a), 불순물 반도체 영역(1103c)과, 그들 사이에 끼워져 있는 진성의 반도체 영역(1103b)과, 폭 33nm인 게이트 전극(1105)과 게이트 절연막(1104)과 사이드 월 절연막(1106a) 및 사이드 월 절연막(1106b)과 절연물(1107)과 소스 전극(1108a) 및 드레인 전극(1108b)을 갖는 점에서 도 25a에 도시하는 트랜지스터와 같다.
도 25a에 도시하는 트랜지스터와 도 25b에 도시하는 트랜지스터의 차이점은 사이드 월 절연막(1106a) 및 사이드 월 절연막(1106b) 아래의 반도체 영역의 도전형이다. 도 25a에 도시하는 트랜지스터에서는 사이드 월 절연막(1106a) 및 사이드 월 절연막(1106b) 아래의 반도체 영역은 n형의 불순물 반도체 영역(1103a) 및 불순물 반도체 영역(1103c)이지만, 도 25b에 도시하는 트랜지스터에서는 진성의 반도체 영역(1103b)이다. 즉, 불순물 반도체 영역(1103a)(불순물 반도체 영역(1103c))과 게이트 전극(1105)이 Loff만큼 겹치지 않는 영역이 생겨나 있다. 이 영역을 오프셋 영역이라고 하고, 그의 폭 Loff를 오프셋 길이라고 한다. 도면에서 명백해진 바와 같이, 오프셋 길이는 사이드 월 절연막(1106a)(사이드 월 절연막(1106b))의 폭과 같다.
그 밖의 계산에 사용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, 센타우루스 디바이스를 사용하였다. 도 22a 내지 도 22c는 도 25a에 도시하는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 전계 효과 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 전계 효과 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 22a는 게이트 절연막의 두께를 15nm로 한 것이며, 도 22b는 게이트 절연막의 두께를 10nm로 한 것이며, 도 22c는 게이트 절연막의 두께를 5nm로 한 것이다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하된다. 한편, 전계 효과 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 두드러진 변화가 없다. 게이트 전압 1V 전후에서, 10μA를 초과하는 것으로 나타났다. 즉, LSI에서 요구되는 온 전류의 값을 만족시킬 수 있다.
도 23a 내지 도 23c은 도 25b에 도시하는 구조의 트랜지스터이고, 오프셋 길이 Loff를 5nm로 한 것의 드레인 전류 Id(실선) 및 전계 효과 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 +1V로 하고, 전계 효과 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 23a는 게이트 절연막의 두께를 15nm로 한 것이며, 도 23b는 게이트 절연막의 두께를 10nm로 한 것이며, 도 23c는 게이트 절연막의 두께를 5nm로 한 것이다.
또한, 도 24a 내지 도 24c는 도 25b에 도시하는 구조의 트랜지스터이고, 오프셋 길이 Loff를 15nm로 한 것의 드레인 전류 Id(실선) 및 전계 효과 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류 Id 는 드레인 전압을 +1V로 하고, 전계 효과 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 24a는 게이트 절연막의 두께를 15nm로 한 것이며, 도 24b는 10nm로 한 것이며, 도 24c는 5nm로 한 것이다.
모두 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하되는 한편, 전계 효과 이동도 μ의 피크값이나 온 전류에는 두드러진 변화가 없다.
또한, 전계 효과 이동도 μ의 피크는 도 22a 내지 도 22c에서는 80㎠/Vs 정도이지만, 도 23a 내지 도 23c에서는 60㎠/Vs 정도, 도 24a 내지 도 24c에서는 40㎠/Vs로, 오프셋 길이 Loff가 증가할수록 저하된다. 또한, 오프 전류도 마찬가지인 경향이 있다. 한편, 온 전류는 오프셋 길이 Loff의 증가에 따라 감소하지만, 오프 전류의 저하에 비교하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후에서, 10μA를 초과하는 것으로 나타났다. 즉, LSI에서 요구되는 온 전류의 값을 만족시킬 수 있다.
<실시예 1>
본 실시예에서는 산화물 반도체로서 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 영역에 사용한 트랜지스터의 전기 특성 및 신뢰성에 대하여 설명한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는 상기 산화물 반도체를 형성할 때에 기판을 가열하여 성막하는 것, 또는 산화물 반도체막을 형성한 후에 열 처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분이라 함은 조성비로 5atomic％ 이상 포함되는 원소를 말한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막 시 또는 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능해진다. 또한, 트랜지스터의 임계값 전압을 플러스 시프트시켜, 노멀리 오프화시키는 것이 가능해진다.
예를 들면, 도 26a 내지 도 26c는 In, Sn, Zn을 주성분으로 하고, 채널 길이 L이 3㎛, 채널 폭 W가 10㎛인 산화물 반도체막과, 두께 100nm인 게이트 절연막을 사용한 트랜지스터의 특성이다. 또한, Vds는 10V로 하였다.
도 26a는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 이때 전계 효과 이동도는 18.8㎠/Vs가 얻어지고 있다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능해진다. 도 26b는 기판을 200℃로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 나타내는데, 전계 효과 이동도는 32.2㎠/Vs가 얻어지고 있다.
전계 효과 이동도는 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열 처리를 함으로써, 더 높일 수 있다. 도 26c는 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열 처리를 했을 때의 트랜지스터 특성을 나타낸다. 이때 전계 효과 이동도는 34.5㎠/Vs가 얻어지고 있다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 내의 물이 산화물 반도체막 내로 도입되는 것을 저감하는 효과를 기대할 수 있다. 또한, 성막 후에 열 처리를 함으로써도, 산화물 반도체막으로부터 수소나 수산기 또는 물을 방출시켜 제거할 수 있고, 상기와 같이 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은 탈수화?탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자 사이 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이와 같이 고순도화된 비단결정 산화물 반도체는 이상적으로는 100㎠/Vs를 초과하는 전계 효과 이동도를 실현하는 것도 가능하게 될 것으로 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 열 처리에 의해 상기 산화물 반도체에 포함되는 수소나 수산기 또는 물을 방출시키고, 그 열 처리와 동시에 또는 그 후의 열 처리에 의해 산화물 반도체를 결정화시켜도 된다. 이러한 결정화 또는 재결정화 처리에 의해 결정성이 양호한 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및/또는 성막 후에 열 처리하는 것의 효과는 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리 오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는 임계값 전압이 마이너스 시프트해버리는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 사용한 경우, 이 임계값 전압의 마이너스 시프트화는 해소된다. 즉, 임계값 전압은 트랜지스터가 노멀리 오프가 되는 방향으로 움직이고, 이러한 경향은 도 26a와 도 26b의 대비로부터도 확인할 수 있다.
또한, 임계값 전압은 In, Sn 및 Zn의 비율을 바꿈으로써도 제어하는 것이 가능하여, 조성비로서 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리 오프화를 기대할 수 있다. 또한, 타깃의 조성비를 In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 또는 열 처리 온도는 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이며, 보다 고온에서 성막하거나 또는 열 처리함으로써 트랜지스터의 노멀리 오프화를 도모하는 것이 가능해진다.
또한, 의도적으로 기판을 가열한 성막 및/또는 성막 후에 열 처리를 함으로써, 게이트 바이어스?스트레스에 대한 안정성을 높일 수 있다. 예를 들면, 2MV/cm, 150℃, 1시간 인가의 조건에 있어서, 드리프트가 각각 ±1.5V 미만, 바람직하게는 1.0V 미만을 얻을 수 있다.
실제로, 산화물 반도체막 성막 후에 가열 처리를 행하지 않은 시료 1과, 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대하여 BT(Bias Temperature) 스트레스 시험을 행하였다.
우선 기판 온도를 25℃로 하고, Vds를 10V로 하여, 트랜지스터의 Vgs-Ids 특성의 측정을 행하였다. 또한, Vds는 드레인 전압(드레인과 소스의 전위차)을 나타낸다. 다음으로, 기판 온도를 150℃로 하고, Vds를 0.1V로 하였다. 다음으로, 게이트 절연막에 인가되는 전계 강도가 2MV/cm가 되도록 Vgs에 20V를 인가하여, 그대로 1시간 유지하였다. 다음으로, Vgs를 0V로 하였다. 다음으로, 기판 온도를 25℃로 하고, Vds를 10V로 하여, 트랜지스터의 Vgs-Ids 측정을 행하였다. 이것을 플러스 BT 스트레스 시험이라 칭한다.
마찬가지로, 우선 기판 온도를 25℃로 하고, Vds를 10V로 하여, 트랜지스터의 Vgs-Ids 특성의 측정을 행하였다. 다음으로, 기판 온도를 150℃로 하고, Vds를 0.1V로 하였다. 다음으로, 게이트 절연막에 인가되는 전계 강도가 -2MV/cm가 되도록 Vgs에 -20V를 인가하여, 그대로 1시간 유지하였다. 다음으로, Vgs를 0V로 하였다. 다음으로, 기판 온도를 25℃로 하고, Vds를 10V로 하여, 트랜지스터의 Vgs-Ids 측정을 행하였다. 이것을 마이너스 BT 스트레스 시험이라 칭한다.
시료 1의 플러스 BT 스트레스 시험의 결과를 도 27a에, 마이너스 BT 스트레스 시험의 결과를 도 27b에 도시하였다. 또한, 시료 2의 플러스 BT 스트레스 시험의 결과를 도 28a에, 마이너스 BT 스트레스 시험의 결과를 도 28b에 도시하였다.
시료 1의 플러스 BT 스트레스 시험 및 마이너스 BT 스트레스 시험에 의한 임계값 전압의 변동은 각각 1.80V 및 -0.42V이었다. 또한, 시료 2의 플러스 BT 스트레스 시험 및 마이너스 BT 스트레스 시험에 의한 임계값 전압의 변동은 각각 0.79V 및 0.76V이었다. 시료 1 및 시료 2 모두, BT 스트레스 시험 전후에 있어서의 임계값 전압의 변동이 작고, 신뢰성이 높은 것을 알 수 있었다.
열 처리는 산소 분위기 중에서 행할 수 있지만, 우선 질소 또는 불활성 가스, 또는 감압하에서 열 처리를 행하고나서 산소를 포함하는 분위기 중에서 열 처리를 행해도 된다. 최초에 탈수화?탈수소화를 행하고나서 산소를 산화물 반도체에 가함으로써, 열 처리의 효과를 보다 높일 수 있다. 또한, 나중에 산소를 가하는데 있어서는 산소 이온을 전계에서 가속하여 산화물 반도체막에 주입하는 방법을 적용해도 된다.
산화물 반도체 중 및 적층되는 막과의 계면에는 산소 결손에 의한 결함이 생성되기 쉽지만, 이러한 열 처리에 의해 산화물 반도체 중에 산소를 과잉으로 포함시킴으로써, 정상적으로 생성되는 산소 결손을 과잉된 산소에 의해 보상하는 것이 가능해진다. 과잉 산소는 주로 격자 사이에 존재하는 산소이며, 그 산소 농도는 1×1016/㎤ 이상 2×1020/㎤ 이하로 하면, 결정에 왜곡 등을 부여하지 않고 산화물 반도체 중에 포함시킬 수 있다.
또한, 열 처리에 의해 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들면, 조성비 In:Sn:Zn=1:1:1의 타깃을 사용하여, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은 X선 회절(XRD: X-Ray Diffraction)에서 할로 패턴이 관측된다. 이 성막된 산화물 반도체막을 열 처리함으로써 결정화시킬 수 있다. 열 처리 온도는 임의이지만, 예를 들면 650℃의 열 처리를 행함으로써, X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로, In-Sn-Zn-O막의 XRD 분석을 행하였다. XRD 분석에는 브루커 AXS사제 X선 회절 장치 D8 ADVANCE를 사용하고, Out-of-Plane법으로 측정하였다.
XRD 분석을 행한 시료로서, 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리 완료된 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 성막하였다.
In-Sn-Zn-O막은 스퍼터링 장치를 사용하여, 산소 분위기에서 전력을 100W(DC)로서 성막하였다. 타깃은 In:Sn:Zn=1:1:1[원자수비]인 In-Sn-Zn-O 타깃을 사용하였다. 또한, 성막 시의 기판 가열 온도는 200℃로 하였다. 이와 같이 하여 제작한 시료를 시료 A라 하였다.
다음으로, 시료 A와 마찬가지의 방법으로 제작한 시료에 대하여 가열 처리를 650℃의 온도에서 행하였다. 가열 처리는 처음에 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 1시간 더 가열 처리를 행하였다. 이와 같이 하여 제작한 시료를 시료 B라 하였다.
도 29에 시료 A 및 시료 B의 XRD 스펙트럼을 나타내었다. 시료 A에서는 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는 2θ가 35deg 근방 및 37deg 내지 38deg에서 결정 유래의 피크가 관측되었다.
이와 같이, In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막 시에 의도적으로 가열하는 것 및/또는 성막 후에 열 처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열 처리는 산화물 반도체에 있어서 악성의 불순물인 수소, 수산기, 물 등을 막 내에 포함시키지 않도록 하는 것, 또는 막 내로부터 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있고, 그로 인해 트랜지스터의 노멀리 오프화를 도모할 수 있고, 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는 채널 폭 1㎛당의 전류값을 나타낸다.
도 30에 트랜지스터의 오프 전류와 측정 시의 기판 온도(절대 온도)의 역수의 관계를 나타내었다. 여기에서는 간단히 하기 위하여 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 횡축으로 하고 있다.
구체적으로는 도 30에 도시한 바와 같이, 기판 온도 T가 125℃인 경우에는 1aA/㎛(1×10-18A/㎛) 이하, 85℃인 경우에는 100zA/㎛(1×10-19A/㎛) 이하, 실온(27℃)인 경우에는 1zA/㎛(1×10-21A/㎛) 이하로 할 수 있다. 바람직하게는 125℃에 있어서 0.1aA/㎛(1×10-19A/㎛) 이하로, 85℃에 있어서 10zA/㎛(1×10-20A/㎛) 이하로, 실온에 있어서 0.1zA/㎛(1×10-22A/㎛) 이하로 할 수 있다. 이들 오프 전류값은 Si를 반도체막으로서 사용한 트랜지스터에 비하여, 매우 낮은 것인 것은 명확하다.
무엇보다, 산화물 반도체막의 성막 시에 수소, 물 등이 막 내에 혼입되지 않도록, 성막실 외부로부터의 누설이나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여, 스퍼터 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들면, 스퍼터 가스는 물이 막 내에 포함되지 않도록 노점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타깃 그 자체에 수소, 물 등의 불순물이 포함되어 있지 않도록, 고순도화된 타깃을 사용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열 처리에 의해 막 내의 물을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체와 비교하여 물의 방출 온도가 높기 때문에, 처음부터 물이 포함되지 않는 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막 성막 후에 650℃의 가열 처리를 행한 시료 B의 트랜지스터에 있어서, 기판 온도와 전기적 특성의 관계에 대하여 평가하였다.
측정에 사용한 트랜지스터는 채널 길이 L이 3㎛, 채널 폭 W가 10㎛, Lov가 0㎛, dW가 0㎛이다. 또한, Vds는 10V로 하였다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃에서 행하였다. 여기서, 트랜지스터에 있어서, 게이트 전극과 한쌍의 전극과의 중첩하는 폭을 Lov라 칭하고, 산화물 반도체막에 대한 한쌍의 전극의 비어져 나온 폭을 dW라 칭한다.
도 31에 Ids(실선) 및 전계 효과 이동도(점선)의 Vgs 의존성을 나타내었다. 또한, 도 32a에 기판 온도와 임계값 전압의 관계를, 도 32b에 기판 온도와 전계 효과 이동도의 관계를 나타내었다.
도 32a로부터 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃로 1.09V 내지 -0.23V이었다.
또한, 도 32b로부터 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃로 36㎠/Vs 내지 32㎠/Vs이었다. 따라서, 상술한 온도 범위에 있어서 전기적 특성의 변동이 작은 것을 알 수 있다.
상기와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 의하면, 오프 전류를 1aA/㎛ 이하로 유지하면서, 전계 효과 이동도를 30㎠/Vs 이상, 바람직하게는 40㎠/Vs 이상, 보다 바람직하게는 60㎠/Vs 이상으로 하여, LSI에서 요구되는 온 전류의 값을 만족시킬 수 있다. 예를 들면, L/W=33nm/40nm인 FET에서, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12μA 이상의 온 전류를 흘릴 수 있다. 또한 트랜지스터의 동작에 요구되는 온도 범위에 있어서도 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이면, 실리콘 반도체로 만들어지는 집적 회로 중에 산화물 반도체로 형성되는 트랜지스터를 혼재해도, 동작 속도를 희생시키지 않으면서 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
본 실시예는 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
A1 : 입력 단자
A1B : 입력 단자
A2 : 입력 단자
A2B : 입력 단자
B1 : 버퍼
B2 : 버퍼
BL1 : 비트선
BL2 : 비트선
BL3 : 비트선
BL4 : 비트선
D8 : AXS사제 X선 회절 장치
N1 : 노드
N2 : 노드
N3 : 노드
N4 : 노드
N11 : 노드
N12 : 노드
S1 : 신호
S1B : 반전 신호
S2 : 신호
S2B : 반전 신호
t1 : 기간
t2 : 기간
t3 : 기간
t4 : 기간
t5 : 기간
t6 : 기간
WL1 : 워드선
WL2 : 워드선
X1 : 출력 단자
X2 : 출력 단자
100 : 기억 소자
101 : 트랜지스터
102 : 트랜지스터
103 : 트랜지스터
104 : 트랜지스터
105 : 트랜지스터
106 : 트랜지스터
107 : 트랜지스터
108 : 트랜지스터
109 : 레벨시프터
110 : 기억 소자
111 : 트랜지스터
112 : 트랜지스터
113 : 트랜지스터
114 : 트랜지스터
115 : 트랜지스터
116 : 트랜지스터
117 : 트랜지스터
118 : 트랜지스터
119 : 트랜지스터
120 : 트랜지스터
129 : 레벨시프터
151 : 메모리 셀 어레이
152 : 칼럼 디코더
153 : 로우 디코더
155 : 메모리 셀
157 : 기억 소자
159 : 스위치
161 : 스위치
165 : 메모리 셀
167 : 기억 소자
169 : 스위치
170 : 스위치
171 : 스위치
172 : 스위치
174 : 스위치
181 : 메모리 셀 어레이
201 : 반도체 기판
203 : 소자 분리 영역
205 : p웰 영역
207 : 게이트 절연막
208 : 게이트 절연막
209 : 게이트 전극
210 : 게이트 전극
211a : 불순물 영역
211b : 불순물 영역
213a : 불순물 영역
213b : 불순물 영역
215 : 절연막
217 : 절연막
219a : 콘택트 플러그
219d : 콘택트 플러그
221a : 절연막
221e : 절연막
223a : 배선
223c : 배선
225 : 절연막
227 : 산화물 반도체막
228 : 산화물 반도체막
229 : 산화물 반도체막
231 : 절연막
233 : 게이트 전극
235 : 산화물 반도체막
235a : 영역
235b : 영역
235c : 영역
237 : 사이드 월 절연막
239 : 게이트 절연막
241a : 전극
241b : 전극
243 : 절연막
245 : 절연막
249 : 배선
251 : 절연막
1101 : 하지 절연막
1102 : 절연물
1103a : 불순물 반도체 영역
1103b : 반도체 영역
1103c : 불순물 반도체 영역
1104 : 게이트 절연막
1105 : 게이트 전극
1106a : 사이드 월 절연막
1106b : 사이드 월 절연막
1107 : 절연물
1108a : 소스 전극
1108b : 드레인 전극

Claims (20)

  1. 기억 장치로서,
    제1 입력 단자;
    제2 입력 단자;
    제1 신호를 출력하도록 구성된 제1 출력 단자; 및
    상기 제1 신호의 반전 신호를 출력하도록 구성된 제2 출력 단자
    를 포함하는 레벨 시프터와,
    상기 제1 출력 단자에 전기적으로 접속된 제3 입력 단자;
    상기 제2 출력 단자에 전기적으로 접속된 제4 입력 단자; 및
    상기 제2 입력 단자에 전기적으로 접속된 제3 출력 단자
    를 포함하는 제1 버퍼와,
    상기 제2 출력 단자에 전기적으로 접속된 제5 입력 단자;
    상기 제1 출력 단자에 전기적으로 접속된 제6 입력 단자; 및
    상기 제1 입력 단자에 전기적으로 접속된 제4 출력 단자
    를 포함하는 제2 버퍼를 포함하고,
    상기 제1 버퍼의 상기 제3 출력 단자와 상기 레벨 시프터의 상기 제1 입력 단자가 접속되는 제1 노드는 제1 데이터를 보유하도록 구성되고,
    상기 제2 버퍼의 상기 제4 출력 단자와 상기 레벨 시프터의 상기 제2 입력 단자가 접속되는 제2 노드는 제2 데이터를 보유하도록 구성되는, 기억 장치.
  2. 제1항에 있어서,
    상기 제1 버퍼 및 상기 제2 버퍼 각각은 산화물 반도체막내에 채널 영역이 각각 형성되는 2개의 트랜지스터를 포함하는, 기억 장치.
  3. 제1항에 있어서,
    상기 제1 데이터는 상기 제2 데이터의 반전된 데이터인, 기억 장치.
  4. 제1항에 따른 기억 장치를 포함하는, 반도체 장치.
  5. 제4항에 있어서,
    외부 장치를 더 포함하고,
    상기 제1 입력 단자는 상기 외부 장치로부터 제1 입력 신호가 입력되고 상기 외부 장치에 제1 출력 신호를 출력하도록 구성되고,
    상기 제2 입력 단자는 상기 외부 장치로부터 제2 입력 신호가 입력되고 상기 외부 장치에 제2 출력 신호를 출력하도록 구성되는, 반도체 장치.
  6. 제5항에 있어서,
    상기 외부 장치는 상기 레벨 시프터에 상기 제1 입력 신호와 상기 제2 입력 신호를 동시에 출력하도록 구성되고,
    상기 레벨 시프터는 상기 외부 장치에 상기 제1 출력 신호와 상기 제2 출력 신호를 동시에 출력하도록 구성되는, 반도체 장치.
  7. 기억 장치로서,
    제1 트랜지스터와 제2 트랜지스터를 포함하는 제1 버퍼와;
    제3 트랜지스터와 제4 트랜지스터를 포함하는 제2 버퍼와;
    제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터를 포함하는 레벨 시프터와;
    상기 제6 트랜지스터의 게이트가 상기 제3 트랜지스터의 소스 및 드레인 중 하나와 상기 제4 트랜지스터의 소스 및 드레인 중 하나에 접속되는 제1 노드와;
    상기 제8 트랜지스터의 게이트가 상기 제1 트랜지스터의 소스 및 드레인 중 하나와 상기 제2 트랜지스터의 소스 및 드레인 중 하나에 접속되는 제2 노드를 포함하고,
    상기 제1 트랜지스터의 게이트, 상기 제4 트랜지스터의 게이트, 상기 제7 트랜지스터의 게이트, 상기 제5 트랜지스터의 소스 및 드레인 중 하나, 및 상기 제6 트랜지스터의 소스 및 드레인 중 하나는 상기 레벨 시프터의 제1 입력 단자에 접속되고,
    상기 제2 트랜지스터의 게이트, 상기 제3 트랜지스터의 게이트, 상기 제5 트랜지스터의 게이트, 상기 제7 트랜지스터의 소스 및 드레인 중 하나, 및 상기 제8 트랜지스터의 소스 및 드레인 중 하나는 상기 레벨 시프터의 제2 입력 단자에 접속되고,
    상기 제1 노드는 제1 데이터를 보유하도록 구성되고,
    상기 제2 노드는 제2 데이터를 보유하도록 구성되는, 기억 장치.
  8. 제7항에 있어서,
    상기 제1 트랜지스터 내지 제4 트랜지스터 각각은 산화물 반도체막내에 채널 영역이 형성되는 트랜지스터이고,
    상기 제5 트랜지스터 및 상기 제7 트랜지스터는 제1 도전형을 갖고,
    상기 제6 트랜지스터 및 상기 제8 트랜지스터는 상기 제1 도전형과는 상반된 제2 도전형을 갖는, 기억 장치.
  9. 제7항에 있어서,
    상기 제1 트랜지스터, 상기 제3 트랜지스터, 상기 제5 트랜지스터 및 상기 제7 트랜지스터 각각의 상기 소스 및 드레인 중 다른 하나는 고전원 전위를 공급하기 위한 배선에 접속되고,
    상기 제2 트랜지스터, 상기 제4 트랜지스터, 상기 제6 트랜지스터 및 상기 제8 트랜지스터 각각의 상기 소스 및 드레인 중 다른 하나는 저전원 전위를 공급하기 위한 배선에 접속되는, 기억 장치.
  10. 제7항에 있어서,
    상기 제1 데이터는 상기 제2 데이터의 반전된 데이터인, 기억 장치.
  11. 제7항에 따른 기억 장치를 포함하는, 반도체 장치.
  12. 제11항에 있어서,
    외부 장치를 더 포함하고,
    상기 제1 입력 단자는 상기 외부 장치로부터 제1 입력 신호가 입력되고 상기 외부 장치에 제1 출력 신호를 출력하도록 구성되고,
    상기 제2 입력 단자는 상기 외부 장치로부터 제2 입력 신호가 입력되고 상기 외부 장치에 제2 출력 신호를 출력하도록 구성되는, 반도체 장치.
  13. 제12항에 있어서,
    상기 외부 장치는 상기 레벨 시프터에 상기 제1 입력 신호와 상기 제2 입력 신호를 동시에 출력하도록 구성되고,
    상기 레벨 시프터는 상기 외부 장치에 상기 제1 출력 신호와 상기 제2 출력 신호를 동시에 출력하도록 구성되는, 반도체 장치.
  14. 기억 장치로서,
    제1 트랜지스터와 제2 트랜지스터를 포함하는 제1 버퍼와;
    제3 트랜지스터와 제4 트랜지스터를 포함하는 제2 버퍼와;
    제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터, 제8 트랜지스터, 제9 트랜지스터 및 제10 트랜지스터를 포함하는 레벨 시프터와;
    상기 제6 트랜지스터의 게이트 및 상기 제7 트랜지스터의 게이트가 상기 제3 트랜지스터의 소스 및 드레인 중 하나와 상기 제4 트랜지스터의 소스 및 드레인 중 하나에 접속되는 제1 노드와;
    상기 제9 트랜지스터의 게이트 및 상기 제10 트랜지스터의 게이트가 상기 제1 트랜지스터의 소스 및 드레인 중 하나와 상기 제2 트랜지스터의 소스 및 드레인 중 하나에 접속되는 제2 노드를 포함하고,
    상기 제1 트랜지스터의 게이트, 상기 제4 트랜지스터의 게이트, 상기 제8 트랜지스터의 게이트, 상기 제6 트랜지스터의 소스 및 드레인 중 하나, 및 상기 제7 트랜지스터의 소스 및 드레인 중 하나는 상기 레벨 시프터의 제1 입력 단자에 접속되고,
    상기 제2 트랜지스터의 게이트, 상기 제3 트랜지스터의 게이트, 상기 제5 트랜지스터의 게이트, 상기 제9 트랜지스터의 소스 및 드레인 중 하나, 및 상기 제10 트랜지스터의 소스 및 드레인 중 하나는 상기 레벨 시프터의 제2 입력 단자에 접속되고,
    상기 제1 노드는 제1 데이터를 보유하도록 구성되고,
    상기 제2 노드는 제2 데이터를 보유하도록 구성되는, 기억 장치.
  15. 제14항에 있어서,
    상기 제1 트랜지스터 내지 제4 트랜지스터 각각은 산화물 반도체막내에 채널 영역이 형성되는 트랜지스터이고,
    상기 제5 트랜지스터, 상기 제6 트랜지스터, 상기 제8 트랜지스터 및 상기 제9 트랜지스터는 제1 도전형을 갖고,
    상기 제7 트랜지스터 및 상기 제10 트랜지스터는 상기 제1 도전형과는 상반된 제2 도전형을 갖는, 기억 장치.
  16. 제14항에 있어서,
    상기 제1 트랜지스터, 상기 제3 트랜지스터, 상기 제5 트랜지스터 및 상기 제8 트랜지스터 각각의 상기 소스 및 드레인 중 다른 하나는 고전원 전위를 공급하기 위한 배선에 접속되고,
    상기 제2 트랜지스터, 상기 제4 트랜지스터, 상기 제7 트랜지스터 및 상기 제10 트랜지스터 각각의 상기 소스 및 드레인 중 다른 하나는 저전원 전위를 공급하기 위한 배선에 접속되는, 기억 장치.
  17. 제14항에 있어서,
    상기 제1 데이터는 상기 제2 데이터의 반전된 데이터인, 기억 장치.
  18. 제14항에 따른 기억 장치를 포함하는, 반도체 장치.
  19. 제18항에 있어서,
    외부 장치를 더 포함하고,
    상기 제1 입력 단자는 상기 외부 장치로부터 제1 입력 신호가 입력되고 상기 외부 장치에 제1 출력 신호를 출력하도록 구성되고,
    상기 제2 입력 단자는 상기 외부 장치로부터 제2 입력 신호가 입력되고 상기 외부 장치에 제2 출력 신호를 출력하도록 구성되는, 반도체 장치.
  20. 제19항에 있어서,
    상기 외부 장치는 상기 레벨 시프터에 상기 제1 입력 신호와 상기 제2 입력 신호를 동시에 출력하도록 구성되고,
    상기 레벨 시프터는 상기 외부 장치에 상기 제1 출력 신호와 상기 제2 출력 신호를 동시에 출력하도록 구성되는, 반도체 장치.
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