JP3349994B2 - 半導体記憶装置 - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
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- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルからデ
ータを読み出し出力するデータ出力回路と、そのデータ
出力動作のリファレンスとなるエコークロック信号を発
生する発生回路とを備える半導体記憶装置に関し、特
に、両者間の出力のタイミングのバラツキを抑えること
を考慮した半導体記憶装置に関する。
ータを読み出し出力するデータ出力回路と、そのデータ
出力動作のリファレンスとなるエコークロック信号を発
生する発生回路とを備える半導体記憶装置に関し、特
に、両者間の出力のタイミングのバラツキを抑えること
を考慮した半導体記憶装置に関する。
【０００２】
【従来の技術】近年の急速なパーソナルコンピュータの
性能向上に大きな役割を演じているのが、２次キャッシ
ュメモリとして搭載されているパイプラインバーストＳ
ＲＡＭ（以下、ＰＢＳＲＡＭという）である。当然、パ
ーソナルコンピュータの高速化に伴いＰＢＳＲＡＭの高
速化が要求される。
性能向上に大きな役割を演じているのが、２次キャッシ
ュメモリとして搭載されているパイプラインバーストＳ
ＲＡＭ（以下、ＰＢＳＲＡＭという）である。当然、パ
ーソナルコンピュータの高速化に伴いＰＢＳＲＡＭの高
速化が要求される。
【０００３】特に、１サイクル内に２つのデータを出力
するＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）仕様
のＰＢＳＲＡＭにおいては、動作周波数の２倍の周波数
でデータを出力する必要がある。例えば、動作周波数が
２５０Ｍｈｚ（４ｎＳサイクル）であればクロックアク
セスは２ｎＳすなわち５００Ｍｈｚとなる。
するＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）仕様
のＰＢＳＲＡＭにおいては、動作周波数の２倍の周波数
でデータを出力する必要がある。例えば、動作周波数が
２５０Ｍｈｚ（４ｎＳサイクル）であればクロックアク
セスは２ｎＳすなわち５００Ｍｈｚとなる。
【０００４】また、最近のＰＢＳＲＡＭは、データが出
力されたことをＣＰＵに伝えると同時に、データ信号の
出力のバラツキを規定しているリファレンス信号（以
下、エコークロック信号という）を有する。
力されたことをＣＰＵに伝えると同時に、データ信号の
出力のバラツキを規定しているリファレンス信号（以
下、エコークロック信号という）を有する。
【０００５】ここで、上記のエコークロック信号につい
て簡単に説明する。図９ａは、ＳＤＲ（Ｓｉｎｇｌｅ
Ｄａｔａ Ｒａｔｅ）仕様の出力データ信号とエコーク
ロック信号の関係を示したタイミングチャートである。
て簡単に説明する。図９ａは、ＳＤＲ（Ｓｉｎｇｌｅ
Ｄａｔａ Ｒａｔｅ）仕様の出力データ信号とエコーク
ロック信号の関係を示したタイミングチャートである。
【０００６】図中のＣＬＫ、ＡＤＤ、ＡＣ、ＧＷは、外
部から入力される信号で、ＣＬＫはクロック信号、ＡＤ
Ｄはアドレス信号、ＡＣはアドレスコントロール信号、
ＧＷはライトイネーブル信号であり、従来のＳＤＲ仕様
のＰＢＳＲＡＭは、ＬｏｗレベルのＡＣが入力されたと
きにＨｉｇｈレベルのＧＷが入力されればリード動作を
行い、また、ＬｏｗレベルのＡＣが入力されたときにＬ
ｏｗレベルのＧＷが入力されればライト動作を行う。
部から入力される信号で、ＣＬＫはクロック信号、ＡＤ
Ｄはアドレス信号、ＡＣはアドレスコントロール信号、
ＧＷはライトイネーブル信号であり、従来のＳＤＲ仕様
のＰＢＳＲＡＭは、ＬｏｗレベルのＡＣが入力されたと
きにＨｉｇｈレベルのＧＷが入力されればリード動作を
行い、また、ＬｏｗレベルのＡＣが入力されたときにＬ
ｏｗレベルのＧＷが入力されればライト動作を行う。
【０００７】図中のＤＱ、ＫＱは、ＰＢＳＲＡＭから出
力される信号で、ＤＱはＩ／Ｏの出力データ信号、ＫＱ
はエコークロック信号である。ＤＱの出力動作について
は次に記すように、ＰＢＳＲＡＭは、ＣＬＫのＲＩＳ
Ｅエッジが外部から入力されると、アドレスＡ１を取り
込み、後続するＣＬＫの入力により、当該アドレスＡ
１のデータＤＱ１１を出力し、また、さらに後続するＣ
ＬＫ〜の入力により、Ａ１のバーストアドレスのデ
ータＤＱ１２〜ＤＱ１４を出力する。同様に、ＣＬＫ
のＲＩＳＥエッジが外部から入力されると、ＰＢＳＲＡ
Ｍは、アドレスＡ２を取り込み、後続するＣＬＫの入
力により、当該アドレスＡ２のデータＤＱ２１を出力す
る。
力される信号で、ＤＱはＩ／Ｏの出力データ信号、ＫＱ
はエコークロック信号である。ＤＱの出力動作について
は次に記すように、ＰＢＳＲＡＭは、ＣＬＫのＲＩＳ
Ｅエッジが外部から入力されると、アドレスＡ１を取り
込み、後続するＣＬＫの入力により、当該アドレスＡ
１のデータＤＱ１１を出力し、また、さらに後続するＣ
ＬＫ〜の入力により、Ａ１のバーストアドレスのデ
ータＤＱ１２〜ＤＱ１４を出力する。同様に、ＣＬＫ
のＲＩＳＥエッジが外部から入力されると、ＰＢＳＲＡ
Ｍは、アドレスＡ２を取り込み、後続するＣＬＫの入
力により、当該アドレスＡ２のデータＤＱ２１を出力す
る。
【０００８】また、ＫＱにおいては、ＰＢＳＲＡＭがＳ
ＤＲ仕様である場合には、ＫＱのＲＩＳＥエッジがＤＱ
の出力のバラツキを規定するためのリファレンスとな
る。従って、ＫＱのＲＩＳＥエッジと該当するＤＱの振
動開始点との位相差、即ち図中のＴＣＨＱＶ、ＴＣＨＱ
Ｘとしては、ＫＱとＤＱ間の出力タイミングのバラツキ
を抑える理由から、それぞれの幅が小さければ小さいほ
ど良いことになる。
ＤＲ仕様である場合には、ＫＱのＲＩＳＥエッジがＤＱ
の出力のバラツキを規定するためのリファレンスとな
る。従って、ＫＱのＲＩＳＥエッジと該当するＤＱの振
動開始点との位相差、即ち図中のＴＣＨＱＶ、ＴＣＨＱ
Ｘとしては、ＫＱとＤＱ間の出力タイミングのバラツキ
を抑える理由から、それぞれの幅が小さければ小さいほ
ど良いことになる。
【０００９】次に、図９ｂは、ＤＤＲ（Ｄｏｕｂｌｅ
Ｄａｔａ Ｒａｔｅ）仕様のＰＢＳＲＡＭから出力され
るデータ信号ＤＱとエコークロック信号ＫＱの関係を示
したタイミングチャートである。
Ｄａｔａ Ｒａｔｅ）仕様のＰＢＳＲＡＭから出力され
るデータ信号ＤＱとエコークロック信号ＫＱの関係を示
したタイミングチャートである。
【００１０】ＳＤＲ仕様のＰＢＳＲＡＭとの違いとして
は、ＳＤＲ仕様のＰＢＡＲＡＭは、ＣＬＫのＲＩＳＥエ
ッジが外部から入力されることで、出力データ信号ＤＱ
を出力し、一方、ＤＤＲ仕様のＰＢＳＲＡＭについて
は、ＰＢＳＲＡＭが出力データ信号ＤＱを出力するタイ
ミングとして、ＣＬＫのＲＩＳＥエッジの入力時以外
に、ＦＡＬＬエッジの入力時を契機としてＤＱを出力し
ているが、ここで、ＣＬＫのＲＩＳＥエッジの入力によ
って出力されたデータ信号ＤＱに対しては、ＫＱのＲＩ
ＳＥエッジがリファレンスとなり、また、ＣＬＫのＦＡ
ＬＬエッジの入力によって出力された出力データ信号Ｄ
Ｑに対しては、ＫＱのＦＡＬＬエッジがリファレンスと
なる点である。
は、ＳＤＲ仕様のＰＢＡＲＡＭは、ＣＬＫのＲＩＳＥエ
ッジが外部から入力されることで、出力データ信号ＤＱ
を出力し、一方、ＤＤＲ仕様のＰＢＳＲＡＭについて
は、ＰＢＳＲＡＭが出力データ信号ＤＱを出力するタイ
ミングとして、ＣＬＫのＲＩＳＥエッジの入力時以外
に、ＦＡＬＬエッジの入力時を契機としてＤＱを出力し
ているが、ここで、ＣＬＫのＲＩＳＥエッジの入力によ
って出力されたデータ信号ＤＱに対しては、ＫＱのＲＩ
ＳＥエッジがリファレンスとなり、また、ＣＬＫのＦＡ
ＬＬエッジの入力によって出力された出力データ信号Ｄ
Ｑに対しては、ＫＱのＦＡＬＬエッジがリファレンスと
なる点である。
【００１１】従って、ＳＤＲ仕様と同様に、ＤＤＲ仕様
のＰＢＳＲＡＭにおいても、ＤＱとＫＱ間の出力タイミ
ングのバラツキを無くす理由から、ＫＱのＲＩＳＥエッ
ジと該当するＤＱの振動開始点との位相差、及び、ＫＱ
のＦＡＬＬエッジと該当するＤＱの振動開始点との位相
差、即ち図中のＴＣＨＱＶ、ＴＣＨＱＸ、ＴＣＬＱＶ、
ＴＣＬＱＸとしては、それぞれの幅が小さければ小さい
ほど良いことになる。
のＰＢＳＲＡＭにおいても、ＤＱとＫＱ間の出力タイミ
ングのバラツキを無くす理由から、ＫＱのＲＩＳＥエッ
ジと該当するＤＱの振動開始点との位相差、及び、ＫＱ
のＦＡＬＬエッジと該当するＤＱの振動開始点との位相
差、即ち図中のＴＣＨＱＶ、ＴＣＨＱＸ、ＴＣＬＱＶ、
ＴＣＬＱＸとしては、それぞれの幅が小さければ小さい
ほど良いことになる。
【００１２】また、先述したように、パーソナルコンピ
ュータの処理の高速化及び多ビット化は進み、その進化
に伴いＰＢＡＲＡＭの高速化が要求されているが、特
に、ＤＤＲ仕様のＰＢＳＲＡＭの出力データ信号ＤＱに
関しては、外部クロックの動作周波数の２倍で出力動作
が行われるため、エコークロック信号ＫＱとデータ信号
ＤＱ間の出力タイミングのバラツキを抑え、理想のタイ
ミングでデータ信号ＤＱを出力することが大きな課題と
なっている。
ュータの処理の高速化及び多ビット化は進み、その進化
に伴いＰＢＡＲＡＭの高速化が要求されているが、特
に、ＤＤＲ仕様のＰＢＳＲＡＭの出力データ信号ＤＱに
関しては、外部クロックの動作周波数の２倍で出力動作
が行われるため、エコークロック信号ＫＱとデータ信号
ＤＱ間の出力タイミングのバラツキを抑え、理想のタイ
ミングでデータ信号ＤＱを出力することが大きな課題と
なっている。
【００１３】図１０には、従来技術によるＤＤＲ仕様の
ＰＢＳＲＡＭのレイアウトの一例を示している。パッド
１に入力される外部クロック信号ＣＬＫは、データ出力
回路（ＤＯＵＴブロック）群２ａ〜２ｈ及びエコークロ
ック発生回路３ａ〜３ｄのそれぞれの制御に関する信号
である。実際には、入力された外部クロック信号ＣＬＫ
に基づいて内部で発生させたＣＬＫと同相の内部クロッ
ク信号ＣＬＫＴにより、データ出力回路群２ａ〜２ｈ及
びエコークロック発生回路３ａ〜３ｄを制御する。
ＰＢＳＲＡＭのレイアウトの一例を示している。パッド
１に入力される外部クロック信号ＣＬＫは、データ出力
回路（ＤＯＵＴブロック）群２ａ〜２ｈ及びエコークロ
ック発生回路３ａ〜３ｄのそれぞれの制御に関する信号
である。実際には、入力された外部クロック信号ＣＬＫ
に基づいて内部で発生させたＣＬＫと同相の内部クロッ
ク信号ＣＬＫＴにより、データ出力回路群２ａ〜２ｈ及
びエコークロック発生回路３ａ〜３ｄを制御する。
【００１４】また、同図を参照することから明らかなよ
うに、ここに示されている従来技術の例の場合、１つの
データ出力回路（ＤＯＵＴブロック）群（２ａ，２ｂ，
・・・，２ｈ）の中に、４つのデータ出力回路が備えら
れている。通常、このように、一つのチップ内には、デ
ータ出力回路及びエコークロック発生回路は複数存在す
るため、それらを駆動させるための内部クロック信号Ｃ
ＬＫＴの負荷は大きくなり、例えば、同じ内部クロック
信号ＣＬＫＴで複数存在するデータ出力回路及びエコー
クロック発生回路を制御した場合は、その内部クロック
信号ＣＬＫＴの波形は鈍り、同図に示した従来技術に基
づくと、パッド１から近い出力データＤＱ１３〜１６お
よびＤＱ１７〜２０と、遠い出力データＤＱ１〜４およ
びＤＱ２９〜３２間における出力タイミングにバラツキ
が生じる。
うに、ここに示されている従来技術の例の場合、１つの
データ出力回路（ＤＯＵＴブロック）群（２ａ，２ｂ，
・・・，２ｈ）の中に、４つのデータ出力回路が備えら
れている。通常、このように、一つのチップ内には、デ
ータ出力回路及びエコークロック発生回路は複数存在す
るため、それらを駆動させるための内部クロック信号Ｃ
ＬＫＴの負荷は大きくなり、例えば、同じ内部クロック
信号ＣＬＫＴで複数存在するデータ出力回路及びエコー
クロック発生回路を制御した場合は、その内部クロック
信号ＣＬＫＴの波形は鈍り、同図に示した従来技術に基
づくと、パッド１から近い出力データＤＱ１３〜１６お
よびＤＱ１７〜２０と、遠い出力データＤＱ１〜４およ
びＤＱ２９〜３２間における出力タイミングにバラツキ
が生じる。
【００１５】従って、このようなデータ信号ＤＱの出力
において生じる、ＤＱとＫＱ間の出力タイミングのバラ
ツキを少なくするために、インバータ４ａから４ｅを用
いて、クロック信号のバッファリングを行っている。図
中に示されるＣＬＫＴ１からＣＬＫＴ４は、データ出力
回路群２ａ〜２ｈ及びエコークロック発生回路３ａ〜３
ｄを制御する外部クロック信号ＣＬＫと同相の波形を持
った内部クロック信号である。
において生じる、ＤＱとＫＱ間の出力タイミングのバラ
ツキを少なくするために、インバータ４ａから４ｅを用
いて、クロック信号のバッファリングを行っている。図
中に示されるＣＬＫＴ１からＣＬＫＴ４は、データ出力
回路群２ａ〜２ｈ及びエコークロック発生回路３ａ〜３
ｄを制御する外部クロック信号ＣＬＫと同相の波形を持
った内部クロック信号である。
【００１６】ここで、エコークロック発生回路３ａ〜３
ｄから出力されるエコークロック信号ＫＱ１〜４と、該
当するデータ出力回路群２ａ〜２ｈを構成するそれぞれ
の回路（以下、単にデータ出力回路という）から出力さ
れるデータ信号ＤＱ１〜３２との間における出力スピー
ド（タイミング）のバラツキを無くすという意味では、
ＣＬＫＴ１からＣＬＫＴ４の内部クロック信号の伝送先
であるデータ出力回路群２ａ〜２ｈおよびエコークロッ
ク発生回路３ａ〜３ｄが備えられた位置、つまり、遠近
端差が重要なものとなる。
ｄから出力されるエコークロック信号ＫＱ１〜４と、該
当するデータ出力回路群２ａ〜２ｈを構成するそれぞれ
の回路（以下、単にデータ出力回路という）から出力さ
れるデータ信号ＤＱ１〜３２との間における出力スピー
ド（タイミング）のバラツキを無くすという意味では、
ＣＬＫＴ１からＣＬＫＴ４の内部クロック信号の伝送先
であるデータ出力回路群２ａ〜２ｈおよびエコークロッ
ク発生回路３ａ〜３ｄが備えられた位置、つまり、遠近
端差が重要なものとなる。
【００１７】そこで、図１０に示されるようなチップ構
成において生じる問題点、すなわち、出力データ信号Ｄ
Ｑとエコークロック信号ＫＱ間において生じる出力タイ
ミングのバラツキについて鑑みた従来技術の第１例を、
図１１に基づいて具体的に説明する。
成において生じる問題点、すなわち、出力データ信号Ｄ
Ｑとエコークロック信号ＫＱ間において生じる出力タイ
ミングのバラツキについて鑑みた従来技術の第１例を、
図１１に基づいて具体的に説明する。
【００１８】図１０に示されるエコークロック発生回路
３ａ〜３ｄは、図１１に示される出力バッファ回路ａ
と、内部クロック信号ＣＬＫＴが入力される遅延回路ｂ
とで構成される。また、図１０に示されるデータ出力回
路（ＤＯＵＴ）群２ａ〜２ｈは、図１１に示される出力
バッファ回路ｃと、センスアンプ（ＳＡ）がメモリセル
から読み出し出力したデータ（ＷＲＢ）を、入力される
ＣＬＫＴに基づいて取り込み記憶する出力レジスタ回路
ｄとで構成されている。
３ａ〜３ｄは、図１１に示される出力バッファ回路ａ
と、内部クロック信号ＣＬＫＴが入力される遅延回路ｂ
とで構成される。また、図１０に示されるデータ出力回
路（ＤＯＵＴ）群２ａ〜２ｈは、図１１に示される出力
バッファ回路ｃと、センスアンプ（ＳＡ）がメモリセル
から読み出し出力したデータ（ＷＲＢ）を、入力される
ＣＬＫＴに基づいて取り込み記憶する出力レジスタ回路
ｄとで構成されている。
【００１９】出力バッファ回路ｃに入力されるＯＥ信号
は、出力バッファ回路ｃにてデータ信号ＤＱの出力を制
御するための信号であり、出力バッファ回路ｃは、ＯＥ
信号がＨｉｇｈレベルで入力されるとデータ信号ＤＱを
出力し、また、ＯＥ信号がＬｏｗレベルで入力されると
データ信号ＤＱの出力を停止する。また、出力バッファ
回路ｃには、出力されるデータ信号ＤＱとして、出力レ
ジスタ回路ｄに記憶されたセンスアンプ（ＳＡ）からの
出力データ（ＷＲＢ）が入力されている。
は、出力バッファ回路ｃにてデータ信号ＤＱの出力を制
御するための信号であり、出力バッファ回路ｃは、ＯＥ
信号がＨｉｇｈレベルで入力されるとデータ信号ＤＱを
出力し、また、ＯＥ信号がＬｏｗレベルで入力されると
データ信号ＤＱの出力を停止する。また、出力バッファ
回路ｃには、出力されるデータ信号ＤＱとして、出力レ
ジスタ回路ｄに記憶されたセンスアンプ（ＳＡ）からの
出力データ（ＷＲＢ）が入力されている。
【００２０】また、エコークロック発生回路３ａ〜３ｄ
の出力バッファ回路ａは、連続的にエコークロック信号
ＫＱを発生させるため常に動作させる必要があり、その
ために、データ出力回路には、データ信号ＤＱの出力を
制御させるために出力バッファａにＯＥ信号が入力され
るように、エコークロック発生回路３ａ〜３ｄにおいて
は、そのＯＥ信号に相当する入力信号が常にイネーブル
状態に固定されている。
の出力バッファ回路ａは、連続的にエコークロック信号
ＫＱを発生させるため常に動作させる必要があり、その
ために、データ出力回路には、データ信号ＤＱの出力を
制御させるために出力バッファａにＯＥ信号が入力され
るように、エコークロック発生回路３ａ〜３ｄにおいて
は、そのＯＥ信号に相当する入力信号が常にイネーブル
状態に固定されている。
【００２１】図１１に示されるエコークロック信号ＫＱ
は、図９ａ、ｂに示したように、データ出力回路からデ
ータ信号ＤＱが出力されたことをＣＰＵに伝えるリファ
レンス信号であり、このリファレンス信号は外部クロッ
ク信号と同相の波形をもつ。ＣＬＫＴは、同じく外部ク
ロック信号と同相の波形をもった内部クロック信号、Ｗ
ＲＢは、メモリセルから読み出したセンスアンプ（Ｓ
Ａ）の出力信号である。
は、図９ａ、ｂに示したように、データ出力回路からデ
ータ信号ＤＱが出力されたことをＣＰＵに伝えるリファ
レンス信号であり、このリファレンス信号は外部クロッ
ク信号と同相の波形をもつ。ＣＬＫＴは、同じく外部ク
ロック信号と同相の波形をもった内部クロック信号、Ｗ
ＲＢは、メモリセルから読み出したセンスアンプ（Ｓ
Ａ）の出力信号である。
【００２２】遅延回路ｂは、エコークロック信号ＫＱと
データ信号ＤＱの出力スピードが同じになるように調整
を行うための回路、出力レジスタ回路ｄは、ＷＲＢの情
報を記憶する回路で、通常、出力レジスタ回路ｄは、図
２ａに示されるように、マスターラッチ回路ｘとスレー
ブラッチ回路ｙを直列に接続した回路で構成され、クロ
ック信号ＣＬＫＴのＲＩＳＥエッジの入力時に取り込ん
だデータ（ＷＲＢ）を、次のＣＬＫＴのＲＩＳＥエッジ
が入力されるまでのＣＬＫＴの１サイクル期間保持す
る。
データ信号ＤＱの出力スピードが同じになるように調整
を行うための回路、出力レジスタ回路ｄは、ＷＲＢの情
報を記憶する回路で、通常、出力レジスタ回路ｄは、図
２ａに示されるように、マスターラッチ回路ｘとスレー
ブラッチ回路ｙを直列に接続した回路で構成され、クロ
ック信号ＣＬＫＴのＲＩＳＥエッジの入力時に取り込ん
だデータ（ＷＲＢ）を、次のＣＬＫＴのＲＩＳＥエッジ
が入力されるまでのＣＬＫＴの１サイクル期間保持す
る。
【００２３】次に、上記従来技術の第１例の動作につい
て詳細に説明する。ＣＬＫＴのＲＩＳＥエッジの入力に
よりＷＲＢが出力レジスタ回路ｄのスレーブラッチ回路
ｘに取り込まれると、それと同時に取り込まれたＷＲＢ
は出力バッファ回路ｃに伝達され出力データ信号ＤＱと
して出力される。データ出力回路内におけるこのような
動作は、ＣＬＫＴのＲＩＳＥエッジの入力を契機にして
行われるＷＲＢから出力データ信号ＤＱへのデータチェ
ンジという。
て詳細に説明する。ＣＬＫＴのＲＩＳＥエッジの入力に
よりＷＲＢが出力レジスタ回路ｄのスレーブラッチ回路
ｘに取り込まれると、それと同時に取り込まれたＷＲＢ
は出力バッファ回路ｃに伝達され出力データ信号ＤＱと
して出力される。データ出力回路内におけるこのような
動作は、ＣＬＫＴのＲＩＳＥエッジの入力を契機にして
行われるＷＲＢから出力データ信号ＤＱへのデータチェ
ンジという。
【００２４】ここで上記従来技術の第１例の特徴とし
て、遅延回路ｂにより内部クロック信号ＣＬＫＴの遅延
を制御し、制御後の信号を出力バッファ回路ａに伝達す
ることによって、エコークロック発生回路からエコーク
ロック信号ＫＱのＲＩＳＥエッジが出力されるタイミン
グと、データ出力回路内におけるデータチェンジが完了
するタイミングとが同じになるように調整している。
て、遅延回路ｂにより内部クロック信号ＣＬＫＴの遅延
を制御し、制御後の信号を出力バッファ回路ａに伝達す
ることによって、エコークロック発生回路からエコーク
ロック信号ＫＱのＲＩＳＥエッジが出力されるタイミン
グと、データ出力回路内におけるデータチェンジが完了
するタイミングとが同じになるように調整している。
【００２５】しかしながら、上記従来技術の第１例の場
合、図１１に示されるように、出力レジスタ回路ｄと遅
延回路ｂとの内部構成が異なっている。そのため、電圧
・温度条件等の変化により、出力バッファ回路ａからエ
コークロック信号ＫＱのＲＩＳＥエッジが出力されるタ
イミングと、出力データ発生回路ｄ内におけるＷＲＢに
対するデータチェンジが完了するタイミングとの間にバ
ラツキが生じてしまうといった問題点があった。
合、図１１に示されるように、出力レジスタ回路ｄと遅
延回路ｂとの内部構成が異なっている。そのため、電圧
・温度条件等の変化により、出力バッファ回路ａからエ
コークロック信号ＫＱのＲＩＳＥエッジが出力されるタ
イミングと、出力データ発生回路ｄ内におけるＷＲＢに
対するデータチェンジが完了するタイミングとの間にバ
ラツキが生じてしまうといった問題点があった。
【００２６】そこで、従来技術の第１例における上記の
問題点に鑑みてなされた従来技術の第２例を図１２を参
照しながら説明する。この従来技術の第２例において
は、図１２に示されるように、出力データＤＱと同じ出
力形式（ラッチ回路）を使ってエコークロックＫＱを出
力する方式を採用している。
問題点に鑑みてなされた従来技術の第２例を図１２を参
照しながら説明する。この従来技術の第２例において
は、図１２に示されるように、出力データＤＱと同じ出
力形式（ラッチ回路）を使ってエコークロックＫＱを出
力する方式を採用している。
【００２７】従来技術の第２例と第１例との違いとして
は、その従来技術が有する問題点として挙げた、電圧・
温度条件等の変化によって生じるエコークロック信号Ｋ
Ｑの出力タイミングとＷＲＢに対するデータチェンジが
完了しデータ信号ＤＱを出力するタイミングとの間に生
じるバラツキを無くすために、従来技術の第２例では、
データ出力回路に備えられてるものと同じラッチ回路を
エコークロック発生回路で利用した構成とした点にあ
り、その構成を有するエコークロック発生回路によって
データ信号ＫＱを出力している。
は、その従来技術が有する問題点として挙げた、電圧・
温度条件等の変化によって生じるエコークロック信号Ｋ
Ｑの出力タイミングとＷＲＢに対するデータチェンジが
完了しデータ信号ＤＱを出力するタイミングとの間に生
じるバラツキを無くすために、従来技術の第２例では、
データ出力回路に備えられてるものと同じラッチ回路を
エコークロック発生回路で利用した構成とした点にあ
り、その構成を有するエコークロック発生回路によって
データ信号ＫＱを出力している。
【００２８】詳細に説明すると、従来技術の第２例にお
いて使用されるエコークロック発生回路は、出力バッフ
ァ回路ａと出力ラッチ回路ｂ１と出力ラッチ回路ｂ２で
構成される。出力ラッチ回路ｂ１は、外部クロック信号
ＣＬＫと同相の波形をもった内部クロック信号ＣＬＫＴ
の一つの端子からの入力によって制御され、他方の端子
には電源電圧（Ｈｉｇｈレベル）が入力される。出力ラ
ッチ回路ｂ２は、外部クロック信号ＣＬＫと逆相の波形
をもった内部クロック信号ＣＬＫＢの一つの端子からの
入力によって制御され、他方の端子にはＧＮＤ（Ｌｏｗ
レベル）が入力される。データ出力回路は、上記の従来
技術の第１例と同じく、出力バッファ回路ｃと出力レジ
スタ回路ｄで構成される。
いて使用されるエコークロック発生回路は、出力バッフ
ァ回路ａと出力ラッチ回路ｂ１と出力ラッチ回路ｂ２で
構成される。出力ラッチ回路ｂ１は、外部クロック信号
ＣＬＫと同相の波形をもった内部クロック信号ＣＬＫＴ
の一つの端子からの入力によって制御され、他方の端子
には電源電圧（Ｈｉｇｈレベル）が入力される。出力ラ
ッチ回路ｂ２は、外部クロック信号ＣＬＫと逆相の波形
をもった内部クロック信号ＣＬＫＢの一つの端子からの
入力によって制御され、他方の端子にはＧＮＤ（Ｌｏｗ
レベル）が入力される。データ出力回路は、上記の従来
技術の第１例と同じく、出力バッファ回路ｃと出力レジ
スタ回路ｄで構成される。
【００２９】上記従来技術の第２例の動作について詳細
に説明する。エコークロック発生回路においては、ＣＬ
ＫＴのＲＩＳＥエッジの入力によって出力ラッチ回路ｂ
１にＨｉｇｈレベルの信号が取り込まれると同時に、出
力バッファ回路ａにはＨｉｇｈレベルのデータが伝達さ
れ、出力バッファ回路ａから出力されるデータ信号ＫＱ
はＨｉｇｈレベルの状態で出力される。
に説明する。エコークロック発生回路においては、ＣＬ
ＫＴのＲＩＳＥエッジの入力によって出力ラッチ回路ｂ
１にＨｉｇｈレベルの信号が取り込まれると同時に、出
力バッファ回路ａにはＨｉｇｈレベルのデータが伝達さ
れ、出力バッファ回路ａから出力されるデータ信号ＫＱ
はＨｉｇｈレベルの状態で出力される。
【００３０】ここで、出力データ信号ＫＱは、出力ラッ
チ回路ｂ１に入力されるＣＬＫＴがＨｉｇｈレベルの状
態にある間はＨｉｇｈレベルの状態で保たれ、一方で、
ＣＬＫＴがＨｉｇｈレベルの状態で出力ラッチ回路ｂ１
に入力されている間は、ＣＬＫＴの反転信号であるＣＬ
ＫＢはＬｏｗレベルの状態となっているため、その期間
中は、ＬｏｗレベルのＣＬＫＢが出力ラッチ回路ｂ２に
入力され、出力ラッチ回路ｂ２からは出力バッファ回路
ａには信号は伝達されない。
チ回路ｂ１に入力されるＣＬＫＴがＨｉｇｈレベルの状
態にある間はＨｉｇｈレベルの状態で保たれ、一方で、
ＣＬＫＴがＨｉｇｈレベルの状態で出力ラッチ回路ｂ１
に入力されている間は、ＣＬＫＴの反転信号であるＣＬ
ＫＢはＬｏｗレベルの状態となっているため、その期間
中は、ＬｏｗレベルのＣＬＫＢが出力ラッチ回路ｂ２に
入力され、出力ラッチ回路ｂ２からは出力バッファ回路
ａには信号は伝達されない。
【００３１】従って、出力ラッチ回路ｂ１とｂ２を２つ
並列に接続することにより、従来技術の第２例のエコー
クロック発生回路は、外部クロックと同相のエコークロ
ックＫＱを発生することができる。
並列に接続することにより、従来技術の第２例のエコー
クロック発生回路は、外部クロックと同相のエコークロ
ックＫＱを発生することができる。
【００３２】但し、図１２に示される従来技術の第２例
のエコークロック発生回路の場合、出力ラッチ回路ｂ１
およびｂ２への一方の入力信号は、それぞれ常にＨｉｇ
ｈレベル（電源電圧）とＬｏｗレベル（ＧＮＤ）に固定
されており、ＣＬＫＴのＲＩＳＥエッジの入力に応じ
て、出力ラッチ回路ｂ１からＫＱのＲＩＳＥエッジが出
力され、また、ＣＬＫＢのＲＩＳＥエッジの出力ラッチ
回路ｂ２への入力に応じて、出力ラッチ回路ｂ２からＫ
ＱのＦＡＬＬエッジが出力される。
のエコークロック発生回路の場合、出力ラッチ回路ｂ１
およびｂ２への一方の入力信号は、それぞれ常にＨｉｇ
ｈレベル（電源電圧）とＬｏｗレベル（ＧＮＤ）に固定
されており、ＣＬＫＴのＲＩＳＥエッジの入力に応じ
て、出力ラッチ回路ｂ１からＫＱのＲＩＳＥエッジが出
力され、また、ＣＬＫＢのＲＩＳＥエッジの出力ラッチ
回路ｂ２への入力に応じて、出力ラッチ回路ｂ２からＫ
ＱのＦＡＬＬエッジが出力される。
【００３３】そのため、ＣＬＫＴのＲＩＳＥエッジの入
力に基づく出力バッファ回路ａからのエコークロック信
号ＫＱの出力スピード、すなわち、ＣＬＫＴのＲＩＳＥ
エッジの入力から、そのＲＩＳＥエッジの入力に基づく
出力バッファ回路ａにおける出力エコークロック信号Ｋ
Ｑのデータチェンジのスピードは、ＣＬＫＢのＲＩＳＥ
エッジの入力に応じた出力バッファ回路ａにおけるエコ
ークロック信号ＫＱの出力についても同様に、エコーク
ロック発生回路におけるエコークロック信号ＫＱの出力
の制御に関する外部クロック信号ＣＬＫの周波数には依
存しない。
力に基づく出力バッファ回路ａからのエコークロック信
号ＫＱの出力スピード、すなわち、ＣＬＫＴのＲＩＳＥ
エッジの入力から、そのＲＩＳＥエッジの入力に基づく
出力バッファ回路ａにおける出力エコークロック信号Ｋ
Ｑのデータチェンジのスピードは、ＣＬＫＢのＲＩＳＥ
エッジの入力に応じた出力バッファ回路ａにおけるエコ
ークロック信号ＫＱの出力についても同様に、エコーク
ロック発生回路におけるエコークロック信号ＫＱの出力
の制御に関する外部クロック信号ＣＬＫの周波数には依
存しない。
【００３４】よって、ＣＬＫＴ、或いはＣＬＫＢのＲＩ
ＳＥエッジの入力から、その入力に応じてエコークロッ
クＫＱが出力されるまでの時間、即ち、アクセス時間
は、外部クロック信号の周波数に依存することなく、一
定となる。
ＳＥエッジの入力から、その入力に応じてエコークロッ
クＫＱが出力されるまでの時間、即ち、アクセス時間
は、外部クロック信号の周波数に依存することなく、一
定となる。
【００３５】一方、出力データ発生回路においては、出
力レジスタ回路ｄの入力信号ＷＲＢはメモリセルから読
み出した情報であるためデータがランダムなものである
と共に、センスアンプ（ＳＡ）から出力レジスタ回路ま
での経路の諸条件により、その経路を介して伝送される
入力信号ＷＲＢに遅延が生じてしまう。
力レジスタ回路ｄの入力信号ＷＲＢはメモリセルから読
み出した情報であるためデータがランダムなものである
と共に、センスアンプ（ＳＡ）から出力レジスタ回路ま
での経路の諸条件により、その経路を介して伝送される
入力信号ＷＲＢに遅延が生じてしまう。
【００３６】そのため、外部クロックＣＬＫの動作周波
数を高くしていくと出力レジスタ回路ｄへのＷＲＢの取
り込みマージンがなくなることがあり、ＷＲＢが出力レ
ジスタ回路ｄのスレーブラッチ回路に到達する前に、出
力バッファ回路ｃには前回分のデータが伝達されてしま
っているといった状態が生じてしまう。
数を高くしていくと出力レジスタ回路ｄへのＷＲＢの取
り込みマージンがなくなることがあり、ＷＲＢが出力レ
ジスタ回路ｄのスレーブラッチ回路に到達する前に、出
力バッファ回路ｃには前回分のデータが伝達されてしま
っているといった状態が生じてしまう。
【００３７】また、図２ａに示すような出力レジスタ回
路では、ＣＬＫのＲＩＳＥエッジの入力と同時に入力信
号ＩＮが出力レジスタ回路内に取り込まれた場合、ＣＬ
ＫのＲＩＳＥエッジの入力から、このＲＩＳＥエッジの
入力に応じて入力信号ＩＮに対するデータチェンジが行
われ出力信号ＯＵＴとするまでに要する時間、即ち、ア
クセス時間はマージンをもって入力信号ＩＮが出力レジ
スタ回路に取り込まれる通常の動作と比較して、０．１
ｎＳ程度の遅れが生じる。
路では、ＣＬＫのＲＩＳＥエッジの入力と同時に入力信
号ＩＮが出力レジスタ回路内に取り込まれた場合、ＣＬ
ＫのＲＩＳＥエッジの入力から、このＲＩＳＥエッジの
入力に応じて入力信号ＩＮに対するデータチェンジが行
われ出力信号ＯＵＴとするまでに要する時間、即ち、ア
クセス時間はマージンをもって入力信号ＩＮが出力レジ
スタ回路に取り込まれる通常の動作と比較して、０．１
ｎＳ程度の遅れが生じる。
【００３８】図２ｂは、図２ａに示すような回路を出力
レジスタ回路として使用した場合において、外部クロッ
クＣＬＫのサイクル時間と、出力レジスタ回路における
外部クロックＣＬＫのＲＩＳＥエッジの入力から、当該
ＲＩＳＥエッジの入力に応じて入力信号ＩＮに対するデ
ータチェンジが行われ出力信号ＯＵＴとするまでに要す
る時間（アクセス時間）の関係を示したものである。
レジスタ回路として使用した場合において、外部クロッ
クＣＬＫのサイクル時間と、出力レジスタ回路における
外部クロックＣＬＫのＲＩＳＥエッジの入力から、当該
ＲＩＳＥエッジの入力に応じて入力信号ＩＮに対するデ
ータチェンジが行われ出力信号ＯＵＴとするまでに要す
る時間（アクセス時間）の関係を示したものである。
【００３９】ここで図示した出力レジスタ回路において
は、外部クロックＣＬＫのサイクル時間が３．０ｎＳま
ではＷＲＢのデータが出力レジスタ回路にマージンをも
って取り込まれるため、アクセス時間は、２．０ｎＳと
一定であるのに対し、外部クロックＣＬＫをその動作限
界となる２．９ｎＳのサイクルとすると、０．１ｎＳの
遅れが生じアクセス時間が２．１ｎＳになったことを示
している。
は、外部クロックＣＬＫのサイクル時間が３．０ｎＳま
ではＷＲＢのデータが出力レジスタ回路にマージンをも
って取り込まれるため、アクセス時間は、２．０ｎＳと
一定であるのに対し、外部クロックＣＬＫをその動作限
界となる２．９ｎＳのサイクルとすると、０．１ｎＳの
遅れが生じアクセス時間が２．１ｎＳになったことを示
している。
【００４０】また、外部クロックＣＬＫの動作周波数を
上げるために、図３ａに示すように、データ出力回路に
おいて遅延回路を追加した出力レジスタ回路を使用した
場合は、ＣＬＫのＲＩＳＥエッジのマスターラッチ回路
への入力と同時に入力信号ＩＮが出力レジスタ回路内に
取り込まれたとき、上記の０．１ｎＳに加えて、遅延回
路の遅延時間分だけ入力信号ＩＮを出力データ信号ＤＱ
とするまでのアクセス時間に遅れが生じる。
上げるために、図３ａに示すように、データ出力回路に
おいて遅延回路を追加した出力レジスタ回路を使用した
場合は、ＣＬＫのＲＩＳＥエッジのマスターラッチ回路
への入力と同時に入力信号ＩＮが出力レジスタ回路内に
取り込まれたとき、上記の０．１ｎＳに加えて、遅延回
路の遅延時間分だけ入力信号ＩＮを出力データ信号ＤＱ
とするまでのアクセス時間に遅れが生じる。
【００４１】その一例を図３ａを用いて具体的に説明す
る。図３ｂは、図３ａに示すような回路をデータ出力回
路の出力レジスタ回路として使用した場合における外部
クロックの動作サイクル時間とアクセス時間の関係を示
したものであり、この例では、サイクル時間が３．０ｎ
Ｓまではアクセス時間が２．０ｎＳと一定であるのに対
し、外部クロックの動作限界である２．６ｎＳのサイク
ルにするとアクセス時間が２．４ｎＳになったこと示し
ている。
る。図３ｂは、図３ａに示すような回路をデータ出力回
路の出力レジスタ回路として使用した場合における外部
クロックの動作サイクル時間とアクセス時間の関係を示
したものであり、この例では、サイクル時間が３．０ｎ
Ｓまではアクセス時間が２．０ｎＳと一定であるのに対
し、外部クロックの動作限界である２．６ｎＳのサイク
ルにするとアクセス時間が２．４ｎＳになったこと示し
ている。
【００４２】つまり、外部クロックＣＬＫの動作限界と
なるサイクルでデータ出力回路を制御した場合、そのと
きのアクセス時間は、通常のアクセス時間２．０ｎＳと
比較して０．４ｎＳの遅延が生じており、上記の０．１
ｎＳを加味すると、０．３ｎＳの遅れが入力された外部
クロックＣＬＫに対する遅延のため生じていることがい
える。すなわち、遅延回路は、この回路の遅延時間分だ
け外部クロックＣＬＫの動作サイクルを改善することが
できるため、この場合における遅延回路の遅延時間は
０．３ｎＳということになる。
なるサイクルでデータ出力回路を制御した場合、そのと
きのアクセス時間は、通常のアクセス時間２．０ｎＳと
比較して０．４ｎＳの遅延が生じており、上記の０．１
ｎＳを加味すると、０．３ｎＳの遅れが入力された外部
クロックＣＬＫに対する遅延のため生じていることがい
える。すなわち、遅延回路は、この回路の遅延時間分だ
け外部クロックＣＬＫの動作サイクルを改善することが
できるため、この場合における遅延回路の遅延時間は
０．３ｎＳということになる。
【００４３】従って、従来技術の第２例においては、エ
コークロック信号ＫＱについてのアクセス時間は外部ク
ロック信号ＣＬＫの周波数には依存しない一方で、出力
データ信号ＫＱについては、外部クロック信号ＣＬＫの
動作周波数を上げた場合、そのアクセス時間はこのとき
の動作周波数に依存してしまうこととなり、出力データ
信号ＫＱとエコークロック信号ＤＱとのそれぞれの出力
タイミング間にバラツキが発生してしまう。
コークロック信号ＫＱについてのアクセス時間は外部ク
ロック信号ＣＬＫの周波数には依存しない一方で、出力
データ信号ＫＱについては、外部クロック信号ＣＬＫの
動作周波数を上げた場合、そのアクセス時間はこのとき
の動作周波数に依存してしまうこととなり、出力データ
信号ＫＱとエコークロック信号ＤＱとのそれぞれの出力
タイミング間にバラツキが発生してしまう。
【００４４】
【発明が解決しようとする課題】本発明は、上記の問題
点に鑑みてものであり、エコークロック発生回路とデー
タ出力回路との回路形式の違いによる電圧、温度の変化
に依存するエコークロック信号とデータ信号との出力間
にバラツキを無くし、且つ、エコークロック発生回路お
よびデータ出力回路の動作周波数を動作限界に近づけて
いったときに、エコークロック信号とデータ信号とに関
するデータチェンジにおける周波数依存性の違いから動
作周波数の変動によって生じる両者の出力間のバラツキ
を無くす半導体記憶装置を提供することを目的とする。
点に鑑みてものであり、エコークロック発生回路とデー
タ出力回路との回路形式の違いによる電圧、温度の変化
に依存するエコークロック信号とデータ信号との出力間
にバラツキを無くし、且つ、エコークロック発生回路お
よびデータ出力回路の動作周波数を動作限界に近づけて
いったときに、エコークロック信号とデータ信号とに関
するデータチェンジにおける周波数依存性の違いから動
作周波数の変動によって生じる両者の出力間のバラツキ
を無くす半導体記憶装置を提供することを目的とする。
【００４５】
【課題を解決するための手段】かかる目的を達成するた
めに、請求項１記載の発明は、メモリセルから読み出さ
れたデータ信号を出力するデータ出力回路と、該データ
信号の出力のバラツキを規定するためのエコークロック
信号を発生するエコークロック発生回路とを有する半導
体記憶装置において、エコークロック発生回路は、エコ
ークロック信号を出力するための回路構成をデータ出力
回路と同じ出力形式となるように構成され、且つ、デー
タ出力回路と同じようにメモリセルから読み出されたデ
ータ信号を入力とし、入力信号をエコークロック信号に
変換して出力することを特徴とする。
めに、請求項１記載の発明は、メモリセルから読み出さ
れたデータ信号を出力するデータ出力回路と、該データ
信号の出力のバラツキを規定するためのエコークロック
信号を発生するエコークロック発生回路とを有する半導
体記憶装置において、エコークロック発生回路は、エコ
ークロック信号を出力するための回路構成をデータ出力
回路と同じ出力形式となるように構成され、且つ、デー
タ出力回路と同じようにメモリセルから読み出されたデ
ータ信号を入力とし、入力信号をエコークロック信号に
変換して出力することを特徴とする。
【００４６】請求項２記載の発明は、請求項１記載の発
明において、Ｈｉｇｈレベルのデータを記憶しているメ
モリセルからＨｉｇｈデータを読み出しエコークロック
発生回路へ出力する第１のセンスアンプと、Ｌｏｗレベ
ルのデータを記憶しているメモリセルからＬｏｗデータ
を読み出しエコークロック発生回路へ出力する第２のセ
ンスアンプと、メモリセルからデータを読み出しデータ
出力回路へ出力する第３のセンスアンプとを有し、第１
のセンスアンプ、第２のセンスアンプ、及び、第３のセ
ンスアンプにて読み出したデータをそれぞれ同じタイミ
ングでエコークロック発生回路およびデータ出力回路へ
出力することを特徴とする。
明において、Ｈｉｇｈレベルのデータを記憶しているメ
モリセルからＨｉｇｈデータを読み出しエコークロック
発生回路へ出力する第１のセンスアンプと、Ｌｏｗレベ
ルのデータを記憶しているメモリセルからＬｏｗデータ
を読み出しエコークロック発生回路へ出力する第２のセ
ンスアンプと、メモリセルからデータを読み出しデータ
出力回路へ出力する第３のセンスアンプとを有し、第１
のセンスアンプ、第２のセンスアンプ、及び、第３のセ
ンスアンプにて読み出したデータをそれぞれ同じタイミ
ングでエコークロック発生回路およびデータ出力回路へ
出力することを特徴とする。
【００４７】請求項３記載の発明は、請求項２記載の発
明において、エコークロック発生回路は、第１のセンス
アンプからの出力信号を入力とし、該入力信号を外部ク
ロック信号と同相の内部クロック信号ＣＬＫＴの立ち上
がりで出力する第１の出力レジスタ回路と、第２のセン
スアンプからの出力信号を入力とし、該入力信号を外部
クロック信号と逆相の内部クロック信号ＣＬＫＢの立ち
上がりで出力する第２の出力レジスタ回路と、第１出力
レジスタ回路および第２の出力レジスタ回路から入力さ
れた信号をエコークロック信号として出力する第１の出
力バッファ回路とを有し、データ出力回路は、第３のセ
ンスアンプからの出力信号を入力とし、該入力信号を外
部クロック信号と同相の内部クロック信号ＣＬＫＴの立
ち上がりで出力する第３のレジスタ回路と、第３の出力
レジスタ回路から入力された信号をデータ信号として出
力する第２の出力バッファ回路とを有することを特徴と
する。
明において、エコークロック発生回路は、第１のセンス
アンプからの出力信号を入力とし、該入力信号を外部ク
ロック信号と同相の内部クロック信号ＣＬＫＴの立ち上
がりで出力する第１の出力レジスタ回路と、第２のセン
スアンプからの出力信号を入力とし、該入力信号を外部
クロック信号と逆相の内部クロック信号ＣＬＫＢの立ち
上がりで出力する第２の出力レジスタ回路と、第１出力
レジスタ回路および第２の出力レジスタ回路から入力さ
れた信号をエコークロック信号として出力する第１の出
力バッファ回路とを有し、データ出力回路は、第３のセ
ンスアンプからの出力信号を入力とし、該入力信号を外
部クロック信号と同相の内部クロック信号ＣＬＫＴの立
ち上がりで出力する第３のレジスタ回路と、第３の出力
レジスタ回路から入力された信号をデータ信号として出
力する第２の出力バッファ回路とを有することを特徴と
する。
【００４８】請求項４記載の発明は、請求項３記載の発
明において、エコークロック発生回路は、第１のセンス
アンプと第１の出力レジスタ回路間におけるＨｉｇｈデ
ータの伝送経路に接続された、該伝送経路を中間電位化
する第１の中間電位回路と、第２のセンスアンプと第２
の出力レジスタ回路間におけるＬｏｗデータの伝送経路
に接続された、該伝送経路を中間電位化する第２の中間
電位回路とを有し、第１の中間電位回路は、第１のセン
スアンプからＨｉｇｈデータが出力される前までイネー
ブル状態として、第１のセンスアンプと第１の出力レジ
スタ回路間の伝送経路を中間電位化し、第２の中間電位
回路は、第２のセンスアンプからＬｏｗデータが出力さ
れる前までイネーブル状態として、第２のセンスアンプ
と第２の出力レジスタ回路間の伝送経路を中間電位化す
ることを特徴とする。
明において、エコークロック発生回路は、第１のセンス
アンプと第１の出力レジスタ回路間におけるＨｉｇｈデ
ータの伝送経路に接続された、該伝送経路を中間電位化
する第１の中間電位回路と、第２のセンスアンプと第２
の出力レジスタ回路間におけるＬｏｗデータの伝送経路
に接続された、該伝送経路を中間電位化する第２の中間
電位回路とを有し、第１の中間電位回路は、第１のセン
スアンプからＨｉｇｈデータが出力される前までイネー
ブル状態として、第１のセンスアンプと第１の出力レジ
スタ回路間の伝送経路を中間電位化し、第２の中間電位
回路は、第２のセンスアンプからＬｏｗデータが出力さ
れる前までイネーブル状態として、第２のセンスアンプ
と第２の出力レジスタ回路間の伝送経路を中間電位化す
ることを特徴とする。
【００４９】請求項５記載の発明は、請求項３又は４記
載の発明において、データ出力回路は、第３のセンスア
ンプと第３の出力レジスタ回路間におけるデータの伝送
経路に接続された、該伝送経路を中間電位化する第３の
中間電位回路を有し、第３の中間電位回路は、第３のセ
ンスアンプからデータが出力される前までイネーブル状
態として、第３のセンスアンプと第３の出力レジスタ回
路間の伝送経路を中間電位化することを特徴とする。
載の発明において、データ出力回路は、第３のセンスア
ンプと第３の出力レジスタ回路間におけるデータの伝送
経路に接続された、該伝送経路を中間電位化する第３の
中間電位回路を有し、第３の中間電位回路は、第３のセ
ンスアンプからデータが出力される前までイネーブル状
態として、第３のセンスアンプと第３の出力レジスタ回
路間の伝送経路を中間電位化することを特徴とする。
【００５０】請求項６記載の発明は、請求項１記載の発
明において、Ｈｉｇｈレベルのデータを記憶しているメ
モリセルからＨｉｇｈデータを読み出し、該Ｈｉｇｈデ
ータのＴｒｕｅ信号とＢａｒ信号とをそれぞれエコーク
ロック発生回路へ出力する第１のセンスアンプと、Ｌｏ
ｗレベルのデータを記憶しているメモリセルからＬｏｗ
データを読み出し、該ＬｏｗデータのＴｒｕｅ信号とＢ
ａｒ信号とをそれぞれエコークロック発生回路へ出力す
る第２のセンスアンプと、メモリセルからデータを読み
出し、該データのＴｒｕｅ信号とＢａｒ信号とをそれぞ
れデータ出力回路へ出力する第３のセンスアンプとを有
し、第１のセンスアンプ、第２のセンスアンプ、及び、
第３のセンスアンプからそれぞれのＴｒｕｅ信号とＢａ
ｒ信号とを同じタイミングでエコークロック発生回路お
よびデータ出力回路へ出力することを特徴とする。
明において、Ｈｉｇｈレベルのデータを記憶しているメ
モリセルからＨｉｇｈデータを読み出し、該Ｈｉｇｈデ
ータのＴｒｕｅ信号とＢａｒ信号とをそれぞれエコーク
ロック発生回路へ出力する第１のセンスアンプと、Ｌｏ
ｗレベルのデータを記憶しているメモリセルからＬｏｗ
データを読み出し、該ＬｏｗデータのＴｒｕｅ信号とＢ
ａｒ信号とをそれぞれエコークロック発生回路へ出力す
る第２のセンスアンプと、メモリセルからデータを読み
出し、該データのＴｒｕｅ信号とＢａｒ信号とをそれぞ
れデータ出力回路へ出力する第３のセンスアンプとを有
し、第１のセンスアンプ、第２のセンスアンプ、及び、
第３のセンスアンプからそれぞれのＴｒｕｅ信号とＢａ
ｒ信号とを同じタイミングでエコークロック発生回路お
よびデータ出力回路へ出力することを特徴とする。
【００５１】請求項７記載の発明は、請求項２記載の発
明において、エコークロック発生回路は、第１のセンス
アンプからの出力信号を入力とし、該入力信号を外部ク
ロック信号と同相の内部クロック信号ＣＬＫＴの立ち上
がりで出力する第１の出力レジスタ回路と、第２のセン
スアンプからの出力信号を入力とし、該入力信号を外部
クロック信号と逆相の内部クロック信号ＣＬＫＢの立ち
上がりで出力する第２の出力レジスタ回路と、第１の出
力レジスタ回路および第２の出力レジスタ回路から入力
された信号をエコークロック信号として出力する第１の
出力バッファ回路とを有し、データ出力回路は、第３の
センスアンプからの出力信号を入力とし、該入力信号を
外部クロック信号と同相の内部クロック信号ＣＬＫＴの
立ち上がりで出力する第３の出力レジスタ回路と、第３
の出力レジスタ回路から入力された信号をデータ信号と
して出力する第２の出力バッファ回路とを有することを
特徴とする。
明において、エコークロック発生回路は、第１のセンス
アンプからの出力信号を入力とし、該入力信号を外部ク
ロック信号と同相の内部クロック信号ＣＬＫＴの立ち上
がりで出力する第１の出力レジスタ回路と、第２のセン
スアンプからの出力信号を入力とし、該入力信号を外部
クロック信号と逆相の内部クロック信号ＣＬＫＢの立ち
上がりで出力する第２の出力レジスタ回路と、第１の出
力レジスタ回路および第２の出力レジスタ回路から入力
された信号をエコークロック信号として出力する第１の
出力バッファ回路とを有し、データ出力回路は、第３の
センスアンプからの出力信号を入力とし、該入力信号を
外部クロック信号と同相の内部クロック信号ＣＬＫＴの
立ち上がりで出力する第３の出力レジスタ回路と、第３
の出力レジスタ回路から入力された信号をデータ信号と
して出力する第２の出力バッファ回路とを有することを
特徴とする。
【００５２】請求項８記載の発明は、請求項７記載の発
明において、エコークロック発生回路は、第１のセンス
アンプと第１の出力レジスタ回路間におけるＴｒｕｅ信
号の伝送経路とＢａｒ信号の伝送経路とに接続された、
該二つの伝送経路を中間電位化する第１の中間電位回路
と、第２のセンスアンプと第２の出力レジスタ回路間に
おけるＴｒｕｅ信号の伝送経路とＢａｒ信号の伝送経路
とに接続された、該二つの伝送経路を中間電位化する第
２の中間電位回路とを有し、第１の中間電位回路は、第
１のセンスアンプからＨｉｇｈデータが出力される前ま
でイネーブル状態として、第１のセンスアンプから出力
されたＴｒｕｅ信号とＢａｒ信号とを接続することで第
１のセンスアンプと第１の出力レジスタ回路間の二つの
伝送経路を中間電位化し、また、第２の中間電位回路
は、第２のセンスアンプからＬｏｗデータが出力される
前までイネーブル状態として、第２のセンスアンプから
出力されたＴｒｕｅ信号とＢａｒ信号とを接続すること
で第２のセンスアンプと第２の出力レジスタ回路間の二
つの伝送経路を中間電位化することを特徴とする。
明において、エコークロック発生回路は、第１のセンス
アンプと第１の出力レジスタ回路間におけるＴｒｕｅ信
号の伝送経路とＢａｒ信号の伝送経路とに接続された、
該二つの伝送経路を中間電位化する第１の中間電位回路
と、第２のセンスアンプと第２の出力レジスタ回路間に
おけるＴｒｕｅ信号の伝送経路とＢａｒ信号の伝送経路
とに接続された、該二つの伝送経路を中間電位化する第
２の中間電位回路とを有し、第１の中間電位回路は、第
１のセンスアンプからＨｉｇｈデータが出力される前ま
でイネーブル状態として、第１のセンスアンプから出力
されたＴｒｕｅ信号とＢａｒ信号とを接続することで第
１のセンスアンプと第１の出力レジスタ回路間の二つの
伝送経路を中間電位化し、また、第２の中間電位回路
は、第２のセンスアンプからＬｏｗデータが出力される
前までイネーブル状態として、第２のセンスアンプから
出力されたＴｒｕｅ信号とＢａｒ信号とを接続すること
で第２のセンスアンプと第２の出力レジスタ回路間の二
つの伝送経路を中間電位化することを特徴とする。
【００５３】請求項９記載の発明は、請求項７又は８記
載の発明において、データ出力回路は、第３のセンスア
ンプと第３の出力レジスタ回路間におけるＴｒｕｅ信号
の伝送経路とＢａｒ信号の伝送経路とに接続された、該
二つの伝送経路を中間電位化する第３の中間電位回路を
有し、第３の中間電位回路は、第３のセンスアンプから
データが出力される前までイネーブル状態として、第３
のセンスアンプから出力されたＴｒｕｅ信号とＢａｒ信
号とを接続することで第３のセンスアンプと第２の出力
レジスタ回路間の二つの伝送経路を中間電位化すること
を特徴とする。
載の発明において、データ出力回路は、第３のセンスア
ンプと第３の出力レジスタ回路間におけるＴｒｕｅ信号
の伝送経路とＢａｒ信号の伝送経路とに接続された、該
二つの伝送経路を中間電位化する第３の中間電位回路を
有し、第３の中間電位回路は、第３のセンスアンプから
データが出力される前までイネーブル状態として、第３
のセンスアンプから出力されたＴｒｕｅ信号とＢａｒ信
号とを接続することで第３のセンスアンプと第２の出力
レジスタ回路間の二つの伝送経路を中間電位化すること
を特徴とする。
【００５４】請求項１０記載の発明は、請求項４から９
のいずれかに記載の発明において、第１の中間電位回
路、第２の中間電位回路、及び、第３の中間電位回路に
おける各伝送経路に対する中間電位化レベルを、第１の
センスアンプから出力されたデータのＨｉｇｈレベルと
第２のセンスアンプから出力されたデータＬｏｗレベル
との１／２のレベルとしたことを特徴とする。
のいずれかに記載の発明において、第１の中間電位回
路、第２の中間電位回路、及び、第３の中間電位回路に
おける各伝送経路に対する中間電位化レベルを、第１の
センスアンプから出力されたデータのＨｉｇｈレベルと
第２のセンスアンプから出力されたデータＬｏｗレベル
との１／２のレベルとしたことを特徴とする。
【００５５】請求項１１記載の発明は、請求項２から１
０のいずれかに記載の発明において、エコークロック発
生回路においては、第１のセンスアンプおよび第２のセ
ンスアンプを常時駆動させ、データ出力回路において
は、メモリセルからデータを読み出すリード動作時にの
み第３のセンスアンプを動作させることを特徴とする。
０のいずれかに記載の発明において、エコークロック発
生回路においては、第１のセンスアンプおよび第２のセ
ンスアンプを常時駆動させ、データ出力回路において
は、メモリセルからデータを読み出すリード動作時にの
み第３のセンスアンプを動作させることを特徴とする。
【００５６】請求項１２記載の発明は、請求項４から１
１のいずれかに記載の発明において、リード動作を行っ
ているときにのみ第１の中間電位回路、第２の中間電位
回路、及び、第３の中間電位回路を駆動させることで、
第１のセンスアンプ、第２のセンスアンプ、及び、第３
のセンスアンプにおけるそれぞれの動作を同一にしたこ
とを特徴とする。
１のいずれかに記載の発明において、リード動作を行っ
ているときにのみ第１の中間電位回路、第２の中間電位
回路、及び、第３の中間電位回路を駆動させることで、
第１のセンスアンプ、第２のセンスアンプ、及び、第３
のセンスアンプにおけるそれぞれの動作を同一にしたこ
とを特徴とする。
【００５７】請求項１３記載の発明は、請求項３、４、
５、１０、１１、１２記載の発明において、第１の出力
レジスタ回路は、一つのラッチ回路と、該ラッチ回路と
第１の出力バッファ回路との間にトランスファ回路とを
有して構成されたことを特徴とする。
５、１０、１１、１２記載の発明において、第１の出力
レジスタ回路は、一つのラッチ回路と、該ラッチ回路と
第１の出力バッファ回路との間にトランスファ回路とを
有して構成されたことを特徴とする。
【００５８】請求項１４記載の発明は、請求項３、４、
５、１０、１１、１２、１３記載の発明において、第２
の出力レジスタ回路は、二つのラッチ回路を直列に接続
した回路と、該二つのラッチ回路と第１の出力バッファ
回路との間にトランスファ回路とを有して構成されたこ
とを特徴とする。
５、１０、１１、１２、１３記載の発明において、第２
の出力レジスタ回路は、二つのラッチ回路を直列に接続
した回路と、該二つのラッチ回路と第１の出力バッファ
回路との間にトランスファ回路とを有して構成されたこ
とを特徴とする。
【００５９】請求項１５記載の発明は、請求項３、４、
５、１０、１１、１２、１３、１４記載の発明におい
て、第３の出力レジスタ回路は、二つのラッチ回路を有
して構成されたことを特徴とする。
５、１０、１１、１２、１３、１４記載の発明におい
て、第３の出力レジスタ回路は、二つのラッチ回路を有
して構成されたことを特徴とする。
【００６０】請求項１６記載の発明は、請求項６、７、
８、９、１０、１１、１２記載の発明において、第１の
出力レジスタ回路、第２の出力レジスタ回路、および、
第３の出力レジスタ回路の一部を構成するマスターラッ
チ回路をそれぞれ、センスアンプを有して構成したこと
を特徴とする。
８、９、１０、１１、１２記載の発明において、第１の
出力レジスタ回路、第２の出力レジスタ回路、および、
第３の出力レジスタ回路の一部を構成するマスターラッ
チ回路をそれぞれ、センスアンプを有して構成したこと
を特徴とする。
【００６１】請求項１７記載の発明は、請求項６、７、
８、９、１０、１１、１２、１６記載の発明において、
第１のセンスアンプ、第２のセンスアンプ、および、第
３のセンスアンプの一部を構成する出力バッファ回路を
それぞれ、Ｎｃｈトランジスタで構成したことを特徴と
する。
８、９、１０、１１、１２、１６記載の発明において、
第１のセンスアンプ、第２のセンスアンプ、および、第
３のセンスアンプの一部を構成する出力バッファ回路を
それぞれ、Ｎｃｈトランジスタで構成したことを特徴と
する。
【００６２】
【発明の実施の形態】本発明の半導体記憶装置において
は、エコークロック信号の出力方式とメモリセルからの
データ信号の出力方式が同じになるような回路で構成し
ており、エコークロック信号を発生する回路（エコーク
ロック発生回路）は、２つの出力レジスタ回路を有して
構成し、互いを並列に接続している。
は、エコークロック信号の出力方式とメモリセルからの
データ信号の出力方式が同じになるような回路で構成し
ており、エコークロック信号を発生する回路（エコーク
ロック発生回路）は、２つの出力レジスタ回路を有して
構成し、互いを並列に接続している。
【００６３】即ち、エコークロック発生回路の２つの出
力レジスタ回路への入力信号は、メモリセルからのデー
タ信号を出力する回路（データ出力回路）における出力
レジスタ回路の入力信号同様に、センスアンプの出力信
号を入力している。ここで、エコークロック発生回路の
外部クロック信号と同相のクロック信号で制御される一
方の出力レジスタ回路へのセンスアンプからの入力信号
は常に‘Ｈｉｇｈ’、外部クロック信号と逆相のクロッ
ク信号で制御される他方の出力レジスタ回路への入力信
号は常に‘Ｌｏｗ’とする必要があるため、２つの出力
レジスタ回路それぞれに対応して２つのセンスアンプが
備えられ、それぞれのセンスアンプがメモリセルから読
み出すデータを‘Ｈｉｇｈ’と‘Ｌｏｗ’に固定する。
力レジスタ回路への入力信号は、メモリセルからのデー
タ信号を出力する回路（データ出力回路）における出力
レジスタ回路の入力信号同様に、センスアンプの出力信
号を入力している。ここで、エコークロック発生回路の
外部クロック信号と同相のクロック信号で制御される一
方の出力レジスタ回路へのセンスアンプからの入力信号
は常に‘Ｈｉｇｈ’、外部クロック信号と逆相のクロッ
ク信号で制御される他方の出力レジスタ回路への入力信
号は常に‘Ｌｏｗ’とする必要があるため、２つの出力
レジスタ回路それぞれに対応して２つのセンスアンプが
備えられ、それぞれのセンスアンプがメモリセルから読
み出すデータを‘Ｈｉｇｈ’と‘Ｌｏｗ’に固定する。
【００６４】但し、常時同じデータを読み出してもセン
スアンプからの出力は動作しない。そこで、それぞれの
センスアンプからの出力を同じタイミングで中間電位化
することで、２つのセンスアンプによってＨｉｇｈとＬ
ｏｗいずれのデータを読み出しても、読み出されたデー
タがそれぞれに対応する出力レジスタ回路に同じスピー
ド（タイミング）で取り込まれるようにしている。
スアンプからの出力は動作しない。そこで、それぞれの
センスアンプからの出力を同じタイミングで中間電位化
することで、２つのセンスアンプによってＨｉｇｈとＬ
ｏｗいずれのデータを読み出しても、読み出されたデー
タがそれぞれに対応する出力レジスタ回路に同じスピー
ド（タイミング）で取り込まれるようにしている。
【００６５】このようにして、本発明は、エコークロッ
ク発生回路およびデータ出力回路が備えるそれぞれの出
力レジスタ回路にデータが取り込まれるまでの条件を揃
え、また、エコークロック信号の出力方式とデータ信号
の出力方式を同じになるような回路で構成していること
で、データ出力回路によるＩ／Ｏのデータ信号の出力に
おける外部クロック信号に対する周波数依存性と同じ依
存性を、エコークロック発生回路によるエコークロック
信号の出力についても与えることにより、従来技術にお
いてはエコークロック信号とＩ／Ｏのデータ信号との間
に生じていた出力タイミングのバラツキを無くすことを
特徴とする。
ク発生回路およびデータ出力回路が備えるそれぞれの出
力レジスタ回路にデータが取り込まれるまでの条件を揃
え、また、エコークロック信号の出力方式とデータ信号
の出力方式を同じになるような回路で構成していること
で、データ出力回路によるＩ／Ｏのデータ信号の出力に
おける外部クロック信号に対する周波数依存性と同じ依
存性を、エコークロック発生回路によるエコークロック
信号の出力についても与えることにより、従来技術にお
いてはエコークロック信号とＩ／Ｏのデータ信号との間
に生じていた出力タイミングのバラツキを無くすことを
特徴とする。
【００６６】以下、本発明の実施の形態を添付図面を参
照しながら詳細に説明する。
照しながら詳細に説明する。
【００６７】図１に本発明の実施形態における半導体記
憶装置の一構成例を示している。エコークロック発生回
路は、出力バッファ回路ａ、出力レジスタ回路ｂ１，ｂ
２を有して構成される。外部クロック信号と同相の波形
をもった内部クロック信号ＣＬＫＴで制御される出力レ
ジスタ回路ｂ１には、常に、メモリセルからＨｉｇｈレ
ベルのデータを読み出すセンスアンプＳＡ１からの出力
データＷＲＢ１Ｔが入力され、また、外部クロック信号
と逆相の波形をもつ内部クロック信号ＣＬＫＢで制御さ
れる出力レジスタ回路ｂ２には、常に、メモリセルから
Ｌｏｗデータを読み出すセンスアンプＳＡ２の出力デー
タＷＲＢ２Ｔが入力される。
憶装置の一構成例を示している。エコークロック発生回
路は、出力バッファ回路ａ、出力レジスタ回路ｂ１，ｂ
２を有して構成される。外部クロック信号と同相の波形
をもった内部クロック信号ＣＬＫＴで制御される出力レ
ジスタ回路ｂ１には、常に、メモリセルからＨｉｇｈレ
ベルのデータを読み出すセンスアンプＳＡ１からの出力
データＷＲＢ１Ｔが入力され、また、外部クロック信号
と逆相の波形をもつ内部クロック信号ＣＬＫＢで制御さ
れる出力レジスタ回路ｂ２には、常に、メモリセルから
Ｌｏｗデータを読み出すセンスアンプＳＡ２の出力デー
タＷＲＢ２Ｔが入力される。
【００６８】ここで、２つのセンスアンプがそれぞれメ
モリセルから読み出すデータをＨｉｇｈレベル、Ｌｏｗ
レベルに固定するための実施形態の一つとして、メモリ
セルとして、Ｈｉｇｈデータを記憶しておくものと、Ｌ
ｏｗデータを記憶しておくものとを予め備えておき、そ
れぞれにつきセンスアンプＳＡ１とセンスアンプＳＡ２
が常時Ｈｉｇｈ、Ｌｏｗデータを読み出すようにするこ
とが考えられるが、これに限らず、センスアンプがメモ
リセルからＨｉｇｈ或いはＬｏｗレベルのデータを固定
的に読み出すことが可能であれば、これを実現し得るい
ずれの技術を利用してもよい。
モリセルから読み出すデータをＨｉｇｈレベル、Ｌｏｗ
レベルに固定するための実施形態の一つとして、メモリ
セルとして、Ｈｉｇｈデータを記憶しておくものと、Ｌ
ｏｗデータを記憶しておくものとを予め備えておき、そ
れぞれにつきセンスアンプＳＡ１とセンスアンプＳＡ２
が常時Ｈｉｇｈ、Ｌｏｗデータを読み出すようにするこ
とが考えられるが、これに限らず、センスアンプがメモ
リセルからＨｉｇｈ或いはＬｏｗレベルのデータを固定
的に読み出すことが可能であれば、これを実現し得るい
ずれの技術を利用してもよい。
【００６９】また、ＣＬＫＴで制御される出力レジスタ
回路ｂ１は、図４ａに示すような回路で構成され、ＣＬ
ＫＢで制御される出力レジスタ回路ｂ２は、図４ｂに示
すように２つのラッチ回路を直列に接続して構成され
る。出力レジスタ回路ｂ２を図４ｂに示す回路で構成す
ることで、出力レジスタ回路ｂ２は、出力レジスタ回路
ｂ１と同じタイミング、即ち、出力レジスタ回路ｂ１に
おけるＣＬＫＴのＲＩＳＥエッジの入力と同じタイミン
グで入力されるＣＬＫＢのＦＡＬＬエッジで、センスア
ンプＳＡ２からのデータ（ＷＲＢ２Ｔ）を取り込むこと
ができる。
回路ｂ１は、図４ａに示すような回路で構成され、ＣＬ
ＫＢで制御される出力レジスタ回路ｂ２は、図４ｂに示
すように２つのラッチ回路を直列に接続して構成され
る。出力レジスタ回路ｂ２を図４ｂに示す回路で構成す
ることで、出力レジスタ回路ｂ２は、出力レジスタ回路
ｂ１と同じタイミング、即ち、出力レジスタ回路ｂ１に
おけるＣＬＫＴのＲＩＳＥエッジの入力と同じタイミン
グで入力されるＣＬＫＢのＦＡＬＬエッジで、センスア
ンプＳＡ２からのデータ（ＷＲＢ２Ｔ）を取り込むこと
ができる。
【００７０】また、センスアンプＳＡ１、ＳＡ２の出力
データＷＲＢ１Ｔ、ＷＲＢ２Ｔが伝送される経路には、
図１に示されるように、中間電位回路ｆ１、ｆ２が接続
されている。中間電位回路ｆ１、ｆ２は、図４ｃに示す
ような回路で構成されている。
データＷＲＢ１Ｔ、ＷＲＢ２Ｔが伝送される経路には、
図１に示されるように、中間電位回路ｆ１、ｆ２が接続
されている。中間電位回路ｆ１、ｆ２は、図４ｃに示す
ような回路で構成されている。
【００７１】データ出力回路は、出力バッファ回路ｃと
出力レジスタ回路ｄを有して構成される。エコークロッ
ク発生回路と同様に、出力レジスタ回路ｄには、メモリ
セルからデータを読み出すセンスアンプＳＡ３の出力信
号ＷＲＢ３Ｔが入力され、ＷＲＢ３Ｔが伝送される経路
には、図１に示されるように、中間電位回路ｆ３が接続
されている。出力レジスタ回路ｄは、図２ａに示すよう
に、２つのラッチ回路が直列に接続されたマスターラッ
チ回路とスレーブラッチ回路とで構成され、中間電位回
路ｆ３は、図４ｃに示すような回路で構成されている。
出力レジスタ回路ｄを有して構成される。エコークロッ
ク発生回路と同様に、出力レジスタ回路ｄには、メモリ
セルからデータを読み出すセンスアンプＳＡ３の出力信
号ＷＲＢ３Ｔが入力され、ＷＲＢ３Ｔが伝送される経路
には、図１に示されるように、中間電位回路ｆ３が接続
されている。出力レジスタ回路ｄは、図２ａに示すよう
に、２つのラッチ回路が直列に接続されたマスターラッ
チ回路とスレーブラッチ回路とで構成され、中間電位回
路ｆ３は、図４ｃに示すような回路で構成されている。
【００７２】本実施形態における動作を図５のタイミン
グチャートを用いて説明する。図５に示されるＣＬＫ、
ＡＤＤ、ＡＣ、ＧＷは外部から入力される信号で、ＣＬ
Ｋはクロック信号、ＡＤＤはアドレス信号、ＡＣはアド
レスコントロール信号、ＧＷはライトイネーブル信号で
あり、本発明の半導体記憶装置は、ＡＣがＬｏｗレベル
で入力されたときにＧＷがＨｉｇｈレベルで入力された
ときはリード動作を開始し、ＡＣがＬｏｗレベルで入力
されたときにＧＷがＬｏｗレベルで入力されたときはラ
イト動作を開始する。
グチャートを用いて説明する。図５に示されるＣＬＫ、
ＡＤＤ、ＡＣ、ＧＷは外部から入力される信号で、ＣＬ
Ｋはクロック信号、ＡＤＤはアドレス信号、ＡＣはアド
レスコントロール信号、ＧＷはライトイネーブル信号で
あり、本発明の半導体記憶装置は、ＡＣがＬｏｗレベル
で入力されたときにＧＷがＨｉｇｈレベルで入力された
ときはリード動作を開始し、ＡＣがＬｏｗレベルで入力
されたときにＧＷがＬｏｗレベルで入力されたときはラ
イト動作を開始する。
【００７３】ここで、本発明の半導体記憶装置は、ＡＣ
がＬｏｗレベルで入力されたときにＧＷがＨｉｇｈレベ
ルで入力されたタイミングに相当する外部クロック信号
ＣＬＫでアドレスＡ１を取り込み、その後、センスア
ンプＳＡ１、ＳＡ２、ＳＡ３がメモリセルからデータを
読み出すリード動作がスタートする。本発明によるリー
ド動作につきその詳細を以下に説明する。
がＬｏｗレベルで入力されたときにＧＷがＨｉｇｈレベ
ルで入力されたタイミングに相当する外部クロック信号
ＣＬＫでアドレスＡ１を取り込み、その後、センスア
ンプＳＡ１、ＳＡ２、ＳＡ３がメモリセルからデータを
読み出すリード動作がスタートする。本発明によるリー
ド動作につきその詳細を以下に説明する。
【００７４】エコークロック発生回路においては、出力
レジスタ回路ｂ１では、内部クロック信号ＣＬＫＴのＲ
ＩＳＥエッジが入力されると、センスアンプＳＡ１から
の出力データＷＲＢ１Ｔを格納し、一方で、の内部クロ
ック信号ＣＬＫＴの逆相の波形をもった内部クロック信
号ＣＬＫＢのＦＡＬＬエッジが出力レジスタ回路ｂ２に
入力されると、出力レジスタ回路ｂ２は、センスアンプ
ＳＡ２からの出力データＷＲＢ２Ｔを格納する。
レジスタ回路ｂ１では、内部クロック信号ＣＬＫＴのＲ
ＩＳＥエッジが入力されると、センスアンプＳＡ１から
の出力データＷＲＢ１Ｔを格納し、一方で、の内部クロ
ック信号ＣＬＫＴの逆相の波形をもった内部クロック信
号ＣＬＫＢのＦＡＬＬエッジが出力レジスタ回路ｂ２に
入力されると、出力レジスタ回路ｂ２は、センスアンプ
ＳＡ２からの出力データＷＲＢ２Ｔを格納する。
【００７５】また、データ出力回路においては、の内部
クロック信号ＣＬＫＴのＲＩＳＥエッジが出力レジスタ
回路ｄに入力されると、出力レジスタ回路ｄはセンスア
ンプＳＡ３からの出力データＷＲＢ３Ｔを格納する。
クロック信号ＣＬＫＴのＲＩＳＥエッジが出力レジスタ
回路ｄに入力されると、出力レジスタ回路ｄはセンスア
ンプＳＡ３からの出力データＷＲＢ３Ｔを格納する。
【００７６】出力レジスタ回路ｂ１、ｂ２、ｄは１つ或
いは複数のラッチ回路で構成されているため、上述した
動作によって、それぞれの出力レジスタ回路ｂ１、ｂ
２、ｄがＳＡ１、２、３からの出力データＷＲＢ１Ｔ、
ＷＲＢ２Ｔ、ＷＲＢ３Ｔを格納すると、出力レジスタ回
路ｂ１、ｄにおいては、入力されるＣＬＫＴがＨｉｇｈ
レベルである間は、格納されたＷＲＢ１Ｔ、ＷＲＢ３Ｔ
は保持され、また、出力レジスタ回路ｂ２においては、
入力されるＣＬＫＢがＨｉｇｈレベルである間は、格納
されたＷＲＢ２Ｔは保持されるため、ＷＲＢ１Ｔ、ＷＲ
Ｂ２Ｔ、ＷＲＢ３Ｔを伝送する経路でＷＲＢ１Ｔ、ＷＲ
Ｂ２Ｔ、ＷＲＢ３Ｔを保持する必要は無くなる。
いは複数のラッチ回路で構成されているため、上述した
動作によって、それぞれの出力レジスタ回路ｂ１、ｂ
２、ｄがＳＡ１、２、３からの出力データＷＲＢ１Ｔ、
ＷＲＢ２Ｔ、ＷＲＢ３Ｔを格納すると、出力レジスタ回
路ｂ１、ｄにおいては、入力されるＣＬＫＴがＨｉｇｈ
レベルである間は、格納されたＷＲＢ１Ｔ、ＷＲＢ３Ｔ
は保持され、また、出力レジスタ回路ｂ２においては、
入力されるＣＬＫＢがＨｉｇｈレベルである間は、格納
されたＷＲＢ２Ｔは保持されるため、ＷＲＢ１Ｔ、ＷＲ
Ｂ２Ｔ、ＷＲＢ３Ｔを伝送する経路でＷＲＢ１Ｔ、ＷＲ
Ｂ２Ｔ、ＷＲＢ３Ｔを保持する必要は無くなる。
【００７７】従って、ＷＲＢ１Ｔ、ＷＲＢ２Ｔ、ＷＲＢ
３Ｔに接続された中間電位回路ｆ１、ｆ２、ｆ３により
それぞれを中間電位化する。中間電位化回路ｆ１、ｆ
２、ｆ３は、ＣＬＫＴのＲＩＳＥエッジでＨｉｇｈレベ
ルとなる波形をもった中間電位化信号ＭＥの入力によっ
て制御されるものであり、中間電位化信号ＭＥがＨｉｇ
ｈレベルで入力されたときに、各ＷＲＢ１Ｔ、ＷＲＢ２
Ｔ、ＷＲＢ３Ｔを中間電位化する。
３Ｔに接続された中間電位回路ｆ１、ｆ２、ｆ３により
それぞれを中間電位化する。中間電位化回路ｆ１、ｆ
２、ｆ３は、ＣＬＫＴのＲＩＳＥエッジでＨｉｇｈレベ
ルとなる波形をもった中間電位化信号ＭＥの入力によっ
て制御されるものであり、中間電位化信号ＭＥがＨｉｇ
ｈレベルで入力されたときに、各ＷＲＢ１Ｔ、ＷＲＢ２
Ｔ、ＷＲＢ３Ｔを中間電位化する。
【００７８】また、ＣＬＫＢで制御される出力レジスタ
回路ｂ２は、２つのラッチ回路で構成されているため、
出力レジスタ回路ｂ１と同じタイミングでＷＲＢ２Ｔの
データの読み込み動作が行え、中間電位回路ｆ２は、中
間電位回路ｆ１（中間電位回路ｆ３）と同じタイミング
でＷＲＢ２Ｔを中間電位化することができる。即ち、中
間電位回路ｆ２に入力される中間電位化信号ＭＥは中間
電位回路ｆ１に入力される中間電位化信号と同じ位相を
もった信号を用いることができる。
回路ｂ２は、２つのラッチ回路で構成されているため、
出力レジスタ回路ｂ１と同じタイミングでＷＲＢ２Ｔの
データの読み込み動作が行え、中間電位回路ｆ２は、中
間電位回路ｆ１（中間電位回路ｆ３）と同じタイミング
でＷＲＢ２Ｔを中間電位化することができる。即ち、中
間電位回路ｆ２に入力される中間電位化信号ＭＥは中間
電位回路ｆ１に入力される中間電位化信号と同じ位相を
もった信号を用いることができる。
【００７９】ここで、中間電位回路ｆ１、ｆ２、ｆ３に
て各ＷＲＢ１Ｔ、ＷＲＢ２Ｔ、ＷＲＢ３Ｔを中間電位化
するタイミング（中間電位化信号ＭＥを入力させるタイ
ミング）として留意すべき点として、センスアンプＳＡ
１、ＳＡ２、ＳＡ３がイネーブルとなる前、即ち、セン
スアンプイネーブル信号ＳＥ１、ＳＥ２のＨｉｇｈレベ
ルのデータがＳＡ１、ＳＡ２、ＳＡ３に入力される前
に、Ｌｏｗレベルの中間電位化信号ＭＥを入力させて、
中間電位回路ｆ１、ｆ２、ｆ３の機能をディセーブルに
しておく必要がある。
て各ＷＲＢ１Ｔ、ＷＲＢ２Ｔ、ＷＲＢ３Ｔを中間電位化
するタイミング（中間電位化信号ＭＥを入力させるタイ
ミング）として留意すべき点として、センスアンプＳＡ
１、ＳＡ２、ＳＡ３がイネーブルとなる前、即ち、セン
スアンプイネーブル信号ＳＥ１、ＳＥ２のＨｉｇｈレベ
ルのデータがＳＡ１、ＳＡ２、ＳＡ３に入力される前
に、Ｌｏｗレベルの中間電位化信号ＭＥを入力させて、
中間電位回路ｆ１、ｆ２、ｆ３の機能をディセーブルに
しておく必要がある。
【００８０】それは、センスアンプＳＡ１、ＳＡ２、Ｓ
Ａ３がイネーブルになったときに、中間電位回路ｆ１、
ｆ２、ｆ３がイネーブルになっていると、エコークロッ
ク発生回路およびデータ出力回路におけるＷＲＢ１Ｔ、
ＷＲＢ２Ｔに対するエコークロック信号ＫＱへのデータ
チェンジ、および、ＷＲＢ３Ｔに対するデータ信号ＤＱ
へのデータチェンジを遅らせることになるからである。
Ａ３がイネーブルになったときに、中間電位回路ｆ１、
ｆ２、ｆ３がイネーブルになっていると、エコークロッ
ク発生回路およびデータ出力回路におけるＷＲＢ１Ｔ、
ＷＲＢ２Ｔに対するエコークロック信号ＫＱへのデータ
チェンジ、および、ＷＲＢ３Ｔに対するデータ信号ＤＱ
へのデータチェンジを遅らせることになるからである。
【００８１】センスアンプＳＡ１によって読み出された
メモリセルデータはＨｉｇｈレベルの信号であるため、
ＳＡ１から出力されるＷＲＢ１ＴもＨｉｇｈレベルの信
号となり、ＣＬＫＴのＲＩＳＥエッジの入力により出力
レジスタ回路ｂ１にてＷＲＢ１Ｔが取り込まれると同時
に、取り込まれたデータは出力バッファ回路ａに伝達さ
れ、Ｈｉｇｈレベルの状態でエコークロック信号ＫＱが
出力される。
メモリセルデータはＨｉｇｈレベルの信号であるため、
ＳＡ１から出力されるＷＲＢ１ＴもＨｉｇｈレベルの信
号となり、ＣＬＫＴのＲＩＳＥエッジの入力により出力
レジスタ回路ｂ１にてＷＲＢ１Ｔが取り込まれると同時
に、取り込まれたデータは出力バッファ回路ａに伝達さ
れ、Ｈｉｇｈレベルの状態でエコークロック信号ＫＱが
出力される。
【００８２】前記の出力レジスタ回路ｂ１に入力される
ＣＬＫＴがＨｉｇｈレベルの状態である間は、エコーク
ロック信号ＫＱはその状態（Ｈｉｇｈレベル）で保持さ
れる。一方で、ＣＬＫＴがＨｉｇｈレベルの状態である
期間中はＣＬＫＢはＬｏｗレベルであるために、出力レ
ジスタ回路ｂ２から出力バッファ回路ａにはデータが伝
達されない。
ＣＬＫＴがＨｉｇｈレベルの状態である間は、エコーク
ロック信号ＫＱはその状態（Ｈｉｇｈレベル）で保持さ
れる。一方で、ＣＬＫＴがＨｉｇｈレベルの状態である
期間中はＣＬＫＢはＬｏｗレベルであるために、出力レ
ジスタ回路ｂ２から出力バッファ回路ａにはデータが伝
達されない。
【００８３】また、同時に、センスアンプＳＡ２によっ
て読み出されたメモリセルデータはＬｏｗレベルに固定
されているため、ＳＡ１から出力されるＷＲＢ２ＴもＬ
ｏｗレベルの信号となり、ＣＬＫＢのＲＩＳＥエッジの
入力により出力レジスタ回路ｂ２にてＷＲＢ２Ｔが取り
込まれると同時に、取り込まれたデータは出力バッファ
回路ａに伝達され、Ｌｏｗレベルの状態でエコークロッ
ク信号ＫＱが出力される。
て読み出されたメモリセルデータはＬｏｗレベルに固定
されているため、ＳＡ１から出力されるＷＲＢ２ＴもＬ
ｏｗレベルの信号となり、ＣＬＫＢのＲＩＳＥエッジの
入力により出力レジスタ回路ｂ２にてＷＲＢ２Ｔが取り
込まれると同時に、取り込まれたデータは出力バッファ
回路ａに伝達され、Ｌｏｗレベルの状態でエコークロッ
ク信号ＫＱが出力される。
【００８４】前記の出力レジスタ回路ｂ２に入力される
ＣＬＫＢがＬｏｗレベルの状態である間は、エコークロ
ック信号ＫＱはその状態（Ｌｏｗレベル）で保持され
る。一方で、ＣＬＫＢがＨｉｇｈレベルの状態である期
間中はＣＬＫＴはＬｏｗレベルであるために、出力レジ
スタ回路ｂ１から出力バッファ回路ａにはデータが伝達
されない。
ＣＬＫＢがＬｏｗレベルの状態である間は、エコークロ
ック信号ＫＱはその状態（Ｌｏｗレベル）で保持され
る。一方で、ＣＬＫＢがＨｉｇｈレベルの状態である期
間中はＣＬＫＴはＬｏｗレベルであるために、出力レジ
スタ回路ｂ１から出力バッファ回路ａにはデータが伝達
されない。
【００８５】また、本発明の半導体記憶装置は、外部ク
ロック信号におけるＣＬＫが入力されることにより、
メモリセルからのデータのリード動作がスタートする
と、データ出力回路においては、センスアンプイネーブ
ルＳＥ２のＲＩＳＥエッジを受けてセンスアンプＳＡ３
がメモリセルからデータを読み出し出力したＷＲＢ３Ｔ
を、出力レジスタ回路ｄは、ＣＬＫＴのＲＩＳＥエッジ
が入力されることで、ＷＲＢ３Ｔを取り込むと同時に、
取り込んだデータを出力バッファ回路ｃに伝達し、伝達
されたデータは出力バッファ回路ｃからデータ信号ＤＱ
として出力される。尚、出力レジスタ回路ｄにおいて
は、メモリセルからＳＡ３を介して取り込んだデータ
（ＷＲＢ３Ｔ）を次のＣＬＫＴのＲＩＳＥエッジが入力
されるまで保持する。
ロック信号におけるＣＬＫが入力されることにより、
メモリセルからのデータのリード動作がスタートする
と、データ出力回路においては、センスアンプイネーブ
ルＳＥ２のＲＩＳＥエッジを受けてセンスアンプＳＡ３
がメモリセルからデータを読み出し出力したＷＲＢ３Ｔ
を、出力レジスタ回路ｄは、ＣＬＫＴのＲＩＳＥエッジ
が入力されることで、ＷＲＢ３Ｔを取り込むと同時に、
取り込んだデータを出力バッファ回路ｃに伝達し、伝達
されたデータは出力バッファ回路ｃからデータ信号ＤＱ
として出力される。尚、出力レジスタ回路ｄにおいて
は、メモリセルからＳＡ３を介して取り込んだデータ
（ＷＲＢ３Ｔ）を次のＣＬＫＴのＲＩＳＥエッジが入力
されるまで保持する。
【００８６】ここで、エコークロック発生回路において
は、エコークロック信号は常に出力する必要があるた
め、センスアンプＳＡ１、ＳＡ２を駆動させるセンスア
ンプイネーブル信号ＳＥ１を常時発生させる必要があ
る。一方で、データ出力回路においては、データ信号Ｄ
Ｑはリード動作時だけ出力させれば良いため、センスア
ンプＳＡ３を駆動させるセンスアンプイネーブル信号Ｓ
Ｅ２を常時発生させる必要はない。
は、エコークロック信号は常に出力する必要があるた
め、センスアンプＳＡ１、ＳＡ２を駆動させるセンスア
ンプイネーブル信号ＳＥ１を常時発生させる必要があ
る。一方で、データ出力回路においては、データ信号Ｄ
Ｑはリード動作時だけ出力させれば良いため、センスア
ンプＳＡ３を駆動させるセンスアンプイネーブル信号Ｓ
Ｅ２を常時発生させる必要はない。
【００８７】但し、本発明の目的である出力レジスタ回
路ｂ１、ｂ２、ｄ及び出力バッファ回路ａ、ｃにおける
ＫＱとＤＱへのデータチェンジのスピードを同じにする
ことに鑑みると、リード動作を行っている時のみを考慮
すれば良いため、中間電位化信号ＭＥを毎サイクル発生
させず、リード動作を実行しているときにのみ中間電位
化信号ＭＥを発生させるようにすれば、ＳＥ１信号をＳ
Ｅ２信号と同じ動作にすることができる。
路ｂ１、ｂ２、ｄ及び出力バッファ回路ａ、ｃにおける
ＫＱとＤＱへのデータチェンジのスピードを同じにする
ことに鑑みると、リード動作を行っている時のみを考慮
すれば良いため、中間電位化信号ＭＥを毎サイクル発生
させず、リード動作を実行しているときにのみ中間電位
化信号ＭＥを発生させるようにすれば、ＳＥ１信号をＳ
Ｅ２信号と同じ動作にすることができる。
【００８８】以上説明したように、センスアンプＳＡ
１、ＳＡ２、ＳＡ３にてメモリセルからデータを読み出
す毎に、その読み出し動作の前に出力信号ＷＲＢ１Ｔ、
ＷＲＢ２Ｔ、ＷＲＢ３Ｔを中間電位化することで、エコ
ークロック発生回路におけるセンスアンプＳＡ１、ＳＡ
２から出力されるＷＲＢ１Ｔ、ＷＲＢ２Ｔを、データ出
力回路におけるＳＡ３から出力されるＷＲＢ３Ｔと同じ
ように動作させることができる。
１、ＳＡ２、ＳＡ３にてメモリセルからデータを読み出
す毎に、その読み出し動作の前に出力信号ＷＲＢ１Ｔ、
ＷＲＢ２Ｔ、ＷＲＢ３Ｔを中間電位化することで、エコ
ークロック発生回路におけるセンスアンプＳＡ１、ＳＡ
２から出力されるＷＲＢ１Ｔ、ＷＲＢ２Ｔを、データ出
力回路におけるＳＡ３から出力されるＷＲＢ３Ｔと同じ
ように動作させることができる。
【００８９】即ち、本発明においては、出力レジスタ回
路ｂ１、ｂ２、ｄに入力するＷＲＢ１Ｔ、ＷＲＢ２Ｔ、
ＷＲＢ３Ｔを出力するのは、共に，メモリセルからデー
タを読み出すセンスアンプＳＡ１、ＳＡ２、ＳＡ３とし
た構成としたため、エコークロック発生回路及びデータ
出力回路内において、センスアンプＳＡ１〜ＳＡ３から
出力レジスタ回路ｂ１、ｂ２、ｄまでの配線遅延時間が
同じとなり、さらに、それらのセンスアンプＳＡ１、Ｓ
Ａ２、ＳＡ３を駆動させる信号ＳＥ１、ＳＥ２を同相の
信号とし、特に、中間電位回路ｆ１、ｆ２、ｄによるＷ
ＲＢ１Ｔ、ＷＲＢ２Ｔ、ＷＲＢ３Ｔを伝送する経路に対
する中間電位化レベルをＷＲＢ１ＴのＨｉｇｈレベルと
ＷＲＢ２ＴのＬｏｗレベルとの１／２のレベルとするこ
とにより、ＷＲＢ１Ｔ、ＷＲＢ２Ｔ、ＷＲＢ３Ｔの伝送
スピードは同じとなり、ＫＱとＤＱのデータチェンジに
同じ周波数依存性を持たせることができ、両者の出力タ
イミングにおけるバラツキを無くすことができる。
路ｂ１、ｂ２、ｄに入力するＷＲＢ１Ｔ、ＷＲＢ２Ｔ、
ＷＲＢ３Ｔを出力するのは、共に，メモリセルからデー
タを読み出すセンスアンプＳＡ１、ＳＡ２、ＳＡ３とし
た構成としたため、エコークロック発生回路及びデータ
出力回路内において、センスアンプＳＡ１〜ＳＡ３から
出力レジスタ回路ｂ１、ｂ２、ｄまでの配線遅延時間が
同じとなり、さらに、それらのセンスアンプＳＡ１、Ｓ
Ａ２、ＳＡ３を駆動させる信号ＳＥ１、ＳＥ２を同相の
信号とし、特に、中間電位回路ｆ１、ｆ２、ｄによるＷ
ＲＢ１Ｔ、ＷＲＢ２Ｔ、ＷＲＢ３Ｔを伝送する経路に対
する中間電位化レベルをＷＲＢ１ＴのＨｉｇｈレベルと
ＷＲＢ２ＴのＬｏｗレベルとの１／２のレベルとするこ
とにより、ＷＲＢ１Ｔ、ＷＲＢ２Ｔ、ＷＲＢ３Ｔの伝送
スピードは同じとなり、ＫＱとＤＱのデータチェンジに
同じ周波数依存性を持たせることができ、両者の出力タ
イミングにおけるバラツキを無くすことができる。
【００９０】本実施形態では、レイテンシー（ｌａｔｅ
ｎｃｙ）が２サイクル、バースト長が４のＳＤＲ仕様で
あるが、ＤＤＲ仕様、レイテンシー、バースト長に関係
なく実現可能である。
ｎｃｙ）が２サイクル、バースト長が４のＳＤＲ仕様で
あるが、ＤＤＲ仕様、レイテンシー、バースト長に関係
なく実現可能である。
【００９１】本発明の他の実施形態における半導体記憶
装置の概略構成を図６に示す。図６に示される半導体記
憶装置は、センスアンプＳＡ１〜３の出力信号ＷＲＢ１
Ｔ、ＷＲＢ２Ｔ、ＷＲＢ３ＴをそれぞれＴｒｕｅ信号と
Ｂａｒ信号の２本出力する方式を採用したものである。
装置の概略構成を図６に示す。図６に示される半導体記
憶装置は、センスアンプＳＡ１〜３の出力信号ＷＲＢ１
Ｔ、ＷＲＢ２Ｔ、ＷＲＢ３ＴをそれぞれＴｒｕｅ信号と
Ｂａｒ信号の２本出力する方式を採用したものである。
【００９２】出力レジスタ回路ｂ１は図７ｂ、出力レジ
スタ回路ｂ２は図７ｃ、出力レジスタ回路ｄは図７ａ、
中間電位回路は図７ｄに示す回路で構成される。上記の
実施形態と異なる点はＷＲＢ１Ｔ、ＷＲＢ２Ｔ、ＷＲＢ
３Ｔを伝送する経路を中間電位化する方式にある。それ
ぞれの中間電位回路ｆ１、ｆ２、ｆ３に入力される信号
ＭＥがＨｉｇｈになるとセンスアンプからの出力信号Ｗ
ＲＢ１Ｔ、ＷＲＢ２Ｔ、ＷＲＢ３ＴのＴｒｕｅ信号とＢ
ａｒ信号を接続することで、中間電位化するための余分
な電流を流すことなく確実にＷＲＢ１Ｔ、ＷＲＢ２Ｔ、
ＷＲＢ３ＴそれぞれのＨｉｇｈレベルとＬｏｗレベルの
中間電位化することができる。
スタ回路ｂ２は図７ｃ、出力レジスタ回路ｄは図７ａ、
中間電位回路は図７ｄに示す回路で構成される。上記の
実施形態と異なる点はＷＲＢ１Ｔ、ＷＲＢ２Ｔ、ＷＲＢ
３Ｔを伝送する経路を中間電位化する方式にある。それ
ぞれの中間電位回路ｆ１、ｆ２、ｆ３に入力される信号
ＭＥがＨｉｇｈになるとセンスアンプからの出力信号Ｗ
ＲＢ１Ｔ、ＷＲＢ２Ｔ、ＷＲＢ３ＴのＴｒｕｅ信号とＢ
ａｒ信号を接続することで、中間電位化するための余分
な電流を流すことなく確実にＷＲＢ１Ｔ、ＷＲＢ２Ｔ、
ＷＲＢ３ＴそれぞれのＨｉｇｈレベルとＬｏｗレベルの
中間電位化することができる。
【００９３】また、本発明の第３の実施形態として、図
６の出力レジスタ回路ｂ１を図８ｂ、出力レジスタ回路
ｂ２を図８ｃ、出力レジスタ回路ｄを、図８ａに示すよ
うなマスターラッチ回路をセンスアンプｅ１からｅ３で
構成した出力レジスタ回路とすることで高速動作を実現
することができる。このとき中間電位回路は図７ｄに示
されるものと同じである。
６の出力レジスタ回路ｂ１を図８ｂ、出力レジスタ回路
ｂ２を図８ｃ、出力レジスタ回路ｄを、図８ａに示すよ
うなマスターラッチ回路をセンスアンプｅ１からｅ３で
構成した出力レジスタ回路とすることで高速動作を実現
することができる。このとき中間電位回路は図７ｄに示
されるものと同じである。
【００９４】更に、図６に示されるセンスアンプＳＡ１
からＳＡ３の出力バッファ回路をＮｃｈトランジスタの
みで構成することで、それぞれのセンスアンプＳＡ１か
らＳＡ３の出力信号ＷＲＢ１Ｔ、ＷＲＢ２Ｔ、ＷＲＢ３
ＴのＨｉｇｈレベルの動作を電源電圧〜Ｎｃｈトランジ
スタのしきい値の低振幅動作にすることができる。この
ようにセンスアンプからの出力信号の動作を低振幅にす
ることで、図８ａ〜図８ｃに示されるマスターラッチ回
路のトランスファー回路ｇ１〜ｇ６のそれぞれ、およ
び、図７ｄに示される中間電位回路をＮｃｈトランジス
タだけで構成することができるため、高速動作およびマ
スク面積の縮小が実現できる。
からＳＡ３の出力バッファ回路をＮｃｈトランジスタの
みで構成することで、それぞれのセンスアンプＳＡ１か
らＳＡ３の出力信号ＷＲＢ１Ｔ、ＷＲＢ２Ｔ、ＷＲＢ３
ＴのＨｉｇｈレベルの動作を電源電圧〜Ｎｃｈトランジ
スタのしきい値の低振幅動作にすることができる。この
ようにセンスアンプからの出力信号の動作を低振幅にす
ることで、図８ａ〜図８ｃに示されるマスターラッチ回
路のトランスファー回路ｇ１〜ｇ６のそれぞれ、およ
び、図７ｄに示される中間電位回路をＮｃｈトランジス
タだけで構成することができるため、高速動作およびマ
スク面積の縮小が実現できる。
【００９５】
【効果の説明】以上の説明より明らかなように、本発明
によれば、データ出力回路の出力レジスタ回路と同じ形
式の出力レジスタ回路を並列接続したものをエコークロ
ック発生回路に使用することにすることで、エコークロ
ック発生回路とデータ出力回路との回路形式の違いによ
る電圧、温度の変化に依存するエコークロック信号とデ
ータ信号との出力間にバラツキを無くすことができるこ
とはもとより、更に、エコークロック発生回路の出力レ
ジスタ回路の入力信号とデータ出力回路の出力レジスタ
回路の入力信号をセンスアンプからの出力信号として揃
え、且つ、センスアンプから出力信号が読み出される前
にその出力信号を伝送する経路を一度中間電位にするこ
とで、さらにエコークロック発生回路およびデータ出力
回路の動作周波数を動作限界に近づけていったときに、
エコークロック信号ＫＱとデータ信号ＤＱとに関するデ
ータチェンジについて同じ周波数依存性を持たせること
ができ、動作周波数の変動に依存するバラツキを無くす
ことができる。
によれば、データ出力回路の出力レジスタ回路と同じ形
式の出力レジスタ回路を並列接続したものをエコークロ
ック発生回路に使用することにすることで、エコークロ
ック発生回路とデータ出力回路との回路形式の違いによ
る電圧、温度の変化に依存するエコークロック信号とデ
ータ信号との出力間にバラツキを無くすことができるこ
とはもとより、更に、エコークロック発生回路の出力レ
ジスタ回路の入力信号とデータ出力回路の出力レジスタ
回路の入力信号をセンスアンプからの出力信号として揃
え、且つ、センスアンプから出力信号が読み出される前
にその出力信号を伝送する経路を一度中間電位にするこ
とで、さらにエコークロック発生回路およびデータ出力
回路の動作周波数を動作限界に近づけていったときに、
エコークロック信号ＫＱとデータ信号ＤＱとに関するデ
ータチェンジについて同じ周波数依存性を持たせること
ができ、動作周波数の変動に依存するバラツキを無くす
ことができる。
【００９６】例えば、図２ａに示す出力レジスタ回路を
本発明の出力レジスタ回路に使用すると、エコークロッ
ク発生回路およびデータ出力回路の動作周波数を限界に
近づけたときのエコークロック信号ＫＱとデータ信号Ｄ
とに関するデータチェンジに要する時間（アクセス時
間）において、従来技術では生じていた０．１ｎＳ程度
の遅れを低減することができる。
本発明の出力レジスタ回路に使用すると、エコークロッ
ク発生回路およびデータ出力回路の動作周波数を限界に
近づけたときのエコークロック信号ＫＱとデータ信号Ｄ
とに関するデータチェンジに要する時間（アクセス時
間）において、従来技術では生じていた０．１ｎＳ程度
の遅れを低減することができる。
【００９７】また、図３ａに示す出力レジスタ回路を本
発明の出力レジスタ回路に使用すると、エコークロック
発生回路およびデータ出力回路の動作周波数を限界に近
づけたとき場合に、上記の０．１ｎＳに加えて、遅延回
路で動作サイクルを改善した遅延時間分のバラツキを低
減することができる。
発明の出力レジスタ回路に使用すると、エコークロック
発生回路およびデータ出力回路の動作周波数を限界に近
づけたとき場合に、上記の０．１ｎＳに加えて、遅延回
路で動作サイクルを改善した遅延時間分のバラツキを低
減することができる。
【図１】本発明の一実施形態における半導体記憶装置の
回路構成の概略を示す図である。
回路構成の概略を示す図である。
【図２】出力レジスタ回路の一構成例を示した回路図
と、当該回路を使用した場合のサイクル時間とアクセス
時間の関係を示した図である。
と、当該回路を使用した場合のサイクル時間とアクセス
時間の関係を示した図である。
【図３】出力レジスタ回路の一構成例を示した回路図
と、当該回路を使用した場合のサイクル時間とアクセス
時間の関係を示した図である。
と、当該回路を使用した場合のサイクル時間とアクセス
時間の関係を示した図である。
【図４】本発明の実施形態における出力レジスタ回路と
中間電位回路との一構成例を示した回路図である。
中間電位回路との一構成例を示した回路図である。
【図５】本発明の実施形態における半導体記憶装置の動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
【図６】本発明の他の実施形態における半導体記憶装置
の回路構成の概略を示す図である。
の回路構成の概略を示す図である。
【図７】本発明の実施形態における出力レジスタ回路と
中間電位回路の構成例を示した回路図である。
中間電位回路の構成例を示した回路図である。
【図８】本発明の他の実施形態における出力レジスタ回
路の構成例を示した回路図である。
路の構成例を示した回路図である。
【図９】ＳＤＲ仕様、ＤＤＲ仕様におけるエコークロッ
ク信号とデータ信号との一出力動作例を説明するための
タイミングチャートである。
ク信号とデータ信号との一出力動作例を説明するための
タイミングチャートである。
【図１０】従来技術における全体チップのレイアウト配
置の一例を示した図である。
置の一例を示した図である。
【図１１】従来技術における半導体記憶装置の一構成例
を示した回路図である。
を示した回路図である。
【図１２】従来技術における半導体記憶装置の一構成例
を示した回路図である。
を示した回路図である。
ａ、ｃ 出力バッファ回路 ｂ１、ｂ２、ｄ 出力レジスタ回路 ｆ１〜ｆ３ 中間電位回路 ｅ１〜ｅ３ センスアンプ ｇ１〜ｇ６ トランスファー回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/417 G11C 11/413
Claims (17)
- 【請求項１】 メモリセルから読み出されたデータ信号
を出力するデータ出力回路と、該データ信号の出力のバ
ラツキを規定するためのエコークロック信号を発生する
エコークロック発生回路とを有する半導体記憶装置にお
いて、 前記エコークロック発生回路は、 前記エコークロック信号を出力するための回路構成を前
記データ出力回路と同じ出力形式となるように構成さ
れ、且つ、前記データ出力回路と同じようにメモリセル
から読み出されたデータ信号を入力とし、該入力信号を
前記エコークロック信号に変換して出力することを特徴
とする半導体記憶装置。 - 【請求項２】 Ｈｉｇｈレベルのデータを記憶している
メモリセルからＨｉｇｈデータを読み出し前記エコーク
ロック発生回路へ出力する第１のセンスアンプと、 Ｌｏｗレベルのデータを記憶しているメモリセルからＬ
ｏｗデータを読み出し前記エコークロック発生回路へ出
力する第２のセンスアンプと、 前記メモリセルからデータを読み出し前記データ出力回
路へ出力する第３のセンスアンプとを有し、 前記第１のセンスアンプ、前記第２のセンスアンプ、及
び、前記第３のセンスアンプにて読み出したデータをそ
れぞれ同じタイミングで前記エコークロック発生回路お
よび前記データ出力回路へ出力することを特徴とする請
求項１記載の半導体記憶装置。 - 【請求項３】 前記エコークロック発生回路は、 前記第１のセンスアンプからの出力信号を入力とし、該
入力信号を外部クロック信号と同相の内部クロック信号
ＣＬＫＴの立ち上がりで出力する第１の出力レジスタ回
路と、 前記第２のセンスアンプからの出力信号を入力とし、該
入力信号を前記外部クロック信号と逆相の内部クロック
信号ＣＬＫＢの立ち上がりで出力する第２の出力レジス
タ回路と、 前記第１出力レジスタ回路および前記第２の出力レジス
タ回路から入力された信号を前記エコークロック信号と
して出力する第１の出力バッファ回路とを有し、 前記データ出力回路は、 前記第３のセンスアンプからの出力信号を入力とし、該
入力信号を外部クロック信号と同相の内部クロック信号
ＣＬＫＴの立ち上がりで出力する第３のレジスタ回路
と、 該第３の出力レジスタ回路から入力された信号を前記デ
ータ信号として出力する第２の出力バッファ回路とを有
することを特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 前記エコークロック発生回路は、 前記第１のセンスアンプと前記第１の出力レジスタ回路
間における前記Ｈｉｇｈデータの伝送経路に接続され
た、該伝送経路を中間電位化する第１の中間電位回路
と、 前記第２のセンスアンプと前記第２の出力レジスタ回路
間における前記Ｌｏｗデータの伝送経路に接続された、
該伝送経路を中間電位化する第２の中間電位回路とを有
し、 前記第１の中間電位回路は、前記第１のセンスアンプか
らＨｉｇｈデータが出力される前までイネーブル状態と
して、前記第１のセンスアンプと前記第１の出力レジス
タ回路間の前記伝送経路を中間電位化し、前記第２の中
間電位回路は、前記第２のセンスアンプからＬｏｗデー
タが出力される前までイネーブル状態として、前記第２
のセンスアンプと前記第２の出力レジスタ回路間の前記
伝送経路を中間電位化することを特徴とする請求項３記
載の半導体記憶装置。 - 【請求項５】 前記データ出力回路は、 前記第３のセンスアンプと前記第３の出力レジスタ回路
間におけるデータの伝送経路に接続された、該伝送経路
を中間電位化する第３の中間電位回路を有し、 前記第３の中間電位回路は、前記第３のセンスアンプか
らデータが出力される前までイネーブル状態として、前
記第３のセンスアンプと前記第３の出力レジスタ回路間
の前記伝送経路を中間電位化することを特徴とする請求
項３又は４記載の半導体記憶装置。 - 【請求項６】 Ｈｉｇｈレベルのデータを記憶している
メモリセルからＨｉｇｈデータを読み出し、該Ｈｉｇｈ
データのＴｒｕｅ信号とＢａｒ信号とをそれぞれ前記エ
コークロック発生回路へ出力する第１のセンスアンプ
と、 Ｌｏｗレベルのデータを記憶しているメモリセルからＬ
ｏｗデータを読み出し、該ＬｏｗデータのＴｒｕｅ信号
とＢａｒ信号とをそれぞれ前記エコークロック発生回路
へ出力する第２のセンスアンプと、 前記メモリセルからデータを読み出し、該データのＴｒ
ｕｅ信号とＢａｒ信号とをそれぞれ前記データ出力回路
へ出力する第３のセンスアンプとを有し、 前記第１のセンスアンプ、前記第２のセンスアンプ、及
び、前記第３のセンスアンプからそれぞれのＴｒｕｅ信
号とＢａｒ信号とを同じタイミングで前記エコークロッ
ク発生回路および前記データ出力回路へ出力することを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項７】 前記エコークロック発生回路は、 前記第１のセンスアンプからの出力信号を入力とし、該
入力信号を外部クロック信号と同相の内部クロック信号
ＣＬＫＴの立ち上がりで出力する第１の出力レジスタ回
路と、 前記第２のセンスアンプからの出力信号を入力とし、該
入力信号を前記外部クロック信号と逆相の内部クロック
信号ＣＬＫＢの立ち上がりで出力する第２の出力レジス
タ回路と、 前記第１の出力レジスタ回路および前記第２の出力レジ
スタ回路から入力された信号を前記エコークロック信号
として出力する第１の出力バッファ回路とを有し、 前記データ出力回路は、 前記第３のセンスアンプからの出力信号を入力とし、該
入力信号を外部クロック信号と同相の内部クロック信号
ＣＬＫＴの立ち上がりで出力する第３の出力レジスタ回
路と、 該第３の出力レジスタ回路から入力された信号を前記デ
ータ信号として出力する第２の出力バッファ回路とを有
することを特徴とする請求項６記載の半導体記憶装置。 - 【請求項８】 前記エコークロック発生回路は、 前記第１のセンスアンプと前記第１の出力レジスタ回路
間における前記Ｔｒｕｅ信号の伝送経路と前記Ｂａｒ信
号の伝送経路とに接続された、該二つの伝送経路を中間
電位化する第１の中間電位回路と、 前記第２のセンスアンプと前記第２の出力レジスタ回路
間における前記Ｔｒｕｅ信号の伝送経路と前記Ｂａｒ信
号の伝送経路とに接続された、該二つの伝送経路を中間
電位化する第２の中間電位回路とを有し、 前記第１の中間電位回路は、前記第１のセンスアンプか
らＨｉｇｈデータが出力される前までイネーブル状態と
して、前記第１のセンスアンプから出力されたＴｒｕｅ
信号とＢａｒ信号とを接続することで前記第１のセンス
アンプと前記第１の出力レジスタ回路間の前記二つの伝
送経路を中間電位化し、また、前記第２の中間電位回路
は、前記第２のセンスアンプからＬｏｗデータが出力さ
れる前までイネーブル状態として、前記第２のセンスア
ンプから出力されたＴｒｕｅ信号とＢａｒ信号とを接続
することで前記第２のセンスアンプと前記第２の出力レ
ジスタ回路間の前記二つの伝送経路を中間電位化するこ
とを特徴とする請求項７記載の半導体記憶装置。 - 【請求項９】 前記データ出力回路は、 前記第３のセンスアンプと前記第３の出力レジスタ回路
間におけるＴｒｕｅ信号の伝送経路とＢａｒ信号の伝送
経路とに接続された、該二つの伝送経路を中間電位化す
る第３の中間電位回路を有し、 前記第３の中間電位回路は、前記第３のセンスアンプか
らデータが出力される前までイネーブル状態として、前
記第３のセンスアンプから出力されたＴｒｕｅ信号とＢ
ａｒ信号とを接続することで前記第３のセンスアンプと
前記第２の出力レジスタ回路間の前記二つの伝送経路を
中間電位化することを特徴とする請求項７又は８記載の
半導体記憶装置。 - 【請求項１０】 前記第１の中間電位回路、前記第２の
中間電位回路、及び、前記第３の中間電位回路における
前記各伝送経路に対する中間電位化レベルを、前記第１
のセンスアンプから出力されたデータのＨｉｇｈレベル
と前記第２のセンスアンプから出力されたデータＬｏｗ
レベルとの１／２のレベルとしたことを特徴とする請求
項４から９のいずれかに記載の半導体記憶装置。 - 【請求項１１】 前記エコークロック発生回路において
は、前記第１のセンスアンプおよび前記第２のセンスア
ンプを常時駆動させ、前記データ出力回路においては、
前記メモリセルからデータを読み出すリード動作時にの
み前記第３のセンスアンプを動作させることを特徴とす
る請求項２から１０のいずれかに記載の半導体記憶装
置。 - 【請求項１２】 前記リード動作を行っているときにの
み前記第１の中間電位回路、前記第２の中間電位回路、
及び、前記第３の中間電位回路を駆動させることで、前
記第１のセンスアンプ、前記第２のセンスアンプ、及
び、第３のセンスアンプにおけるそれぞれの動作を同一
にしたことを特徴とする請求項４から１１のいずれかに
記載の半導体記憶装置。 - 【請求項１３】 前記第１の出力レジスタ回路は、一つ のラッチ回路と、 該ラッチ回路と前記第１の出力バッファ回路との間にト
ランスファ回路と を有して構成されたことを特徴とする
請求項３、４、５、１０、１１、１２のいずれかに記載
の半導体記憶装置。 - 【請求項１４】 前記第２の出力レジスタ回路は、二つ のラッチ回路を直列に接続した回路と、 該二つのラッチ回路と前記第１の出力バッファ回路との
間にトランスファ回路と を有して構成されたことを特徴
とする請求項３、４、５、１０、１１、１２、１３のず
れかに記載の半導体記憶装置。 - 【請求項１５】 前記第３の出力レジスタ回路は、二つ
のラッチ回路を有して構成されたことを特徴とする請求
項３、４、５、１０、１１、１２、１３、１４のいずれ
かに記載の半導体記憶装置。 - 【請求項１６】 前記第１の出力レジスタ回路、第２の
出力レジスタ回路、および、第３の出力レジスタ回路の
一部を構成するマスターラッチ回路をそれぞれ、センス
アンプを有して構成したことを特徴とする請求項６、
７、８、９、１０、１１、１２のいずれかに記載の半導
体記憶装置。 - 【請求項１７】 第１のセンスアンプ、第２のセンスア
ンプ、および、第３のセンスアンプの一部を構成する出
力バッファ回路をそれぞれ、Ｎｃｈトランジスタで構成
したことを特徴とする請求項６、７、８、９、１０、１
１、１２、１６のいずれかに記載の半導体記憶装置。
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