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KR20120015428A - 기판, 박막 형성 기판, 반도체 장치, 및 반도체 장치의 제조 방법 - Google Patents

기판, 박막 형성 기판, 반도체 장치, 및 반도체 장치의 제조 방법 Download PDF

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Publication number
KR20120015428A
KR20120015428A KR1020117013744A KR20117013744A KR20120015428A KR 20120015428 A KR20120015428 A KR 20120015428A KR 1020117013744 A KR1020117013744 A KR 1020117013744A KR 20117013744 A KR20117013744 A KR 20117013744A KR 20120015428 A KR20120015428 A KR 20120015428A
Authority
KR
South Korea
Prior art keywords
substrate
type
thin film
main surface
silicon carbide
Prior art date
Application number
KR1020117013744A
Other languages
English (en)
Inventor
신 하라다
마코토 사사키
다케요시 마스다
Original Assignee
스미토모덴키고교가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미토모덴키고교가부시키가이샤 filed Critical 스미토모덴키고교가부시키가이샤
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    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
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Abstract

기판의 만곡에 따른 반도체 장치의 가공 정밀도의 열화를 억제하는 기판, 박막 형성 기판 및 상기 기판을 이용하여 형성한 반도체 장치, 또한 상기 반도체 장치의 제조 방법을 얻을 수 있다. 본 발명에서의 기판(1)은, 주표면(1a)의 직경이 2인치 이상이며, 주표면(1a)에서의 bow의 값이 -40 ㎛ 이상 -5 ㎛ 이하, 주표면(1a)에서의 warp의 값이 5 ㎛ 이상 40 ㎛ 이하이다. 기판(1)에 있어서 주표면(1a)의 표면 거칠기(Ra)의 값이 1 ㎚ 이하이고, 주표면(1b)의 표면 거칠기(Ra)의 값이 100 ㎚ 이하인 것이 바람직하다.

Description

기판, 박막 형성 기판, 반도체 장치, 및 반도체 장치의 제조 방법{SUBSTRATE, SUBSTRATE PROVIDED WITH THIN FILM, SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 기판, 박막 형성 기판, 반도체 장치, 및 반도체 장치의 제조 방법에 관한 것으로, 보다 특정적으로는, 기판의 만곡에 따른 반도체 장치의 가공 정밀도의 열화를 억제하는 기판, 박막 형성 기판 및 상기 기판을 이용하여 형성된 반도체 장치, 그리고 상기 반도체 장치의 제조 방법에 관한 것이다.
예컨대 반도체로 이루어지는 기판(반도체 기판)의 한쪽의 주표면 위에 박막의 적층 구조를 형성함으로써, 반도체 장치를 형성하는 기술이 일반적으로 행해지고 있다. 또한, 여기서 주표면이란 표면 중 가장 큰 주요한 면을 말하며, 특히 기판의 경우는 반도체 장치가 형성되는 면을 말한다.
형성하는 반도체 장치의 가공 정밀도를 향상시키기 위해서는, 기판의 주표면의 만곡이 적고, 평탄한 것이 바람직하다. 기판의 주표면이 평탄하면, 형성하는 반도체 장치의 패턴의 치수 정밀도나 형상 정밀도를 높일 수 있다. 예컨대 이하에 나타내는 특허문헌 1에는, 주표면에서의 만곡을 저감시킨 탄화규소의 단결정 기판이 개시되어 있다.
특허문헌 1: 미국 특허 제US 7,422,634 B2호 명세서
반도체 장치를 형성할 때에는 통상, 우선 반도체 기판의 한쪽의 주표면 위에 반도체 재료로 이루어지는 에피택셜층을 형성한다. 그리고 상기 에피택셜층의 한쪽의 주표면 위, 즉 기판과 대향하는 주표면과 반대측의 주표면 위에, 반도체 장치를 구성하는 금속이나 절연막의 박막을 형성한다. 그리고, 예컨대 포토리소그래피 기술을 이용하여, 형성한 박막을 원하는 형상이 되도록 패터닝한다.
포토리소그래피 공정을 행할 때에는, 예컨대 스테퍼 등의 노광 장치를 이용하지만, 반도체 기판의 이면을 진공 척으로 흡착하여 상기 기판을 유지하고 있다. 이때, 상기 박막이 형성된 기판이 주표면을 따른 방향에 대하여 만곡되어 있으면, 상기 기판을 만곡된 주표면을 따른 방향에 대하여 균일하게 흡착하는 것이 곤란해진다. 균일하게 흡착되지 않고 불안정한 상태로 포토리소그래피 공정을 행하면, 패터닝에 의한, 반도체 장치를 형성하는 박막의 패턴의 에지부가 패터닝에 의해 한 곳에 형성되지 않고, 어떠한 폭을 갖은 노광 불균일을 갖는 패턴으로 될 가능성이 있다. 이러한 노광 불균일을 갖는 패턴이 형성되면, 형성되는 반도체 장치의 전기 특성 등에 영향을 미칠 가능성이 있다. 따라서, 상기 박막이 형성된 기판에 대하여 주표면을 따른 방향의 만곡이 적고, 주표면이 평탄한 것이 바람직하다.
즉, 에피택셜층이나 박막이 형성되어 있지 않은 반도체 기판의 주표면이 평탄한 것도 중요하지만, 반도체 기판의 주표면 위에 에피택셜층이나, 반도체 장치를 형성하는 박막이 형성된 상태에서, 상기 기판의 주표면의 만곡이 적고, 주표면이 평탄한 것이 바람직하다. 또는, 진공 척에 의한 흡착력을 기판에 대하여 거의 균일하게 가하도록, 기판의 만곡을 보정하는 것이 가능한 형상인 것이 바람직하다. 그런데 특허문헌 1에는, 주표면의 만곡이 적은 탄화규소의 단결정 기판에 대해서 개시되어 있지만, 주표면 위에 에피택셜층이나 박막이 형성된 기판의 만곡에 대해서는 개시되어 있지 않다.
예컨대 특허문헌 1에 개시된 기판이, 주표면 위에 에피택셜층이나 박막이 형성되어 있지 않은 상태에서 만곡의 정도가 적고, 평탄한 주표면을 갖고 있다고 하여도, 상기 기판의 주표면 위에 에피택셜층이나 박막이 형성된 상태에서, 주표면을 따른 방향의 만곡이 커질 가능성이 있다. 이것은, 에피택셜층이나 박막을 형성하는 과정에서 상기 기판에 가해지는 열이나 응력의 영향에 의해, 상기 기판이 주표면을 따른 방향으로 만곡되는 경우가 있기 때문이다. 이에 따라, 특허문헌 1에 개시된 기판이, 포토리소그래피를 행할 때에 필요한 평탄도를 갖는 것인지에 대해서는 분명하지 않다.
본 발명은 이상의 문제를 감안하여 이루어진 것으로, 그 목적은 기판의 만곡에 따른 반도체 장치의 가공 정밀도의 열화를 억제하는 기판, 박막 형성 기판 및 상기 기판을 이용하여 형성된 반도체 장치, 그리고 상기 반도체 장치의 제조 방법을 제공하는 것이다.
여기서 기판의 주표면에서의 만곡의 정도를 표현하는 용어에 대해서 설명한다. 도 1의 (A)는 본 발명의 실시형태에 따른 기판의 개략 단면도이다. 도 1의 (B)는 도 1의 (A)에 나타내는 기판의 주표면에서의 3점 초점면(focal plane) 및 중심부를 모식적으로 설명하는 개략도이다. 도 1의 (C)는 도 1의 (A)에 나타내는 기판의 주표면에서의 warp의 값이나 bow의 값, sori의 값을 모식적으로 설명하는 개략 단면도이다. 또한, 도 1의 (C)에서는 도 1의 (A)에 나타내는 기판의 한쪽의 주표면(1a)만을 묘사하고 있다.
warp란 이하의 치수를 나타낸다. 우선 클램프되어 있지 않은 기판(1)의 주표면(1a) 위에 있어서, 도 1의 (B)에 나타내는 3점[3점 초점면(11)]의 높이[도 1의 (A)의 단면도에 나타내는 상하 방향의 높이]의 평균값을 기준 높이[3점 초점면 높이(12)]로 한다. 또한, 3점 초점면은, 주표면(1a) 위의 외측 가장자리에 가까운 영역에 존재한다. 이때의 도 1의 (C)에 나타내는 최고 높이를 갖는 최고점(13)과 최저점(14)의 거리의 합계값을 warp라고 정의한다. 거리를 나타내는 warp의 값은 항상 플러스가 된다. 또한, 도 1의 (C)에서는 3점 초점면 높이(12)가 실제보다 낮은 부분에 배치되어 있지만, 이것은 설명상 도면을 보기 쉽게 하기 위한 것이다.
또한 bow란, 도 1의 (B)에 나타내는 주표면(1a)의 중심부(15)에서의, 3점 초점면 높이(12)의 평균값의 좌표에 대한 중심부(15)의 주표면(1a) 위의 높이의 좌표를 나타내는 값이다. 또한, 여기서는 도 1의 (A)에서의 상측을 플러스의 좌표라고 생각한다. 따라서 bow의 값은, 주표면(1a)의 만곡의 방향에 따라 플러스와 마이너스 중 어느 쪽의 값도 취할 수 있다. 예컨대 도 1의 (C)에 나타내는 바와 같이, 단면도에서 밑으로 볼록한 형상을 갖는 주표면(1a)[기판(1)]은, 중심부(15)에서 3점 초점면(11)의 높이에 대하여 주표면(1a) 위의 높이가 낮다. 이 때문에, 밑으로 볼록한 형상인 경우, bow의 값은 마이너스가 된다. 반대로 주표면(1a)[기판(1)]이 위로 볼록한 형상인 경우, bow의 값은 플러스가 된다.
sori란, 도 1의 (A)의 단면도에 나타내는 기판(1)의 주표면(1a)의 최소 제곱면(least square plane)을 기준 높이[최소 제곱면 높이(16)]로 한 경우의, 주표면(1a)에 나타내는 최고점(13)과 최저점(14)의 거리의 합계값을 나타낸다. sori도 거리를 나타내기 때문에, 그 값은 warp와 마찬가지로, 항상 플러스가 된다.
이상을 참고로 하여, 본 발명의 일 양태에 따른 기판은, 주표면의 직경이 2인치 이상이고, 주표면에서의 bow의 값이 -40 ㎛ 이상 -5 ㎛ 이하, 주표면에서의 warp의 값이 5 ㎛ 이상 40 ㎛ 이하인, 탄화규소로 이루어지는 기판이다.
탄화규소로 이루어지는 기판, 또는 탄화규소로 이루어지는 기판의 한쪽의 주표면 위에, 예컨대 탄화규소로 이루어지는 에피택셜층(박막)을 형성한 박막 형성 기판의 한쪽의 주표면 위에, 탄화규소 이외의 예컨대 금속이나 절연막의 박막을 형성할 때에는, 상기 기판(또는 박막 형성 기판)에 인장 응력이 작용한다. 이 인장 응력의 작용에 의해, 박막을 형성하는 쪽의 주표면을 상측으로 하고, 상기 기판(또는 박막 형성 기판)을 단면으로 본 경우에, 상기 기판은 위로 볼록한 방향으로 만곡되도록 변형된다. 후속 공정인 포토리소그래피 공정에서, 상기 기판을 안정적으로 흡착시키기 위해서는, 상기 기판이 적절하게 위로 볼록한 방향으로 만곡되어 있는 것이 바람직하다.
따라서, 상기 기판(또는 박막 형성 기판)에 탄화규소 이외의 박막을 형성하는 경우에는, 상기 탄화규소 이외의 박막을 형성하기 이전 공정인, 박막이 형성되어 있지 않은 기판의 단계에서 상기 기판이 적절하게 밑으로 볼록한 방향으로 만곡되어 있는 것이 바람직하다. 이와 같이 하면, 상기 기판(또는 박막 형성 기판)에 대하여 탄화규소 이외의 박막을 형성하였을 때에, 상기 기판을 적절하게 위로 볼록한 방향으로 만곡되게 함으로써, 상기 기판이 과도하게 위로 볼록한 방향으로 만곡되는 것을 억제할 수 있다. 이 때문에, 상기 박막이 형성되어 있지 않은 기판의 단계에서 상기 기판이 밑으로 볼록한 방향으로 만곡되어야 하는 최적의 값의 범위를 상기한 bow나 warp로 나타내는 범위 내로 하는 것이 바람직하다. 또한, 밑으로 볼록한 형상은 위로 볼록한 형상과 비교하여 흡착력에 의한 기판 만곡의 보정이 곤란하다. 이 때문에, 탄화규소 이외의 박막을 형성하기 전에 포토리소그래피 공정이 있는 경우에 대비하여 최적의 값이 존재한다고 하는 측면도 있다.
이와 같이 하면, 상기 기판의 한쪽의 주표면 위에 탄화규소의 에피택셜층이나 금속 또는 절연막의 박막이 형성된 박막 형성 기판의 bow나 warp의 값을, 후속 공정인 포토리소그래피 공정을 행할 때에 상기 기판을 안정적으로 흡착시키는 것이 가능한, 적절하게 위로 볼록한 방향으로 만곡된 값으로 할 수 있다. 따라서, 형성되는 패턴에서의 노광 불균일 등의 문제점의 발생을 억제할 수 있다.
상기 기판에서는, 한쪽의 주표면의 표면 거칠기(Ra)의 값이 1 ㎚ 이하, 한쪽의 주표면에 대향하는 다른쪽의 주표면의 표면 거칠기(Ra)의 값이 100 ㎚ 이하인 것이 바람직하다.
상기 범위의 bow나 warp의 값을 갖는 기판의 주표면의 표면 거칠기(Ra)의 값이 작으면, 상기 기판의 한쪽의 주표면 위에 박막이 형성된 박막 형성 기판의 bow나 warp의 값을, 보다 확실하게, 후속 공정인 포토리소그래피 공정을 행할 때에 상기 기판을 안정적으로 흡착시키는 것이 가능한, 적절하게 위로 볼록한 방향으로 만곡된 값으로 할 수 있다. 따라서, 형성되는 패턴에서의 노광 불균일 등의 문제점의 발생을 보다 확실하게 억제할 수 있다.
상기 기판에서는, 주표면에서의 TTV의 값이 5 ㎛ 이하인 것이 바람직하다. 후술하는 바와 같이 TTV란, 기판의 각 영역에서의 두께의 변동(편차)을 나타내는 값이다. 즉 TTV의 값을 작게 하면, 보다 균일에 가까운 두께 분포를 갖는 기판으로 할 수 있다. 균일에 가까운 두께 분포를 갖는 기판에 관해서, 주표면에서의 bow나 warp의 값이 전술한 범위 내이면, 보다 안정적으로 상기 기판을 흡착시킬 수 있다.
상기 기판에서는, 주표면이 C면과 이루는 각도가 50°이상 65°이하인 것이 바람직하다. 이와 같이 하면, 높은 채널 이동도를 갖는 절연 게이트형 트랜지스터(MOSFET, MISFET)를 얻을 수 있다.
본 발명의 별도의 양태에 따른 기판은, 주표면의 직경이 2인치 이상인 탄화규소로 이루어지는 기판과, 상기 기판의 한쪽의 주표면 위에 형성된 탄화규소의 박막을 구비하는 박막 형성 기판이다. 상기 주표면에서의 bow의 값이 -40 ㎛ 이상 0 ㎛ 이하, 상기 주표면에서의 warp의 값이 0 ㎛ 이상 40 ㎛ 이하인 박막 형성 기판이다.
전술한 바와 같이, 기판의 한쪽의 주표면 위에 탄화규소 이외의 박막을 형성하면, 박막을 형성하는 쪽의 주표면을 상측으로 하여, 상기 기판은 위로 볼록한 방향으로 만곡하도록 변형된다. 따라서, 탄화규소 이외의 박막을 형성하는 공정의 이전 공정의 단계인, 탄화규소의 박막을 형성한 박막 형성 기판에서, 상기 기판의 주표면이 적절하게 밑으로 볼록한 방향으로 만곡되어 있는 것이 바람직하다. 이 때문에, 탄화규소 이외의 박막이 형성되어 있지 않은, 탄화규소의 박막이 형성된 박막 형성 기판의 단계에서, 상기 기판이 밑으로 볼록한 방향으로 만곡되어야 하는 최적의 값의 범위를 상기 bow나 warp로 나타내는 범위 내로 하는 것이 바람직하다.
상기 박막의 한쪽의 주표면 위에 금속이나 절연막의 박막이 형성된 박막 형성 기판의 bow나 warp의 값을, 후속 공정인 포토리소그래피 공정을 행할 때에 상기 기판을 안정적으로 흡착시키는 것이 가능한, 적절하게 위로 볼록한 방향으로 만곡한 값으로 할 수 있다. 따라서, 형성되는 패턴에서의 노광 불균일 등의 문제점의 발생을 억제할 수 있다.
상기 박막 형성 기판에서도, 박막이 형성되어 있지 않은 기판과 마찬가지로, 기판에 있어서의 한쪽의 주표면의 표면 거칠기(Ra)의 값이 1 ㎚ 이하, 한쪽의 주표면에 대향하는 다른쪽의 주표면의 표면 거칠기(Ra)의 값이 100 ㎚ 이하인 것이 바람직하다.
또한 본 발명의 다른 양태에 따른 기판은, 주표면의 직경이 2인치 이상인 탄화규소로 이루어지는 기판과, 한쪽의 상기 주표면 위에 형성된 탄화규소의 박막과, 상기 탄화규소의 박막에 있어서 기판과 대향하지 않는 주표면 위에 형성된 탄화규소 이외의 박막을 구비하는 박막 형성 기판이다. 상기 주표면에서의 bow의 값이 0 ㎛ 이상 150 ㎛ 이하, 상기 주표면에서의 warp의 값이 0 ㎛ 이상 150 ㎛ 이하이다.
전술한 바와 같이, 박막을 형성하는 공정의 후속 공정인 포토리소그래피 공정에서, 상기 기판을 안정적으로 흡착시키기 위해서는, 상기 기판이 적절하게 위로 볼록한 방향으로 만곡되어 있는 것이 바람직하다. 적절하게 위로 볼록한 방향으로 만곡된 기판에서의 bow나 warp의 값의 범위가, 상기한 값의 범위이다. bow나 warp의 값이 상기한 범위 내이면, 후속 공정인 포토리소그래피 공정을 행할 때에 상기 기판을 안정적으로 흡착시킬 수 있다. 따라서, 형성되는 패턴에서의 노광 불균일 등의 문제점의 발생을 억제할 수 있다.
전술한 박막 형성 기판에서는, 주표면에서의 bow의 값이 0 ㎛ 이상 100 ㎛ 이하, warp의 값이 0 ㎛ 이상 100 ㎛ 이하인 것이 보다 바람직하다. 이 경우, 후속 공정인 포토리소그래피 공정을 행할 때에 상기 기판을 더욱 안정적으로 흡착시킬 수 있다. 따라서, 형성되는 패턴에서의 노광 불균일 등의 문제점의 발생을 보다 확실하게 억제할 수 있다.
상기 박막 형성 기판에서도, 박막이 형성되어 있지 않은 기판과 마찬가지로, 기판에 있어서의 한쪽의 주표면의 표면 거칠기(Ra)의 값이 1 ㎚ 이하, 한쪽의 주표면에 대향하는 다른쪽의 주표면의 표면 거칠기(Ra)의 값이 100 ㎚ 이하인 것이 바람직하다.
이상에 서술한 박막 형성 기판에 대해서도, 기판의 주표면에서의 TTV의 값이 5 ㎛ 이하인 것이 바람직하다. 또한, 기판의 주표면이 C면과 이루는 각도가 50°이상 65°이하인 것이 바람직하다.
이상에 서술한 기판 또는 박막 형성 기판을 이용한 반도체 장치는, 상기 기판을 안정적으로 흡착시킨 상태로 패터닝을 행함으로써 형성된 것이다. 따라서, 노광 불균일 등의 문제점이 배제된 고품질의 반도체 장치를 제공할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 주표면의 직경이 2인치 이상인 탄화규소로 이루어지는 기판을 준비하는 공정과, 기판의 한쪽의 주표면 위에, 탄화규소의 박막을 형성하는 공정과, 상기 박막의 기판과 대향하지 않는 주표면 위에, 탄화규소 이외의 박막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법이다. 기판을 준비하는 공정에서는, 주표면에서의 bow의 값이 -40 ㎛ 이상 0 ㎛ 이하, 주표면에서의 warp의 값이 0 ㎛ 이상 40 ㎛ 이하가 되도록 기판을 준비한다. 탄화규소의 박막을 형성하는 공정에서는, 기판의 주표면에서의 bow의 값이 -40 ㎛ 이상 0 ㎛ 이하, 기판의 주표면에서의 warp의 값이 0 ㎛ 이상 40 ㎛ 이하가 되도록 탄화규소의 박막을 형성한다. 탄화규소 이외의 박막을 형성하는 공정에서는, 기판의 주표면에서의 bow의 값이 0 ㎛ 이상 150 ㎛ 이하, 기판의 주표면에서의 warp의 값이 0 ㎛ 이상 150 ㎛ 이하가 되도록 탄화규소 이외의 박막을 형성한다.
반도체 장치를 제조할 때에, 탄화규소로 이루어지는 기판의 상태에서의 주표면에서의 bow 및 warp의 값, 상기 기판의 한쪽의 주표면 위에 탄화규소의 박막을 형성한 상태에서의 상기 기판의 주표면의 bow 및 warp의 값을 전술한 범위 내로 하면, 탄화규소 이외의 박막을 더 형성한 상기 기판의 주표면의 bow 및 warp의 값을 상기 범위 내로 할 수 있다. 이때, 상기 기판은 적절하게 위로 볼록한 방향으로 만곡되어 있다. 이와 같이, 탄화규소 이외의 박막을 형성한 상기 기판의 주표면을 적절하게 위로 볼록한 방향으로 만곡되게 하면, 상기 박막을 형성하는 공정에 계속되는 포토리소그래피 공정에서, 상기 기판을 안정적으로 흡착시킬 수 있다. 따라서, 형성되는 패턴에서의 노광 불균일 등의 문제점의 발생을 억제할 수 있다.
상기 기판을 준비하는 공정에서는, 기판의 주표면 중 한쪽의 주표면의 표면 거칠기(Ra)의 값이 1 ㎚ 이하, 상기 한쪽의 주표면에 대향하는 다른쪽의 주표면의 표면 거칠기(Ra)의 값이 100 ㎚ 이하가 되도록 기판을 준비하는 것이 바람직하다.
이상에 서술한 탄화규소 이외의 박막으로서는 금속의 박막 또는 절연막을 형성하는 것이 바람직하다. 이들 금속의 박막이나 절연막은, 상기 탄화규소로 이루어지는 기판의 한쪽의 주표면 위에 형성하는 반도체 장치를 구성하는 전극이나 절연막 등의 구성 요소로서, 상기 기판의 주표면 위에 형성되는 것이다. 특히 상기 금속은 텅스텐이며, 상기 절연막은 실리콘 산화막인 것이 바람직하다.
본 발명에 따르면, 기판의 만곡에 따른 반도체 장치의 가공 정밀도의 열화를 억제하는 기판, 박막 형성 기판 및 상기 기판을 이용하여 형성된 반도체 장치, 또한 상기 반도체 장치의 제조 방법을 제공할 수 있다.
도 1의 (A)는 본 발명의 실시형태에 따른 기판의 개략 단면도이다. (B)는 도 1의 (A)에 나타내는 기판의 주표면에서의 3점 초점면 및 중심부를 모식적으로 설명하는 개략도이다. (C)는 도 1의 (A)에 나타내는 기판의 주표면에서의 warp의 값이나 bow의 값, sori의 값을 모식적으로 설명하는 개략 단면도이다.
도 2는 본 발명의 실시형태에 따른 기판의 한쪽의 주표면 위에 탄화규소로 이루어지는 박막을 형성한 박막 형성 기판의 개략 단면도이다.
도 3은 도 2의 기판의 한쪽의 주표면 위에 탄화규소 이외의 재질로 이루어지는 박막을 형성한 박막 형성 기판의 개략 단면도이다.
도 4는 위로 볼록하게 만곡된 기판에 흡착력을 부가하는 양태를 나타내는 개략 단면도이다.
도 5는 밑으로 볼록하게 만곡된 기판에 흡착력을 부가하는 양태를 나타내는 개략 단면도이다.
도 6은 본 발명의 실시형태에 따른 기판의 TTV를 설명하는 개략 단면도이다.
도 7은 본 발명의 실시형태에 따른 기판의 결정면의 방향을 설명하는 결정 구조의 개략도이다.
도 8은 본 발명의 실시형태에 따른 기판을 이용한 반도체 장치를 제조하는 방법을 나타내는 흐름도이다.
도 9는 양면 가공 장치의 개략도이다.
도 10은 CMP 가공 장치의 개략도이다.
도 11은 본 발명의 실시형태에 따른 기판을 이용하여 형성한 횡형 JFET의 구조를 나타내는 개략 단면도이다.
도 12는 본 발명의 실시형태에 따른 기판을 이용하여 형성한 RESURF 횡형 JFET의 구조를 나타내는 개략 단면도이다.
도 13은 본 발명의 실시형태에 따른 기판을 이용하여 형성한 종형 JFET의 구조를 나타내는 개략 단면도이다.
도 14는 본 발명의 실시형태에 따른 기판을 이용하여 형성한 횡형 MESFET의 구조를 나타내는 개략 단면도이다.
도 15는 본 발명의 실시형태에 따른 기판을 이용하여 형성한 종형 MESFET의 구조를 나타내는 개략 단면도이다.
도 16은 본 발명의 실시형태에 따른 기판을 이용하여 형성한 횡형 MOSFET의 구조를 나타내는 개략 단면도이다.
도 17은 본 발명의 실시형태에 따른 기판을 이용하여 형성한 DMOS의 구조를 나타내는 개략 단면도이다.
도 18은 본 발명의 실시형태에 따른 기판을 이용하여 형성한 UMOS의 구조를 나타내는 개략 단면도이다.
도 19는 본 발명의 실시형태에 따른 기판을 이용하여 형성한 쇼트키 다이오드의 구조를 나타내는 개략 단면도이다.
도 20은 본 발명의 실시형태에 따른 기판을 이용하여 형성한 pin 다이오드의 구조를 나타내는 개략 단면도이다.
이하, 도면을 참조하면서, 본 발명의 각 실시형태에 대해서 설명한다. 또한, 각 실시형태에서, 동일 기능을 하는 요소에는 동일한 참조 부호를 붙이고, 그 설명은 특별히 필요가 없으면 반복하지 않는다.
도 1의 (A)를 참조하면, 본 발명의 실시형태에 따른 기판(1)은, 주표면(1a) 및 주표면(1b)의 직경이 2인치 이상인, 탄화규소로 이루어지는 기판이다. 또한, 주표면(1a, 1b)에서의 bow의 값이 -40 ㎛ 이상 -5 ㎛ 이하, 주표면(1a, 1b)에서의 warp의 값이 5 ㎛ 이상 40 ㎛ 이하이다. 또한, 이하에서는 주표면(1a)이 존재하는 측을 상측으로 하고, 주표면(1a) 위에 박막이나 반도체 장치를 형성하는 것으로 한다. bow의 값이 마이너스의 값이기 때문에, 도 1의 (A)에 나타내는 바와 같이 기판(1)은 밑으로 볼록한 형상을 갖는다.
탄화규소로 이루어지는 기판(1)은, 예컨대 반도체 장치를 형성할 때에, 주표면(1a) 위에, 도 2에 나타내는 바와 같이, 예컨대 탄화규소로 이루어지는 박막[탄화규소 박막(4)]을 에피택셜 성장에 의해 형성함으로써, 박막 형성 기판(2)을 형성한다. 또한, 상기 탄화규소 박막(4)에 있어서 기판(1)과 대향하지 않는 주표면(4a) 위에 도 3에 나타내는 바와 같이 탄화규소 이외의 박막[탄화규소 외의 박막(5)]을 형성함으로써, 박막 형성 기판(3)을 형성한다. 이들 탄화규소 박막(4)과 탄화규소 외의 박막(5)의 조합이나 패터닝에 의해, 반도체 장치가 형성된다.
여기서, 도 1 및 도 2에 나타내는 바와 같이, 기판(1)에 탄화규소 박막(4)을 에피택셜 성장에 의해 형성하는 공정에서는, 그 전후에서 기판(1)의 주표면(1a, 1b)의 bow나 warp의 값에 큰 변화는 없다. 그 이유는, 탄화규소로 이루어지는 기판(1)의 주표면(1a) 위에 탄화규소 박막(4)을 성장시키기 때문에, 기판(1)과 탄화규소 박막(4)의 재질이 동일하여, 양자의 열팽창 계수나, 양자를 구성하는 결정 구조의 격자 정수의 차가 작기 때문이다.
그러나 도 1, 도 2와 도 3의 대비에 의해 알 수 있듯이, 탄화규소 박막의 주표면(4a) 위에 탄화규소 외의 박막(5)을 형성하는 공정에서는, 그때까지 밑으로 볼록한 방향으로 만곡되어 있던 기판(1)이, 위로 볼록한 방향으로 만곡되도록 변형된다. 이것은, 탄화규소 외의 박막(5)을 형성하는 공정에서, 탄화규소 박막(4)의 주표면 위에 탄화규소와는 다른 재질로 이루어지는 박막을 형성하기 때문에, 탄화규소 박막(4)과 탄화규소 외의 박막(5)의 열팽창 계수의 차나, 양자를 구성하는 결정 구조의 격자 정수의 차이에 기인하는 인장 응력이 발생하기 때문이다.
탄화규소 외의 박막(5)은, 예컨대 반도체 장치를 구성하는 전극이나 절연막을 형성하기 위한 금속 또는 절연체 재료의 박막으로 형성된다. 탄화규소 외의 박막(5)을 반도체 장치를 구성하는 구성 요소로서의 원하는 형상을 갖도록 패터닝함으로써, 원하는 반도체 장치를 형성한다. 이 때문에, 탄화규소 외의 박막(5)을 형성한 후, 예컨대 포토리소그래피 기술을 이용하여 상기 탄화규소 외의 박막(5)을 패터닝할 때, 탄화규소 외의 박막(5)의 주표면(5a)의 상방으로부터 예컨대 진공 척에 의해 상기 박막 형성 기판(3)을 흡착한다.
여기서, 예컨대 도 4에 나타내는 바와 같이 위로 볼록하게 만곡된 기판(1)에 대하여, 예컨대 진공 척에 의한 흡착력(6)을 가한 경우와, 도 5에 나타내는 바와 같이 밑으로 볼록하게 만곡된 기판(1)의 상방으로부터, 마찬가지로 흡착력(7)을 가한 경우를 생각한다. 또한, 도 4 및 도 5에서는 도면을 간략화하기 위해, 박막이 형성되어 있지 않은 기판(1)을 나타내고 있다.
예컨대 도 4에 나타내는 바와 같이 위로 볼록하게 만곡된 기판(1)의 상방으로부터 흡착력(6)을 가하는 경우, 진공 척의 흡착력은 기판(1)의 주표면에 있어서 중앙부에 최초로 도달하여, 기판(1)의 중앙부의 볼록 형상을 보정하고, 평탄화시키도록 작용한다. 이때, 기판(1)의 하측은 기판(1)의 외측 가장자리부에 의해 전체 둘레에서 지지되어 있다. 또한, 볼록 형상의 중심부의 1점에만 흡착력(6)을 가하면 되기 때문에, 기판(1)에 흡착력(6)을 가하여도 기울거나 위치가 어긋나는 등의 불안정한 동작이 발생하는 일없이, 1 개소에 고정된 상태를 유지한 채로 용이하게 흡착력(6)을 받을 수 있다.
이에 대하여, 예컨대 도 5에 나타내는 바와 같이 밑으로 볼록하게 만곡된 기판(1)의 상방으로부터 흡착력(7)을 가하는 경우, 도 5에 나타내는 좌측과 우측의 양방의 흡착력(7)이 동시에 동일하게 기판(1)에 가해지면, 기판(1)의 오목 형상을 보정하고, 평탄화시키도록 작용한다. 그러나 예컨대 기판(1)의 만곡 상태가 비대칭이면, 예컨대 도 5에 나타내는 좌측의 흡착력(7)이 우측의 흡착력(7)보다도 먼저 기판(1)에 가해지기 시작하면, 좌측의 흡착력(7)에 의해 기판(1)은 좌측이 밑으로, 우측이 위로 이동하도록 기운다. 즉 기판(1)의 외측 가장자리부의 전체 둘레에 대하여 대략 균일하게 흡착하지 않는 한은, 기판(1)을 기울어지거나 위치가 어긋나지 않도록 안정적으로 고정하는 것은 곤란하다. 따라서, 밑으로 볼록하게 만곡된 기판(1)의 상방으로부터 흡착력(7)을 가함으로써 기판(1)의 만곡을 보정하는 것은 곤란하다. 이상으로부터, 포토리소그래피 공정을 행하는 기판, 즉 탄화규소 박막(4) 및 탄화규소 외의 박막(5)이 형성된 박막 형성 기판(3)은, 밑으로 볼록하게 만곡되어 있는 것보다도, 위로 볼록하게 만곡되어 있는 것이 바람직하다.
단, 상기 박막 형성 기판(3)의 위로 볼록하게 만곡되어 있는 정도가 지나치게 크면, 도 4에 나타내는 흡착력(6)을 이용하여도 박막 형성 기판(3)의 만곡을 보정하는 것이 곤란해진다. 이 때문에 박막 형성 기판(3)이 위로 볼록하게 만곡되는 정도에는 허용 범위가 존재하고, 상기 허용 범위 내에서 위로 볼록하게 만곡되어 있는 것이 바람직하다. 따라서, 탄화규소 박막(4) 및 탄화규소 외의 박막(5)을 형성한 박막 형성 기판(3)을, 전술한 바와 같이 적절하게 위로 볼록하게 만곡된 상태로 하기 위해서는, 박막을 형성하기 전인 도 1에 나타내는 기판(1)이 적절한 범위 내에서 밑으로 볼록하게 만곡되어 있는 것이 바람직하다. 그래서, 주표면(1a, 1b)의 직경이 2인치 이상인 기판(1)에서, 전술한 바와 같이 주표면(1a, 1b)의 bow의 값이 -40 ㎛ 이상 -5 ㎛ 이하, warp의 값이 5 ㎛ 이상 40 ㎛ 이하인 것이 바람직하다. 이와 같이 하면, 상기 기판(1)에 대하여 탄화규소 박막(4) 및 탄화규소 외의 박막(5)을 형성한 박막 형성 기판(3)의 만곡의 정도를, 전술한 바와 같이 적절하게 위로 볼록하게 만곡시킬 수 있다.
이상으로부터, 도 2에 나타내는, 기판(1)과, 기판(1)의 주표면(1a) 위에 형성된 탄화규소 박막(4)을 구비하는 박막 형성 기판(2)에서도, 기판(1)과 마찬가지로 적절한 범위 내에서 밑으로 볼록하게 만곡되어 있는 것이 바람직하다. 구체적으로는, 박막 형성 기판(2)의 기판(1)은, 주표면(1a)에서의 bow의 값이 -40 ㎛ 이상 0 ㎛ 이하, 주표면(1a)에서의 warp의 값이 0 ㎛ 이상 40 ㎛ 이하인 것이 바람직하다. 전술한 바와 같이, 기판(1)의 주표면(1a) 위에 탄화규소 박막(4)을 형성하는 공정에서는, 기판(1)의 만곡의 방향이 크게 변화하는 등의 변형은 발생하지 않는다. 이 때문에, 박막 형성 기판(2)의 기판(1)의 주표면(1a)의 bow나 warp의 허용 범위는, 도 1에 나타내는 기판(1)의 주표면(1a)의 bow나 warp의 허용 범위와 근사하고 있다. 그러나, 탄화규소 박막(4)을 형성하는 예컨대 에피택셜 성장을 행하는 과정에서, 약간의 변형이 발생할 가능성이 있다. 이 때문에, 기판(1)에 비하여 작은 범위의 warp의 값이 허용된다. 이상으로부터, 박막 형성 기판(2)의 bow나 warp의 값의 허용 범위는, 기판(1)에서의 상기 허용 범위와 약간 다르다.
박막 형성 기판(2)을 구성하는 탄화규소 박막(4)의 주표면(4a) 위에 탄화규소 외의 박막(5)이 더 형성된 박막 형성 기판(3)에 대해서는, 기판(1)의 주표면(1a)에서의 bow의 값이 0 ㎛ 이상 150 ㎛ 이하, 주표면(1a)에서의 warp의 값이 0 ㎛ 이상 150 ㎛ 이하인 것이 바람직하다. bow의 값이 플러스이기 때문에, 도 3에 나타내는 바와 같이(전술한 바와 같이) 박막 형성 기판(3)은 위로 볼록한 형상인 것이 바람직하다고 할 수 있다. 박막 형성 기판(3)은 위로 볼록한 형상인 것이 바람직하지만, 박막 형성 기판(3)에 대하여 진공 척에 의한 흡착력을 가하여 포토리소그래피 공정을 행하기 때문에, 박막 형성 기판(3)의 만곡의 정도는 극히 작은 것이 바람직하다. 구체적으로는, 박막 형성 기판(3)을 구성하는 기판(1)의 주표면(1a)에서의 bow의 값이 0 ㎛ 이상 100 ㎛ 이하, warp의 값이 0 ㎛ 이상 100 ㎛ 이하인 것이 보다 바람직하다. 또한, 완전한 평탄, 즉 bow나 warp의 값이 0 ㎛인 것이 보다 바람직하다.
또한, 이상에 서술한 기판(1)의 주표면(1a)의 만곡의 정도를 나타내는 warp에 대해서는, 예컨대 주표면(1a)의 곡률이 동일하여도, 기판(1)의 직경이 다르면 변화된다. 따라서, 예컨대 직경이 큰 기판(1)을 이용하는 경우에서는, warp의 값을 작게 하기 위해, 주표면(1a)의 곡률이 보다 작은 것이 바람직하다.
이상에 서술한 도 1에 나타내는 기판(1), 도 2에 나타내는 박막 형성 기판(2)의 기판(1), 도 3에 나타내는 박막 형성 기판(3)의 기판(1)은, 한쪽의 주표면의 표면 거칠기(Ra)의 값이 1 ㎚ 이하, 한쪽의 주표면에 대향하는 다른쪽의 주표면의 표면 거칠기(Ra)의 값이 100 ㎚ 이하인 것이 바람직하다. 또한, 기판(1) 중, 박막을 형성하는 주표면(1a)의 표면 거칠기(Ra)의 값이 1 ㎚ 이하, 박막을 형성하지 않는 주표면(1b)의 표면 거칠기(Ra)의 값이 100 ㎚ 이하인 것이 보다 바람직하다.
전술한 바와 같이, 탄화규소로 이루어지는 기판(1)에 대하여 탄화규소 박막(4)을 형성할 때에는, 기판(1)과 동일 재질의 박막을 형성하기 때문에, 기판(1)의 만곡에 대한 변형은 작다. 그러나, 탄화규소 박막(4)을 형성하는 공정에서도 상기 기판(1)을 가열 분위기 중에 배치하기 때문에, 열 응력에 기인하는 변형이 발생하는 경우가 있다. 구체적으로는 예컨대 도 1에 나타내는, 박막이 형성되지 않은 기판(1)이 밑으로 볼록한 형상으로 만곡되어 있었다고 해도, 탄화규소 박막(4)이 형성된 박막 형성 기판(2)이 위로 볼록한 형상이 되도록 변형되는 경우가 있다. 이 상태에서 탄화규소 외의 박막(5)을 더 형성함으로써 박막 형성 기판(3)을 형성하면, 전술한 인장 응력에 의해, 원래 위로 볼록한 형상을 이루는 기판(1)이 더욱 크게 위로 볼록한 형상이 되도록 변형된다. 이 때문에 박막 형성 기판(3)의 warp나 bow의 값이 허용 범위 밖이 될 가능성이 있다.
이상의 현상을 억제하기 위해서는, 전술한 바와 같이, 기판(1)의 주표면(1a, 1b)의 표면 거칠기(Ra)를 원하는 범위 내가 되도록 제어하는 것이 바람직하다. 이와 같이 하면, 기판(1)의 주표면(1a, 1b)에서의 결정성이 거의 동등하게 양호하기 때문에, 가열에 따른 결정 격자의 재배열 등을 억제할 수 있다. 그 결과, 박막을 형성하는 공정의 전후에서의 기판(1)의 주표면(1a, 1b)에서의 만곡의 정도나 방향의 큰 변화를 억제할 수 있다.
그런데, 도 1의 (C)에 나타내는 warp는, 3점 초점면 높이(12)를 기준으로 하여, 3점 초점면 높이(12)와 기판(1)의 주표면(1a)의 최고점(13)의 높이의 차와, 3점 초점면 높이(12)와 기판(1)의 주표면(1a)의 최저점(14)의 높이의 차의 합으로 정의하고 있다. 또한 도 1의 (C)에 나타내는 sori의 값은, 최소 제곱면 높이(16)를 기준으로 하여, 최소 제곱면 높이(16)와 기판(1)의 주표면(1a)의 최고점(13)의 높이의 차와, 최소 제곱면 높이(16)와 기판(1)의 주표면(1a)의 최저점(14)의 높이의 차의 합으로 정의하고 있다. 따라서 도 1의 (C)에 나타내는 바와 같이, 도 1에 나타내는 기판(1)이나 도 2, 도 3에서의 기판(1)의 주표면(1a)에서, warp와 sori의 값은 같아지는 경우가 많다. 이 때문에 warp뿐만 아니라, sori도 기판(1)의 만곡을 관리하는 수치로서 사용할 수 있다.
여기서 기판(1)의 TTV(Total Thickness Variation)에 대해서 고찰한다. 우선, 예컨대 기판(1)의 주표면(1a)과 주표면(1b)의 거리인 두께에 착안한다. 여기서 기판(1)의 한쪽의 주표면[예컨대 도 6에서 주표면(1b)]을 완전하게 평탄한 표면이라고 가정한다. 이때, 기판(1)의 각 영역에서의 두께와 같아지도록, 주표면(1b)에 대향하는 주표면(1a)의 각 영역에서의 위치를 결정한, 도 6에 나타내는 기판(1)을 생각한다. 이 도 6에 나타내는 기판(1)의 두께가 최대인 영역에서의 두께(T1)와 두께가 최소인 영역에서의 두께(T2)의 차는, 상기 기판(1)의 두께의 변동을 나타낸다. 이 두께의 변동을 TTV라고 정의한다. 본 발명에 따른 도 1의 기판(1), 도 2, 도 3에서의 기판(1)은, 도 6에 나타내는 주표면(1a)에서의 TTV의 값이 5 ㎛ 이하인 것이 바람직하다. 이와 같이 하면, 보다 균일에 가까운 두께 분포를 갖는 기판(1)으로 할 수 있다. 균일에 가까운 두께 분포를 갖는 기판(1)은, 주표면(1a)과 주표면(1b)의 형상이나 요철의 정도가 근사하다. 따라서, 예컨대 탄화규소 박막(4)이나 탄화규소 외의 박막(5)을 형성할 때에, 기판(1)의 주표면(1a)과 주표면(1b)의 만곡의 상태나 표면의 형상 등이 크게 다르게 되는 현상의 발생을 억제할 수 있다. 보다 구체적으로는, 예컨대 기판(1)의 주표면(1a)이 위로 볼록하게 만곡되어 있는데 대하여, 주표면(1b)이 밑으로 볼록하게 만곡되어 있는 현상의 발생을 억제할 수 있다. 이것으로부터, 도 1에서의 기판(1)이나, 도 2, 도 3에서의 기판(1)의 만곡 상태의 제어를 용이하게 할 수 있다. 따라서, 상기 기판(1)에 대하여 탄화규소 박막(4) 및 탄화규소 외의 박막(5)을 형성한 박막 형성 기판(3)의 만곡의 정도를, 전술한 바와 같이 적절하게 위로 볼록하게 만곡되게 하는 제어를 용이하게 행할 수 있다.
이상에 서술한 도 1, 도 2, 도 3에서의 기판(1)의 주표면(1a, 1b)은, C면과 이루는 각도가 50°이상 65°이하인 것이 바람직하다. 여기서 C면이란, 도 7에 나타내는 탄화규소의 결정 구조를 나타내는 육방정(10)의 상하 방향의 수평면을 나타내는 (0001)면(8)을 말한다. 도 7에 나타내는 결정면(9)은, (0001)면(8)과 이루는 각도(α)가 50°이상 65°이하로 한다. 이때, 상기 결정면(9)은, 전술한 기판(1)의 주표면(1a, 1b)의 면방향으로 동일한 것이 바람직하다. 이와 같이 하면, 높은 채널 이동도를 갖는 절연 게이트형 트랜지스터(MOSFET, MISFET)를 얻을 수 있다.
다음에, 이상에 서술한 기판(1)을 이용한 반도체 장치의 제조 방법에 대해서 설명한다. 도 8의 흐름도에 나타내는 바와 같이, 본 발명의 실시형태에 따른 반도체 장치의 제조 방법은, 기판을 준비하는 공정(S10)과, 탄화규소의 박막을 형성하는 공정(S20)과, 탄화규소 이외의 박막을 형성하는 공정(S30)과, 반도체 장치를 형성하는 후속 공정(S40)을 포함한다.
기판을 준비하는 공정(S10)에서는, 도 1의 (A)에 나타내는 바와 같은, 주표면(1a, 1b)의 직경이 2인치 이상인, 탄화규소로 이루어지는 기판(1)을 준비한다. 여기서, 상기 기판(1)의 주표면(1a, 1b)에서의 bow의 값이 -40 ㎛ 이상 0 ㎛ 이하, 주표면(1a, 1b)에서의 warp의 값이 0 ㎛ 이상 40 ㎛ 이하가 되도록 기판(1)을 준비하는 것이 바람직하다.
기판(1)을 형성하기 위해서는, 우선 예컨대 승화 재결정법이나 고온 CVD법 등을 이용하여 탄화규소로 이루어지는 잉곳을 제작한다. 여기서 잉곳의 주표면의 직경을, 형성하고자 하는 기판(1)의 주표면의 직경보다도 크게 하는 것이 바람직하다. 또한, 상기한 잉곳의 주표면이란, 잉곳으로 기판(1)을 형성할 때에 기판(1)의 주표면이 되는 방향의 면을 말하며, 예컨대 탄화규소의 결정 구조를 나타내는 육방정의 C면((0001)면)과 이루는 각도가 50°이상 65°이하인 방향의 면이다. 그 후, 잉곳의 주표면에서의 외측 둘레 부분을 연삭하여 제거함으로써, 잉곳의 주표면을 기판(1)이 원하는 직경을 갖도록 하는 처리를 행한다.
또한, 기판(1)에 형성하는 반도체 장치에서의 높은 수율을 감안한 경우, 사용하는 탄화규소로 이루어지는 기판(1)으로서는, 마이크로파이프 밀도가 1 ㎝-2 이하, 전위(나선 전위, 칼날 전위, 기저면 전위) 밀도가 103 ㎝-2 이하, 적층 결함 밀도가 0.1 ㎝-1 이하인 것이 바람직하다. 이 때문에, 잉곳에 대해서도 상기 조건을 만족하는 것을 제작하는 것이 바람직하다.
또한, 결정축의 방향을 나타내기 위한 오리엔테이션 플랫(orientation flat)을 형성한다. 또한, 전술한 바와 같이 예컨대 잉곳의 주표면이 C면에 대하여 일정한 각도(오프각)를 갖는 면인 경우에는, 서로 교차하는 2개의 오리엔테이션 플랫 중 한쪽의 오리엔테이션 플랫(제1 오리엔테이션 플랫)은 오프 방향(오프각의 방향)에 대략 평행한 방향이며, 다른쪽의 오리엔테이션 플랫(제2 오리엔테이션 플랫)은 오프 방향에 대략 수직인 방향으로 하는 것이 바람직하다.
계속해서 예컨대 와이어 소우를 이용하여, 잉곳을 주표면을 따른 방향으로, 일정한 두께마다 슬라이스함으로써, 기판(1)의 형상을 형성한다. 이러한 처리를 행하면, 잉곳의 주표면과 기판(1)의 주표면의 방향을 대략 일치시킬 수 있다. 기판(1)은 반도체 장치를 제작하기 위한 기판이기 때문에, 상기 두께를 300 ㎛ 이상 500 ㎛ 이하로 하는 것이 바람직하다. 또한, 상기 제2 오리엔테이션 플랫을 따른 방향으로 슬라이스용의 와이어를 적용함으로써, 상기 기판(1)의 만곡을 작게 할 수 있다. 즉, 최종적으로 형성되는 기판(1)의 bow나 warp 등의 값을 전술한 범위 내의 값으로 할 수 있다. 이상의 순서에 따라 형성된 기판(1)의 외측 가장자리부를 모따기함으로써, 외측 가장자리부의 각을 없앨 수 있다.
그리고 기판(1)의 주표면(1a, 1b)에 대하여 연마 공정을 행한다. 이 연마 공정은, 양면 연삭, 양면 랩핑(lapping), 양면 기계 연마, CMP 연마로 구성된다. 또한, 주표면(1a, 1b)의 표면 거칠기(Ra)의 값이나 bow, warp 등의 값이 원하는 값을 만족하고 있는 경우에는, 상기 연마 공정은 그 일부를 생략하여도 좋다.
우선 양면 연삭에서, 기판(1)의 형상을 갖추고, bow나 warp 등의 값을 조정하는 처리를 행한다. 양면 연삭은, 도 9에 나타내는 양면 가공 장치(90)를 이용하여 행한다. 양면 가공 장치(90)는 하부에 배치되며 가공 대상의 기판(1)을 세트하는 하부 정반(97)과, 하부 정반(97)의 상부에 배치된 웨이퍼 캐리어(99)를 구비하고 있다. 하부 정반(97)과 웨이퍼 캐리어(99)의 상부에는 상부 정반(96)을 구비하고 있다. 상부 정반(96)은 정반 토대(95)에 고정되어 있다.
정반 토대(95)와 상부 정반(96)은 도 9에 상하 방향의 화살표로 나타내는 바와 같이 상하 방향으로 이동 가능하다. 정반 토대(95)와 상부 정반(96)이 웨이퍼 캐리어(99)에 접하도록 강하하며, 하중을 가함으로써 기판(1)에 대하여 상측으로부터 하측으로의 하중이 가해진 상태로 도 9 중에 회전 화살표로 나타내는 바와 같이, 회전축(93)을 중심으로 회전한다. 즉 상부 정반(96)과 웨이퍼 캐리어(99)가 서로 반대 방향으로 회전한다. 이와 같이 하면, 웨이퍼 캐리어(99)에 세트된 기판(1)의 양방의 주표면(1a, 1b)이 연마된다. 따라서, 상부 정반(96)에 있어서 기판(1)[주표면(1a)]과 대향하는 주표면 위, 그리고 하부 정반(97)에 있어서 기판(1)[주표면(1b)]과 대향하는 주표면 위에는 주표면(1a, 1b)을 연마하기 위한 연마재를 포함하는 것이 바람직하다.
예컨대 상부 정반(96) 및 하부 정반(97)은 철, 구리 등의 금속 재료나, 연삭 지석이나 세라믹 재료에 지립을 매립한 것에 의해 형성되는 것이 바람직하다. 상부 정반(96)이 철, 구리 등의 금속 재료로 형성되어 있는 경우는, 상기 상부 정반(96)에 있어서 기판(1)[주표면(1a)]과 대향하는 주표면 위에는 연마재가 들어간 연마액을 도포하는 것이 바람직하다. 이와 같이 하면, 상부 정반(96)이 강하한 상태에서의 회전에 의해, 웨이퍼 캐리어(99)에 설치된 기판(1)의 주표면(1a, 1b)을 연마할 수 있다.
상부 정반(96) 및 하부 정반(97)이 세라믹 재료에 지립을 매립한 것에 의해 형성되는 경우는, 상기 세라믹 재료의 내부에 적당한 연마재가 매립되어 있다. 이 때문에, 상기 상부 정반(96)이 강하한 상태로 회전하면, 상부 정반(96) 및 하부 정반(97)에 매립된 연마재에 의해 웨이퍼 캐리어(99)에 설치된 기판(1)의 주표면(1a(1b))을 연마(양면 연삭)할 수 있다. 또한, 양면 연삭에서는, 상기 연마재의 입자 직경은 30 ㎛ 이상 200 ㎛ 이하인 것이 바람직하다.
다음에 양면 랩핑에 대해서 설명한다. 전술한 양면 연삭이 기판(1)의 주표면(1a, 1b)의 만곡 등의 형상을 조정하는 처리를 주로 하는 데 대하여, 양면 랩핑은 상기 양면 연삭보다도 기판(1)의 주표면(1a, 1b)의 표면 거칠기를 작게 하는 연마 처리를 주로 한다. 양면 랩핑은 주표면(1a, 1b)의 표면 거칠기를 작게 하는 연마 처리 중에서 거친 연마 처리에 해당한다.
양면 랩핑에서는 양면 연삭보다도 입자 직경이 작은 연마재를 이용하는 것이 바람직하다. 따라서, 금속의 재료(특히 구리, 철, 주석)로 이루어지는 상부 정반(96) 및 하부 정반(97)을 이용하여, 상부 정반(96)에 있어서 기판(1)과 대향하는 표면 위에 연마재를 도포하는 것이 바람직하다. 여기서 도포하는 연마재로서는, 입자 직경이 3 ㎛ 이상 10 ㎛ 이하의 것을 이용하는 것이 바람직하다. 또한, 양면 랩핑에서도 전술한 양면 가공 장치(90)를 이용하여 처리를 행할 수 있고, 연마재나 상부 정반(96)[하부 정반(97)]이 다른 것을 제외하고 처리 방법은 양면 연삭과 동일하다.
다음에 양면 기계 연마에 대해서 설명한다. 양면 기계 연마는 양면 랩핑보다도 더욱 표면 거칠기(Ra)를 작게 하기 위한, 마무리 전의 연마이다. 양면 기계 연마를 행할 때의 상부 정반(96)[하부 정반(97)]은 금속의 재료(특히 구리, 주석)나, 부직포로 이루어지는 연마 패드나, 수지 재료로 형성되는 것이 바람직하다. 이들 재료로 형성된 상부 정반(96)[하부 정반(97)]에 있어서 기판(1)과 대향하는 표면 위에 연마재를 도포하는 것이 바람직하다. 여기서 도포하는 연마재로서는, 입자 직경이 0.5 ㎛ 이상 3 ㎛ 이하의 것을 이용하는 것이 바람직하다. 또한, 양면 기계 연마에서도 전술한 양면 가공 장치(90)를 이용하여 처리를 행할 수 있고, 연마재나 상부 정반(96)[하부 정반(97)]이 다른 것을 제외하고 처리의 방법은 양면 연삭이나 양면 랩핑과 동일하다.
그리고 반도체 장치를 형성하기 위해 기판(1)의 한쪽의 주표면(1a)에 대해서만 마무리 연마를 행하기 위해 CMP 연마를 행한다. CMP 연마는 도 10에 나타내는 CMP 가공 장치(80)를 이용하여 처리를 행한다. 도 10에 나타내는 바와 같이, 예컨대 부직포로 이루어지는 연마 패드나 수지 재료로 형성된 연마대(87)의 한쪽의 주표면 위에 연마액(89)을 도포(적하)한다. 연마액(89)으로서는 예컨대 콜로이달실리카를 주성분으로 한 연마액을 이용하는 것이 바람직하다. 그리고 기판(1)을, 주표면(1a)이 연마대(87)와 대향하도록 워크(85)에 부착한다. 다음에 기판(1)을 부착한 워크(85)를 연마대(87)에 배치한다.
이 상태로 도 10에 회전 화살표로 나타내는 바와 같이, 워크(85) 및 연마대(87)를 회전시킨다. 이와 같이 하면, 기판(1)의 연마대(87)와 대향하는 주표면[1a(1b)]이 연마된다. 이상의 각 처리에 따라, 기판(1)의 주표면 중, 한쪽의 주표면의 표면 거칠기(Ra)의 값이 1 ㎚ 이하, 한쪽의 주표면에 대향하는 다른쪽의 주표면의 표면 거칠기(Ra)의 값이 100 ㎚ 이하가 되도록 가공을 행하는 것이 바람직하다. 또한, 기판(1) 중, 박막을 형성하는 주표면(1a)의 표면 거칠기(Ra)의 값을 1 ㎚ 이하, 박막을 형성하지 않는 주표면(1b)의 표면 거칠기(Ra)의 값을 100 ㎚ 이하로 하는 것이 보다 바람직하다. 그리고 기판(1)에 대하여 유기 세정 및 RCA 세정을 행한다. 이상의 순서에 따라, 원하는 만곡의 정도나 표면 거칠기를 갖는 기판(1)을 형성할 수 있다.
다음에, 도 8에 나타내는 탄화규소의 박막을 형성하는 공정(S20)에서는, 예컨대 CVD 에피택셜 성장법에 따라, 탄화규소로 이루어지는 기판(1)의 주표면(1a) 위에, 탄화규소의 박막(에피택셜층)을 형성한다. 이와 같이 하여, 도 2에 나타내는 바와 같이, 기판(1)의 주표면(1a) 위에 탄화규소 박막(4)이 형성된 박막 형성 기판(2)을 형성한다. 여기서 탄화규소의 박막을 형성하기 위한 캐리어 가스로서는 수소 가스, 재료 가스로서는 실란(SiH4) 가스, 프로판(C3H8) 가스를 이용한다. 또한, 탄화규소 박막(4)에 n형 도펀트를 불순물로서 포함시키는 경우는, 예컨대 질소(N2) 가스를 동시에 도입하고, 탄화규소 박막(4)에 p형 도펀트를 불순물로서 포함시키는 경우에는, 예컨대 트리메틸알루미늄(TMA)을 도입하는 것이 바람직하다. 또한, 상기 가스를 이용한 경우에 있어서, 박막 형성 기판(2)에서의 기판(1)의 bow나 warp 등의 값을 전술한 범위 내가 되도록 제어하는 경우는, 에피택셜 성장을 행할 때의 성장로의 온도를 1400℃ 이상 1800℃ 이하로 하고 30분 이상 300분 이하의 시간으로 가열하는 등의 조건을 이용하는 것이 바람직하다.
또한, 탄화규소의 박막을 형성하는 공정(S20)에서, 기판(1)을 배치하는 부재로서 카본을 주성분으로 하는 부재로 형성된 것을 이용하는 것이 바람직하다. 단, 상기 부재의 표면 중 기판(1)을 배치하는 영역, 즉 기판(1)의 주표면(1b)이 접촉하는 영역에서는, 예컨대 탄화탄탈(TaC) 등 탄화규소 이외의 재질로 이루어지는 박막이 코팅되어 있는 것이 바람직하다. 이와 같이 하면, 기판(1)의 주표면(1b)[탄화규소 박막(4)을 형성하지 않는 주표면] 위에 탄화규소가 부착하는 것을 억제할 수 있다. 또한, 주표면(1b)의 표면 위에 부착된 탄화규소가 가열에 의해 승화하였을 때에, 열 응력에 의해 기판(1)이 만곡 등의 변형을 일으키는 것을 억제할 수 있다.
다음에 실시하는 탄화규소 이외의 박막을 형성하는 공정(S30)은, 반도체 장치를 구성하는 전극이나 절연체 등을 형성하기 위한 금속의 박막이나 절연막 등을 도 3에 나타내는 박막 형성 기판(3)의 탄화규소 외의 박막(5)으로서 형성하는 공정이다. 탄화규소 외의 박막(5)으로서는 예컨대, 반도체 장치를 구성하는 불순물층 혹은 영역을 형성할 때에 행하는 이온 주입을 저지하고자 하는 영역에 대하여 형성하는 이온 주입 저지막이 고려된다. 예컨대 금속막으로서 텅스텐이나 알루미늄의 박막, 절연막으로서는 실리콘 산화막(SiO2)을 형성하는 것이 바람직하다. 또한, 형성하는 반도체 장치의 배선 재료로서 알루미늄, 실리콘이 첨가된 알루미늄, 구리, 다결정 실리콘, 니켈, 티탄의 박막을 형성하여도 좋다. 이들 박막을, 예컨대 증착법이나 스퍼터법 등을 이용하여 형성하는 것이 바람직하다.
반도체 장치의 게이트 절연막이나 층간 절연막, 또한 반도체 장치의 표면을 보호하는 패시베이션막으로서는 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘 산질화막(SiON) 등을 형성할 수 있다. 이들 절연막은, 예컨대 열산화법이나 CVD법을 이용하여 형성하는 것이 바람직하다.
이상에 서술한 탄화규소 외의 박막(5)으로서의 각종 박막을, 형성한 후의 박막 형성 기판의 주표면에서의 기판(1)의 bow나 warp 등의 값이 전술한 범위 내, 즉 모두 0 ㎛ 이상 150 ㎛ 이하가 되도록, 가열 온도나 가열 시간 등을 제어하면서 형성하는 것이 바람직하다.
도 8에 나타내는 반도체 장치를 형성하는 후속 공정(S40)은, 이상에 따라 형성된 탄화규소 외의 박막(5)에 대하여 포토리소그래피 공정을 행하여, 원하는 패턴을 갖는 반도체 장치를 형성하는 공정이다. 포토리소그래피 공정에는 레지스트를 이용하고, 노광 장치를 이용하여 원하는 패턴을, 그 외측 가장자리부에 노광 불균일 등의 문제점이 생기지 않도록 형성하는 것이 바람직하다.
이상에 서술한 기판(1)이나 박막 형성 기판(2, 3)을 이용하면, 상기 반도체 장치의 제조 방법에 기초하여 가공을 행함으로써, 노광 불균일 등의 문제점이 존재하지 않는, 고품질의 패턴을 구비하는 반도체 장치를 형성할 수 있다. 따라서 상기 반도체 장치에서의 전류-전압 특성 등의 전기 특성을 안정된 것으로 할 수 있다.
실시예 1
이하에 실시예로서, 본 발명의 실시형태에 따른 기판(박막 형성 기판)이나, 반도체 장치의 제조 방법을 이용하여 형성한 각종 반도체 장치에 대해서 설명한다.
도 11에 나타내는 횡형 JFET(100)는, p-형 SiC 기판(103)과, n-형 SiC 에피택셜층(102)을 구비하고 있다. n-형 SiC 에피택셜층(102)에 있어서 p-형 SiC 기판(103)과 대향하지 않는 측(도 11에서의 상측)의 주표면으로부터 일정 깊이의 영역에, n+형 소스 불순물 영역(111)과 p+형 게이트 불순물 영역(113)과, n+형 드레인 불순물 영역(114)을 포함하고 있다. p+형 게이트 불순물 영역(113)의 주위에는 p형 게이트 불순물 영역(112)을 갖고 있다. n+형 소스 불순물 영역(111), p+형 게이트 불순물 영역(113), n+형 드레인 불순물 영역(114)의 상측의 주표면 위에 각각 소스 전극(121), 게이트 전극(122), 드레인 전극(124)이 형성되어 있다. 소스 전극(121)과 게이트 전극(122)의 사이, 및 게이트 전극(122)과 드레인 전극(124)의 사이에는 층간 절연막(106)이 배치되어 있다. 이것은 디바이스 표면을 보호하기 위해 형성되는 것이다. p-형 SiC 기판(103)에 있어서 n-형 SiC 에피택셜층(102)과 대향하지 않는 측(도 11에서의 하측)의 주표면 위에는 기판 이면 전극(127)이 배치되어 있다. 또한, 이상에 서술한 각 구성 요소의 p형 및 n형을 전부 반대로 한 구성으로 하여도 좋다.
예컨대 p-형 SiC 기판(103)은 p형의 탄화규소로 형성된다. p-형이란 p형의 불순물 농도가 낮고, 고저항이며 반(半)절연성을 갖는 것을 의미한다. 구체적으로는 p-형 SiC 기판(103)은 두께가 300 ㎛ 이상 400 ㎛ 이하이며, 붕소 원자의 불순물 농도가 1×1015 ㎝-3인 탄화규소 기판으로 이루어진다. 또한 n-형 SiC 에피택셜층(102)은 n형의 불순물 농도가 낮은 에피택셜층에 의해 형성되어 있다. 구체적으로는 n-형 SiC 에피택셜층(102)은 두께가 1 ㎛ 정도이며, 질소 원자의 불순물 농도가 1×1016 ㎝-3인 탄화규소 에피택셜층으로 이루어진다. 또한 n+형 소스 불순물 영역(111) 및 n+형 드레인 불순물 영역(114)은 n형 이온 주입층에 의해 형성되어 있고, p+형 게이트 불순물 영역(113) 및 p형 게이트 불순물 영역(112)은 p형 이온 주입층에 의해 형성되어 있다. n+형이란 n형의 불순물 농도가 높은 것을 의미하고, p+형이란 p형의 불순물 농도가 높은 것을 의미한다. 구체적으로는 n+형 소스 불순물 영역(111)은 질소 원자를 1×1019 ㎝-3 정도 포함하며, 두께가 0.4 ㎛ 정도인 n형 층이다. p+형 게이트 불순물 영역(113)은 알루미늄 원자를 1×1019 ㎝-3 정도 포함하며, 두께가 0.4 ㎛ 정도인 p형 층이다. 또한 p+형 게이트 불순물 영역(113)의 주위의 p형 게이트 불순물 영역(112)은 p+형 게이트 불순물 영역(113)보다도 불순물 농도가 낮고, n-형 SiC 에피택셜층(102)이나 p-형 SiC 기판(103)보다도 불순물 농도가 높다. 예컨대 알루미늄 원자 또는 붕소 원자의 불순물 농도를 1×1018 ㎝-3 정도 포함하며, 두께가 0.5 ㎛ 정도인 p형 층이다.
상기한 바와 같이 영역에 따라 불순물 농도가 다른 것은, 횡형 JFET(100)의 요구 특성에 맞추기 위해서이다. 예컨대 소스 전극(121) 등의 전극에 접속되는 n+형 소스 불순물 영역(111) 등은, 전극과 상기 불순물 영역의 접촉부의 전기 저항을 내림으로써 오믹 접합을 형성하기 때문에, 불순물 농도를 높게 하고 있다. 또한, p+형 게이트 불순물 영역(113)의 주위의 p형 게이트 불순물 영역(112)이나, p-형 SiC 기판(103) 등은, 게이트 전극(122)과 기판 이면 전극(127) 사이의 전압에 의해 형성되는 공핍층의 두께를 원하는 두께가 되도록 제어하기 위해, 불순물 농도를 낮게 하고 있다.
여기서 횡형 JFET(100)의 동작에 대해서 설명한다. 횡형 JFET(100)는, 게이트 전극(122)에의 전압 인가에 의해, p형 게이트 불순물 영역(112)[p+형 게이트 불순물 영역(113)]과 n-형 SiC 에피택셜층(102)이 이루는 pn 접합에서의 공핍층의 두께를 조정하여, 소스 전극(121)으로부터 드레인 전극(124)으로 흐르는 전류의 크기를 제어하는 반도체 장치이다.
예컨대 게이트 전극(122)에 플러스의 전압을 부가한다. 이 경우, p형 게이트 불순물 영역(112)의 p형 영역과, 도 11에 나타내는 p형 게이트 불순물 영역(112)의 하측에 존재하는 n-형 SiC 에피택셜층(102)의 n형 영역이 이루는 pn 접합에서 공핍층은 발생하지 않는다. 따라서 도 11에 나타내는 바와 같이 p형 게이트 불순물 영역(112)의 하측에는, 전자가 통과할 수 있는 n-형 SiC 에피택셜층(102)의 영역이 존재하게 된다.
이와 반대로, 예컨대 게이트 전극(122)에 마이너스의 전압을 부가한다. 이 경우, p형 게이트 불순물 영역(112)의 p형 영역과, 도 11에 나타내는 p형 게이트 불순물 영역(112)의 하측에 존재하는 n-형 SiC 에피택셜층(102)의 n형 영역이 이루는 pn 접합에서 공핍층이 발생한다. 이 공핍층이 p형 게이트 불순물 영역(112)의 하측의 n-형 SiC 에피택셜층(102)에서, p-형 SiC 기판(103)과의 경계면에까지 달하면, 상기 영역에서 소스 전극(121)으로부터 드레인 전극(124)으로의 전자의 흐름이 방해된다. 따라서, 소스 전극(121)으로부터 드레인 전극(124)으로 흐르는 전자를 드레인 전류로서 출력할 수 없게 된다.
이와 같이 횡형 JFET(100)는, 게이트 전극(122)에의 전압 인가를 변경시킴으로써, 특히 p형 게이트 불순물 영역(112)의 하측의 n-형 SiC 에피택셜층(102)에서의 공핍층의 두께를 제어함으로써, 소스 전극(121)으로부터 드레인 전극(124)으로 흐르는 전류를 제어할 수 있다.
다음에 횡형 JFET(100)의 제조 방법에 대해서 설명한다. 횡형 JFET(100)를 형성할 때에는 전술한 도 8의 흐름도에 나타내는 제조 방법에 따르는 것이 바람직하다.
우선 도 8에 나타내는 기판을 준비하는 공정(S10)에서, p-형 SiC 기판(103)을 준비한다. 구체적으로는, 예컨대 전술한 도 1에 나타내는 기판(1)이나 도 2에 나타내는 박막 형성 기판(2)의 기판(1)과 마찬가지로, 탄화규소로 이루어지며, 예컨대 1×1015 ㎝-3 정도의 붕소의 불순물을 포함하며, C면((0001)면)과 이루는 각도가 50°이상 65°이하인 방향으로 주표면을 갖는 p-형 SiC 기판(103)을 준비한다. 이것을 두께가 300 ㎛ 이상 400 ㎛ 이하가 되도록 슬라이스하는 가공을 행한다. 슬라이스 가공에는 예컨대 와이어 소우를 이용한다. 또한, 슬라이스 가공에 앞서, p-형 SiC 기판(103)에 대하여 오리엔테이션 플랫을 형성해 두는 것이 바람직하다. 또한, 슬라이스한 p-형 SiC 기판(103)의 외측 가장자리부를 모따기하여 두는 것이 바람직하다.
계속해서, p-형 SiC 기판(103)의 한쪽의 주표면 및, 한쪽의 주표면에 대향하는 다른쪽의 주표면 각각에 대하여 연마 공정을 행한다. 연마 공정으로서 구체적으로는, 전술한 바와 같이, 양면 연삭, 양면 랩핑, 양면 기계 연마, CMP 연마를 행한다. 그 결과, 한쪽의 주표면 및, 한쪽의 주표면에 대향하는 다른쪽의 주표면에서의 bow의 값이 -40 ㎛ 이상 -5 ㎛ 이하, 상기 양 주표면에서의 warp의 값이 5 ㎛ 이상 40 ㎛ 이하인 p-형 SiC 기판(103)을 준비한다. 또한, 상기 p-형 SiC 기판(103)의 한쪽의 주표면의 표면 거칠기(Ra)의 값을 1 ㎚ 이하, 다른쪽의 주표면의 표면 거칠기(Ra)의 값을 100 ㎚ 이하로 한다.
계속해서 도 8에 나타내는 탄화규소의 박막을 형성하는 공정(S20)에서, p-형 SiC 기판(103)의 한쪽의 주표면(도 11에서의 상측의 주표면) 위에, CVD 에피택셜 성장법에 따라, 탄화규소로 이루어지는 에피택셜층인 n-형 SiC 에피택셜층(102)을 형성한다. 여기서, n-형 SiC 에피택셜층(102)을 형성하기 위해 예컨대 재료 가스로서 실란(SiH4) 가스 및 프로판(C3H8) 가스를 이용한다. 또한, n-형 SiC 에피택셜층(102)을 n형의 탄화규소로 하는 경우에는, n형 불순물원으로서 질소 가스를 이용한다. n-형 SiC 에피택셜층(102)을 n형 대신에 p형의 탄화규소로 하는 경우에는, p형 불순물원으로서 예컨대 트리메틸알루미늄(TMA)을 도입한다. 여기서, n-형 SiC 에피택셜층(102)의 내부에서의 불순물 농도가 1×1016 ㎝-3 정도가 되도록 상기 가스를 도입하는 것이 바람직하다.
또한, 이때, 에피택셜 성장을 행할 때의 성장로의 온도를 1400℃ 이상 1800℃ 이하로 하여 30분 이상 300분 이하의 시간 가열한다. 이와 같이 하여, n-형 SiC 에피택셜층(102)이 형성된 p-형 SiC 기판(103)의 한쪽의 주표면 및, 한쪽의 주표면에 대향하는 다른쪽의 주표면에서의 bow의 값이 -40 ㎛ 이상 0 ㎛ 이하, 상기 양 주표면에서의 warp의 값이 0 ㎛ 이상 40 ㎛ 이하가 되도록 처리를 행한다.
이하, 횡형 JFET(100)를 형성하기 위해, 탄화규소 이외의 박막을 형성하는 공정(S30)으로서, 금속의 박막 등을 형성한다. 구체적으로는 우선, n-형 SiC 에피택셜층(102)에 있어서 p-형 SiC 기판(103)과 대향하는 주표면과 반대측의 주표면 위에, 이온 주입법에 따라, n형 층인 n+형 소스 불순물 영역(111) 및 n+형 드레인 불순물 영역(114)을 형성한다. 보다 구체적으로는, n-형 SiC 에피택셜층(102)에 있어서 p-형 SiC 기판(103)과 대향하는 주표면과 반대측의 주표면 위에, 예컨대 CVD법에 따라 주입 보호막을 두께 0.5 ㎛ 정도로 형성한다. 여기서 형성하는 주입 보호막은, 예컨대 실리콘 산화막 또는 실리콘 질화막인 것이 바람직하다. 그리고 상기 주입 보호막의 주표면 위에, 일정 두께의 레지스트를 더 도포한다. 여기서 포토리소그래피 기술을 이용하여, 이온 주입을 행하고자 하는 영역에서의 레지스트를 제거한다. 다음에 예컨대 반응성 이온 에칭법(RIE법)을 이용하여, 레지스트를 제거한 영역에서의 주입 보호막을 제거한다. 레지스트를 전부 제거한 후, 주입 보호막을 제거한 영역에 대하여, n-형 SiC 에피택셜층(102)의 내부에 이온 주입을 행함으로써, n+형 소스 불순물 영역(111) 및 n+형 드레인 불순물 영역(114)을 형성한다. 이들은 n형 층이기 때문에, 예컨대 질소(N)나 인(P) 등의 n형 불순물의 이온을 이온 주입하는 것이 바람직하다. 이때, 상기 n형 불순물의 이온을 수백 ㎸의 전압으로 가속함으로써, n-형 SiC 에피택셜층(102)의 내부에 주입한다. 이때, n-형 SiC 에피택셜층(102)이나 p-형 SiC 기판(103)이 주입되는 이온에 의해 손상되는 것을 억제하기 위해, n-형 SiC 에피택셜층(102)이나 p-형 SiC 기판(103)을 300℃ 정도로 가열한 뒤에 이온 주입을 행하는 것이 바람직하다.
또한, 이온 주입 대신에, n형 에피택셜층을 매립 성장시킴으로써, n+형 소스 불순물 영역(111) 및 n+형 드레인 불순물 영역(114)을 형성하여도 좋다. 상기와 동일하게 이온 주입을 행함으로써, p형 층인 p형 게이트 불순물 영역(112) 및 p+형 게이트 불순물 영역(113)을 형성할 수 있다. 이때 예컨대 알루미늄(Al)이나 붕소(B) 등을 이온 주입하는 것이 바람직하다. 또한, n+형 소스 불순물 영역(111), p+형 게이트 불순물 영역(113)이나 n+형 드레인 불순물 영역(114)에서의 불순물 농도는 1×1019 ㎝-3 정도로 하고, p형 게이트 불순물 영역(112)에서의 불순물 농도는 1×1018 ㎝-3 정도로 하는 것이 바람직하다.
전술한 바와 같이 형성된 n+형 소스 불순물 영역(111), p형 게이트 불순물 영역(112), p+형 게이트 불순물 영역(113) 및 n+형 드레인 불순물 영역(114)의 내부의 불순물을 활성화시키기 위해, 어닐링 처리를 행하는 것이 바람직하다. 상기 각 불순물 영역이 형성된 p-형 SiC 기판(103)과 n-형 SiC 에피택셜층(102)으로 이루어지는 시스템에 대하여, 예컨대 아르곤(Ar) 분위기 중이나 네온(Ne) 분위기 중에서 열 처리를 행하는 것이 바람직하다. 또한, 진공 중에서 열 처리를 행하여도 좋다.
그리고, n-형 SiC 에피택셜층(102)에 있어서 p-형 SiC 기판(103)과 대향하는 주표면과는 반대측의 주표면 위에, CVD법이나 열 산화법에 따라 층간 절연막(106)을 두께 0.5 ㎛ 정도로 형성한다. 여기서, 형성하는 층간 절연막(106)은, 예컨대 실리콘 산화막 또는 실리콘 질화막인 것이 바람직하다. 그리고, 상기 층간 절연막(106)의 주표면 위에, 일정 두께의 레지스트를 더 도포한다. 여기서, 포토리소그래피 기술을 이용하여, 오믹 전극을 형성하고자 하는 영역에서의 레지스트를 제거한다. 다음에, 레지스트 제거한 영역에서의 층간 절연막(106)을 예컨대 RIE법에 따라 제거한다. 그리고, 레지스트를 전부 제거한 후, 금속의 박막을 형성한다. 이 금속의 박막은, 소스 전극(121), 게이트 전극(122), 드레인 전극(124)을 형성하기 위한 박막이다. 따라서, n+형 소스 불순물 영역(111), p+형 게이트 불순물 영역(113) 및 n+형 드레인 불순물 영역(114)에 대하여 오믹 접합하는 것이 가능한 금속 재료를 이용하는 것이 바람직하다. 예컨대 니켈규소(NiSi)의 박막을 형성하여도 좋다. 여기서는 예컨대 증착법이나 스퍼터법을 이용하여 상기 금속의 박막을 형성하는 것이 바람직하다. 이때, p-형 SiC 기판(103)의 한쪽의 주표면 및, 한쪽의 주표면에 대향하는 다른쪽의 주표면에서의 bow의 값이 0 ㎛ 이상 150 ㎛ 이하, 상기 양 주표면에서의 warp의 값이 0 ㎛ 이상 150 ㎛ 이하가 되도록 처리를 행하는 것이 바람직하다. 또한 p-형 SiC 기판(103)에 있어서 n-형 SiC 에피택셜층(102)이 형성되어 있는 주표면과 반대측의 주표면(도 11에서의 하측)에는 기판 이면 전극(127)을, 예컨대 니켈규소의 박막에 의해 형성한다.
이상에서 탄화규소 이외의 박막을 형성하는 공정(S30)이 완료되었으므로, 반도체 장치를 형성하는 후속 공정(S40)을 행한다. 여기서는 구체적으로는, 앞의 공정(S30)에서 형성한 금속의 박막에 대하여 포토리소그래피 기술을 행함으로써, 도 11에 나타내는 소스 전극(121), 게이트 전극(122), 드레인 전극(124)을 형성하는 공정이다. 이때, 전술한 바와 같이 p-형 SiC 기판(103)의 한쪽의 주표면 및, 한쪽의 주표면에 대향하는 다른쪽의 주표면에서의 bow의 값이 0 ㎛ 이상 150 ㎛ 이하, 상기 양 주표면에서의 warp의 값이 0 ㎛ 이상 150 ㎛ 이하로 되어 있으면, 형성하는 소스 전극(121) 등의 패턴에서의 노광 불균일 등의 발생을 억제할 수 있다. 따라서, 예컨대 인접하는 패턴끼리[소스 전극(121)과 게이트 전극(122) 등]가 중첩되는 등의 문제점을 억제하고, 설계값대로의 치수를 갖는 횡형 JFET(100)를 형성할 수 있다. 따라서, 상기 횡형 JFET(100)에서의 전류-전압 특성 등의 전기 특성(전류-전압 특성)을 안정된 것으로 할 수 있다.
실시예 2
도 12에 나타내는 RESURF 횡형 JFET(110)는, n+형 SiC 기판(101)과, p-형 SiC 에피택셜층(104)과, n-형 SiC 에피택셜층(102)과 표면 p형 에피택셜층(105)의 적층 구조를 구비하고 있다. 표면 p형 에피택셜층(105) 및 n-형 SiC 에피택셜층(102)에 있어서 p-형 SiC 에피택셜층(104)과 대향하지 않는 측(도 12에서의 상측)의 주표면으로부터 일정 깊이의 영역에, n+형 소스 불순물 영역(111)과 p+형 게이트 불순물 영역(113)과, n+형 드레인 불순물 영역(114)과 p+형 매립 접속 불순물 영역(115)을 포함하고 있다. n+형 소스 불순물 영역(111) 및 p+형 매립 접속 불순물 영역(115), p+형 게이트 불순물 영역(113), n+형 드레인 불순물 영역(114)의 상측의 주표면 위에 각각 소스 전극(121), 게이트 전극(122), 드레인 전극(124)이 형성되어 있다. 소스 전극(121)과 게이트 전극(122)의 사이, 및 게이트 전극(122)과 드레인 전극(124)의 사이에는 층간 절연막(106)이 배치되어 있다. n+형 SiC 기판(101)에 있어서 p-형 SiC 에피택셜층(104)과 대향하지 않는 측(도 12에서의 하측)의 주표면 위에는 기판 이면 전극(127)이 배치되어 있다. 또한, 이상에 서술한 각 구성 요소의 p형 및 n형을 전부 반대로 한 구성으로 하여도 좋다.
n+형 SiC 기판(101)은 두께가 300 ㎛ 이상 400 ㎛ 이하이며, 질소 원자의 불순물 농도가 1×1019 ㎝-3인, 저저항의 탄화규소 기판으로 이루어진다. 또한 p-형 SiC 에피택셜층(104)은 두께가 5 ㎛ 정도이며, 알루미늄 또는 붕소의 원자를 1×1017 ㎝-3 정도 불순물로서 부가한 층이다. n-형 SiC 에피택셜층(102)은, 1×1017 ㎝-3 정도의 질소 원자의 불순물을 포함하며, 두께가 1 ㎛ 정도인 층이다. 표면 p형 에피택셜층(105)은 두께가 0.2 ㎛ 정도이며, 알루미늄 또는 붕소의 원자를 1×1017 ㎝-3 정도 불순물로서 부가한 층이다. 또한 n+형 소스 불순물 영역(111)이나 n+형 드레인 불순물 영역(114)은 질소 원자를 1×1019 ㎝-3 정도 포함하며, 두께가 0.4 ㎛ 정도인 n형 층이다. p+형 게이트 불순물 영역(113)은 알루미늄 원자를 1×1019 ㎝-3 정도 포함하며, 두께가 0.4 ㎛ 정도인 p형 층이다. p+형 매립 접속 불순물 영역(115)은 표면 p형 에피택셜층(105)의 주표면(최상면)으로부터 n-형 SiC 에피택셜층(102)의 최하면에 걸친 영역에 형성되어 있기 때문에, 두께는 1.2 ㎛ 정도이며, p+형 게이트 불순물 영역(113)과 같이 알루미늄 원자를 1×1019 ㎝-3 정도 포함하는 p형 층이다. 이 p+형 매립 접속 불순물 영역(115)은, 소스 전극(121)과 p-형 SiC 에피택셜층(104)을 전기적으로 접속함으로써, p-형 SiC 에피택셜층(104)에서의 전위를 소스 전극(121)으로 제어하는 것을 가능하게 하는 것이다.
여기서 RESURF 횡형 JFET(110)의 동작에 대해서 설명한다. RESURF 횡형 JFET(110)에서도 횡형 JFET(100)와 마찬가지로, 전자가 소스 전극(121)으로부터 n+형 소스 불순물 영역(111)에 공급되고, 그 전자는 p+형 게이트 불순물 영역(113)의 하측의 n-형 SiC 에피택셜층(102)을 통과하며, n+형 드레인 불순물 영역(114)으로부터 드레인 전극(124)으로 흐른다. 이와 같이 하여 소스 전극(121)으로부터 드레인 전극(124)으로 흐르는 전자를 드레인 전류로서 출력할 수 있다.
RESURF 횡형 JFET(110)은, 게이트 전극(122)과 소스 전극(121)의 사이의 전압 인가를 변경시킴으로써, p+형 게이트 불순물 영역(113)과 그 하측의 n-형 SiC 에피택셜층(102)의 pn 접합에서의 공핍층의 두께를 조정한다. 예컨대 게이트 전극(122)에 마이너스의 전압을 부가하고, 소스 전극(121)에 플러스의 전압을 부가한다. 이 경우, 표면 p형 층(105)과 n-형 SiC 에피택셜층(102)의 사이에 공핍층이 발생한다. 이 때문에, 소스 전극(121)과 드레인 전극(124)의 사이에, 소스 전극(121)으로부터 드레인 전극(124)으로 전자가 흐르도록 전압을 인가하였다고 해도, 상기 공핍층의 존재에 의해, 소스 전극(121)과 드레인 전극(124)의 사이에 흐르는 전류를 출력할 수 없게 된다. 이와 같이 하여, 소스 전극(121)과 드레인 전극(124)의 사이의 전류의 크기를 제어한다.
RESURF 횡형 JFET(110)에서는, 게이트 전극(122)과 드레인 전극(124)의 사이의 전계가 거의 일정하게 되며, 내압은 게이트 전극(122)[소스 전극(121)]과 드레인 전극(124)의 사이의 거리에 의존한다. 이에 대하여 횡형 JFET(100)에서는, 드레인 전극(124)에 가까운 영역일수록 전계가 작아진다. 이 때문에, 동일한 게이트 전극(122)[소스 전극(121)]-드레인 전극(124) 사이의 거리로 비교한 경우, RESURF 횡형 JFET(110)쪽이 횡형 JFET(100)보다도 내압이 높아진다.
다음에 RESURF 횡형 JFET(110)의 제조 방법에 대해서 설명한다. RESURF 횡형 JFET(110)를 형성할 때에는 전술한 도 8의 흐름도에 나타내는 제조 방법을 따르는 것이 바람직하다.
도 8에 나타내는 기판을 준비하는 공정(S10)에서, n+형 SiC 기판(101)을 준비한다. 구체적으로는, 예컨대 전술한 도 1에 나타내는 기판(1)이나 도 2에 나타내는 박막 형성 기판(2)의 기판(1)과 마찬가지로, 탄화규소로 이루어지며, 예컨대 1×1019 ㎝-3 정도의 질소의 불순물을 포함하며, C면((0001)면)과 이루는 각도가 50°이상 65°이하인 방향으로 주표면을 갖는 n+형 SiC 기판(101)을 준비한다. 이에 대하여 전술한 횡형 JFET(100)의 p-형 SiC 기판(103)과 마찬가지로 슬라이스, 연마 공정을 행함으로써 n+형 SiC 기판(101)을 준비한다. 여기서, 한쪽의 주표면 및, 한쪽의 주표면에 대향하는 다른쪽의 주표면에서의 bow의 값이나, 상기 양 주표면에서의 warp의 값, 그리고 한쪽의 주표면의 표면 거칠기(Ra)의 값을 횡형 JFET(100)와 동일하게 하는 것이 바람직하다.
계속해서 도 8에 나타내는 탄화규소의 박막을 형성하는 공정(S20)에서, n+형 SiC 기판(101)의 한쪽의 주표면(도 12에서의 상측의 주표면) 위에, CVD법에 의해, p-형 SiC 에피택셜층(104), n-형 SiC 에피택셜층(102), 표면 p형 에피택셜층(105)을 순서대로 형성한다. 이들은 SiC로 이루어지는 층이기 때문에, 예컨대 재료 가스로서 실란(SiH4) 가스 및 프로판(C3H8) 가스를 이용한다. 여기서 p형의 층을 형성할 때에는 p형 불순물원으로서 예컨대 트리메틸알루미늄(TMA)이나 붕소 가스를 이용하는 것이 바람직하다. 또한 n형의 층을 형성하는 때는, n형 불순물원으로서 질소 가스를 이용하는 것이 바람직하다.
이하, RESURF 횡형 JFET(110)를 형성하기 위해, 탄화규소 이외의 박막을 형성하는 공정(S30)으로서, 금속의 박막 등을 형성한다. 횡형 JFET(100)에서의 각 불순물 영역과 동일한 순서에 따라, 주입 보호막을 형성한 뒤에, 이온 주입법에 따라 n형 주입층인 n+형 소스 불순물 영역(111) 및 n+형 드레인 불순물 영역(114)을 형성한다. p+형 게이트 불순물 영역(113) 및 p+형 매립 접속 불순물 영역(115)을 더 형성한 뒤에, 금속의 박막으로서의, 소스 전극(121), 게이트 전극(122), 드레인 전극(124), 및 기판 이면 전극(127)을 형성한다. 또한, 반도체 장치를 형성하는 공정(S40)에서, 횡형 JFET(100)와 동일한 순서에 따라, 포토리소그래피 기술 등을 이용한다. 이와 같이 하여 도 12에 나타내는 RESURF 횡형 JFET(110)를 형성할 수 있다.
이상의 순서에 따라 형성한 RESURF 횡형 JFET(110)는, n-형 SiC 에피택셜층(102)이나 그 외의 박막을 형성하였을 때의 만곡, 예컨대 bow나 warp의 값이 0 ㎛ 이상 150 ㎛ 이하가 되는 n+형 SiC 기판(101)을 이용하고 있다. 따라서, 형성되는 각 패턴에서의 노광 불균일의 발생을 억제하고, 고품질의 에지부를 갖는 패턴으로 할 수 있다. 따라서, 예컨대 인접하는 패턴끼리[소스 전극(121)과 게이트 전극(122) 등]가 중첩되는 등의 문제점을 억제하고, 설계값대로의 치수를 갖는 RESURF 횡형 JFET(110)를 형성할 수 있다. 따라서, 상기 RESURF 횡형 JFET(110)에서의 전류-전압 특성 등의 전기 특성을 안정된 것으로 할 수 있다.
본 실시예 2에 대해서는 이상에 서술한 각 점에서만, 본 실시예 1과 다르다. 즉 본 실시예 2에 대해서, 전술하지 않은 구성이나 조건, 순서나 효과 등은, 전부 본 실시예 1에 따른다.
실시예 3
도 13에 나타내는 종형 JFET(120)는, n+형 SiC 기판(101)과, n-형 SiC 에피택셜층(102)을 구비하고 있다. n-형 SiC 에피택셜층(102)의 일부의 영역에는 한쌍의 p형 게이트 불순물 영역(112)을 포함하고 있다. p형 게이트 불순물 영역(112)의 내부에 한쌍의 p+형 게이트 불순물 영역(113), p+형 게이트 불순물 영역(113)의 상부에 한쌍의 게이트 전극(122)을 구비하고 있다. 한쌍의 p형 게이트 불순물 영역(112) 사이의 영역에는 n+형 소스 불순물 영역(111)이 배치되어 있다. n+형 소스 불순물 영역(111)의 상부에는 소스 전극(121)이 배치되어 있다. 드레인 전극(124)은 n+형 SiC 기판(101)에 있어서 n-형 SiC 에피택셜층(102)과 대향하는 주표면과 반대측의 주표면 위(도 13에서의 하측)에 구비되어 있다. 또한, 이상에 서술한 각 구성 요소의 p형 및 n형을 전부 반대로 한 구성으로 하여도 좋다.
n+형 SiC 기판(101)은 두께가 300 ㎛ 이상 400 ㎛ 이하이며, 질소 원자의 불순물 농도가 1×1019 ㎝-3인, 저저항의 탄화규소 기판으로 이루어진다. n-형 SiC 에피택셜층(102)은, 5×1015 ㎝-3 정도의 질소 원자의 불순물을 포함하며, 두께가 10 ㎛ 정도인 층이다. p+형 게이트 불순물 영역(113)은 알루미늄 원자를 1×1019 ㎝-3 정도 포함하며, 두께가 0.4 ㎛ 정도인 p형 층이다. 또한 p형 게이트 불순물 영역(112)은 예컨대 알루미늄 원자 또는 붕소 원자의 불순물 농도를 1×1018 ㎝-3 정도 포함하며, 두께가 1.5 ㎛ 정도인 p형 층이다.
여기서 종형 JFET(120)의 동작에 대해서 설명한다. 종형 JFET(120)는, 게이트 전극(122)에의 전압 인가에 의해, p형 게이트 불순물 영역(112)과 n-형 SiC 에피택셜층(102)이 이루는 pn 접합을 제어한다.
이제, 게이트 전극(122)에, 소스에 대하여 플러스의 전압을 인가하는 경우를 생각한다. 게이트 전극(122)에 부가한 플러스의 전압에 의해, 게이트 전극(122)에 전기적으로 접속된 p형 게이트 불순물 영역(112)과, n-형 SiC 에피택셜층(102)의 사이에서 공핍층은 형성되지 않는다. 이 때문에, 이 상태로, 드레인 전극(124)에, 소스에 대하여 플러스의 전압을 인가하면, 전자가 소스 전극(121)으로부터 n+형 소스 불순물 영역(111), n-형 SiC 에피택셜층(102), n+형 SiC 기판(101)을 통과하여 드레인 전극(124)에 도달한다. 이와 같이 하여 소스 전극(121)으로부터 드레인 전극(124)으로 흐르는 전자를 드레인 전류로서 출력할 수 있다.
그러나 예컨대 게이트 전극(122)에, 소스에 대하여 마이너스의 전압을 인가한 경우, p형 게이트 불순물 영역(112)과, n-형 SiC 에피택셜층(102)의 사이에 pn 접합의 공핍층이 형성된다. 도 13에서의 좌측의 p형 게이트 불순물 영역(112)과 n-형 SiC 에피택셜층(102)의 사이에 형성되는 공핍층과, 우측의 p형 게이트 불순물 영역(112)과 n-형 SiC 에피택셜층(102)의 사이에 형성되는 공핍층이, 도 13에서의 n+형 소스 불순물 영역(111)의 하측의 영역에서 결합하여 일체가 된다. 이렇게 하면, 소스 전극(121)으로부터 드레인 전극(124)으로의 전자의 흐름이 방해되고, 소스 전극(121)으로부터 드레인 전극(124)으로 전류를 흐르게 하기 어려워진다. 이상의 원리에 따라 종형 JFET(120)에서, 전극에 부가하는 전압의 극성에 따라 전류의 크기를 제어할 수 있다.
종형 JFET(120)의 제조 방법은, 기본적으로 전술한 횡형 JFET(100)의 제조 방법에 따른다. 형성한 종형 JFET(120)는, n-형 SiC 에피택셜층(102)이나 그 외의 박막을 형성하였을 때의 만곡, 예컨대 bow나 warp의 값이 0 ㎛ 이상 150 ㎛ 이하가 되는 n+형 SiC 기판(101)을 이용하고 있다. 따라서, 형성되는 각 패턴에서의 노광 불균일의 발생을 억제하고, 고품질의 에지부를 갖는 패턴으로 할 수 있다. 따라서, 예컨대 인접하는 패턴끼리[소스 전극(121)과 게이트 전극(122) 등]가 중첩되는 등의 문제점을 억제하고, 설계값대로의 치수를 갖는 종형 JFET(120)를 형성할 수 있다. 또한, 한쌍의 p형 게이트 불순물 영역(112)끼리가 중첩되는 것에 따른 문제점의 발생을 억제할 수도 있다. 따라서, 상기 종형 JFET(120)에서의 전류-전압 특성 등의 전기 특성을 안정된 것으로 할 수 있다.
본 실시예 3에 대해서는 이상에 서술한 각 점에서만, 본 실시예 1과 다르다. 즉 본 실시예 3에 대해서, 전술하지 않은 구성이나 조건, 순서나 효과 등은, 전부 본 실시예 1에 따른다.
실시예 4
도 14에 나타내는 횡형 MESFET(200)는, 도 11에 나타내는 횡형 JFET(100)와 기본적으로 동일한 양태를 구비하고 있다. 단, 횡형 MESFET(200)에는, p형 게이트 불순물 영역(112) 및 p+형 게이트 불순물 영역(113)이 구비되어 있지 않다. 또한, n-형 SiC 에피택셜층(102)은 1×1017 ㎝-3 정도의 질소 원자의 불순물을 포함하며, 두께가 1 ㎛ 정도인 층이다. 이상의 점에서만, 횡형 MESFET(200)는 횡형 JFET(100)와 다르다. 또한, 이상에 서술한 각 구성 요소의 p형 및 n형을 전부 반대로 한 구성으로 하여도 좋다.
여기서 횡형 MESFET(200)의 동작에 대해서 설명한다. 여기서 예컨대, n-형 SiC 에피택셜층(102)보다도 일함수가 큰 금속 재료로 이루어지는 게이트 전극(122)이, n-형 SiC 에피택셜층(102)의 상부에 형성되어 있는 것으로 한다.
이때, 게이트 전극(122)과 n-형 SiC 에피택셜층(102)의 접합 부분에는 쇼트키 장벽이 형성되어 있다. 쇼트키 장벽은 전자의 흐름을 방해하는 공핍층과 동일한 기능을 갖는 영역이다. 이 때문에, 쇼트키 장벽이 형성된 상태에서 소스 전극(121)과 드레인 전극(124)의 사이에 전위차를 인가하여도, n+형 소스 불순물 영역(111)에 공급된 전자는 n+형 소스 불순물 영역(111)과 n+형 드레인 불순물 영역(114) 사이의 영역에서 흐름을 방해받는다. 즉, n+형 소스 불순물 영역(111)으로부터 n+형 드레인 불순물 영역(114)으로 전자를 흐르게 하는 것은 곤란하다.
이 상황은, 예컨대 게이트 전극(122)에 대하여 마이너스의 전압을 인가하였을 때에 더욱 현저해진다. 이때, 상기 쇼트키 장벽이 높아지고, n-형 SiC 에피택셜층(102) 내의 공핍층이 더욱 넓어진다. 따라서, n+형 소스 불순물 영역(111)으로부터 n+형 드레인 불순물 영역(114)으로의 전자의 흐름은 더욱 방해된다.
한편, 예컨대 게이트 전극(122)에 대하여 플러스의 전압을 인가하면, 상기 쇼트키 장벽이 낮아진다. 그 결과, n-형 SiC 에피택셜층(102)에 있어서 게이트 전극(122)과의 접합면 근방에는 공핍층이 형성되지 않는다. 이 상황에서 소스 전극(121)과 드레인 전극(124)의 사이에 전위차를 인가하면, n+형 소스 불순물 영역(111)에 공급된 전자는 n+형 드레인 불순물 영역(114)으로부터 드레인 전극(124)에 도달한다. 즉 소스 전극(121)과 드레인 전극(124)의 사이에 전류를 흐르게 할 수 있다. 이상의 원리에 따라 횡형 MESFET(200)는, 게이트 전극(122)에 부가하는 전압에 따라 전류를 제어할 수 있다.
전술한 예컨대 횡형 JFET(100)의 경우는, pn 접합에 의해 형성되는 공핍층을 제어한다. 여기서 형성되는 공핍층은, p형 영역과 n형 영역의 양방에 형성된다. 이에 대하여, 횡형 MESFET(200)의 경우는, n-형 SiC 에피택셜층(102)의 내부에만 공핍층이 형성되고, n-형 SiC 에피택셜층(102)에 접합되는 게이트 전극(122)의 내부에는 공핍층은 형성되지 않는다. 따라서, 횡형 MESFET(200)에서의 공핍층의 두께는 횡형 JFET(100)에서의 공핍층의 두께보다도 얇다. 따라서, 횡형 MESFET(200)에서는 횡형 JFET(100)에 비해서, 전압의 인가에 의해 공핍층을 형성 또는 소멸하기 위한 응답 시간을 짧게 할 수 있다.
전술한 바와 같이 게이트 전극(122)과 n-형 SiC 에피택셜층(102)의 접합 부분에는 쇼트키 장벽이 형성되어 있다. 따라서 전술한 횡형 JFET(100) 등과 다르게, 횡형 MESFET(200)에서는, 게이트 전극(122)을 구성하는 재료로서, 이것이 접합되는 n-형 SiC 에피택셜층(102)과, 전압을 인가하지 않는 상태에서 쇼트키 접합하는 것이 가능한 금속 재료를 이용하는 것이 바람직하다. SiC와 쇼트키 접합하는 것이 가능한 금속 재료로서 예컨대 Ti(티탄)과 Ni(니켈), Au(금)의 합금을 이용하는 것이 바람직하다. 단 소스 전극(121), 드레인 전극(124)에 대해서는 전술한 횡형 JFET(100) 등과 마찬가지로, 접합되는 SiC의 층과 오믹 접합하는 것이 가능한 금속 재료를 이용하는 것이 바람직하다.
횡형 MESFET(200)는, p형 게이트 불순물 영역(112) 및 p+형 게이트 불순물 영역(113)을 구비하지 않는 점이나, 일부의 영역의 불순물 농도를 제외하면, 전술한 횡형 JFET(100)와 동일한 양태를 갖고 있다. 따라서 횡형 MESFET(200)의 제조 방법은, 기본적으로 횡형 JFET(100)의 제조 방법에 따른다.
이상의 순서에 따라 형성한 횡형 MESFET(200)는, n-형 SiC 에피택셜층(102)이나 그 외의 박막을 형성하였을 때의 만곡, 예컨대 bow나 warp의 값이 0 ㎛ 이상 150 ㎛ 이하가 되는 p-형 SiC 기판(103)을 이용하고 있다. 따라서, 형성되는 각 패턴에서의 노광 불균일의 발생을 억제하고, 고품질의 에지부를 갖는 패턴으로 할 수 있다. 따라서, 예컨대 인접하는 패턴끼리[소스 전극(121)과 게이트 전극(122) 등]가 중첩되는 등의 문제점을 억제하고, 설계값대로의 치수를 갖는 횡형 MESFET(200)를 형성할 수 있다. 따라서, 상기 횡형 MESFET(200)에서의 전류-전압 특성 등의 전기 특성을 안정된 것으로 할 수 있다.
본 실시예 4에 대해서는 이상에 서술한 각 점에서만, 본 실시예 1과 다르다. 즉 본 실시예 4에 대해서, 전술하지 않은 구성이나 조건, 순서나 효과 등은, 전부 본 실시예 1에 따른다.
실시예 5
도 15에 나타내는 종형 MESFET(210)는, 도 13에 나타내는 종형 JFET(120)와 기본적으로 동일한 양태를 구비하고 있다. 단, 종형 MESFET(210)에는, p형 게이트 불순물 영역(112) 및 p+형 게이트 불순물 영역(113)이 구비되어 있지 않고, 게이트 전극(122)이 트렌치 매립된 구조를 갖고 있다. 이 점에 관해서만, 종형 MESFET(210)는 종형 JFET(120)와 다르다. 또한, 이상에 서술한 각 구성 요소의 p형 및 n형을 전부 반대로 한 구성으로 하여도 좋다.
여기서 종형 MESFET(210)의 동작에 대해서 설명한다. 여기서 예컨대, n-형 SiC 에피택셜층(102)보다도 일함수가 큰 금속 재료로 이루어지는 게이트 전극(122)이, n-형 SiC 에피택셜층(102)의 상부에 매립되도록 형성되어 있는 것으로 한다. 이렇게 하면 예컨대 전술한 횡형 MESFET(200)와 마찬가지로, n-형 SiC 에피택셜층(102)에 있어서 게이트 전극(122)과의 접합면 근방에서 쇼트키 장벽이 형성되어 있다. 쇼트키 장벽은 게이트 전극(122)과 n-형 SiC 에피택셜층(102)의 접합면 근방에서 n-형 SiC 에피택셜층(102)에 형성되는 공핍층이다. 이 쇼트키 장벽에 의한 공핍층을 n-형 SiC 에피택셜층(102) 내부의 깊은 영역에 형성시키기 위해, 게이트 전극(122)을 n-형 SiC 에피택셜층(102)의 내부에 매립하는 구성으로 하고 있다.
도 15에서의 좌측의 게이트 전극(122)과 n-형 SiC 에피택셜층(102)의 사이에 형성되는 공핍층(쇼트키 장벽)과, 우측의 게이트 전극(122)과 n-형 SiC 에피택셜층(102)의 사이에 형성되는 공핍층이, 도 15에서의 n+형 소스 불순물 영역(111)의 하측의 영역에서 결합하여 일체로 된다. 이렇게 하면 소스 전극(121)으로부터 드레인 전극(124)으로의 전자의 흐름이 방해되고, 소스 전극(121)으로부터 드레인 전극(124)으로 전류를 흐르게 하기 어려워진다.
이에 따라, 게이트 전극(122)에 대하여, 소스에 대하여 플러스의 전압을 부가한다. 이와 같이 하면, 상기 쇼트키 장벽의 높이가 낮아진다. 여기서 플러스의 전압을 더욱 증대시키면, 공핍층(쇼트키 장벽)이 소멸한다. 이 때문에, 소스 전극(121)과 드레인 전극(124)의 사이의 전압에 따라, 소스 전극(121)으로부터 드레인 전극(124)으로 전류를 흘릴 수 있다.
이상과 같이 종형 MESFET(210)에서도, 게이트 전극(122)에 부가하는 전압에 따라 n-형 SiC 에피택셜층(102)과의 접합 영역을 제어함으로써, 전류의 크기를 제어할 수 있다.
종형 MESFET(210)의 제조 방법은, 기본적으로 종형 JFET(120)의 제조 방법에 따른다. 또한, 트렌치 매립된 게이트 전극(122)을 형성할 때에는, 예컨대 RIE법에 따라 상기 영역에서의 n-형 SiC 에피택셜층(102)을 에칭 제거한다. 그 뒤에, 진공 증착법 등 금속의 박막을 형성하는 종래 주지의 임의의 방법에 따라, 게이트 전극(122)을 형성할 수 있다.
또한 종형 MESFET(210)에서도, 게이트 전극(122)과 n-형 SiC 에피택셜층(102)의 접합 부분에는 쇼트키 장벽이 형성되어 있다. 따라서 종형 MESFET(210)에서는, 게이트 전극(122)을 구성하는 재료로서, 이것이 접합되는 n-형 SiC 에피택셜층(102)과, 전압을 인가하지 않는 상태에서 쇼트키 접합하는 것이 가능한 금속 재료를 이용하는 것이 바람직하다. 단 소스 전극(121), 드레인 전극(124)에 대해서는 전술한 횡형 JFET(100) 등과 마찬가지로, 접합되는 SiC의 층과 오믹 접합하는 것이 가능한 금속 재료를 이용하는 것이 바람직하다.
이상의 순서에 따라 형성한 종형 MESFET(210)는, n-형 SiC 에피택셜층(102)이나 그 외의 박막을 형성하였을 때의 만곡, 예컨대 bow나 warp의 값이 0 ㎛ 이상 150 ㎛ 이하가 되는 기판(101)을 이용하고 있다. 따라서, 형성되는 각 패턴에서의 노광 불균일의 발생을 억제하고, 고품질의 에지부를 갖는 패턴으로 할 수 있다. 따라서, 예컨대 인접하는 패턴끼리[소스 전극(121)과 게이트 전극(122) 등]가 중첩되는 등의 문제점을 억제하고, 설계값대로의 치수를 갖는 종형 MESFET(210)를 형성할 수 있다. 따라서, 상기 종형 MESFET(210)에서의 전류-전압 특성 등의 전기 특성을 안정된 것으로 할 수 있다.
본 실시예 5에 대해서는 이상에 서술한 각 점에서만, 본 실시예 3과 다르다. 즉 본 실시예 5에 대해서, 전술하지 않은 구성이나 조건, 순서나 효과 등은, 전부 본 실시예 3에 따른다.
실시예 6
도 16에 나타내는 횡형 MOSFET(300)는, 도 14에 나타내는 횡형 MESFET(200)와 기본적으로 동일한 양태를 구비하고 있다. 단, 횡형 MOSFET(300)에는, n-형 SiC 에피택셜층(102)의 상측의 주표면으로부터 일정 깊이의 영역에 p형 우물 영역(117)이 형성되어 있다. n+형 소스 불순물 영역(111) 및 n+형 드레인 불순물 영역(114)은 p형 우물 영역(117)의 내부에 형성되어 있다. 또한, p형 우물 영역(117)의 주표면 위에서, n+형 소스 불순물 영역(111)과 n+형 드레인 불순물 영역(114)을 걸치도록 게이트 절연막(107)이 배치되어 있다. 게이트 절연막(107)은, 게이트 전극(122)과 p형 우물 영역(117) 사이에 개재되어 있다. 또한, 횡형 MOSFET(300)에는 기판 이면 전극(127)이 구비되어 있지 않다. 또한, 이상에 서술한 각 구성 요소의 p형 및 n형을 전부 반대로 한 구성으로 하여도 좋다.
이상의 점에서만, 횡형 MOSFET(300)는 횡형 MESFET(200)와 다르다. 또한, 게이트 절연막(107)은 두께가 예컨대 40 ㎚ 정도이며, 실리콘 산화막(SiO2)이나 산화 알루미늄(Al2O3), 질화실리콘(Si3N4)이나 실리콘 산질화물(SiON) 등의 박막으로 형성되는 것이 바람직하다. 또한 p형 우물 영역(117)은, 두께가 1.5 ㎛ 정도이며, 알루미늄을 불순물로서 1×1016 ㎝-3 정도 포함하는 것이 바람직하다. 또한 횡형 MOSFET(300)에 있어서의 게이트 전극(122)으로서는, 감압 CVD법(LPCVD법)에 따라 형성한 폴리실리콘의 박막을 이용하는 것이 바람직하다.
여기서 횡형 MOSFET(300)의 동작에 대해서 설명한다. 예컨대 게이트 전극(122)에 대하여 전압을 인가하지 않는 상태로 소스 전극(121)과 드레인 전극(124)의 사이에, 소스 전극(121)으로부터 드레인 전극(124)으로 전자가 흐르도록 전위차를 인가한다. 이때, n+형 소스 불순물 영역(111) 및 n+형 드레인 불순물 영역(114)이 n형이고, p형 우물 영역(117)이 p형이기 때문에, n+형 소스 불순물 영역(111)과 p형 우물 영역(117)의 사이, 혹은 p형 우물 영역(117)과 n+형 드레인 불순물 영역(114) 사이 중 어느 하나에서 공핍층이 형성된다. 따라서, 소스 전극(121)과 드레인 전극(124)의 사이에 원활하게 전류를 흐르게 하는 것은 곤란하다. 게이트 전극(122)에 대하여 마이너스의 전압을 부가한 경우에서는, 상기 공핍층이 더욱 넓어지기 때문에, 소스 전극(121)과 드레인 전극(124)의 사이에 전류를 흐르게 하는 것은 더욱 곤란해진다.
이에 따라, 게이트 전극(122)에 대하여 플러스의 전압을 부가한다. 이렇게 하면, p형 우물 영역(117)에 있어서 게이트 절연막(107)과 접합하는 접합면 근방에서 반전층이 형성된다. 이렇게 하면, n+형 소스 불순물 영역(111)으로부터 n+형 드레인 불순물 영역(114)에 이르기까지의 영역에는 공핍층이 형성되지 않게 된다.
여기서 예컨대 소스 전극(121)에 대하여 마이너스의 전압을 가하고, 드레인 전극(124)에 대해서는 소스 전극(121)보다도 높고, 게이트 전극(122)보다도 낮은 전압을 가한다. 이렇게 하면 소스 전극(121)으로부터 n+형 소스 불순물 영역(111)에 공급된 전자가, n+형 소스 불순물 영역(111)과 n+형 드레인 불순물 영역(114)의 사이의 반전층을 통과하여 n+형 드레인 불순물 영역(114)에 도달하고, 드레인 전극(124)에 도달한다. 따라서, 소스 전극(121)과 드레인 전극(124)의 사이에 전류를 원활하게 흐르게 하는 것이 가능해진다.
이상에 나타내는 바와 같이, 횡형 MOSFET(300)에서는, 게이트 전극(122)에의 전압 인가를 변경시킴으로써 p형 우물 영역(117)에서의 게이트 절연막(107)과의 접합면 근방의 상태를 제어한다. 이와 같이 하여, 소스 전극(121)으로부터 드레인 전극(124)으로 흐르는 전류를 제어할 수 있다. p형 우물 영역(117)은, n+형 소스 불순물 영역(111)에 공급된 전자가 예컨대 n-형 SiC 에피택셜층(102) 또는 n+형 SiC 기판(101)쪽으로 유입되는 것을 억제하기 위해 구비되어 있다. p형 우물 영역(117)의 존재에 의해, 상기한 바와 같이 전자가 우회하여 유입되는 것을 억제할 수 있다. 따라서, 게이트 전극(122)에 인가하는 전압에 의해, 소스 전극(121)으로부터 드레인 전극(124)으로의 전류값의 제어를 더 정밀하게 행할 수 있다.
다음에, 횡형 MOSFET(300)의 제조 방법에 대해서 설명한다. 횡형 MOSFET(300)의 제조 방법에서는, 전술한 각 반도체 장치의 제조 방법에 존재하지 않는, p형 우물 영역(117) 및 게이트 절연막(107)을 형성하는 공정이 존재한다. p형 우물 영역(117)에 대해서는, 전술한 각종 불순물 영역과 마찬가지로, 예컨대 이온 주입법을 이용하여 형성할 수 있다. 그래서 여기서는 탄화규소 이외의 박막을 형성하는 공정(S30)에서의, 게이트 절연막(107)의 형성 공정에 대해서 설명한다.
게이트 절연막(107)은, 전술한 바와 같이 p형 우물 영역(117)의 접합면 근방에서 전계 효과에 따른 반전층의 형성 등의 동작을 위해, 금속의 박막인 게이트 전극(122)과 반도체인 p형 우물 영역(117)의 사이에 배치하는 절연체의 박막이다. 이 게이트 절연막(107)을 형성하는 공정을, p형 우물 영역(117)과 n+형 소스 불순물 영역(111), n+형 드레인 불순물 영역(114)을 형성한 후에 행하는 것이 바람직하다. 또한, n+형 소스 불순물 영역(111) 및 n+형 드레인 불순물 영역(114)의 일부를 또한 덮도록, 게이트 절연막(107)을 형성하는 것이 바람직하다. 이와 같이 하면, 예컨대 p형 우물 영역(117)에 있어서 n+형 소스 불순물 영역(111) 및 n+형 드레인 불순물 영역(114)에 끼워진 영역의 접합면 근방에서 반전층을 용이하게 형성할 수 있다.
예컨대 게이트 절연막(107)으로서 실리콘 산화막을 형성하는 경우는, 가열로의 내부에 산소를 공급하면서 상기 n+형 SiC 기판(101)과 n-형 SiC 에피택셜층(102)으로 이루어지는 시스템을 가열 처리하는, 열 산화법을 이용하는 것이 바람직하다. 이 경우, 예컨대 1150℃ 정도의 온도로 90분간 가열함으로써, 상기 게이트 절연막(107)으로서의 실리콘 산화막을 형성할 수 있다. 또한, 열 산화법 대신에, 예컨대 CVD법을 이용하여 상기 게이트 절연막(107)을 형성하여도 좋다.
이상의 순서에 따라 형성한 횡형 MOSFET(300)는, n-형 SiC 에피택셜층(102)이나 그 외의 박막을 형성하였을 때의 만곡, 예컨대 bow나 warp의 값이 0 ㎛ 이상 150 ㎛ 이하가 되는 n+형 SiC 기판(101)을 이용하고 있다. 따라서, 형성되는 각 패턴에서의 노광 불균일의 발생을 억제하고, 고품질의 에지부를 갖는 패턴으로 할 수 있다. 따라서, 예컨대 인접하는 패턴끼리[소스 전극(121)과 게이트 전극(122) 등]가 중첩되는 등의 문제점을 억제하여, 설계값대로의 치수를 갖는 횡형 MOSFET(300)를 형성할 수 있다. 따라서, 상기 횡형 MOSFET(300)에서의 전류-전압 특성 등의 전기 특성을 안정된 것으로 할 수 있다.
본 실시예 6에 대해서는 이상에 서술한 각 점에서만, 본 실시예 4와 다르다. 즉 본 실시예 6에 대해서, 전술하지 않은 구성이나 조건, 순서나 효과 등은, 전부 본 실시예 4에 따른다.
실시예 7
도 17에 나타내는 DMOS(400)는 종형 MOSFET의 일종이다. 전술한 도 16의 횡형 MOSFET(300)에서는, 소스 전극(121)으로부터 드레인 전극(124)에, 게이트 절연막(107)을 따른 도면의 좌우 방향으로 전자가 흐른다. 이에 대하여 도 17의 DMOS(400)에서는, 소스 전극(121)으로부터 n-형 SiC 에피택셜층(102)의 게이트 절연막(107)과 대향하는 영역(도 17의 상부)에 전자가 흐른 후, 전향하여 드레인 전극(124)을 향한다. 이와 같이 하여 소스 전극(121)과 드레인 전극(124)의 사이에 전류가 흐르는 구성을 이루고 있다.
구체적으로는 도 17에 나타내는 바와 같이, 좌우 한쌍으로 존재하는 일체의 소스 전극(121)으로부터 n-형 SiC 에피택셜층(102)과 전기적으로 접속하는 영역에 p형 우물 영역(117)을 구비하고 있다. p형 우물 영역(117)의 내부에는 n+형 소스 불순물 영역(111)과 p+형 우물 콘택트 불순물 영역(116)을 구비하고 있다. 소스 전극(121)은 n+형 소스 불순물 영역(111)과 p+형 우물 콘택트 불순물 영역(116)의 양방을 덮도록 접속되어 있다. 소스 전극(121)으로부터의 전자를 드레인 전극(124)을 향하여, 도면의 상하 방향으로 흐르게 하기 위해, 드레인 전극(124)은 예컨대 종형 MESFET(210)와 동일한 위치에 배치되어 있다. 또한, 이상에 서술한 각 구성 요소의 p형 및 n형을 전부 반대로 한 구성으로 하여도 좋다.
이상의 점에서만, DMOS(400)는 횡형 MOSFET(300)와 다르다. 또한 p형 우물 영역(117)은, 예컨대 전술한 횡형 MOSFET(300)와 마찬가지로, 두께가 1.5 ㎛ 정도이며, 알루미늄을 불순물로서 1×1016 ㎝-3 정도 포함하는 것이 바람직하다. p+형 우물 콘택트 불순물 영역(116)은, 알루미늄을 불순물로서 1×1019 ㎝-3 정도 포함하며, 두께가 0.4 ㎛ 정도인 것이 바람직하다.
여기서 DMOS(400)의 동작에 대해서 설명한다. DMOS(400)는, 게이트 전극(122)에 대하여 전압을 인가하지 않는 상태이면, n+형 소스 불순물 영역(111)이 n형이고, p형 우물 영역(117)이 p형이며, n-형 SiC 에피택셜층(102)이 n형이기 때문에, n+형 소스 불순물 영역(111)과 p형 우물 영역(117)의 사이, 혹은 p형 우물 영역(117)과 n-형 SiC 에피택셜층(102)의 사이 중 어느 하나에서, 소스 전극(121)으로부터 드레인 전극(124)으로의 도통을 저해한다. 게이트 전극(122)에 대하여 마이너스의 전압을 부가한 경우에는, 게이트 전극(122)의 하부의 게이트 절연막(107)으로 덮힌 p형 우물 영역(117)에서, 다수 캐리어의 정공에 의한 축적층이 형성된다. 이 때문에, 전류를 흐르게 하는 것이 더욱 곤란해진다.
그러나 게이트 전극(122)에 대하여 플러스의 전압을 부가하면, 게이트 전극(122)의 하부의 게이트 절연막(107)으로 덮힌 p형 우물 영역(117)에서 전자에 의한 반전층이 형성된다. 이 때문에, n+형 소스 불순물 영역(111)으로부터 드레인 전극(124)에 이르기까지의 영역에는 공핍층이 형성되지 않게 된다. 따라서 소스 전극(121)과 드레인 전극(124)의 사이의 전위차에 따라, 양 전극 사이에 전류를 흐르게 할 수 있게 된다.
또한, p+형 우물 콘택트 불순물 영역(116)은, 소스 전극(121)과 p형 우물 영역(117)을 전기적으로 접속함으로써, p형 우물 영역(117)에서의 전위를 고정하는 역할을 한다. p형 우물 영역(117)은 전술한 바와 같이 불순물 농도가 1×1016 ㎝-3로 낮다. 이 때문에, p형 우물 영역(117)과 소스 전극(121)을 직접 접합함으로써 양자를 전기적으로 접속하는 것은 곤란하다. 그래서 DMOS(400)에서는, p형 우물 영역(117)과 동일한 p형의 주입층으로 이루어지며, p형 우물 영역(117)보다도 불순물 농도가 높은 p+형 우물 콘택트 불순물 영역(116)을, 소스 전극(121)과 접합하도록 배치하고 있다. 이와 같이 하면, p+형 우물 콘택트 불순물 영역(116)을 통해 소스 전극(121)과 p형 우물 영역(117)을 전기적으로 접속하는 것이 가능해진다. 따라서 p형 우물 영역(117)의 전위를 소스 전극(121)의 전위에 의해 제어할 수 있다. 이와 같이 하면, 예컨대 p형 우물 영역(117)에 반전층이 형성되지 않고, 소스 전극(121)과 드레인 전극(124)의 사이에 전류가 흐르지 않는 상태에서의 내압을 용이하게 제어할 수 있다.
다음에, DMOS(400)의 제조 방법에 대해서 설명한다. DMOS(400)의 제조 방법에서는, 전술한 각 반도체 장치의 제조 방법에 존재하지 않는, p+형 우물 콘택트 불순물 영역(116)을 형성하는 공정이 존재한다. p+형 우물 콘택트 불순물 영역(116)은, 예컨대 n+형 소스 불순물 영역(111)과 마찬가지로, 도 17에 나타내는 바와 같이, n-형 SiC 에피택셜층(102)의 상측의 주표면으로부터 일정 깊이의 영역에 대하여, 이온 주입법을 이용하여 형성한다. 예컨대 상기 p형 층인 p형 게이트 불순물 영역(112)과 마찬가지로, 예컨대 알루미늄(Al)이나 붕소(B) 등을 불순물로서, 1×1019 ㎝-3 정도의 농도가 되도록 이온 주입을 행하는 것이 바람직하다. 또한, 이온 주입을 행한 후에는, 상기 불순물을 활성화시키기 위해, 어닐링 처리를 행하는 것이 바람직하다.
도 17에 나타내는 바와 같이, 게이트 절연막(107)은, p형 우물 영역(117)의 일부 및 n-형 SiC 에피택셜층(102), 그리고 n+형 소스 불순물 영역(111)의 일부를 덮도록 형성하는 것이 바람직하다. 이와 같이 하면, 예컨대 게이트 전극(122)에 플러스의 전압을 인가하였을 때에 p형 우물 영역(117)의 접합면 근방에서의 반전층의 형성을 확실하게 행할 수 있다.
이상의 순서에 따라 형성한 DMOS(400)는, n-형 SiC 에피택셜층(102)이나 그 외의 박막을 형성하였을 때의 만곡, 예컨대 bow나 warp의 값이 0 ㎛ 이상 150 ㎛ 이하가 되는 n+형 SiC 기판(101)을 이용하고 있다. 따라서, 형성되는 각 패턴에서의 노광 불균일의 발생을 억제하고, 고품질의 에지부를 갖는 패턴으로 할 수 있다. 따라서, 예컨대 인접하는 패턴끼리[소스 전극(121)과 게이트 전극(122) 등]가 중첩되는 등의 문제점을 억제하고, 설계값대로의 치수를 갖는 DMOS(400)를 형성할 수 있다. 한쌍의 p형 우물 영역(117)끼리나, 간격이 좁은 p+형 우물 콘택트 불순물 영역(116)과 n+형 소스 불순물 영역(111) 등이 중첩됨으로써, 소스 전극(121)과 드레인 전극(124)의 상하 방향으로 연속하는 전류의 통로가 차단되는 등의 문제점의 발생을 억제할 수도 있다. 따라서, 상기 DMOS(400)에서의 전류-전압 특성 등의 전기 특성을 안정된 것으로 할 수 있다.
본 실시예 7에 대해서는 이상에 서술한 각 점에서만, 본 실시예 6과 다르다. 즉 본 실시예 7에 대해서, 전술하지 않은 구성이나 조건, 순서나 효과 등은, 전부 본 실시예 6에 따른다.
실시예 8
도 18에 나타내는 UMOS(410)는, 도 17에 나타내는 DMOS(400)와 기본적으로 동일한 양태를 구비하고 있다. 단, UMOS(410)에서는, 게이트 절연막(107)이 p형 우물 영역(117)의 게이트 전극(122)측(내측)의 상하 방향으로 신장하는 측면 및, 게이트 전극(122)의 최하부의 좌우 방향으로 신장하는 바닥면을 덮도록 형성되어 있다. 이상의 점에서만, UMOS(410)는 DMOS(400)와 다르다. 또한, 이상에 서술한 각 구성 요소의 p형 및 n형을 전부 반대로 한 구성으로 하여도 좋다.
여기서 UMOS(410)의 동작에 대해서 설명한다. DMOS(400)와 마찬가지로, 게이트 절연막(107)을 따른 p형 우물 영역(117)의 측면(접합면 근방)에서, 게이트 전극(122)에의 전압 인가에 따라 전자의 반전층을 형성할 수 있다. 이렇게 하면, 소스 전극(121)과 드레인 전극(124)의 전위차에 따라, n+형 소스 불순물 영역(111), p형 우물 영역(117)의 반전층, n-형 SiC 에피택셜층(102), n+형 SiC 기판(101)을 경유한 전류를, 상기 양 전극 사이에 인가하는 것이 가능해진다. 이때의 소스 전극(121)과 드레인 전극(124)의 사이의 전류는, 게이트 절연막(107)을 따르도록 흐르게 된다.
UMOS(410)의 제조 방법으로서는, 도 8에 나타내는 탄화규소의 박막을 형성하는 공정(S20)에서 n-형 SiC 에피택셜층(102)을 형성하고, p형 우물 영역(117)이나 p+형 우물 콘택트 불순물 영역(116), n+형 소스 불순물 영역(111)을 형성한 후, 도 18에 나타내는 형상의 게이트 절연막(107)을 형성하기 위한 홈 형상을 형성한다. 상기 홈은 예컨대 반응성 이온 에칭법(RIE법)을 이용함으로써 형성할 수 있다. 또한, p형 우물 영역(117)의 측면에서의 반전층의 형성에 따른, 소스 전극(121)과 드레인 전극(124)의 도통을 확실하게 행하기 위해, 상기 홈의 상하 방향의 깊이는, p형 우물 영역(117)의 깊이보다도 깊은 것이 바람직하다. 그리고 상기 방법에 따라 형성된 홈의 표면 위에, 횡형 MOSFET(300) 등과 마찬가지로, 예컨대 열 산화법을 이용하여, 게이트 절연막(107)을 형성한다.
이상의 순서에 따라 형성한 UMOS(410)는, n-형 SiC 에피택셜층(102)이나 그 외의 박막을 형성하였을 때의 만곡, 예컨대 bow나 warp의 값이 0 ㎛ 이상 150 ㎛ 이하가 되는 n+형 SiC 기판(101)을 이용하고 있다. 따라서, 형성되는 각 패턴에서의 노광 불균일의 발생을 억제하고, 고품질의 에지부를 갖는 패턴으로 할 수 있다. 따라서, 예컨대 인접하는 패턴끼리[소스 전극(121)과 게이트 전극(122) 등]가 중첩되는 등의 문제점을 억제하고, 설계값대로의 치수를 갖는 UMOS(410)를 형성할 수 있다. 간격이 좁은 p+형 우물 콘택트 불순물 영역(116)과 n+형 소스 불순물 영역(111) 등이 중첩됨으로써, 소스 전극(121)과 드레인 전극(124)의 상하 방향으로 연속하는 전류의 통로가 차단되는 등의 문제점의 발생을 억제할 수도 있다. 따라서, 상기 UMOS(410)에서의 전류-전압 특성 등의 전기 특성을 안정된 것으로 할 수 있다.
본 실시예 8에 대해서는 이상에 서술한 각 점에서만, 본 실시예 7과 다르다. 즉 본 실시예 8에 대해서, 전술하지 않은 구성이나 조건, 순서나 효과 등은, 전부 본 실시예 7에 따른다.
실시예 9
도 19에 나타내는 쇼트키 다이오드(500)는, n+형 SiC 기판(101)의 주표면 위에 n-형 SiC 에피택셜층(102)을 형성한 박막 형성 기판에 있어서 한쪽의 주표면 위에 애노드 전극(125)을, 다른쪽의 주표면 위에 캐소드 전극(126)을 배치한 구성이다. 또한, 이상에 서술한 각 구성 요소의 p형 및 n형을 전부 반대로 한 구성으로 하여도 좋다. 단 p형과 n형을 반대로 한 경우, 애노드 전극(125)과 캐소드 전극(126)이 배치되는 부분이 도 19의 경우와 교체된다.
n+형 SiC 기판(101)은, 두께가 300 ㎛ 이상 400 ㎛ 이하이며, 질소 원자의 불순물 농도가 1×1019 ㎝-3인, 저저항의 탄화규소 기판으로 이루어진다. n-형 SiC 에피택셜층(102)은, 5×1015 ㎝-3 정도의 질소 원자의 불순물을 포함하며, 두께가 10 ㎛ 정도인 층이다. 또한 애노드 전극(125)은, 상기 전극에 전압을 인가하지 않는 상태에서 n-형 SiC 에피택셜층(102)과 쇼트키 접합을 구성할 수 있는 금속 재료로 구성된다. 캐소드 전극(126)은, n+형 SiC 기판(101)과 오믹 접합을 구성할 수 있는 금속 재료로 구성된다.
여기서 쇼트키 다이오드(500)의 동작에 대해서 설명한다. 쇼트키 다이오드(500)에서의 애노드 전극(125)은, 예컨대 전술한 횡형 MESFET(200)에서의 게이트 전극(122)과 동일한 효과를 갖는다. 즉, 애노드 전극(125)과 n-형 SiC 에피택셜층(102)의 접합 부분에는 쇼트키 장벽이 형성되어 있다. 따라서 예컨대 애노드 전극(125)에 대하여 전압을 인가하지 않거나, 마이너스의 전압을 인가하거나 한 경우에는, 상기 쇼트키 장벽에 의해 n-형 SiC 에피택셜층(102)의 내부로 넓어지는 공핍층의 존재에 의해, 애노드 전극(125)과 캐소드 전극(126)의 사이에 전위차를 부여하여도 양 전극의 사이에 전류를 흐르게 하는 것은 곤란해진다.
한편, 예컨대 애노드 전극(125)에 대하여 플러스의 전압을 인가하면, 상기 전압의 크기에 따라 쇼트키 장벽이 소멸하고, n-형 SiC 에피택셜층(102) 중의 공핍층도 소실된다. 이때 애노드 전극(125)과 캐소드 전극(126)의 사이에 전위차를 부여하면 상기 양 전극의 사이에 전류를 흐르게 할 수 있다. 이상의 원리에 따라, 쇼트키 다이오드(500)는 정류성을 구비할 수 있다.
또한, 쇼트키 다이오드(500)는, 전술한 각 반도체 장치의 제조 방법에서 탄화규소 이외의 박막을 형성하는 공정(S30)이나 반도체 장치를 형성하는 후속 공정(S40)으로서 설명한 금속 박막의 형성이나 포토리소그래피 기술을 이용하여 형성할 수 있다.
이상의 순서에 따라 형성한 쇼트키 다이오드(500)는, n-형 SiC 에피택셜층(102)이나 그 외의 박막을 형성하였을 때의 만곡, 예컨대 bow나 warp의 값이 0 ㎛ 이상 150 ㎛ 이하가 되는 n+형 SiC 기판(101)을 이용하고 있다. 따라서, 형성되는 각 패턴에서의 노광 불균일의 발생을 억제하고, 고품질의 에지부를 갖는 패턴으로 할 수 있다. 따라서, 상기 쇼트키 다이오드(500)에서의 전류-전압 특성 등의 전기 특성을 안정된 것으로 할 수 있다.
실시예 10
도 20에 나타내는 pin 다이오드(510)는, 도 19에 나타내는 쇼트키 다이오드(500)에 있어서, n-형 SiC 에피택셜층(102)의 주표면으로부터 일정 깊이의 영역에서, n-형 SiC 에피택셜층(102)과 반대의 형[예컨대 n-형 SiC 에피택셜층(102)이 n형이면 p형]인 p+형 층(118)을 구비하고 있다. 그리고 애노드 전극(125), 캐소드 전극(126)은 모두, 전압을 인가하지 않은 상태에서 접합되는 SiC의 층과 오믹 접합되어 있다.
이상의 점에 대해서만, pin 다이오드(510)는 쇼트키 다이오드(500)와 다르다. 또한, 이상에 서술한 각 구성 요소의 p형 및 n형을 전부 반대로 한 구성으로 하여도 좋다. 단 p형과 n형을 반대로 한 경우, 애노드 전극(125)과 캐소드 전극(126)이 배치되는 부분이 도 20의 경우와 교체된다.
p+형 층(118)은, 예컨대 전술한 p+형 게이트 불순물 영역(113) 등과 마찬가지로, 알루미늄을 불순물로서 1×1019 ㎝-3 정도로 고순도로 포함하며, 두께가 1.5 ㎛ 정도인 주입층인 것이 바람직하다.
다음에, 상기 pin 다이오드(510)의 동작에 대해서 설명한다. pin 다이오드(510)는, 통상의 상태에서는, p+형 층(118)과 n+형 SiC 기판(101) 사이에 있는 n-형 SiC 에피택셜층(102)에서, 불순물의 농도가 낮으며 절연체에 가까운 상태이기 때문에, 양 전극 사이에 전류는 흐르지 않는다. 또한 애노드 전극(125)에 마이너스의 전압을 인가하고, 캐소드 전극(126)에 플러스의 전압을 인가하여도, p+형 주입층(118)과 n-형 SiC 에피택셜층(102)의 접합면 근방에서 공핍층이 넓어져, 양 전극의 사이에 전류는 더욱 흐르기 어려워진다.
그러나, 예컨대 애노드 전극(125)에 플러스의 전압을 인가하고, 캐소드 전극(126)에 마이너스의 전압을 인가하면, p+형 주입층(118)과 n-형 SiC 에피택셜층(102)의 공핍층이 소멸된다. 이렇게 하면, 상기 양자 사이에서 캐리어의 이동이 가능해지기 때문에, 애노드 전극(125)과 캐소드 전극(126)의 사이에 전류를 흐르게 하는 것이 가능해진다.
pin 다이오드(510)의 제조 방법으로서는, p+형 주입층(118)을 형성할 필요가 있다. 이것은 도 20에 나타내는 바와 같이, n-형 SiC 에피택셜층(102)의 상측의 주표면으로부터 일정 깊이의 영역에 대하여, 이온 주입법을 이용하여 형성한다. 예컨대 Al이나 B(붕소) 등을 불순물로서 1×1019 ㎝-3 정도의 농도가 되도록 이온 주입하는 것이 바람직하다.
이상의 순서에 따라 형성한 pin 다이오드(510)는, n-형 SiC 에피택셜층(102)이나 그 외의 박막을 형성하였을 때의 만곡, 예컨대 bow나 warp의 값이 0 ㎛ 이상 150 ㎛ 이하가 되는 n+형 SiC 기판(101)을 이용하고 있다. 따라서, 형성되는 각 패턴에서의 노광 불균일의 발생을 억제하고, 고품질의 에지부를 갖는 패턴으로 할 수 있다. 따라서, 상기 pin 다이오드(510)에서의 전류-전압 특성 등의 전기 특성을 안정된 것으로 할 수 있다.
본 실시예 10에 대해서는 이상에 서술한 각 점에서만, 본 실시예 9와 다르다. 즉 본 실시예 10에 대해서, 전술하지 않은 구성이나 조건, 순서나 효과 등은, 전부 본 실시예 9에 따른다.
이상과 같이 본 발명의 실시형태 및 각 실시예에 대해서 설명을 행하였지만, 금번 개시한 실시형태 및 각 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 청구의 범위에 의해 나타나고, 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도된다.
본 발명은 반도체 장치를 구성하는 패턴의 품질을 향상하는 기술로서, 특히 우수하다.
1, 101 기판, 1a, 1b, 4a, 5a 주표면, 2, 3 박막 형성 기판, 4, 102 탄화규소 박막, 5 탄화규소 외의 박막, 6, 7 흡착력, 8 (0001)면, 9 결정면, 10 육방정, 11 3점 초점면, 12 3점 초점면 높이，13 최고점, 14 최저점, 15 중심부, 16 최소 제곱면 높이，80 CMP 가공 장치, 85 워크, 87 연마대, 89 연마액, 90 양면 가공 장치, 93 회전축, 95 정반 토대, 96 상부 정반, 97 하부 정반, 99 웨이퍼 캐리어, 100 횡형 JFET, 101 n+형 SiC 기판, 102 n-형 SiC 에피택셜층, 103 p-형 SiC 기판, 104 p-형 SiC 에피택셜층, 105 표면 p형 층, 106 층간 절연막, 107 게이트 절연막, 110 RESURF 횡형 JFET, 111 n+형 소스 불순물 영역, 112 p형 게이트 불순물 영역, 113 p+형 게이트 불순물 영역, 114 n+형 드레인 불순물 영역, 115 p+형 매립 접속 불순물 영역, 116 p+형 우물 콘택트 불순물 영역, 117 p형 우물 영역, 118 p+형 주입층, 120 종형 JFET, 121 소스 전극, 122 게이트 전극, 124 드레인 전극, 125 애노드 전극, 126 캐소드 전극, 127 기판 이면 전극, 200 횡형 MESFET, 210 종형 MESFET, 300 횡형 MOSFET, 400 DMOS, 410 UMOS, 500 쇼트키 다이오드, 510 pin 다이오드.

Claims (21)

  1. 주표면(1a, 1b)의 직경이 2인치 이상이고, 상기 주표면(1a, 1b)에서의 bow의 값이 -40 ㎛ 이상 -5 ㎛ 이하이며, 상기 주표면에서의 warp의 값이 5 ㎛ 이상 40 ㎛ 이하이며, 탄화규소로 이루어지는 기판.
  2. 제1항에 있어서, 상기 기판(1, 101, 103)에 있어서 한쪽의 주표면(1a)의 표면 거칠기(Ra)의 값이 1 ㎚ 이하이고, 상기 한쪽의 주표면에 대향하는 다른쪽의 주표면(1b)의 표면 거칠기(Ra)의 값이 100 ㎚ 이하인 것인 기판.
  3. 제1항에 있어서, 상기 주표면(1a, 1b)에서의 TTV의 값이 5 ㎛ 이하인 것인 기판.
  4. 제1항에 있어서, 상기 주표면(1a, 1b)이 C면과 이루는 각도가 50°이상 65°이하인 것인 기판.
  5. 제1항에 기재된 기판(1, 101, 103)을 이용한 반도체 장치.
  6. 주표면(1a, 1b)의 직경이 2인치 이상이고 탄화규소로 이루어지는 기판(1)과,
    한쪽의 상기 주표면(1a) 위에 형성된 탄화규소의 박막(4)
    을 구비하는 박막 형성 기판(2, 3)으로서,
    상기 주표면(1a, 1b)에서의 bow의 값이 -40 ㎛ 이상 0 ㎛ 이하이고, 상기 주표면(1a, 1b)에서의 warp의 값이 0 ㎛ 이상 40 ㎛ 이하인 것인 박막 형성 기판.
  7. 제6항에 있어서, 상기 기판(1)에 있어서 한쪽의 주표면(1a)의 표면 거칠기(Ra)의 값이 1 ㎚ 이하이고, 상기 한쪽의 주표면에 대향하는 다른쪽의 주표면(1b)의 표면 거칠기(Ra)의 값이 100 ㎚ 이하인 것인 박막 형성 기판.
  8. 제6항에 있어서, 상기 주표면(1a, 1b)에서의 TTV의 값이 5 ㎛ 이하인 것인 박막 형성 기판.
  9. 제6항에 있어서, 상기 주표면(1a, 1b)이 C면과 이루는 각도가 50°이상 65°이하인 것인 박막 형성 기판.
  10. 제6항에 기재된 박막 형성 기판(2, 3)을 이용한 반도체 장치.
  11. 주표면(1a, 1b)의 직경이 2인치 이상이며 탄화규소로 이루어지는 기판(1)과,
    한쪽의 상기 주표면 위에 형성된 탄화규소의 박막(4)과,
    상기 탄화규소의 박막에 있어서 상기 기판과 대향하지 않는 주표면 위에 형성된 탄화규소 이외의 박막(5)
    을 구비하는 박막 형성 기판(3)으로서,
    상기 주표면(1a, 1b)에서의 bow의 값이 0 ㎛ 이상 150 ㎛ 이하이고, 상기 주표면(1a, 1b)에서의 warp의 값이 0 ㎛ 이상 150 ㎛ 이하인 것인 박막 형성 기판.
  12. 제11항에 있어서, 상기 주표면(1a, 1b)에서의 bow의 값이 0 ㎛ 이상 100 ㎛ 이하이고, warp의 값이 0 ㎛ 이상 100 ㎛ 이하인 것인 박막 형성 기판.
  13. 제11항에 있어서, 상기 기판(1)에 있어서 한쪽의 주표면(1a)의 표면 거칠기(Ra)의 값이 1 ㎚ 이하이고, 상기 한쪽의 주표면에 대향하는 다른쪽의 주표면(1b)의 표면 거칠기(Ra)의 값이 100 ㎚ 이하인 것인 박막 형성 기판.
  14. 제11항에 있어서, 상기 주표면(1a, 1b)에서의 TTV의 값이 5 ㎛ 이하인 것인 박막 형성 기판.
  15. 제11항에 있어서, 상기 주표면(1a, 1b)이 C면과 이루는 각도가 50°이상 65°이하인 것인 박막 형성 기판.
  16. 제11항에 기재된 박막 형성 기판(3)을 이용한 반도체 장치.
  17. 주표면(1a, 1b)의 직경이 2인치 이상이고 탄화규소로 이루어지는 기판(1)을 준비하는 공정과,
    상기 기판(1)에 있어서 한쪽의 상기 주표면 위에, 탄화규소의 박막(4)을 형성하는 공정과,
    상기 박막(4)에 있어서 상기 기판(1)과 대향하지 않는 주표면 위에, 탄화규소 이외의 박막(5)을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법으로서,
    상기 기판을 준비하는 공정에서는, 상기 주표면(1a, 1b)에서의 bow의 값이 -40 ㎛ 이상 0 ㎛ 이하가 되고, 상기 주표면(1a, 1b)에서의 warp의 값이 0 ㎛ 이상 40 ㎛ 이하가 되도록 상기 기판을 준비하고,
    상기 탄화규소의 박막(4)을 형성하는 공정에서는, 상기 주표면에서의 bow의 값이 -40 ㎛ 이상 0 ㎛ 이하가 되고, 상기 주표면에서의 warp의 값이 0 ㎛ 이상 40 ㎛ 이하가 되도록 상기 탄화규소의 박막(4)을 형성하며,
    상기 탄화규소 이외의 박막(5)을 형성하는 공정에서는, 상기 주표면에서의 bow의 값이 0 ㎛ 이상 150 ㎛ 이하가 되고, 상기 주표면에서의 warp의 값이 0 ㎛ 이상 150 ㎛ 이하가 되도록 상기 탄화규소 이외의 박막(5)을 형성하는 것인 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 기판(1)을 준비하는 공정에서는, 상기 주표면 중 한쪽의 주표면(1a)의 표면 거칠기(Ra)의 값이 1 ㎚ 이하가 되고, 상기 한쪽의 주표면에 대향하는 다른쪽의 주표면(1b)의 표면 거칠기(Ra)의 값이 100 ㎚ 이하가 되도록 상기 기판을 준비하는 것인 반도체 장치의 제조 방법.
  19. 제17항에 있어서, 상기 탄화규소 이외의 박막(5)을 형성하는 공정에서는, 상기 탄화규소 이외의 박막(5)으로서 금속의 박막 또는 절연막을 형성하는 것인 반도체 장치의 제조 방법.
  20. 제19항에 있어서, 상기 금속은 텅스텐인 것인 반도체 장치의 제조 방법.
  21. 제19항에 있어서,
    상기 절연막은 실리콘 산화막인 것인 반도체 장치의 제조 방법.
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