KR20110066370A - 박막트랜지스터 및 그의 제조방법 - Google Patents
박막트랜지스터 및 그의 제조방법Info
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Abstract
본 발명은 산화물 반도체에 보론 또는 알루미늄이 함유된 질화물을 조합시켜 이를 채널층에 적용시킨 박막 트랜지스터 및 박막 트랜지스터의 제조방법에 관한 것이고, 본 발명에 따른 산화물 반도체에 보론 또는 알루미늄이 함유된 질화물을 조합시켜 형성시킨 반도체 박막을 채널층으로 적용한 박막 트랜지스터는 전기적 특성, 특히 이동도를 획기적으로 향상시킬 수 있으며, 고온에서의 안정성을 크게 증가시킨다.
보론 질화물, 알루미늄 질화물, 채널층, 박막 트랜지스터.
Description
본 발명은 박막 트랜지스터 및 그의 제조방법에 관한 것이다. 보다 상세하게는 산화물 반도체에 특정 질화물을 조합시킨 반도체 박막을 박막 트랜지스터의 채널층에 적용시킨 산화물 박막트랜지스터 및 그의 제조방법에 관한 것이다.
본 발명은 지식경제부의 IT 원천기술개발 사업의 일환으로 수행한 과제로부터 도출된 것이다[과제번호 : 2006-S-079-04, 연구사업명 : 투명전자소자를 이용한 스마트창].
박막 트랜지스터의 제조에 있어서, 채널층 형성시 주로 사용되는 반도체 소재로는 크게, 실리콘 기반 반도체 소재, ZnO 기반 반도체 소재 및 비 ZnO 기반 반도체 소재가 사용되고 있다. 이들 각각에 대해 구체적으로 설명하면 다음과 같다.
(1) 실리콘 기반 반도체 소재
비정질 실리콘 및 다결정 실리콘을 기반으로 한 소자가 구현되고 있으며, 비 정질 실리콘 트랜지스터는 이동도 대략 1cm/Vs로 낮으며, 다결정 실리콘 트랜지스터에서는 이동도 대략 100cm/Vs로 높으나, 소자의 균일성에서 문제점을 드러낸다.
(2) ZnO 기반 반도체 소재
ZnO 기반 반도체 소재는 채널층 형성시, 성능 향상을 위하여, 아연과 산소(Zn/O)의 비율을 조절하는 공법이 개발되어 왔으며, 예를 들면, La, Ba, Sr 등의 치환을 통한 밴드-갭을 조절하는 구조적 접근법과, 저온열처리 및 레이저 어닐링과 같은 후처리 공정을 조절하는 방법이 있다.
또한, ZnO 기반 반도체 소재는 ZnO의 다결정화 구조에 기인한 특성 열화를 개선시키고자 하는 것에 대한 연구가 진행되어 왔다. 예를 들어, 단결정화의 경우, 그레인 성장 방법, 저온 MBE 공정을 통해 개선하고 있으며, 비정질화의 경우, 인듐, 갈륨, 아연, 산소의 사성분계 소재를 이용하여 개선하고 있다. 그러나, 인듐, 갈륨, 아연, 산소의 사성분계 소재는 일본의 호소노(Hosono)에 의해 특허화 되었기 때문에, 사용시 라이센스가 요구되는 문제점이 있다.
ZnO 기반 반도체 소재를 이용한 채널층 형성시 N-타입 및 P-타입 캐리어 농도의 조절을 통한 특성 개선이 연구되고 있으며, 예를 들면, 단원소 도핑법 또는 저가 이식(implantation) 공법이 활용되고 있으며, 또한 3성분계 화합물 반도체, 예를 들면, ZnSnO, MgZnO 또는 CdZnO 등이 이용되고 있으며, 3성분계 화합물 반도체에 추가적인 치환 등에 대해서는 연구가 진행될 여지가 충분히 있다.
(3) 비 ZnO 기반 반도체 소재
비 ZnO 기반 반도체 소재로는 In-Ga-Zn-O 타입의 비정질 반도체 또는 In2O3, SnO2의 개별 산화물 반도체가 있다. 상기 In-Ga-Zn-O 타입의 비정질 반도체는 호소노의 원천특허를 피하기 힘들며, In2O3, SnO2의 개별 산화물 반도체는 ZnO에 비해 특성이 떨어지지만, 상대적으로 연구가 적어서, 조성 조절 또는 도핑 치환 등을 통한 특성 개선에 대한 여지가 충분하다. 비 ZnO 기반 반도체 소재로 CdS, ZnS, ZnSe 등의 불투명 반도체가 있지만, 특성은 AM OLED에 적용 가능할 수 있으나, 투명하지 않음으로 인해 기술 제약이 있다.
상기와 같이 실리콘 기반 반도체 소재, ZnO 기반 반도체 소재, 및 비 ZnO 기반 반도체 소재를 사용한 박막 트랜지스터는 다음과 같은 문제점을 갖는다.
ZnO 기반 반도체 박막의 경우, 대기 습도, 열처리, 제조과정 등에 박막의 특성이 민감하게 변할 수 있어, 안정성에서 문제가 있고, 결정질 채널로 소자 균일성에서 문제를 야기시킬 수 있다. 한편, 전류 및 빛에 대한 소자 변형이 심각할 수 있다.
또한 ZnO에 인듐 및 갈륨 산화물을 적용시킨 IGZO 채널이 적용된 박막 트랜지스터의 경우, 인듐 및 갈륨이 고갈자원이고, 가격이 높다는 문제점을 갖는다.
실리콘 기반 반도체 박막의 경우, 특히 비정질 실리콘의 경우 낮은 이동도가 문제가 되며, 다결정 실리콘의 경우 균일도 문제가 패널의 대형화에 대해 큰 단점으로 작용하고 있다. 특히, 비정질 실리콘 트랜지스터는 전류에 따른 안정성에 취약하다.
전반적으로 산화물 박막 트랜지스터는 채널 박막 내부적으로 또는 게이트 절연막과의 계면으로 인해 전류에 대해 안정성이 취약할 수 있다.
또한, 그 이외에도 ZnS, ZnSe, CdS 등을 사용한 박막 트랜지스터는 불투명하여, 투명전자소자로의 응용이 제한될 수 있다.
이에 본 발명자들은 박막 트랜지스터에 대한 연구를 진행하면서, 박막 트랜지스터의 채널층을 형성함에 있어서, 산화물 반도체에 특정 질화물을 조합하여 사용하는 경우, 이동도의 증가 및 고온에서의 안정성을 개선시킬 수 있음을 밝히고 본 발명을 완성하였다.
본 발명의 첫 번째 기술적 과제는 특정 질화물이 조합된 산화물 반도체로 형성된 반도체 박막을 채널층에 적용하여 이동도의 증가와 고온에서의 안정성을 확보한 박막 트랜지스터를 제공하는 것이다.
본 발명의 두 번째 기술적 과제는 특정 질화물이 조합된 산화물 반도체로 형성된 반도체 박막을 채널층으로 형성하는 것을 포함한 제조 공정을 최적화하여 이동도의 증가와 고온에서의 안정성을 확보한 박막 트랜지스터의 제조방법을 제공하는 것이다.
첫 번째 기술적 과제를 해결하기 위하여, 본 발명은
기판 상에, 소스·드레인 전극, 채널층, 게이트 절연층 및 게이트 전극을 포함하는 박막 트랜지스터에 있어서, 상기 채널층은 산화물 반도체에 보론 또는 알루미늄이 함유된 질화물을 포함시킨 반도체 박막인 것을 특징으로 하는 박막 트랜지스터를 제공한다.
본 발명에 따른 박막 트랜지스터에서, 채널층은 채널층 상부에 AlOx, SiNx 및 SiOx로 이루어진 군에서 일종 이상 선택된 절연 물질로 형성된 채널 보호층을 더 포함하는 것이 바람직하다.
본 발명에 따른 박막 트랜지스터는 기판 상에 순차적으로 소스·드레인 전 극, 채널층, 게이트 절연층 및 게이트 전극이 형성되어 있는 상부 게이트 코-플래너형 구조; 기판 상에 순차적으로 채널층, 소스·드레인 전극, 게이트 절연층 및 게이트 전극이 형성되어 있는 상부 게이트 스태거드형 구조; 기판 상에 순차적으로 게이트 전극, 게이트 절연층, 소스·드레인 전극 및 채널층이 형성되어 있는 하부 게이트 코-플래너형; 또는 기판 상에 순차적으로 게이트 전극, 게이트 절연층, 채널층 및 소스·드레인 전극이 형성되어 있는 하부 게이트 스태거드형 구조를 갖는다.
본 발명에 따른 박막 트랜지스터에서 채널층에 사용되는 산화물 반도체로는 ZnO, In-Zn-O, Zn-Sn-O, In-Ga-Zn-O, Zn-In-Sn-O, In-Ga-O 및 SnO2로 이루어진 군에서 일종 이상 선택되는 것이 바람직하고, 상기 보론 또는 알루미늄이 함유된 질화물로는 BN 또는 AlN이 바람직하며, 보론 또는 알루미늄을 함유하는 질화물은 보론 또는 알루미늄이 반도체 박막를 구성하는 산화물 반도체의 금속원자의 총원자량에 대해 0.01 내지 50at%의 범위내에 존재하도록 포함되는 것이 바람직하다.
본 발명에 따른 박막 트랜지스터에서, 게이트 절연층은 AlOx, SiNx 및 SiOx로 이루어진 군에서 일종 이상 선택된 절연 물질로 형성된 절연막인 것이 바람직하다.
본 발명의 두 번째 기술적 과제를 해결하기 위해, 본 발명은 기판 상에 소스·드레인 전극, 채널층, 게이트 절연층 및 게이트 전극을 형성하는 박막 트랜지스터의 제조방법에 있어서, 보론 또는 알루미늄이 함유된 질화물이 조합된 산화물 반 도체의 반도체 박막으로 채널층을 형성하는 단계; 및 상기 채널층을 패터닝하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공한다.
본 발명에 따른 박막 트랜지스터의 제조방법에서, 채널층 상부에 절연물질로 채널보호층을 형성하는 단계를 더 포함하고, 상기 채널보호층은 채널층과 함께 패터닝되는 것이 바람직하다.
본 발명에 따른 박막 트랜지스터의 제조방법의 채널층의 형성 단계에서, 산화물 반도체로는 ZnO, In-Zn-O, Zn-Sn-O, In-Ga-Zn-O, Zn-In-Sn-O, In-Ga-O 및 SnO2로 이루어진 군에서 일종 이상 선택되고, 보론 또는 알루미늄이 함유된 질화물은 보론 또는 알루미늄이 반도체 박막을 구성하는 산화물 반도체의 금속원자의 총원자량에 대해 0.01 내지 50at%의 범위내에서 존재하도록 포함되는 것이 바람직하다.
본 발명에 따른 박막 트랜지스터의 제조방법에서, 채널층은 질화물이 조합된 산화물 반도체로 스퍼터링법, PLD법 또는 이온-빔 증착법을 이용하여 5 내지 100㎚의 두께로 상온 내지 300℃의 사이의 온도에서 형성되고, 이어서 600℃ 이하의 온도에서 후열처리하여 형성되는 것이 바람직하다.
본 발명에 따른 박막 트랜지스터의 제조방법에서, 채널보호층은 AlOx, SiNx 및 SiOx로 이루어진 군에서 일종 이상 선택된 절연 물질을 이용하여 CVD법, ALD법, 스퍼터링법으로 1 내지 20nm의 두께로 형성되는 것이 바람직하다.
본 발명에 따른 박막 트랜지스터의 제조방법의 채널층 또는 채널 보호층의 패터닝 단계에서, 패터닝은 포토 레지스트로 패터닝하고, 건식 또는 습식식각 또는 이온밀링법으로 식각되거나, 또는 포토-레지스트로 리프트-오프 패턴을 제작하여 실시될 수 있으며, 포토-레지스트는 150℃ 미만에서 적용되는 것이 바람직하다.
본 발명에 따른 박막 트랜지스터에서, 게이트 절연층은 AlOx, SiNx 및 SiOx로 이루어진 군에서 일종 이상 선택된 절연 물질을 이용하여 원자층 증착법으로 형성되는 것이 바람직하다.
본 발명의 효과는 다음과 같다.
첫 번째, 본 발명에 따른 질화물이 조합된 산화물 반도체로 형성된 반도체 박막은 기존의 산화물 반도체 박막에 비해, 이동도 증가 등 전기적 특성이 개선되어 소자의 활용가능성이 매우 높아졌다.
두 번째, 본 발명에 따른 질화물이 조합된 산화물 반도체로 형성된 반도체 박막은 고온에서의 안정성이 높아서, 공정 중에 발생하는 온도에 대한 저항력을 키울 수 있다.
이하, 본 발명을 더욱 상세히 설명한다.
본 발명에 따른 박막 트랜지스터는 도 1의 (a) 내지 (d)에 나타난 바와 같이, 즉 기판(10) 상에, 소스·드레인 전극(20), 채널층(30), 게이트 절연층(40) 및 게이트 전극(50)이 순차적으로 적층되어 있는 코-플래너형 구조, 또는 기판(10) 상 에, 채널층(30), 소스·드레인 전극(20), 게이트 절연층(40) 및 게이트 전극(50)이 순차적으로 적층되어 있는 역스태거드형 구조의 상부 게이트 박막 트랜지스터를 구성할 수 있으며, 또한, 기판(10) 상에, 게이트 전극(50), 게이트 절연층(40), 소스·드레인 전극(20) 및 채널층(30)이 순차적으로 적층되어 있는 코-플래너형 구조, 또는 기판(10) 상에, 게이트 전극(50), 게이트 절연층(40), 채널층(30), 및 소스·드레인 전극(20)이 순차적으로 적층되어 있는 스태거드형 구조의 하부 게이트 박막 트랜지스터를 구성할 수 있다.
본 발명의 또 다른 실시예에 따른 박막 트랜지스터는 도 2의 (a) 내지 (d)에 나타난 바와 같이, 채널층(30) 상부에 각각 채널보호층(A)을 더 포함한다.
편의상 도 2(a)을 참조하여, 각 층에 대해 상세히 설명한다. 도 2을 참조하면, 본 발명에 따른 박막 트랜지스터는 기판(10) 상에, 소스·드레인 전극(20), 채널층(30), 채널보호층(A), 게이트 절연층(40) 및 게이트 전극(50)을 포함한다.
상기 기판(10)으로는 이 분야의 일반적인 것이 사용될 수 있으며, 예를 들면, 유리, 금속호일, 플라스틱, 또는 실리콘 중에서 선택될 수 있다.
상기 기판(10) 상에 형성되는 소스·드레인 전극(20)은 ITO, IZO, ZnO:Al(Ga) 등의 투명 산화물, Al, Cr, Au, Ag, Ti 등의 금속 또는 전도성 고분자가 사용될 수 있지만 이것으로 제한되는 것은 아니다. 또한, 상기 소스·드레인 전극(20)은 상기 금속과 산화물의 이층구조를 형성할 수도 있다. 상기 소스·드레인 전극(20)은 이 분야의 통상적인 두께로 스퍼터링법, 원자층증착법(ALD), 화학기상증착법(CVD) 등과 같은 공정을 통해 증착된 후 패터닝된다.
상기 기판(10)과 소스·드레인 전극(20) 상의 채널 영역에 형성되는 채널층(30)은 보론 또는 알루미늄이 함유된 질화물이 조합된 산화물 반도체을 이용하여 5 내지 100㎚의 두께로 증착된다.
상기 증착은 이 분야의 일반적인 증착 방법을 사용할 수 있으며, 바람직하게는 스퍼터링 방법, PLD 방법 또는 이온-빔 증착법 등이 사용되는 것이다. 스퍼터링 증착시 질화물이 조합된 산화물 타겟이 사용될 수 있으며, 또한 질화물 타겟 및 산화물 타켓을 따로 장착하여 동시-스퍼터링할 수도 있다. 타겟의 경우 질화물 분말과 산화물 분말을 충분히 섞은 후 900 내지 1500℃의 온도에서 소결시켜 제작될 수 있다. 이 경우 소결온도 및 분위기는 분말의 종류 및 상대적인 양에 따라 달라지며, 산소, 질소 및 진공 분위기에서 소결할 수 있다.
상기 채널층(30)은 450℃ 이하의 온도에서 증착될 수 있으며, 바람직하게는 상온 내지 300℃에서 증착되는 것이 바람직하다. 후열처리는 600℃ 이하의 온도, 바람직하게는 300 내지 600℃의 범위 내에서 행해질 수 있다.
상기 산화물 반도체로는 아연산화물 계열, 주석산화물 계열, 인듐산화물 계열 또는 갈륨산화물 계열과 같은 모든 산화물 반도체가 대상이 될 수 있으며, 바람직하게는 ZnO, In-Zn-O(In2O3-ZnO), Zn-Sn-O(ZnO-SnO2), Zn-In-Sn-O(ZnO-In2O3-SnO2), In-Ga-Zn-O(In2O3-Ga2O3-ZnO), In-Ga-O(In2O3-Ga2O3) 또는 SnO2 이다.
상기 산화물 반도체에 조합되는 보론 또는 알루미늄이 함유된 질화물로는 BN 또는 AlN이 사용될 수 있으며, 보론 질화물 또는 알루미늄 질화물은 보론 또는 알 루미늄이 반도체 박막을 구성하는 금속산화물의 금속원자의 총원자량에 대해 0.01 내지 50at%의 범위 내에서 존재하도록 포함되는 것이 바람직하다. 보론 질화물 또는 알루미늄 질화물의 첨가는 이동도의 증가뿐 아니라 고온에서의 안정성도 크게 증대시키는 효과를 갖는다.
상기 채널층(30)의 상부에는 선택적으로 채널보호층(A)이 형성될 수 있다. 채널보호층(A)은 식각 등으로부터 채널층을 보호하기 위하여 형성되는 것으로, 그 두께는 1 내지 20nm의 범위가 바람직하며, AlOx, SiNx 또는 SiOx 등의 절연 물질로 형성될 수 있다.
채널보호층(A)의 형성방법은 CVD법, ALD법 또는 스퍼터링법 등의 방법이 적용될 수 있다.
상기 채널층(30) 또는 채널층(30)과 채널보호층(A)의 패터닝은 이온 밀링, 건식식각 방법, 습식식각 방법 또는 리프트 오프 방법으로 실시된다.
상기 리프트 오프 방법은 포토레지스트로 리프트-오프 패턴을 형성하여 실시될 수 있으며, 여기서, 포토레지스트는 증착 온도에 취약하므로 150℃ 미만에서 적용되는 것이 바람직하다.
상기 채널층(30)과 적어도 부분적으로 계면을 형성하는 게이트 절연층(40)은 알루미나, 실리콘 질화물 또는 실리콘 산화물을 이용하여 450℃ 이하의 온도에서 증착시켜 형성된다. 알루미나의 경우, ALD법, PECVD법 또는 MOCVD법을 사용하고, 바람직하게는 ALD법을 사용하여 100 내지 250℃의 온도에서 증착되는 것이 바람직하며, 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)은 저온 공정의 경우 100 내 지 300℃의 온도에서 PECVD법에 의해 증착되는 것이 바람직하고, 고온 공정의 경우 500℃ 미만의 온도가 적용될 수 있다. 상기 게이트 절연층(40)의 형성 후, 200 내지 300℃의 온도에서 후열처리하는 것이 안정적인 특성 면에서 바람직하다.
상기 게이트 절연층(40) 상에 형성되는 게이트 전극(50)은 ITO, IZO, ZnO:Al(Ga) 등과 같은 투명 산화물, Ti, Ag, Au, Al, Cr, Al/Cr/Al, Ni 등과 같은 여러 종류의 저항이 낮은 금속 또는 전도성 고분자가 사용될 수 있지만, 이것으로 제한되는 것은 아니다. 상기 게이트 전극(50)은 이 분야의 통상적인 두께로 스퍼터링법, ALD법 또는 CVD법 등의 공정을 통해 증착된 후 패터닝된다.
이하, 본 발명은 실시예를 들어 더욱 상세히 설명되지만, 본 발명이 하기 실시예로 한정되는 것은 아니다.
실시예 1
기판 상에 ITO를 이용하여 소스·드레인 전극을 150㎚의 두께로 스퍼터링 방법으로 증착시킨 후 인산과 질산의 혼합액으로 사용하여 50℃에서 식각하여 패터닝하였다. 이어서, 상기 소스·드레인 전극 상에 알루미늄 질화물이 조합된 Zn-In-Al-O-N(Zn : In : Al 원자비 = 2:2:1)을 이용하여 스퍼터링 방법에 의해 상온에서 증착하여 20㎚의 두께의 알루미늄 질화물이 조합된 Zn-In-O 채널층을 형성하고, 400℃에서 1시간 동안 열처리하였다. 이어서, 채널층 상에 알루미나를 이용하여 채널보호층을 10nm의 두께로 형성하였다. 이어서, 채널층과 채널보호층을 묽은 HF 용 액으로 습식식각하여 패터닝하였다. 이어서, 상기 패턴화된 채널층 및 채널보호층 상에 알루미나를 이용하여 150℃에서 ALD법으로 증착하여 190㎚의 두께로 게이트 절연층을 형성하였고, 이어서 게이트 절연층을 120℃까지 가열된 인산용액으로 식각하여 패터닝하였다. 게이트 절연층 상에 ITO를 이용하여 게이트 전극을 150㎚의 두께로 스퍼터링 방법으로 증착시킨 후 인산과 질산의 혼합액으로 사용하여 50℃에서 식각하여 패터닝하여 박막 트랜지스터를 제작하였다. 얻어진 트랜지스터의 특성을 평가하여 그 결과를 도 3에 나타내었다. 도 3으로부터 확인되는 바와 같이, SS값은 0.33이고, 이동도는 22.18㎠/sV이였다.
실시예 2
기판 상에 ITO를 이용하여 소스·드레인 전극을 150㎚의 두께로 스퍼터링 방법으로 증착시킨 후 인산과 질산의 혼합액으로 사용하여 50℃에서 식각하여 패터닝하였다. 이어서, 상기 소스·드레인 전극 상에 알루미늄 질화물이 조합된 Zn-In-Sn-Al-O-N(Zn : In : Sn : Al 원자비 = 3:5:1:0.5)을 이용하여 스퍼터링 방법에 의해 상온에서 증착하여 20㎚의 두께의 알루미늄 질화물이 조합된 Zn-In-Sn-O 채널층을 형성하고, 400℃에서 1시간 동안 열처리하였다. 이어서, 채널층 상에 알루미나를 이용하여 채널보호층을 10nm의 두께로 형성하였다. 이어서, 채널층과 채널보호층을 묽은 HF 용액으로 습식식각하여 패터닝하였다. 이어서, 상기 패턴화된 채널층 및 채널보호층 상에 알루미나를 이용하여 150℃에서 ALD법으로 증착하여 190㎚의 두께로 게이트 절연층을 형성하였고, 이어서 게이트 절연층을 120℃까지 가열 된 인산용액으로 식각하여 패터닝하였다. 게이트 절연층 상에 ITO를 이용하여 게이트 전극을 150㎚의 두께로 스퍼터링 방법으로 증착시킨 후 인산과 질산의 혼합액으로 사용하여 50℃에서 식각하여 패터닝하여 박막 트랜지스터를 제작하였다. 얻어진 트랜지스터의 특성을 평가하여 그 결과를 도 4에 나타내었다. 도 4로부터 확인되는 바와 같이, SS값은 0.40이고, 이동도는 17.96㎠/sV이였다.
상기 실시예의 결과로부터 알루미늄 질화물이 조합된 산화물 반도체를 채널층으로 적용시킨 박막 트랜지스터의 전기적 특성이 개선되었음을 확인할 수 있었다.
이와 같이 질화물이 조합된 산화물 반도체를 채널층으로 적용된 박막 트랜지스터는 다양한 분야에 응용될 수 있으며, 디스플레이 뿐만 아니라 각종 투명회로 설계에 사용될 수 있다. 예를 들면, 의료용 투명디스플레이 패널, 전자 회로, UV PD, 투명 LED, 양방향 투명 모니터 패널, LCD, OLED의 구동소자로서 패널, 투명 RFID, 투명 유리창과 디스플레이 기능을 동시에 할 수 있는 스마트창, 자동차 및 항공기 등의 헤드-업 디스플레이(Head-up display (HUD)), 두부 장착형 디스플레이(Head Mounted Display (HMD)), 범용 투명 디스플레이 또는 투명하고 유연한 디스플레이 등등에 사용될 수 있다.
도 1a 내지 1d는 본 발명의 일실시예에 따른 박막 트랜지스터의 구조를 나타낸 단면도이다.
도 2a 내지 2d는 본 발명의 또 다른 일실시예에 따른 박막 트랜지스터의 구조를 나타낸 단면도이다.
도 3은 본 발명의 실시예 1로부터 제작된 박막 트랜지스터의 트랜스퍼 플롯이다.
도 4은 본 발명의 실시예 2로부터 제작된 박막 트랜지스터의 트랜스퍼 플롯이다.
Claims (15)
- 기판 상에, 소스·드레인 전극, 채널층, 게이트 절연층 및 게이트 전극을 포함하는 박막 트랜지스터에 있어서,상기 채널층은 산화물 반도체에 보론 또는 알루미늄을 함유하는 질화물을 포함시킨 반도체 박막인 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,상기 채널층 상부에 AlOx, SiNx 및 SiOx로 이루어진 군에서 일종 이상 선택된 절연 물질로 형성된 채널 보호층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1항 또는 제 2항에 있어서,상기 박막 트랜지스터는 기판 상에 순차적으로 소스·드레인 전극, 채널층, 게이트 절연층 및 게이트 전극이 형성되어 있는 상부 게이트 코-플래너형 구조; 기판 상에 순차적으로 채널층, 소스·드레인 전극, 게이트 절연층 및 게이트 전극이 형성되어 있는 상부 게이트 스태거드형 구조; 기판 상에 순차적으로 게이트 전극, 게이트 절연층, 소스·드레인 전극 및 채널층이 형성되어 있는 하부 게이트 코-플 래너형; 또는 기판 상에 순차적으로 게이트 전극, 게이트 절연층, 채널층 및 소스·드레인 전극이 형성되어 있는 하부 게이트 스태거드형 구조인 것을 특징으로 하는 박막 트랜지스터.
- 제 1항 또는 제 2항에 있어서,상기 산화물 반도체로는 ZnO, In-Zn-O, Zn-Sn-O, In-Ga-ZnO, Zn-In-Sn-O, In-Ga-O 및 SnO2로 이루어진 군에서 일종 이상 선택되는 것을 특징으로 하는 박막 트랜지스터.
- 제 1항 또는 제 2항에 있어서,상기 보론 또는 알루미늄이 함유된 질화물은 보론 또는 알루미늄이 반도체 박막를 구성하는 산화물 반도체의 금속원자의 총원자량에 대해 0.01 내지 50at%의 범위 내에서 존재하도록 포함되는 것을 특징으로 하는 박막 트랜지스터.
- 제 1항 또는 제 2항에 있어서,상기 보론 또는 알루미늄이 함유된 질화물로는 BN 또는 AlN인 것을 특징으로 하는 박막 트랜지스터.
- 제 1항 또는 제 2항에 있어서,상기 게이트 절연층은 AlOx, SiNx 및 SiOx로 이루어진 군에서 일종 이상 선택된 절연 물질로 형성된 절연막인 것을 특징으로 하는 박막 트랜지스터.
- 기판 상에 소스·드레인 전극, 채널층, 게이트 절연층 및 게이트 전극을 형성하는 박막 트랜지스터의 제조방법에 있어서,보론 또는 알루미늄이 함유된 질화물이 조합된 산화물 반도체의 반도체 박막으로 채널층을 형성하는 단계; 및상기 채널층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 8항에 있어서,상기 채널층 상부에 절연물질로 채널보호층을 형성하는 단계를 더 포함하고, 상기 채널보호층은 채널층과 함께 패터닝되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 8항 또는 제 9항에 있어서,상기 채널층 형성 단계에서, 산화물 반도체로는 ZnO, In-Zn-O, Zn-Sn-O, In-Ga-ZnO, Zn-In-Sn-O, In-Ga-O 및 SnO2로 이루어진 군에서 일종 이상 선택되고, 보론 또는 알루미늄이 함유된 질화물은 보론 또는 알루미늄이 반도체 박막를 구성하는 산화물 반도체의 금속원자의 총원자량에 대해 0.01 내지 50at% 범위 내에서 존재되도록 포함되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 8항 또는 제 9항에 있어서,상기 채널층 형성 단계에서, 채널층은 보론 또는 알루미늄이 함유된 질화물이 조합된 산화물 반도체로 스퍼터링법, PLD법 또는 이온-빔 증착법을 이용하여 5 내지 100㎚의 두께로 상온 내지 300℃의 사이의 온도에서 형성되고, 이어서 600℃ 이하의 온도에서 후열처리하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 9항에 있어서,상기 채널 보호층의 형성 단계에서, 채널 보호층은 AlOx, SiNx 및 SiOx로 이 루어진 군에서 일종 이상 선택된 절연 물질을 이용하여 CVD법, ALD법, 스퍼터링법으로 1 내지 20nm의 두께로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 8항 또는 제 9항에 있어서,상기 채널층 또는 채널 보호층의 패터닝 단계에서, 패터닝은 포토 레지스트로 패터닝하고, 건식 또는 습식식각 또는 이온밀링법으로 식각되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 8항 또는 제 9항에 있어서,상기 채널층 또는 채널 보호층의 패터닝 단계에서, 패터닝은 포토-레지스트로 리프트-오프 패턴을 제작하여 실시되고, 상기 포토-레지스트는 150℃ 미만에서 적용되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 8항 또는 제 9항에 있어서,상기 게이트 절연층은 AlOx, SiNx 및 SiOx로 이루어진 군에서 일종 이상 선택된 절연 물질을 이용하여 원자층 증착법으로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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